JPH10193685A - 画像処理装置 - Google Patents
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- JPH10193685A JPH10193685A JP9011852A JP1185297A JPH10193685A JP H10193685 A JPH10193685 A JP H10193685A JP 9011852 A JP9011852 A JP 9011852A JP 1185297 A JP1185297 A JP 1185297A JP H10193685 A JPH10193685 A JP H10193685A
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Abstract
データ転送レートの高速化を計ること 【解決手段】 主走査解像度変換12で主走査方向の解
像度変換を行った後、その変換出力をラインメモリ13
に保持する。副走査解像度変換および転送ライン数変換
部16はラインメモリ13に記憶された複数ラインの画
像データを用いて、副走査方向の解像度変換を行う。そ
の変換はmラインでの出力が可能なように構成し、ライ
ンメモリにm(例、m=2)ライン出力の解像度変換を
するのに必要な数のライン数(例、3ライン)の画像デ
ータを確保する。副走査解像度変換の出力がmラインと
なるような解像度変換処理を行うように構成したので、
解像度変換処理とnライン転送からmライン転送への変
換とを同時に行うことができる。
Description
の走査させて画像形成する画像出力部を持つ画像処理装
置において、複数ビームの同時走査のための複数ライン
画像情報の同時転送を可能にすると共に、入力画像の解
像度を変換して異なる解像度の出力画像を得るための装
置に関する。
像処理方法として、例えば特公平6−18433号公報
には、リアルタイムで2次元解像度変換を行うことが開
示されている。この方法は、ある1つの主走査方向に隣
接する2画素ずつをシフトレジスタに保持し、その各2
画素間に補間演算をすることにより主走査方向の解像度
を変換しながら第1のラインメモリに記憶していき、次
に続く1つの主走査ラインについて同様の主走査方向の
解像度を変換しながら第2のラインメモリに記憶する。
第1ラインメモリと第2ラインメモリを読み出しながら
その間の補間演算をすることにより、補間により生成さ
れた新たなラインの画像情報を順次直列に出力する。こ
のような操作を繰り返しながら、2次元の解像度変換を
リアルタイムに行うようにしている。
て、複数の光ビームを用いて高速な動作を図るマルチビ
ーム走査方式が従来から知られている。例えば特開昭5
8−145914号公報では1ライン単位で転送するデ
ータを複数ビーム(2本)出力用に変換する画像処理方
法が示されている。この方法は、第1および第2の2つ
の制御部を有し、第1の制御部は第1および第2の2つ
のラインメモリを有し、第2の制御部は第3および第4
の2つのラインメモリを有しており、これらの第1およ
び第2の制御部はラインメモリへの書き込みと読み出し
を交互に行う。即ち、第1の制御部の第1および第2の
ラインメモリに、第1の期間に画像信号の隣接する2つ
の走査ラインの信号を書き込むと同時に、第2の制御部
の第3および第4のラインメモリから並列に情報を読み
出す。第2の期間には逆に、第1の制御部の第1および
第2のラインメモリから、記憶情報を並列に読み出して
出力し、第2の制御部の第3および第4のメモリに続く
2つの走査ラインの信号を書き込む。このようにライン
メモリに2走査ライン分の情報をバッファリンクしなが
ら出力することにより、複数ビーム出力用の変換を行っ
ている。
おいては、画像情報の解像度変換を行ない、その変換出
力の複数のラインを同時にマルチビーム操作方式の出力
装置のために出力するという場合が考えられる。その場
合は、上述の2つの従来の技術を組み合わせることによ
り容易に実現が可能である。即ち、それは、前記従来の
解像度変換を行った後、前記従来の複数ビーム出力用の
変換を行うようにすればよい。しかしながら、このよう
な方法によれば、解像度変換処理と複数ビーム出力用の
変換処理を直列に行わなければならないので、構成が複
雑になると共に、製造コストが高くなり、データ転送レ
ートも高くすることもできないという問題が生じる。本
発明は、このような問題を解消し、画像データの解像度
変換と転送ライン数変換を行う画像処理装置を比較的簡
単な構成とし、低コストに製造し、かつ高速データ転送
レートを実現することを課題とするものである。
1の画像データをnライン単位で入力する手段(11)
と、第1の画像データを高解像度化処理すると共にnラ
イン転送をm(ただし、m>n)ライン転送に変換して
第2の画像データを生成する手段(12〜16)と、m
ライン転送で送られてくる第2の画像データをm本のビ
ームで走査させて第2の画像を形成する手段(17)と
を有する。そして、前記第2の画像データを生成する手
段は、高解像度化処理の出力がmラインとなるような高
解像度化処理を行うものであり、そのmライン出力の高
解像度化処理に必要な複数ラインを保持するラインメモ
リを有することを特徴とする。高解像度化処理は、具体
的には、主走査方向の解像度変換と、副走査方向の解像
度変換とからなり、主走査方向の解像度変換を行ったの
ちに、副走査方向の解像度変換とライン転送変換を行う
よう構成しても、あるいは副走査方向の解像度変換とラ
イン転送変換を行ったのちに、主走査方向の解像度変換
をおこなうよう構成してもよい。本発明において、第2
の画像データを生成する手段は、高解像度化処理に用い
られるラインメモリを、mライン出力の高解像度化処理
に必要な複数ラインの容量とし、高解像度化処理の出力
がmラインとなるような高解像度化処理を行うように構
成したので、高解像度化処理とnライン転送からmライ
ン転送への変換とを一時に行うことができる。そのため
本発明は、従来技術のように、解像度変換を行った後
に、転送ライン数変換を行うのに比べて、回路構成を小
規模化することができると共に、データ転送レートの高
速化を計ることができる。
第1の画像データをnライン単位で入力する画像入力手
段(11)と、主走査方向の高解像度化変換処理を行う
第1の変換手段(12)と、副走査方向のmラインで出
力する解像度変換必要な容量を有し、第1の変換手段に
よる主走査解像度変換後の複数ラインの画像データを保
持するラインメモリ(13〜15)と、前記ラインメモ
リに記憶された複数ラインの画像データを用いた補間演
算をしてmラインの画像データを生成することにより、
副走査解像度変換および転送ライン数変換を同時に行う
第2の変換手段(16)と、その第2の変換手段からm
ライン転送で送られてくる第2の画像データをm本のビ
ームで走査させて第2の画像を形成する画像出力手段
(17)とを備えたことを特徴とする。本発明は、第1
の変換装置で主走査方向の解像度変換を行った後、その
変換出力をラインメモリに保持する。第2の変換装置は
ラインメモリに記憶された複数ラインの画像データを用
いて、副走査方向の解像度変換を行う。その変換はmラ
インでの出力が可能なように構成し、ラインメモリにm
ライン出力の解像度変換をするのに必要な数のラインの
画像データを保持する。本発明は、前述と同様に、高解
像度化処理に用いられるラインメモリを、mライン出力
の高解像度化処理に必要な複数ラインの容量を確保し、
高解像度化処理の出力がmラインとなるような高解像度
化処理を行うので、高解像度化処理とnライン転送から
mライン転送への変換とを一時に行うことができる。そ
のため本発明は、従来技術のように、解像度変換を行っ
た後に、転送ライン数変換を行うのに比べて、回路構成
を小規模化することができると共に、データ転送レート
の高速化を計ることができる。
第1の変換手段は、その1つの具体的態様では、隣接す
るS画素(S≧1)の補間演算により、解像度変換後の
奇数番目の画素および偶数番目の画素を同時に生成し、
これらを並列にして出力するものである。この発明によ
れば、2画素ずつ並列にして転送することができるの
で、画像データの転送速度を実質的に速くすることがで
きる。
第2の変換手段は、その1つの具体的態様では、mライ
ン転送で出力するために、出力ライン数mに対応したm
個の変換演算部(741〜743、751、761から
なる演算部、744〜746、752、762からなる
演算部))を有する。
は、第1の画像データをnライン単位で入力する画像入
力手段(101)と、mライン単位で出力する副走査解
像度変換に必要な容量を持ち、画像入力手段からの複数
ラインの画像データを保持するラインメモリ(103〜
105)と、前記ラインメモリに記憶された複数ライン
の画像データを用いた補間演算をしてmラインの画像デ
ータを生成することにより、副走査解像度変換および転
送ライン数変換を同時に行う第1の変換手段(106)
と、第1の変換手段の出力するmラインの画像データの
各ライン毎に主走査方向の高解像度化変換処理を行い第
2の画像データを生成する第2の変換手段(102)
と、その第2の変換手段からmライン転送で送られてく
る第2の画像データをm本のビームで走査させて第2の
画像を形成する画像出力手段(107)とを備えたこと
を特徴とする。本発明は、主走査解像度変換と副走査解
像度変換の順序を前述の発明とは逆にしたものである
が、全体としての作用効果は同様のものであり、回路構
成を小規模化することができると共に、データ転送レー
トの高速化を計ることができる。
による画像処理装置の概略の構成を示すブロック図であ
る。この画像処理装置は、文書画像を走査して得られる
画像をnライン単位(実施例では1ライン単位)で入力
する画像入力部11、入力画像の主走査方向の解像度を
変換する主走査解像度変換部12、後述する副走査解像
度変換部16の解像度変換処理に参照される走査ライン
の画像データを保持するFIFO(先入先出型メモリ)
により構成されたラインメモリ13、そのラインメモリ
13のFIFOへの書き込みを制御するライト制御部1
4、ラインメモリ13のFIFOからの読取りを制御す
るFIFOリード制御部15、副走査方向の解像度を変
換すると共にライン変換する副走査解像度変換部16、
および複数ビームにより画像出力を行うよう構成された
画像出力部17からなっている。副走査解像度変換部1
6は、画像出力部17でのm本のビーム(本例では2
本)出力用にあわせるべくmライン単位で出力できるよ
うに構成される。
示すブロック図である。主走査解像度変換部12は、画
像入力部11からの主走査線の画像情報の主走査解像度
演算に必要な隣接した各複数画素(本例では3画素)を
同時に抽出するための演算対象画素抽出回路21と、演
算対象画素抽出回路21の抽出した演算対象画素を基に
補間演算により解像度変換後の奇数画素を算出する第1
の演算部22と、演算対象画素抽出回路21の抽出した
演算対象画素を基に補間演算により解像度変換後の偶数
画素を算出する第2の演算部23からなっている。演算
対象画素抽出回路21は、入力画素を1画素分遅延させ
るラッチ回路211と、ラッチ回路211の出力を1画
素分遅延させるラッチ回路212を有する。第1の演算
部22は、演算対象画素抽出回路21の出力する画素に
対して補間用の係数を乗算する乗算器221、222、
223と、係数切り替え部224と、乗算器221〜2
23の出力を加算する加算部225を備えている。又、
第2の演算部23は、演算対象画素抽出回路21の出力
する画素に対して補間用の係数を乗算する乗算器23
2、233と、偶数画素用係数切り替え部234と、乗
算器232と233の出力を加算する加算部235を備
えている。
11とラッチ212は、それぞれ1画素分の遅延を行う
ので、ラッチ回路212にr番目の画素、ラッチ回路2
11にr−1番目の画素、ラッチ回路を通過しない画像
入力部11からの画素がr−2番目の画素とする、連続
した3画素が得られる。即ち、演算対象画素抽出回路2
1は、1ライン(走査線)上の連続する3画素を同時に
得て乗算器群へ供給することができる。図3(a)にお
いて、1行目は乗算器223および233への入力画像
の画素列、2行目はラッチ回路211から乗算器22
2、232へ入力される画素列、3行目はラッチ回路2
12から乗算器221へ入力される画素列を示してい
る。タイミングt2では、乗算器223、233の入力
側に画素2が得られ、乗算器222、232の入力側に
画素1が得られる。タイミングt3以降では、乗算器2
21、222、223および乗算器232、233にそ
れぞれ主走査方向に隣接した3個の画素が同時に得られ
る。
24、および加算器225から構成される演算回路によ
って、変換前の画素1、2、3、…、P−1、Pからな
る入力画像から、解像度を変換した奇数番目の出力画素
1’、3’、…、Q−1からなる出力画像を得る。乗算
器209、210、偶数画素用係数切り替え部211、
および加算器212から構成される演算回路によって、
変換前の画素1、2、3、…、P−1、Pからなる入力
画像から、解像度を変換した偶数番目の番目の出力画素
2’、画素4’…、Qからなる出力画像を得る。解像度
を1.5倍する場合において、2点間補間の演算による
解像度変換の一例を次に説明する。なお、解像度変換の
方法は公知でありその他の4点間補間など任意の補間方
法を採用することができる。
画素値+(1/6)×画素2の画素値。 画素2’の画素値=(1/6)×画素1の画素値+(5
/6)×画素2の画素値。 画素3’の画素値=(1/2)×画素2の画素値+(1
/2)×画素3の画素値。 画素4’の画素値=(5/6)×画素3の画素値+(1
/6)×画素4の画素値。 画素5’の画素値=(1/6)×画素3の画素値+(5
/6)×画素4の画素値。 画素6’の画素値=(1/2)×画素4の画素値+(1
/2)×画素5の画素値。 画素7’の画素値=(5/6)×画素5の画素値+(1
/6)×画素6の画素値。 画素8’の画素値=(1/6)×画素5の画素値+(5
/6)×画素6の画素値。 画素9’の画素値=(1/2)×画素6の画素値+(1
/2)×画素7の画素値。 ………
(b)に示すように、画素1’、7’、13’…を求め
るタイミングにおいて入力画素に係数0を乗算し、画素
画素3’、9’、15’…を求めるタイミングにおいて
入力画素に係数1/2を乗算し、画素3’、9’、1
5’…を求めるタイミングにおいて入力画素に係数1/
6を乗算する。乗算器222では、画素1’、5’、
7’、11’、13’…を求めるタイミングにおいて入
力画素に5/6を乗算し、画素3’、9’、15’…を
求めるタイミングにおいて入力画素に係数1/6を乗算
する。乗算器223では、画素1’、7’、13’…を
求めるタイミングにおいて入力画素に1/6を乗算し、
画素3’、5’、9’、11’…を求めるタイミングに
おいて入力画素に係数0を乗算する。以上のような奇数
出力画素用の乗算器221、222、223で乗ずる係
数は、係数切り替え部224により順次に切り替えられ
る。
(c)に示すように、画素2’、8’、14’…を求め
るタイミングにおいて入力画素に係数1/6を乗算し、
画素画素4’、10’、16’…を求めるタイミングに
おいて入力画素に係数5/6を乗算し、画素6’、1
2’、18’…を求めるタイミングにおいて入力画素に
係数1/2を乗算する。乗算器210、画素2’、
8’、14’…を求めるタイミングにおいて入力画素に
係数5/6を乗算し、画素画素4’、10’、16’…
を求めるタイミングにおいて入力画素に係数1/6を乗
算し、画素6’、12’、18’…を求めるタイミング
において入力画素に係数1/2を乗算する。以上のよう
な偶数出力画素用の乗算器209、210で乗ずる係数
は、偶数画素用係数切り替え部211により順次に切り
替えられる。
で得られた値の加算により各奇数画素を得る。例えば、
加算器225は、画素1’の画素値を算出するために、
乗算器222の出力する(5/6)×画素1の画素値と
乗算器223の出力する(1/6)×画素2の画素値と
の加算を行う。加算器212では、乗算器209、21
0で得られた値を加算することにより各偶数画素を得
る。例えば、画素2’の画素値を求めるために、乗算器
209の出力する(1/6)×画素1と乗算器210の
出力する(5/6)×画素2の画素値との加算を行う。
結果の奇数番目の画素1’、3’、5’、…と、加算器
212により出力される偶数番目の画素2’、4’、…
とを、図3(d)に示すように、対にして並列出力す
る。画素値が8ビットで表される場合、奇数画素8ビッ
トと偶数画素の8ビットが並列に同時に出力することに
より連結され、16ビットの幅を持つデータとして、ラ
インメモリ13のFIFO1とFIFO3に保持され
る。FIFO1、FIFO3へは図3(d)に示すよう
な加算器225と212の出力が同図(e)に示すよう
なFIFOライト制御部14のライトイネーブル信号に
よってFIFO1、FIFO3に書き込まれ、同図
(f)に示すようなデータが各FIFO中に保持され
る。なお、本例において奇数画素と偶数画素とをFIF
Oに並列に保持し、並列に伝送するようにしたのは、出
力系の速度が速い場合にも十分追随して行けるようにす
るためである。
係数の他の例を示すものである。図の見方は図3と同じ
である。この場合には、図2の構成において乗算器22
3を省略することができる。
への書き込み読み出しの制御および副走査解像度変換お
よび転送ライン数変換を説明するための図である。図5
(b)の主走査解像度変換後画像(図3(d)参照)が
図1のラインメモリ13のFIFO1に、図5(c)の
FIFO1ライト信号により書き込まれる。FIFO1
ライト信号はライン3、ライン7、ライン11、…のと
ころでは発生しない。図5(d)のそれらのライン3、
ライン7、ライン11、…に対応したところで発生する
FIFO3ライト信号により、それらの各信号が対応す
るFIFO3に書き込まれる。FIFO2には図5
(e)に示すFIFOライト信号によりFIFO1の出
力が書き込まれる。
1〜3に書き込まれた副走査方向の隣接した複数のライ
ンの画像信号は、図5(f)のFIFOリード信号によ
り読み取られて副走査解像度変換および転送ライン数変
換部16の入力に供給される。図5(g)〜(k)は、
FIFO1〜3から読み取られたデータと、それから副
走査方向解像度変換と転送ライン数変換を行って生成さ
れた複数のラインデータを経時的に示すものである。
又、図6は変換前のラインと変換後のラインの関係を示
すものである。なお、図6において、図の一番上の変換
前ラインと一番下の変換前ラインは同じものであり、図
を見やすくするために重複して示している。
FIFO1から第2lineのデータを読み出して第
1’lineと第2’lineの変換後のラインのデー
タを生成する。次のFIFOリード信号により、FIF
O1から第4lineのデータを、FIFO2から第2
lineのデータを、FIFO3から第3lineのデ
ータをそれぞれ読み取り、第2lineのデータと第3
lineのデータから変換後の3’lineを生成し、
第3lineのデータと第4lineのデータから変換
後の第3’lineを生成する。更に、次のFIFOリ
ード信号により、FIFO1から第5lineのデータ
を、FIFO2から第4lineのデータを、FIFO
3から第3lineのデータをそれぞれ読み取り、その
読み取った第3lineのデータと第4lineのデー
タから変換後の第5’lineを生成し、第4line
のデータと第5lineのデータから変換後の第6’l
ineを生成する。このような動作を繰り返しながら、
図5および図6に示す関係により副走査方向の解像度変
換と転送ライン数変換を行う。高解像度化処理に用いら
れるラインメモリを、2(即ちm=2)ライン出力の高
解像度化処理に必要なFIFO1〜FIFO3からなる
3ラインの容量を確保し、高解像度化処理の出力が2ラ
インとなるような高解像度化処理を行う構成であるの
で、高解像度化処理とnライン転送(本実施例では1l
ine転送)からmライン転送(本実施例では2lin
e転送)への変換とを同時に行うことができる。
よび転送ライン数変換を行うための装置の構成の概略を
示すもので、FIFOリードロックにより各FIFOか
ら順次出力される画素を保持するレジスタ721〜72
3、レジスタ中に並列に連結して保持されている画素を
分離するためのセレクタ731〜733と、奇数ライン
生成用の解像度変換および転送ライン数変換を行うため
の乗算器741〜743、偶数ライン生成用の解像度変
換および転送ライン数変換を行うための乗算器744〜
746、係数切り替え部751、752および加算76
1、762を有する。
クにより順次読み出される画素とその画素から生成され
る変換後ラインの画素群を示すものである。FIFOリ
ードクロックにより各FIFOに保持された並列に連結
された2画素ずつがレジスタ721、722、723に
読み出される。レジスタ中の並列2画素はセレクタ73
1、732、733により、1画素ずつが選択され、乗
算器741、742、743に与えられる。即ち、セレ
クタ731、732、733はレジスタ721、72
2、723に保持された並列画素を直列画素に変換して
出力する。
度変換の時の演算と類似している。FIFO1〜3に保
持されている走査線情報に応じて、図6に従った関係で
変換前の複数の走査線情報から各変換後の走査線情報を
算出する。変換は2本(一般的にはm本)の走査線情報
を同時に生成し、それぞれを同時に出力することによ
り、複数ライン出力の変換も同時に行われることとな
る。図6に示すように、変換前の第1lineと第2l
ineの画像情報から変換後の奇数ラインである第1’
lineと偶数ラインである第2’lineの画像情報
を算出する。変換後の奇数ラインを得るための演算は、
2つのlineの対応する画素の画素値(セレクタ73
1〜733の出力する8ビットの情報)に所定の係数を
乗算器741〜743にりより乗算し、それらを加算器
761により加算して、解像度変換後のラインにおける
対応する画素の画素値を得ることにより行う。変換後の
偶数ラインを得るための演算は、2つのlineの対応
する画素の画素値に所定の係数を乗算器744〜746
にりより乗算し、それらを加算器762により加算し
て、対応する画素の画素値を得ることにより行う。
の画素値は、第1lineの画素値×(係数5/6)+
第2lineの画素値×(係数1/6)の演算により求
める。第1lineの画素値×(係数5/6)は乗算器
742で行い、第2lineの画素値×(係数1/6)
の演算は乗算器741で行い、これらの乗算結果の加算
は加算器761で行う。第2’lineの画素値は第1
lineの画素値×(係数1/6)+第2lineの画
素値×(係数5/6)により求める。第1lineの画
素値×(係数1/6)は乗算器745で行い、第2li
neの画素値×(係数5/6)の演算は乗算器744で
行い、これらの乗算結果の加算は加算器762で行う。
第3’lineの画素値は、第2lineの画素値×
(係数1/2)+第3lineの画素値×(係数1/
2)により求める。第2lineの画素値×(係数1/
2)の乗算は乗算器742で行い、第3lineの画素
値×(係数1/2)の乗算は乗算器743により行う。
第4’lineの画素値は、第3lineの画素値×
(係数5/6)+第4lineの画素値×(係数1/
6)により求め、その第3lineの画素値×(係数5
/6)の演算は乗算器746により行い、第4line
の画素値×(係数1/6)の演算は乗算器744で行
う。第5’lineの画素値は第3lineの画素値×
(係数1/6)+第4lineの画素値×(係数5/
6)により求め、その第3lineの画素値×(係数1
/6)の演算は乗算器743により行い、第4line
の画素値×(係数5/6)の演算は乗算器742で行
う。第6’lineの画素値は、第4lineの画素値
×(係数1/2)+第5lineの画素値×(係数1/
2)により求め、その第4lineの画素値×(係数1
/2)の演算は乗算器745により行い、第5line
の画素値×(係数1/2)の演算は乗算器744で行
う。加算器761と加算器762からは奇数画素ライン
と偶数ラインの各対応画素各加算ごとに同時に出力され
る。
ineを得る変換動作を次の各6line毎に周期的に
繰り返すして行くことにより画像の解像度変換を行うこ
とができる。そして、奇数ラインと偶数ラインを同時に
出力するので、ライン数変換をも同時に行うことができ
る。
と、変換後の複数ラインの画素との関係を説明するため
の図である。セレクタ731、732、733から奇数
画素1−1’、2−1’、3−1’が出力されたとき
に、各演算部は奇数ライン出力の画素o−1と偶数ライ
ン出力の画素e−1を生成する。セレクタ731、73
2、733から偶数画素1−2’、2−2’、3−2’
が出力されたときに、各演算部は奇数ライン出力の画素
o−2と偶数ライン出力の画素e−2を生成する。
査解像度および副走査解像度変換を1.5倍とする場合
の一例を挙げたが、本発明は、2点間補間による解像度
変換に限らず他の公知の解像度変換方法を採用すること
ができる。又、解像度変換の倍率も1.5倍にに限ら
ず、任意の解像度とすることができることは言うまでも
ない。例えば、2点間補間を用いた解像度変換において
解像度を2倍に変換するする場合には、図9(a)に示
すように、隣接する2ラインずつをラインメモリ(FI
FO)に確保し、同図(b)に示すような参照関係で変
換後ラインに変換すように構成することが可能である。
(即ちn=1)とし、出力を2ライン単位(即ちm=
2)とするライン数変換の例を示したが、これに限ら
ず、任意の出力ライン数を得るように構成することがで
きる。
度変換後に副走査解像度変換および転送ライン数変換を
行うように構成しているが、これを変更して図10に示
すように、副走査解像度変換および転送ライン数変換を
先に行い、その後主走査解像度変換を行うように構成し
ても、同様の結果を得ることができる。即ち、図10に
示すように、画像入力部101からの3ライン分の画像
情報をラインメモリ103に保持し、それらの保持され
たラインの情報を基に副走査解像度変換及び転送ライン
数変換部106で解像度の変換とライン数の変換を行
う。副走査解像度変換及び転送ライン数変換部106は
図7とほぼ同様の構成を持つが、入力は図7の例とは違
って、16ビットバス幅の2画素並列ではなく1画素ず
つ8ビットバス幅でラインメモリ103から送られてく
るので、並直列変換用のセレクタ731は必要がないた
め具有していない。図7の乗算器741〜746、係数
切替え部751〜752、加算器761〜762による
構成と作用は全く同じである。主走査解像度変換部10
2は、図2の主走査解像度変換部12とほぼ同じ構成の
奇数ライン用の第1の解像度変換部1021と、同じ構
成の偶数ライン用の第2の解像度変換部1022を有す
る。図2の構成と異なるのは各解像度変換部1021、
1022における第1の演算部22(図2)と第2の演
算部23(図2)の出力が、並列にではなく交互に出力
できるようにした点である。そのために、奇数ライン用
の第1の解像度変換部1021は2個の奇数ライン用S
RAM108A、108Bを有し、第1の演算部22の
出力をSRAM108Aに書き込んでいるときに、SR
AM108Bから画像出力部107に出力し、次の時点
では第2の演算部23の出力をSRAM108Bに書き
込んでいるときに、SRAM108Aから画像出力部1
07に出力する。同様に、偶数ライン用の第2の解像度
変換部1022は2個の奇数ライン用SRAM109
A、109Bを有し、第1の演算部22の出力をSRA
M109Aに書き込んでいるときに、SRAM109B
から画像出力部107に出力し、次の時点では第2の演
算部23の出力をSRAM109Bに書き込んでいると
きに、SRAM109Aから画像出力部107に出力す
る。
ば、副走査方向の隣接した複数ラインからそれよりも多
い複数ライン生成して解像度の変換をする際に、複数ラ
インを同時に生成し、同時に出力するようにしたので、
画像データのリアルタイム解像度変換と転送ライン数変
換を一度に行うことができ、解像度変換と転送ライン数
変換を個別に行っていた従来技術に比べ、構成が簡単と
なると共に、比較的低コストで製造することができ、
又、高速のデータ転送レートを実現できる。
換と転送ライン数変換を、比較的簡単な構成で実現する
ことができ、製造も低コストに実現することができ、か
つ高速データ転送レートで実現することができる。
略の構成を示すブロック図
図
るための図
ンから生成するかの関係を示す図
の構成を示す図
後の複数ラインの画素との関係を説明するための図
ら1200dpiへ変換する場合の変換後画像のライン
がどの変換前画像のラインから生成するかの関係を示す
図
概略の構成を示すブロック図
ラインメモリ、14…FIFOライト制御部、15…F
IFOリード制御部、16…副走査解像度変換および転
送ライン数変換部、17…画像出力部、21…演算対象
画素抽出回路、211,212…ラッチ回路、22…第
1の演算部、221〜223…乗算器、224…係数切
り替え部、225…加算器、23…第2の演算部、72
1〜733…レジスタ、731〜733…セレクタ、7
41〜743…乗算器、75…係数切り替え部、76…
加算器。
Claims (7)
- 【請求項1】 第1の画像データをnライン単位で入力
する手段と、 第1の画像データを高解像度化処理すると同時にnライ
ン転送をm(ただし、m>n)ライン転送に変換して第
2の画像データを生成する手段と、 mライン転送で送られてくる第2の画像データをm本の
ビームで走査させて第2の画像を形成する手段とを有
し、 前記第2の画像データを生成する手段は、高解像度化処
理の出力がmラインとなるような高解像度化処理を行う
ものであり、そのmライン出力の高解像度化処理に必要
な複数ラインを保持するラインメモリを有することを特
徴とする画像処理装置。 - 【請求項2】 高解像度化処理が主走査方向の解像度変
換と副走査方向の解像度変換であり、主走査方向の解像
度変換を行ったのちに、副走査方向の解像度変換とライ
ン転送変換を行う請求項1記載の画像処理装置。 - 【請求項3】 高解像度化処理が主走査方向の解像度変
換と副走査方向の解像度変換であり、副走査方向の解像
度変換とライン転送変換を行ったのちに、主走査方向の
解像度変換をおこなう請求項1記載の画像処理装置。 - 【請求項4】 第1の画像データをnライン単位で入力
する画像入力手段と、 主走査方向の解像度変換を行う第1の変換手段と、 副走査方向のmラインで出力する解像度変換に必要な容
量を有し、第1の変換手段による主走査解像度変換後の
複数ラインの画像データを保持するラインメモリと、 前記ラインメモリに記憶された複数ラインの画像データ
を用いた補間演算をしてmラインの画像データを生成す
ることにより、副走査解像度変換および転送ライン数変
換を同時に行う第2の変換手段と、 前記第2の変換手段からmライン転送で送られてくる第
2の画像データをm本のビームで走査させて第2の画像
を形成する画像出力手段とを備えたことを特徴とする画
像処理装置。 - 【請求項5】 前記第1の変換手段は、隣接するS画素
(S≧1)の補間演算により、解像度変換後の奇数番目
の画素および偶数番目の画素を同時に生成し、これらを
並列にして転送するものであることを特徴とする請求項
4記載の画像処理装置。 - 【請求項6】 前記第2の変換手段は、mライン転送で
出力するために、出力ライン数mに対応したm個の変換
演算部を有することを特徴とする請求項4記載の画像処
理装置。 - 【請求項7】 第1の画像データをnライン単位で入力
する画像入力手段と、 mライン単位で出力する副走査解像度変換に必要な容量
を持ち、画像入力手段からの複数ラインの画像データを
保持するラインメモリと、 前記ラインメモリに記憶された複数ラインの画像データ
を用いた補間演算をしてmラインの画像データを生成す
ることにより、副走査解像度変換および転送ライン数変
換を同時に行う第1の変換手段と、 第1の変換手段の出力するmラインの画像データの各ラ
イン毎に主走査解像変換を行い第2の画像データを生成
する第2の変換手段と、 前記第2の変換手段からmライン転送で送られてくる第
2の画像データをm本のビームで走査させて第2の画像
を形成する画像出力手段とを備えたことを特徴とする画
像処理装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP01185297A JP3211696B2 (ja) | 1997-01-08 | 1997-01-08 | 画像処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP01185297A JP3211696B2 (ja) | 1997-01-08 | 1997-01-08 | 画像処理装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10193685A true JPH10193685A (ja) | 1998-07-28 |
JP3211696B2 JP3211696B2 (ja) | 2001-09-25 |
Family
ID=11789263
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP01185297A Expired - Fee Related JP3211696B2 (ja) | 1997-01-08 | 1997-01-08 | 画像処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3211696B2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6867885B2 (en) * | 1999-12-14 | 2005-03-15 | Ricoh Company, Ltd. | Image reading apparatus with adjusting lines of image data taken |
US7158134B2 (en) | 2000-09-05 | 2007-01-02 | Minolta Co., Ltd. | Image processing apparatus and image processing method |
JP2020093405A (ja) * | 2018-12-10 | 2020-06-18 | キヤノン株式会社 | 画像形成装置 |
-
1997
- 1997-01-08 JP JP01185297A patent/JP3211696B2/ja not_active Expired - Fee Related
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6867885B2 (en) * | 1999-12-14 | 2005-03-15 | Ricoh Company, Ltd. | Image reading apparatus with adjusting lines of image data taken |
US7158134B2 (en) | 2000-09-05 | 2007-01-02 | Minolta Co., Ltd. | Image processing apparatus and image processing method |
JP2020093405A (ja) * | 2018-12-10 | 2020-06-18 | キヤノン株式会社 | 画像形成装置 |
Also Published As
Publication number | Publication date |
---|---|
JP3211696B2 (ja) | 2001-09-25 |
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