JPH10187791A

JPH10187791A - テスト回路自動生成方法

Info

Publication number: JPH10187791A
Application number: JP8356626A
Authority: JP
Inventors: Masaki Kobayashi; 正樹小林
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1996-12-27
Filing date: 1996-12-27
Publication date: 1998-07-21

Abstract

(57)【要約】【課題】所定のルールを規定する表形式のインフォメ
ーション・パレットからＬＳＩのテスト回路を容易に自
動生成する。【解決手段】「外部端子名とその方向」、「テストモ
ード制御信号名とその論理」、「各機能ブロックの端子
名とその方向」、「テストモード時以外の場合の各配線
の結線状態情報」、「テストモード時の場合の各配線の
結線状態情報」の各条件を明確にする所定記述ルールで
表現されるインフォメーション・パレットを作成し、こ
のインフォメーション・パレットをもとに特定の回路形
式を持つテスト回路の機能を表現するＨＤＬ記述ファイ
ルまたは論理回路を自動的に生成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＬＳＩ開発を実施
する際に使用される、回路図入力用のＣＡＥツールとＨ
ＤＬ（ＨａｒｄｗａｒｅＤｉｓｃｒｉｐｔｉｏｎＬ
ａｎｇｕａｇｅ：機能記述言語）を入力するテキスト・
エディタの２つのツールの代用となる、また更に、前記
２つのツールに加えて、ＨＤＬを入力データとする論理
合成ツールを加えた３つのツールの代用となるテスト回
路自動生成方法に関する。

【０００２】

【従来の技術】従来、実際の論理回路を自動生成する際
の機能記述を表現する言語としては、”Ｖｅｒｉｌｏｇ
−ＨＤＬ”（Ｖｅｒｉｌｏｇ−ＨＤＬはＣａｄｅｎｃｅ
社の登録商標）がよく知られている。この”Ｖｅｒｉｌ
ｏｇ−ＨＤＬ”は機能記述言語（以下、ＨＤＬと略称す
る）の一種であり、現在”ＶＨＤＬ”と並んでＬＳＩ開
発におけるＨＤＬの双璧となっている。ここで、ＨＤＬ
で記述された回路は、論理合成ツールを用いることによ
り、実際の論理回路を自動的に生成することができる。
このＨＤＬによる論理合成ツールの流れは、”トップダ
ウン設計”と呼ばれ、近年、特に注目されている。

【０００３】現在、ＬＳＩ開発において論理回路（ここ
では、”ＡＮＤゲート”）を表現する場合には、図１１
に示すように記述されるが、ＨＤＬを用いて論理回路
（ＡＮＤゲート）を表現する場合は、図１２に示すよう
に記述する。同様にして、ＨＤＬを用いて”ＯＲゲー
ト”を表現する場合は図１３に示すように記述し、ＨＤ
Ｌを用いて”セレクタ回路”を表現する場合は図１４に
示すように記述する。

【０００４】また、現在の多くは、ＣＡＤツールを用い
て論理回路の絵を書き、その絵を論理接続情報に変換し
てシミュレーションを行う。しかし、この手法はベンダ
提供の論理ライブラリに依存するため、開発する半導体
ベンダが決定されないとＣＡＤツールを使用することが
できないが、ＨＤＬを用いれば半導体ベンダに依存せず
に論理回路の設計を行うことができる。

【０００５】ここで、ＬＳＩ開発のテスト回路設計に注
目すると、近年のＬＳＩは大規模化及び高機能化が進ん
でいるため、ＬＳＩ内部を機能ブロックに分割し、複数
の設計者が分担設計するという設計手法が用いられてい
る。この時、各機能ブロックの機能確認を行う場合、Ｌ
ＳＩの外部ピンから各機能ブロックの出力信号を直接観
測したり、各機能ブロックの入力信号を直接駆動できる
ことが望ましい。このような機能を実現する回路がテス
ト回路であり、ＬＳＩ設計において、このテスト回路設
計は重要なポイントを占めている。

【０００６】

【発明が解決しようとする課題】このような従来におけ
るＬＳＩのテスト回路は、”ＡＮＤゲート”、”ＯＲゲ
ート”、”セレクタ回路”と少量のデコーダ回路で基本
的に構成されているため、個々のテスト回路そのものは
複雑な論理回路ではないが、大規模なＬＳＩになると、
回路数が多くなるので、設計にかなりの労力を要する。
また、テスト回路数が多いと、回路図入力におけるケア
レスミスが発生し易い。更に、設計ミスやＬＳＩの仕様
変更が発生した場合、これに必要な回路修正に膨大な時
間と労力を要していた。

【０００７】本発明は、このような従来の問題を解決す
るものであり、ＬＳＩのテスト回路を設計するに際し、
所定のルールを規定する表形式のインフォメーション・
パレットからＬＳＩのテスト回路を容易に自動生成でき
るテスト回路自動生成方法を提供することを目的とす
る。

【０００８】

【課題を解決するための手段】この課題を解決するため
に本発明のテスト回路自動生成方法は、所定のルールに
よって規定された表形式のインフォメーション・パレッ
トに必要な情報を記入し、この情報をもとに論理回路を
表現する機能記述言語（ＨＤＬ）を自動生成することを
特徴とする。

【０００９】これにより、インフォメーション・パレッ
トを活用して、特定の回路形式を持つテスト回路の機能
を表現するＨＤＬ記述ファイルまたは論理回路の自動生
成が可能になる。

【００１０】

【発明の実施の形態】本発明の請求項１に記載の発明
は、所定のルールによって規定された表形式のインフォ
メーション・パレットに必要な情報を記入し、この情報
をもとに論理回路を表現する機能記述言語（ＨＤＬ）を
自動生成するものであり、この機能記述言語（ＨＤＬ）
を論理合成ツールに入力し、機能記述言語（ＨＤＬ）か
ら実際の論理回路を自動生成できる。

【００１１】本発明の請求項２に記載の発明において
は、所定のルールによって規定された表形式のインフォ
メーション・パレットに必要な情報を記入し、この情報
をもとに論理回路を自動生成することができる。

【００１２】本発明の請求項３に記載の発明は、所定の
ルールによって規定された表形式のインフォメーション
・パレットに必要な情報を記入し、この情報をもとにＬ
ＳＩのテスト回路を表現する機能記述言語（ＨＤＬ）を
自動生成するものであり、このインフォメーション・パ
レットによる機能記述言語（ＨＤＬ）を活用してテスト
回路を生成することができる。

【００１３】本発明の請求項４に記載の発明において
は、所定のルールによって規定された表形式のインフォ
メーション・パレットに必要な情報を記入し、この情報
をもとにＬＳＩのテスト回路を自動生成することができ
る。

【００１４】本発明の請求項５に記載の発明において
は、インフォメーション・パレットを「外部端子名とそ
の方向」、「テストモード制御信号名とその論理」、
「各機能ブロックの端子名とその方向」、「テストモー
ド時以外の場合の各配線の結線状態情報」、「テストモ
ード時の場合の各配線の結線状態情報」の各条件を明確
にする所定記述ルールで表現することにより、外部端子
の方向を判断し、回路の各構成要素と各機能ブロックの
端子とを結線し、各テストモード制御信号に対する結線
状態を決定することができる。

【００１５】以下、本発明の実施の形態について、図１
ないし図１４及び表１ないし表５を用いて説明する。

【００１６】本発明のテスト回路自動生成方法が適用さ
れるＬＳＩの外部ピンには、「入力専用外部端子」、
「出力専用外部端子」、「双方向外部端子」の３種類の
外部端子が存在する。

【００１７】ここで、一例として、ＡＣＴブロック、Ｔ
ＩＭブロック、ＣＰＵブロックの３つの機能ブロックを
持つＬＳＩを用いる。ただし、ＡＣＴブロックは変調機
能を持つ機能ブロックの仮称であり、ＴＩＭブロックは
他の機能ブロックが必要とするクロックや制御信号を発
生するタイミング・ジェネレータの仮称であり、ＣＰＵ
ブロックは中央演算処理装置の仮称である。

【００１８】以下に示す例では、ＰＩＮＡはＬＳＩの入
力専用の外部端子の１つであり、ＰＩＮＢはＬＳＩの出
力専用の外部端子の１つであり、ＰＩＮＣはＬＳＩの双
方向の外部端子の１つである。

【００１９】ＬＳＩのテスト回路を設計するに際して
は、ＰＩＮＡ、ＰＩＮＢ、ＰＩＮＣの各外部端子に対応
するＡＣＴブロック、ＴＩＭブロック、ＣＰＵブロック
のテストモード毎の端子名や接続先を表すのに必要な情
報を抽出するために、所定のルールで規定された表形式
のインフォメーション・パレットを作成する。このイン
フォメーション・パレット（表形式の情報記述手段）は
本発明が必要とする情報である。また、このインフォメ
ーション・パレットの作成は、従来手法（ボトムアップ
設計）におけるテスト回路設計においても、表の形式の
違いや情報整理の手段が表という形を取らないという相
違点があっても、情報の抽出及び整理を行う工程は必要
である。しかしながら、本発明の実施の形態では、この
インフォメーション・パレットを作成することにより、
上述のＬＳＩのテスト回路またはそのテスト回路を表現
するＨＤＬを自動的に生成するものである。

【００２０】表１は、テスト・モード毎のＬＳＩの機能
ブロックの端子とＬＳＩの外部端子の接続状態を示す表
の作成例を示す。

【００２１】

【表１】次に、各外部端子についてのテスト回路の生成
例につき説明する。本発明の実施の形態では、ＬＳＩの
テスト回路のＶｅｒｉｌｏｇ−ＨＤＬ記述を生成するた
めに必要な情報を表１から得る。ここでは、必要な情報
を取得し易いように変形及び整理してＶｅｒｉｌｏｇ−
ＨＤＬの生成を行う場合の例をＰＩＮＡ、ＰＩＮＢ、Ｐ
ＩＮＣの各外部端子について、以下に説明する。

【００２２】まず、ＰＩＮＡ（入力専用の外部端子）の
テスト回路の生成例について、図１及び図２と表２を参
照して述べる。図１は本ソフトウェアを生成するＰＩＮ
Ａのテスト回路のＶｅｒｉｌｏｇ−ＨＤＬ記述の例を示
し、図２は本ソフトウェアのＰＩＮＡについての処理手
順を示すフローチャートである。表２は本ソフトウェア
が必要とするＰＩＮＡについての情報を整理したインフ
ォメーション・パレットの例を示す。

【００２３】

【表２】図２において、本ソフトウェアのステップ１で
は、表２の欄（１）を参照し、”（ｉｎ）”という記号
を見つけると、この表２が入力専用端子についての情報
が記入されていることを判断する。次のステップ２で
は、表２の欄（１）〜（１０）を参照し、全ての記入事
項をソフトウェア内のバッファＡに格納する。次にバッ
ファＡの内容から記号”（”と”）”で囲まれた部分を
削除し、ソフトウェア内のバッファＢに格納する。そし
て、図１の1.に示すように、”ｍｏｄｕｌｅＰＩＮ
Ａ（”と記述した後、バッファＢの内容を”，”で区切
って出力し、最後に”；”を付加する。これにより、図
１の1.に示すモジュール宣言の記述がなされる。

【００２４】次のステップ３では、表２の欄（１）に記
入された内容の”（ｉｎ）”という記号を削除し、”ｉ
ｎｐｕｔ”と記述した後に出力し、最後に”；”を付加
する。次いで表２の欄（２）、（５）、（８）を参照
し、”￣”という記号以外の信号名を”ｉｎｐｕｔ”と
記述した後に”，”で区切って出力し、最後に”；”を
付加する。また、表２の欄（４）、（７）、（１０）を
参照し、”￣”という記号以外の信号名をバッファＣに
格納する。次いでバッファＣの内容から”（”と”）”
に囲まれた内容を削除し、”ｉｎｐｕｔ”と記述した後
に”，”で区切って出力し、最後に”；”を付加する。
更に、表２の欄（３）、（６）、（９）を参照し、”
￣”という記号以外の信号名をバッファＣに格納する。
バッファＣの内容から”（”と”）”に囲まれた内容を
削除し、”ｏｕｔｐｕｔ”と記述した後に”，”で区切
って出力し、最後に”；”を付加する。これにより、図
１の2.に示す入出力宣言の記述がなされる。

【００２５】次のステップ４では、表２の欄（２）、
（３）、（４）を参照し、ソフトウェア内のバッファに
格納する。欄（２）の内容を検討し、”￣”という記号
が記入されていることからセレクタの制御信号がないこ
とを判断し、外部端子ＰＩＮＡとＡｃｔブロックの端子
Ａｉ＿ａが常に接続されている状態を表現するＶｅｒｉ
ｌｏｇ−ＨＤＬ記述を生成する。これにより、図１の3.
に示すＡｃｔブロックについての記述がなされる。

【００２６】次のステップ５では、表２の欄（５）、
（６）、（７）を参照し、ソフトウェア内のバッファに
格納する。欄（５）の内容を検討し、”ｔｉｍ”という
制御信号が”１”の時に、外部端子ＰＩＮＡとＴｉｍブ
ロックの端子Ａｉ＿ｔが接続され、”ｔｉｍ”が”０”
の時に、Ａｃｔブロックの端子Ａｏ＿ａとＴｉｍブロッ
クの端子Ａｉ＿ｔが接続されるセレクタを表現するＶｅ
ｒｉｌｏｇ−ＨＤＬ記述を生成する。これにより、図１
の4.に示すＴｉｍブロックについての記述がなされる。

【００２７】次のステップ６では、表２の欄（８）、
（９）、（１０）を参照し、ソフトウェア内のバッファ
に格納する。欄（８）の内容を検討し、”ｃｐｕ”とい
う制御信号が”１”の時に、外部端子ＰＩＮＡとＣｐｕ
ブロックの端子Ａｉ＿ｃが接続され、”ｃｐｕ”が”
０”の時に、Ｔｉｍブロックの端子Ａｏ＿ａとＣｐｕブ
ロックの端子Ａｉ＿ｃが接続されるセレクタを表現する
Ｖｅｒｉｌｏｇ−ＨＤＬ記述を生成する。これにより、
図１の5.に示すＣｐｕブロックについての記述がなされ
る。そして、ステップ７では、文字列”ｅｎｄｍｏｄｕ
ｌｅ”を出力する。即ち図１の6.で示す”ｅｎｄｍｏｄ
ｕｌｅ”の記述がなされる。

【００２８】次に、ＰＩＮＢ（出力専用の外部端子）の
テスト回路の生成例について、図３及び図４と表３を参
照して述べる。図３は本ソフトウェアを生成するＰＩＮ
Ｂのテスト回路のＶｅｒｉｌｏｇ−ＨＤＬ記述の例を示
し、図４は本ソフトウェアのＰＩＮＢについての処理手
順を示すフローチャートである。表３は本ソフトウェア
が必要とするＰＩＮＢについての情報を整理したインフ
ォメーション・パレットの例を示す。

【００２９】

【表３】図４において、本ソフトウェアのステップ１１
では、表３の欄（１１）を参照し、”（ｏｕｔ）”とい
う記号を見つけると、この表３が出力専用端子について
の情報が記入されていることを判断する。次のステップ
１２では、表１の欄（１１）〜（２０）を参照し、全て
の記入事項をソフトウェア内のバッファＡに格納する。
次にバッファＡの内容から記号”（”と”）”で囲まれ
た部分を削除し、ソフトウェア内のバッファＢに格納す
る。バッファＢ内の全ての内容を比較し、重複するもの
があった場合は、その内容を削除する。そして、図３の
1.に示すように、”ｍｏｄｕｌｅＰＩＮＢ（”と記述
した後、バッファＢの内容を”，”で区切って出力し、
最後に”；”を付加する。これにより、図３の1.に示す
モジュール宣言の記述がなされる。

【００３０】次のステップ１３では、表３の欄（１１）
に記入された内容の”（ｉｎ）”という記号を削除
し、”ｉｎｔｐｕｔ”と記述した後に出力し、最後
に”；”を付加する。次いで表２の欄（１２）、（１
５）、（１８）を参照し、”￣”という記号以外の信号
名を”ｉｎｐｕｔ”と記述した後に”，”で区切って出
力し、最後に”；”を付加する。また、表３の欄（１
３）、（１６）、（１９）を参照し、”￣”という記号
以外の信号名をバッファＣに格納する。次いでバッファ
Ｃの内容から”（”と”）”に囲まれた内容を削除
し、”ｉｎｐｕｔ”と記述した後に”，”で区切って出
力し、最後に”；”を付加する。更に、表３の欄
（３）、（６）、（９）を参照し、”￣”という記号以
外の信号名をバッファＣに格納する。バッファＣの内容
から”（”と”）”に囲まれた内容を削除し、”ｏｕｔ
ｐｕｔ”と記述した後に”，”で区切って出力し、最後
に”；”を付加する。これにより、図３の2.に示す入出
力宣言の記述を行う。

【００３１】次のステップ１４では、表３の欄（１
２）、（１３）、（１４）を参照し、ソフトウェア内の
バッファに格納する。欄（１２）の内容を検討し、”ａ
ｃｔ”という制御信号が”１”の時に、信号線ａとＡｃ
ｔブロックの端子Ｂｏ＿ａが接続され、”ａｃｔ”が”
０”の時に、論理値”０”が入力される論理回路を表現
するＶｅｒｉｌｏｇ−ＨＤＬ記述を生成する。これによ
り、図３の3.に示すＡｃｔブロックについての記述がな
される。

【００３２】次のステップ１５では、表３の欄（１
５）、（１６）、（１７）を参照し、ソフトウェア内の
バッファに格納する。欄（１５）の内容を検討し、”ｔ
ｉｍ”という制御信号が”１”の時に、信号線ｂとＴｉ
ｍブロックの端子Ｂｏ＿ｔが接続され、”ｔｉｍ”が”
０”の時に、論理値”０”が入力される論理回路を表現
するＶｅｒｉｌｏｇ−ＨＤＬ記述を生成する。これによ
り、図３の4.に示すＴｉｍブロックについての記述がな
される。

【００３３】次のステップ１６では、表３の欄（１
８）、（１９）、（２０）を参照し、ソフトウェア内の
バッファに格納する。欄（１８）の内容を検討し、”ｃ
ｐｕ”という制御信号が”１”の時に、信号線ｃとＣｐ
ｕブロックの端子Ｂｏ＿ｃが接続され、”ｃｐｕ”が”
０”の時に、論理値”０”が入力される論理回路を表現
するＶｅｒｉｌｏｇ−ＨＤＬ記述を生成する。これによ
り、図３の5.に示すＣｐｕブロックについての記述がな
される。

【００３４】そして、ステップ１７では、ステップ１
４、１５、１６で生成した信号線ａ，ｂ，ｃの論理和を
外部端子ＰＩＮＢに接続させるＶｅｒｉｌｏｇ−ＨＤＬ
記述を生成する。即ち、図３の6.に示すＡＮＤ回路の記
述がなされる。また、次のステップ１８では、文字列”
ｅｎｄｍｏｄｕｌｅ”を出力する。即ち、図３の7.で示
す”ｅｎｄｍｏｄｕｌｅ”の記述がなされる。

【００３５】次に、ＰＩＮＣ（双方向外部端子）のテス
ト回路の生成例について、図５及び図６と表４を参照し
て述べる。図５は本ソフトウェアを生成するＰＩＮＣの
テスト回路のＶｅｒｉｌｏｇ−ＨＤＬ記述の例を示し、
図６は本ソフトウェアのＰＩＮＣについての処理手順を
示すフローチャートである。表４は本ソフトウェアが必
要とするＰＩＮＣＡについての情報を整理したインフォ
メーション・パレットの例を示す。

【００３６】

【表４】図６において、本ソフトウェアのステップ２１
では、表４の欄（２１）を参照し、”（ｉｎｏｕｔ）”
という記号を見つけると、この表４が双方向外部端子に
ついての情報が記入されていることを判断する。次のス
テップ２２では、表４の欄（２１）〜（３３）を参照
し、全ての記入事項をソフトウェア内のバッファＡに格
納する。次にバッファＡの内容から記号”（”と”）”
で囲まれた部分を削除し、ソフトウェア内のバッファＢ
に格納する。バッファＢ内の全ての内容を比較し、重複
するものがあった場合は、その内容を削除する。そし
て、図５の1.に示すように、”ｍｏｄｕｌｅＰＩＮＣ
（”と記述する。次に、バッファＢ内の欄（２１）の内
容に”＿ｉ”と”＿ｏ”を付加したものを”，”で区切
って出力し、他の欄の内容も”，”で区切って出力す
る。最後に”；”を付加する。これにより、図１の1.に
示すモジュール宣言の記述がなされる。

【００３７】次のステップ２３では、表４の欄（２１）
に記入された内容の”（ｉｎｏｕｔ）”という記号を削
除し、”ｉｎｐｕｔ”と記述した後に”＿ｉ”を付加し
たもの出力し、最後に”；”を付加する。次いで表４の
欄（２２）、（２５）、（２８）、（３１）を参照
し、”￣”という記号以外の信号名をソフトウェア内の
バッファに格納し、重複するものを削除し、”ｉｎｐｕ
ｔ”と記述した後に”，”で区切って出力し、最後
に”；”を付加する。また、表４の欄（２３）〜（３
３）を参照し、”（ｏ）”という記号を含む内容をソフ
トウェア内のバッファに格納する。バッファＣの内容か
ら”（”と”）”に囲まれた内容を削除し、重複するも
のを削除し、”ｉｎｐｕｔ”と記述した後に”，”で区
切って出力し、最後に”；”を付加する。これにより、
図５の2.に示す入出力宣言の記述がなされる。

【００３８】次のステップ２４では、表４の欄（２
２）、（２３）、（２４）を参照し、ソフトウェア内の
バッファに格納する。欄（２２）の内容を検討し、”ａ
ｃｔ”という制御信号が”１”の時に、外部端子ＰＩＮ
Ｃ＿０とＡｃｔブロックの端子Ｃｉ＿ａが接続され、”
ａｃｔ”が”０”の時に、Ａｃｔブロックの端子Ｃｉ＿
ａとＣｐｕブロックの端子Ｃｏ＿ｃが接続されるセレク
タを表現するＶｅｒｉｌｏｇ−ＨＤＬ記述を生成する。
これにより、図５の3.に示すＡｃｔブロックについての
記述がなされる。

【００３９】次のステップ２５では、表４の欄（２
５）、（２６）、（２７）を参照し、ソフトウェア内の
バッファに格納する。欄（２５）の内容を検討し、”ｔ
ｉｍ”という制御信号が”１”の時に、外部端子ＰＩＮ
Ｃ＿０とＴｉｍブロックの端子Ｃｉ＿ｔが接続され、”
ｔｉｍ”が”０”の時に、Ａｃｔブロックの端子Ｃｏ＿
ａとＴｉｍブロックの端子Ｃｉ＿ｔが接続されるセレク
タを表現するＶｅｒｉｌｏｇ−ＨＤＬ記述を生成する。
これにより、図５の4.に示すＴｉｍブロックについての
記述がなされる。

【００４０】次のステップ２６では、表４の欄（２４）
を参照し、”（ｉ）”という記号が含まれていると、Ｃ
ｐｕブロックに入力ポートがあると判断する。表４の欄
（２８）、（２９）、（３０）を参照し、ソフトウェア
内のバッファに格納する。欄（２８）に記入された内容
を確認し、”ｃｐｕ”という制御信号が”１”の時に、
外部端子ＰＩＮＣ＿１とＣｐｕブロックの端子Ｃｉｉ＿
ｃが接続され、”ｃｐｕ”が”０”の時に、Ｃｐｕブロ
ックの端子Ｃｉｉ＿ｃに論理値”０”が入力される論理
回路を表現するＶｅｒｉｌｏｇ−ＨＤＬ記述を生成す
る。これにより、図５の5.に示すＣｐｕブロックの入力
についての記述がなされる。

【００４１】次のステップ２７では、表４の欄（２５）
を参照し、”（ｏ）”という記号が含まれていると、Ｃ
ｐｕブロックに．出力ポートがあると判断する。表４の
欄（２１）、（２２）、（２３）を参照し、ソフトウェ
ア内のバッファに格納する。欄（２１）に記入された内
容を確認し、”ｃｐｕ”という制御信号が”１”の時
に、外部端子ＰＩＮＣ＿０とＣｐｕブロックの端子Ｃｏ
ｏ＿ｃが接続される。”ｃｐｕ”が”０”の時に、外部
端子ＰＩＮＣ＿０に論理値”ｚ”（ハイ・インピーダン
ス）が入力される論理回路を表現するＶｅｒｉｌｏｇ−
ＨＤＬ記述を生成する。これにより、図５の6.に示すＣ
ｐｕブロックの出力についての記述がなされる。そし
て、ステップ２８では、文字列”ｅｎｄｍｏｄｕｌｅ”
を出力する。即ち図５の7.で示す”ｅｎｄｍｏｄｕｌ
ｅ”の記述がなされる。

【００４２】次に、上述のようにして生成されたＶｅｒ
ｉｌｏｇ−ＨＤＬを論理合成ツールに入力し、Ｖｅｒｉ
ｌｏｇ−ＨＤＬから実際の論理回路を自動生成した例を
図７〜図９に示す。図７は、図２のステップ１〜ステッ
プ７によって生成された入力専用外部端子”ＰＩＮＡ”
についてのテスト回路（ケスマチィックな論理回路）で
ある。また、図８は、図４のステップ１１〜ステップ１
８によって生成された出力専用外部端子”ＰＩＮＢ”に
ついてのテスト回路を示す。図９は、図６のステップ２
１〜ステップ２８によって生成された双方向外部端子”
ＰＩＮＣ”についてのテスト回路を示す。但し、対象と
するＬＳＩのブロック構成は、ＡＣＴブロック、ＴＩＭ
ブロック、ＣＰＵブロックの３機能ブロックから構成さ
れるものとす。

【００４３】図７において、１５１は入力専用外部端
子”ＰＩＮＡ”を示し、１５２は外部端子”ＰＩＮＡ”
から入力された信号を受けるバッファである。１５３、
１５４は２入力セレクタであり、２入力セレクタ１５３
のＡ、Ｂは入力端子名であり、２入力セレクタ１５３の
Ｓは制御信号端子名であり、Ｚは出力端子名である。ま
た、２入力セレクタ１５４についても２入力セレクタ１
５３と同様な端子名を備えている。

【００４４】ＡＣＴブロックの端子Ａｉ＿ａとＡｏ＿
ａ、ＴＩＭブロックの端子Ａｉ＿ｔとＡｏ＿ｔ、ＣＰＵ
ブロックの端子Ａｉ＿ｃと入力専用外部端子”ＰＩＮ
Ａ”１５１、バッファ１５２、２入力セレクタ１５３、
１５４とテスト回路外部からのテスト・モード制御信号
ＴＩＭ、ＣＰＵを図７に示すように結線することによ
り、入力専用外部端子”ＰＩＮＡ”についてのテスト回
路を構成する。

【００４５】図８において、１６１は出力専用外部端
子”ＰＩＮＢ”を示し、１６２は外部端子”ＰＩＮＢ”
から出力された信号を増幅するバッファである。１６３
は３入力セレクタであり、３入力セレクタ１６３のＡ、
Ｂ、Ｃ入力端子名であり、３入力セレクタ１６３のＳ
１、Ｓ２、Ｓ３は制御信号端子名であり、Ｚは出力端子
名である。

【００４６】ＡＣＴブロックの端子Ｂｏ＿ａ、ＴＩＭブ
ロックの端子Ｂｏ＿ｔ、ＣＰＵブロックの端子Ｂｏ＿ｃ
と出力専用外部端子”ＰＩＮＢ”１６１、バッファ１６
２、３入力セレクタ１６とテスト回路外部からのテスト
・モード制御信号ＴＩＭ、ＣＰＵを図８に示すように結
線することにより、出力専用外部端子”ＰＩＮＢ”につ
いてのテスト回路を構成する。

【００４７】図９において、１７１は入力部端子”ＰＩ
ＮＣ＿１”を示し、１７２は出力端子”ＰＩＮＣ＿０”
である。１７３は入力部端子”ＰＩＮＣ＿１”から入力
された信号を受けるバッファである。１７４、１７５は
２入力セレクタであり、２入力セレクタ１７４のＡ、Ｂ
は入力端子名であり、２入力セレクタ１７４のＳは制御
信号端子名であり、Ｚは出力端子名である。また、２入
力セレクタ１７５についても２入力セレクタ１７４と同
様な端子名を備えている。１７６はＡＮＤ回路であり、
１７７はステート・バッファである。

【００４８】ＡＣＴブロックの端子Ｃｉ＿ａとＣｏ＿
ａ、ＴＩＭブロックの端子Ｃｉ＿ｔ、ＣＰＵブロックの
端子Ｃｉｉ＿ｃとＣｏｏ＿ｃとＣｏ＿ｃと入力端子”Ｐ
ＩＮＣ＿１”１７１、出力端子”ＰＩＮＣ＿０”１７
２、バッファ１７３、２入力セレクタ１７４、１７５、
ＡＮＤ回路１７６、ステート・バッファ１７７とテスト
回路外部からのテスト・モード制御信号ＴＩＭ、ＣＰＵ
を図９に示すように結線することにより、双方向外部端
子”ＰＩＮＣ”についてのテスト回路を構成する。

【００４９】次に、ＬＳＩのテスト回路に設計変更があ
る場合について説明する。

【００５０】テスト回路の設計中には、しばしば仕様変
更等を原因とするテスト回路の設計変更を実施しなけら
ばならない場合がある。ボトムアップ設計の場合は、Ｃ
ＡＤツールを用いて回路図の絵を書き換えるが、本発明
の実施の形態ではインフォメーション・パレットを書き
換えることにより、テスト回路の設計変更が可能にな
る。

【００５１】まず、ＰＩＮＡのテスト回路の設計変更に
ついて述べる。表４は、設計変更を行った後のＰＩＮＡ
についての情報を整理したインフォメーション・パレッ
トを示す。

【００５２】

【表５】この実施の形態では、前述した図２に示すステ
ップ１〜ステップ７の処理と同様にしてテスト回路を生
成する。生成したテスト回路を図１０に示す。

【００５３】図１０において、ＡＣＴはＡＣＴブロッ
ク、ＴＩＭはＴＩＭブロック、ＣＰＵはＣＰＵブロック
の機能ブロックを示す。また、１９１は入力専用外部端
子”ＰＩＮＡ”を示し、１９２は外部端子”ＰＩＮＡ”
から入力された信号を受けるバッファである。１９３、
１９４、１９５は２入力セレクタであり、２入力セレク
タ１９３のＡ、Ｂは入力端子名であり、２入力セレクタ
１９３のＳは制御信号端子名であり、Ｚは出力端子名で
ある。また、２入力セレクタ１９４、１９５についても
２入力セレクタ１９３と同様な端子名を備えている。

【００５４】ＡＣＴブロックの端子Ａｉ＿ａとＡｏ＿
ａ、ＴＩＭブロックの端子Ａｉ＿ｔとＡｏ１＿ｔ、Ａｏ
２＿ｔ、ＣＰＵブロックの端子Ａｉ＿ｃと入力専用外部
端子”ＰＩＮＡ”１９１、バッファ１９２、２入力セレ
クタ１９３、１９４、１９５とテスト回路外部からのテ
スト・モード制御信号ＡＣＴ、ＴＩＭ、ＣＰＵを図１０
に示すように結線することにより、入力専用外部端子”
ＰＩＮＡ”についてのテスト回路を構成する。

【００５５】以上のように、ＬＳＩのテスト回路に設計
変更が必要になった場合、その変更にはインフォメーシ
ョン・パレットの記述変更のみで対応することが可能に
なり、設計変更に費やされる労力が少なくて済み、しか
も結線ミスのようなケアレスミスを最小限に抑えること
ができる。

【００５６】

【発明の効果】以上のように本発明によれば、ＬＳＩの
テスト回路を設計するに際し、「外部端子名とその方
向」、「テストモード制御信号名とその論理」、「各機
能ブロックの端子名とその方向」、「テストモード時以
外の場合の各配線の結線状態情報」、「テストモード時
の場合の各配線の結線状態情報」の各条件を明確にす
る、図２〜図４に示すような所定記述ルールの表形式の
インフォメーション・パレットを作成することにより、
ＬＳＩのテスト回路を自動生成することができる。

【００５７】また、上記の各条件を与えることにより、
外部端子の方向を判断し、回路の各構成要素と各機能ブ
ロックの端子とを結線し、各テストモード制御信号に対
する結線状態を決定することができる。従って、インフ
ォメーション・パレットを作成することにより、ＬＳＩ
のテスト回路を表現するＨＤＬ記述、または論理回路を
生成することができるほか、ＬＳＩのテスト回路に設計
変更が必要になった場合にはインフォメーション・パレ
ットの記述を変更するのみという最小限の作業量でＬＳ
Ｉのテスト回路の設計変更を確実に行うことができる。

【図面の簡単な説明】

【図１】本発明の実施の形態におけるＰＩＮＡのテスト
回路のＶｅｒｉｌｏｇ−ＨＤＬ記述例

【図２】本発明の実施の形態におけるＰＩＮＡについて
の処理手順を示すフローチャート

【図３】本発明の実施の形態におけるＰＩＮＢのテスト
回路のＶｅｒｉｌｏｇ−ＨＤＬ記述例

【図４】本発明の実施の形態におけるＰＩＮＢについて
の処理手順を示すフローチャート

【図５】本発明の実施の形態におけるＰＩＮＣのテスト
回路のＶｅｒｉｌｏｇ−ＨＤＬ記述例

【図６】本発明の実施の形態におけるＰＩＮＣについて
の処理手順を示すフローチャート

【図７】本発明の実施の形態における入力専用外部端子
のテスト回路を示す図

【図８】本発明の実施の形態における出力専用外部端子
のテスト回路を示す図

【図９】本発明の実施の形態における双方向外部端子の
テスト回路を示す図

【図１０】本発明の実施の形態における設計変更後のテ
スト回路を示す図

【図１１】ＡＮＤ回路の記述例を示す図

【図１２】ＡＮＤゲートを表現するＶｅｒｉｌｏｇ−Ｈ
ＤＬ記述例

【図１３】ＯＲゲートを表現するＶｅｒｉｌｏｇ−ＨＤ
Ｌ記述例

【図１４】セレクタを表現するＶｅｒｉｌｏｇ−ＨＤＬ
記述例

【符号の説明】

１５１入力専用外部端子”ＰＩＮＡ” １５２バッファ１５３２入力セレクタ１５４２入力セレクタ１６１入力専用外部端子”ＰＩＮＢ” １６２バッファ１６３３入力セレクタ１７１入力端子”ＰＩＮＣ＿１” １７２出力端子”ＰＩＮＣ＿０” １７３バッファ１７４２入力セレクタ１７５２入力セレクタ１７６ＡＮＤ素子１７７３ステート・バッファ１９１入力専用外部端子”ＰＩＮＡ” １９２バッファ１９３２入力セレクタ１９４２入力セレクタ１９５２入力セレクタＡＣＴＡＣＴブロックＴＩＭＴＩＭブロックＣＰＵＣＰＵブロック化学式等を記載した書面明細書

【表１】

【表２】

【表３】

【表４】

【表５】

Claims

【特許請求の範囲】

【請求項１】所定のルールによって規定された表形式
のインフォメーション・パレットに必要な情報を記入
し、この情報をもとに論理回路を表現する機能記述言語
（ＨＤＬ）を自動生成することを特徴とするテスト回路
自動生成方法。
【請求項２】所定のルールによって規定された表形式
のインフォメーション・パレットに必要な情報を記入
し、この情報をもとに論理回路を自動生成することを特
徴とするテスト回路自動生成方法。
【請求項３】所定のルールによって規定された表形式
のインフォメーション・パレットに必要な情報を記入
し、この情報をもとにＬＳＩのテスト回路を表現する機
能記述言語（ＨＤＬ）を自動生成することを特徴とする
テスト回路自動生成方法。
【請求項４】所定のルールによって規定された表形式
のインフォメーション・パレットに必要な情報を記入
し、この情報をもとにＬＳＩのテスト回路を自動生成す
ることを特徴とするテスト回路自動生成方法。
【請求項５】インフォメーション・パレットは、「外
部端子名とその方向」、「テストモード制御信号名とそ
の論理」、「各機能ブロックの端子名とその方向」、
「テストモード時以外の場合の各配線の結線状態情
報」、「テストモード時の場合の各配線の結線状態情
報」の各条件を明確にする所定記述ルールで表現される
ことを特徴とする請求項１ないし４の何れか１項に記載
のテスト回路自動生成方法。