JP3978269B2 - プリント回路板の試験方法 - Google Patents
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Description
【発明の属する技術分野】
本発明はプリント回路板の試験方法に関し、メモリモジュール用コネクタやLSI(半導体集積回路)を搭載したプリント回路板の試験方法に関する。
【0002】
【従来の技術】
LSIを含む電子部品が実装されたプリント回路板の製造の良否を試験する方法としては、大別して2つの方法がある。第1の方法は、プリント回路板の入力端子からテスト信号を入力して、プリント回路板の出力端子における出力信号を測定し、この測定した出力信号を期待値と比較して良否を判定するファンクションテストである。
【0003】
第2の方法は、プリント回路板の配線の要所要所に測定点を設け、この測定点に信号の入出力が可能なプローブを接触させ、接触点間の電流電圧特性等の試験を行い、期待値と比較して良否を判定するインサーキットテストである。ここで、プリント回路板と試験装置とを電気的に接続するプローブやケーブル及びこれらを保持する機構部をフィクスチャと呼ぶが、試験しようとするプリント回路板の品種毎にフィクスチャを準備するとコスト及び手間が大きくなる。このため、数本のプローブをプログラムに従って高速に移動させて測定点に接触させ、試験を行うフライングプローブ型のインサーキットテスタが従来から開発利用されている。
【0004】
ところで、大型コンピュータは多くのプリント回路板を有している。これらのプリント回路の中にはRAMモジュール用のコネクタが実装されたものがある。ここで、RAMモジュールとは、メモリ(RAM)チップを数個〜数十個単位で小基板に実装したものである。コンピュータのメモリ容量をオプション化するために、メインボードであるプリント回路板にRAMモジュール用コネクタ(メモリモジュール用コネクタ)を複数実装しておき、ユーザの要求によりRAMモジュール単位でメモリの増設又は縮小を可能としている。
【0005】
従来、上記のRAMモジュール用コネクタを実装したプリント回路板を組み立て後試験する場合は、RAMモジュールを全て搭載した後、ファンクションテストを行ってプリント回路板全体の試験を行っている。
【0006】
【発明が解決しようとする課題】
LSIとプリント回路板との接続性を試験しようとする場合、従来のファンクションテストやインサーキットテストは、テスト信号をLSIに供給しLSIを動作させて信号を外部端子に伝搬させるため、LSIの高集積化やASIC化によりテスト信号の生成が困難になっている。そこで、プリント回路板を実際の機器に組み込んで代表的な動作をさせ良否を判定する実機ファンクションテストが利用されるようになってきているが、実機ファンクションテストは良否判定は容易なものの、試験時間が長くなり不良個所の特定が困難である。
【0007】
このため、LSIとプリント回路板との接続性の電気的試験を行わず、外観検査によって検査する場合が多い。しかし、LSIのパッケージがQFP(クアッドフラットパッケージ)の場合は端子のピッチが微細化しているため、ハンダ浮き等の観測は容易ではない。また、LSIのパッケージがBGA(ボールグリッドアレイ)の場合、ハンダ接合部はLSIの下面に隠れ観測は不可能であるという問題があった。
【0008】
このように、プリント回路板に搭載されるLSIの高集積化や、プリント回路板へのマイクロプロセッサの搭載に伴い、プリント回路板全体のファンクションテストが困難となってきたため、LSI内部は単体試験により保障されているという前提でプリント回路板のLSI間、又はLSIとコネクタ間の接続の正常性だけを試験する方法が用いられるようになってきた。
【0009】
その方法の最も一般的なものは、バウンダリースキャンと呼ばれるIEEE規格の標準テスト手法である。バウンダリースキャンとは、標準試験回路を予めLSIの最外周に埋め込んでおき、試験時にはこの回路をテスタからの制御信号で動作させ、LSI間の接続またはLSIとテスタ間の接続の試験を簡単化する方法である。
【0010】
しかしながらバウンダリースキャン回路が埋め込まれたボードであっても、ボードの内部に存在するRAMモジュール用コネクタは通常回路的にオープンとなっているためこのコネクタに接続されている配線網の接続試験は難しいという問題があった。
本発明は、上記の点に鑑みなされたもので、メモリモジュール用コネクタとLSIとの間の配線網の接続を試験できるプリント回路板の試験方法を提供することを目的とする。
【0012】
【課題を解決するための手段】
請求項1に記載の発明は、メモリチップを実装したメモリモジュールが実装されるメモリモジュール用コネクタが設けられたプリント回路板の試験方法において、
複数の終端抵抗を設けた試験用抵抗モジュールを、メモリモジュールに代えて上記メモリモジュール用コネクタに実装して上記コネクタの各端子を終端し、
上記メモリモジュール用コネクタの各端子に測定器のプローブを接続し、
前記プローブより前記端子に電流を印加し、電流/電圧特性を測定して、前記メモリモジュール用コネクタに接続された配線網の接続状態を試験する。
【0013】
このように、電流/電圧特性からメモリモジュール用コネクタの各端子に接続された配線網の接続不良や短絡を検知でき、配線網の接続状態の試験が可能となる。
請求項2に記載の発明は、メモリチップを実装したメモリモジュールが実装されるメモリモジュール用コネクタが設けられたプリント回路板の試験方法において、
上記プリント回路板上で上記メモリモジュール用コネクタに配線網により接続されている集積回路はその内部にバウンダリースキャン回路を有し、
上記メモリモジュール用コネクタの各端子に測定器のプローブを接続し、
上記バウンダリースキャン回路からテスト信号を出力させて、前記端子を介して前記テスト信号を上記測定器で受信して、前記メモリモジュール用コネクタに接続された配線網の接続状態を試験する。
【0014】
このように、メモリモジュール用コネクタの各端子に接続された配線網の両端にバウンダリースキャン回路と測定器とを接続することにより、バウンダリースキャン回路から出力されるテスト信号を測定器で観測して配線網の接続状態を試験できる。
【0018】
請求項3に記載の発明は、メモリチップを実装したメモリモジュールが実装されるメモリモジュール用コネクタが設けられたプリント回路板の試験方法において、
上記プリント回路板上で上記メモリモジュール用コネクタに配線網の第一の側に接続されている第一の集積回路と、前記配線網の第二の側に接続されている第二の集積回路とはそれぞれバウンダリースキャン回路を有し、
メモリモジュールに代えて、バウンダリースキャン回路を設けたバウンダリースキャンカードを上記メモリモジュール用コネクタに実装し、
上記配線網の両端に接続されるバウンダリースキャン回路及び前記バウンダリースキャンカードに設けられたバウンダリースキャン回路を用いて、前記メモリモジュール用コネクタに接続された配線網の接続状態を試験する。
【0019】
このため、メモリモジュール用コネクタの各端子に接続された配線網の両端にバウンダリースキャン回路が接続され、集積回路のバウンダリースキャン回路からテスト信号を出力し、バウンダリースキャンカードのバウンダリースキャン回路でテスト信号を受信して配線網の接続状態を試験できる。
【0024】
【発明の実施の形態】
図1は本発明の第1実施例の概略構成図を示す。同図中、プリント回路板10上にはLSI12,14及びRAMモジュール用コネクタ(メモリモジュール用コネクタ)16が搭載されている。このRAMモジュール用コネクタ16とLSI12,14夫々の間は配線網18,20によって接続されている。RAMモジュール用コネクタ16には試験用抵抗モジュール22を挿入して搭載する。この試験用抵抗モジュール22は抵抗素子Rの一端をRAMモジュール用コネクタ16の端子に接続し、抵抗素子Rの他端を接地する。測定器24は例えばコンピュータ制御によってプローバ26をプリント回路板10の任意のXY座標位置に移動させる機能を有している。
【0025】
図2の回路図に示すようにプローブ26をRAMモジュール用コネクタ16の端子p1 に接触させて電気的に接続する。測定器24内の電流源28はプローブ26から試験用抵抗モジュール22の抵抗Rを通してグランドに電流を流す。そして、測定器24内の電圧計で上記電流を可変して流したときの電圧を測定し、電流/電圧特性を観測する。
【0026】
RAMモジュール用コネクタ16の端子p1 とLSI12の端子q1 とを接続するプリント回路板10の配線網121 が正常な場合、電流/電圧特性は図3の実線Iaに示すようにスレッショールド電圧Vthを越えると電流値が略一定となる。これはLSI12に寄生ダイオードD1 があるからであり、抵抗値Rと寄生ダイオードD1 のダイオード特性を合成した特性が測定器24で観測される。
【0027】
ここで、端子p1 又は端子q1 と配線網の接続が不良でオープン状態となっていれば、LSI12のダイオード特性が観測できないため、図3の破線Ibに示す特性が観測される。またRAMモジュール用コネクタ16と試験用抵抗モジュール22との接続不良があれば抵抗Rが測定器24に接続されないため、破線Icに示すようなダイオード特性だけが観測される。更に、配線網181 と、これに隣接する配線網182 が短絡している場合には抵抗Rが並列接続状態となって抵抗値が1/2となるため破線Idに示すような特性が観測される。
【0028】
このようにして、測定器24で電流/電圧特性を観測することによりRAMモジュール用コネクタ16に接続された配線網の試験が可能となる。
図4は本発明の第2実施例の概略構成図を示す。同図中、プリント回路板10上にはLSI32,34及びRAMモジュール用コネクタ16が搭載されている。このRAMモジュール用コネクタ16とLSI32,34夫々の間は配線網18,20によって接続されている。LSI32,34夫々にはLSI回路の最外周に標準試験回路である複数の縦続接続されたバウンダリースキャンセル(バウンダリースキャン回路)33,35が埋め込まれている。テスタ36は例えばコンピュータ制御によってプローバ26をプリント回路板10の任意のXY座標位置に移動させる機能を有している。
【0029】
図5の回路図に示すようにプローブ26をRAMモジュール用コネクタ16の端子p1 に接触させて接続する。そして、測定器36から配線網181 を通してLSI32のバウンダリースキャンセル331 〜33n に制御信号を供給し、バウンダリースキャンセル331 〜33n 夫々に図6に示すようなパターンのテスト信号を出力させ、2パターン毎にプローブ26をRAMモジュール用コネクタ16の端子p1 〜pn に接触させてこのパターンを観測する。
【0030】
図6に示すパターンは、パターン番号1ではバウンダリースキャンセル331 のみハイレベル出力で残りのバウンダリースキャンセル332 〜33n はローレベル出力、パターン番号2ではバウンダリースキャンセル331 のみローレベル出力で残りのバウンダリースキャンセル332 〜33n はハイレベル出力であり、この2パターンを1セットとして1つの端子(配線網)についての試験を行う。同様にしてバウンダリースキャンセル332 〜33n 夫々について残りのバウンダリースキャンセルと2パターンの異なるレベルの出力を行わせている。パターン番号1,2においてプローブ26で端子p1 から読み取った信号レベルがバウンダリースキャンセル331 の出力レベルと同一ならば配線網181 の相互接続は正常と判定され、異なるならば異常と判定される。他の配線網182 〜18n 夫々についても同様である。
【0031】
このように、メモリモジュール用コネクタの各端子に接続された配線網の両端にバウンダリースキャン回路と測定器とを接続することにより、バウンダリースキャン回路から出力されるテスト信号を測定器で観測して配線網の接続状態を試験できる。
図7は本発明の第3実施例の概略構成図を示す。同図中、プリント回路板10上にはLSI32,34及びRAMモジュール用コネクタ16が搭載されている。このRAMモジュール用コネクタ16とLSI32,34夫々の間は配線網18,20によって接続されている。LSI32,34夫々にはLSI回路の最外周に標準試験回路である複数の縦続接続されたバウンダリースキャンセル(バウンダリースキャン回路)33,35が埋め込まれている。
【0032】
RAMモジュール用コネクタ16には折り返しカード40を挿入しておく。折り返しカード40はコネクタ16内の例えばLSI32に接続された配線網18の端子と、LSI34に接続された配線網20の端子とを接続するものである。図8の回路図により、配線網18,20の試験について説明する。折り返しカード40によってRAMモジュール用コネクタ16の端子u1 とw1 とを相互に接続する。これにより配線網181 と201 とが接続され、統合された配線網によりLSI32のバウンダリースキャンセル331 を始点として端子u1 ,v1 ,w1 ,x1 を経由してLSI34のバウンダリースキャンセル351 に至る回路が形成される。他の配線網182 〜18n 夫々も配線網202 〜20n 夫々と統合され、バウンダリースキャンセル332 〜33n 夫々と352 〜35n 夫々によって終端される配線網が形成される。これによって一般的なバウンダリースキャンによる相互接続試験手法により統合された配線網夫々の正常性を試験できる。
【0033】
例えば出力側のバウンダリースキャンセル331 〜33n から図9に示すパターンのテスト信号を出力させ、このパターンを入力側のバウンダリースキャンセル351 〜35n で受信する。このテスト信号はバウンダリースキャンセル331 から33n まで順にハイレベルがシフトするパターンであり、バウンダリースキャンセル351 〜35n においてハイレベルを順次受信できたとき配線網の接続の正常性を確認できる。
【0034】
なお、折り返しカード40は図10に示すように同一面内で隣接する端子v1 とv2 ,…vn-1 とvn を短絡パターン42により接続するものであっても良い。この場合には配線網181 と182 ,…18n-1 と18n が夫々統合され、LSI32の奇数番目のバウンダリースキャンセル181 …18n-1 をテスト信号の出力側、LSI32の偶数番目のバウンダリースキャンセル182 ,…18n をテスト信号の入力側として試験を行う。
【0035】
このように、メモリモジュール用コネクタの各2端子間を接続して折り返すことにより、折り返しによって接続された配線網はその両端にバウンダリースキャン回路が接続されているので、一方のバウンダリースキャン回路からテスト信号を出力し、他方のバウンダリースキャン回路でテスト信号を受信して配線網の接続状態を試験できる。
【0036】
図11は本発明の第4実施例の概略構成図を示す。同図中、プリント回路板10上にはLSI32,34及び自己折り返し形のRAMモジュール用コネクタ46が搭載されている。このRAMモジュール用コネクタ16とLSI32,34夫々の間は配線網18,20によって接続されている。LSI32,34夫々にはLSI回路の最外周に標準試験回路である複数の縦続接続されたバウンダリースキャンセル33,35が埋め込まれている。
【0037】
自己折り返し形のRAMモジュール用コネクタ46は図12に示すようにRAMモジュールのプリント板48を挿入した状態では通常のコネクタと同様に接点部材50,52夫々をプリント板48の端子(エッジコネクタ)54,56夫々に圧接して相互接続する。しかし、図13に示すようにプリント板48を引き抜いた状態では、互いに対向する接点部材50,52が弾性により接触して導通する構造である。
【0038】
なお、図14(A)にプリント板48を引き抜いた状態の自己折り返し形のRAMモジュール用コネクタ46の平面図、図14(B),(C)にRAMモジュールのプリント板48を挿入した状態の正面図、側面図夫々を示す。図14(D)はRAMモジュールの斜視図を示している。
図15の回路図により、配線網18,20の試験について説明する。自己折り返し形のRAMモジュール用コネクタ16,46はプリント板が引き抜かれた状態で端子u1 とw1 とを相互に接続する。これにより配線網181 と201 とが接続され、統合された配線網によりLSI32のバウンダリースキャンセル331 を始点として端子u1 ,v1 ,w1 ,x1 を経由してLSI34のバウンダリースキャンセル351 に至る回路が形成される。他の配線網182 〜18n 夫々も配線網202 〜20n 夫々を統合され、バウンダリースキャンセル332 〜33n 夫々と352 〜35n 夫々によって終端される配線網が形成される。これによって一般的なバウンダリースキャンによる相互接続試験手法により統合された配線網夫々の正常性を試験できる。
【0039】
例えば出力側のバウンダリースキャンセル331 〜33n から図9に示すパターンのテスト信号を出力させ、このパターンを入力側のバウンダリースキャンセル351 〜35n で受信する。このテスト信号はバウンダリースキャンセル331 から33n まで順にハイレベルがシフトするパターンであり、バウンダリースキャンセル351 〜35n においてハイレベルを順次受信できたとき配線網の接続の正常性を確認できる。
【0040】
この実施例では試験時にRAMモジュール用コネクタ46に折り返しカード等の試験用疑似回路を挿入する必要がないので試験工数の大幅な削減が可能となる。これはRAMモジュール用コネクタが、パーソナルコンピュータ等では数個しか設けられていないが、スーパーコンピュータ等になると、数十から百個を越えて設けられることもあるからである。
【0041】
図16は本発明の第5実施例の概略構成図を示す。同図中、プリント回路板10上にはLSI32,34及び自己折り返し形のRAMモジュール用コネクタ16が搭載されている。このRAMモジュール用コネクタ16とLSI32,34夫々の間は配線網18,20によって接続されている。LSI32,34夫々にはLSI回路の最外周に標準試験回路である複数の縦続接続されたバウンダリースキャンセル33,35が埋め込まれている。
【0042】
RAMモジュール用コネクタ16には試験用バウンダリースキャンカード60を挿入しておく。
試験用バウンダリースキャンカード60には複数の縦続接続されたバウンダリースキャンセル64を組み込んだ試験用LSI62が搭載されており、配線網18,20夫々にバウンダリースキャンセル64が接続される。
【0043】
図17の回路図により配線網18の試験について説明する。試験用バウンダリースキャンカード60をRAMモジュール用コネクタ16に挿入することによって、配線網181 〜18n 夫々の両端はLSI32のバウンダリースキャンセル331 〜33n 及び試験用バウンダリースキャンカード60のバウンダリースキャンセル641 〜64n で終端される。これによって一般的なバウンダリースキャンによる相互接続試験手法により統合された配線網夫々の正常性を試験できる。
【0044】
例えば出力側のバウンダリースキャンセル331 〜33n から図9に示すパターンのテスト信号を出力させ、このパターンを入力側のバウンダリースキャンセル641 〜64n で受信する。このテスト信号はバウンダリースキャンセル331 から33n まで順にハイレベルがシフトするパターンであり、バウンダリースキャンセル641 〜64n においてハイレベルを順次受信できたとき配線網の接続の正常性を確認できる。
【0045】
このため、メモリモジュール用コネクタの各端子に接続された配線網の両端にバウンダリースキャン回路が接続され、集積回路のバウンダリースキャン回路からテスト信号を出力し、バウンダリースキャンカードのバウンダリースキャン回路でテスト信号を受信して配線網の接続状態を試験できる。
上記の試験用バウンダリースキャンカード60のスキャン信号の接続方式について説明する。図18はRAMモジュールカードの第1実施例の平面図を示す。同図中、基板70のコネクタに挿入される一辺には端子(エッジコネクタ)72の他に端子(エッジコネクタ)74が設けられている。基板70にはRAMチップ76が取り付けられ、RAMチップ76の複数の端子は夫々端子72に接続されている。端子74は空き端子とされている。
【0046】
図19は試験用バウンダリースキャンカードの第1実施例の平面図を示す。同図中、基板78のコネクタに挿入される一辺には端子(エッジコネクタ)80の他に、端子(エッジコネクタ)82が設けられている。この端子80,82の配列は図18における端子72,74の配列と同一とされている。基板78には試験用LSI62が取り付けられ、この試験用LSI62内の縦続接続されたバウンダリースキャンセル641 〜64n 夫々が端子80と接続されている。また、テスト時にスキャン制御のためのテスト信号TCK,TMS,TDI,TDOが伝送される端子82は試験用LSI62内のTAP(テストアクセスポート)65に接続されている。
【0047】
図20は上記のRAMモジュールカード又は試験用バウンダリースキャンカードを搭載するプリント回路板の回路構成図を示す。同図中、基板84上には複数のRAMモジュール用コネクタ861 〜86m が取り付けられると共に、RAMのアクセス等を制御する制御回路88が取り付けられており、制御回路88とRAMモジュール用コネクタ861 〜86m 夫々との間はバス90により相互接続されており、このバス90がRAMモジュール用コネクタ861 〜86m に挿入されるRAMモジュールカードの端子72及びバウンダリースキャンカードの端子80に接続される。またバス90とは独立にテスト信号TCK,TSM,TDI,TDO用の信号線92が設けられ、RAMモジュール用コネクタ861 〜86m 及び制御回路88に接続されている。またこの信号線92は基板84の端部に延在されて試験時にテスタ(図示せず)が接続される外部コネクタ94に接続されている。
【0048】
図21はRAMモジュールカードの第2実施例の平面図を示す。同図中、基板100のコネクタに挿入される一辺には端子(エッジコネクタ)102が設けられている。基板70にはRAMチップ104が取り付けられ、RAMチップ104の複数の端子は夫々端子102に接続されている。
図22は試験用バウンダリースキャンカードの第2実施例の平面図を示す。同図中、基板106のコネクタに挿入される一辺には端子(エッジコネクタ)108が設けられ、これと対向する一辺にはテスト信号用コネクタ110が設けられている。この端子108の配列は図21における端子102の配列と同一とされている。基板78には試験用LSI112が取り付けられ、この試験用LSI112内の縦続接続されたバウンダリースキャンセル1141 〜114n 夫々が端子108と接続されている。また、テスト時にスキャン制御のためのテスト信号TCK,TMS,TDI,TDOが伝送されるコネクタ110は試験用LSI112内のTAP(テストアクセスポート)115に接続されている。
【0049】
図23は上記の試験用バウンダリースキャンカードを搭載したプリント回路板の側面図を示す。同図中、基板114上には複数のRAMモジュール用コネクタ1161 〜116m が取り付けられると共に、RAMのアクセス等を制御する制御回路118等が取り付けられており、制御回路118とRAMモジュール用コネクタ1161 〜116m 夫々との間はバスにより相互接続されている。テスト時にはRAMモジュール用コネクタ1161 〜116m 夫々に図22に示す構造の試験用バウンダリースキャンカード1201 〜120m が挿入接続される。そして、この試験用バウンダリースキャンカード1201 〜120m 夫々のテスト信号のコネクタ110がテスト用ケーブル122によって縦続接続されると共にテスタ(図示せず)に接続される。また、基板114に設けられた外部コネクタ124にテスタが接続され、外部コネクタ124を介して制御回路118と接続される。
【0050】
この実施例ではRAMモジュールカード、RAMモジュール用コネクタ夫々にテスト時のみ使用する端子を設ける必要がなく、またプリント回路板の基板上にもテスト信号用の信号線を設ける必要がない。
図24は本発明の第6実施例の概略構成図を示す。同図中、プリント回路板10上にはLSI32及びRAMモジュール用コネクタ16が搭載されている。このRAMモジュール用コネクタ16とLSI32夫々の間は配線網18,20によって接続されている。LSI32にはLSI回路の最外周に標準試験回路である複数の縦続接続されたバウンダリースキャンセル33が埋め込まれている。
【0051】
RAMモジュール用コネクタ16にはテスタ接続カード130を挿入しておく。テスタ接続カード130はコネクタ16内のLSI32等に接続された配線網18の端子をケーブル132を介してテスタ(図示せず)に接続するものである。
図25の回路図により、配線網18の試験について説明する。テスタ接続カード40によって配線網181 〜18n はRAMモジュール用コネクタ16及びテスタ接続カード130及びケーブル132を介してテスタ140に接続され、テスタ140によって配線網181 〜18n 夫々の正常性を試験できる。この場合のバウンダリースキャンセル331 〜33n から出力させるテスト信号は図6に示すものと同様である。
【0052】
上記の実施例ではプリント回路板に設けられた複数のRAMモジュール用コネクタ16にテスタ接続カード130を挿入してケーブル132によりテスタ140に接続し、各ケーブル132はコネクタ16の端子数だけの信号線数が必要であるため、ケーブル132の量が膨大となり作業性も悪化する。このような場合、テスタ接続カード130の代りに図26に平面図を示すようなテスト用マルチプレクサカードを使用する。図26において、基板141のコネクタに挿入される一辺には端子(エッジコネクタ)142が設けられ、これと対向する一辺にはケーブル132が接続されるコネクタ144が設けられている。各端子142はマルチプレクサ146の入力端子に接続されている。マルチプレクサ142はコネクタ144を通してテスタ140からセレクト用のアドレス信号を供給され、このアドレス信号で指示された単一の入力端子に供給される信号をその出力端子から出力し、この出力信号はコネクタ144からケーブル132を通してテスタ140に供給される。このようにマルチプレクサ146を用いることによってケーブル132の信号線数を大幅に削減できる。
【0053】
図27は本発明の第7実施例の構成図を示す。この実施例はフライングプローブ型のインサーキットテスタを用いてLSIとプリント回路板との電気的接続試験を行うものである。同図中、LSI200はリード端子2021 〜202N 及びテスト端子TDI,TDO,TCK,TMSそれぞれはプリント回路板の配線網上に形成された接続端子であるランド2041 〜204N 及び2051 〜2054 それぞれにハンダ付けされている。このLSIはバウンダリ−スキャン対応のLSIであり、リード端子2021 〜202N はこれらに対応して設けられたバウンダリ−スキャンセル2061 〜206N を通して内部論理回路208に接続されている。
【0054】
バウンダリ−スキャンセル2061 〜206N はLSI200内部で縦続接続されてシフトレジスタを構成しており、このシフトレジスタの両端のバウンダリ−スキャンセルはテスト端子TDI(テストデータイン),TDO(テストデータアウト)に接続されると共にバイパスレジスタ210の両端に接続されている。また、テスト端子TDI,TDOそれぞれは命令レジスタ212の入力端子、出力端子に接続されており、テスト端子TCK(テストクロック),TMS(テストモードセレクト)それぞれはTAP(テストアクセスポート)コントローラ214に接続されている。試験時にはテスト端子TDIから命令レジスタ212に供給された命令をTAPコントローラ214でデコードし、バウンダリ−スキャンセル2061 〜206N のスキャン制御を行う。
【0055】
テスタのプローブ(フライングプローブ)220A ,220I ,220O ,220K ,220S それぞれは、モータ駆動でXYZ軸方向に移動するステージ222A ,222I ,222O ,222K ,222S に固定されており、プリント回路板の任意の位置に移動し、プローブ先端をプリント回路板のランド2041 〜204N 及び2051 〜2054 又は配線網の途中に設けたランド等の測定点に接触可能である。これらのプローブは接触した測定点に対する信号の入力及び出力を行う。
【0056】
システム制御部224はテスタ全体の制御を行う。駆動制御部226はシステム制御部224の制御に従って各プローブの駆動部228A ,228I ,228O ,228K ,228S を制御して、ステージ222A ,222I ,222O ,222K ,222S それぞれを任意の方向に移動させる。BS制御部230はシステム制御部224の制御に従って端子TCKに供給するテスト用のクロックを発生すると共に、端子TMSに供給するテスト用のモード選択信号を発生し、これらの信号を測定/入力制御部232に供給する。
【0057】
入力データ記憶部234は予めテスト信号を記憶しており、システム制御部224の制御に従って端子TDIに供給するテスト信号を読み出して測定/入力制御部232に供給する。測定/入力制御部232はシステム制御部224の制御に従って、各プローブ220A ,220I ,220O ,220K ,220S に接続された測定/入力部236A ,236I ,236O ,236K ,236S それぞれの入出力切り替えを行う。
【0058】
これによって、入力データ記憶部234から測定/入力制御部232、入力用の測定/入力部を経て入力用のプローブにテスト信号が供給され、出力用のプローブから出力用の測定/入力部、測定/入力制御部232を経て測定データ記憶部238にテスト結果の信号が供給され記憶される。測定データ記憶部238に記憶されたテスト結果の信号は、入力データ記憶部234に記憶されたテスト信号と比較部240で比較され、その比較結果が出力部242からディスプレイ又はプリントアウト用に出力される。
【0059】
LSIとプリント回路板との電気的接続試験を行う場合、プローブ220I をLSIのテスト端子TDIにハンダ付け接続されたランド2051 に接触させ、プローブ220O をLSI200のテスト端子TDOにハンダ付け接続されたランド2052 に接触させ、プローブ220K をLSIのテスト端子TCKにハンダ付け接続されたランド2053 に接触させ、プローブ220S をLSIのテスト端子TMSにハンダ付け接続されたランド2054 に接触させ、テスト端子TDIからテスト信号を供給する。また、プローブ220A をLSI200のリード端子2021 〜202N それぞれがハンダ付け接続されたプリント回路板のランド2041 〜204N に順に接触させ、プローブ220A からテスト結果信号を読み取る。
【0060】
これについて図28を用いて詳しく説明する。図28(A),(B)に示すように、プローブ220I ,220S を移動させてランド2051 ,2054 に接触させ、同様にプローブ220O ,220K もランド2052 ,2053 に接触させる。その後、図28(A)に示すようにテスト端子TDIからテスト信号を入力しバウンダリ−スキャンセル2061 〜206N をシフトさせる。テスト信号が最後のバウンダリ−スキャンセルまでシフトされると、図28(B)に示すようにテスト端子TMSからアップデートを指示して全バウンダリ−スキャンセル2061 〜206N の出力を指示する。また、図28(B),(E)に示すようにプローブ220A ,220O も移動させてランド2041 ,2052 に接触させる。そして上記アップデート後、プローブ220A でランド2041 の出力するテスト結果信号を読み取る。
【0061】
次に、図28(C)に示すようにプローブ220A を移動させてランド2042 に接触させる。これと共に図28(A)に示すようにテスト端子TDIからテスト信号を入力しバウンダリ−スキャンセル2061 〜206N をシフトさせ、図28(B)に示すアップデート後、プローブ220A でランド2042 の出力するテスト結果信号を読み取る。このテスト信号入力及びバウンダリ−スキャンセル2061 〜206N のシフト時に図28(E)に示すようにプローブ220O でランド2054 からシフトアウトされるテスト信号を読み取る。このプローブ220A の移動と読み取りは、プローブ220A がランド204N に至るまで繰り返される。このテスト結果信号が入力したテスト信号と一致すればLSIの端子とプリント回路板のランドとの接続は良であることが確認される。
【0062】
このように、LSI200内のバウンダリ−スキャンセル2061 〜206N 及びTAPコントローラ214等で構成されるバウンダリースキャン回路を利用することにより、LSI200の内部論理回路208を動作させることなく、プローブを移動させて端子に接触させることによりLSIのリード端子とプリント回路板の配線のランドとの接続性の試験を短時間で行うことができ、内部論理回路208を動作させないためにテスト信号の生成が容易となる。また、この実施例では出力用のプローブを順次移動してプリント回路板の配線に接触させて測定を行うことで、集積回路の複数の端子とプリント回路板の複数の配線との接続性の試験を行うことができる。
【0063】
この実施例においても図6に示すパターンのテスト信号を用いることができる。図6に示すパターンは、パターン番号1のテスト信号P1 〜Pn をバウンダリ−スキャンセル2061 〜206N にシフトしたとき、バウンダリースキャンセル2061 のみハイレベル出力で残りのバウンダリースキャンセル2062 〜206N はローレベル出力である。パターン番号2のテスト信号P1 〜Pn を同様にシフトしたとき、バウンダリースキャンセル2061 のみローレベル出力で残りのバウンダリースキャンセル2062 〜206N はハイレベル出力であり、この2パターンを1セットとして1つの端子(配線網)についての試験を行う。同様にしてバウンダリースキャンセル2062 〜206N 夫々について残りのバウンダリースキャンセルと2パターンの異なるレベルの出力を行わせている。
【0064】
パターン番号1のテスト信号設定時においてプローブ220A で読み取ったテスト結果信号レベルがバウンダリースキャンセル2061 の設定レベルと同一のハイレベルならばLSI200のリード端子2021 とランド2041 との相互接続は正常と判定され、異なるならば異常と判定される。異常と判定された場合に、パターン番号2のテスト信号設定時においてプローブ220A で読み取ったテスト結果信号レベルがバウンダリースキャンセル2061 の設定レベルと同一のローレベルならばリード端子2021 とランド2041 との接続不良、逆にテスト結果信号レベルがハイレベルならばリード端子2021 ,ランド2041 が他のリード端子とショートしていると判定する。他のランド2042 〜204N についても同様である。
【0065】
このように、出力用のプローブを接続された配線に対応するバウンダリースキャンセルにのみ、その他のバウンダリ−スキャンセルと異なるレベルのテスト信号を設定するため、出力用のプローブで測定されたテスト結果信号からこのプローブを接続された配線の接続状態を簡単に試験することができる。
図6に示すパターンのテスト信号を用いる場合、図29(A),(B)に示すように、プローブ220I ,220S を移動させてランド2051 ,2054 に接触させ、同様にプローブ220O ,220K もランド2052 ,2053 に接触させる。その後、図29(A)に示すようにテスト端子TDIからパターン番号1のテスト信号P1 〜Pn を入力しバウンダリ−スキャンセル2061 〜206N をシフトさせる。テスト信号が最後のバウンダリ−スキャンセルまでシフトされると、図29(B)に示すようにテスト端子TMSからアップデートを指示して全バウンダリ−スキャンセル2061 〜206N の出力を指示する。また、図29(B),(D)に示すようにプローブ220A ,220O も移動させてランド2041 ,2052 に接触させる。そして上記アップデート後、プローブ220A でランド2041 の出力するテスト結果信号を読み取る。
【0066】
次に、図29(A)に示すようにテスト端子TDIからパターン番号2のテスト信号P1 〜Pn を入力しバウンダリ−スキャンセル2061 〜206N をシフトさせる。テスト信号が最後のバウンダリ−スキャンセルまでシフトされると、図29(B)に示すようにテスト端子TMSからアップデートを指示して全バウンダリ−スキャンセル2061 〜206N の出力を指示し、プローブ220A ,220O も移動させずにプローブ220A でランド2041 の出力するテスト結果信号を読み取る。
【0067】
その後、プローブ220A を移動させてランド2042 に接触させ、テスト端子TDIからテスト信号を入力しバウンダリ−スキャンセル2061 〜206N をシフトさせ、ランド2042 の試験に移る。
なお、測定用のプローブは、上記実施例ではプローブ220A だけであるが、複数の測定用のプローブを設けても良い。
【0068】
次に、LSIとプリント回路板との電気的接続試験の他の実施例について図30を用いて説明する。この実施例では測定/入力部236A を入力に切り替えてプローブ220A を入力用に用いる。まず、図30(A),(E)に示すようにプローブ220A ,220S を移動させてランド2041 ,2054 それぞれに接触させ、図30(A)に示すようにランド2041 からテスト信号(例えばハイレベル)を入力し、図30(E)に示すアップデートを行って、テスト信号を図30(B)に示すようにバウンダリ−スキャンセル2061 に取り込み、バウンダリ−スキャンセル2061 〜206N をシフトさせる。また、これと共に、図30(F)に示すようにプローブ220O も移動させてランド2052 に接触させておく。
【0069】
更に、図30(A)に示すようにランド2041 からテスト信号(例えばローレベル)を入力し、図30(E)に示すアップデートを行って、これを図30(B)に示すようにバウンダリ−スキャンセル2061 に取り込み、バウンダリ−スキャンセル2061 〜206N をシフトさせる。このシフト時にテスト端子TDOから図30(F)に示すように前回入力した信号がシフトアウトされ、これをプローブ220O でテスト結果信号として読み取る。
【0070】
上記の2番目のシフトと共に、図30(C)に示すようにプローブ220A を移動させてランド2042 に接触させ、ランド2042 からテスト信号(例えばハイレベル)を入力し、図30(E)に示すアップデートを行って、これを図30(D)に示すようにバウンダリ−スキャンセル2062 に取り込み、バウンダリ−スキャンセル2061 〜206N をシフトさせる。
【0071】
更に、図30(C)に示すようにランド2042 からテスト信号(例えばローレベル)を入力し、図30(E)に示すアップデートを行って、これを図30(D)に示すようにバウンダリ−スキャンセル2062 に取り込み、バウンダリ−スキャンセル2061 〜206N をシフトさせる。このシフト時にテスト端子TDOから図30(F)に示すように前回入力した信号がシフトアウトされ、これをプローブ220O でテスト結果信号として読み取る。このプローブ220A の移動とテスト結果信号の読み取りは、プローブ220A がランド204N に至るまで繰り返される。このテスト結果信号が入力したテスト信号と一致すればLSIの端子とプリント回路板のランドとの接続は良であることが確認される。
【0072】
この実施例では入力用のプローブを順次移動してプリント回路板の配線に接触させてテスト信号の供給を行うことで、集積回路の複数の端子とプリント回路板の複数の配線との接続性の試験を行うことができる。
【0073】
【発明の効果】
請求項1に記載の発明によれば、電流/電圧特性からメモリモジュール用コネクタの各端子に接続された配線網の接続不良や短絡を検知でき、配線網の接続状態の試験が可能となる。
【0075】
請求項2に記載の発明によれば、メモリモジュール用コネクタの各端子に接続された配線網の両端にバウンダリースキャン回路と測定器とを接続することにより、バウンダリースキャン回路から出力されるテスト信号を測定器で観測して配線網の接続状態を試験できる。
【0080】
請求項3に記載の発明によれば、メモリモジュール用コネクタの各端子に接続された配線網の両端にバウンダリースキャン回路が接続され、集積回路のバウンダリースキャン回路からテスト信号を出力し、バウンダリースキャンカードのバウンダリースキャン回路でテスト信号を受信して配線網の接続状態を試験できる。
【図面の簡単な説明】
【図1】本発明の概略構成図である。
【図2】本発明の回路図である。
【図3】本発明を説明するための特性図である。
【図4】本発明の概略構成図である。
【図5】本発明の回路図である。
【図6】本発明を説明するための信号波形図である。
【図7】本発明の概略構成図である。
【図8】本発明の回路図である。
【図9】本発明を説明するための信号波形図である。
【図10】折り返しカードの平面図である。
【図11】本発明の概略構成図である。
【図12】コネクタを説明するための図である。
【図13】コネクタを説明するための図である。
【図14】コネクタを説明するための図である。
【図15】本発明の回路図である。
【図16】本発明の概略構成図である。
【図17】本発明の回路図である。
【図18】RAMモジュールカードの平面図である。
【図19】試験用バウンダリースキャンカードの平面図である。
【図20】プリント回路板の回路構成図である。
【図21】RAMモジュールカードの平面図である。
【図22】試験用バウンダリースキャンカードの平面図である。
【図23】プリント回路板の側面図である。
【図24】本発明の概略構成図である。
【図25】本発明の回路図である。
【図26】マルチプレクサカードの平面図である。
【図27】本発明の実施例の構成図である。
【図28】本発明の制御タイミングチャートである。
【図29】本発明の制御タイミングチャートである。
【図30】本発明の制御タイミングチャートである。
【符号の説明】
10 プリント回路板
12,14,32,34 LSI
16,46 RAMモジュール用コネクタ
18,20 配線網
22 試験用抵抗モジュール
24 測定器
26,220A ,220I ,220O ,220K ,220S プローブ
33,35,2061 〜206N バウンダリースキャンセル
36 テスタ
60 試験用バウンダリースキャンカード
62 試験用LSI
65 TAP
70,78 基板
76 RAMチップ
200 LSI
2021 〜202N リード端子
2041 〜204N ,2051 〜2054 ランド
208 内部論理回路
210 バイパスレジスタ
212 命令レジスタ212
214 TAPコントローラ
222A ,222I ,222O ,222K ,222S ステージ
224 システム制御部
226 駆動制御部
228A ,228I ,228O ,228K ,228S 駆動部
230 BS制御部
232 測定/入力制御部
234 入力データ記憶部
236A ,236I ,236O ,236K ,236S 測定/入力部
238 測定データ記憶部
240 比較部240
242 出力部
TDI,TDO,TCK,TMS テスト端子
Claims (3)
- メモリチップを実装したメモリモジュールが実装されるメモリモジュール用コネクタが設けられたプリント回路板の試験方法において、
複数の終端抵抗を設けた試験用抵抗モジュールを、メモリモジュールに代えて上記メモリモジュール用コネクタに実装して上記コネクタの各端子を終端し、
上記メモリモジュール用コネクタの各端子に測定器のプローブを接続し、
前記プローブより前記端子に電流を印加し、電流/電圧特性を測定して、前記メモリモジュール用コネクタに接続された配線網の接続状態を試験することを特徴とするプリント回路板の試験方法。 - メモリチップを実装したメモリモジュールが実装されるメモリモジュール用コネクタが設けられたプリント回路板の試験方法において、
上記プリント回路板上で上記メモリモジュール用コネクタに配線網により接続されている集積回路はその内部にバウンダリースキャン回路を有し、
上記メモリモジュール用コネクタの各端子に測定器のプローブを接続し、
上記バウンダリースキャン回路からテスト信号を出力させて、前記端子を介して前記テスト信号を上記測定器で受信して、前記メモリモジュール用コネクタに接続された配線網の接続状態を試験することを特徴とするプリント回路板の試験方法。 - メモリチップを実装したメモリモジュールが実装されるメモリモジュール用コネクタが設けられたプリント回路板の試験方法において、
上記プリント回路板上で上記メモリモジュール用コネクタに配線網の第一の側に接続されている第一の集積回路と、前記配線網の第二の側に接続されている第二の集積回路とはそれぞれバウンダリースキャン回路を有し、
メモリモジュールに代えて、バウンダリースキャン回路を設けたバウンダリースキャンカードを上記メモリモジュール用コネクタに実装し、
上記配線網の両端に接続されるバウンダリースキャン回路及び前記バウンダリースキャンカードに設けられたバウンダリースキャン回路を用いて、前記メモリモジュール用コネクタに接続された配線網の接続状態を試験することを特徴とするプリント回路板の試験方法。
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