JPH10178109A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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- JPH10178109A JPH10178109A JP8337352A JP33735296A JPH10178109A JP H10178109 A JPH10178109 A JP H10178109A JP 8337352 A JP8337352 A JP 8337352A JP 33735296 A JP33735296 A JP 33735296A JP H10178109 A JPH10178109 A JP H10178109A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 148
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 90
- 239000003990 capacitor Substances 0.000 claims abstract description 126
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 103
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 103
- 238000005530 etching Methods 0.000 claims abstract description 75
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 127
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 127
- 239000000758 substrate Substances 0.000 claims description 55
- 238000000034 method Methods 0.000 claims description 46
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 29
- 239000007789 gas Substances 0.000 claims description 22
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 21
- 238000000206 photolithography Methods 0.000 claims description 21
- 229910052757 nitrogen Inorganic materials 0.000 claims description 10
- 238000005516 engineering process Methods 0.000 claims description 9
- 238000002955 isolation Methods 0.000 claims description 9
- 238000010438 heat treatment Methods 0.000 claims description 8
- 238000002230 thermal chemical vapour deposition Methods 0.000 claims description 6
- 230000008569 process Effects 0.000 claims description 3
- 239000000470 constituent Substances 0.000 claims description 2
- 230000001590 oxidative effect Effects 0.000 claims description 2
- 230000015572 biosynthetic process Effects 0.000 abstract description 5
- 239000000126 substance Substances 0.000 abstract description 5
- 230000005669 field effect Effects 0.000 abstract description 3
- 229910044991 metal oxide Inorganic materials 0.000 abstract description 2
- 150000004706 metal oxides Chemical class 0.000 abstract description 2
- 230000003068 static effect Effects 0.000 abstract description 2
- 239000010408 film Substances 0.000 description 376
- 238000005229 chemical vapour deposition Methods 0.000 description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 9
- 238000001312 dry etching Methods 0.000 description 7
- 238000003860 storage Methods 0.000 description 7
- 238000012546 transfer Methods 0.000 description 7
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 238000006243 chemical reaction Methods 0.000 description 4
- 239000004020 conductor Substances 0.000 description 4
- 238000013461 design Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 230000009467 reduction Effects 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 238000004544 sputter deposition Methods 0.000 description 4
- TXEYQDLBPFQVAA-UHFFFAOYSA-N tetrafluoromethane Chemical compound FC(F)(F)F TXEYQDLBPFQVAA-UHFFFAOYSA-N 0.000 description 4
- 239000010936 titanium Substances 0.000 description 4
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 3
- 230000005260 alpha ray Effects 0.000 description 3
- 229910021529 ammonia Inorganic materials 0.000 description 3
- 238000002844 melting Methods 0.000 description 3
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 3
- 125000006850 spacer group Chemical group 0.000 description 3
- 229910052719 titanium Inorganic materials 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- UGFAIRIUMAVXCW-UHFFFAOYSA-N Carbon monoxide Chemical compound [O+]#[C-] UGFAIRIUMAVXCW-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910002091 carbon monoxide Inorganic materials 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 230000006378 damage Effects 0.000 description 2
- 229910052739 hydrogen Inorganic materials 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 239000005360 phosphosilicate glass Substances 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- XUKUURHRXDUEBC-KAYWLYCHSA-N Atorvastatin Chemical compound C=1C=CC=CC=1C1=C(C=2C=CC(F)=CC=2)N(CC[C@@H](O)C[C@@H](O)CC(O)=O)C(C(C)C)=C1C(=O)NC1=CC=CC=C1 XUKUURHRXDUEBC-KAYWLYCHSA-N 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- -1 TiN or TiW Chemical class 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 125000004435 hydrogen atom Chemical class [H]* 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 150000002736 metal compounds Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- QJGQUHMNIGDVPM-UHFFFAOYSA-N nitrogen group Chemical group [N] QJGQUHMNIGDVPM-UHFFFAOYSA-N 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 229910021341 titanium silicide Inorganic materials 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 製造工程数が低減でき、しかも高信頼度のキ
ャパシタを備えることができる半導体集積回路装置およ
びその製造方法を提供する。 【解決手段】 例えばＳＲＡＭのＳＴＣ型メモリセルの
構成要素などのキャパシタの誘電体としての窒化シリコ
ン膜１０と同一の製造工程によって形成されている窒化
シリコン膜１０がＭＯＳＦＥＴのソースおよびドレイン
としての半導体領域７の上に設けられている接続孔１
５，１６の側面の酸化シリコンを含有する絶縁膜１３の
下部に配置されているものであり、その窒化シリコン膜
１０が接続孔１５，１６を形成する際のエッチングスト
ッパ膜として使用されているものである。
ャパシタを備えることができる半導体集積回路装置およ
びその製造方法を提供する。 【解決手段】 例えばＳＲＡＭのＳＴＣ型メモリセルの
構成要素などのキャパシタの誘電体としての窒化シリコ
ン膜１０と同一の製造工程によって形成されている窒化
シリコン膜１０がＭＯＳＦＥＴのソースおよびドレイン
としての半導体領域７の上に設けられている接続孔１
５，１６の側面の酸化シリコンを含有する絶縁膜１３の
下部に配置されているものであり、その窒化シリコン膜
１０が接続孔１５，１６を形成する際のエッチングスト
ッパ膜として使用されているものである。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造方法に関し、特に、多層配線構造にキ
ャパシタを有し、能動素子としてＭＯＳＦＥＴ（Metal
Oxide Semiconductor Field Effect Transistor ）を有
する半導体集積回路装置に適用して有効な半導体集積回
路装置およびその製造方法に関するものである。
置およびその製造方法に関し、特に、多層配線構造にキ
ャパシタを有し、能動素子としてＭＯＳＦＥＴ（Metal
Oxide Semiconductor Field Effect Transistor ）を有
する半導体集積回路装置に適用して有効な半導体集積回
路装置およびその製造方法に関するものである。
【０００２】
【従来の技術】ところで、本発明者は、半導体集積回路
装置の製造方法について検討した。以下は、本発明者に
よって検討された技術であり、その概要は次のとおりで
ある。
装置の製造方法について検討した。以下は、本発明者に
よって検討された技術であり、その概要は次のとおりで
ある。
【０００３】すなわち、ＭＯＳＦＥＴを有する半導体集
積回路装置の製造方法において、半導体基板にＭＯＳＦ
ＥＴを形成した後、その上に酸化シリコン膜を形成した
後、その酸化シリコン膜にフォトリソグラフィ技術と選
択エッチング技術とを使用して、ＭＯＳＦＥＴのソース
およびドレインとなる半導体領域（素子分離領域である
ＬＯＣＯＳ（Local Oxidation of Silicon）構造のフィ
ールド酸化シリコン膜とゲート電極の側壁の側壁酸化シ
リコン膜との間に配置されている半導体領域）に対する
コンタクトホールを形成している。
積回路装置の製造方法において、半導体基板にＭＯＳＦ
ＥＴを形成した後、その上に酸化シリコン膜を形成した
後、その酸化シリコン膜にフォトリソグラフィ技術と選
択エッチング技術とを使用して、ＭＯＳＦＥＴのソース
およびドレインとなる半導体領域（素子分離領域である
ＬＯＣＯＳ（Local Oxidation of Silicon）構造のフィ
ールド酸化シリコン膜とゲート電極の側壁の側壁酸化シ
リコン膜との間に配置されている半導体領域）に対する
コンタクトホールを形成している。
【０００４】しかしながら、前述した製造方法では、コ
ンタクトホールを形成する酸化シリコン膜とフィールド
酸化シリコン膜および側壁酸化シリコン膜とが同一の材
料から構成されているために、フォトリソグラフィ技術
と選択エッチング技術を使用してコンタクトホールを形
成する際に、フィールド酸化シリコン膜と側壁酸化シリ
コン膜とがエッチングされないように、それらとコンタ
クトホールとの合わせずれを考慮してコンタクトホール
を形成する領域を広い範囲としておく必要があった。
ンタクトホールを形成する酸化シリコン膜とフィールド
酸化シリコン膜および側壁酸化シリコン膜とが同一の材
料から構成されているために、フォトリソグラフィ技術
と選択エッチング技術を使用してコンタクトホールを形
成する際に、フィールド酸化シリコン膜と側壁酸化シリ
コン膜とがエッチングされないように、それらとコンタ
クトホールとの合わせずれを考慮してコンタクトホール
を形成する領域を広い範囲としておく必要があった。
【０００５】そのため、フィールド酸化シリコン膜およ
び側壁酸化シリコン膜とコンタクトホールとの合わせず
れが発生してもコンタクトホールを形成する際にフィー
ルド酸化シリコン膜および側壁酸化シリコン膜がエッチ
ングされて破壊しないように、半導体基板の上に形成す
る酸化シリコン膜の下部にエッチングストッパ膜として
の窒化シリコン膜を形成する態様を採用する製造方法が
ある。
び側壁酸化シリコン膜とコンタクトホールとの合わせず
れが発生してもコンタクトホールを形成する際にフィー
ルド酸化シリコン膜および側壁酸化シリコン膜がエッチ
ングされて破壊しないように、半導体基板の上に形成す
る酸化シリコン膜の下部にエッチングストッパ膜として
の窒化シリコン膜を形成する態様を採用する製造方法が
ある。
【０００６】また、スタックド・キャパシタ（stacked
capacitor ；ＳＴＣ）型メモリセルを備えているＳＲＡ
Ｍ（Static Random Access Memory ）を有する半導体集
積回路装置の製造方法において、容量素子であるキャパ
シタの下部電極を形成した後、その下部電極の上に誘電
体としての絶縁膜を形成した後、その上に上部電極を形
成している。この場合、キャパシタの下部電極および上
部電極は、例えば窒化チタン（ＴｉＮ）膜を使用してお
り、誘電体としての絶縁膜は、例えば窒化シリコン膜を
使用している。
capacitor ；ＳＴＣ）型メモリセルを備えているＳＲＡ
Ｍ（Static Random Access Memory ）を有する半導体集
積回路装置の製造方法において、容量素子であるキャパ
シタの下部電極を形成した後、その下部電極の上に誘電
体としての絶縁膜を形成した後、その上に上部電極を形
成している。この場合、キャパシタの下部電極および上
部電極は、例えば窒化チタン（ＴｉＮ）膜を使用してお
り、誘電体としての絶縁膜は、例えば窒化シリコン膜を
使用している。
【０００７】なお、ＭＯＳＦＥＴを備えている半導体集
積回路装置の製造工程に関する文献としては、例えば１
９９０年１２月１５日、啓学出版株式会社発行のＷ・マ
リ著「図説超ＬＳＩ工学」ｐ１１７〜ｐ１３５に記載さ
れているものがある。
積回路装置の製造工程に関する文献としては、例えば１
９９０年１２月１５日、啓学出版株式会社発行のＷ・マ
リ著「図説超ＬＳＩ工学」ｐ１１７〜ｐ１３５に記載さ
れているものがある。
【０００８】
【発明が解決しようとする課題】ところが、前述したＭ
ＯＳＦＥＴを有する半導体集積回路装置の製造方法にお
いて、酸化シリコン膜にコンタクトホールを形成する際
に、その酸化シリコン膜の下部にエッチングストッパ膜
としての窒化シリコン膜を形成すると、製造工程数が増
加するという問題点が発生している。
ＯＳＦＥＴを有する半導体集積回路装置の製造方法にお
いて、酸化シリコン膜にコンタクトホールを形成する際
に、その酸化シリコン膜の下部にエッチングストッパ膜
としての窒化シリコン膜を形成すると、製造工程数が増
加するという問題点が発生している。
【０００９】また、前述したＳＴＣ型メモリセルを備え
ているＳＲＡＭを有する半導体集積回路装置の製造方法
において、容量素子であるキャパシタにおける誘電体と
しての窒化シリコン膜をプラズマＣＶＤ（Chemical Vap
or Deposition ）法を用いて形成していることによっ
て、キャパシタの形成後に加わる熱処理で、キャパシタ
の下部電極である窒化チタン膜とその上の窒化シリコン
膜との密着性が弱まり、下部電極である窒化チタン膜か
ら窒化シリコン膜がはがれるという問題点が発生してい
る。
ているＳＲＡＭを有する半導体集積回路装置の製造方法
において、容量素子であるキャパシタにおける誘電体と
しての窒化シリコン膜をプラズマＣＶＤ（Chemical Vap
or Deposition ）法を用いて形成していることによっ
て、キャパシタの形成後に加わる熱処理で、キャパシタ
の下部電極である窒化チタン膜とその上の窒化シリコン
膜との密着性が弱まり、下部電極である窒化チタン膜か
ら窒化シリコン膜がはがれるという問題点が発生してい
る。
【００１０】本発明の目的は、製造工程数が低減でき、
しかも高信頼度のキャパシタを備えることができる半導
体集積回路装置およびその製造方法を提供することにあ
る。
しかも高信頼度のキャパシタを備えることができる半導
体集積回路装置およびその製造方法を提供することにあ
る。
【００１１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１２】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１３】すなわち、本発明の半導体集積回路装置
は、例えばＳＲＡＭのＳＴＣ型メモリセルの構成要素な
どのキャパシタの誘電体としての窒化シリコン膜と同一
の製造工程によって形成されている窒化シリコン膜がＭ
ＯＳＦＥＴのソースおよびドレインの上に設けられてい
る接続孔の側面の絶縁膜の下部に配置されているもので
あり、その窒化シリコン膜が接続孔を形成する際のエッ
チングストッパ膜として使用されているものである。
は、例えばＳＲＡＭのＳＴＣ型メモリセルの構成要素な
どのキャパシタの誘電体としての窒化シリコン膜と同一
の製造工程によって形成されている窒化シリコン膜がＭ
ＯＳＦＥＴのソースおよびドレインの上に設けられてい
る接続孔の側面の絶縁膜の下部に配置されているもので
あり、その窒化シリコン膜が接続孔を形成する際のエッ
チングストッパ膜として使用されているものである。
【００１４】また、本発明の半導体集積回路装置の製造
方法は、例えば半導体基板などの基板の表面の選択的な
領域を熱酸化して、ＬＯＣＯＳ構造の酸化シリコン膜か
らなるフィールド絶縁膜を形成した後、基板の素子形成
領域にＭＯＳＦＥＴを複数個形成すると共にフィールド
絶縁膜の上にＭＯＳＦＥＴの少なくとも１個以上のＭＯ
ＳＦＥＴにおけるゲート電極と連結している配線層をゲ
ート電極と同一の製造工程によって２列形成する工程
と、フィールド絶縁膜の上に、キャパシタの下部電極を
２列の配線層の一方の配線層の表面と連結した状態で形
成した後、基板の全面に、キャパシタの誘電体としての
窒化シリコン膜を形成する工程と、その後、フィールド
絶縁膜の上に、キャパシタの上部電極を２列の配線層の
他方の配線層の表面と連結した状態で形成する工程と、
基板の上に、酸化シリコンを含有する絶縁膜を形成した
後、ＭＯＳＦＥＴのソースおよびドレインとしての半導
体領域の上の酸化シリコンを含有する絶縁膜に接続孔を
フォトリソグラフィ技術と選択エッチング技術とを使用
して、窒化シリコン膜をエッチングストッパ膜として形
成する工程と、その後、接続孔の下部の窒化シリコン膜
をエッチングによって取り除く工程とを有するものであ
る。
方法は、例えば半導体基板などの基板の表面の選択的な
領域を熱酸化して、ＬＯＣＯＳ構造の酸化シリコン膜か
らなるフィールド絶縁膜を形成した後、基板の素子形成
領域にＭＯＳＦＥＴを複数個形成すると共にフィールド
絶縁膜の上にＭＯＳＦＥＴの少なくとも１個以上のＭＯ
ＳＦＥＴにおけるゲート電極と連結している配線層をゲ
ート電極と同一の製造工程によって２列形成する工程
と、フィールド絶縁膜の上に、キャパシタの下部電極を
２列の配線層の一方の配線層の表面と連結した状態で形
成した後、基板の全面に、キャパシタの誘電体としての
窒化シリコン膜を形成する工程と、その後、フィールド
絶縁膜の上に、キャパシタの上部電極を２列の配線層の
他方の配線層の表面と連結した状態で形成する工程と、
基板の上に、酸化シリコンを含有する絶縁膜を形成した
後、ＭＯＳＦＥＴのソースおよびドレインとしての半導
体領域の上の酸化シリコンを含有する絶縁膜に接続孔を
フォトリソグラフィ技術と選択エッチング技術とを使用
して、窒化シリコン膜をエッチングストッパ膜として形
成する工程と、その後、接続孔の下部の窒化シリコン膜
をエッチングによって取り除く工程とを有するものであ
る。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、重複説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、重複説明は省略する。
【００１６】（実施の形態１）本実施の形態は、ＳＲＡ
Ｍを有する半導体集積回路装置およびその製造方法であ
り、特に、ＳＴＣ型メモリセルの構成要素としてのキャ
パシタとＣＭＯＳＦＥＴ（Complementary Metal Oxide
Semiconductor Field Effect Transistor ）を備えてい
るＳＲＡＭを有する半導体集積回路装置およびその製造
方法である。
Ｍを有する半導体集積回路装置およびその製造方法であ
り、特に、ＳＴＣ型メモリセルの構成要素としてのキャ
パシタとＣＭＯＳＦＥＴ（Complementary Metal Oxide
Semiconductor Field Effect Transistor ）を備えてい
るＳＲＡＭを有する半導体集積回路装置およびその製造
方法である。
【００１７】図１は、本実施の形態のＳＲＡＭを有する
半導体集積回路装置におけるＳＲＡＭのＳＴＣ型メモリ
セルを示す回路図である。同図に示すように、本実施の
形態のＳＲＡＭのＳＴＣ型メモリセルは、一対の相補性
データ線（データ線ＤＬ、データ線／（バー）ＤＬ）と
ワード線ＷＬとの交差部に配置され、かつ一対の駆動用
ＭＯＳＦＥＴＱ2 ，Ｑ4 、一対の負荷用ＭＯＳＦＥＴＱ
1 ，Ｑ3 および一対の転送用ＭＯＳＦＥＴＱ5 ，Ｑ6 で
構成されている。これらのＭＯＳＦＥＴのうち、駆動用
ＭＯＳＦＥＴＱ2 ，Ｑ4 および転送用ＭＯＳＦＥＴ
Ｑ5 ，Ｑ6 はＮチャネルＭＯＳＦＥＴで構成され、負荷
用ＭＯＳＦＥＴＱ1 ，Ｑ3 はＰチャネルＭＯＳＦＥＴで
構成されている。そして、４個のＮチャネルＭＯＳＦＥ
Ｔと２個のＰチャネルＭＯＳＦＥＴはＣＭＯＳ型で構成
されている。
半導体集積回路装置におけるＳＲＡＭのＳＴＣ型メモリ
セルを示す回路図である。同図に示すように、本実施の
形態のＳＲＡＭのＳＴＣ型メモリセルは、一対の相補性
データ線（データ線ＤＬ、データ線／（バー）ＤＬ）と
ワード線ＷＬとの交差部に配置され、かつ一対の駆動用
ＭＯＳＦＥＴＱ2 ，Ｑ4 、一対の負荷用ＭＯＳＦＥＴＱ
1 ，Ｑ3 および一対の転送用ＭＯＳＦＥＴＱ5 ，Ｑ6 で
構成されている。これらのＭＯＳＦＥＴのうち、駆動用
ＭＯＳＦＥＴＱ2 ，Ｑ4 および転送用ＭＯＳＦＥＴ
Ｑ5 ，Ｑ6 はＮチャネルＭＯＳＦＥＴで構成され、負荷
用ＭＯＳＦＥＴＱ1 ，Ｑ3 はＰチャネルＭＯＳＦＥＴで
構成されている。そして、４個のＮチャネルＭＯＳＦＥ
Ｔと２個のＰチャネルＭＯＳＦＥＴはＣＭＯＳ型で構成
されている。
【００１８】上記メモリセルを構成する６個のＭＯＳＦ
ＥＴのうち、一対の駆動用ＭＯＳＦＥＴＱ2 ，Ｑ4 と一
対の負荷用ＭＯＳＦＥＴＱ1 ，Ｑ3 は、１ビットの情報
を記憶する情報蓄積部としてのフリップフロップ回路を
構成している。このフリップフロップ回路の一方の入出
力端子（蓄積ノード）は転送用ＭＯＳＦＥＴＱ5 のソー
ス、ドレイン領域の一方に電気的に接続され、他方の入
出力端子（蓄積ノード）は転送用ＭＯＳＦＥＴＱ6 のソ
ース、ドレイン領域の一方に電気的に接続されている。
ＥＴのうち、一対の駆動用ＭＯＳＦＥＴＱ2 ，Ｑ4 と一
対の負荷用ＭＯＳＦＥＴＱ1 ，Ｑ3 は、１ビットの情報
を記憶する情報蓄積部としてのフリップフロップ回路を
構成している。このフリップフロップ回路の一方の入出
力端子（蓄積ノード）は転送用ＭＯＳＦＥＴＱ5 のソー
ス、ドレイン領域の一方に電気的に接続され、他方の入
出力端子（蓄積ノード）は転送用ＭＯＳＦＥＴＱ6 のソ
ース、ドレイン領域の一方に電気的に接続されている。
【００１９】転送用ＭＯＳＦＥＴＱ5 のソース、ドレイ
ン領域の他方にはデータ線ＤＬが電気的に接続され、転
送用ＭＯＳＦＥＴＱ6 のソース、ドレイン領域の他方に
はデータ線／ＤＬが電気的に接続されている。また、フ
リップフロップ回路の一端（負荷用ＭＯＳＦＥＴＱ1 ，
Ｑ3 の各ソース領域）は電源電圧（Ｖcc）に接続され、
多端（駆動用ＭＯＳＦＥＴＱ2 ，Ｑ4 の各ソース領域）
は基準電圧（Ｖss）に接続されている。電源電圧（Ｖc
c）は例えば３Ｖであり、基準電圧（Ｖss）は例えば０
Ｖ（ＧＮＤ）である。
ン領域の他方にはデータ線ＤＬが電気的に接続され、転
送用ＭＯＳＦＥＴＱ6 のソース、ドレイン領域の他方に
はデータ線／ＤＬが電気的に接続されている。また、フ
リップフロップ回路の一端（負荷用ＭＯＳＦＥＴＱ1 ，
Ｑ3 の各ソース領域）は電源電圧（Ｖcc）に接続され、
多端（駆動用ＭＯＳＦＥＴＱ2 ，Ｑ4 の各ソース領域）
は基準電圧（Ｖss）に接続されている。電源電圧（Ｖc
c）は例えば３Ｖであり、基準電圧（Ｖss）は例えば０
Ｖ（ＧＮＤ）である。
【００２０】また、上記フリップフロップ回路の入出力
端子間は、一対の局所配線Ｌ1 ，Ｌ2 を介して交差結合
している。そして、本実施の形態の一対の局所配線
Ｌ1 ，Ｌ2 は、異なる配線層を用いて形成している。ま
た、上層の局所配線Ｌ2 と下層の局所配線Ｌ1 とそれら
の間に介在する薄い絶縁膜とでキャパシタ（容量素子）
Ｃを構成している。すなわち、上層の局所配線Ｌ2 はキ
ャパシタＣの一方の電極を構成し、下層の局所配線Ｌ1
は他方の電極を構成し、絶縁膜は誘電体膜を構成してい
る。したがって、上層の局所配線Ｌ2 と下層の局所配線
Ｌ1 とを上下に重なり合うように配置し、上層の局所配
線Ｌ2 と下層の局所配線Ｌ1 とそれらの間に介在する絶
縁膜とでキャパシタＣを構成していることによって、メ
モリセルの蓄積ノード容量を増やすことができるので、
メモリセルサイズの微細化や動作電源電圧の低下に伴う
α線ソフトエラー耐性の低下を防ぐことができる。
端子間は、一対の局所配線Ｌ1 ，Ｌ2 を介して交差結合
している。そして、本実施の形態の一対の局所配線
Ｌ1 ，Ｌ2 は、異なる配線層を用いて形成している。ま
た、上層の局所配線Ｌ2 と下層の局所配線Ｌ1 とそれら
の間に介在する薄い絶縁膜とでキャパシタ（容量素子）
Ｃを構成している。すなわち、上層の局所配線Ｌ2 はキ
ャパシタＣの一方の電極を構成し、下層の局所配線Ｌ1
は他方の電極を構成し、絶縁膜は誘電体膜を構成してい
る。したがって、上層の局所配線Ｌ2 と下層の局所配線
Ｌ1 とを上下に重なり合うように配置し、上層の局所配
線Ｌ2 と下層の局所配線Ｌ1 とそれらの間に介在する絶
縁膜とでキャパシタＣを構成していることによって、メ
モリセルの蓄積ノード容量を増やすことができるので、
メモリセルサイズの微細化や動作電源電圧の低下に伴う
α線ソフトエラー耐性の低下を防ぐことができる。
【００２１】図２は、本実施の形態のＳＲＡＭを有する
半導体集積回路装置およびその製造方法を説明するため
の前述したＳＲＡＭのＳＴＣ型メモリセルを模式的に示
す平面図である。なお、図２において、ＳＲＡＭのＳＴ
Ｃ型メモリセルにおける各ＭＯＳＦＥＴ、そのソース／
ドレインおよびゲート電極、キャパシタならびにそれら
の接続孔の配置を模式的に示している。
半導体集積回路装置およびその製造方法を説明するため
の前述したＳＲＡＭのＳＴＣ型メモリセルを模式的に示
す平面図である。なお、図２において、ＳＲＡＭのＳＴ
Ｃ型メモリセルにおける各ＭＯＳＦＥＴ、そのソース／
ドレインおよびゲート電極、キャパシタならびにそれら
の接続孔の配置を模式的に示している。
【００２２】図２において、Ｇ1 はＭＯＳＦＥＴＱ1 と
ＭＯＳＦＥＴＱ2 とのゲート電極およびそれらを連結し
ている導電層であり、Ｇ2 はＭＯＳＦＥＴＱ3 とＭＯＳ
ＦＥＴＱ4 とのゲート電極およびそれらを連結している
導電層であり、Ｇ3 はＭＯＳＦＥＴＱ5 とＭＯＳＦＥＴ
Ｑ6 とのゲート電極およびそれらを連結している導電層
（ワード線ＷＬ）である。また、Ｈ1a〜Ｈ6aは各ＭＯＳ
ＦＥＴであるＱ1 〜Ｑ6 の各ソースに対応する接続孔で
あり、Ｈ1b〜Ｈ5bは各ＭＯＳＦＥＴであるＱ1〜Ｑ5 の
各ドレインに対応する接続孔である。ＨG1はＧ1 および
キャパシタＣの一方の電極に連結している接続孔であ
り、ＨG2はＧ2 およびキャパシタＣの他方の電極に連結
している接続孔である。さらに、同図において、２点鎖
線で示す領域はキャパシタＣを配置している領域であ
る。また、点線で示す領域は各ＭＯＳＦＥＴのソースお
よびドレインを配置している領域である。
ＭＯＳＦＥＴＱ2 とのゲート電極およびそれらを連結し
ている導電層であり、Ｇ2 はＭＯＳＦＥＴＱ3 とＭＯＳ
ＦＥＴＱ4 とのゲート電極およびそれらを連結している
導電層であり、Ｇ3 はＭＯＳＦＥＴＱ5 とＭＯＳＦＥＴ
Ｑ6 とのゲート電極およびそれらを連結している導電層
（ワード線ＷＬ）である。また、Ｈ1a〜Ｈ6aは各ＭＯＳ
ＦＥＴであるＱ1 〜Ｑ6 の各ソースに対応する接続孔で
あり、Ｈ1b〜Ｈ5bは各ＭＯＳＦＥＴであるＱ1〜Ｑ5 の
各ドレインに対応する接続孔である。ＨG1はＧ1 および
キャパシタＣの一方の電極に連結している接続孔であ
り、ＨG2はＧ2 およびキャパシタＣの他方の電極に連結
している接続孔である。さらに、同図において、２点鎖
線で示す領域はキャパシタＣを配置している領域であ
る。また、点線で示す領域は各ＭＯＳＦＥＴのソースお
よびドレインを配置している領域である。
【００２３】次に、図３〜図１０を用いて、本実施の形
態のＳＲＡＭを有する半導体集積回路装置およびその製
造方法を説明する。図３〜図１０は、本実施の形態のＳ
ＲＡＭを有する半導体集積回路装置の製造方法を示す断
面図である。なお、図３〜図１０において、左側の図は
図２におけるＡ−Ａ’線に沿った断面図であり、ＳＲＡ
ＭのＳＴＣ型メモリセルのキャパシタを配置する領域の
断面図である。また、右側の図は図２におけるＢ−Ｂ’
線に沿った断面図であり、ＳＲＡＭのＳＴＣ型メモリセ
ルのＭＯＳＦＥＴＱ2 を配置する領域の断面図である。
態のＳＲＡＭを有する半導体集積回路装置およびその製
造方法を説明する。図３〜図１０は、本実施の形態のＳ
ＲＡＭを有する半導体集積回路装置の製造方法を示す断
面図である。なお、図３〜図１０において、左側の図は
図２におけるＡ−Ａ’線に沿った断面図であり、ＳＲＡ
ＭのＳＴＣ型メモリセルのキャパシタを配置する領域の
断面図である。また、右側の図は図２におけるＢ−Ｂ’
線に沿った断面図であり、ＳＲＡＭのＳＴＣ型メモリセ
ルのＭＯＳＦＥＴＱ2 を配置する領域の断面図である。
【００２４】まず、図３に示すように、例えば単結晶シ
リコンからなるｐ型の半導体基板１にｎ型のウエル２と
ｐ型のウエル３を形成した後、半導体基板１の表面の選
択的な領域を熱酸化して、ＬＯＣＯＳ構造の酸化シリコ
ン膜からなるフィールド絶縁膜４を形成する。なお、ｎ
型のウエル２とｐ型のウエル３の形成工程は、フィール
ド絶縁膜４を形成した後に行う態様とすることができ
る。
リコンからなるｐ型の半導体基板１にｎ型のウエル２と
ｐ型のウエル３を形成した後、半導体基板１の表面の選
択的な領域を熱酸化して、ＬＯＣＯＳ構造の酸化シリコ
ン膜からなるフィールド絶縁膜４を形成する。なお、ｎ
型のウエル２とｐ型のウエル３の形成工程は、フィール
ド絶縁膜４を形成した後に行う態様とすることができ
る。
【００２５】次に、図４に示すように、ｎ型のウエル２
およびｐ型のウエル３が形成されている半導体基板１の
表面に例えば酸化シリコン膜などからなるゲート絶縁膜
５を形成した後、ゲート絶縁膜５の表面に導電性の多結
晶シリコン膜などからなるゲート電極６を形成する。な
お、左側の図におけるフィールド絶縁膜４の上に形成さ
れているゲート電極６は後述するキャパシタの下部電極
に接続される導電層と上部電極に接続される導電層であ
る。
およびｐ型のウエル３が形成されている半導体基板１の
表面に例えば酸化シリコン膜などからなるゲート絶縁膜
５を形成した後、ゲート絶縁膜５の表面に導電性の多結
晶シリコン膜などからなるゲート電極６を形成する。な
お、左側の図におけるフィールド絶縁膜４の上に形成さ
れているゲート電極６は後述するキャパシタの下部電極
に接続される導電層と上部電極に接続される導電層であ
る。
【００２６】その後、ｐ型のウエハ３の表面の選択的な
領域にｎ型の不純物をイオン注入し、拡散してＮチャネ
ルＭＯＳＦＥＴのソースおよびドレインとなるｎ型の半
導体領域７を形成する。その後、図示を省略している
が、ｎ型のウエハ２の表面の選択的な領域にｐ型の不純
物をイオン注入し、拡散してＰチャネルＭＯＳＦＥＴの
ソースおよびドレインとなるｐ型の半導体領域を形成す
る。次に、ゲート電極６の側面に例えば酸化シリコン膜
などからなる側壁絶縁膜（サイドウォールスペーサ）８
を形成する。
領域にｎ型の不純物をイオン注入し、拡散してＮチャネ
ルＭＯＳＦＥＴのソースおよびドレインとなるｎ型の半
導体領域７を形成する。その後、図示を省略している
が、ｎ型のウエハ２の表面の選択的な領域にｐ型の不純
物をイオン注入し、拡散してＰチャネルＭＯＳＦＥＴの
ソースおよびドレインとなるｐ型の半導体領域を形成す
る。次に、ゲート電極６の側面に例えば酸化シリコン膜
などからなる側壁絶縁膜（サイドウォールスペーサ）８
を形成する。
【００２７】次に、図５に示すように、キャパシタを形
成する領域のゲート電極６（図５における左端のゲート
電極６）に連結しているキャパシタの下部電極９を形成
する。
成する領域のゲート電極６（図５における左端のゲート
電極６）に連結しているキャパシタの下部電極９を形成
する。
【００２８】すなわち、半導体基板１の上にキャパシタ
の下部電極９となる窒化チタン（ＴｉＮ）膜をスパッタ
リング法またはＣＶＤ法を使用して数百オングストロー
ム程度の膜厚をもって形成する。その後、例えばプラズ
マアンモニア（ＮＨ3 ）またはプラズマ窒素（Ｎ2 ）な
どの窒素を含む雰囲気ガスに窒化チタン膜の表面をさら
す処理を行うことによって、窒化チタン膜の表面が分子
量論的に過剰な窒素と反応するので、安定した表面状態
の窒化チタン膜とすることができる。次に、フォトリソ
グラフィ技術と選択エッチング技術とを使用して、窒化
チタン膜の不要な領域を取り除いて、キャパシタの下部
電極９としてのパターンを形成する。
の下部電極９となる窒化チタン（ＴｉＮ）膜をスパッタ
リング法またはＣＶＤ法を使用して数百オングストロー
ム程度の膜厚をもって形成する。その後、例えばプラズ
マアンモニア（ＮＨ3 ）またはプラズマ窒素（Ｎ2 ）な
どの窒素を含む雰囲気ガスに窒化チタン膜の表面をさら
す処理を行うことによって、窒化チタン膜の表面が分子
量論的に過剰な窒素と反応するので、安定した表面状態
の窒化チタン膜とすることができる。次に、フォトリソ
グラフィ技術と選択エッチング技術とを使用して、窒化
チタン膜の不要な領域を取り除いて、キャパシタの下部
電極９としてのパターンを形成する。
【００２９】その後、図６に示すように、半導体基板１
の全面にキャパシタの誘電体となる窒化シリコン（Ｓｉ
3 Ｎ4 ）膜１０を高温加熱方式の熱ＣＶＤ装置を使用し
て数百オングストローム程度の膜厚をもって形成する。
この場合、高温加熱方式の熱ＣＶＤ装置は、例えば８０
０〜９００℃程度の高温加熱方式であることによって、
形成された窒化シリコン膜１０に水分などの不要な物質
を疎外でき、耐熱性のよい高信頼度でしかも高性能な窒
化シリコン膜１０とすることができる。また、窒化シリ
コン膜１０の下の下部電極９としての窒化チタン膜との
化学反応が防止できることによって、高信頼度でしかも
高性能な窒化シリコン膜１０とすることができる。
の全面にキャパシタの誘電体となる窒化シリコン（Ｓｉ
3 Ｎ4 ）膜１０を高温加熱方式の熱ＣＶＤ装置を使用し
て数百オングストローム程度の膜厚をもって形成する。
この場合、高温加熱方式の熱ＣＶＤ装置は、例えば８０
０〜９００℃程度の高温加熱方式であることによって、
形成された窒化シリコン膜１０に水分などの不要な物質
を疎外でき、耐熱性のよい高信頼度でしかも高性能な窒
化シリコン膜１０とすることができる。また、窒化シリ
コン膜１０の下の下部電極９としての窒化チタン膜との
化学反応が防止できることによって、高信頼度でしかも
高性能な窒化シリコン膜１０とすることができる。
【００３０】次に、図７に示すように、キャパシタを形
成する領域のゲート電極６（図７における左端から２番
目のゲート電極６）の上の窒化シリコン膜１０をフォト
リソグラフィ技術と選択エッチング技術とを使用して取
り除き、その領域に接続孔１１を形成する。
成する領域のゲート電極６（図７における左端から２番
目のゲート電極６）の上の窒化シリコン膜１０をフォト
リソグラフィ技術と選択エッチング技術とを使用して取
り除き、その領域に接続孔１１を形成する。
【００３１】その後、キャパシタを形成する領域に接続
孔１１が形成されたゲート電極６（図７における左端か
ら２番目のゲート電極６）に連結しているキャパシタの
上部電極１２を形成する。すなわち、半導体基板１の上
にキャパシタの上部電極１２となる窒化チタン膜をスパ
ッタリング法またはＣＶＤ法を使用して数百オングスト
ローム程度の膜厚をもって形成する。その後、フォトリ
ソグラフィ技術と選択エッチング技術とを使用して、窒
化チタン膜の不要な領域を取り除いて、キャパシタの上
部電極１２としてのパターンを形成する。なお、キャパ
シタの上部電極１２は、導電性の多結晶シリコン膜また
は窒化チタン膜と導電性の多結晶シリコン膜との積層膜
などの種々の材料からなる導電膜の態様とすることがで
きる。
孔１１が形成されたゲート電極６（図７における左端か
ら２番目のゲート電極６）に連結しているキャパシタの
上部電極１２を形成する。すなわち、半導体基板１の上
にキャパシタの上部電極１２となる窒化チタン膜をスパ
ッタリング法またはＣＶＤ法を使用して数百オングスト
ローム程度の膜厚をもって形成する。その後、フォトリ
ソグラフィ技術と選択エッチング技術とを使用して、窒
化チタン膜の不要な領域を取り除いて、キャパシタの上
部電極１２としてのパターンを形成する。なお、キャパ
シタの上部電極１２は、導電性の多結晶シリコン膜また
は窒化チタン膜と導電性の多結晶シリコン膜との積層膜
などの種々の材料からなる導電膜の態様とすることがで
きる。
【００３２】次に、図８に示すように、半導体基板１の
上に酸化シリコンを含有する絶縁膜１３を形成する。こ
の場合、酸化シリコンを含有する絶縁膜１３は、例えば
酸化シリコン膜をＣＶＤ法、プラズマＣＶＤ法または回
転塗布法などを使用して形成した後、必要に応じてＣＭ
Ｐ（Chemical Mechanical Polishing 、化学機械研磨）
法を使用して、その表面を平坦化処理することにより、
平坦化された絶縁膜１３としている。また、別の態様と
して、ＰＳＧ（Phospho Silicate Glass）膜をプラズマ
ＣＶＤ法などを使用して形成することができる。また、
酸化シリコンを含有する絶縁膜１３の形成時に、キャパ
シタの領域が７００℃〜９００℃の高温にさらされる場
合があるが、前述した窒素を含む雰囲気ガスに窒化チタ
ン膜（キャパシタの下部電極９）の表面をさらす処理を
行っているので、キャパシタの下部電極９としての窒化
チタン膜とその上の窒化シリコン膜１０とが非反応性効
果があって、それらの密着度が高く、それらの密着性を
低減することはない。
上に酸化シリコンを含有する絶縁膜１３を形成する。こ
の場合、酸化シリコンを含有する絶縁膜１３は、例えば
酸化シリコン膜をＣＶＤ法、プラズマＣＶＤ法または回
転塗布法などを使用して形成した後、必要に応じてＣＭ
Ｐ（Chemical Mechanical Polishing 、化学機械研磨）
法を使用して、その表面を平坦化処理することにより、
平坦化された絶縁膜１３としている。また、別の態様と
して、ＰＳＧ（Phospho Silicate Glass）膜をプラズマ
ＣＶＤ法などを使用して形成することができる。また、
酸化シリコンを含有する絶縁膜１３の形成時に、キャパ
シタの領域が７００℃〜９００℃の高温にさらされる場
合があるが、前述した窒素を含む雰囲気ガスに窒化チタ
ン膜（キャパシタの下部電極９）の表面をさらす処理を
行っているので、キャパシタの下部電極９としての窒化
チタン膜とその上の窒化シリコン膜１０とが非反応性効
果があって、それらの密着度が高く、それらの密着性を
低減することはない。
【００３３】その後、酸化シリコンを含有する絶縁膜１
３の上にレジスト膜１４を形成した後、フォトリソグラ
フィ技術と選択エッチング技術とを使用して、接続孔１
５および接続孔１６を形成する。すなわち、フォトリソ
グラフィ技術を使用してパターン化されたレジスト膜１
４をエッチング用マスクとして使用して、絶縁膜１３を
ドライエッチングを使用して接続孔１５および接続孔１
６を形成する。この場合、酸化シリコンを含有する絶縁
膜１３がドライエッチングされてその下の窒化シリコン
膜１０がドライエッチングに対してエッチングストッパ
膜となる（絶縁膜１３の一部である酸化シリコンがエッ
チングされて、窒化シリコン膜１０がエッチングされな
い状態）ように、一酸化炭素（ＣＯ）ガスと水素（Ｈ）
が含有されているフッ化カーボン（Ｃx Ｆy ）ガスとの
混合ガスまたはその混合ガスにアルゴン（Ａｒ）ガスを
加えた混合ガスをエッチング用ガスとして使用してい
る。また、フッ化カーボン（Ｃx Ｆy ）ガスとしては、
Ｃ4 Ｆ8 ガスまたはＣＦ4 ガスなどを使用している。
３の上にレジスト膜１４を形成した後、フォトリソグラ
フィ技術と選択エッチング技術とを使用して、接続孔１
５および接続孔１６を形成する。すなわち、フォトリソ
グラフィ技術を使用してパターン化されたレジスト膜１
４をエッチング用マスクとして使用して、絶縁膜１３を
ドライエッチングを使用して接続孔１５および接続孔１
６を形成する。この場合、酸化シリコンを含有する絶縁
膜１３がドライエッチングされてその下の窒化シリコン
膜１０がドライエッチングに対してエッチングストッパ
膜となる（絶縁膜１３の一部である酸化シリコンがエッ
チングされて、窒化シリコン膜１０がエッチングされな
い状態）ように、一酸化炭素（ＣＯ）ガスと水素（Ｈ）
が含有されているフッ化カーボン（Ｃx Ｆy ）ガスとの
混合ガスまたはその混合ガスにアルゴン（Ａｒ）ガスを
加えた混合ガスをエッチング用ガスとして使用してい
る。また、フッ化カーボン（Ｃx Ｆy ）ガスとしては、
Ｃ4 Ｆ8 ガスまたはＣＦ4 ガスなどを使用している。
【００３４】したがって、酸化シリコンを含有する絶縁
膜１３に接続孔１５および接続孔１６を形成する際に、
エッチングストッパ膜として機能する窒化シリコン膜１
０が絶縁膜１３の下に配置されていることによって、そ
の窒化シリコン膜１０の下の酸化シリコン膜からなるフ
ィールド絶縁膜４および酸化シリコン膜からなる側壁絶
縁膜８が絶縁膜１３に接続孔１５および接続孔１６を形
成する際に、エッチングされるのを防止することができ
る。
膜１３に接続孔１５および接続孔１６を形成する際に、
エッチングストッパ膜として機能する窒化シリコン膜１
０が絶縁膜１３の下に配置されていることによって、そ
の窒化シリコン膜１０の下の酸化シリコン膜からなるフ
ィールド絶縁膜４および酸化シリコン膜からなる側壁絶
縁膜８が絶縁膜１３に接続孔１５および接続孔１６を形
成する際に、エッチングされるのを防止することができ
る。
【００３５】その後、酸化シリコンを含有する絶縁膜１
３をエッチング用マスクとして使用して、その絶縁膜１
３に形成されている接続孔１５および接続孔１６の下部
の窒化シリコン膜１０を別のエッチング用ガスを使用し
たドライエッチングを使用して取り除く作業を行う。こ
の場合、窒化シリコン膜１０がドライエッチングされて
酸化シリコンを含有する絶縁膜１３（接続孔１５および
接続孔１６の側面）がそのドライエッチングに対してエ
ッチングストッパ膜となる（窒化シリコン膜１０がエッ
チングされて、絶縁膜１３の一部である酸化シリコンが
エッチングされない状態）ように、フッ化カーボンガス
をエッチング用ガスとして使用している。また、フッ化
カーボンガスとしては、Ｃ4 Ｆ8 ガスなどを使用してい
る。
３をエッチング用マスクとして使用して、その絶縁膜１
３に形成されている接続孔１５および接続孔１６の下部
の窒化シリコン膜１０を別のエッチング用ガスを使用し
たドライエッチングを使用して取り除く作業を行う。こ
の場合、窒化シリコン膜１０がドライエッチングされて
酸化シリコンを含有する絶縁膜１３（接続孔１５および
接続孔１６の側面）がそのドライエッチングに対してエ
ッチングストッパ膜となる（窒化シリコン膜１０がエッ
チングされて、絶縁膜１３の一部である酸化シリコンが
エッチングされない状態）ように、フッ化カーボンガス
をエッチング用ガスとして使用している。また、フッ化
カーボンガスとしては、Ｃ4 Ｆ8 ガスなどを使用してい
る。
【００３６】したがって、このドライエッチングによっ
て、接続孔１５および接続孔１６における窒化シリコン
膜１０のみがエッチングされて取り除かれ、そのドライ
エッチングによって、接続孔１５および接続孔１６の側
壁の酸化シリコンを含有する絶縁膜１３、窒化シリコン
膜１０の下の酸化シリコン膜からなるフィールド絶縁膜
４および酸化シリコン膜からなる側壁絶縁膜８が窒化シ
リコン膜１０を取り除く際に、エッチングされるのを防
止することができる。
て、接続孔１５および接続孔１６における窒化シリコン
膜１０のみがエッチングされて取り除かれ、そのドライ
エッチングによって、接続孔１５および接続孔１６の側
壁の酸化シリコンを含有する絶縁膜１３、窒化シリコン
膜１０の下の酸化シリコン膜からなるフィールド絶縁膜
４および酸化シリコン膜からなる側壁絶縁膜８が窒化シ
リコン膜１０を取り除く際に、エッチングされるのを防
止することができる。
【００３７】次に、図９に示すように、不要となったレ
ジスト膜１４を取り除いた後に、例えば、選択ＣＶＤ法
を使用してタングステン（Ｗ）を接続孔１５，１６に埋
め込んで、接続孔１５にプラグ１７を形成すると共に接
続孔１６にプラグ１８を形成する。この場合、接続孔１
５，１６に埋め込むプラグ１７，１８は、タングステン
以外のチタン（Ｔｉ）、モリブデン（Ｍｏ）などの高融
点金属またはＴｉＮ、ＴｉＷなどの高融点金属化合物あ
るいはアルミニウムまたは導電性の多結晶シリコンなど
の導電体を使用することができ、それらの導電体を選択
ＣＶＤ法、ＣＶＤまたはスパッタリング法を使用して接
続孔１５，１６に埋め込んだ後、絶縁膜１３上の不要な
導電体を選択エッチング法またはＣＭＰ法などによって
取り除くことによって、プラグ１７，１８を形成する態
様とすることができる。
ジスト膜１４を取り除いた後に、例えば、選択ＣＶＤ法
を使用してタングステン（Ｗ）を接続孔１５，１６に埋
め込んで、接続孔１５にプラグ１７を形成すると共に接
続孔１６にプラグ１８を形成する。この場合、接続孔１
５，１６に埋め込むプラグ１７，１８は、タングステン
以外のチタン（Ｔｉ）、モリブデン（Ｍｏ）などの高融
点金属またはＴｉＮ、ＴｉＷなどの高融点金属化合物あ
るいはアルミニウムまたは導電性の多結晶シリコンなど
の導電体を使用することができ、それらの導電体を選択
ＣＶＤ法、ＣＶＤまたはスパッタリング法を使用して接
続孔１５，１６に埋め込んだ後、絶縁膜１３上の不要な
導電体を選択エッチング法またはＣＭＰ法などによって
取り除くことによって、プラグ１７，１８を形成する態
様とすることができる。
【００３８】その後、図１０に示すように、プラグ１
７，１８を含む絶縁膜１３の上に例えばアルミニウムな
どの導電体をスパッタリング法などを使用して堆積した
後、フォトリソグラフィ技術と選択エッチング技術とを
使用して、配線層パターンを形成し、プラグ１７の上に
配線層１９を形成すると共にプラグ１８の上に配線層２
０を同時に形成する。次に、半導体基板１の上に必要に
応じて多層配線層を形成した後、その上にパッシベーシ
ョン膜（図示を省略）を形成することにより、半導体集
積回路装置の製造工程を終了する。
７，１８を含む絶縁膜１３の上に例えばアルミニウムな
どの導電体をスパッタリング法などを使用して堆積した
後、フォトリソグラフィ技術と選択エッチング技術とを
使用して、配線層パターンを形成し、プラグ１７の上に
配線層１９を形成すると共にプラグ１８の上に配線層２
０を同時に形成する。次に、半導体基板１の上に必要に
応じて多層配線層を形成した後、その上にパッシベーシ
ョン膜（図示を省略）を形成することにより、半導体集
積回路装置の製造工程を終了する。
【００３９】図１０において、左側の図は図２における
Ａ−Ａ’線に沿った断面図であり、ＳＲＡＭのＳＴＣ型
メモリセルのキャパシタを配置している領域の断面図で
ある。また、右側の図は図２におけるＢ−Ｂ’線に沿っ
た断面図であり、ＳＲＡＭのＳＴＣ型メモリセルのＭＯ
ＳＦＥＴＱ2 を配置している領域の断面図である。
Ａ−Ａ’線に沿った断面図であり、ＳＲＡＭのＳＴＣ型
メモリセルのキャパシタを配置している領域の断面図で
ある。また、右側の図は図２におけるＢ−Ｂ’線に沿っ
た断面図であり、ＳＲＡＭのＳＴＣ型メモリセルのＭＯ
ＳＦＥＴＱ2 を配置している領域の断面図である。
【００４０】図１０において、左端のゲート電極６は、
図２におけるＧ1 に相当し、ＭＯＳＦＥＴＱ1 とＭＯＳ
ＦＥＴＱ2 とのゲート電極６およびそれらを連結してい
る導電層である。また、この左端のゲート電極６の表面
には接続孔ＨG1に相当する接続孔を介してキャパシタＣ
の下部電極９が連結されている。
図２におけるＧ1 に相当し、ＭＯＳＦＥＴＱ1 とＭＯＳ
ＦＥＴＱ2 とのゲート電極６およびそれらを連結してい
る導電層である。また、この左端のゲート電極６の表面
には接続孔ＨG1に相当する接続孔を介してキャパシタＣ
の下部電極９が連結されている。
【００４１】また、左端から２番目のゲート電極６は、
図２におけるＧ2 に相当し、ＭＯＳＦＥＴＱ3 とＭＯＳ
ＦＥＴＱ4 とのゲート電極６およびそれらを連結してい
る導電層である。また、この左端から２番目のゲート電
極６の表面には接続孔ＨG2に相当する接続孔１１を介し
てキャパシタＣの上部電極１２が連結されている。
図２におけるＧ2 に相当し、ＭＯＳＦＥＴＱ3 とＭＯＳ
ＦＥＴＱ4 とのゲート電極６およびそれらを連結してい
る導電層である。また、この左端から２番目のゲート電
極６の表面には接続孔ＨG2に相当する接続孔１１を介し
てキャパシタＣの上部電極１２が連結されている。
【００４２】図１０において、右側の図のＭＯＳＦＥＴ
は、ＳＲＡＭのＳＴＣ型メモリセルのＭＯＳＦＥＴＱ2
に相当し、その左側の半導体領域７はソースに相当し、
右側の半導体領域７はドレインに相当している。
は、ＳＲＡＭのＳＴＣ型メモリセルのＭＯＳＦＥＴＱ2
に相当し、その左側の半導体領域７はソースに相当し、
右側の半導体領域７はドレインに相当している。
【００４３】また、ＭＯＳＦＥＴＱ2 のソースに相当す
る左側の半導体領域７の上の接続孔１５は図２における
接続孔Ｈ2aに相当し、ＭＯＳＦＥＴＱ2 のドレインに相
当する右側の半導体領域７の上の接続孔１６は図２にお
ける接続孔Ｈ2bに相当している。
る左側の半導体領域７の上の接続孔１５は図２における
接続孔Ｈ2aに相当し、ＭＯＳＦＥＴＱ2 のドレインに相
当する右側の半導体領域７の上の接続孔１６は図２にお
ける接続孔Ｈ2bに相当している。
【００４４】したがって、図２における各ＭＯＳＦＥＴ
Ｑ1 〜Ｑ6 の各ソースに対応する接続孔Ｈ1a〜Ｈ6aおよ
び各ＭＯＳＦＥＴＱ1 〜Ｑ5 の各ドレインに対応する接
続孔Ｈ1b〜Ｈ5bは、前述した接続孔１５（図２における
接続孔Ｈ2aに相当）および接続孔１６（図２における接
続孔Ｈ2bに相当）を形成する製造工程と同一製造工程を
使用して形成することができる。
Ｑ1 〜Ｑ6 の各ソースに対応する接続孔Ｈ1a〜Ｈ6aおよ
び各ＭＯＳＦＥＴＱ1 〜Ｑ5 の各ドレインに対応する接
続孔Ｈ1b〜Ｈ5bは、前述した接続孔１５（図２における
接続孔Ｈ2aに相当）および接続孔１６（図２における接
続孔Ｈ2bに相当）を形成する製造工程と同一製造工程を
使用して形成することができる。
【００４５】また、ＭＯＳＦＥＴＱ2 のソースに相当す
る左側の半導体領域７の上の接続孔１５に埋め込まれて
いるプラグ１７上の配線層１９は、図１におけるフリッ
プフロップ回路の一端（駆動用ＭＯＳＦＥＴＱ2 ，Ｑ4
の各ソース）と接続されている例えば０Ｖの基準電圧
（Ｖss）を供給しているグランド（ＧＮＤ）配線層であ
る。
る左側の半導体領域７の上の接続孔１５に埋め込まれて
いるプラグ１７上の配線層１９は、図１におけるフリッ
プフロップ回路の一端（駆動用ＭＯＳＦＥＴＱ2 ，Ｑ4
の各ソース）と接続されている例えば０Ｖの基準電圧
（Ｖss）を供給しているグランド（ＧＮＤ）配線層であ
る。
【００４６】また、ＭＯＳＦＥＴＱ2 のドレインに相当
する右側の半導体領域７の上の接続孔１６に埋め込まれ
ているプラグ１８上の配線層２０は、図１における負荷
用ＭＯＳＦＥＴＱ3 のドレイン領域と局所配線Ｌ1 とに
接続されている配線層である。
する右側の半導体領域７の上の接続孔１６に埋め込まれ
ているプラグ１８上の配線層２０は、図１における負荷
用ＭＯＳＦＥＴＱ3 のドレイン領域と局所配線Ｌ1 とに
接続されている配線層である。
【００４７】前述した本実施の形態の半導体集積回路装
置およびその製造方法によれば、半導体基板１の全面に
キャパシタの誘電体となる窒化シリコン膜１０を形成し
ており、その窒化シリコン膜１０の上に酸化シリコンを
含有する絶縁膜１３を形成した後、酸化シリコンを含有
する絶縁膜１３に接続孔１５，１６を形成する際に、窒
化シリコン膜１０をエッチングストッパ膜として使用し
たフォトリソグラフィ技術と選択エッチング技術とによ
って酸化シリコンを含む絶縁膜１３をエッチングした
後、接続孔１５，１６の下部の窒化シリコン膜１０を窒
化シリコン膜１０のみがエッチングされて、接続孔１
５，１６の側面の酸化シリコン膜を含有する絶縁膜１３
と窒化シリコン膜１０の下の酸化シリコン膜からなるフ
ィールド絶縁膜４および酸化シリコン膜からなる側壁絶
縁膜８がエッチングされないエッチング法を使用して、
窒化シリコン膜１０をエッチングして取り除くことによ
って、接続孔１５，１６を形成している。
置およびその製造方法によれば、半導体基板１の全面に
キャパシタの誘電体となる窒化シリコン膜１０を形成し
ており、その窒化シリコン膜１０の上に酸化シリコンを
含有する絶縁膜１３を形成した後、酸化シリコンを含有
する絶縁膜１３に接続孔１５，１６を形成する際に、窒
化シリコン膜１０をエッチングストッパ膜として使用し
たフォトリソグラフィ技術と選択エッチング技術とによ
って酸化シリコンを含む絶縁膜１３をエッチングした
後、接続孔１５，１６の下部の窒化シリコン膜１０を窒
化シリコン膜１０のみがエッチングされて、接続孔１
５，１６の側面の酸化シリコン膜を含有する絶縁膜１３
と窒化シリコン膜１０の下の酸化シリコン膜からなるフ
ィールド絶縁膜４および酸化シリコン膜からなる側壁絶
縁膜８がエッチングされないエッチング法を使用して、
窒化シリコン膜１０をエッチングして取り除くことによ
って、接続孔１５，１６を形成している。
【００４８】したがって、酸化シリコンを含有する絶縁
膜１３に接続孔１５，１６を形成する際に、エッチング
ストッパ膜として機能する窒化シリコン膜１０が絶縁膜
１３の下に配置されていることによって、その窒化シリ
コン膜１０の下の酸化シリコン膜からなるフィールド絶
縁膜４および酸化シリコン膜からなる側壁絶縁膜８がエ
ッチングされるのが防止することができる。また、接続
孔１５，１６における窒化シリコン膜１０のみがエッチ
ングされて取り除かれ、そのエッチングによって、接続
孔１５、１６の側壁の酸化シリコンを含有する絶縁膜１
３、窒化シリコン膜１０の下の酸化シリコン膜からなる
フィールド絶縁膜４および酸化シリコン膜からなる側壁
絶縁膜８が窒化シリコン膜１０を取り除く際に、エッチ
ングされるのを防止することができる。
膜１３に接続孔１５，１６を形成する際に、エッチング
ストッパ膜として機能する窒化シリコン膜１０が絶縁膜
１３の下に配置されていることによって、その窒化シリ
コン膜１０の下の酸化シリコン膜からなるフィールド絶
縁膜４および酸化シリコン膜からなる側壁絶縁膜８がエ
ッチングされるのが防止することができる。また、接続
孔１５，１６における窒化シリコン膜１０のみがエッチ
ングされて取り除かれ、そのエッチングによって、接続
孔１５、１６の側壁の酸化シリコンを含有する絶縁膜１
３、窒化シリコン膜１０の下の酸化シリコン膜からなる
フィールド絶縁膜４および酸化シリコン膜からなる側壁
絶縁膜８が窒化シリコン膜１０を取り除く際に、エッチ
ングされるのを防止することができる。
【００４９】その結果、酸化シリコンを含有する絶縁膜
１３にフォトリソグラフィ技術と選択エッチング技術と
を使用して、接続孔１５，１６を形成する際に、その接
続孔１５，１６を形成する領域にキャパシタの誘電体と
なる窒化シリコン膜１０を配置していることによって、
フォトリソグラフィ技術と選択エッチング技術との合わ
せ精度が大きくなって、接続孔１５，１６と酸化シリコ
ン膜からなるフィールド絶縁膜４および酸化シリコン膜
からなる側壁絶縁膜８が重なった状態となったとして
も、接続孔１５，１６を形成する際のエッチングによっ
て、酸化シリコン膜からなるフィールド絶縁膜４および
酸化シリコン膜からなる側壁絶縁膜８がエッチングされ
て破壊されることを防止できるので、それらの合わせず
れがあってもその合わせずれを考慮することなく微細加
工をもって接続孔１５，１６を形成することができる。
１３にフォトリソグラフィ技術と選択エッチング技術と
を使用して、接続孔１５，１６を形成する際に、その接
続孔１５，１６を形成する領域にキャパシタの誘電体と
なる窒化シリコン膜１０を配置していることによって、
フォトリソグラフィ技術と選択エッチング技術との合わ
せ精度が大きくなって、接続孔１５，１６と酸化シリコ
ン膜からなるフィールド絶縁膜４および酸化シリコン膜
からなる側壁絶縁膜８が重なった状態となったとして
も、接続孔１５，１６を形成する際のエッチングによっ
て、酸化シリコン膜からなるフィールド絶縁膜４および
酸化シリコン膜からなる側壁絶縁膜８がエッチングされ
て破壊されることを防止できるので、それらの合わせず
れがあってもその合わせずれを考慮することなく微細加
工をもって接続孔１５，１６を形成することができる。
【００５０】また、接続孔１５，１６を形成する際のエ
ッチングによって、酸化シリコン膜からなるフィールド
絶縁膜４および酸化シリコン膜からなる側壁絶縁膜８が
エッチングされて破壊されることを防止できるので、高
信頼度の接続孔１５，１６を有する半導体集積回路装置
を高製造歩留りをもって製造することができる。また、
酸化シリコンを含有する絶縁膜１３にフォトリソグラフ
ィ技術と選択エッチング技術とを使用して、接続孔１
５，１６を形成する際に、その接続孔１５，１６を形成
する領域にキャパシタの誘電体となる窒化シリコン膜１
０を形成する製造工程を使用してエッチングストッパ膜
としての窒化シリコン膜１０を配置していることによっ
て、エッチングストッパ膜としての窒化シリコン膜１０
を形成する製造工程として、キャパシタの誘電体となる
窒化シリコン膜１０を形成する製造工程と同一工程を使
用しているので、製造工程数を増加することなく、エッ
チングストッパ膜としての窒化シリコン膜１０を容易に
形成することができる。
ッチングによって、酸化シリコン膜からなるフィールド
絶縁膜４および酸化シリコン膜からなる側壁絶縁膜８が
エッチングされて破壊されることを防止できるので、高
信頼度の接続孔１５，１６を有する半導体集積回路装置
を高製造歩留りをもって製造することができる。また、
酸化シリコンを含有する絶縁膜１３にフォトリソグラフ
ィ技術と選択エッチング技術とを使用して、接続孔１
５，１６を形成する際に、その接続孔１５，１６を形成
する領域にキャパシタの誘電体となる窒化シリコン膜１
０を形成する製造工程を使用してエッチングストッパ膜
としての窒化シリコン膜１０を配置していることによっ
て、エッチングストッパ膜としての窒化シリコン膜１０
を形成する製造工程として、キャパシタの誘電体となる
窒化シリコン膜１０を形成する製造工程と同一工程を使
用しているので、製造工程数を増加することなく、エッ
チングストッパ膜としての窒化シリコン膜１０を容易に
形成することができる。
【００５１】前述した本実施の形態の半導体集積回路装
置およびその製造方法によれば、キャパシタを形成する
領域のゲート電極６（図５における左端のゲート電極
６）に連結しているキャパシタの下部電極９を窒化チタ
ン（ＴｉＮ）膜によって形成し、しかも、例えばプラズ
マアンモニアまたはプラズマ窒素などの窒素を含む雰囲
気ガスに窒化チタン膜の表面をさらす処理を行っている
ことによって、窒化チタン膜の表面が分子量的に過剰な
チタンと窒素の反応が行えるので、安定した表面状態の
窒化チタン膜とすることができる。また、その後、半導
体基板１の全面にキャパシタの誘電体となる窒化シリコ
ン膜１０を高温加熱方式の熱ＣＶＤ装置を使用して形成
している。
置およびその製造方法によれば、キャパシタを形成する
領域のゲート電極６（図５における左端のゲート電極
６）に連結しているキャパシタの下部電極９を窒化チタ
ン（ＴｉＮ）膜によって形成し、しかも、例えばプラズ
マアンモニアまたはプラズマ窒素などの窒素を含む雰囲
気ガスに窒化チタン膜の表面をさらす処理を行っている
ことによって、窒化チタン膜の表面が分子量的に過剰な
チタンと窒素の反応が行えるので、安定した表面状態の
窒化チタン膜とすることができる。また、その後、半導
体基板１の全面にキャパシタの誘電体となる窒化シリコ
ン膜１０を高温加熱方式の熱ＣＶＤ装置を使用して形成
している。
【００５２】したがって、窒化シリコン膜１０の水分な
どの不要な物質を疎外でき、耐熱性のよい高信頼度でし
かも高性能な窒化シリコン膜１０とすることができる。
また、窒化シリコン膜１０の下の下部電極９としての窒
化チタン膜との化学反応を防止できることによって、高
信頼度でしかも高性能な窒化シリコン膜１０とすること
ができる。さらに、キャパシタを形成した後の製造工程
において、例えば酸化シリコンを含有する絶縁膜１３の
形成時に、キャパシタの領域が７００℃〜９００℃の高
温にさらされる場合があるが、前述した窒素を含む雰囲
気ガスに窒化チタン膜（キャパシタの下部電極９）の表
面をさらす処理を行っているので、キャパシタの下部電
極９としての窒化チタン膜とその上の窒化シリコン膜１
０とが非反応性効果があって、それらの密着度が高く、
それらの密着性を低減することはない。その結果、キャ
パシタの容量の変化および不良などを防止できるので、
高信頼度で高性能なキャパシタを有する半導体集積回路
装置を製造することができる。
どの不要な物質を疎外でき、耐熱性のよい高信頼度でし
かも高性能な窒化シリコン膜１０とすることができる。
また、窒化シリコン膜１０の下の下部電極９としての窒
化チタン膜との化学反応を防止できることによって、高
信頼度でしかも高性能な窒化シリコン膜１０とすること
ができる。さらに、キャパシタを形成した後の製造工程
において、例えば酸化シリコンを含有する絶縁膜１３の
形成時に、キャパシタの領域が７００℃〜９００℃の高
温にさらされる場合があるが、前述した窒素を含む雰囲
気ガスに窒化チタン膜（キャパシタの下部電極９）の表
面をさらす処理を行っているので、キャパシタの下部電
極９としての窒化チタン膜とその上の窒化シリコン膜１
０とが非反応性効果があって、それらの密着度が高く、
それらの密着性を低減することはない。その結果、キャ
パシタの容量の変化および不良などを防止できるので、
高信頼度で高性能なキャパシタを有する半導体集積回路
装置を製造することができる。
【００５３】前述した本実施の形態の半導体集積回路装
置およびその製造方法によれば、キャパシタを形成する
領域は、ＭＯＳＦＥＴが形成されている領域の間のフィ
ールド絶縁膜４の上に配置しており、ＭＯＳＦＥＴに影
響されなくて、フィールド絶縁膜４の上に広い範囲のキ
ャパシタを設計仕様に応じて形成できるので、設計仕様
に応じて大容量のキャパシタを配置することができる。
その結果、本実施の形態のＳＲＡＭを有する半導体集積
回路装置におけるＳＲＡＭのＳＴＣ型メモリセルは、メ
モリセルの蓄積ノード容量を増やすことができるので、
メモリセルサイズの微細化や動作電源電圧の低下に伴う
α線ソフトエラー耐性の低下を防ぐことができる。
置およびその製造方法によれば、キャパシタを形成する
領域は、ＭＯＳＦＥＴが形成されている領域の間のフィ
ールド絶縁膜４の上に配置しており、ＭＯＳＦＥＴに影
響されなくて、フィールド絶縁膜４の上に広い範囲のキ
ャパシタを設計仕様に応じて形成できるので、設計仕様
に応じて大容量のキャパシタを配置することができる。
その結果、本実施の形態のＳＲＡＭを有する半導体集積
回路装置におけるＳＲＡＭのＳＴＣ型メモリセルは、メ
モリセルの蓄積ノード容量を増やすことができるので、
メモリセルサイズの微細化や動作電源電圧の低下に伴う
α線ソフトエラー耐性の低下を防ぐことができる。
【００５４】（実施の形態２）図１１〜図１８は、本発
明の他の実施の形態である半導体集積回路装置の製造工
程を示す断面図である。本実施の形態の半導体集積回路
装置およびその製造方法は、前述した実施の形態１と同
様に、ＳＲＡＭを有する半導体集積回路装置およびその
製造方法であり、特に、ＳＴＣ型メモリセルの構成要素
としてのキャパシタとＣＭＯＳＦＥＴを備えているＳＲ
ＡＭを有する半導体集積回路装置およびその製造方法で
ある。したがって、本実施の形態のＳＲＡＭを有する半
導体集積回路装置におけるＳＲＡＭのＳＴＣ型メモリセ
ルを示す回路図は、図１と同様であり、本実施の形態の
ＳＲＡＭを有する半導体集積回路装置およびその製造方
法を説明するための前述したＳＲＡＭのＳＴＣ型メモリ
セルを模式的に示す平面図は、図２と同様である。
明の他の実施の形態である半導体集積回路装置の製造工
程を示す断面図である。本実施の形態の半導体集積回路
装置およびその製造方法は、前述した実施の形態１と同
様に、ＳＲＡＭを有する半導体集積回路装置およびその
製造方法であり、特に、ＳＴＣ型メモリセルの構成要素
としてのキャパシタとＣＭＯＳＦＥＴを備えているＳＲ
ＡＭを有する半導体集積回路装置およびその製造方法で
ある。したがって、本実施の形態のＳＲＡＭを有する半
導体集積回路装置におけるＳＲＡＭのＳＴＣ型メモリセ
ルを示す回路図は、図１と同様であり、本実施の形態の
ＳＲＡＭを有する半導体集積回路装置およびその製造方
法を説明するための前述したＳＲＡＭのＳＴＣ型メモリ
セルを模式的に示す平面図は、図２と同様である。
【００５５】次に、図１１〜図１８を用いて、本実施の
形態のＳＲＡＭを有する半導体集積回路装置およびその
製造方法を説明する。なお、図１１〜図１８において、
左側の図は図２におけるＡ−Ａ’線に沿った断面図であ
り、ＳＲＡＭのＳＴＣ型メモリセルのキャパシタを配置
する領域の断面図である。また、右側の図は図２におけ
るＢ−Ｂ’線に沿った断面図であり、ＳＲＡＭのＳＴＣ
型メモリセルのＭＯＳＦＥＴＱ2 を配置する領域の断面
図である。
形態のＳＲＡＭを有する半導体集積回路装置およびその
製造方法を説明する。なお、図１１〜図１８において、
左側の図は図２におけるＡ−Ａ’線に沿った断面図であ
り、ＳＲＡＭのＳＴＣ型メモリセルのキャパシタを配置
する領域の断面図である。また、右側の図は図２におけ
るＢ−Ｂ’線に沿った断面図であり、ＳＲＡＭのＳＴＣ
型メモリセルのＭＯＳＦＥＴＱ2 を配置する領域の断面
図である。
【００５６】まず、図１１に示すように、例えば単結晶
シリコンからなるｐ型の半導体基板１にｎ型のウエル２
とｐ型のウエル３を形成した後、半導体基板１の表面の
選択的な領域に溝２５を形成し、その溝２５に酸化シリ
コン膜を埋め込んだ後、半導体基板１の表面をＣＭＰ法
を使用して平坦化することによって、トレンチアイソレ
ーション構造の酸化シリコン膜からなるフィールド絶縁
膜４を形成する。なお、ｎ型のウエル２とｐ型のウエル
３の形成工程は、フィールド絶縁膜４を形成した後に行
う態様とすることができる。
シリコンからなるｐ型の半導体基板１にｎ型のウエル２
とｐ型のウエル３を形成した後、半導体基板１の表面の
選択的な領域に溝２５を形成し、その溝２５に酸化シリ
コン膜を埋め込んだ後、半導体基板１の表面をＣＭＰ法
を使用して平坦化することによって、トレンチアイソレ
ーション構造の酸化シリコン膜からなるフィールド絶縁
膜４を形成する。なお、ｎ型のウエル２とｐ型のウエル
３の形成工程は、フィールド絶縁膜４を形成した後に行
う態様とすることができる。
【００５７】トレンチアイソレーション構造の酸化シリ
コン膜からなるフィールド絶縁膜４を形成する製造工程
は、次の通りである。すなわち、半導体基板１の表面に
酸化シリコン膜とその上に窒化シリコン膜を形成した
後、フォトリソグラフィ技術と選択エッチング技術とを
使用して、素子活性領域の周辺（素子分離領域）に溝２
５を形成する。次に、半導体基板１の上にＣＶＤ法を使
用して酸化シリコン膜を堆積して、溝２５にその酸化シ
リコン膜を埋め込んだ後、ＣＭＰ法を使用して半導体基
板１の上の不要な酸化シリコン膜を取り除くと共に半導
体基板１および溝２５に埋め込まれている酸化シリコン
膜の表面を平坦化して、トレンチアイソレーション構造
の酸化シリコン膜からなるフィールド絶縁膜４を形成す
る。
コン膜からなるフィールド絶縁膜４を形成する製造工程
は、次の通りである。すなわち、半導体基板１の表面に
酸化シリコン膜とその上に窒化シリコン膜を形成した
後、フォトリソグラフィ技術と選択エッチング技術とを
使用して、素子活性領域の周辺（素子分離領域）に溝２
５を形成する。次に、半導体基板１の上にＣＶＤ法を使
用して酸化シリコン膜を堆積して、溝２５にその酸化シ
リコン膜を埋め込んだ後、ＣＭＰ法を使用して半導体基
板１の上の不要な酸化シリコン膜を取り除くと共に半導
体基板１および溝２５に埋め込まれている酸化シリコン
膜の表面を平坦化して、トレンチアイソレーション構造
の酸化シリコン膜からなるフィールド絶縁膜４を形成す
る。
【００５８】この場合、トレンチアイソレーション構造
の酸化シリコン膜からなるフィールド絶縁膜４を有する
半導体基板１の表面は平坦化されている。すなわち、フ
ィールド絶縁膜４の表面と素子活性領域であるｐ型のウ
エル３を備えている半導体基板１の表面とが同一の平面
状態となっており、それらがＣＭＰ法を使用して平坦化
されている。
の酸化シリコン膜からなるフィールド絶縁膜４を有する
半導体基板１の表面は平坦化されている。すなわち、フ
ィールド絶縁膜４の表面と素子活性領域であるｐ型のウ
エル３を備えている半導体基板１の表面とが同一の平面
状態となっており、それらがＣＭＰ法を使用して平坦化
されている。
【００５９】その後、図１２に示すように、ｎ型のウエ
ル２およびｐ型のウエル３が形成されている半導体基板
１の表面に例えば酸化シリコン膜などからなるゲート絶
縁膜５を形成した後、ゲート絶縁膜５の表面に導電性の
多結晶シリコン膜などからなるゲート電極６とゲート電
極６の上に窒化シリコン膜２１を形成した後、フォトリ
ソグラフィ技術と選択エッチング技術とを使用して、ゲ
ート領域となる窒化シリコン膜２１、ゲート電極６、ゲ
ート絶縁膜５のパターン化を行い、例えば１０００〜４
０００オングストローム程度の高さのゲート領域を形成
する。
ル２およびｐ型のウエル３が形成されている半導体基板
１の表面に例えば酸化シリコン膜などからなるゲート絶
縁膜５を形成した後、ゲート絶縁膜５の表面に導電性の
多結晶シリコン膜などからなるゲート電極６とゲート電
極６の上に窒化シリコン膜２１を形成した後、フォトリ
ソグラフィ技術と選択エッチング技術とを使用して、ゲ
ート領域となる窒化シリコン膜２１、ゲート電極６、ゲ
ート絶縁膜５のパターン化を行い、例えば１０００〜４
０００オングストローム程度の高さのゲート領域を形成
する。
【００６０】なお、左側の図におけるフィールド絶縁膜
４の上に形成されているゲート電極６は後述するキャパ
シタの下部電極に接続される導電層と上部電極に接続さ
れる導電層である。また、ゲート電極６は、導電性の多
結晶シリコン膜以外に、導電性の多結晶シリコン膜とそ
の上の高融点金属などのメタル膜との積層膜または導電
性の多結晶シリコン膜とその上のチタンシリサイド膜ま
たはタングステンシリサイド膜などのシリサイド膜との
積層膜などの多層配線構造とすることができる。
４の上に形成されているゲート電極６は後述するキャパ
シタの下部電極に接続される導電層と上部電極に接続さ
れる導電層である。また、ゲート電極６は、導電性の多
結晶シリコン膜以外に、導電性の多結晶シリコン膜とそ
の上の高融点金属などのメタル膜との積層膜または導電
性の多結晶シリコン膜とその上のチタンシリサイド膜ま
たはタングステンシリサイド膜などのシリサイド膜との
積層膜などの多層配線構造とすることができる。
【００６１】その後、ｐ型のウエハ３の表面の選択的な
領域にｎ型の不純物をイオン注入し、拡散してＮチャネ
ルＭＯＳＦＥＴのソースおよびドレインとなるｎ型の半
導体領域７を形成する。その後、図示を省略している
が、ｎ型のウエハ２の表面の選択的な領域にｐ型の不純
物をイオン注入し、拡散してＰチャネルＭＯＳＦＥＴの
ソースおよびドレインとなるｐ型の半導体領域を形成す
る。次に、ゲート電極６の側面に例えば酸化シリコン膜
などからなる側壁絶縁膜（サイドウォールスペーサ）８
を形成する。
領域にｎ型の不純物をイオン注入し、拡散してＮチャネ
ルＭＯＳＦＥＴのソースおよびドレインとなるｎ型の半
導体領域７を形成する。その後、図示を省略している
が、ｎ型のウエハ２の表面の選択的な領域にｐ型の不純
物をイオン注入し、拡散してＰチャネルＭＯＳＦＥＴの
ソースおよびドレインとなるｐ型の半導体領域を形成す
る。次に、ゲート電極６の側面に例えば酸化シリコン膜
などからなる側壁絶縁膜（サイドウォールスペーサ）８
を形成する。
【００６２】次に、図１３に示すように、半導体基板１
の上にＣＶＤ法を使用して、酸化シリコン膜２２を堆積
した後、ＣＭＰ法を使用して窒化シリコン膜２１の表面
までの不要な酸化シリコン膜２２を取り除くと共に酸化
シリコン膜２２の平坦化を行う。この場合、ゲート電極
６の上の窒化シリコン膜２１は、エッチングストッパ膜
として使用されている。
の上にＣＶＤ法を使用して、酸化シリコン膜２２を堆積
した後、ＣＭＰ法を使用して窒化シリコン膜２１の表面
までの不要な酸化シリコン膜２２を取り除くと共に酸化
シリコン膜２２の平坦化を行う。この場合、ゲート電極
６の上の窒化シリコン膜２１は、エッチングストッパ膜
として使用されている。
【００６３】その後、図１４に示すように、キャパシタ
を形成する領域のゲート電極６（図１４における左端お
よび左端から２番目のゲート電極６）の上の窒化シリコ
ン膜をフォトリソグラフィ技術と選択エッチング技術と
を使用して、それ以外の領域をエッチング用マスクとし
てのレジスト膜によって被覆した状態で取り除いて、キ
ャパシタを形成する領域のゲート電極６（図１４におけ
る左端および左端から２番目のゲート電極６）の上に接
続孔２３，２４を形成する。
を形成する領域のゲート電極６（図１４における左端お
よび左端から２番目のゲート電極６）の上の窒化シリコ
ン膜をフォトリソグラフィ技術と選択エッチング技術と
を使用して、それ以外の領域をエッチング用マスクとし
てのレジスト膜によって被覆した状態で取り除いて、キ
ャパシタを形成する領域のゲート電極６（図１４におけ
る左端および左端から２番目のゲート電極６）の上に接
続孔２３，２４を形成する。
【００６４】次に、図１５に示すように、キャパシタを
形成する領域のフィールド絶縁膜４の上に前述した実施
の形態１と同様な製造工程を使用して、キャパシタを形
成する。すなわち、ゲート電極６（図１５における左端
のゲート電極６）に連結しているキャパシタの下部電極
９を窒化チタン膜を使用して形成した後、半導体基板１
の全面にキャパシタの誘電体となる窒化シリコン膜１０
を高温加熱方式の熱ＣＶＤ装置を使用して数百オングス
トローム程度の膜厚をもって形成する。その後、キャパ
シタを形成する領域に接続孔２４が形成されたゲート電
極６（図１５における左端から２番目のゲート電極６）
に連結しているキャパシタの上部電極１２を形成する。
この場合、本実施の形態のキャパシタは、平坦化された
フィールド絶縁膜４および平坦化された酸化シリコン膜
２２の上に形成していることにより、前述した実施の形
態１のキャパシタよりも平坦化されたキャパシタの構造
とすることができる。
形成する領域のフィールド絶縁膜４の上に前述した実施
の形態１と同様な製造工程を使用して、キャパシタを形
成する。すなわち、ゲート電極６（図１５における左端
のゲート電極６）に連結しているキャパシタの下部電極
９を窒化チタン膜を使用して形成した後、半導体基板１
の全面にキャパシタの誘電体となる窒化シリコン膜１０
を高温加熱方式の熱ＣＶＤ装置を使用して数百オングス
トローム程度の膜厚をもって形成する。その後、キャパ
シタを形成する領域に接続孔２４が形成されたゲート電
極６（図１５における左端から２番目のゲート電極６）
に連結しているキャパシタの上部電極１２を形成する。
この場合、本実施の形態のキャパシタは、平坦化された
フィールド絶縁膜４および平坦化された酸化シリコン膜
２２の上に形成していることにより、前述した実施の形
態１のキャパシタよりも平坦化されたキャパシタの構造
とすることができる。
【００６５】次に、図１６に示すように、前述した実施
の形態１と同様な製造工程を使用して、半導体基板１の
上に酸化シリコンを含有する絶縁膜１３を形成し、その
後、酸化シリコンを含有する絶縁膜１３の上にレジスト
膜１４を形成した後、フォトリソグラフィ技術と選択エ
ッチング技術とを使用して、接続孔１５および接続孔１
６を形成する。接続孔１５および接続孔１６を形成する
際には、前述した実施の形態１と同様な製造工程を使用
していることによって、エッチングストッパ膜として機
能する窒化シリコン膜１０が絶縁膜１３の下に配置され
ていることによって、その窒化シリコン膜１０の下の酸
化シリコン膜２２、酸化シリコン膜からなるフィールド
絶縁膜４および酸化シリコン膜からなる側壁絶縁膜８が
絶縁膜１３にエッチングされるのを防止することができ
る。
の形態１と同様な製造工程を使用して、半導体基板１の
上に酸化シリコンを含有する絶縁膜１３を形成し、その
後、酸化シリコンを含有する絶縁膜１３の上にレジスト
膜１４を形成した後、フォトリソグラフィ技術と選択エ
ッチング技術とを使用して、接続孔１５および接続孔１
６を形成する。接続孔１５および接続孔１６を形成する
際には、前述した実施の形態１と同様な製造工程を使用
していることによって、エッチングストッパ膜として機
能する窒化シリコン膜１０が絶縁膜１３の下に配置され
ていることによって、その窒化シリコン膜１０の下の酸
化シリコン膜２２、酸化シリコン膜からなるフィールド
絶縁膜４および酸化シリコン膜からなる側壁絶縁膜８が
絶縁膜１３にエッチングされるのを防止することができ
る。
【００６６】次に、図１７に示すように、前述した実施
の形態１と同様な製造工程を使用して、酸化シリコンを
含有する絶縁膜１３をエッチング用マスクとして使用し
て、その絶縁膜１３に形成されている接続孔１５および
接続孔１６の下部の窒化シリコン膜１０を取り除く作業
を行う。したがって、このドライエッチングによって、
接続孔１５および接続孔１６における窒化シリコン膜１
０のみがエッチングされて取り除かれ、そのドライエッ
チングによって、接続孔１５および接続孔１６の側壁の
酸化シリコンを含有する絶縁膜１３、窒化シリコン膜１
０の下の酸化シリコン膜２２、酸化シリコン膜からなる
フィールド絶縁膜４および酸化シリコン膜からなる側壁
絶縁膜８が窒化シリコン膜１０を取り除く際に、エッチ
ングされるのを防止することができる。
の形態１と同様な製造工程を使用して、酸化シリコンを
含有する絶縁膜１３をエッチング用マスクとして使用し
て、その絶縁膜１３に形成されている接続孔１５および
接続孔１６の下部の窒化シリコン膜１０を取り除く作業
を行う。したがって、このドライエッチングによって、
接続孔１５および接続孔１６における窒化シリコン膜１
０のみがエッチングされて取り除かれ、そのドライエッ
チングによって、接続孔１５および接続孔１６の側壁の
酸化シリコンを含有する絶縁膜１３、窒化シリコン膜１
０の下の酸化シリコン膜２２、酸化シリコン膜からなる
フィールド絶縁膜４および酸化シリコン膜からなる側壁
絶縁膜８が窒化シリコン膜１０を取り除く際に、エッチ
ングされるのを防止することができる。
【００６７】その後、接続孔１５および接続孔１６の下
部の酸化シリコン膜２２をゲート領域の高さと同一の１
０００〜４０００オングストローム程度、エッチングし
て取り除く作業を行う。この場合、オーバエッチングが
行われて、酸化シリコン膜からなるフィールド絶縁膜４
および酸化シリコン膜からなる側壁絶縁膜８がエッチン
グされたとしても、上層の酸化シリコンを含有する絶縁
膜１３（例えば数百オングストローム）をエッチングし
た後にこのエッチングを行っていることによって、エッ
チング量が上層の酸化シリコンを含有する絶縁膜１３
（例えば数百オングストローム）と比較して少なく、オ
ーバエッチングも少なくできるので、酸化シリコン膜か
らなるフィールド絶縁膜４および酸化シリコン膜からな
る側壁絶縁膜８が極端にエッチングされることを防止で
きる。
部の酸化シリコン膜２２をゲート領域の高さと同一の１
０００〜４０００オングストローム程度、エッチングし
て取り除く作業を行う。この場合、オーバエッチングが
行われて、酸化シリコン膜からなるフィールド絶縁膜４
および酸化シリコン膜からなる側壁絶縁膜８がエッチン
グされたとしても、上層の酸化シリコンを含有する絶縁
膜１３（例えば数百オングストローム）をエッチングし
た後にこのエッチングを行っていることによって、エッ
チング量が上層の酸化シリコンを含有する絶縁膜１３
（例えば数百オングストローム）と比較して少なく、オ
ーバエッチングも少なくできるので、酸化シリコン膜か
らなるフィールド絶縁膜４および酸化シリコン膜からな
る側壁絶縁膜８が極端にエッチングされることを防止で
きる。
【００６８】その結果、接続孔１５，１６の形成の際
に、その下の半導体領域７やゲート電極６などにリーク
電流が発生するような破壊現象を防止することができる
ことによって、高信頼度の接続孔１５，１６を高い製造
歩留りをもって形成することができる。
に、その下の半導体領域７やゲート電極６などにリーク
電流が発生するような破壊現象を防止することができる
ことによって、高信頼度の接続孔１５，１６を高い製造
歩留りをもって形成することができる。
【００６９】次に、図１８に示すように、前述した実施
の形態１の製造工程と同様な製造工程を使用して、不要
となったレジスト膜１４を取り除いた後に、接続孔１５
にプラグ１７を形成すると共に接続孔１６にプラグ１８
を形成する。その後、プラグ１７の上に配線層１９を形
成すると共にプラグ１８の上に配線層２０を同時に形成
する。次に、半導体基板１の上に必要に応じて多層配線
層を形成した後、その上にパッシベーション膜（図示を
省略）を形成することにより、半導体集積回路装置の製
造工程を終了する。
の形態１の製造工程と同様な製造工程を使用して、不要
となったレジスト膜１４を取り除いた後に、接続孔１５
にプラグ１７を形成すると共に接続孔１６にプラグ１８
を形成する。その後、プラグ１７の上に配線層１９を形
成すると共にプラグ１８の上に配線層２０を同時に形成
する。次に、半導体基板１の上に必要に応じて多層配線
層を形成した後、その上にパッシベーション膜（図示を
省略）を形成することにより、半導体集積回路装置の製
造工程を終了する。
【００７０】図１８において、左側の図は図２における
Ａ−Ａ’線に沿った断面図であり、ＳＲＡＭのＳＴＣ型
メモリセルのキャパシタを配置している領域の断面図で
ある。また、右側の図は図２におけるＢ−Ｂ’線に沿っ
た断面図であり、ＳＲＡＭのＳＴＣ型メモリセルのＭＯ
ＳＦＥＴＱ2 を配置している領域の断面図である。
Ａ−Ａ’線に沿った断面図であり、ＳＲＡＭのＳＴＣ型
メモリセルのキャパシタを配置している領域の断面図で
ある。また、右側の図は図２におけるＢ−Ｂ’線に沿っ
た断面図であり、ＳＲＡＭのＳＴＣ型メモリセルのＭＯ
ＳＦＥＴＱ2 を配置している領域の断面図である。
【００７１】図１８において、左端のゲート電極６は、
図２におけるＧ1 に相当し、ＭＯＳＦＥＴＱ1 とＭＯＳ
ＦＥＴＱ2 とのゲート電極６およびそれらを連結してい
る導電層である。また、この左端のゲート電極６の表面
には接続孔ＨG1に相当する接続孔２３を介してキャパシ
タＣの下部電極９が連結されている。
図２におけるＧ1 に相当し、ＭＯＳＦＥＴＱ1 とＭＯＳ
ＦＥＴＱ2 とのゲート電極６およびそれらを連結してい
る導電層である。また、この左端のゲート電極６の表面
には接続孔ＨG1に相当する接続孔２３を介してキャパシ
タＣの下部電極９が連結されている。
【００７２】また、左端から２番目のゲート電極６は、
図２におけるＧ2 に相当し、ＭＯＳＦＥＴＱ3 とＭＯＳ
ＦＥＴＱ4 とのゲート電極６およびそれらを連結してい
る導電層である。また、この左端から２番目のゲート電
極６の表面には接続孔ＨG2に相当する接続孔２４を介し
てキャパシタＣの上部電極１２が連結されている。
図２におけるＧ2 に相当し、ＭＯＳＦＥＴＱ3 とＭＯＳ
ＦＥＴＱ4 とのゲート電極６およびそれらを連結してい
る導電層である。また、この左端から２番目のゲート電
極６の表面には接続孔ＨG2に相当する接続孔２４を介し
てキャパシタＣの上部電極１２が連結されている。
【００７３】図１８において、右側の図のＭＯＳＦＥＴ
は、ＳＲＡＭのＳＴＣ型メモリセルのＭＯＳＦＥＴＱ2
に相当し、その左側の半導体領域７はソースに相当し、
右側の半導体領域７はドレインに相当している。
は、ＳＲＡＭのＳＴＣ型メモリセルのＭＯＳＦＥＴＱ2
に相当し、その左側の半導体領域７はソースに相当し、
右側の半導体領域７はドレインに相当している。
【００７４】また、ＭＯＳＦＥＴＱ2 のソースに相当す
る左側の半導体領域７の上の接続孔１５は図２における
接続孔Ｈ2aに相当し、ＭＯＳＦＥＴＱ2 のドレインに相
当する右側の半導体領域７の上の接続孔１６は図２にお
ける接続孔Ｈ2bに相当している。
る左側の半導体領域７の上の接続孔１５は図２における
接続孔Ｈ2aに相当し、ＭＯＳＦＥＴＱ2 のドレインに相
当する右側の半導体領域７の上の接続孔１６は図２にお
ける接続孔Ｈ2bに相当している。
【００７５】したがって、図２における各ＭＯＳＦＥＴ
Ｑ1 〜Ｑ6 の各ソースに対応する接続孔Ｈ1a〜Ｈ6aおよ
び各ＭＯＳＦＥＴＱ1 〜Ｑ5 の各ドレインに対応する接
続孔Ｈ1b〜Ｈ5bは、前述した接続孔１５（図２における
接続孔Ｈ2aに相当）および接続孔１６（図２における接
続孔Ｈ2bに相当）を形成する製造工程と同一製造工程を
使用して形成することができる。
Ｑ1 〜Ｑ6 の各ソースに対応する接続孔Ｈ1a〜Ｈ6aおよ
び各ＭＯＳＦＥＴＱ1 〜Ｑ5 の各ドレインに対応する接
続孔Ｈ1b〜Ｈ5bは、前述した接続孔１５（図２における
接続孔Ｈ2aに相当）および接続孔１６（図２における接
続孔Ｈ2bに相当）を形成する製造工程と同一製造工程を
使用して形成することができる。
【００７６】また、ＭＯＳＦＥＴＱ2 のソースに相当す
る左側の半導体領域７の上の接続孔１５に埋め込まれて
いるプラグ１７上の配線層１９は、図１におけるフリッ
プフロップ回路の一端（駆動用ＭＯＳＦＥＴＱ2 ，Ｑ4
の各ソース）と接続されている例えば０Ｖの基準電圧
（Ｖss）を供給しているグランド（ＧＮＤ）配線層であ
る。
る左側の半導体領域７の上の接続孔１５に埋め込まれて
いるプラグ１７上の配線層１９は、図１におけるフリッ
プフロップ回路の一端（駆動用ＭＯＳＦＥＴＱ2 ，Ｑ4
の各ソース）と接続されている例えば０Ｖの基準電圧
（Ｖss）を供給しているグランド（ＧＮＤ）配線層であ
る。
【００７７】また、ＭＯＳＦＥＴＱ2 のドレインに相当
する右側の半導体領域７の上の接続孔１６に埋め込まれ
ているプラグ１８上の配線層２０は、図１における負荷
用ＭＯＳＦＥＴＱ3 のドレイン領域と局所配線Ｌ1 とに
接続されている配線層である。
する右側の半導体領域７の上の接続孔１６に埋め込まれ
ているプラグ１８上の配線層２０は、図１における負荷
用ＭＯＳＦＥＴＱ3 のドレイン領域と局所配線Ｌ1 とに
接続されている配線層である。
【００７８】前述した本実施の形態の半導体集積回路装
置およびその製造方法によれば、前述した実施の形態１
と同様に、半導体基板１の全面にキャパシタの誘電体と
なる窒化シリコン膜１０を形成しており、その窒化シリ
コン膜１０の上に酸化シリコンを含有する絶縁膜１３を
形成した後、酸化シリコンを含有する絶縁膜１３に接続
孔１５，１６を形成する際に、窒化シリコン膜１０をエ
ッチングストッパ膜として使用している。したがって、
本実施の形態の半導体集積回路装置およびその製造方法
によれば、前述した実施の形態１と同様な効果を得るこ
とができる。
置およびその製造方法によれば、前述した実施の形態１
と同様に、半導体基板１の全面にキャパシタの誘電体と
なる窒化シリコン膜１０を形成しており、その窒化シリ
コン膜１０の上に酸化シリコンを含有する絶縁膜１３を
形成した後、酸化シリコンを含有する絶縁膜１３に接続
孔１５，１６を形成する際に、窒化シリコン膜１０をエ
ッチングストッパ膜として使用している。したがって、
本実施の形態の半導体集積回路装置およびその製造方法
によれば、前述した実施の形態１と同様な効果を得るこ
とができる。
【００７９】なお、本実施の形態は、前述した実施の形
態１と異なる製造工程を有し、接続孔１５および接続孔
１６の下部の酸化シリコン膜２２をゲート領域の高さと
同一の１０００〜４０００オングストローム程度、エッ
チングして取り除く作業を行っている。この場合、オー
バエッチングが行われて、酸化シリコン膜からなるフィ
ールド絶縁膜４および酸化シリコン膜からなる側壁絶縁
膜８がエッチングされたとしても、上層の酸化シリコン
を含有する絶縁膜１３（例えば数百オングストローム）
を別のエッチング工程によって行った後にこのエッチン
グ工程を行っていることによって、エッチング量が上層
の酸化シリコンを含有する絶縁膜１３（例えば数百オン
グストローム）と比較して少なく、オーバエッチングも
少なくできるので、酸化シリコン膜からなるフィールド
絶縁膜４および酸化シリコン膜からなる側壁絶縁膜８が
極端にエッチングされることを防止できる。
態１と異なる製造工程を有し、接続孔１５および接続孔
１６の下部の酸化シリコン膜２２をゲート領域の高さと
同一の１０００〜４０００オングストローム程度、エッ
チングして取り除く作業を行っている。この場合、オー
バエッチングが行われて、酸化シリコン膜からなるフィ
ールド絶縁膜４および酸化シリコン膜からなる側壁絶縁
膜８がエッチングされたとしても、上層の酸化シリコン
を含有する絶縁膜１３（例えば数百オングストローム）
を別のエッチング工程によって行った後にこのエッチン
グ工程を行っていることによって、エッチング量が上層
の酸化シリコンを含有する絶縁膜１３（例えば数百オン
グストローム）と比較して少なく、オーバエッチングも
少なくできるので、酸化シリコン膜からなるフィールド
絶縁膜４および酸化シリコン膜からなる側壁絶縁膜８が
極端にエッチングされることを防止できる。
【００８０】その結果、接続孔１５，１６の形成の際
に、その下の半導体領域７やゲート電極６などにリーク
電流が発生するような破壊現象を防止することができる
ことによって、高信頼度の接続孔１５，１６を高い製造
歩留りをもって形成することができる。
に、その下の半導体領域７やゲート電極６などにリーク
電流が発生するような破壊現象を防止することができる
ことによって、高信頼度の接続孔１５，１６を高い製造
歩留りをもって形成することができる。
【００８１】前述した本実施の形態の半導体集積回路装
置およびその製造方法によれば、トレンチアイソレーシ
ョン構造の酸化シリコン膜からなるフィールド絶縁膜４
を有し、そのフィールド絶縁膜４を有する半導体基板１
の表面は平坦化されている。すなわち、フィールド絶縁
膜４の表面と素子活性領域であるｐ型のウエル３を備え
ている半導体基板１の表面とが同一の平面状態となって
おり、それらがＣＭＰ法を使用して平坦化されている。
また、半導体基板１の上にＣＶＤ法を使用して、酸化シ
リコン膜２２を堆積した後、ＣＭＰ法を使用して窒化シ
リコン膜２１の表面までの不要な酸化シリコン膜２２を
取り除くと共に酸化シリコン膜２２の平坦化を行ってい
る。
置およびその製造方法によれば、トレンチアイソレーシ
ョン構造の酸化シリコン膜からなるフィールド絶縁膜４
を有し、そのフィールド絶縁膜４を有する半導体基板１
の表面は平坦化されている。すなわち、フィールド絶縁
膜４の表面と素子活性領域であるｐ型のウエル３を備え
ている半導体基板１の表面とが同一の平面状態となって
おり、それらがＣＭＰ法を使用して平坦化されている。
また、半導体基板１の上にＣＶＤ法を使用して、酸化シ
リコン膜２２を堆積した後、ＣＭＰ法を使用して窒化シ
リコン膜２１の表面までの不要な酸化シリコン膜２２を
取り除くと共に酸化シリコン膜２２の平坦化を行ってい
る。
【００８２】したがって、本実施の形態のキャパシタ
は、平坦化されたフィールド絶縁膜４および平坦化され
た酸化シリコン膜２２の上に形成していることにより、
前述した実施の形態１のキャパシタよりも平坦化された
キャパシタの構造とすることができる。
は、平坦化されたフィールド絶縁膜４および平坦化され
た酸化シリコン膜２２の上に形成していることにより、
前述した実施の形態１のキャパシタよりも平坦化された
キャパシタの構造とすることができる。
【００８３】その結果、本実施の形態の半導体集積回路
装置およびその製造方法によれば、平坦化されたキャパ
シタを形成することができることによって、前述した実
施の形態１よりも大容量のキャパシタを狭い範囲に配置
することができる。その結果、本実施の形態のＳＲＡＭ
を有する半導体集積回路装置におけるＳＲＡＭのＳＴＣ
型メモリセルは、メモリセルの蓄積ノード容量を増やす
ことができるので、メモリセルサイズの微細化や動作電
源電圧の低下に伴うα線ソフトエラー耐性の低下を防ぐ
ことができる。
装置およびその製造方法によれば、平坦化されたキャパ
シタを形成することができることによって、前述した実
施の形態１よりも大容量のキャパシタを狭い範囲に配置
することができる。その結果、本実施の形態のＳＲＡＭ
を有する半導体集積回路装置におけるＳＲＡＭのＳＴＣ
型メモリセルは、メモリセルの蓄積ノード容量を増やす
ことができるので、メモリセルサイズの微細化や動作電
源電圧の低下に伴うα線ソフトエラー耐性の低下を防ぐ
ことができる。
【００８４】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【００８５】例えば、本発明は、例えば半導体基板に半
導体素子としてＣＭＯＳＦＥＴを形成した態様以外に、
半導体基板にＭＯＳＦＥＴ、バイポーラトランジスタな
どの種々の半導体素子を形成した態様を採用することが
できる。また、半導体素子を形成する基板としては、半
導体基板とは別の基板であるＳＯＩ（Silicon on Insul
ator）構造の絶縁性領域の上にシリコンの単結晶薄膜が
形成されているＳＯＩ基板を用いることができる。
導体素子としてＣＭＯＳＦＥＴを形成した態様以外に、
半導体基板にＭＯＳＦＥＴ、バイポーラトランジスタな
どの種々の半導体素子を形成した態様を採用することが
できる。また、半導体素子を形成する基板としては、半
導体基板とは別の基板であるＳＯＩ（Silicon on Insul
ator）構造の絶縁性領域の上にシリコンの単結晶薄膜が
形成されているＳＯＩ基板を用いることができる。
【００８６】また、本発明は、前述した実施の形態１，
２のＳＲＡＭのＳＴＣ型メモリセルの構成要素としての
キャパシタを形成した態様以外に、種々の態様のＳＲＡ
ＭのＳＴＣ型メモリセルまたはＤＲＡＭ（Dynamic Rand
om Access Memory）のＳＴＣ型メモリセルの構成要素と
してのキャパシタを形成した態様のメモリまたはメモリ
とロジックを備えているものなどの種々のキャパシタを
有する半導体集積回路装置に適用することができる。
２のＳＲＡＭのＳＴＣ型メモリセルの構成要素としての
キャパシタを形成した態様以外に、種々の態様のＳＲＡ
ＭのＳＴＣ型メモリセルまたはＤＲＡＭ（Dynamic Rand
om Access Memory）のＳＴＣ型メモリセルの構成要素と
してのキャパシタを形成した態様のメモリまたはメモリ
とロジックを備えているものなどの種々のキャパシタを
有する半導体集積回路装置に適用することができる。
【００８７】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００８８】（１）．本発明の半導体集積回路装置およ
びその製造方法によれば、酸化シリコンを含有する絶縁
膜に接続孔を形成する際に、エッチングストッパ膜とし
て機能する窒化シリコン膜が絶縁膜の下に配置されてい
ることによって、フォトリソグラフィ技術と選択エッチ
ング技術との合わせ精度が大きくなって、接続孔と酸化
シリコン膜からなるフィールド絶縁膜および酸化シリコ
ン膜からなる側壁絶縁膜が重なった状態となったとして
も、接続孔を形成する際のエッチングによって、酸化シ
リコン膜からなるフィールド絶縁膜および酸化シリコン
膜からなる側壁絶縁膜がエッチングされて破壊されるこ
とを防止できるので、それらの合わせずれがあってもそ
の合わせずれを考慮することなく微細加工をもって接続
孔を形成することができる。
びその製造方法によれば、酸化シリコンを含有する絶縁
膜に接続孔を形成する際に、エッチングストッパ膜とし
て機能する窒化シリコン膜が絶縁膜の下に配置されてい
ることによって、フォトリソグラフィ技術と選択エッチ
ング技術との合わせ精度が大きくなって、接続孔と酸化
シリコン膜からなるフィールド絶縁膜および酸化シリコ
ン膜からなる側壁絶縁膜が重なった状態となったとして
も、接続孔を形成する際のエッチングによって、酸化シ
リコン膜からなるフィールド絶縁膜および酸化シリコン
膜からなる側壁絶縁膜がエッチングされて破壊されるこ
とを防止できるので、それらの合わせずれがあってもそ
の合わせずれを考慮することなく微細加工をもって接続
孔を形成することができる。
【００８９】また、接続孔を形成する際のエッチングに
よって、酸化シリコン膜からなるフィールド絶縁膜およ
び酸化シリコン膜からなる側壁絶縁膜がエッチングされ
て破壊されることが防止できるので、高信頼度の接続孔
を有する半導体集積回路装置を高製造歩留りをもって製
造することができる。
よって、酸化シリコン膜からなるフィールド絶縁膜およ
び酸化シリコン膜からなる側壁絶縁膜がエッチングされ
て破壊されることが防止できるので、高信頼度の接続孔
を有する半導体集積回路装置を高製造歩留りをもって製
造することができる。
【００９０】また、酸化シリコンを含有する絶縁膜にフ
ォトリソグラフィ技術と選択エッチング技術とを使用し
て、接続孔を形成する際に、その接続孔を形成する領域
にキャパシタの誘電体となる窒化シリコン膜を形成する
製造工程を使用してエッチングストッパ膜としての窒化
シリコン膜を配置していることによって、エッチングス
トッパ膜としての窒化シリコン膜を形成する製造工程と
して、キャパシタの誘電体となる窒化シリコン膜を形成
する製造工程と同一工程を使用しているので、製造工程
数を増加することなく、エッチングストッパ膜としての
窒化シリコン膜を容易に形成することができる。
ォトリソグラフィ技術と選択エッチング技術とを使用し
て、接続孔を形成する際に、その接続孔を形成する領域
にキャパシタの誘電体となる窒化シリコン膜を形成する
製造工程を使用してエッチングストッパ膜としての窒化
シリコン膜を配置していることによって、エッチングス
トッパ膜としての窒化シリコン膜を形成する製造工程と
して、キャパシタの誘電体となる窒化シリコン膜を形成
する製造工程と同一工程を使用しているので、製造工程
数を増加することなく、エッチングストッパ膜としての
窒化シリコン膜を容易に形成することができる。
【００９１】（２）．本発明の半導体集積回路装置およ
びその製造方法によれば、キャパシタを形成する領域の
ゲート電極に連結しているキャパシタの下部電極を窒化
チタン膜によって形成し、しかも、例えばプラズマアン
モニアまたはプラズマ窒素などの窒素を含む雰囲気ガス
に窒化チタン膜の表面をさらす処理を行っていることに
よって、窒化チタン膜の表面が分子量的に過剰なチタン
と窒素の反応が行えるので、安定した表面状態の窒化チ
タン膜とすることができる。また、その後、半導体基板
の全面にキャパシタの誘電体となる窒化シリコン膜を高
温加熱方式の熱ＣＶＤ装置を使用して形成している。
びその製造方法によれば、キャパシタを形成する領域の
ゲート電極に連結しているキャパシタの下部電極を窒化
チタン膜によって形成し、しかも、例えばプラズマアン
モニアまたはプラズマ窒素などの窒素を含む雰囲気ガス
に窒化チタン膜の表面をさらす処理を行っていることに
よって、窒化チタン膜の表面が分子量的に過剰なチタン
と窒素の反応が行えるので、安定した表面状態の窒化チ
タン膜とすることができる。また、その後、半導体基板
の全面にキャパシタの誘電体となる窒化シリコン膜を高
温加熱方式の熱ＣＶＤ装置を使用して形成している。
【００９２】したがって、窒化シリコン膜に水分などの
不要な物質を疎外でき、耐熱性のよい高信頼度でしかも
高性能な窒化シリコン膜とすることができる。また、窒
化シリコン膜の下の下部電極としての窒化チタン膜との
化学反応が防止できることによって、高信頼度でしかも
高性能な窒化シリコン膜とすることができる。
不要な物質を疎外でき、耐熱性のよい高信頼度でしかも
高性能な窒化シリコン膜とすることができる。また、窒
化シリコン膜の下の下部電極としての窒化チタン膜との
化学反応が防止できることによって、高信頼度でしかも
高性能な窒化シリコン膜とすることができる。
【００９３】さらに、キャパシタを形成した後の製造工
程において、例えば酸化シリコンを含有する絶縁膜の形
成時に、キャパシタの領域が７００℃〜９００℃の高温
にさらされる場合があるが、前述した窒素を含む雰囲気
ガスに窒化チタン膜（キャパシタの下部電極）の表面を
さらす処理を行っているので、キャパシタの下部電極と
しての窒化チタン膜とその上の窒化シリコン膜とは非反
応性効果があって、それらの密着度が高く、それらの密
着性を低減することはない。その結果、キャパシタの容
量の変化および不良などを防止できるので、高信頼度で
高性能なキャパシタを有する半導体集積回路装置を製造
することができる。
程において、例えば酸化シリコンを含有する絶縁膜の形
成時に、キャパシタの領域が７００℃〜９００℃の高温
にさらされる場合があるが、前述した窒素を含む雰囲気
ガスに窒化チタン膜（キャパシタの下部電極）の表面を
さらす処理を行っているので、キャパシタの下部電極と
しての窒化チタン膜とその上の窒化シリコン膜とは非反
応性効果があって、それらの密着度が高く、それらの密
着性を低減することはない。その結果、キャパシタの容
量の変化および不良などを防止できるので、高信頼度で
高性能なキャパシタを有する半導体集積回路装置を製造
することができる。
【００９４】（３）．本発明の半導体集積回路装置およ
びその製造方法によれば、キャパシタを形成する領域
は、ＭＯＳＦＥＴが形成されている領域の間のフィール
ド絶縁膜の上に配置しており、ＭＯＳＦＥＴに影響され
なくて、フィールド絶縁膜の上に広い範囲のキャパシタ
を設計仕様に応じて形成できるので、設計仕様に応じて
大容量のキャパシタを配置することができる。その結
果、本発明のＳＲＡＭを有する半導体集積回路装置にお
けるＳＲＡＭのＳＴＣ型メモリセルは、メモリセルの蓄
積ノード容量を増やすことができるので、メモリセルサ
イズの微細化や動作電源電圧の低下に伴うα線ソフトエ
ラー耐性の低下を防ぐことができる。
びその製造方法によれば、キャパシタを形成する領域
は、ＭＯＳＦＥＴが形成されている領域の間のフィール
ド絶縁膜の上に配置しており、ＭＯＳＦＥＴに影響され
なくて、フィールド絶縁膜の上に広い範囲のキャパシタ
を設計仕様に応じて形成できるので、設計仕様に応じて
大容量のキャパシタを配置することができる。その結
果、本発明のＳＲＡＭを有する半導体集積回路装置にお
けるＳＲＡＭのＳＴＣ型メモリセルは、メモリセルの蓄
積ノード容量を増やすことができるので、メモリセルサ
イズの微細化や動作電源電圧の低下に伴うα線ソフトエ
ラー耐性の低下を防ぐことができる。
【００９５】（４）．本発明の半導体集積回路装置およ
びその製造方法によれば、トレンチアイソレーション構
造の酸化シリコン膜からなるフィールド絶縁膜を有し、
そのフィールド絶縁膜を有する半導体基板の表面は平坦
化されている。すなわち、フィールド絶縁膜の表面と素
子活性領域である半導体基板の表面とが同一の平面状態
となっており、それらがＣＭＰ法を使用して平坦化され
ている。また、半導体基板の上に酸化シリコン膜を堆積
した後、ＣＭＰ法を使用してゲート領域の窒化シリコン
膜の表面までの不要な酸化シリコン膜を取り除くと共に
酸化シリコン膜の平坦化を行っている。
びその製造方法によれば、トレンチアイソレーション構
造の酸化シリコン膜からなるフィールド絶縁膜を有し、
そのフィールド絶縁膜を有する半導体基板の表面は平坦
化されている。すなわち、フィールド絶縁膜の表面と素
子活性領域である半導体基板の表面とが同一の平面状態
となっており、それらがＣＭＰ法を使用して平坦化され
ている。また、半導体基板の上に酸化シリコン膜を堆積
した後、ＣＭＰ法を使用してゲート領域の窒化シリコン
膜の表面までの不要な酸化シリコン膜を取り除くと共に
酸化シリコン膜の平坦化を行っている。
【００９６】したがって、本発明のキャパシタは、平坦
化されたフィールド絶縁膜および平坦化された酸化シリ
コン膜の上に形成していることにより、ＬＯＣＯＳ構造
のフィールド絶縁膜の上に形成されたキャパシタよりも
平坦化されたキャパシタの構造とすることができる。
化されたフィールド絶縁膜および平坦化された酸化シリ
コン膜の上に形成していることにより、ＬＯＣＯＳ構造
のフィールド絶縁膜の上に形成されたキャパシタよりも
平坦化されたキャパシタの構造とすることができる。
【００９７】その結果、本発明の半導体集積回路装置お
よびその製造方法によれば、平坦化されたキャパシタを
形成することができることによって、ＬＯＣＯＳ構造の
フィールド絶縁膜の上に形成されたキャパシタよりも大
容量のキャパシタを狭い範囲に配置することができる。
その結果、本発明のＳＲＡＭを有する半導体集積回路装
置におけるＳＲＡＭのＳＴＣ型メモリセルは、メモリセ
ルの蓄積ノード容量を増やすことができるので、メモリ
セルサイズの微細化や動作電源電圧の低下に伴うα線ソ
フトエラー耐性の低下を防ぐことができる。
よびその製造方法によれば、平坦化されたキャパシタを
形成することができることによって、ＬＯＣＯＳ構造の
フィールド絶縁膜の上に形成されたキャパシタよりも大
容量のキャパシタを狭い範囲に配置することができる。
その結果、本発明のＳＲＡＭを有する半導体集積回路装
置におけるＳＲＡＭのＳＴＣ型メモリセルは、メモリセ
ルの蓄積ノード容量を増やすことができるので、メモリ
セルサイズの微細化や動作電源電圧の低下に伴うα線ソ
フトエラー耐性の低下を防ぐことができる。
【図１】本発明の一実施の形態であるＳＲＡＭを有する
半導体集積回路装置におけるＳＲＡＭのＳＴＣ型メモリ
セルを示す回路図である。
半導体集積回路装置におけるＳＲＡＭのＳＴＣ型メモリ
セルを示す回路図である。
【図２】本発明の一実施の形態であるＳＲＡＭを有する
半導体集積回路装置およびその製造方法を説明するため
の図１に示すＳＲＡＭのＳＴＣ型メモリセルを模式的に
示す平面図である。
半導体集積回路装置およびその製造方法を説明するため
の図１に示すＳＲＡＭのＳＴＣ型メモリセルを模式的に
示す平面図である。
【図３】本発明の一実施の形態であるＳＲＡＭを有する
半導体集積回路装置の製造方法を示す断面図である。
半導体集積回路装置の製造方法を示す断面図である。
【図４】本発明の一実施の形態であるＳＲＡＭを有する
半導体集積回路装置の製造方法を示す断面図である。
半導体集積回路装置の製造方法を示す断面図である。
【図５】本発明の一実施の形態であるＳＲＡＭを有する
半導体集積回路装置の製造方法を示す断面図である。
半導体集積回路装置の製造方法を示す断面図である。
【図６】本発明の一実施の形態であるＳＲＡＭを有する
半導体集積回路装置の製造方法を示す断面図である。
半導体集積回路装置の製造方法を示す断面図である。
【図７】本発明の一実施の形態であるＳＲＡＭを有する
半導体集積回路装置の製造方法を示す断面図である。
半導体集積回路装置の製造方法を示す断面図である。
【図８】本発明の一実施の形態であるＳＲＡＭを有する
半導体集積回路装置の製造方法を示す断面図である。
半導体集積回路装置の製造方法を示す断面図である。
【図９】本発明の一実施の形態であるＳＲＡＭを有する
半導体集積回路装置の製造方法を示す断面図である。
半導体集積回路装置の製造方法を示す断面図である。
【図１０】本発明の一実施の形態であるＳＲＡＭを有す
る半導体集積回路装置の製造方法を示す断面図である。
る半導体集積回路装置の製造方法を示す断面図である。
【図１１】本発明の他の実施の形態であるＳＲＡＭを有
する半導体集積回路装置の製造方法を示す断面図であ
る。
する半導体集積回路装置の製造方法を示す断面図であ
る。
【図１２】本発明の他の実施の形態であるＳＲＡＭを有
する半導体集積回路装置の製造方法を示す断面図であ
る。
する半導体集積回路装置の製造方法を示す断面図であ
る。
【図１３】本発明の他の実施の形態であるＳＲＡＭを有
する半導体集積回路装置の製造方法を示す断面図であ
る。
する半導体集積回路装置の製造方法を示す断面図であ
る。
【図１４】本発明の他の実施の形態であるＳＲＡＭを有
する半導体集積回路装置の製造方法を示す断面図であ
る。
する半導体集積回路装置の製造方法を示す断面図であ
る。
【図１５】本発明の他の実施の形態であるＳＲＡＭを有
する半導体集積回路装置の製造方法を示す断面図であ
る。
する半導体集積回路装置の製造方法を示す断面図であ
る。
【図１６】本発明の他の実施の形態であるＳＲＡＭを有
する半導体集積回路装置の製造方法を示す断面図であ
る。
する半導体集積回路装置の製造方法を示す断面図であ
る。
【図１７】本発明の他の実施の形態であるＳＲＡＭを有
する半導体集積回路装置の製造方法を示す断面図であ
る。
する半導体集積回路装置の製造方法を示す断面図であ
る。
【図１８】本発明の他の実施の形態であるＳＲＡＭを有
する半導体集積回路装置の製造方法を示す断面図であ
る。
する半導体集積回路装置の製造方法を示す断面図であ
る。
１ 半導体基板 ２ ウエル ３ ウエル ４ フィールド絶縁膜 ５ ゲート絶縁膜 ６ ゲート電極 ７ 半導体領域 ８ 側壁絶縁膜（サイドウォールスペーサ） ９ キャパシタの下部電極 １０ 窒化シリコン膜 １１ 接続孔 １２ キャパシタの上部電極 １３ 酸化シリコンを含有する絶縁膜 １４ レジスト膜 １５ 接続孔 １６ 接続孔 １７ プラグ １８ プラグ １９ 配線層 ２０ 配線層 ２１ 窒化シリコン膜 ２２ 酸化シリコン膜 ２３ 接続孔 ２４ 接続孔 ２５ 溝 Ｃ キャパシタ ＤＬ，／ＤＬ データ線 Ｇ1 ゲート電極 Ｇ2 ゲート電極 Ｇ3 ゲート電極 Ｈ1a〜Ｈ6a 接続孔 Ｈ1b〜Ｈ5b 接続孔 Ｌ1 ，Ｌ2 局所配線 Ｑ1 ，Ｑ3 負荷用ＭＯＳＦＥＴ（ＰチャネルＭＯＳＦＥ
Ｔ） Ｑ2 ，Ｑ4 駆動用ＭＯＳＦＥＴ（ＮチャネルＭＯＳＦＥ
Ｔ） Ｑ5 ，Ｑ6 転送用ＭＯＳＦＥＴ（ＮチャネルＭＯＳＦＥ
Ｔ） Ｖcc 電源電圧 Ｖss 基準電圧 ＷＬ ワード線
Ｔ） Ｑ2 ，Ｑ4 駆動用ＭＯＳＦＥＴ（ＮチャネルＭＯＳＦＥ
Ｔ） Ｑ5 ，Ｑ6 転送用ＭＯＳＦＥＴ（ＮチャネルＭＯＳＦＥ
Ｔ） Ｖcc 電源電圧 Ｖss 基準電圧 ＷＬ ワード線
Claims (9)
- 【請求項１】 キャパシタの誘電体としての窒化シリコ
ン膜と同一の製造工程によって形成されている窒化シリ
コン膜がＭＯＳＦＥＴのソースおよびドレインの上に設
けられている接続孔の側面の絶縁膜の下部に配置されて
いることを特徴とする半導体集積回路装置。 - 【請求項２】 請求項１記載の半導体集積回路装置であ
って、前記キャパシタは、複数のＭＯＳＦＥＴ間を分離
するフィールド絶縁膜の上に配置されていることを特徴
とする半導体集積回路装置。 - 【請求項３】 請求項１または２記載の半導体集積回路
装置であって、前記キャパシタの下部電極および上部電
極またはその一方が窒化チタン膜を用いて形成されてい
ることを特徴とする半導体集積回路装置。 - 【請求項４】 請求項１〜３のいずれか１項に記載の半
導体集積回路装置であって、前記キャパシタが形成され
ている領域の下のフィールド絶縁膜は、ＬＯＣＯＳ構造
またはトレンチアイソレーション構造のフィールド絶縁
膜であることを特徴とする半導体集積回路装置。 - 【請求項５】 請求項１〜４のいずれか１項に記載の半
導体集積回路装置であって、前記キャパシタは、ＳＲＡ
ＭまたはＤＲＡＭのＳＴＣ型メモリセルの構成要素であ
ることを特徴とする半導体集積回路装置。 - 【請求項６】 基板の表面の選択的な領域を熱酸化し
て、ＬＯＣＯＳ構造の酸化シリコン膜からなるフィール
ド絶縁膜を形成する工程と、その後、前記基板の素子形
成領域にＭＯＳＦＥＴを複数個形成すると共に前記フィ
ールド絶縁膜の上に前記ＭＯＳＦＥＴの少なくとも１個
以上のＭＯＳＦＥＴにおけるゲート電極と連結している
配線層を前記ゲート電極と同一の製造工程によって２列
形成する工程と、 前記フィールド絶縁膜の上に、キャパシタの下部電極を
前記２列の配線層の一方の配線層の表面と連結した状態
で形成する工程と、その後、前記基板の全面に、キャパ
シタの誘電体としての窒化シリコン膜を形成する工程
と、その後、前記フィールド絶縁膜の上に、キャパシタ
の上部電極を前記２列の配線層の他方の配線層の表面と
連結した状態で形成する工程と、 前記基板の上に、酸化シリコンを含有する絶縁膜を形成
する工程と、 前記ＭＯＳＦＥＴのソースおよびドレインとしての半導
体領域の上の前記絶縁膜に接続孔をフォトリソグラフィ
技術と選択エッチング技術とを使用して、前記窒化シリ
コン膜をエッチングストッパ膜として形成する工程と、
その後、前記接続孔の下部の前記窒化シリコン膜をエッ
チングによって取り除く工程とを有することを特徴とす
る半導体集積回路装置の製造方法。 - 【請求項７】 基板の表面の選択的な領域に溝を形成
し、その溝にトレンチアイソレーション構造の酸化シリ
コン膜からなるフィールド絶縁膜を形成する工程と、そ
の後、前記基板の素子形成領域に、ゲート電極の表面に
窒化シリコン膜を有するＭＯＳＦＥＴを複数個形成する
と共に前記フィールド絶縁膜の上に前記ＭＯＳＦＥＴの
少なくとも１個以上のＭＯＳＦＥＴにおけるゲート電極
と連結している配線層を前記ゲート電極およびその表面
に形成されている窒化シリコン膜と同一の製造工程によ
って２列形成する工程と、 前記基板の上に酸化シリコン膜を含有する絶縁膜を形成
した後、前記ゲート電極の表面の前記窒化シリコン膜を
エッチングストッパ膜として使用して、ＣＭＰ法を使用
して、前記酸化シリコンを含有する絶縁膜の表面を平坦
化する工程と、 前記フィールド絶縁膜の上の前記２列の配線層の表面の
窒化シリコン膜を取り除いた後、前記フィールド絶縁膜
の上に、キャパシタの下部電極を前記２列の配線層の一
方の配線層の表面と連結した状態で形成する工程と、そ
の後、前記基板の全面に、キャパシタの誘電体としての
窒化シリコン膜を形成する工程と、その後、前記フィー
ルド絶縁膜の上に、キャパシタの上部電極を前記２列の
配線層の他方の配線層の表面と連結した状態で形成する
工程と、 前記基板の上に、酸化シリコンを含有する絶縁膜を形成
する工程と、 前記ＭＯＳＦＥＴのソースおよびドレインとしての半導
体領域の上の絶縁膜に接続孔をフォトリソグラフィ技術
と選択エッチング技術とを使用して、前記窒化シリコン
膜をエッチングストッパ膜として形成する工程と、その
後、前記接続孔の下部の前記窒化シリコン膜をエッチン
グによって取り除く工程と、その後、前記接続孔におけ
る前記窒化シリコン膜の下にあった酸化シリコンを含有
する絶縁膜をエッチングによって取り除く工程とを有す
ることを特徴とする半導体集積回路装置の製造方法。 - 【請求項８】 請求項６または７記載の半導体集積回路
装置の製造方法であって、前記キャパシタの下部電極を
窒化チタン膜を用いて形成し、次いで窒素を含む雰囲気
ガスに前記窒化チタン膜の表面をさらす処理を行い、そ
の後、基板の全面にキャパシタの誘電体となる窒化シリ
コンを高温加熱方式の熱ＣＶＤ装置を使用して形成する
ことを特徴とする半導体集積回路装置の製造方法。 - 【請求項９】 請求項６〜８のいずれか１項に記載の半
導体集積回路装置の製造方法であって、前記基板に形成
されている複数個のＭＯＳＦＥＴには、複数個のＣＭＯ
ＳＦＥＴが含まれており、しかもそれがＳＲＡＭのＳＴ
Ｃ型メモリセルの構成要素となっていることを特徴とす
る半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33735296A JP3597334B2 (ja) | 1996-12-17 | 1996-12-17 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33735296A JP3597334B2 (ja) | 1996-12-17 | 1996-12-17 | 半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10178109A true JPH10178109A (ja) | 1998-06-30 |
| JP3597334B2 JP3597334B2 (ja) | 2004-12-08 |
Family
ID=18307819
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33735296A Expired - Fee Related JP3597334B2 (ja) | 1996-12-17 | 1996-12-17 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3597334B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100869620B1 (ko) * | 2001-06-18 | 2008-11-21 | 가부시키가이샤 히타치세이사쿠쇼 | 반도체 집적회로장치 및 그 제조방법 |
| JP2011155312A (ja) * | 2003-09-26 | 2011-08-11 | Tokyo Electron Ltd | 半導体装置，半導体装置の製造方法及び半導体製造装置 |
| US8178404B2 (en) | 2001-10-09 | 2012-05-15 | Nxp B.V. | Metal-insulator-metal (MIM) capacitor structure and methods of fabricating same |
| JP2017525137A (ja) * | 2014-05-28 | 2017-08-31 | 日本テキサス・インスツルメンツ株式会社 | 加熱されたキャパシタ、及び加熱されたキャパシタを形成する方法 |
-
1996
- 1996-12-17 JP JP33735296A patent/JP3597334B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100869620B1 (ko) * | 2001-06-18 | 2008-11-21 | 가부시키가이샤 히타치세이사쿠쇼 | 반도체 집적회로장치 및 그 제조방법 |
| US8178404B2 (en) | 2001-10-09 | 2012-05-15 | Nxp B.V. | Metal-insulator-metal (MIM) capacitor structure and methods of fabricating same |
| JP2011155312A (ja) * | 2003-09-26 | 2011-08-11 | Tokyo Electron Ltd | 半導体装置，半導体装置の製造方法及び半導体製造装置 |
| JP2017525137A (ja) * | 2014-05-28 | 2017-08-31 | 日本テキサス・インスツルメンツ株式会社 | 加熱されたキャパシタ、及び加熱されたキャパシタを形成する方法 |
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| Publication number | Publication date |
|---|---|
| JP3597334B2 (ja) | 2004-12-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20031202 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040130 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040224 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040319 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20040430 |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040817 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040908 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080917 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080917 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090917 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |