JP2794019B2 - 非同期式割込ステータスビット回路 - Google Patents

Description

【発明の詳細な説明】 発明の背景 この発明は一般的にはデータ処理計算機システムに使
用されるデジタル集積回路に関するもので、詳しくはホ
ストマイクロプロセッサにより、いかなる割込信号も取
り損なわれることなく、かつ単一の割込信号が２度読出
されることを防ぐ、非同期式割込ステータスビット回路
に関するものである。

マイクロプロセッサ技術において一般的に知られてい
るように、ホストマイクロプロセッサは割込制御装置を
介して割込入力またはステータス信号に応答する能力を
持っていて、それは信号を受けると、割込プログラムの
制御の下で、マイクロプロセッサに特定の予めプログラ
ムされたルーチンに応答させるために動作する。大抵の
割込信号はエラー状態によるものでなくシステム正常な
動作の一部であり、たとえば記憶管理、アクセス違反の
処理、入力／出力装置、およびシステムクロックといっ
たものである。たとえば一体タイマからのこのような割
込信号は、時間の跡をたどるために定期的にマイクロプ
ロセッサに割込むために使用される。そのような割込を
受取った場合には、割込制御装置はマイクロプロセッサ
に割込を送り、それよってマイクロプロセッサはどのよ
うなタイプの割込が要求されたかを決定する読出信号を
送り出すようにされる。その読出信号はマイクロプロセ
ッサに関連する割込ステータスレジスタを読出すことを
可能にさせ、それはマイクロプロセッサに出力信号を発
生する。

割込またはステータス信号は非同期式であり、そのこ
とは読出信号との関係によってそれら信号がいつでも起
こり得ることを意味するので、非同期式割込信号と読出
信号が実質上、同時に起こるときには今までに直面する
問題があった。特に、もし読出信号が割込信号のわずか
に前、またはわずかに後に起こるかどうかに依存して、
単一の割込条件に対し割込信号が読出されなかったりも
しくは取り損なわれたり、または割込信号が２度読出さ
れたりすることがあり得る。したがって、いかなる割込
状態も取り損なわれることはなく、かついかなる単一の
割込状態も２度指示されることのないよう保証する非同
期式割込ステータスビット回路を提供することが望まし
い。

発明の概要 したがって、この発明の一般的な目的は、製造し組立
てるのに比較的簡単で経済的ではあるが、従来では入手
不可能な非同期式割込ステータスビット回路を提供する
ことである。

この発明の目的は、いかなる割込状態も取り損なわれ
ることなく、かついかなる単一の割込状態も２度指示さ
れることのないよう保証する非同期式割込ステータスビ
ット回路を提供することである。

この発明の目的は、マスタラッチ、クロック動作ラッ
チ、出力ドライバ回路、およびクリアラッチ回路を含む
非入同期式割込ステータスビット回路を提供することで
ある。

この発明のなおも他の目的は、マスタラッチ、および
制御信号に応答し、高論理レベルの読出後、マスタラッ
チをクリアするためのクリア回路を含む非同期式割込ビ
ット回路を提供することである。

この目的と目標に従って、この発明は、いかなる割込
状態も取り損なわれることなく、かついかなる単一の割
込状態も２度指示されることのないように保証するた
め、マイクロプロセッサに関連して用いるための非同期
式割込ステータスビット回路を提供することに関する。
割込ステータスビット回路はマスタラッチ、転送ゲー
ト、クロック動作ラッチ、インバータ、出力ドライバ回
路およびクリア回路を含む。マスタラッチは出力を有
し、割込入力信号に応答し、出力において低論理レベル
にラッチされる割込論理信号を発生する。転送ゲートは
マイクロプロセッサによって発生する真と補の読出信号
に応答し、真の読出信号が低論理レベルで、補の読出信
号が高論理レベルのときその信号入力ノードで受けた割
込信号をその信号出力ノードに送る。クロック動作ラッ
チは入力と出力を有し、転送ゲートの信号出力ノードに
結合され、真の読出信号が高論理レベルにあるとき、割
込信号の論理レベルにその出力をラッチする。インバー
タは入力と出力を有する。インバータの入力はクロック
動作ラッチの出力に結合され、出力に制御信号を発生す
るために使用される。

出力ドライバ回路は制御信号および真と補の読出信号
に応答し、それが高レベルにあるとき割込状態の読出を
指示するようにマイクロプロセッサに送り込まれる出力
信号を発生する。クリア回路は制御信号および真と補の
読出信号に応答し、真の読出信号が高から低へ遷移して
いるときの前に、クロック動作ラッチの出力の割込信号
が低レベルにラッチされているときのみ、マスタラッチ
の出力を高レベルにクリアするためのクリア信号を発生
する。もし割込入力信号が再び起こっていなければ、次
の読出信号により出力信号が低論理レベルを発生するよ
うにされる。

この発明のこれらおよび他の目的および利点は、全体
を通して同じ参照番号が対応する部分を示す添付の図面
と関連して読まれると、次の詳細な説明からより十分に
明らかになるであろう。

好ましい実施例の説明 図面について詳細に参照すると、第１図に、この発明
の非同期式割込ステータスビット回路10の略回路図が示
されている。ステータスビット回路10は、マスタフリッ
プフロップまたはラッチ12、転送ゲート14、クロック動
作ラッチ16、インバータ18および出力ドライバ回路20を
含む。ステータスビット回路10はまたインバータ22とク
リアフリップフロップまたはラッチ回路24を含む。

マスタラッチ12は、１対のクロス結合されたNOR論理
ゲート26、28よりなる。NORゲート26の１つの入力は、
割込入力または割込状態を指示するステータス信号INを
受けるためにライン30で接続される。NORゲート26の他
方の入力はライン32でNORゲート28の出力に接続され
る。NORゲート28の１つの入力は、ライン34でリセット
信号RESETを受けるために接続される。NORゲート28の第
２の入力は、ライン36でNORゲート26の出力に接続され
る。NORゲート28の第３の入力は、ライン38でクリア回
路24の出力に接続される。NORゲート26の出力は割込制
御装置（図示されない）を介してホストマイクロプロセ
ッサ（図示されない）の入力端子に送られる割込論理信
号QLを提供する。

転送ゲート14はＰ−チャネルMOSトランジスタおよび
Ｎ−チャネルMOSトランジスタよりなる従来のCMOS伝送
ゲートである。伝送ゲート14は、信号入力ノード40、信
号出力ノード42、第１の制御端子44、および第２の制御
端子46を有する。第１の制御端子44はＰ−チャネルトラ
ンジスタのゲート電極に接続され、第２の制御端子46は
Ｎ−チャネルトランジスタのゲート電極に接続される。
NORゲート26の出力もまた伝送ゲート14の信号入力ノー
ド40に送られる。伝送ゲート14の信号出力ノード42はク
ロック動作ラッチ16の入力に接続される。伝送ゲート14
の第１の制御端子44は真の読出信号READを受取るために
接続され、第２の制御端子46は偽のまたは補の読出信号
READLを受取るために接続される。真の読出信号READと
補の読出信号READLはホストマイクロプロセッサより発
生される。

クロック動作ラッチ16はインバータ48、50および転送
ゲート52よりなる。転送ゲート52は同様にＰ−チャネル
MOSトランジスタとＮ−チャネルMOSトランジスタよりな
る従来のCMOS伝送ゲートである。伝送ゲート52は信号入
力ノード54、信号出力ノード56、第１の制御端子58、お
よび第２の制御端子60を有する。第１の制御端子58はＰ
−チャネルトランジスタのゲート電極に接続され、第２
の制御端子60は、Ｎ−チャネルトランジスタのゲート電
極に接続される。インバータ48の入力は伝送ゲート14の
信号出力ノード42に接続され、その出力はインバータ50
の入力に接続される。インバータ50の出力は伝送ゲート
52の信号入力ノード54に接続され、伝送ゲート52の信号
出力ノード56はインバータ48の入力に接続される。伝送
ゲート52はまたその第１の制御端子58が補の読出信号RE
ADLを受取るために接続され、その第２の制御端子60
は、真の読出信号READを受取るために接続される。

真の読出信号が低または論理「０」レベルで、かつ補
の読出信号が高または論理「１」レベルのとき、信号入
力ノード40に与えられる信号は、信号出力ノード42に結
合される。このように伝送ゲート14は、閉じるまたはオ
ンにされるように規定される。他方、信号入力ノード54
に与えられる信号は、信号出力ノード56に結合されな
い。このように伝送ゲート52は開くあるいはオフにされ
るように規定される。真の読出信号が高論理レベルでか
つ補の読出信号が低論理レベルであるとき、信号入力ノ
ード40に与えられる信号は、信号出力ノード42に結合さ
れない。このように、この状況の下では伝送ゲート14は
開くまたはオフにされるかになる。しかし信号入力ノー
ド54に与えられる信号は、信号出力ノード56に結合され
る。このように伝送ゲート52は、この状況の下で閉じる
またはオンにされる。

インバータ50の出力はライン62でインバータ18の入力
に接続される。制御信号を規定するライン64上のインバ
ータ18の出力は出力ドライバ回路20の入力に接続され
る。出力ドライバ回路20は、NAND論理ゲート66、NOR論
理ゲート68、Ｐ−チャネルMOS電界効果トランジスタ70
およびＮ−チャネルMOS電界効果トランジスタ72を含
む。NANDゲート66の一方の入力はライン64でインバータ
18の出力に接続され、他方の入力は真の読出信号READに
接続される。NANDゲート66の出力は、Ｐ−チャネルトラ
ンジスタ70のゲート電極に接続される。NORゲート68は
一方の入力はまたインバータ18の出力に接続され、他方
の入力は補の読出信号READLに接続される。NORゲート68
の出力はＮ−チャネルトランジスタ72のゲート電極に接
続される。トランジスタ70のソースは、供給電位または
電位VCCに接続され、ドレインは出力信号DBXを発生する
ための出力ノード74に接続される。この出力信号DBXは
クロック動作ラッチ16の読出を指示するためマイクロプ
ロセッサに送られる。トランジスタ72のドレインはまた
出力ノード72に接続され、ソースは接地電位に接続され
る。

ライン64上のインバータ18の出力はまたインバータ22
の入力に送られる。インバータ22の出力は、クリアラッ
チ回路24の入力に送られる。クリアラッチ回路は１対の
クロス結合されたNOR論理ゲート76と78、インバータ80
およびNOR論理ゲート82を含む。NORゲート76の一方の入
力は読出信号READを受取るためにライン84で接続され、
他方の入力はNORゲート78の出力にライン86で接続され
る。NORゲート78の一方の入力はライン88でインバータ2
2の出力に接続され、他方の入力はライン90でNORゲート
76の出力に接続される。NORゲート78の出力はまたイン
バータ80の入力に接続される。ライン92上のインバータ
の出力は、NOR論理ゲート82の一方の入力に接続され
る。ライン94上のNORゲート82の他方の入力は、真の読
出信号READを受取るため接続される。クリア回路24の出
力を規定するNORゲート82の出力が、ライン38でマスタ
ラッチ12のNORゲート28の第３の入力に接続される。

第１図の割込ステータスビット回路10の正常の動作の
理解を容易にするために、第２図（ａ）−第２図（ｃ）
に図解された波形をここで参照する。最初は、短いパル
スよりなるリセット信号がライン34に与えられると仮定
する。リセット信号が低から高へ遷移するとき、NORゲ
ート28の出力は低または論理「０」レベルにセットされ
る。第２図（ａ）に示されるように、時間t0において割
込入力またはステータス信号INは低論理レベルにあるの
で、NORゲート26の出力は高または論理「１」レベルに
セットされる。時間t0において真の読出信号READが低論
理レベル（READ＝０）で、かつ補の読出信号READLが高
論理レベル（READL＝１）であるとき伝送ゲート14はオ
ンにされ、伝送ゲート52はオフにされる。結果としてク
ロック動作ラッチ16は、NORゲート26の出力が高論理レ
ベルになり、伝送ゲート14を通過し、インバータ50の出
力に達するために、透過的になる。インバータ18のため
に、低論理レベル制御信号は、出力ドライバ回路20の入
力に与えられる。しかしNANDゲート66の出力は高論理レ
ベルで、かつNORゲート68の出力は低論理レベルであ
り、それによりノード74の出力信号は高インピーダンス
モードになる。

さらに、インバータ22のためにライン88の高論理レベ
ルは、NORゲート78に与えられ、ライン86の出力は低レ
ベルになる。低レベルにある真の読出信号はまたライン
84でNORゲート76の入力に与えられ、NORゲート76の出力
もまた最初は高レベルになる。インバータ80の出力が高
レベルであり、かつゲート82のライン94の真の読出信号
が低レベルであるので、NORゲート82の出力は低レベル
になる。

時間t1では、割込入力信号INは割込状態を指示する論
理「１」レベルになる。これにより、マスタラッチ12の
NORゲート26の出力は低または論理「０」レベルに変化
する。マスタラッチの出力を規定するNORゲートの出力
は、割込状態の発生を指示するため割込制御装置を介し
てマイクロプロセッサに送られる割込論理信号を表す。
マイクロプロセッサからの真の読出信号READは、時間t1
で低レベルにあるので、伝送ゲート14は閉じかつ伝送ゲ
ート52は開く。結果としてNORゲート26の出力はまた伝
送ゲート14を通じてインバータ50の出力により規定され
るクロック動作ラッチ16の出力に送られる。このように
ライン64のインバータ18の出力は、高レベルになる。

真の読出信号READが高レベルに変化する時間t2でイン
バータ50の出力を低レベルにラッチするため、伝送ゲー
ト14は開き、かつ伝送ゲート52は閉じる。さらにこれに
よりNANDゲート66の出力は低レベルに切換わり、それに
よりＰ−チャネルトランジスタ70がオンになる。したが
って、出力信号DBXはクロック動作ラッチ16のマイクロ
プロセッサによる読出を提供するため時間T3において高
レベルに変化する。

さらに、時間t2においてNORゲート76の出力は同時に
低レベルに切換わり、かつNORゲート78の出力は高レベ
ルに変化する。さらにインバータ80の出力は、高レベル
から低レベルに変化する。時間t4において、高から低へ
遷移する真の読出信号の後縁では、このことはNORゲー
ト82の出力を低から高へ遷移させ、このことは次にマス
タラッチのNORゲート28の出力を低レベルに変化させ
る。このことはNORゲート26の出力が高レベルに戻るマ
スタラッチのクリアに帰着する。

次の真の読出信号が時間t5において高レベルに向かう
とき、高レベルにあるNORゲート26の出力は、インバー
タ50の出力でクロック動作ラッチ16にラッチされる。同
時に、NORゲート68の出力は高レベルに切換わり、それ
によりＮ−チャネルトランジスタ72はオンになる。した
がって出力信号DBXは、割込状態が存在しないというこ
とを指示する低レベルになる。なぜならばもう１つのス
テータス入力信号が起こっていないからである。

インバータ18の出力における低レベルは、NORゲート7
8に送り返され、そのことはそれからの出力を低レベル
に戻すことは注目される。さらにインバータ80の出力は
高レベルに戻る。したがって第２の読出信号READが高か
ら低へ遷移する時間t6において、ライン36の出力が高レ
ベルに維持されるマスタラッチに影響はない。

第３図（ａ）において、持続時間が非常に長く、単一
のステータス事象に対し、２つの連続した論理「１」と
いう誤った読出を生じる割込入力信号INが示されてい
る。第３図（ｂ）と第３図（ｃ）に各々示されるよう
に、時間t7とt9における読出は、各々対応する時間t8と
t10において、高レベルを有する出力信号を発生する。
真の読出信号の後縁が高から低へ遷移する時間t11にNOR
ゲート26の出力がクリアされ、時間t11の後でまだ高レ
ベルにあるステータス入力信号は、NORゲートの出力を
再び変化させ、もう１つの割込状態を指示する。したが
って第２の読出が時間t9で起こると、高レベルを有する
出力信号DBXが発生する。したがって、そのような長い
割込入力信号はこの割込ステータスビット回路の正しい
動作には受容されない。

この回路10が読出信号の最初に変化する割込信号の読
出し損ないをいかに防ぐかということを説明するため
に、第４図（ａ）−第４図（ｃ）に図解される波形を参
照する。最初に、リセット信号が再びライン34に与えら
れると仮定する。このように種々の論理ゲートの出力
は、時間t0における第１図に関して先に述べられたもの
と同様になる。

第４図（ａ）において、時間t12において発生する割
込入力信号INが示されている。第４図（ｂ）において、
時間t13に発生する真の読出信号が示され、時間t13は割
込信号INが変化した時間t12に実質上一致し、非常に近
いが、時間t12よりほんの少し後である。NORゲート26か
らの出力は時間t13の読出信号READに先立ち高から低へ
の遷移を既に行なっていることになる。このようにクロ
ック動作ラッチ16のインバータ50の出力は低論理レベル
にラッチされる。結果として、インバータ18の出力の制
御信号は、時間t13において高論理レベルになる。した
がって、高論理レベルを有する出力信号DBXは、第４図
（ｃ）に示されるように、時間t14においてマイクロプ
ロセッサにより読出される。NORゲート26の出力は、時
間t15（読出信号の後縁）においてクリアされるまたは
高レベルに戻るので、時間t16における次の読出信号
は、割込なしの状態に相当する低レベルを有する出力信
号DBXを発生する。

第４図（ａ）において、時間t18に生じる割込入力信
号INが図解される。第４図（ｂ）において、時間t17に
発生する真の読出信号が図解され、時間t17は、割込入
力信号INの変化した時間t18と実質上一致し、非常に近
いが、時間t18よりほんの少し前である。結果として、N
ORゲート26の出力は、読出信号が時間t17において発生
するときには、まだ高レベルにある。したがって、クロ
ック動作ラッチのインバータ50の出力は、高レベルにラ
ッチされる。したがってライン64の制御信号は、時間t1
7において読出信号が発生するとき低レベルになる。こ
のように低レベルを有する出力信号DBXは、時間t19にお
いて、マイクロプロセッサにより読出される。しかし、
時間t18において、NORゲート26の出力は、割込状態を指
示する低レベルに切換わる。この割込状態は、マイクロ
プロセッサによる取り損ない（非読出）がないというこ
とが重要である。クロック動作ラッチは高レベルにラッ
チされるので、時間t20の真の読出信号の後縁によりマ
スタラッチまたはNORゲート26の出力がクリアされるま
たは高レベルに戻されるようにされるということはな
い。

したがって、NORゲート26の出力の低レベルは、時間t
21に発生する次の読出信号で、クロック動作ラッチにラ
ッチされる。このように時間t22で高レベルを有する出
力信号DBXは、第４図（ｃ）に示されるようにマイクロ
プロセッサにより読出される。時間t18に発生する割込
入力信号の読出は、この割込ステータスビット回路のお
陰でマイクロプロセッサにより取り損なわれることな
く、かつ読出されないことがなかったということはここ
で明らかである。

クロック動作ラッチ16はインバータ48、50と転送ゲー
ト52のみでなっていると全体にわたって記述されている
が、真のクロック動作ラッチは、２つの伝送ゲートと２
つのインバータを使用することにより実現されるという
ことは当業者により理解されるであろう。このように真
のクロック動作ラッチは、第１図のステータスビット回
路10に図解されるクロック動作ラッチ16と同様、転送ゲ
ート14によりなると考えられるであろう。

前述の詳細な説明により、この発明は、いかなる割込
起状態も取り損なわれることなく、かついかなる単一の
割込状態が２度指示されることのないよう保証する、マ
イクロプロセッサに関連して用いるための非同期式割込
ビット回路を提供するということがわかる。ステータス
ビット回路は、マスタラッチ、転送ゲート、クロック動
作ラッチ、インバータ、出力ドライブ回路およびクリア
回路を含む。クリア回路は高レベルを有する出力信号が
マイクロプロセッサにより読出された後のみ、マスタラ
ッチをクリアするために使われる。

現在において、この発明の好ましい実施例と考えられ
るものが図解され、記述されたが、種々の変更と修正が
なされ、この発明の真の範囲より離れることなく均等物
がエレメントに置換されるということは、当業者により
理解されるであろう。さらに発明の中心から離れれるこ
となく、特定の状況または材料をこの発明の教示に適合
させるために多くの修正がなされるであろう。したがっ
て、この発明は、この発明を実施するのに考えられる最
良のモードとして開示された特定の実施例に限られるの
ではなく、この発明は前掲のクレームの範囲に含まれる
すべての実施例を含むということが意図されている。

【図面の簡単な説明】

第１図は、この発明の原理に従って構成された非同期式
割込ステータスビット回路の略回路図である。 第２図（ａ）−第２図（ｃ）は、第１図のステータスビ
ット回路の正常の動作の理解に役立つ波形である。 第３図（ａ）−第３図（ｃ）は、第１図のステータスビ
ット回路の不正確な動作の説明に役立つ波形である。 第４図（ａ）−第４図（ｃ）は、読出信号が割込入力信
号と実質上同時に起こったときに、第１図のステータス
ビット回路の動作の理解に役立つものである。 10はステータスビット回路であり、12はラッチであり、
14は転送ゲートであり、16はクロック動作ラッチであ
り、18はインバータであり、20は出力ドライバ回路であ
り、22はインバータであり、24はラッチ回路である。

フロントページの続き (56)参考文献 特開 昭53−63829（ＪＰ，Ａ) 特開 昭58−189740（ＪＰ，Ａ) 特開 昭61−269412（ＪＰ，Ａ) 特開 昭58−79328（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) G06F 9/46 G06F 13/24 H03K 3/037 H03K 3/286 H03K 3/289 H03K 3/356 G11C 11/34 G11C 11/41

Claims (9)

(57)【特許請求の範囲】
1. 【請求項１】いかなる割込状態も取り損なわれることな
   く、いかなる単一の割込状態も二度指示されることがな
   いことを保証する、マイクロプロセッサに関連して用い
   るための非同期式割込ステータスビット回路であって、 出力を有し、割込入力信号に応答し出力において低論理
   レベルにラッチされる割込論理信号を発生させるための
   マスタラッチ手段（12）と、 マイクロプロセッサにより発生される真と補の読出信号
   に応答し、真の読出信号が低論理レベルであり、かつ補
   の読出信号が高論理レベルであるとき、この信号入力ノ
   ードで受取った前記割込論理信号をその信号出力ノード
   に送るための転送ゲート手段（14）と、 入力と出力とを有し、前記転送ゲート手段（14）の前記
   信号出力ノードに結合され、真の読出信号が高論理レベ
   ルにあるとき、その出力を前記割込論理信号の論理レベ
   ルにラッチするためのクロック動作ラッチ手段（16）
   と、 入力と出力とを有し、その入力が前記クロック動作ラッ
   チ手段（16）の出力に結合され、出力に制御信号を発生
   するためのインバータ手段（18）と、 前記制御信号および前記真と補の読出信号に応答して、
   高論理レベルにあるとき割込状態の読出を指示するため
   マイクロプロセッサに送られる出力信号を発生するため
   の出力ドライバ手段（20）と、 前記制御信号および前記真と補の読出信号に応答して、
   真の読出信号が高から低へ遷移しているときより前に、
   前記クロック動作ラッチ手段（16）の出力での前記割込
   論理信号が低論理レベルにラッチされているときのみ、
   前記マスタラッチ手段（12）の出力を高論理レベルにク
   リアするクリア信号を発生するためのクリア手段（22、
   24）とを含み、 それによって再び割込入力信号が起こっていなければ、
   次の読出信号が出力信号に低論理レベルを発生させる、
   非同期式割込ステータスビット回路。
2. 【請求項２】前記マスタラッチ手段（12）が第１および
   第２のクロス結合されたNORゲート（26、28）からな
   り、前記第１のNORゲート（26）が、前記割込入力信号
   を受取るために接続された第１の入力および前記第２の
   NORゲート（28）の出力に接続された第２の入力を有
   し、前記第２のNORゲート（28）が、前記第１のNORゲー
   ト（26）の出力に接続された第１の入力および前記クリ
   ア手段（22、24）の出力に接続された第２の入力を有す
   る、請求項１に記載のステータスビット回路。
3. 【請求項３】前記転送ゲート手段（14）がＰ−チャネル
   トランジスタおよびＮ−チャネルトランジスタよりなる
   伝送ゲートを含み、前記Ｐ−チャネルトランジスタのゲ
   ート電極は真の読出信号を受取るように接続され、前記
   Ｎ−チャネルトランジスタのゲート電極は補の読出信号
   を受取るように接続される、請求項２に記載のステータ
   スビット回路。
4. 【請求項４】前記クロック動作ラッチ手段（16）が第１
   のインバータ（48）と、第２のインバータ（50）と、信
   号入力ノード、信号出力ノード、第１の制御端子、およ
   び第２の制御端子を有する第２の伝送ゲート（52）を含
   み、前記第１のインバータ（48）の入力は前記転送ゲー
   ト手段（14）の信号出力ノードに接続され、その出力は
   前記第２のインバータ（50）の入力に接続され、前記第
   ２のインバータ（50）の出力は前記第２の伝送ゲート
   （52）の信号入力ノードに接続され、前記第２の伝送ゲ
   ート（52）の信号出力ノードは前記第１のインバータ
   （48）の入力に接続され、その第１の制御端子は前記補
   の読出信号を受取るように接続され、その第２の制御端
   子は前記真の読出信号を受取るように接続される、請求
   項３に記載のステータスビット回路。
5. 【請求項５】前記インバータ手段（18）が、その入力が
   前記インバータ（50）の出力に接続され、その出力が前
   記制御信号を発生する第３のインバータ（18）を含む、
   請求項４に記載のステータスビット回路。
6. 【請求項６】前記出力ドライバ手段（20）がNAND論理ゲ
   ート（66）と、第３のNOR論理ゲート（68）と、Ｐ−チ
   ャネルMOSトランジスタ（70）と、Ｎ−チャネルMOSトラ
   ンジスタ（72）とを含み、前記NANDゲート（66）は、真
   の読出信号を受取るように接続された第１の入力と、前
   記制御信号を受取るように前記第３のインバータ（18）
   の出力に接続された第２の入力と、出力とを有し、前記
   第３のNORゲート（68）は、補の読出信号を受取るよう
   に接続された第１の入力と、前記第３のインバータ（1
   8）の出力に接続された第２の入力と、出力とを有し、
   前記Ｐ−チャネルトランジスタ（70）は前記出力信号を
   発生するため、そのソースは電源電位に接続され、その
   ゲートは前記NANDゲート（66）の出力に接続され、その
   ドレインは出力ノード（74）に接続され、前記Ｎ−チャ
   ネルトランジスタ（72）のドレインは前記出力ノード
   （72）に接続され、そのゲートは前記第３のNORゲート
   （68）の出に接続され、そのソースは接地電位に接続さ
   れる、請求項５に記載のステータスビット回路。
7. 【請求項７】前記クリア手段（22、24）が第４のインバ
   ータ（22）と、第４および第５のクロス結合されたNOR
   論理ゲート（76、78）よりなるクリアラッチと、第５の
   インバータ（80）と、第６のNORゲート（82）とを含
   む、請求項６に記載のステータスビット回路。
8. 【請求項８】前記第４のインバータ（22）は前記制御信
   号を受取るために前記第３のインバータ（18）の出力に
   接続される入力と出力とを有し、前記第４のNORゲート
   （76）の第１の入力は真の読出信号を受取るように接続
   される入力と出力とを有し、第２の入力は前記第５のNO
   Rゲート（78）の出力に接続され、前記第５のNORゲート
   （78）は第１の入力が前記第４のインバータ（22）の出
   力に接続され、第２の入力が前記第４のNORゲート（7
   6）の出力に接続され、前記第５のインバータ（80）は
   前記第５のNORゲート（78）の出力に接続された入力と
   出力とを有し、前記第６のNORゲート（82）は前記クリ
   ア信号を発生するために、真の読出信号を受取るように
   接続された第１の入力と、前記第５のインバータ（80）
   の出力に接続された第２の入力と、前記クリア手段（2
   4）の出力を規定する出力とを有する、請求項７に記載
   のステータスビット回路。
9. 【請求項９】前記NORゲート（26）の前記出力が、前記
   マスタラッチ手段（12）の出力を規定し、かつ低から高
   へ遷移している前記クリア信号にのみ応答して低論理レ
   ベルにクリアされる、請求項８に記載のステータスビッ
   ト回路。