JP2003282881A - 薄膜トランジスタおよびその製造方法ならびに液晶表示装置 - Google Patents
薄膜トランジスタおよびその製造方法ならびに液晶表示装置Info
- Publication number
- JP2003282881A JP2003282881A JP2002081773A JP2002081773A JP2003282881A JP 2003282881 A JP2003282881 A JP 2003282881A JP 2002081773 A JP2002081773 A JP 2002081773A JP 2002081773 A JP2002081773 A JP 2002081773A JP 2003282881 A JP2003282881 A JP 2003282881A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- thin film
- film transistor
- insulating film
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000010409 thin film Substances 0.000 title claims abstract description 68
- 239000004973 liquid crystal related substance Substances 0.000 title claims abstract description 29
- 238000000034 method Methods 0.000 title claims abstract description 10
- 239000010408 film Substances 0.000 claims abstract description 102
- 239000000758 substrate Substances 0.000 claims abstract description 70
- 238000004519 manufacturing process Methods 0.000 claims description 21
- 239000004065 semiconductor Substances 0.000 claims description 21
- 238000001312 dry etching Methods 0.000 claims description 13
- 238000005530 etching Methods 0.000 claims description 12
- 238000009413 insulation Methods 0.000 abstract 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- 229920005591 polysilicon Polymers 0.000 description 7
- 238000000206 photolithography Methods 0.000 description 6
- 235000012239 silicon dioxide Nutrition 0.000 description 5
- 239000000377 silicon dioxide Substances 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 4
- 238000004544 sputter deposition Methods 0.000 description 3
- 239000012535 impurity Substances 0.000 description 2
- 239000010410 layer Substances 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 239000003566 sealing material Substances 0.000 description 2
- OFIYHXOOOISSDN-UHFFFAOYSA-N tellanylidenegallium Chemical compound [Te]=[Ga] OFIYHXOOOISSDN-UHFFFAOYSA-N 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 101000988591 Homo sapiens Minor histocompatibility antigen H13 Proteins 0.000 description 1
- 102100029083 Minor histocompatibility antigen H13 Human genes 0.000 description 1
- 102100031083 Uteroglobin Human genes 0.000 description 1
- 108090000203 Uteroglobin Proteins 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 239000005388 borosilicate glass Substances 0.000 description 1
- 239000003086 colorant Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 239000007790 solid phase Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78642—Vertical transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Liquid Crystal (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【課題】 高速化および高性能化を図り、表示品位を高
くすることができる薄膜トランジスタおよびその製造方
法ならびに液晶表示装置を提供する。 【解決手段】 ゲート絶縁膜２２は、ＴＦＴ基板１２の
厚み方向一方から他方向きに向かう段部２６を含み、段
部２６に、ゲート電極部２３がサイドウォール状に付設
されているので、トランジスタ特性に大きく寄与するゲ
ート電極部２３の線幅は、実質的に段部２６に沿ったゲ
ート電極部２３の膜厚Ｔに、サイドウォール幅すなわち
ＴＦＴ基板１２の長さ方向に沿ったゲート電極部２３の
幅寸法Ｈを加えた値となる。それ故、ＴＦＴ基板１２の
厚み方向からみたゲート電極部２３の線幅を、従来の薄
膜トランジスタのゲート電極の線幅よりも微細化し得
る。
くすることができる薄膜トランジスタおよびその製造方
法ならびに液晶表示装置を提供する。 【解決手段】 ゲート絶縁膜２２は、ＴＦＴ基板１２の
厚み方向一方から他方向きに向かう段部２６を含み、段
部２６に、ゲート電極部２３がサイドウォール状に付設
されているので、トランジスタ特性に大きく寄与するゲ
ート電極部２３の線幅は、実質的に段部２６に沿ったゲ
ート電極部２３の膜厚Ｔに、サイドウォール幅すなわち
ＴＦＴ基板１２の長さ方向に沿ったゲート電極部２３の
幅寸法Ｈを加えた値となる。それ故、ＴＦＴ基板１２の
厚み方向からみたゲート電極部２３の線幅を、従来の薄
膜トランジスタのゲート電極の線幅よりも微細化し得
る。
Description
【０００１】
【発明の属する技術分野】本発明は、薄膜トランジスタ
およびその製造方法ならびに液晶表示装置に関し、たと
えば液晶フラットパネルディスプレイなどの表示装置に
好適に用いられる薄膜トランジスタおよびその製造方法
ならびに液晶表示装置に関する。本発明において、用語
「略平行」は「平行」を含む。
およびその製造方法ならびに液晶表示装置に関し、たと
えば液晶フラットパネルディスプレイなどの表示装置に
好適に用いられる薄膜トランジスタおよびその製造方法
ならびに液晶表示装置に関する。本発明において、用語
「略平行」は「平行」を含む。
【０００２】
【従来の技術】近年、液晶ディスプレイなどの表示装置
に用いられる駆動回路をディスプレイと同一基板上に作
りこむ、いわゆるドライバモノリシック型の液晶ディス
プレイの製造が行われており、さらに付加機能を有する
より高性能な回路を作りこむ、いわゆるシステムオンパ
ネルの構想が高まっている。そのために、従来のものよ
り高速かつ高性能な薄膜トランジスタを製造する技術が
必要である。
に用いられる駆動回路をディスプレイと同一基板上に作
りこむ、いわゆるドライバモノリシック型の液晶ディス
プレイの製造が行われており、さらに付加機能を有する
より高性能な回路を作りこむ、いわゆるシステムオンパ
ネルの構想が高まっている。そのために、従来のものよ
り高速かつ高性能な薄膜トランジスタを製造する技術が
必要である。
【０００３】図７は、従来の一般的な薄膜トランジスタ
１の製造工程を段階的に示す断面図である。この薄膜ト
ランジスタ１を作製する際には、図７（ａ）に示すよう
に、ガラス基板２上に順次ベースコート膜３、半導体層
４、ゲート絶縁膜５を形成していき、このゲート絶縁膜
５上にゲート電極６を形成する。なお、半導体層４およ
びゲート電極６に所望のパターンを形成する際には、化
学気相成長法またはスパッタ法によって膜を堆積し、フ
ォトリソグラフィによってレジストなどの有機膜に所望
のパターンを形成する。次に、ウェットエッチングまた
はドライエッチングによって不要領域の膜を除去する。
その後、図７（ｂ）に示すように、イオンドーピング法
などによって半導体膜４に高濃度の不純物を注入してソ
ース領域４ａとドレイン領域４ｂとを形成し、層間絶縁
膜７を堆積し、コンタクトホール７ａ，７ｂを形成し、
ソース電極８およびドレイン電極９をそれぞれ形成す
る。
１の製造工程を段階的に示す断面図である。この薄膜ト
ランジスタ１を作製する際には、図７（ａ）に示すよう
に、ガラス基板２上に順次ベースコート膜３、半導体層
４、ゲート絶縁膜５を形成していき、このゲート絶縁膜
５上にゲート電極６を形成する。なお、半導体層４およ
びゲート電極６に所望のパターンを形成する際には、化
学気相成長法またはスパッタ法によって膜を堆積し、フ
ォトリソグラフィによってレジストなどの有機膜に所望
のパターンを形成する。次に、ウェットエッチングまた
はドライエッチングによって不要領域の膜を除去する。
その後、図７（ｂ）に示すように、イオンドーピング法
などによって半導体膜４に高濃度の不純物を注入してソ
ース領域４ａとドレイン領域４ｂとを形成し、層間絶縁
膜７を堆積し、コンタクトホール７ａ，７ｂを形成し、
ソース電極８およびドレイン電極９をそれぞれ形成す
る。
【０００４】ところで、薄膜トランジスタの性能は様々
なパラメータによって決定される。具体的にこれらパラ
メータは、半導体膜の結晶の状態、ゲート絶縁膜の膜
厚、ゲート電極の線幅などがあり、それらの中で特にゲ
ート電極の線幅を微細化することによって、トランジス
タの高速化、高性能化とともに画素電極のトランジスタ
サイズを縮小し、画素の開口率を向上し、より明るいデ
ィスプレイを実現することが望まれている。
なパラメータによって決定される。具体的にこれらパラ
メータは、半導体膜の結晶の状態、ゲート絶縁膜の膜
厚、ゲート電極の線幅などがあり、それらの中で特にゲ
ート電極の線幅を微細化することによって、トランジス
タの高速化、高性能化とともに画素電極のトランジスタ
サイズを縮小し、画素の開口率を向上し、より明るいデ
ィスプレイを実現することが望まれている。
【０００５】
【発明が解決しようとする課題】このような従来の技術
においては、液晶ディスプレイなどの大形絶縁性基板上
にゲート電極のパターンを形成する場合、そのゲート電
極６の線幅の解像度は、露光装置の性能によって決定さ
れる。現状、半導体の製造プロセスにおいて、線幅の解
像度は約０．３μｍの値を実現しているのに対し、液晶
ディスプレイの製造プロセスにおいて、線幅の解像度は
約１．５μｍの値しか得られていないため、画素電極の
トランジスタサイズの縮小を図ることができず、画素の
開口率を向上することができない。それ故、薄膜トラン
ジスタの高速、高性能化の妨げとなっている。
においては、液晶ディスプレイなどの大形絶縁性基板上
にゲート電極のパターンを形成する場合、そのゲート電
極６の線幅の解像度は、露光装置の性能によって決定さ
れる。現状、半導体の製造プロセスにおいて、線幅の解
像度は約０．３μｍの値を実現しているのに対し、液晶
ディスプレイの製造プロセスにおいて、線幅の解像度は
約１．５μｍの値しか得られていないため、画素電極の
トランジスタサイズの縮小を図ることができず、画素の
開口率を向上することができない。それ故、薄膜トラン
ジスタの高速、高性能化の妨げとなっている。
【０００６】したがって本発明の目的は、高速化および
高性能化を図り、表示品位を高くすることができる薄膜
トランジスタおよびその製造方法ならびに液晶表示装置
を提供することである。
高性能化を図り、表示品位を高くすることができる薄膜
トランジスタおよびその製造方法ならびに液晶表示装置
を提供することである。
【０００７】
【課題を解決するための手段】本発明は、基板に半導体
膜を介して形成されるゲート絶縁膜であって、基板の厚
み方向一方から他方向きに向かう段部を含むゲート絶縁
膜と、ゲート絶縁膜の段部にサイドウォール状に少なく
とも付設されるゲート電極部と、ゲート電極部を基点と
して、ソース電極とドレイン電極とが互いに離反して配
設される前記ソース電極およびドレイン電極とを備える
ことを特徴とする薄膜トランジスタである。
膜を介して形成されるゲート絶縁膜であって、基板の厚
み方向一方から他方向きに向かう段部を含むゲート絶縁
膜と、ゲート絶縁膜の段部にサイドウォール状に少なく
とも付設されるゲート電極部と、ゲート電極部を基点と
して、ソース電極とドレイン電極とが互いに離反して配
設される前記ソース電極およびドレイン電極とを備える
ことを特徴とする薄膜トランジスタである。
【０００８】本発明に従えば、ソース電極とドレイン電
極とは、ゲート電極部を基点として互いに離反して配設
されており、ゲート絶縁膜は、基板の厚み方向一方から
他方向きに向かう段部を含み、この段部に、ゲート電極
部がサイドウォール状に付設されているので、トランジ
スタの特性に大きく寄与するゲート電極部の線幅は、実
質的に、段部に沿ったゲート電極部の膜厚に、サイドウ
ォール幅すなわち基板の長さ方向に沿ってゲート絶縁膜
に当接するゲート電極部の幅寸法を加えた値となる。そ
れ故、サイドウォール幅つまり基板の厚み方向からみた
ゲート電極部の線幅を、従来の薄膜トランジスタのゲー
ト電極の線幅よりも微細化することが可能となる。した
がって、ソース電極、ドレイン電極間の距離を、従来の
薄膜トランジスタよりも短縮することができ、素子の移
動速度を高めて、より高速かつ高性能な薄膜トランジス
タを作製することができる。また、ゲート電極部の微細
化が可能となることによって、基板の厚み方向からみた
トランジスタサイズを従来のものより縮小することがで
き、画素の開口率を向上することができる。
極とは、ゲート電極部を基点として互いに離反して配設
されており、ゲート絶縁膜は、基板の厚み方向一方から
他方向きに向かう段部を含み、この段部に、ゲート電極
部がサイドウォール状に付設されているので、トランジ
スタの特性に大きく寄与するゲート電極部の線幅は、実
質的に、段部に沿ったゲート電極部の膜厚に、サイドウ
ォール幅すなわち基板の長さ方向に沿ってゲート絶縁膜
に当接するゲート電極部の幅寸法を加えた値となる。そ
れ故、サイドウォール幅つまり基板の厚み方向からみた
ゲート電極部の線幅を、従来の薄膜トランジスタのゲー
ト電極の線幅よりも微細化することが可能となる。した
がって、ソース電極、ドレイン電極間の距離を、従来の
薄膜トランジスタよりも短縮することができ、素子の移
動速度を高めて、より高速かつ高性能な薄膜トランジス
タを作製することができる。また、ゲート電極部の微細
化が可能となることによって、基板の厚み方向からみた
トランジスタサイズを従来のものより縮小することがで
き、画素の開口率を向上することができる。
【０００９】また本発明は、基板に半導体膜を介して形
成されるゲート絶縁膜であって、第１平坦部と、この第
１平坦部に段部を介して連続してかつ略平行に配設され
る第２平坦部とを含むゲート絶縁膜と、段部にサイドウ
ォール状に少なくとも付設されるゲート電極部と、第１
および第２平坦部にそれぞれ設けられるソース電極およ
びドレイン電極とを有することを特徴とする薄膜トラン
ジスタである。
成されるゲート絶縁膜であって、第１平坦部と、この第
１平坦部に段部を介して連続してかつ略平行に配設され
る第２平坦部とを含むゲート絶縁膜と、段部にサイドウ
ォール状に少なくとも付設されるゲート電極部と、第１
および第２平坦部にそれぞれ設けられるソース電極およ
びドレイン電極とを有することを特徴とする薄膜トラン
ジスタである。
【００１０】本発明に従えば、ゲート絶縁膜は基板に半
導体膜を介して形成され、ゲート絶縁膜は第１平坦部と
段部と第２平坦部とを含んでいる。段部にはゲート電極
部がサイドウォール状に付設され、第１および第２平坦
部には、ソース電極およびドレイン電極がそれぞれ設け
られるので、トランジスタの特性に大きく寄与するゲー
ト電極部の線幅は、実質的に、段部に沿ったゲート電極
部の膜厚に、サイドウォール幅すなわち基板の長さ方向
に沿ってゲート絶縁膜に当接するゲート電極部の幅寸法
を加えた値となる。それ故、サイドウォール幅つまり基
板の厚み方向からみたゲート電極部の線幅を、従来の薄
膜トランジスタのゲート電極の線幅よりも微細化するこ
とが可能となる。したがって、ソース電極、ドレイン電
極間の距離を、従来の薄膜トランジスタよりも短縮する
ことができ、素子の移動速度を高めて、より高速かつ高
性能な薄膜トランジスタを作製することができる。ま
た、ゲート電極部の微細化が可能となることによって、
基板の厚み方向からみたトランジスタサイズを従来のも
のよりも縮小することができ、画素の開口率を向上する
ことができる。
導体膜を介して形成され、ゲート絶縁膜は第１平坦部と
段部と第２平坦部とを含んでいる。段部にはゲート電極
部がサイドウォール状に付設され、第１および第２平坦
部には、ソース電極およびドレイン電極がそれぞれ設け
られるので、トランジスタの特性に大きく寄与するゲー
ト電極部の線幅は、実質的に、段部に沿ったゲート電極
部の膜厚に、サイドウォール幅すなわち基板の長さ方向
に沿ってゲート絶縁膜に当接するゲート電極部の幅寸法
を加えた値となる。それ故、サイドウォール幅つまり基
板の厚み方向からみたゲート電極部の線幅を、従来の薄
膜トランジスタのゲート電極の線幅よりも微細化するこ
とが可能となる。したがって、ソース電極、ドレイン電
極間の距離を、従来の薄膜トランジスタよりも短縮する
ことができ、素子の移動速度を高めて、より高速かつ高
性能な薄膜トランジスタを作製することができる。ま
た、ゲート電極部の微細化が可能となることによって、
基板の厚み方向からみたトランジスタサイズを従来のも
のよりも縮小することができ、画素の開口率を向上する
ことができる。
【００１１】また本発明は、ゲート電極部は、ドライエ
ッチングによるエッチバックによって、段部にサイドウ
ォール状に形成されることを特徴とする。
ッチングによるエッチバックによって、段部にサイドウ
ォール状に形成されることを特徴とする。
【００１２】本発明に従えば、ドライエッチングによる
エッチバックによって、段部に、ゲート電極部を所望の
サイドウォール状に形成することができ、それ故、ゲー
ト電極部の微細化を簡単に実現することができる。
エッチバックによって、段部に、ゲート電極部を所望の
サイドウォール状に形成することができ、それ故、ゲー
ト電極部の微細化を簡単に実現することができる。
【００１３】また本発明は、基板に段差部分を形成する
工程と、段差部分を跨ぐように基板に半導体領域を形成
する工程と、基板に半導体膜を介して、かつ、段差部分
の形状に沿った部分を少なくとも含んでゲート絶縁膜を
形成する工程と、ゲート絶縁膜のうち、前記段差部分の
形状に沿った部分にゲート電極部をサイドウォール状に
形成する工程とを有することを特徴とする薄膜トランジ
スタの製造方法である。
工程と、段差部分を跨ぐように基板に半導体領域を形成
する工程と、基板に半導体膜を介して、かつ、段差部分
の形状に沿った部分を少なくとも含んでゲート絶縁膜を
形成する工程と、ゲート絶縁膜のうち、前記段差部分の
形状に沿った部分にゲート電極部をサイドウォール状に
形成する工程とを有することを特徴とする薄膜トランジ
スタの製造方法である。
【００１４】本発明に従えば、薄膜トランジスタを製造
する際には、基板に段差部分を形成し、基板に半導体膜
を介して、かつ、段差部分の形状に沿った部分を少なく
とも含んでゲート絶縁膜を形成する。その後、ゲート絶
縁膜のうち、段差部分の形状に沿った部分にゲート電極
部をサイドウォール状に形成するので、トランジスタの
特性に大きく寄与するゲート電極部の線幅は、実質的
に、段部に沿ったゲート電極部の膜厚に、サイドウォー
ル幅すなわち基板の長さ方向に沿ってゲート絶縁膜に当
接するゲート電極部の幅寸法を加えた値となる。それ
故、サイドウォール幅つまり基板の厚み方向からみたゲ
ート電極部の線幅を、従来の薄膜トランジスタのゲート
電極の線幅よりも微細化することが可能となる。したが
って、ソース電極、ドレイン電極間の距離を、従来の薄
膜トランジスタよりも短縮することができ、素子の移動
速度を高めて、より高速かつ高性能な薄膜トランジスタ
を作製することができる。また、ゲート電極部の微細化
が可能となることによって、基板の厚み方向からみたト
ランジスタサイズを従来のものよりも縮小することがで
き、画素の開口率を向上することができる。
する際には、基板に段差部分を形成し、基板に半導体膜
を介して、かつ、段差部分の形状に沿った部分を少なく
とも含んでゲート絶縁膜を形成する。その後、ゲート絶
縁膜のうち、段差部分の形状に沿った部分にゲート電極
部をサイドウォール状に形成するので、トランジスタの
特性に大きく寄与するゲート電極部の線幅は、実質的
に、段部に沿ったゲート電極部の膜厚に、サイドウォー
ル幅すなわち基板の長さ方向に沿ってゲート絶縁膜に当
接するゲート電極部の幅寸法を加えた値となる。それ
故、サイドウォール幅つまり基板の厚み方向からみたゲ
ート電極部の線幅を、従来の薄膜トランジスタのゲート
電極の線幅よりも微細化することが可能となる。したが
って、ソース電極、ドレイン電極間の距離を、従来の薄
膜トランジスタよりも短縮することができ、素子の移動
速度を高めて、より高速かつ高性能な薄膜トランジスタ
を作製することができる。また、ゲート電極部の微細化
が可能となることによって、基板の厚み方向からみたト
ランジスタサイズを従来のものよりも縮小することがで
き、画素の開口率を向上することができる。
【００１５】また本発明は、前記ゲート電極部を形成す
る工程において、ゲート電極部は、ドライエッチングに
よるエッチバックによって、段差部分の形状に沿った部
分にサイドウォール状に形成されることを特徴とする。
る工程において、ゲート電極部は、ドライエッチングに
よるエッチバックによって、段差部分の形状に沿った部
分にサイドウォール状に形成されることを特徴とする。
【００１６】本発明に従えば、ドライエッチングによる
エッチバックによって、段差部分の形状に沿った部分
に、ゲート電極をサイドウォール状に形成することがで
き、それ故、ゲート電極の微細化を簡単に実現すること
ができる。
エッチバックによって、段差部分の形状に沿った部分
に、ゲート電極をサイドウォール状に形成することがで
き、それ故、ゲート電極の微細化を簡単に実現すること
ができる。
【００１７】また本発明は、前記薄膜トランジスタを画
素部または駆動回路部の少なくとも一方に用いる液晶表
示装置である。
素部または駆動回路部の少なくとも一方に用いる液晶表
示装置である。
【００１８】本発明に従えば、高速化および高性能化を
図り、表示品位を高くすることができる薄膜トランジス
タを用いた液晶表示装置を実現することができる。
図り、表示品位を高くすることができる薄膜トランジス
タを用いた液晶表示装置を実現することができる。
【００１９】
【発明の実施の形態】図１は、本発明の実施形態に係る
薄膜トランジスタ１１の断面図（図３のＡ−Ａ線断面
図）であり、図２は、液晶表示装置１０の概略斜視図で
あり、図３は、シングルゲート薄膜トランジスタ１１の
部分平面図である。液晶表示装置１０は、薄膜トランジ
スタ１１を能動素子とするアクティブマトリックス型カ
ラー液晶表示パネルであり、テレビおよびビデオカメラ
用のモニタあるいはノートパソコンのディスプレイとし
て好適に用いられるものである。液晶表示装置１０は、
絶縁性の薄膜トランジスタ基板１２（以下、ＴＦＴ基板
１２と呼ぶ）と、対向基板１３と、図示外のシール材
と、液晶とを備えている。ＴＦＴ基板１２および対向基
板１３は、シール材によって所定間隔を隔てて対向状に
配設され、ＴＦＴ基板１２と対向基板１３との間には、
液晶が封入されている。各基板１２，１３はたとえば硼
けい酸ガラスなどから矩形状に形成されている。
薄膜トランジスタ１１の断面図（図３のＡ−Ａ線断面
図）であり、図２は、液晶表示装置１０の概略斜視図で
あり、図３は、シングルゲート薄膜トランジスタ１１の
部分平面図である。液晶表示装置１０は、薄膜トランジ
スタ１１を能動素子とするアクティブマトリックス型カ
ラー液晶表示パネルであり、テレビおよびビデオカメラ
用のモニタあるいはノートパソコンのディスプレイとし
て好適に用いられるものである。液晶表示装置１０は、
絶縁性の薄膜トランジスタ基板１２（以下、ＴＦＴ基板
１２と呼ぶ）と、対向基板１３と、図示外のシール材
と、液晶とを備えている。ＴＦＴ基板１２および対向基
板１３は、シール材によって所定間隔を隔てて対向状に
配設され、ＴＦＴ基板１２と対向基板１３との間には、
液晶が封入されている。各基板１２，１３はたとえば硼
けい酸ガラスなどから矩形状に形成されている。
【００２０】ＴＦＴ基板１２には、ゲート配線１４とソ
ース配線１５とがマトリックス状に配設され、それらの
交点付近部には、薄膜トランジスタ１１および透明な画
素電極１６がそれぞれ接続されている。対向基板１３に
は、共通電極１７とカラーフィルター１８とが配設され
ている。ＴＦＴ基板１２と対向基板１３とを二枚の偏光
板１９，２０で挟み白色光を入射させると、透過型の表
示装置となる。カラーフィルター１８は赤Ｒ、緑Ｇ、青
Ｂの三原色から成り、各画素電極１６に対応して配置さ
れる。
ース配線１５とがマトリックス状に配設され、それらの
交点付近部には、薄膜トランジスタ１１および透明な画
素電極１６がそれぞれ接続されている。対向基板１３に
は、共通電極１７とカラーフィルター１８とが配設され
ている。ＴＦＴ基板１２と対向基板１３とを二枚の偏光
板１９，２０で挟み白色光を入射させると、透過型の表
示装置となる。カラーフィルター１８は赤Ｒ、緑Ｇ、青
Ｂの三原色から成り、各画素電極１６に対応して配置さ
れる。
【００２１】薄膜トランジスタ１１（ＴＦＴ：Thin Fil
m Transistor）は、ＴＦＴ基板１２に半導体膜２１を介
して形成されたゲート絶縁膜２２と、ゲート電極部２３
と、ソース電極２４およびドレイン電極２５とを有す
る。なお、図１には、ＴＦＴ基板１２の厚み方向一方が
上方に、厚み方向他方が下方に示され、主走査方向およ
び副走査方向の一方である画素電極１６の並び方向一方
が左方に、並び方向他方が右方に示される。図１におけ
るＴＦＴ基板１２の上面部１２ａのうち左側約１／３部
分には、後述する段部２６を形成するためのベースコー
ト膜としてたとえば二酸化シリコンなどの絶縁膜２７が
堆積されている。この絶縁膜２７の上面部２７ａの大部
分から右側面部（段差部分ともいう）２７ｂ、ＴＦＴ基
板１２の上面部１２ａのうち左右方向中央付近部および
右半部にわたる部分には、半導体膜２１であるポリシリ
コン膜が連続して積層されている。さらに、ポリシリコ
ン膜全体と、その他の基板上面部１２ａおよび絶縁膜２
７の上面部２７ａとを覆うゲート絶縁膜２２が形成され
ている。ゲート絶縁膜２２としては、たとえば二酸化シ
リコンなどが適用されている。
m Transistor）は、ＴＦＴ基板１２に半導体膜２１を介
して形成されたゲート絶縁膜２２と、ゲート電極部２３
と、ソース電極２４およびドレイン電極２５とを有す
る。なお、図１には、ＴＦＴ基板１２の厚み方向一方が
上方に、厚み方向他方が下方に示され、主走査方向およ
び副走査方向の一方である画素電極１６の並び方向一方
が左方に、並び方向他方が右方に示される。図１におけ
るＴＦＴ基板１２の上面部１２ａのうち左側約１／３部
分には、後述する段部２６を形成するためのベースコー
ト膜としてたとえば二酸化シリコンなどの絶縁膜２７が
堆積されている。この絶縁膜２７の上面部２７ａの大部
分から右側面部（段差部分ともいう）２７ｂ、ＴＦＴ基
板１２の上面部１２ａのうち左右方向中央付近部および
右半部にわたる部分には、半導体膜２１であるポリシリ
コン膜が連続して積層されている。さらに、ポリシリコ
ン膜全体と、その他の基板上面部１２ａおよび絶縁膜２
７の上面部２７ａとを覆うゲート絶縁膜２２が形成され
ている。ゲート絶縁膜２２としては、たとえば二酸化シ
リコンなどが適用されている。
【００２２】ゲート絶縁膜２２は、第１，第２，第３平
坦部２８，２９，３０と段部２６とを含む。つまり、絶
縁膜２７上のポリシリコン膜および絶縁膜２７上の左端
部には、ゲート絶縁膜２２のうち最も高段の第１平坦部
２８が形成され、この第１平坦部２８の右端から、段差
部分２７ｂの形状に沿って直角かつ下方向きに所定小距
離延びる段部２６が形成されている。段部２６の下端か
ら右方に所定小距離延びる第２平坦部２９が形成され、
さらに、この第２平坦部２９の右端に連続しかつ第２平
坦部２９よりもやや低段の第３平坦部３０が形成されて
いる。これら第１〜第３平坦部２８〜３０は略平行に配
設されている。段部２６およびこの段部２６に連なる第
２平坦部２９の一端側部分には、ゲート電極部（サイド
ウォールともいう）２３がサイドウォール状に形成され
ている。この際、薄膜トランジスタ１１のゲート電極部
２３とゲート配線１４とを電気的に接続するため、ゲー
ト配線１４の一部が段部２６の一部を覆うようにオーバ
ーラップ部３１を設けてレイアウトするようになってい
る（図３参照）。
坦部２８，２９，３０と段部２６とを含む。つまり、絶
縁膜２７上のポリシリコン膜および絶縁膜２７上の左端
部には、ゲート絶縁膜２２のうち最も高段の第１平坦部
２８が形成され、この第１平坦部２８の右端から、段差
部分２７ｂの形状に沿って直角かつ下方向きに所定小距
離延びる段部２６が形成されている。段部２６の下端か
ら右方に所定小距離延びる第２平坦部２９が形成され、
さらに、この第２平坦部２９の右端に連続しかつ第２平
坦部２９よりもやや低段の第３平坦部３０が形成されて
いる。これら第１〜第３平坦部２８〜３０は略平行に配
設されている。段部２６およびこの段部２６に連なる第
２平坦部２９の一端側部分には、ゲート電極部（サイド
ウォールともいう）２３がサイドウォール状に形成され
ている。この際、薄膜トランジスタ１１のゲート電極部
２３とゲート配線１４とを電気的に接続するため、ゲー
ト配線１４の一部が段部２６の一部を覆うようにオーバ
ーラップ部３１を設けてレイアウトするようになってい
る（図３参照）。
【００２３】半導体膜２１には、第１平坦部２８に略対
応する位置にソース領域３２が形成されるとともに、第
２平坦部に略対応する位置にドレイン領域３３が形成さ
れている。これらゲート絶縁膜２２およびゲート電極部
２３の上面部には、層間絶縁膜３４が堆積されている。
層間絶縁膜３４において第１平坦部２８に対応する位置
には、ソース電極２４が形成され、第２平坦部２９に対
応する位置には、ドレイン電極２５が形成されている。
ソース電極２４とドレイン電極２５とは、ソース配線１
５と透明な画素電極１６とにそれぞれ電気的に接続され
ている。また、ソース電極２４とドレイン電極２５と
は、ゲート電極部２３を基点として互いに離反して配設
されている。
応する位置にソース領域３２が形成されるとともに、第
２平坦部に略対応する位置にドレイン領域３３が形成さ
れている。これらゲート絶縁膜２２およびゲート電極部
２３の上面部には、層間絶縁膜３４が堆積されている。
層間絶縁膜３４において第１平坦部２８に対応する位置
には、ソース電極２４が形成され、第２平坦部２９に対
応する位置には、ドレイン電極２５が形成されている。
ソース電極２４とドレイン電極２５とは、ソース配線１
５と透明な画素電極１６とにそれぞれ電気的に接続され
ている。また、ソース電極２４とドレイン電極２５と
は、ゲート電極部２３を基点として互いに離反して配設
されている。
【００２４】図４は、薄膜トランジスタ１１の製造工程
を段階的に示す断面図であり、図５は、薄膜トランジス
タ１１の製造工程のフローチャートである。ここで、Ｓ
ｉ（ｉ＝１，２，３，…）はステップを示す。薄膜トラ
ンジスタ１１を製造する際には、図４（ａ）および図５
のステップ１に示すように、ＴＦＴ基板１２の上面部１
２ａに、ベースコート膜としてたとえば二酸化シリコン
などの絶縁膜２７を、化学気相成長法（ＣＶＤ法：Chem
ical Vapor Deposition）またはスパッタ法によって約
５００ｎｍ堆積させる。なお、このベースコート膜の必
要膜厚は、次工程で形成する段部２６の大きさ、さらに
は後の工程で形成するゲート電極部２３の幅Ｈなどのパ
ラメータによって設計され決定される。次に、フォトリ
ソグラフィによって段部２６を形成する領域Ｓが開口さ
れるようにレジストでパターンを形成し、ドライエッチ
ングまたはウェットエッチングによって開口部の二酸化
シリコンをエッチングして段差部分２７ｂを形成する。
なお、図４（Ａ）に示すように、ＴＦＴ基板１２Ａを直
接エッチングする方法によって段差部分３５を形成する
ことも可能である。この場合には、絶縁膜２７が不要と
なるので図４（ａ）の場合よりも部品点数を削減するこ
とができる。特に、絶縁膜をＴＦＴ基板１２の厚さ方向
に積層するのではなく、基板自体を直接エッチングする
ことによって段差部分３５を形成することができるの
で、薄膜トランジスタの基板の厚み方向の薄形化を図る
ことが可能となる。
を段階的に示す断面図であり、図５は、薄膜トランジス
タ１１の製造工程のフローチャートである。ここで、Ｓ
ｉ（ｉ＝１，２，３，…）はステップを示す。薄膜トラ
ンジスタ１１を製造する際には、図４（ａ）および図５
のステップ１に示すように、ＴＦＴ基板１２の上面部１
２ａに、ベースコート膜としてたとえば二酸化シリコン
などの絶縁膜２７を、化学気相成長法（ＣＶＤ法：Chem
ical Vapor Deposition）またはスパッタ法によって約
５００ｎｍ堆積させる。なお、このベースコート膜の必
要膜厚は、次工程で形成する段部２６の大きさ、さらに
は後の工程で形成するゲート電極部２３の幅Ｈなどのパ
ラメータによって設計され決定される。次に、フォトリ
ソグラフィによって段部２６を形成する領域Ｓが開口さ
れるようにレジストでパターンを形成し、ドライエッチ
ングまたはウェットエッチングによって開口部の二酸化
シリコンをエッチングして段差部分２７ｂを形成する。
なお、図４（Ａ）に示すように、ＴＦＴ基板１２Ａを直
接エッチングする方法によって段差部分３５を形成する
ことも可能である。この場合には、絶縁膜２７が不要と
なるので図４（ａ）の場合よりも部品点数を削減するこ
とができる。特に、絶縁膜をＴＦＴ基板１２の厚さ方向
に積層するのではなく、基板自体を直接エッチングする
ことによって段差部分３５を形成することができるの
で、薄膜トランジスタの基板の厚み方向の薄形化を図る
ことが可能となる。
【００２５】次に図４（ｂ）および図５のステップ２，
３，４に示すように、たとえば熱による固相成長または
レーザ照射などの手法を用いて、段差部分２７ｂを跨ぐ
ようにアモルファスシリコン膜を結晶化し、所望のポリ
シリコン膜２１に変化させる。形成されたポリシリコン
膜２１はフォトリソグラフィとエッチングによってパタ
ーン形成される。この際、段差部分２７ｂの一部をゲー
ト配線１４の一部でもって覆うようにレイアウトする。
所望のレイアウトとなるようにポリシリコン膜２１をパ
ターン形成した後、ゲート絶縁膜２２としてたとえば二
酸化シリコンなどを化学気相成長法またはスパッタ法に
よって約１００ｎｍ程度堆積させ、次にゲート電極部２
３であるゲート電極膜を約５００ｎｍ程度堆積する。こ
こで、ゲート電極膜２３のパターンをフォトリソグラフ
ィによって形成するが、配線となる領域のみをフォトリ
ソグラフィで形成する。
３，４に示すように、たとえば熱による固相成長または
レーザ照射などの手法を用いて、段差部分２７ｂを跨ぐ
ようにアモルファスシリコン膜を結晶化し、所望のポリ
シリコン膜２１に変化させる。形成されたポリシリコン
膜２１はフォトリソグラフィとエッチングによってパタ
ーン形成される。この際、段差部分２７ｂの一部をゲー
ト配線１４の一部でもって覆うようにレイアウトする。
所望のレイアウトとなるようにポリシリコン膜２１をパ
ターン形成した後、ゲート絶縁膜２２としてたとえば二
酸化シリコンなどを化学気相成長法またはスパッタ法に
よって約１００ｎｍ程度堆積させ、次にゲート電極部２
３であるゲート電極膜を約５００ｎｍ程度堆積する。こ
こで、ゲート電極膜２３のパターンをフォトリソグラフ
ィによって形成するが、配線となる領域のみをフォトリ
ソグラフィで形成する。
【００２６】ここで、図６は、ダブルゲート薄膜トラン
ジスタ１１Ａの部分平面図である。ただし、図２と同一
の部材には同一の符号を付し、その説明は適宜省略す
る。前記配線となる領域を形成する際、図２、図６に示
すように、薄膜トランジスタ１１，１１Ａとゲート配線
１４とを電気的に接続するため、ゲート配線１４の一部
が段部２６，２６Ａの一部を覆うようにオーバーラップ
部３１，３１Ａを設けてレイアウトする。この状態でド
ライエッチングによるエッチバックによって、ゲート配
線１４を形成するとともに、段部２６の側壁に膜残りが
生じ、所望のサイドウォール状に形成される。このゲー
ト電極膜２３つまりサイドウォール２３を形成する際に
は、段部２６のテーパ度、ゲート絶縁膜２２のカバレッ
ジ、ゲート電極膜２２のドライエッチングの条件などの
パラメータの組合わせによって、所望のサイドウォール
形状が得られるように適宜調整し、決定する。その後、
図４（ｃ）に示すように、イオンドーピング法などによ
ってポリシリコン膜２１に高濃度の不純物を注入して、
ソース領域３２とドレイン領域３３とを形成し、層間絶
縁膜３４を堆積する。次に、コンタクトホール３４ａ，
３４ｂを形成し、ソース電極２４およびドレイン電極２
５をそれぞれ形成する。
ジスタ１１Ａの部分平面図である。ただし、図２と同一
の部材には同一の符号を付し、その説明は適宜省略す
る。前記配線となる領域を形成する際、図２、図６に示
すように、薄膜トランジスタ１１，１１Ａとゲート配線
１４とを電気的に接続するため、ゲート配線１４の一部
が段部２６，２６Ａの一部を覆うようにオーバーラップ
部３１，３１Ａを設けてレイアウトする。この状態でド
ライエッチングによるエッチバックによって、ゲート配
線１４を形成するとともに、段部２６の側壁に膜残りが
生じ、所望のサイドウォール状に形成される。このゲー
ト電極膜２３つまりサイドウォール２３を形成する際に
は、段部２６のテーパ度、ゲート絶縁膜２２のカバレッ
ジ、ゲート電極膜２２のドライエッチングの条件などの
パラメータの組合わせによって、所望のサイドウォール
形状が得られるように適宜調整し、決定する。その後、
図４（ｃ）に示すように、イオンドーピング法などによ
ってポリシリコン膜２１に高濃度の不純物を注入して、
ソース領域３２とドレイン領域３３とを形成し、層間絶
縁膜３４を堆積する。次に、コンタクトホール３４ａ，
３４ｂを形成し、ソース電極２４およびドレイン電極２
５をそれぞれ形成する。
【００２７】以上説明した薄膜トランジスタ１１（１１
Ａ）の製造方法を用いると、形成されたサイドウォール
２３の膜厚Ｔと幅Ｈとの合計値Ｔ＋Ｈが実質的なゲート
線幅として薄膜トランジスタ１１（１１Ａ）を動作させ
るため、たとえばサイドウォール２３の膜厚Ｔが０．５
μｍ、幅Ｈが０．２μｍに形成されれば、実質的なゲー
ト線幅は、０．５μｍに０．２μｍを加えた０．７μｍ
となり、前記従来のフォトリソグラフィで形成し得る最
小線幅１．５μｍの半分以下の微細なゲート線幅の薄膜
トランジスタ１１（１１Ａ）を製造することが可能とな
る。したがって、ソース電極２４、ドレイン電極２５間
の距離を、従来の薄膜トランジスタよりも短縮すること
ができ、素子の移動速度を高めて、より高速かつ高性能
な薄膜トランジスタを作製することができる。
Ａ）の製造方法を用いると、形成されたサイドウォール
２３の膜厚Ｔと幅Ｈとの合計値Ｔ＋Ｈが実質的なゲート
線幅として薄膜トランジスタ１１（１１Ａ）を動作させ
るため、たとえばサイドウォール２３の膜厚Ｔが０．５
μｍ、幅Ｈが０．２μｍに形成されれば、実質的なゲー
ト線幅は、０．５μｍに０．２μｍを加えた０．７μｍ
となり、前記従来のフォトリソグラフィで形成し得る最
小線幅１．５μｍの半分以下の微細なゲート線幅の薄膜
トランジスタ１１（１１Ａ）を製造することが可能とな
る。したがって、ソース電極２４、ドレイン電極２５間
の距離を、従来の薄膜トランジスタよりも短縮すること
ができ、素子の移動速度を高めて、より高速かつ高性能
な薄膜トランジスタを作製することができる。
【００２８】以上説明した薄膜トランジスタ１１（１１
Ａ）によれば、ソース電極２４とドレイン電極２５と
は、ゲート電極部２３を基点して互いに離反して配設さ
れており、ゲート絶縁膜２２は、ＴＦＴ基板１２の厚み
方向一方から他方向きに向かう段部２６を含み、この段
部２６に、ゲート電極部２３がサイドウォール状に付設
されているので、トランジスタの特性に大きく寄与する
ゲート電極部２３の線幅は、実質的に、段部２６に沿っ
たゲート電極部２３の膜厚Ｔに、サイドウォール幅すな
わちＴＦＴ基板１２の長さ方向に沿ったゲート電極部２
３の幅寸法Ｈを加えた値となる。それ故、サイドウォー
ル幅つまりＴＦＴ基板１２の厚み方向からみたゲート電
極部２３の線幅を、従来の薄膜トランジスタのゲート電
極の線幅よりも微細化することが可能となる。したがっ
て、ソース電極２４、ドレイン電極２５間の距離を、従
来の薄膜トランジスタよりも短縮することができ、素子
の移動速度を高めて、より高速かつ高性能な薄膜トラン
ジスタを作製することができる。また、ゲート電極部２
３の微細化が可能となることによって、ＴＦＴ基板１２
の厚み方向からみたトランジスタサイズを従来のものよ
り縮小することができ、画素の開口率を向上することが
できる。それ故、従来のものよりも高精細で明るい液晶
ディスプレイを実現することができる。また、ドライエ
ッチングによるエッチバックによって、段部２６に、ゲ
ート電極部２３を所望のサイドウォール状に形成するこ
とができ、それ故、ゲート電極部２３の微細化を簡単に
実現することができる。また、高速化および高性能化を
図り、表示品位を高くすることができる薄膜トランジス
タ１１（１１Ａ）を用いた液晶表示装置を実現すること
ができる。
Ａ）によれば、ソース電極２４とドレイン電極２５と
は、ゲート電極部２３を基点して互いに離反して配設さ
れており、ゲート絶縁膜２２は、ＴＦＴ基板１２の厚み
方向一方から他方向きに向かう段部２６を含み、この段
部２６に、ゲート電極部２３がサイドウォール状に付設
されているので、トランジスタの特性に大きく寄与する
ゲート電極部２３の線幅は、実質的に、段部２６に沿っ
たゲート電極部２３の膜厚Ｔに、サイドウォール幅すな
わちＴＦＴ基板１２の長さ方向に沿ったゲート電極部２
３の幅寸法Ｈを加えた値となる。それ故、サイドウォー
ル幅つまりＴＦＴ基板１２の厚み方向からみたゲート電
極部２３の線幅を、従来の薄膜トランジスタのゲート電
極の線幅よりも微細化することが可能となる。したがっ
て、ソース電極２４、ドレイン電極２５間の距離を、従
来の薄膜トランジスタよりも短縮することができ、素子
の移動速度を高めて、より高速かつ高性能な薄膜トラン
ジスタを作製することができる。また、ゲート電極部２
３の微細化が可能となることによって、ＴＦＴ基板１２
の厚み方向からみたトランジスタサイズを従来のものよ
り縮小することができ、画素の開口率を向上することが
できる。それ故、従来のものよりも高精細で明るい液晶
ディスプレイを実現することができる。また、ドライエ
ッチングによるエッチバックによって、段部２６に、ゲ
ート電極部２３を所望のサイドウォール状に形成するこ
とができ、それ故、ゲート電極部２３の微細化を簡単に
実現することができる。また、高速化および高性能化を
図り、表示品位を高くすることができる薄膜トランジス
タ１１（１１Ａ）を用いた液晶表示装置を実現すること
ができる。
【００２９】本発明の実施の他の形態として、液晶表示
装置を、モニタまたはノートパソコン用のディスプレイ
以外の種々の家電製品のディスプレイに用いることがで
きる。第１平坦部に対して第２平坦部を高段側に配置し
て、これら第１および第２平坦部の境界部分に形成され
る段部にゲート電極をサイドウォール状に付設すること
も可能である。この場合にもトランジスタの高速化、高
性能化およびトランジスタの縮小化による開口率の向上
を実現することができる。段部を、第１および第２平坦
部に対して段階的に変化する複数の段部分を含む形状に
することも可能である。また、第１および第２平坦部に
対して段部をテーパ状に形成してもよい。実質的なゲー
ト線幅は、必ずしも０．７μｍに限定されるものではな
い。その他、前記実施形態に、特許請求の範囲を逸脱し
ない範囲において種々の部分的変更を行う場合もある。
装置を、モニタまたはノートパソコン用のディスプレイ
以外の種々の家電製品のディスプレイに用いることがで
きる。第１平坦部に対して第２平坦部を高段側に配置し
て、これら第１および第２平坦部の境界部分に形成され
る段部にゲート電極をサイドウォール状に付設すること
も可能である。この場合にもトランジスタの高速化、高
性能化およびトランジスタの縮小化による開口率の向上
を実現することができる。段部を、第１および第２平坦
部に対して段階的に変化する複数の段部分を含む形状に
することも可能である。また、第１および第２平坦部に
対して段部をテーパ状に形成してもよい。実質的なゲー
ト線幅は、必ずしも０．７μｍに限定されるものではな
い。その他、前記実施形態に、特許請求の範囲を逸脱し
ない範囲において種々の部分的変更を行う場合もある。
【００３０】
【発明の効果】以上のように本発明によれば、ソース電
極とドレイン電極とは、ゲート電極部を基点として互い
に離反して配設されており、ゲート絶縁膜は、基板の厚
み方向一方から他方向きに向かう段部を含み、この段部
に、ゲート電極部がサイドウォール状に付設されている
ので、トランジスタの特性に大きく寄与するゲート電極
部の線幅は、実質的に、段部に沿ったゲート電極部の膜
厚に、サイドウォール幅すなわち基板の長さ方向に沿っ
たゲート電極部の幅寸法を加えた値となる。それ故、サ
イドウォール幅つまり基板の厚み方向からみたゲート電
極部の線幅を、従来の薄膜トランジスタのゲート電極の
線幅よりも微細化することが可能となる。したがって、
ソース電極、ドレイン電極間の距離を、従来の薄膜トラ
ンジスタよりも短縮することができ、素子の移動速度を
高めて、より高速かつ高性能な薄膜トランジスタを作製
することができる。また、ゲート電極部の微細化が可能
となることによって、基板の厚み方向からみたトランジ
スタサイズを従来のものより縮小することができ、画素
の開口率を向上することができる。それ故、たとえば従
来のものよりも高精細で明るい液晶ディスプレイを実現
することが可能となる。
極とドレイン電極とは、ゲート電極部を基点として互い
に離反して配設されており、ゲート絶縁膜は、基板の厚
み方向一方から他方向きに向かう段部を含み、この段部
に、ゲート電極部がサイドウォール状に付設されている
ので、トランジスタの特性に大きく寄与するゲート電極
部の線幅は、実質的に、段部に沿ったゲート電極部の膜
厚に、サイドウォール幅すなわち基板の長さ方向に沿っ
たゲート電極部の幅寸法を加えた値となる。それ故、サ
イドウォール幅つまり基板の厚み方向からみたゲート電
極部の線幅を、従来の薄膜トランジスタのゲート電極の
線幅よりも微細化することが可能となる。したがって、
ソース電極、ドレイン電極間の距離を、従来の薄膜トラ
ンジスタよりも短縮することができ、素子の移動速度を
高めて、より高速かつ高性能な薄膜トランジスタを作製
することができる。また、ゲート電極部の微細化が可能
となることによって、基板の厚み方向からみたトランジ
スタサイズを従来のものより縮小することができ、画素
の開口率を向上することができる。それ故、たとえば従
来のものよりも高精細で明るい液晶ディスプレイを実現
することが可能となる。
【００３１】また本発明によれば、ゲート絶縁膜は基板
に半導体膜を介して形成され、ゲート絶縁膜は第１平坦
部と段部と第２平坦部とを含んでいる。段部にはゲート
電極部がサイドウォール状に付設され、第１および第２
平坦部には、ソース電極およびドレイン電極がそれぞれ
設けられるので、トランジスタの特性に大きく寄与する
ゲート電極部の線幅は、実質的に、段部に沿ったゲート
電極部の膜厚に、サイドウォール幅すなわち基板の長さ
方向に沿ってゲート絶縁膜に当接するゲート電極部の幅
寸法を加えた値となる。それ故、サイドウォール幅つま
り基板の厚み方向からみたゲート電極部の線幅を、従来
の薄膜トランジスタのゲート電極の線幅よりも微細化す
ることが可能となる。したがって、ソース電極、ドレイ
ン電極間の距離を、従来の薄膜トランジスタよりも短縮
することができ、素子の移動速度を高めて、より高速か
つ高性能な薄膜トランジスタを作製することができる。
また、ゲート電極部の微細化が可能となることによっ
て、基板の厚み方向からみたトランジスタサイズを従来
のものよりも縮小することができ、画素の開口率を向上
することができる。それ故、たとえば従来のものよりも
高精細で明るい液晶ディスプレイを実現することが可能
となる。
に半導体膜を介して形成され、ゲート絶縁膜は第１平坦
部と段部と第２平坦部とを含んでいる。段部にはゲート
電極部がサイドウォール状に付設され、第１および第２
平坦部には、ソース電極およびドレイン電極がそれぞれ
設けられるので、トランジスタの特性に大きく寄与する
ゲート電極部の線幅は、実質的に、段部に沿ったゲート
電極部の膜厚に、サイドウォール幅すなわち基板の長さ
方向に沿ってゲート絶縁膜に当接するゲート電極部の幅
寸法を加えた値となる。それ故、サイドウォール幅つま
り基板の厚み方向からみたゲート電極部の線幅を、従来
の薄膜トランジスタのゲート電極の線幅よりも微細化す
ることが可能となる。したがって、ソース電極、ドレイ
ン電極間の距離を、従来の薄膜トランジスタよりも短縮
することができ、素子の移動速度を高めて、より高速か
つ高性能な薄膜トランジスタを作製することができる。
また、ゲート電極部の微細化が可能となることによっ
て、基板の厚み方向からみたトランジスタサイズを従来
のものよりも縮小することができ、画素の開口率を向上
することができる。それ故、たとえば従来のものよりも
高精細で明るい液晶ディスプレイを実現することが可能
となる。
【００３２】また本発明によれば、ドライエッチングに
よるエッチバックによって、段部に、ゲート電極部を所
望のサイドウォール状に形成することができ、それ故、
ゲート電極部の微細化を簡単に実現することができる。
よるエッチバックによって、段部に、ゲート電極部を所
望のサイドウォール状に形成することができ、それ故、
ゲート電極部の微細化を簡単に実現することができる。
【００３３】また本発明によれば、薄膜トランジスタを
製造する際には、基板に段差部分を形成し、基板に半導
体膜を介して、かつ、段差部分の形状に沿った部分を少
なくとも含んでゲート絶縁膜を形成する。その後、ゲー
ト絶縁膜のうち、段差部分の形状に沿った部分にゲート
電極部をサイドウォール状に形成するので、トランジス
タの特性に大きく寄与するゲート電極部の線幅は、実質
的に、段部に沿ったゲート電極部の膜厚に、サイドウォ
ール幅すなわち基板の長さ方向に沿ってゲート絶縁膜に
当接するゲート電極部の幅寸法を加えた値となる。それ
故、サイドウォール幅つまり基板の厚み方向からみたゲ
ート電極部の線幅を、従来の薄膜トランジスタのゲート
電極の線幅よりも微細化することが可能となる。したが
って、ソース電極、ドレイン電極間の距離を、従来の薄
膜トランジスタよりも短縮することができ、素子の移動
速度を高めて、より高速かつ高性能な薄膜トランジスタ
を作製することができる。また、ゲート電極部の微細化
が可能となることによって、基板の厚み方向からみたト
ランジスタサイズを従来のものよりも縮小することがで
き、画素の開口率を向上することができる。それ故、た
とえば、従来のものよりも高精細で明るい液晶ディスプ
レイを実現することができる。
製造する際には、基板に段差部分を形成し、基板に半導
体膜を介して、かつ、段差部分の形状に沿った部分を少
なくとも含んでゲート絶縁膜を形成する。その後、ゲー
ト絶縁膜のうち、段差部分の形状に沿った部分にゲート
電極部をサイドウォール状に形成するので、トランジス
タの特性に大きく寄与するゲート電極部の線幅は、実質
的に、段部に沿ったゲート電極部の膜厚に、サイドウォ
ール幅すなわち基板の長さ方向に沿ってゲート絶縁膜に
当接するゲート電極部の幅寸法を加えた値となる。それ
故、サイドウォール幅つまり基板の厚み方向からみたゲ
ート電極部の線幅を、従来の薄膜トランジスタのゲート
電極の線幅よりも微細化することが可能となる。したが
って、ソース電極、ドレイン電極間の距離を、従来の薄
膜トランジスタよりも短縮することができ、素子の移動
速度を高めて、より高速かつ高性能な薄膜トランジスタ
を作製することができる。また、ゲート電極部の微細化
が可能となることによって、基板の厚み方向からみたト
ランジスタサイズを従来のものよりも縮小することがで
き、画素の開口率を向上することができる。それ故、た
とえば、従来のものよりも高精細で明るい液晶ディスプ
レイを実現することができる。
【００３４】また本発明によれば、ドライエッチングに
よるエッチバックによって、段差部分の形状に沿った部
分に、ゲート電極をサイドウォール状に形成することが
でき、それ故、ゲート電極の微細化を簡単に実現するこ
とができる。
よるエッチバックによって、段差部分の形状に沿った部
分に、ゲート電極をサイドウォール状に形成することが
でき、それ故、ゲート電極の微細化を簡単に実現するこ
とができる。
【００３５】また本発明によれば、高速化および高性能
化を図り、表示品位を高くすることができる薄膜トラン
ジスタを用いた液晶表示装置を実現することができる。
化を図り、表示品位を高くすることができる薄膜トラン
ジスタを用いた液晶表示装置を実現することができる。
【図１】本発明の実施形態に係る薄膜トランジスタの断
面図である。
面図である。
【図２】液晶表示装置の概略斜視図である。
【図３】シングルゲート薄膜トランジスタの部分平面図
である。
である。
【図４】薄膜トランジスタの製造工程を段階的に示す断
面図である。
面図である。
【図５】薄膜トランジスタの製造工程のフローチャート
である。
である。
【図６】ダブルゲート薄膜トランジスタの部分平面図で
ある。
ある。
【図７】従来の薄膜トランジスタの製造工程を段階的に
示す断面図である。
示す断面図である。
１０ 液晶表示装置
１１，１１Ａ 薄膜トランジスタ
１２ ＴＦＴ基板
１６ 画素電極
２１ 半導体膜
２２ ゲート絶縁膜
２３ ゲート電極部
２４ ソース電極
２５ ドレイン電極
２６ 段部
２８ 第１平坦部
２９ 第２平坦部
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 2H092 JA25 JA34 JA38 JB22 JB31
KA04 KA12 MA13 MA18 NA07
NA22 NA29
5F110 AA01 AA04 BB02 CC02 CC09
CC10 DD13 DD21 EE22 EE28
FF02 FF12 FF28 FF29 GG02
GG13 GG22 HJ12 HM02 HM12
HM13 NN02 NN72 PP01 PP03
Claims (6)
- 【請求項１】 基板に半導体膜を介して形成されるゲー
ト絶縁膜であって、基板の厚み方向一方から他方向きに
向かう段部を含むゲート絶縁膜と、 ゲート絶縁膜の段部にサイドウォール状に少なくとも付
設されるゲート電極部と、 ゲート電極部を基点として、ソース電極とドレイン電極
とが互いに離反して配設される前記ソース電極およびド
レイン電極とを備えることを特徴とする薄膜トランジス
タ。 - 【請求項２】 基板に半導体膜を介して形成されるゲー
ト絶縁膜であって、第１平坦部と、この第１平坦部に段
部を介して連続してかつ略平行に配設される第２平坦部
とを含むゲート絶縁膜と、 段部にサイドウォール状に少なくとも付設されるゲート
電極部と、 第１および第２平坦部にそれぞれ設けられるソース電極
およびドレイン電極とを有することを特徴とする薄膜ト
ランジスタ。 - 【請求項３】 ゲート電極部は、ドライエッチングによ
るエッチバックによって、段部にサイドウォール状に形
成されることを特徴とする請求項１または２に記載の薄
膜トランジスタ。 - 【請求項４】 基板に段差部分を形成する工程と、 段差部分を跨ぐように基板に半導体領域を形成する工程
と、 基板に半導体膜を介して、かつ、段差部分の形状に沿っ
た部分を少なくとも含んでゲート絶縁膜を形成する工程
と、 ゲート絶縁膜のうち、前記段差部分の形状に沿った部分
にゲート電極部をサイドウォール状に形成する工程とを
有することを特徴とする薄膜トランジスタの製造方法。 - 【請求項５】 前記ゲート電極部を形成する工程におい
て、ゲート電極部は、ドライエッチングによるエッチバ
ックによって、段差部分の形状に沿った部分にサイドウ
ォール状に形成されることを特徴とする請求項４に記載
の薄膜トランジスタの製造方法。 - 【請求項６】 請求項１〜５に記載の薄膜トランジスタ
を画素部または駆動回路部の少なくとも一方に用いる液
晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002081773A JP2003282881A (ja) | 2002-03-22 | 2002-03-22 | 薄膜トランジスタおよびその製造方法ならびに液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002081773A JP2003282881A (ja) | 2002-03-22 | 2002-03-22 | 薄膜トランジスタおよびその製造方法ならびに液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003282881A true JP2003282881A (ja) | 2003-10-03 |
Family
ID=29230266
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002081773A Pending JP2003282881A (ja) | 2002-03-22 | 2002-03-22 | 薄膜トランジスタおよびその製造方法ならびに液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003282881A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7319236B2 (en) | 2004-05-21 | 2008-01-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and electronic device |
| JP2008072093A (ja) * | 2006-08-17 | 2008-03-27 | Tohoku Univ | 薄膜トランジスタ及びその製造方法 |
| JP2009081383A (ja) * | 2007-09-27 | 2009-04-16 | Hitachi Displays Ltd | 薄膜半導体素子を備えた表示装置及び薄膜半導体素子の製造方法 |
| JP2011221072A (ja) * | 2010-04-05 | 2011-11-04 | Seiko Epson Corp | 電気光学装置及び電子機器 |
| JP2014207401A (ja) * | 2013-04-16 | 2014-10-30 | セイコーエプソン株式会社 | 半導体装置、電気光学装置、半導体装置の製造方法、電気光学装置の製造方法、及び電子機器 |
| US9985056B2 (en) | 2015-10-12 | 2018-05-29 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing semiconductor device |
| WO2022106953A1 (ja) * | 2020-11-17 | 2022-05-27 | 株式会社半導体エネルギー研究所 | 半導体装置、及び半導体装置の作製方法 |
| WO2024134441A1 (ja) * | 2022-12-23 | 2024-06-27 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
2002
- 2002-03-22 JP JP2002081773A patent/JP2003282881A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7319236B2 (en) | 2004-05-21 | 2008-01-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and electronic device |
| JP2008072093A (ja) * | 2006-08-17 | 2008-03-27 | Tohoku Univ | 薄膜トランジスタ及びその製造方法 |
| JP2009081383A (ja) * | 2007-09-27 | 2009-04-16 | Hitachi Displays Ltd | 薄膜半導体素子を備えた表示装置及び薄膜半導体素子の製造方法 |
| JP2011221072A (ja) * | 2010-04-05 | 2011-11-04 | Seiko Epson Corp | 電気光学装置及び電子機器 |
| JP2014207401A (ja) * | 2013-04-16 | 2014-10-30 | セイコーエプソン株式会社 | 半導体装置、電気光学装置、半導体装置の製造方法、電気光学装置の製造方法、及び電子機器 |
| US9985056B2 (en) | 2015-10-12 | 2018-05-29 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing semiconductor device |
| WO2022106953A1 (ja) * | 2020-11-17 | 2022-05-27 | 株式会社半導体エネルギー研究所 | 半導体装置、及び半導体装置の作製方法 |
| WO2024134441A1 (ja) * | 2022-12-23 | 2024-06-27 | 株式会社半導体エネルギー研究所 | 半導体装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6927809B2 (en) | Active matrix substrate and display device | |
| US7632723B2 (en) | Thin film transistor array panel and manufacturing method thereof | |
| JP5044273B2 (ja) | 薄膜トランジスタアレイ基板、その製造方法、及び表示装置 | |
| WO2016165241A1 (zh) | 阵列基板及其制备方法、显示装置 | |
| JP2010206154A (ja) | 表示装置 | |
| TWI352249B (en) | Liquid crystal display device and manufacturing me | |
| US11385732B2 (en) | Array substrate, manufacturing method thereof, touch display panel and touch display device | |
| JP2001066631A (ja) | 液晶表示装置およびその製造方法 | |
| JP2008145578A (ja) | 表示装置及びその製造方法 | |
| WO2017215075A1 (zh) | 一种阵列基板及其制备方法 | |
| JP2010039229A (ja) | 表示装置 | |
| JP2003282881A (ja) | 薄膜トランジスタおよびその製造方法ならびに液晶表示装置 | |
| TW200422748A (en) | Manufacturing method of optoelectronic substrate, manufacturing method of optoelectronic apparatus, and the optoelectronic apparatus | |
| JP3519214B2 (ja) | 集積回路およびその作製方法 | |
| US9041001B2 (en) | Thin film transistor array panel and manufacturing method thereof | |
| JP2002176179A (ja) | 電気光学装置および電気光学装置の製造方法、並びに半導体装置 | |
| JPH10173192A (ja) | 薄膜トランジスタおよびその製造方法 | |
| JP2003177389A (ja) | 液晶表示装置及びその製造方法 | |
| KR101810575B1 (ko) | 박막 트랜지스터 표시판 및 그 제조 방법 | |
| JP2934717B2 (ja) | マトリクス回路駆動装置およびその製造方法 | |
| TWI248531B (en) | Flat panel display and method for forming the same | |
| KR101186514B1 (ko) | 액정표시소자 및 그 제조방법 | |
| JP2008263128A (ja) | 薄膜トランジスタアレイ基板、その製造方法、及び表示装置 | |
| JP3326929B2 (ja) | 液晶表示装置の製造方法 | |
| JPH09191114A (ja) | 薄膜トランジスタおよびその製造方法 |