JPH10163819A - ディジタル制御発振回路 - Google Patents
ディジタル制御発振回路Info
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- JPH10163819A JPH10163819A JP8325131A JP32513196A JPH10163819A JP H10163819 A JPH10163819 A JP H10163819A JP 8325131 A JP8325131 A JP 8325131A JP 32513196 A JP32513196 A JP 32513196A JP H10163819 A JPH10163819 A JP H10163819A
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- Japan
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- delay
- oscillation
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Abstract
(57)【要約】
【課題】 高速処理用の周波数可変発振が可能で動的な
発振周波数の変更にも適用可能であり、集積化が容易な
ディジタル制御発振回路を提供すること。 【解決手段】 このディジタル制御発振回路は、反転ゲ
ート４と、遅延量の大きな固定遅延用の基本遅延素子５
と、遅延量の小さな周波数可変用の複数の微調整用遅延
素子６1 〜６n とをそれぞれループ状に接続して成る発
振回路と、周波数が異なる複数のディジタル周波数制御
信号ｆ0 〜ｆm に応じて遅延素子６1 〜６n の出力を選
択して一巡するループ帰還信号における遅延時間を変更
させて出力クロック信号ＯＵＴ−ＣＬＫの発振周波数を
変更可能な選択回路３と、この選択回路３からの出力及
びループ帰還信号がＬＯＷ状態のときに選択回路３の動
作タイミングを一致させるＮＯＲゲート１及びフリップ
・フロップ（Ｆ／Ｆ）２から成る保護回路とを備えて成
る。
発振周波数の変更にも適用可能であり、集積化が容易な
ディジタル制御発振回路を提供すること。 【解決手段】 このディジタル制御発振回路は、反転ゲ
ート４と、遅延量の大きな固定遅延用の基本遅延素子５
と、遅延量の小さな周波数可変用の複数の微調整用遅延
素子６1 〜６n とをそれぞれループ状に接続して成る発
振回路と、周波数が異なる複数のディジタル周波数制御
信号ｆ0 〜ｆm に応じて遅延素子６1 〜６n の出力を選
択して一巡するループ帰還信号における遅延時間を変更
させて出力クロック信号ＯＵＴ−ＣＬＫの発振周波数を
変更可能な選択回路３と、この選択回路３からの出力及
びループ帰還信号がＬＯＷ状態のときに選択回路３の動
作タイミングを一致させるＮＯＲゲート１及びフリップ
・フロップ（Ｆ／Ｆ）２から成る保護回路とを備えて成
る。
Description
【０００１】
【発明の属する技術分野】本発明は、ディジタル周波数
制御信号により発振周波数を動的に制御可能なディジタ
ル制御発振回路に関する。
制御信号により発振周波数を動的に制御可能なディジタ
ル制御発振回路に関する。
【０００２】
【従来の技術】従来、この種の可変周波数式の発振回路
としては、例えば特開平６−２３２６２９号公報に開示
された可変周波数発振回路及び可変遅延回路が挙げられ
る。
としては、例えば特開平６−２３２６２９号公報に開示
された可変周波数発振回路及び可変遅延回路が挙げられ
る。
【０００３】この可変周波数発振回路では、反転素子の
入出力間に水晶振動子及び負荷容量で構成された正帰還
ループを設け、その間に可変遅延回路を挿入して発振周
波数を制御できるようにしている。
入出力間に水晶振動子及び負荷容量で構成された正帰還
ループを設け、その間に可変遅延回路を挿入して発振周
波数を制御できるようにしている。
【０００４】又、特開平６−１６４３３９号公報にはデ
ジタル制御遅延装置及びデジタル制御発振装置が開示さ
れている。
ジタル制御遅延装置及びデジタル制御発振装置が開示さ
れている。
【０００５】このデジタル制御発振装置では、反転素子
をリング状に連結してパルス信号の周回路を構成し、そ
の一部をＳＷ素子によりバイパスする周回回路を基本ル
ープとし、数周に一回だけ基本ループより長いループを
通し、そのループの長さを変化させることによって発振
周波数を制御できるようにしている。
をリング状に連結してパルス信号の周回路を構成し、そ
の一部をＳＷ素子によりバイパスする周回回路を基本ル
ープとし、数周に一回だけ基本ループより長いループを
通し、そのループの長さを変化させることによって発振
周波数を制御できるようにしている。
【０００６】
【発明が解決しようとする課題】上述した可変周波数発
振回路の場合、回路構成要素として水晶振動子やキャパ
シタンスを要するため、集積化を計り難いという問題が
ある。
振回路の場合、回路構成要素として水晶振動子やキャパ
シタンスを要するため、集積化を計り難いという問題が
ある。
【０００７】又、上述したデジタル制御発振装置の場
合、構成要素を全て半導体素子で具現できるが、標準ロ
ジック回路から外れたＳＷ素子が使用されている上、出
力ＣＬＫ信号の数倍の周波数で内部回路を動作させねば
ならず、高速処理用には不向きであるという難点があ
る。
合、構成要素を全て半導体素子で具現できるが、標準ロ
ジック回路から外れたＳＷ素子が使用されている上、出
力ＣＬＫ信号の数倍の周波数で内部回路を動作させねば
ならず、高速処理用には不向きであるという難点があ
る。
【０００８】本発明は、このような問題点を解決すべく
なされたもので、その技術的課題は、比較的高い周波数
での高速処理用の周波数可変発振が可能であると共に、
動的な発振周波数の変更にも適用可能であり、しかも簡
素な構成で集積化が容易なディジタル制御発振回路を提
供することにある。
なされたもので、その技術的課題は、比較的高い周波数
での高速処理用の周波数可変発振が可能であると共に、
動的な発振周波数の変更にも適用可能であり、しかも簡
素な構成で集積化が容易なディジタル制御発振回路を提
供することにある。
【０００９】
【課題を解決するための手段】本発明によれば、一つの
反転素子及び基本遅延素子と複数の微調整用遅延素子と
をそれぞれループ状に接続していると共に、これらの素
子の遅延合計時間の２倍を発振周期とする出力クロック
信号を出力するディジタル制御発振回路において、周波
数が異なる複数のディジタル周波数制御信号に応じて複
数の微調整用遅延素子の出力を選択して一巡するループ
帰還信号における遅延時間を変更させて出力クロック信
号の発振周波数を変更可能な選択回路を備えたディジタ
ル制御発振回路が得られる。
反転素子及び基本遅延素子と複数の微調整用遅延素子と
をそれぞれループ状に接続していると共に、これらの素
子の遅延合計時間の２倍を発振周期とする出力クロック
信号を出力するディジタル制御発振回路において、周波
数が異なる複数のディジタル周波数制御信号に応じて複
数の微調整用遅延素子の出力を選択して一巡するループ
帰還信号における遅延時間を変更させて出力クロック信
号の発振周波数を変更可能な選択回路を備えたディジタ
ル制御発振回路が得られる。
【００１０】又、本発明によれば、上記ディジタル制御
発振回路において、選択回路からの出力及びループ帰還
信号がＬＯＷ状態のときに該選択回路の動作タイミング
を一致させる保護回路を備えたディジタル制御発振回路
が得られる。
発振回路において、選択回路からの出力及びループ帰還
信号がＬＯＷ状態のときに該選択回路の動作タイミング
を一致させる保護回路を備えたディジタル制御発振回路
が得られる。
【００１１】更に、本発明によれば、上記ディジタル制
御発振回路において、保護回路は、選択回路の出力及び
ループ帰還信号を入力してクロック信号を出力するＮＯ
Ｒゲートと、クロック信号の立ち上がりエッジに基づい
て複数のディジタル周波数制御信号を選択回路へ出力す
るフリップ・フロップとから成るディジタル制御発振回
路が得られる。
御発振回路において、保護回路は、選択回路の出力及び
ループ帰還信号を入力してクロック信号を出力するＮＯ
Ｒゲートと、クロック信号の立ち上がりエッジに基づい
て複数のディジタル周波数制御信号を選択回路へ出力す
るフリップ・フロップとから成るディジタル制御発振回
路が得られる。
【００１２】
【発明の実施の形態】以下に実施例を挙げ、本発明のデ
ィジタル制御発振回路について、図面を参照して詳細に
説明する。
ィジタル制御発振回路について、図面を参照して詳細に
説明する。
【００１３】図１は、本発明の一実施例に係るディジタ
ル制御発振回路の基本構成を示した回路ブロック図であ
る。
ル制御発振回路の基本構成を示した回路ブロック図であ
る。
【００１４】このディジタル制御発振回路は、反転素子
としての反転ゲート４と、遅延量の大きな固定遅延用の
基本遅延素子（ｌａｒｇｅ Ｄｅｌａｙ）５と、遅延量
の小さな周波数可変用の複数の微調整用遅延素子（Ｄｅ
ｌａｙ）６1 〜６n とをそれぞれループ状に接続して成
る発振回路と、周波数が異なる複数のディジタル周波数
制御信号ｆ0 〜ｆm に応じて複数の微調整用遅延素子６
1 〜６n の出力を選択して一巡するループ帰還信号にお
ける遅延時間を変更させて出力クロック信号ＯＵＴ−Ｃ
ＬＫの発振周波数を変更可能な選択回路（ＳＥＬ）３
と、この選択回路３からの出力及びループ帰還信号がＬ
ＯＷ状態のときに選択回路３の動作タイミングを一致さ
せる保護回路とを備えて成っている。
としての反転ゲート４と、遅延量の大きな固定遅延用の
基本遅延素子（ｌａｒｇｅ Ｄｅｌａｙ）５と、遅延量
の小さな周波数可変用の複数の微調整用遅延素子（Ｄｅ
ｌａｙ）６1 〜６n とをそれぞれループ状に接続して成
る発振回路と、周波数が異なる複数のディジタル周波数
制御信号ｆ0 〜ｆm に応じて複数の微調整用遅延素子６
1 〜６n の出力を選択して一巡するループ帰還信号にお
ける遅延時間を変更させて出力クロック信号ＯＵＴ−Ｃ
ＬＫの発振周波数を変更可能な選択回路（ＳＥＬ）３
と、この選択回路３からの出力及びループ帰還信号がＬ
ＯＷ状態のときに選択回路３の動作タイミングを一致さ
せる保護回路とを備えて成っている。
【００１５】このうち、保護回路は選択回路３の出力及
びループ帰還信号を入力してクロック信号ＣＬＫを出力
するＮＯＲゲート１と、クロック信号ＣＬＫの立ち上が
りエッジに基づいて複数のディジタル周波数制御信号ｆ
0 〜ｆm を選択回路３へ出力するフリップ・フロップ
（Ｆ／Ｆ）２とから成っている。こうした保護回路の働
きにより、選択回路（ＳＥＬ）３における選択動作に伴
って出力クロック信号ＯＵＴ−ＣＬＫに発生するグリッ
ジ・ノイズ等が防止され、動的な発振周波数の変更に際
しても適用できるようになっている。但し、動的に発振
周波数を変化させたい場合には、微調整用遅延素子６1
〜６n に関する遅延時間の合計が基本遅延素子５の遅延
時間よりも十分小さくなるような値を決める必要があ
る。
びループ帰還信号を入力してクロック信号ＣＬＫを出力
するＮＯＲゲート１と、クロック信号ＣＬＫの立ち上が
りエッジに基づいて複数のディジタル周波数制御信号ｆ
0 〜ｆm を選択回路３へ出力するフリップ・フロップ
（Ｆ／Ｆ）２とから成っている。こうした保護回路の働
きにより、選択回路（ＳＥＬ）３における選択動作に伴
って出力クロック信号ＯＵＴ−ＣＬＫに発生するグリッ
ジ・ノイズ等が防止され、動的な発振周波数の変更に際
しても適用できるようになっている。但し、動的に発振
周波数を変化させたい場合には、微調整用遅延素子６1
〜６n に関する遅延時間の合計が基本遅延素子５の遅延
時間よりも十分小さくなるような値を決める必要があ
る。
【００１６】次に、このディジタル制御発振回路の基本
発振ループの動作を説明する。先ず選択回路３において
入力端子ＩＮ0 〜ＩＮn のうち、固定的に入力端子ＩＮ
n を選択している場合、反転ゲート４から出力され出力
クロック信号ＯＵＴ−ＣＬＫに注目すると、初期的にこ
れがＨｉｇｈ状態であれば、この出力クロック信号ＯＵ
Ｔ−ＣＬＫは基本遅延素子５、微調整用遅延素子６1 〜
６n 、及び選択回路３を伝達し、それらの素子で与えら
れる遅延時間後にループ帰還信号として反転ゲート４の
入力へ与えられ、そのループ帰還信号（出力クロック信
号ＯＵＴ−ＣＬＫ）はＬｏｗ状態となる。このＬｏｗ状
態の出力クロック信号ＯＵＴ−ＣＬＫは、同様にして遅
延素子による一定時間の遅延を経た後にループ帰還信号
として反転ゲート４の入力へ与えられ、再びそのループ
帰還信号（出力クロック信号ＯＵＴ−ＣＬＫ）はＨｉｇ
ｈ状態となる。このようにして、出力クロック信号ＯＵ
Ｔ−ＣＬＫの１周期が発生し、以後はこうした動作が繰
り返し行われる。
発振ループの動作を説明する。先ず選択回路３において
入力端子ＩＮ0 〜ＩＮn のうち、固定的に入力端子ＩＮ
n を選択している場合、反転ゲート４から出力され出力
クロック信号ＯＵＴ−ＣＬＫに注目すると、初期的にこ
れがＨｉｇｈ状態であれば、この出力クロック信号ＯＵ
Ｔ−ＣＬＫは基本遅延素子５、微調整用遅延素子６1 〜
６n 、及び選択回路３を伝達し、それらの素子で与えら
れる遅延時間後にループ帰還信号として反転ゲート４の
入力へ与えられ、そのループ帰還信号（出力クロック信
号ＯＵＴ−ＣＬＫ）はＬｏｗ状態となる。このＬｏｗ状
態の出力クロック信号ＯＵＴ−ＣＬＫは、同様にして遅
延素子による一定時間の遅延を経た後にループ帰還信号
として反転ゲート４の入力へ与えられ、再びそのループ
帰還信号（出力クロック信号ＯＵＴ−ＣＬＫ）はＨｉｇ
ｈ状態となる。このようにして、出力クロック信号ＯＵ
Ｔ−ＣＬＫの１周期が発生し、以後はこうした動作が繰
り返し行われる。
【００１７】又、このディジタル制御発振回路における
周波数の制御動作について説明する。このディジタル制
御発振回路の発振周波数は上述したように反転ゲート４
から出力される出力クロック信号ＯＵＴ−ＣＬＫが一巡
して再びループ帰還信号として反転ゲート４へ戻ってく
る時間によって決定されるので、この遅延時間を変える
ことによって発振周波数を変化させることができる。こ
こでは、複数の遅延素子を従属接続し、それぞれの遅延
素子から取った出力を選択回路３で選択するという方法
でこれを行っているが、そのときの発振周波数（発振周
期）の最小制御ステップは、微調整用遅延素子６1 〜６
n の遅延時間の２倍である。
周波数の制御動作について説明する。このディジタル制
御発振回路の発振周波数は上述したように反転ゲート４
から出力される出力クロック信号ＯＵＴ−ＣＬＫが一巡
して再びループ帰還信号として反転ゲート４へ戻ってく
る時間によって決定されるので、この遅延時間を変える
ことによって発振周波数を変化させることができる。こ
こでは、複数の遅延素子を従属接続し、それぞれの遅延
素子から取った出力を選択回路３で選択するという方法
でこれを行っているが、そのときの発振周波数（発振周
期）の最小制御ステップは、微調整用遅延素子６1 〜６
n の遅延時間の２倍である。
【００１８】更に、このディジタル制御発振回路をＰＬ
Ｌ回路等のように動的な周波数の変更が要求されるシス
テム内で使用する場合の動作について説明する。このよ
うな用途の場合、連続的な発振周波数の変更、即ち、連
続的に選択回路３によるパスの切り替えが要求されるの
で、その切り替えを適切なタイミングで行わないと出力
クロック信号ＯＵＴ−ＣＬＫにグリッジ・ノイズ等が発
生して正しい発振周波数（発振周期）が得られなくなっ
てしまう。これを回避するために、ＮＯＲゲート１及び
フリップ・フロップ２から成る保護回路を使用し、選択
回路３に入力されるループ帰還信号（出力クロック信号
ＯＵＴ−ＣＬＫ）及びその出力が共にＬｏｗ状態になっ
た瞬間にＮＯＲゲート１の出力に立ち上がりエッジを発
生してクロック信号ＣＬＫとし、そのクロック信号ＣＬ
Ｋをフリップ・フロップ２のＣＬＫ端子に与え、フリッ
プ・フロップ２により周波数制御信号ｆ0 〜ｆm を選択
回路３の制御用入力端子Ｓ0 〜Ｓm に対して伝送するよ
うにしている。
Ｌ回路等のように動的な周波数の変更が要求されるシス
テム内で使用する場合の動作について説明する。このよ
うな用途の場合、連続的な発振周波数の変更、即ち、連
続的に選択回路３によるパスの切り替えが要求されるの
で、その切り替えを適切なタイミングで行わないと出力
クロック信号ＯＵＴ−ＣＬＫにグリッジ・ノイズ等が発
生して正しい発振周波数（発振周期）が得られなくなっ
てしまう。これを回避するために、ＮＯＲゲート１及び
フリップ・フロップ２から成る保護回路を使用し、選択
回路３に入力されるループ帰還信号（出力クロック信号
ＯＵＴ−ＣＬＫ）及びその出力が共にＬｏｗ状態になっ
た瞬間にＮＯＲゲート１の出力に立ち上がりエッジを発
生してクロック信号ＣＬＫとし、そのクロック信号ＣＬ
Ｋをフリップ・フロップ２のＣＬＫ端子に与え、フリッ
プ・フロップ２により周波数制御信号ｆ0 〜ｆm を選択
回路３の制御用入力端子Ｓ0 〜Ｓm に対して伝送するよ
うにしている。
【００１９】ここでは微調整用遅延素子６1 〜６n の遅
延時間の合計を基本遅延素子５の遅延時間よりも十分小
さくなるような値に決めているので、選択回路３が如何
なる入力を選択していても、選択回路３に入力されるル
ープ帰還信号（出力クロック信号ＯＵＴ−ＣＬＫ）及び
その出力が共にＬｏｗ状態になるタイミングが存在し、
その瞬間に選択回路３を切り替えるため、選択回路３の
出力（出力クロック信号ＯＵＴ−ＣＬＫ）にはグリッジ
・ノイズが発生しない。
延時間の合計を基本遅延素子５の遅延時間よりも十分小
さくなるような値に決めているので、選択回路３が如何
なる入力を選択していても、選択回路３に入力されるル
ープ帰還信号（出力クロック信号ＯＵＴ−ＣＬＫ）及び
その出力が共にＬｏｗ状態になるタイミングが存在し、
その瞬間に選択回路３を切り替えるため、選択回路３の
出力（出力クロック信号ＯＵＴ−ＣＬＫ）にはグリッジ
・ノイズが発生しない。
【００２０】図２は、このディジタル制御発振回路の各
部における周波数切り替え時の処理信号の波形を示した
タイミングチャートである。但し、ここでは周波数制御
信号ｆ0 〜ｆm を２ビットとし、基本遅延素子５に関す
る遅延時間を１０ｎｓ，微調整用遅延素子６1 〜６3 及
びその他の論理回路に関する遅延時間をＩｎｓとしてい
る。
部における周波数切り替え時の処理信号の波形を示した
タイミングチャートである。但し、ここでは周波数制御
信号ｆ0 〜ｆm を２ビットとし、基本遅延素子５に関す
る遅延時間を１０ｎｓ，微調整用遅延素子６1 〜６3 及
びその他の論理回路に関する遅延時間をＩｎｓとしてい
る。
【００２１】ここでは、周波数制御信号（ＬＳＢ）ｆ0
及び周波数制御信号（ＭＳＢ）ｆ1が図示のような波形
である場合、出力クロック信号ＯＵＴ−ＣＬＫが初期的
に３０ｎｓの発振周波数（発振周期）であり、この出力
クロック信号ＯＵＴ−ＣＬＫが基本遅延素子５の出力５
−ＯＵＴ，微調整用遅延素子６1 の出力６1 −ＯＵＴ，
微調整用遅延素子６2 の出力６2 −ＯＵＴ，及び微調整
用遅延素子６3 の出力６3 −ＯＵＴとして遅延されたル
ープ帰還信号となり、これらがそれぞれ選択回路３の入
力端子ＩＮ0 ，ＩＮ1 ，ＩＮ2 ，ＩＮ3 に入力されると
共に、同様なループ帰還信号を入力したＮＯＲゲート１
からの出力１−ＯＵＴ（クロック信号ＣＬＫ）が図示の
ような波形である場合、フリップ・フロップ２を経て選
択回路３の制御用入力端子Ｓ0 ，Ｓ1 に周波数制御信号
ｆ0 ，ｆ1 が伝送され、この結果として選択回路３から
の出力３−ＯＵＴが得られ、更に選択回路３からの出力
３−ＯＵＴが反転ゲート４を経て上述した動作を繰り返
すことで出力クロック信号ＯＵＴ−ＣＬＫの発振周波数
（発振周期）が２４ｎｓに短縮されることを示してい
る。
及び周波数制御信号（ＭＳＢ）ｆ1が図示のような波形
である場合、出力クロック信号ＯＵＴ−ＣＬＫが初期的
に３０ｎｓの発振周波数（発振周期）であり、この出力
クロック信号ＯＵＴ−ＣＬＫが基本遅延素子５の出力５
−ＯＵＴ，微調整用遅延素子６1 の出力６1 −ＯＵＴ，
微調整用遅延素子６2 の出力６2 −ＯＵＴ，及び微調整
用遅延素子６3 の出力６3 −ＯＵＴとして遅延されたル
ープ帰還信号となり、これらがそれぞれ選択回路３の入
力端子ＩＮ0 ，ＩＮ1 ，ＩＮ2 ，ＩＮ3 に入力されると
共に、同様なループ帰還信号を入力したＮＯＲゲート１
からの出力１−ＯＵＴ（クロック信号ＣＬＫ）が図示の
ような波形である場合、フリップ・フロップ２を経て選
択回路３の制御用入力端子Ｓ0 ，Ｓ1 に周波数制御信号
ｆ0 ，ｆ1 が伝送され、この結果として選択回路３から
の出力３−ＯＵＴが得られ、更に選択回路３からの出力
３−ＯＵＴが反転ゲート４を経て上述した動作を繰り返
すことで出力クロック信号ＯＵＴ−ＣＬＫの発振周波数
（発振周期）が２４ｎｓに短縮されることを示してい
る。
【００２２】尚、選択回路３からの出力３−ＯＵＴの波
形に関して、図中に示した↑は選択回路３における入
力端子ＩＮ3 からＩＮ0 への切り替えタイミングを示
し、↑は選択回路３における入力端子ＩＮ0 からＩＮ
3 への切り替えタイミングを示している。
形に関して、図中に示した↑は選択回路３における入
力端子ＩＮ3 からＩＮ0 への切り替えタイミングを示
し、↑は選択回路３における入力端子ＩＮ0 からＩＮ
3 への切り替えタイミングを示している。
【００２３】
【発明の効果】以上に述べた通り、本発明のディジタル
制御発振回路によれば、全ての回路構成要素をディジタ
ル回路としているので、比較的高い周波数での高速処理
用の周波数可変発振が可能であると共に、簡素な構成で
Ｇ／Ａ等に容易に集積化することが可能となり、発振回
路及びその周辺回路を含む発振器やそれを搭載する装置
の低価格化や小型化への具現に絶大な効力を発揮するよ
うになる。又、特に可変周波数の制御を複数ビットのデ
ィジタル周波数制御信号により行い得る上、その発振周
波数の変更が動的に可能になるため、システム内でＰＬ
Ｌ回路等のＶＣＸＯ相当としての使用が可能となり、シ
ステム全体を見た場合にも装置における全回路をディジ
タル化することも可能となる。
制御発振回路によれば、全ての回路構成要素をディジタ
ル回路としているので、比較的高い周波数での高速処理
用の周波数可変発振が可能であると共に、簡素な構成で
Ｇ／Ａ等に容易に集積化することが可能となり、発振回
路及びその周辺回路を含む発振器やそれを搭載する装置
の低価格化や小型化への具現に絶大な効力を発揮するよ
うになる。又、特に可変周波数の制御を複数ビットのデ
ィジタル周波数制御信号により行い得る上、その発振周
波数の変更が動的に可能になるため、システム内でＰＬ
Ｌ回路等のＶＣＸＯ相当としての使用が可能となり、シ
ステム全体を見た場合にも装置における全回路をディジ
タル化することも可能となる。
【図１】本発明の一実施例に係るディジタル制御発振回
路の基本構成を示した回路ブロック図である。
路の基本構成を示した回路ブロック図である。
【図２】図１に示すディジタル制御発振回路の各部にお
ける周波数切り替え時の処理信号の波形を示したタイミ
ングチャートである。
ける周波数切り替え時の処理信号の波形を示したタイミ
ングチャートである。
１ ＮＯＲゲート ２ フリップ・フロップ（Ｆ／Ｆ） ３ 選択回路（ＳＥＬ） ４ 反転ゲート ５ 基本遅延素子（Ｌａｒｇｅ Ｄｅｌａｙ） ６1 〜６n 微調整用遅延素子（Ｄｅｌａｙ）
Claims (3)
- 【請求項１】 一つの反転素子及び基本遅延素子と複数
の微調整用遅延素子とをそれぞれループ状に接続してい
ると共に、これらの素子の遅延合計時間の２倍を発振周
期とする出力クロック信号を出力するディジタル制御発
振回路において、周波数が異なる複数のディジタル周波
数制御信号に応じて前記複数の微調整用遅延素子の出力
を選択して一巡するループ帰還信号における遅延時間を
変更させて前記出力クロック信号の発振周波数を変更可
能な選択回路を備えたことを特徴とするディジタル制御
発振回路。 - 【請求項２】 請求項１記載のディジタル制御発振回路
において、前記選択回路からの出力及び前記ループ帰還
信号がＬＯＷ状態のときに該選択回路の動作タイミング
を一致させる保護回路を備えたことを特徴とするディジ
タル制御発振回路。 - 【請求項３】 請求項２記載のディジタル制御発振回路
において、前記保護回路は、前記選択回路の出力及び前
記ループ帰還信号を入力してクロック信号を出力するＮ
ＯＲゲートと、前記クロック信号の立ち上がりエッジに
基づいて前記複数のディジタル周波数制御信号を前記選
択回路へ出力するフリップ・フロップとから成ることを
特徴とするディジタル制御発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8325131A JPH10163819A (ja) | 1996-12-05 | 1996-12-05 | ディジタル制御発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8325131A JPH10163819A (ja) | 1996-12-05 | 1996-12-05 | ディジタル制御発振回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10163819A true JPH10163819A (ja) | 1998-06-19 |
Family
ID=18173426
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8325131A Pending JPH10163819A (ja) | 1996-12-05 | 1996-12-05 | ディジタル制御発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10163819A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100646245B1 (ko) | 2005-12-26 | 2006-11-23 | 엘지전자 주식회사 | 디지털로 제어되는 주파수 발생기. |
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1996
- 1996-12-05 JP JP8325131A patent/JPH10163819A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100646245B1 (ko) | 2005-12-26 | 2006-11-23 | 엘지전자 주식회사 | 디지털로 제어되는 주파수 발생기. |
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