JPH10161156A - 表示用半導体装置 - Google Patents
表示用半導体装置Info
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- JPH10161156A JPH10161156A JP33756396A JP33756396A JPH10161156A JP H10161156 A JPH10161156 A JP H10161156A JP 33756396 A JP33756396 A JP 33756396A JP 33756396 A JP33756396 A JP 33756396A JP H10161156 A JPH10161156 A JP H10161156A
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- Japan
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- electrode
- thin film
- film transistor
- pixel electrode
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Abstract
(57)【要約】
【課題】 欠陥画素をレーザリペアで容易に修復可能な
構造を有する表示用半導体装置を提供する。 【解決手段】 表示用半導体装置は絶縁基板０の上にマ
トリクス状に集積形成された薄膜トランジスタ１と、個
々の薄膜トランジスタ１を外光から遮閉するようにパタ
ニングされた金属遮光膜３と、平坦化膜１０を介して金
属遮光膜３より上方に配され且つコンタクトホールを介
して対応する薄膜トランジスタ１に電気接続した透明な
画素電極２とを備えている。互いに隣り合う画素電極
２，２の間に修復用の孤立電極７が設けられており、こ
れを介して異常の生じた一方の画素電極２と正常な他方
の画素電極２とをレーザビーム照射により短絡可能にし
ている。孤立電極７は金属遮光膜３と同一層で形成され
ている。
構造を有する表示用半導体装置を提供する。 【解決手段】 表示用半導体装置は絶縁基板０の上にマ
トリクス状に集積形成された薄膜トランジスタ１と、個
々の薄膜トランジスタ１を外光から遮閉するようにパタ
ニングされた金属遮光膜３と、平坦化膜１０を介して金
属遮光膜３より上方に配され且つコンタクトホールを介
して対応する薄膜トランジスタ１に電気接続した透明な
画素電極２とを備えている。互いに隣り合う画素電極
２，２の間に修復用の孤立電極７が設けられており、こ
れを介して異常の生じた一方の画素電極２と正常な他方
の画素電極２とをレーザビーム照射により短絡可能にし
ている。孤立電極７は金属遮光膜３と同一層で形成され
ている。
Description
【０００１】
【発明の属する技術分野】本発明は画素電極とこれを駆
動する薄膜トランジスタとが基板上に集積形成された表
示用半導体装置に関する。より詳しくは、欠陥画素をレ
ーザビーム照射により修復するのに適した構造に関す
る。
動する薄膜トランジスタとが基板上に集積形成された表
示用半導体装置に関する。より詳しくは、欠陥画素をレ
ーザビーム照射により修復するのに適した構造に関す
る。
【０００２】
【従来の技術】表示用半導体装置はアクティブマトリク
ス型の表示装置等に応用されており、現在盛んに開発が
進められている。大型の液晶表示装置では画素数が１０
０万個以上にも及び、全てを無欠陥で作製することは製
造技術上困難であり、ある割合で欠陥画素が発生する。
従来から、表示用半導体装置の歩留りを改善する為、レ
ーザビーム照射により欠陥画素を修復する技術（レーザ
リペア）が研究されている。画素欠陥には薄膜トランジ
スタのオフ電流（リーク電流）の増大又はオン電流の低
下に起因するものがある。薄膜トランジスタにこれらの
異常が発生すると、ノーマリホワイトモードの場合画素
が輝点欠陥になる。輝点欠陥は表示装置の画品位を著し
く損なうので、レーザリペアにより輝点欠陥を比較的目
立たない滅点欠陥に転換する。具体的には薄膜トランジ
スタ周りの配線をレーザビームの照射によりオープンも
しくはショートし、異常な薄膜トランジスタの悪影響を
取り除く。このように、薄膜トランジスタの電気特性に
よって発生する輝点欠陥の場合には、薄膜トランジスタ
周りにレーザビームを局所的に照射することで修復が可
能である。
ス型の表示装置等に応用されており、現在盛んに開発が
進められている。大型の液晶表示装置では画素数が１０
０万個以上にも及び、全てを無欠陥で作製することは製
造技術上困難であり、ある割合で欠陥画素が発生する。
従来から、表示用半導体装置の歩留りを改善する為、レ
ーザビーム照射により欠陥画素を修復する技術（レーザ
リペア）が研究されている。画素欠陥には薄膜トランジ
スタのオフ電流（リーク電流）の増大又はオン電流の低
下に起因するものがある。薄膜トランジスタにこれらの
異常が発生すると、ノーマリホワイトモードの場合画素
が輝点欠陥になる。輝点欠陥は表示装置の画品位を著し
く損なうので、レーザリペアにより輝点欠陥を比較的目
立たない滅点欠陥に転換する。具体的には薄膜トランジ
スタ周りの配線をレーザビームの照射によりオープンも
しくはショートし、異常な薄膜トランジスタの悪影響を
取り除く。このように、薄膜トランジスタの電気特性に
よって発生する輝点欠陥の場合には、薄膜トランジスタ
周りにレーザビームを局所的に照射することで修復が可
能である。
【０００３】
【発明が解決しようとする課題】画素欠陥には、薄膜ト
ランジスタの電気特性に起因する場合の他、薄膜トラン
ジスタと対応する画素電極の電気接続不良に起因する場
合がある。例えば、半導体製造プロセスでダストが混入
すると、薄膜トランジスタのドレイン電極と画素電極と
の間に導通不良が生じる場合がある。或いは、パタニン
グ工程のバラツキ等により配線やコンタクトホールのパ
タンが許容範囲からずれた場合に薄膜トランジスタと画
素電極との間で導通不良が発生する。この場合、画素電
極に十分な信号電圧を書き込めないので、ノーマリホワ
イトモードの場合致命的な輝点欠陥となる。従来のレー
ザリペアでは薄膜トランジスタの電気特性に起因する欠
陥は有効に修復できるものの、薄膜トランジスタと画素
電極の導通不良に起因する欠陥は有効に修復することが
できなかった。
ランジスタの電気特性に起因する場合の他、薄膜トラン
ジスタと対応する画素電極の電気接続不良に起因する場
合がある。例えば、半導体製造プロセスでダストが混入
すると、薄膜トランジスタのドレイン電極と画素電極と
の間に導通不良が生じる場合がある。或いは、パタニン
グ工程のバラツキ等により配線やコンタクトホールのパ
タンが許容範囲からずれた場合に薄膜トランジスタと画
素電極との間で導通不良が発生する。この場合、画素電
極に十分な信号電圧を書き込めないので、ノーマリホワ
イトモードの場合致命的な輝点欠陥となる。従来のレー
ザリペアでは薄膜トランジスタの電気特性に起因する欠
陥は有効に修復できるものの、薄膜トランジスタと画素
電極の導通不良に起因する欠陥は有効に修復することが
できなかった。
【０００４】
【課題を解決するための手段】上述した従来の技術の課
題に鑑み、本発明は欠陥原因に係わりなく画素欠陥を有
効に修復可能な構造を有する表示用半導体装置を提供す
ることを目的とする。かかる目的を達成する為に以下の
手段を講じた。即ち、本発明にかかる表示用半導体装置
は基本的な構成として、絶縁基板の上にマトリクス状に
集積形成された薄膜トランジスタと、個々の薄膜トラン
ジスタを外光から遮閉するようにパタニングされた金属
遮光膜と、絶縁膜を介して該金属遮光膜より上方に配さ
れ且つコンタクトホールを介して対応する薄膜トランジ
スタに電気接続した透明な画素電極とを備えている。特
徴事項として、互いに隣り合う画素電極の間に修復用の
孤立電極が設けられており、これを介して異常の生じた
一方の画素電極と正常な他方の画素電極とを短絡可能に
するとともに、該孤立電極は該金属遮光膜と同一層で形
成されている。好ましくは、前記孤立電極の直下に底上
げ用の島状パッドが形成されている。この島状パッドは
薄膜トランジスタと同一の層構造を有する。又、好まし
くは前記孤立電極は、薄膜トランジスタに接続した金属
配線の直上に絶縁膜を介して配されている。かかる構成
を有する表示用半導体装置は例えばアクティブマトリク
ス型の表示装置に応用できる。
題に鑑み、本発明は欠陥原因に係わりなく画素欠陥を有
効に修復可能な構造を有する表示用半導体装置を提供す
ることを目的とする。かかる目的を達成する為に以下の
手段を講じた。即ち、本発明にかかる表示用半導体装置
は基本的な構成として、絶縁基板の上にマトリクス状に
集積形成された薄膜トランジスタと、個々の薄膜トラン
ジスタを外光から遮閉するようにパタニングされた金属
遮光膜と、絶縁膜を介して該金属遮光膜より上方に配さ
れ且つコンタクトホールを介して対応する薄膜トランジ
スタに電気接続した透明な画素電極とを備えている。特
徴事項として、互いに隣り合う画素電極の間に修復用の
孤立電極が設けられており、これを介して異常の生じた
一方の画素電極と正常な他方の画素電極とを短絡可能に
するとともに、該孤立電極は該金属遮光膜と同一層で形
成されている。好ましくは、前記孤立電極の直下に底上
げ用の島状パッドが形成されている。この島状パッドは
薄膜トランジスタと同一の層構造を有する。又、好まし
くは前記孤立電極は、薄膜トランジスタに接続した金属
配線の直上に絶縁膜を介して配されている。かかる構成
を有する表示用半導体装置は例えばアクティブマトリク
ス型の表示装置に応用できる。
【０００５】本発明によれば、表示用半導体装置におい
て、ダスト等による輝点欠陥を修復する為、金属遮光膜
からなる孤立電極を仲介して正常な画素電極と輝点欠陥
を有する異常な画素電極とを互いに短絡させる。これに
より、異常な画素電極は正常な画素電極と同電位にな
り、輝点欠陥を回避することが可能になる。尚、具体的
な修復作業はレーザリペア技術を用いる。孤立電極は金
属遮光膜と同層である為、特に製造工程を追加すること
無くパタニングの為のマスク変更のみで形成できる。更
には、上層の画素電極と下層の孤立電極とが絶縁膜を介
して容易にレーザリペアで短絡できるように、孤立電極
より下層に薄膜トランジスタと同一の層構造を有する島
状パッドを設け底上げしている。この島状パッドもパタ
ニングの為のマスク変更のみで形成可能であり、追加の
製造工程を導入する必要はない。
て、ダスト等による輝点欠陥を修復する為、金属遮光膜
からなる孤立電極を仲介して正常な画素電極と輝点欠陥
を有する異常な画素電極とを互いに短絡させる。これに
より、異常な画素電極は正常な画素電極と同電位にな
り、輝点欠陥を回避することが可能になる。尚、具体的
な修復作業はレーザリペア技術を用いる。孤立電極は金
属遮光膜と同層である為、特に製造工程を追加すること
無くパタニングの為のマスク変更のみで形成できる。更
には、上層の画素電極と下層の孤立電極とが絶縁膜を介
して容易にレーザリペアで短絡できるように、孤立電極
より下層に薄膜トランジスタと同一の層構造を有する島
状パッドを設け底上げしている。この島状パッドもパタ
ニングの為のマスク変更のみで形成可能であり、追加の
製造工程を導入する必要はない。
【０００６】
【発明の実施の形態】以下図面を参照して本発明の最良
な実施形態を詳細に説明する。図１は、本発明にかかる
表示用半導体装置の一実施形態を示しており、（Ａ）は
回路構成を表わし、（Ｂ）は層構造を表わしている。
（Ａ）に示すように、本表示用半導体装置は、薄膜トラ
ンジスタ１、画素電極２、金属遮光膜３等を備えてい
る。薄膜トランジスタ１は絶縁基板の上にマトリクス状
に集積形成されている。図では、２個の薄膜トランジス
タのみを模式的に示している。金属遮光膜３は個々の薄
膜トランジスタ１を外光から遮閉するようにパタニング
されている。画素電極２は絶縁膜を介して金属遮光膜３
より上方に配され、且つコンタクトホールを介して対応
する薄膜トランジスタ１に電気接続している。画素電極
２は透明な導電膜をマトリクス状にパタニングしたもの
である。尚、画素電極２は別の絶縁基板に形成された対
向電極４と所定の間隙を介して対面配置しており、この
間隙には液晶等の電気光学物質が保持されている。この
他、表示用半導体装置にはゲート配線５や信号配線（金
属配線）６も形成されている。薄膜トランジスタ１のゲ
ート電極はゲート配線５に接続し、ソース電極は金属配
線６に接続し、ドレイン電極は画素電極２に接続してい
る。尚、電気光学物質として液晶を用いた場合、交流駆
動を行なうので、薄膜トランジスタ１のソース電極とド
レイン電極は交互に入れ替わるが、ここでは説明を簡略
化する為、画素電極２に接続された側をドレイン電極と
している。本表示用半導体装置の特徴事項として、互い
に隣り合う画素電極２，２の間に修復用の孤立電極７が
設けられている。この孤立電極７を仲介して、異常の生
じた一方の画素電極２と正常な他方の画素電極２とをレ
ーザリペアにより短絡可能としている。この孤立電極７
は金属遮光膜３と同一層で形成されている。
な実施形態を詳細に説明する。図１は、本発明にかかる
表示用半導体装置の一実施形態を示しており、（Ａ）は
回路構成を表わし、（Ｂ）は層構造を表わしている。
（Ａ）に示すように、本表示用半導体装置は、薄膜トラ
ンジスタ１、画素電極２、金属遮光膜３等を備えてい
る。薄膜トランジスタ１は絶縁基板の上にマトリクス状
に集積形成されている。図では、２個の薄膜トランジス
タのみを模式的に示している。金属遮光膜３は個々の薄
膜トランジスタ１を外光から遮閉するようにパタニング
されている。画素電極２は絶縁膜を介して金属遮光膜３
より上方に配され、且つコンタクトホールを介して対応
する薄膜トランジスタ１に電気接続している。画素電極
２は透明な導電膜をマトリクス状にパタニングしたもの
である。尚、画素電極２は別の絶縁基板に形成された対
向電極４と所定の間隙を介して対面配置しており、この
間隙には液晶等の電気光学物質が保持されている。この
他、表示用半導体装置にはゲート配線５や信号配線（金
属配線）６も形成されている。薄膜トランジスタ１のゲ
ート電極はゲート配線５に接続し、ソース電極は金属配
線６に接続し、ドレイン電極は画素電極２に接続してい
る。尚、電気光学物質として液晶を用いた場合、交流駆
動を行なうので、薄膜トランジスタ１のソース電極とド
レイン電極は交互に入れ替わるが、ここでは説明を簡略
化する為、画素電極２に接続された側をドレイン電極と
している。本表示用半導体装置の特徴事項として、互い
に隣り合う画素電極２，２の間に修復用の孤立電極７が
設けられている。この孤立電極７を仲介して、異常の生
じた一方の画素電極２と正常な他方の画素電極２とをレ
ーザリペアにより短絡可能としている。この孤立電極７
は金属遮光膜３と同一層で形成されている。
【０００７】（Ｂ）に示すように、絶縁基板０の上には
第１層間絶縁膜８を介して金属配線６がパタニング形成
されている。更に、金属配線６の上には第２層間絶縁膜
９を介して孤立電極７がパタニング形成されている。こ
の孤立電極７は絶縁膜の一種である平坦化膜１０により
被覆されている。平坦化膜１０の上には個々の画素電極
２，２がパタニング形成されている。このように、本実
施形態では孤立電極７は薄膜トランジスタに接続した金
属配線６の直上に第２層間絶縁膜９を介して配されてい
る。平坦化膜１０は例えばアクリル樹脂等からなり、そ
の膜厚は２μｍ程度である。今、右側の画素電極２が正
常であり、左側の画素電極２が輝点欠陥等の異常を呈し
ているとする。この場合、レーザビームを局所的に照射
して右側の画素電極２と孤立電極７を短絡させる。同様
に、左側の画素電極２と孤立電極７をレーザビームの局
所的な照射により互いに短絡させる。一般に、レーザビ
ームを集中的且つ局所的に照射すると局部的な発熱に伴
い、画素電極２と孤立電極７の一部が溶融し平坦化膜１
０を破壊して互いに電気的に導通する。以上のレーザリ
ペアにより異常な画素電極２は孤立電極７を仲介して正
常な画素電極２と同電位になる為、少くとも輝点欠陥か
ら回避することが可能になる。
第１層間絶縁膜８を介して金属配線６がパタニング形成
されている。更に、金属配線６の上には第２層間絶縁膜
９を介して孤立電極７がパタニング形成されている。こ
の孤立電極７は絶縁膜の一種である平坦化膜１０により
被覆されている。平坦化膜１０の上には個々の画素電極
２，２がパタニング形成されている。このように、本実
施形態では孤立電極７は薄膜トランジスタに接続した金
属配線６の直上に第２層間絶縁膜９を介して配されてい
る。平坦化膜１０は例えばアクリル樹脂等からなり、そ
の膜厚は２μｍ程度である。今、右側の画素電極２が正
常であり、左側の画素電極２が輝点欠陥等の異常を呈し
ているとする。この場合、レーザビームを局所的に照射
して右側の画素電極２と孤立電極７を短絡させる。同様
に、左側の画素電極２と孤立電極７をレーザビームの局
所的な照射により互いに短絡させる。一般に、レーザビ
ームを集中的且つ局所的に照射すると局部的な発熱に伴
い、画素電極２と孤立電極７の一部が溶融し平坦化膜１
０を破壊して互いに電気的に導通する。以上のレーザリ
ペアにより異常な画素電極２は孤立電極７を仲介して正
常な画素電極２と同電位になる為、少くとも輝点欠陥か
ら回避することが可能になる。
【０００８】図２は、図１に示した表示用半導体装置の
具体的な構成例を示す模式的な断面図である。図示する
ように、下側の絶縁基板０の上には薄膜トランジスタ１
が形成されている。この薄膜トランジスタ１はトップゲ
ート構造を有し、多結晶シリコン等からなる半導体薄膜
１３の上にゲート絶縁膜１４を介してゲート電極５ａが
形成されている。このゲート電極５ａは図１の（Ａ）に
示したゲート配線５に接続している。ゲート電極５ａの
両側に位置する半導体薄膜１３の部分にはソース電極Ｓ
とドレイン電極Ｄが形成されている。かかる構成を有す
る薄膜トランジスタ１はＰＳＧ等からなる第１層間絶縁
膜８により被覆されている。第１層間絶縁膜８の上には
金属配線６がパタニング形成されており、コンタクトホ
ールを介して薄膜トランジスタ１のソース電極Ｓに電気
接続している。又、金属配線６ａもパタニング形成され
ており、コンタクトホールを介して薄膜トランジスタ１
のドレイン電極Ｄに接続している。これらの金属配線
６，６ａはＰＳＧ等からなる第２層間絶縁膜９により被
覆されている。更に、第２層間絶縁膜９の上にはＰ−Ｓ
ｉＮ等からなる絶縁膜９ａが薄く成膜されている。この
絶縁膜９ａの上には金属遮光膜３がパタニング形成され
ており、薄膜トランジスタ１を外光から遮閉して光電流
リーク等を抑制している。又、孤立電極７が金属遮光膜
３と同一層で形成されている。この為、追加の成膜工程
を要すること無く、パタニング用のマスク変更のみで、
金属遮光膜３と同一プロセスにより孤立電極７をパタニ
ング形成することができる。孤立電極７は金属配線６と
整合している。金属配線６は例えばアルミニウム等から
なり、孤立電極７は例えばチタン等からなる。チタンは
アルミニウムに比べ光反射率が低く黒ずんで見える為、
表示外観上好ましい。又、金属遮光膜７と同一層でコン
タクト用の電極３ａが形成されており、前述した金属配
線６ａと面接触している。金属遮光膜３や孤立電極７等
はアクリル樹脂等からなる平坦化膜１０により被覆され
ている。この平坦化膜１０の上にはＩＴＯ等の透明導電
膜からなる画素電極２がパタニング形成されている。画
素電極２は平坦化膜１０に予め開口したコンタクトホー
ルを介して電極３ａに接続する。かかる構成により、画
素電極２は対応する薄膜トランジスタ１のドレイン電極
Ｄに接続されることになる。プロセス中に混入するダス
ト等の影響により画素電極２とドレイン電極Ｄとの間が
導通不良になると、ノーマリホワイトモードの場合輝点
欠陥が発生することになる。下側の絶縁基板０には所定
の間隙を介して上側の透明な絶縁基板１１が接合してい
る。この絶縁基板１１の内表面には透明な対向電極４が
形成されている。上下一対の絶縁基板１１，０の間の間
隙には液晶等の電気光学物質１２が保持されている。
具体的な構成例を示す模式的な断面図である。図示する
ように、下側の絶縁基板０の上には薄膜トランジスタ１
が形成されている。この薄膜トランジスタ１はトップゲ
ート構造を有し、多結晶シリコン等からなる半導体薄膜
１３の上にゲート絶縁膜１４を介してゲート電極５ａが
形成されている。このゲート電極５ａは図１の（Ａ）に
示したゲート配線５に接続している。ゲート電極５ａの
両側に位置する半導体薄膜１３の部分にはソース電極Ｓ
とドレイン電極Ｄが形成されている。かかる構成を有す
る薄膜トランジスタ１はＰＳＧ等からなる第１層間絶縁
膜８により被覆されている。第１層間絶縁膜８の上には
金属配線６がパタニング形成されており、コンタクトホ
ールを介して薄膜トランジスタ１のソース電極Ｓに電気
接続している。又、金属配線６ａもパタニング形成され
ており、コンタクトホールを介して薄膜トランジスタ１
のドレイン電極Ｄに接続している。これらの金属配線
６，６ａはＰＳＧ等からなる第２層間絶縁膜９により被
覆されている。更に、第２層間絶縁膜９の上にはＰ−Ｓ
ｉＮ等からなる絶縁膜９ａが薄く成膜されている。この
絶縁膜９ａの上には金属遮光膜３がパタニング形成され
ており、薄膜トランジスタ１を外光から遮閉して光電流
リーク等を抑制している。又、孤立電極７が金属遮光膜
３と同一層で形成されている。この為、追加の成膜工程
を要すること無く、パタニング用のマスク変更のみで、
金属遮光膜３と同一プロセスにより孤立電極７をパタニ
ング形成することができる。孤立電極７は金属配線６と
整合している。金属配線６は例えばアルミニウム等から
なり、孤立電極７は例えばチタン等からなる。チタンは
アルミニウムに比べ光反射率が低く黒ずんで見える為、
表示外観上好ましい。又、金属遮光膜７と同一層でコン
タクト用の電極３ａが形成されており、前述した金属配
線６ａと面接触している。金属遮光膜３や孤立電極７等
はアクリル樹脂等からなる平坦化膜１０により被覆され
ている。この平坦化膜１０の上にはＩＴＯ等の透明導電
膜からなる画素電極２がパタニング形成されている。画
素電極２は平坦化膜１０に予め開口したコンタクトホー
ルを介して電極３ａに接続する。かかる構成により、画
素電極２は対応する薄膜トランジスタ１のドレイン電極
Ｄに接続されることになる。プロセス中に混入するダス
ト等の影響により画素電極２とドレイン電極Ｄとの間が
導通不良になると、ノーマリホワイトモードの場合輝点
欠陥が発生することになる。下側の絶縁基板０には所定
の間隙を介して上側の透明な絶縁基板１１が接合してい
る。この絶縁基板１１の内表面には透明な対向電極４が
形成されている。上下一対の絶縁基板１１，０の間の間
隙には液晶等の電気光学物質１２が保持されている。
【０００９】図３は、図２に示した表示用半導体装置の
一画素分を切り取って示した平面図である。図示するよ
うに、信号配線（金属配線）６とゲート配線５の交差部
には薄膜トランジスタ１と画素電極２が集積形成されて
いる。薄膜トランジスタ１はアイランド状にパタニング
された半導体薄膜１３を素子領域とし、中央部にゲート
電極５ａがゲート絶縁膜を介して重ねられている。ゲー
ト電極５ａの両側にはソース電極Ｓ及びドレイン電極Ｄ
が位置している。ソース電極Ｓはコンタクトホールを介
して信号配線（金属配線）６に電気接続している。ゲー
ト電極５ａはゲート配線５から延設されている。又、ド
レイン電極Ｄはコンタクトホール及び電極３ａを介して
画素電極２と電気接続している。図から明らかなよう
に、薄膜トランジスタ１は所定の形状にパタニングされ
た金属遮光膜３により被覆されている。又、金属遮光膜
３と同一層の孤立電極７は信号配線（金属配線）６と整
合して離散的にパタニングされている。この孤立電極７
を仲介として左右に位置する画素電極２がレーザリペア
により互いに短絡可能である。
一画素分を切り取って示した平面図である。図示するよ
うに、信号配線（金属配線）６とゲート配線５の交差部
には薄膜トランジスタ１と画素電極２が集積形成されて
いる。薄膜トランジスタ１はアイランド状にパタニング
された半導体薄膜１３を素子領域とし、中央部にゲート
電極５ａがゲート絶縁膜を介して重ねられている。ゲー
ト電極５ａの両側にはソース電極Ｓ及びドレイン電極Ｄ
が位置している。ソース電極Ｓはコンタクトホールを介
して信号配線（金属配線）６に電気接続している。ゲー
ト電極５ａはゲート配線５から延設されている。又、ド
レイン電極Ｄはコンタクトホール及び電極３ａを介して
画素電極２と電気接続している。図から明らかなよう
に、薄膜トランジスタ１は所定の形状にパタニングされ
た金属遮光膜３により被覆されている。又、金属遮光膜
３と同一層の孤立電極７は信号配線（金属配線）６と整
合して離散的にパタニングされている。この孤立電極７
を仲介として左右に位置する画素電極２がレーザリペア
により互いに短絡可能である。
【００１０】最後に図４は、本発明にかかる表示用半導
体装置の他の実施形態を示す模式的な断面図である。図
１の（Ｂ）に示した先の実施形態と対応する部分には対
応する参照番号を付して理解を容易にしている。本実施
形態の特徴事項は孤立電極７の直下に底上げ用の島状パ
ッド１５を形成していることである。この島状パッド１
５を設けることにより孤立電極７が底上げされ、平坦化
膜１０を介した画素電極２との間の距離を短縮化でき
る。従って、図１の（Ｂ）に示した先の実施形態に比
べ、レーザビームの照射により一層容易に画素電極２と
孤立電極７を互いに短絡化させることが可能になる。
尚、この島状パッド１５は図２に示した薄膜トランジス
タ１と同一の層構造を有する。この為、特に追加の成膜
工程を要すること無く、単にパタニング用のフォトマス
クの変更のみで島状パッド１５を形成することが可能で
ある。具体的には、この島状パッド１５は薄膜トランジ
スタ１の素子領域と同一層に属する半導体薄膜１３ａ、
ゲート絶縁膜と同一層の絶縁膜１４ａ及びゲート電極と
同一層の電極５ｂを下から順に重ねたものである。
体装置の他の実施形態を示す模式的な断面図である。図
１の（Ｂ）に示した先の実施形態と対応する部分には対
応する参照番号を付して理解を容易にしている。本実施
形態の特徴事項は孤立電極７の直下に底上げ用の島状パ
ッド１５を形成していることである。この島状パッド１
５を設けることにより孤立電極７が底上げされ、平坦化
膜１０を介した画素電極２との間の距離を短縮化でき
る。従って、図１の（Ｂ）に示した先の実施形態に比
べ、レーザビームの照射により一層容易に画素電極２と
孤立電極７を互いに短絡化させることが可能になる。
尚、この島状パッド１５は図２に示した薄膜トランジス
タ１と同一の層構造を有する。この為、特に追加の成膜
工程を要すること無く、単にパタニング用のフォトマス
クの変更のみで島状パッド１５を形成することが可能で
ある。具体的には、この島状パッド１５は薄膜トランジ
スタ１の素子領域と同一層に属する半導体薄膜１３ａ、
ゲート絶縁膜と同一層の絶縁膜１４ａ及びゲート電極と
同一層の電極５ｂを下から順に重ねたものである。
【００１１】
【発明の効果】以上説明したように、本発明によれば、
互いに隣り合う画素電極の間に修復用の孤立電極が設け
られており、これを介して異常の生じた一方の画素電極
と正常な他方の画素電極とを短絡可能にするとともに、
この孤立電極は薄膜トランジスタを外光から遮閉する金
属遮光膜と同一層で形成されている。かかる構成によ
り、画素電極の輝点欠陥等をレーザリペアで容易に修復
することが可能になり、表示用半導体装置の歩留り向上
に繋がる。特に、一対の画素電極を孤立電極により互い
に短絡する構造である為、薄膜トランジスタの動作不良
もしくは薄膜トランジスタと画素電極間の導通不良等い
ずれの場合でも、常に輝点欠陥画素を修復することが可
能になる。又、修復用の孤立電極は金属遮光膜と同一層
で形成できる為、追加の成膜工程を何ら要することが無
く、製造工程上の負担は増加しない。
互いに隣り合う画素電極の間に修復用の孤立電極が設け
られており、これを介して異常の生じた一方の画素電極
と正常な他方の画素電極とを短絡可能にするとともに、
この孤立電極は薄膜トランジスタを外光から遮閉する金
属遮光膜と同一層で形成されている。かかる構成によ
り、画素電極の輝点欠陥等をレーザリペアで容易に修復
することが可能になり、表示用半導体装置の歩留り向上
に繋がる。特に、一対の画素電極を孤立電極により互い
に短絡する構造である為、薄膜トランジスタの動作不良
もしくは薄膜トランジスタと画素電極間の導通不良等い
ずれの場合でも、常に輝点欠陥画素を修復することが可
能になる。又、修復用の孤立電極は金属遮光膜と同一層
で形成できる為、追加の成膜工程を何ら要することが無
く、製造工程上の負担は増加しない。
【図１】本発明にかかる表示用半導体装置の一実施形態
を示す回路図及び断面図である。
を示す回路図及び断面図である。
【図２】図１に示した表示用半導体装置の具体的な構成
を示す断面図である。
を示す断面図である。
【図３】同じく図１に示した表示用半導体装置の具体的
な構成を示す平面図である。
な構成を示す平面図である。
【図４】本発明にかかる表示用半導体装置の他の実施形
態を示す断面図である。
態を示す断面図である。
０…絶縁基板、１…薄膜トランジスタ、２…画素電極、
３…金属遮光膜、４…対向電極、５…ゲート配線、６…
金属配線、７…孤立電極、１０…平坦化膜、１１…絶縁
基板、１２…電気光学物質、１３…半導体薄膜、１４…
ゲート絶縁膜、１５…島状パッド
３…金属遮光膜、４…対向電極、５…ゲート配線、６…
金属配線、７…孤立電極、１０…平坦化膜、１１…絶縁
基板、１２…電気光学物質、１３…半導体薄膜、１４…
ゲート絶縁膜、１５…島状パッド
Claims (4)
- 【請求項１】 絶縁基板の上にマトリクス状に集積形成
された薄膜トランジスタと、個々の薄膜トランジスタを
外光から遮閉するようにパタニングされた金属遮光膜
と、絶縁膜を介して該金属遮光膜より上方に配され且つ
コンタクトホールを介して対応する薄膜トランジスタに
電気接続した透明な画素電極とを備えた表示用半導体装
置であって、 互いに隣り合う画素電極の間に修復用の孤立電極が設け
られており、これを介して異常の生じた一方の画素電極
と正常な他方の画素電極とを短絡可能にするとともに、
該孤立電極は該金属遮光膜と同一層で形成されているこ
とを特徴とする表示用半導体装置。 - 【請求項２】 前記孤立電極の直下に底上げ用の島状パ
ッドが形成されており、この島状パッドは薄膜トランジ
スタと同一の層構造を有することを特徴とする請求項１
記載の表示用半導体装置。 - 【請求項３】 前記孤立電極は、薄膜トランジスタに接
続した金属配線の直上に絶縁膜を介して配されているこ
とを特徴とする請求項１記載の表示用半導体装置。 - 【請求項４】 マトリクス状に集積形成された薄膜トラ
ンジスタ、個々の薄膜トランジスタを外光から遮閉する
ようにパタニングされた金属遮光膜、及び絶縁膜を介し
て該金属遮光膜より上方に配され且つコンタクトホール
を介して対応する薄膜トランジスタに電気接続した透明
な画素電極を備えた一方の絶縁基板と、 少くとも透明な対向電極が形成されており且つ所定の間
隙を介して該一方の絶縁基板に接合した他方の透明な絶
縁基板と、 該間隙に保持された電気光学物質とからなる表示装置で
あって、 互いに隣り合う画素電極の間に修復用の孤立電極が設け
られており、これを介して異常の生じた一方の画素電極
と正常な他方の画素電極とを短絡可能にするとともに、
該孤立電極は金属遮光膜と同一層で形成されていること
を特徴とする表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33756396A JPH10161156A (ja) | 1996-12-03 | 1996-12-03 | 表示用半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33756396A JPH10161156A (ja) | 1996-12-03 | 1996-12-03 | 表示用半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10161156A true JPH10161156A (ja) | 1998-06-19 |
Family
ID=18309828
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33756396A Pending JPH10161156A (ja) | 1996-12-03 | 1996-12-03 | 表示用半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10161156A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000105391A (ja) * | 1998-07-30 | 2000-04-11 | Matsushita Electric Ind Co Ltd | 液晶表示装置、及び、これを用いた受像装置と情報処理装置 |
| JP2001281688A (ja) * | 2000-03-29 | 2001-10-10 | Fujitsu Ltd | 液晶表示装置及びその欠陥修復方法 |
| JP2004006339A (ja) * | 2002-04-26 | 2004-01-08 | Sanyo Electric Co Ltd | Ｅｌパネルの減光化方法およびｅｌパネル |
| JP2006018320A (ja) * | 2005-08-29 | 2006-01-19 | Seiko Epson Corp | 電気光学装置及びプロジェクタ |
| US7110056B2 (en) | 2003-03-31 | 2006-09-19 | Sharp Kabushiki Kaisha | Thin film transistor array substrate and method for repairing the same |
| KR100694680B1 (ko) * | 2003-09-19 | 2007-03-13 | 샤프 가부시키가이샤 | 액티브 기판, 표시 장치 및 상기 표시 장치의 제조 방법 |
| JP2008262013A (ja) * | 2007-04-12 | 2008-10-30 | Sony Corp | 表示装置の製造方法およびｔｆｔアレイ基板の製造方法 |
| JP2011043830A (ja) * | 1999-03-02 | 2011-03-03 | Semiconductor Energy Lab Co Ltd | 半導体装置及び電子機器 |
-
1996
- 1996-12-03 JP JP33756396A patent/JPH10161156A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000105391A (ja) * | 1998-07-30 | 2000-04-11 | Matsushita Electric Ind Co Ltd | 液晶表示装置、及び、これを用いた受像装置と情報処理装置 |
| JP2011043830A (ja) * | 1999-03-02 | 2011-03-03 | Semiconductor Energy Lab Co Ltd | 半導体装置及び電子機器 |
| US8847316B2 (en) | 1999-03-02 | 2014-09-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| US9153604B2 (en) | 1999-03-02 | 2015-10-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| JP2001281688A (ja) * | 2000-03-29 | 2001-10-10 | Fujitsu Ltd | 液晶表示装置及びその欠陥修復方法 |
| JP2004006339A (ja) * | 2002-04-26 | 2004-01-08 | Sanyo Electric Co Ltd | Ｅｌパネルの減光化方法およびｅｌパネル |
| JP4508547B2 (ja) * | 2002-04-26 | 2010-07-21 | 三洋電機株式会社 | Ｅｌパネルの減光化方法およびｅｌパネル |
| US7110056B2 (en) | 2003-03-31 | 2006-09-19 | Sharp Kabushiki Kaisha | Thin film transistor array substrate and method for repairing the same |
| KR100694680B1 (ko) * | 2003-09-19 | 2007-03-13 | 샤프 가부시키가이샤 | 액티브 기판, 표시 장치 및 상기 표시 장치의 제조 방법 |
| US7436477B2 (en) | 2003-09-19 | 2008-10-14 | Sharp Kabushiki Kaisha | Active substrate, display apparatus and method for producing display apparatus |
| JP2006018320A (ja) * | 2005-08-29 | 2006-01-19 | Seiko Epson Corp | 電気光学装置及びプロジェクタ |
| JP2008262013A (ja) * | 2007-04-12 | 2008-10-30 | Sony Corp | 表示装置の製造方法およびｔｆｔアレイ基板の製造方法 |
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