JPH10150194A - 電力用半導体装置 - Google Patents
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Abstract
用半導体素子において、ゲート耐圧を高くすること。 【解決手段】p+型エミッタ層(1)、この上に形成さ
れた高抵抗のn−型ベース層(3)、この表面に形成さ
れたp型ベース層(4)、この表面に選択的に形成され
たn+エミッタ層(5)、この表面からn−型ベース層
(3)に達する深さのトレンチ溝内にゲート絶縁膜
(6)を介して埋め込み形成されたゲート電極(7)、
p+型エミッタ層(1)に設けられたアノード電極
(8)、n+型エミッタ層(5)およびp型ベース層
(4)に設けられたカソード電極(9)を具備し、ゲー
ト絶縁膜(6)下のn+型エミッタ層(5)、p型ベー
ス層(4)およびn−型ベース層(3)の表面の平均ラ
フネスが0.6nm以下である。
Description
係わり、特に埋め込み絶縁ゲート構造を有する電力用バ
イポーラトランジスタ(injection enhanced insulated
gate bipolar transistor)(以下、IEGTと略する)
に関する。
r)、MCT(MOS Controlled Thyristor)等の絶縁ゲ
ート構造を利用した電圧駆動型の電力用半導体素子は、
サイリスタ等の電流駆動型の電力用半導体素子と比較し
て、駆動回路の簡略化が容易である。
有する電力用半導体素子は、オン電圧が高いという問題
があった。このような問題を解決するために、絶縁ゲー
ト構造として埋め込み絶縁ゲート構造を用いることが提
案されている(特開平5−243561号)。
す。
ッファ層2、高抵抗のn−型ベース層3、p型ベース層
4が順次積層されている。
のn+型エミッタ層5が形成されている。この例では、
図中横方向に延びる複数本の細長いエミッタ層5が形成
されている。このn+型エミッタ層5が形成された側の
素子表面には、n+型エミッタ層5と直交し、かつn+
型エミッタ層5からp型ベース層4を介してn−型ベー
ス層3に達するトレンチ溝が複数個形成されている。こ
れらトレンチ溝内にはゲート酸化膜6を介してゲート電
極7が埋め込み形成されている。p型ベース層4および
n+型エミッタ層5の表面にはカソード電極9が層間絶
縁膜10を介して設けられている。カソード電極9は層
間絶縁膜10に設けられスルーホールを介してn+型エ
ミッタ層5に接続されている。
反対側の表面の全面にはアノード電極8が設けられる。
チ溝の深さ、幅および間隔は、素子がサイリスタ動作を
しないにもかかわらず、サイリスタ並の低いオン電圧が
得られるように最適設計されている。最適設計とは、n
+型エミッタ層5からn−型ベース層3への電子の注入
効率を高くすると同時に、MOS部の電圧降下を下げる
ような設計であり、これによりn−型ベース層3内のn
+型エミッタ層5側に蓄積されるキャリア密度を高くで
き、低いオン電圧を得られる。
構造を有する電力用半導体素子は、ゲート電極を素子表
面上に設ける絶縁ゲート構造を有する電力用半導体素子
よりも低いオン電圧を得ることができるが、ゲート電極
を素子表面上に設ける絶縁ゲート構造を有する電力用半
導体素子よりもゲート耐圧が低いという致命的な欠点が
ある。
構造を有する電力用半導体素子は、ゲート電極を素子表
面上に設ける絶縁ゲート構造を有する電力用半導体素子
よりも低いオン電圧を得ることができるが、シミュレー
ションで求めた理論値通りの低いオン電圧を得ることは
できなかった。
る部分のトレンチ溝の深さをT(μm)、ハーフセルの
長さをW(μm)とし、TとT・Wとオン電圧との関係
を調べると、オン電圧が最小値を取るT・Wの値は、T
の値が変化してもシミュレーションで求めた理論上は変
わらないはずであるが、実際はTが変化すると、T・W
の値が変化してしまい、オン電圧を最小にする素子設計
が容易ではなかった。
用半導体装置にはゲート耐圧が低い、オン電圧が高い、
Tの変化に伴いオン電圧が最小となるT・Wの値が変化
してしまうという欠点がある。
たもので、第1の目的は埋め込み絶縁ゲート構造を有す
る電力用半導体素子において、ゲート耐圧を高くするこ
とである。
構造を有する電力用半導体素子において、オン電圧を低
くすることである。
構造を有する電力用半導体素子において、Tの値が変化
してもオン電圧が最小値を取るT・Wの値が不変とする
ことである。
達成するために、本発明は以下に示す手段を用いてい
る。
第1導電型エミッタ層と、この第1導電型エミッタ層上
に形成された高抵抗の第2導電型ベース層と、この第2
導電型ベース層の表面に形成された第1導電型ベース層
と、この第1導電型ベース層の表面に選択的に形成され
た第2導電型エミッタ層と、この第2導電型エミッタ層
の表面から前記第1導電型ベース層を介して前記第2導
電型ベース層に達する深さの複数の溝内に、ゲート絶縁
膜を介して埋め込み形成されたゲート電極と、前記第1
導電型エミッタ層に設けられた第1の主電極と、前記第
2導電型エミッタ層および前記第1導電型ベース層に設
けられた第2の主電極とを具備してなり、前記ゲート絶
縁膜下の前記第2導電型エミッタ層、前記第1導電型ベ
ース層および前記第2導電型ベース層の表面の平均ラフ
ネスが0.6nm以下であることを特徴とする。
れば、ゲート電極を素子表面上に設ける絶縁ゲート構造
を有する電力用半導体装置とほぼ同等な高いゲート耐圧
を呈することができる。
第1の半導体装置と同一の構成要素を有し、ただし、前
記ゲート絶縁膜下の前記第2導電型エミッタ層、前記第
1導電型ベース層および前記第2導電型ベース層の表面
の平均ラフネスが0.3nm以下であることを特徴とす
る。
れば、ほぼシミュレーションで求めた理論値通りの低い
オン電圧を呈することができる。さらに、第2の電力用
半導体装置によれば、Tの値が変化してもオン電圧が最
小値を取るT・Wの値が不変である。
る埋め込み絶縁ゲート構造を有する電力用半導体装置の
実施形態を説明する。
は図1に示した従来例と同じであるので、詳細な説明は
省略する。第1実施形態が従来例と異なるのは、ゲート
酸化膜6の下のトレンチ溝側壁及び底面のシリコン(n
+型エミッタ層5、p型ベース層4、及びn−型ベース
層3)に存在する微小な凹凸を無くし、すなわち平均ラ
フネスをある値以下と非常に小さくした点である。平均
ラフネスは次のように定義される。
意の正整数)の測定箇所の高さ(基準面からの高さ)で
ある。
説明する。図1に示した埋め込み絶縁ゲート構造を有す
る電力用半導体素子においてゲート耐圧が低下する原
因、およびシミュレーションで求めた理論値通りのオン
電圧が得られない原因は、ともに、図2に示すようなト
レンチ溝の側壁および底面のシリコンに存在する微小な
凹凸11にあると考えられる。すなわち、ゲート耐圧に
ついては、この凹凸によりゲート酸化膜6の厚さにバラ
ツキが生じることが原因であると考えられる。オン電圧
については、この凹凸11により、トレンチ溝の側壁お
よび底面に形成されるチャネル中を流れる電子の移動度
が小さくなり、これによりn+型エミッタ層5からn−
型ベース層3への電子の注入効率が低下することが原因
であると考えられる。
に、トレンチ溝の側壁および底面の平均ラフネスの値が
異なる試料を作成して比較したところ、平均ラフネスの
値が小さくなるほどゲート耐圧が高くなるとともに、オ
ン電圧が低下することが分かった。
4およびn+型エミッタ層5が形成されているシリコン
ウェハ(比抵抗450Ω・cm、厚さ550μm)上に
酸化膜を形成する。この酸化膜上に分子量分布が数桁に
及ぶ通常のレジストを塗布し、最適時間で露光した後、
現像して、レジストパターンを作成した。このレジスト
パターンの側壁および底面の平均ラフネスは1.5nm
であった。本明細書では、平均ラフネスを求めるのに必
要なデータはAFM(Atomic Force Microscopy :原子
間力顕微鏡)による測定により収集した。
として、酸化膜をRIE(ReactiveIon Etching)して
酸化膜パターンを形成した。ガス組成の最適値は、CH
F3: SF6=45: 2であるが、ここでは、CH
F3: SF6=55: 2とした。このとき、酸化膜パタ
ーンの側壁および底面の平均ラフネスは2.3nmであ
った。
膜パターンをエッチングマスクとして、RIEによりシ
リコンウェハにトレンチ溝を形成した。ガス組成の最適
値は、HBr:SiF4:O2=140: 2:1.5で
あるが、この組成でRIEを行った。このとき、トレン
チ溝側壁および底面のシリコンの平均ラフネスは7.7
nmであった。
ゲート酸化膜6を形成した後、ゲート電極7を埋め込み
形成した。このとき、ゲート酸化膜6下のトレンチ溝側
壁および底面のシリコンの平均ラフネスは1.5nmで
あった。これはゲート酸化膜6の形成時にトレンチ溝側
壁および底面のシリコンが平滑化されたからである。
ト酸化膜6下のトレンチ溝の側壁および底面のシリコン
の平均ラフネスが1.5nmである試料1のTとT・W
とオン電圧との関係を示す特性図である。
値は3V以上となり、オン電圧はあまり低減していない
ことが分かる。
6μmの場合、それぞれT・W=16μm2、T・W=
32μm2、T・W=64μm2の近傍においてオン電
圧の値が最小となり、オン電圧の値が最小となるT・W
の値はTの値によって変わってしまうことが分かる。
最適値のCHF3: SF6=45: 2にして酸化膜をR
IEしたこと以外は試料1のそれと同じである。
コンの平均ラフネスは0.9nmであり、ゲート耐圧は
37Vであった。
ト酸化膜6下のトレンチ溝の側壁および底面のシリコン
の平均ラフネスが0.9nmである試料2のTとT・W
とオン電圧との関係を示す特性図である。
値は3V未満となり、試料1に比べてオン電圧が全体的
に低くなっていることが分かる。
μmの場合、それぞれT・W=32μm2、T・W=4
8μm2、T・W=64μm2の近傍においてオン電圧
の値が最小となり、オン電圧の値が最小となるT・Wの
値はTの値によって変わってしまうが、試料1に比べれ
ばTの依存性は低くなっていることが分かる。
である。
ほぼ1桁、つまり分子量分布が狭いレジストを用い、最
適時間で露光した後、現像してレジストパターンを作成
した。酸化膜のRIEはガス組成を最適値のCHF3:
SF6=45: 2にして行なったが、シリコンウェハの
RIEはガス組成を最適値からずれたHBr:Si
F4:O2=140: 2:0.5で行なった。
コンの平均ラフネスは0.6nmであり、ゲート耐圧は
57Vであった。
ト酸化膜6下のトレンチ溝の側壁および底面のシリコン
の平均ラフネスが0.6nmである試料3のTとT・W
とオン電圧との関係を示す特性図である。
が全体的に低くなっていることが分かる。
μmの場合、それぞれT・W=50μm2、T・W=5
8μm2、T・W=64μm2の近傍においてオン電圧
の値が最小となり、オン電圧の値が最小となるT・Wの
値はTの値によって変わってしまうが、試料1、試料2
に比べればTの依存性は非常に低くなっていることが分
かる。
した。
ある分子量分布が狭いレジストを用いた。ただし、最適
時間の2倍かけて露光した後、現像してレジストパター
ンを作成した。一方、酸化膜のRIEは、最適ガス組成
のCHF3: SF6=45:2で行い、シリコンウェハ
のRIEは、最適ガス組成のHBr: SiF4:O2=
140:2:1.5で行った。
コンの平均ラフネスは0.4nmであり、ゲート耐圧は
59Vであった。
ト酸化膜6下のトレンチ溝の側壁および底面のシリコン
の平均ラフネスが0.4nmである試料4のTとT・W
とオン電圧との関係を示す特性図である。
オン電圧が全体的に低くなっていることが分かる。
μmの場合、それぞれT・W=60μm2、T・W=6
2μm2、T・W=64μm2の近傍においてオン電圧
の値が最小となり、オン電圧の値が最小となるT・Wの
値はTによって変わっているが、試料1、試料2、試料
3に比べればTの依存性はさらに低くなっていることが
分かる。
後、レジストの現像を行なったこと以外は試料4のそれ
と同じである。
コンの平均ラフネスは0.3nmであり、ゲート耐圧は
61Vであった。
ト酸化膜6下のトレンチ溝の側壁および底面のシリコン
の平均ラフネスが0.3nmである試料5のTとT・W
とオン電圧との関係を示す特性図である。
ていることが分かる。
μmの場合、全てT・W=64μm2の近傍においてオ
ン電圧の値が最小となり、オン電圧の値が最小となるT
・Wの値はTの値に関係なく、一定になっていることが
分かる。
同じである。すなわち、トレンチ溝の側壁および底面を
CDEによって積極的に平滑化した後にゲート酸化膜6
を形成した点が、試料5と異なっている。
コンの平均ラフネスは0.2nmであり、ゲート耐圧は
62Vであった。
ト酸化膜6下のトレンチ溝の側壁および底面のシリコン
の平均ラフネスが0.2nmである試料6のTとT・W
とオン電圧との関係を示す特性図である。
低くなっていることが分かる。
μmの場合、試料5と同様に、全てT・W=64μm2
の近傍においてオン電圧の値が最小となり、オン電圧の
値が最小となるT・Wの値はTの値に関係なく、一定に
なっていることが分かる。
同じである。すなわち、トレンチ溝の側壁および底面を
犠牲酸化によって積極的に平滑化した点が試料5と異な
っている。
コンの平均ラフネスは0.1nmであり、ゲート耐圧は
62Vであった。
ト酸化膜6下のトレンチ溝の側壁および底面のシリコン
の平均ラフネスが0.1nmである試料7のTとT・W
とオン電圧との関係を示す特性図である。
低くなっていることが分かる。
μmの場合、試料5、試料6と同様に、全てT・W=6
4μm2の近傍においてオン電圧の値が最小となり、オ
ン電圧の値が最小となるT・Wの値はTの値に関係な
く、一定になっていることが分かる。
次表のようになる。
側壁および底面のシリコンの平均ラフネスが0.6nm
以下になると、ゲート耐圧は十分に大きくなる(ゲート
電極を素子表面上に設ける絶縁ゲート構造を有する電力
用半導体素子とほぼ同等となる)ことが分かる。
ル移動度が素子表面にゲートを設ける構造のものと同じ
とした場合、平均ラフネスの値が小さくなるほどオン電
圧はシミュレーションで求めた理論値に近くなり、さら
に平均ラフネスの値が0.3nm以下であると、オン電
圧は十分に低くなるとともに、オン電圧の値が最小とな
るT・Wの値はTの値に関係なく一定になることが分か
る。オン電圧の値が最小となるT・Wの値はTに関係な
く一定になると、オン電圧の値が最小となるように素子
を設計することが容易である。
が最小となるT・Wの値は64μm2で一致したが、こ
のT・Wの値は、ウェハの比抵抗や厚さに依存するもの
で、ウェハの比抵抗や厚さが変われば一般には変わる。
ゲート絶縁膜下の第2導電型エミッタ層、第1導電型ベ
ース層および第2導電型ベース層の表面の平均ラフネス
を0.6nm以下にすることにより、従来よりもゲート
耐圧が高い埋め込み絶縁ゲート構造を有する電力用半導
体素子が実現できる。さらに、平均ラフネスを0.3n
m以下にすることにより、従来よりもオン電圧が低く、
しかも、オン電圧の値が最小となるT・Wの値はTの値
に関係なく一定になり、素子設計が容易な埋め込み絶縁
ゲート構造を有する電力用半導体素子が実現できる。
下の実施形態で第1実施形態と対応する部分は同一参照
数字を付して詳細な説明は省略する。
をシミュレーションで求めた理論値通り低くするため
に、平均ラフネスを小さくする方法を取ったが、第2実
施形態では、別のアプローチでオン電圧を低くする。
を得られない第2の理由として、素子表面のトレンチ溝
の形状、そのためカソード電極の形状が直線状であるた
め、溝の長手方向とそれに直交する方向ではキャリア分
布が異なり、2次元的に均一なキャリア分布が得られな
かったからであることも考えられる。
造の電力用半導体素子の表面のトレンチ溝(ゲート電極
7)とカソード電極9の配置を示す平面図である。トレ
ンチ溝の長手方向(図中縦方向)A−A’に沿ったキャ
リア分布は図11に示すように比較的均一である。しか
し、トレンチ溝の長手方向に直交する方向(図中横方
向)B−B’に沿ったキャリア分布は図12に示すよう
に場所によってかなり変動する。このように、長手方向
とそれに直交する方向ではキャリア分布が異なることが
オン電圧を高くする原因である。
図13に示すように構成されている。
バッファ層32、高抵抗のn−型ベース層33、p型ベ
ース層34が順次積層されている。
度のn+型エミッタ層35が形成されている。細長いエ
ミッタ層35は中心に対して4回対称となるように形成
されている。このn+型エミッタ層35が形成された側
の素子表面には、n+型エミッタ層35と直交し、かつ
n+型エミッタ層35からp型ベース層34を介してn
−型ベース層33に達するトレンチ溝が複数個形成され
ている。すなわち、トレンチ溝(ゲート酸化膜37)の
平面形状は、図14に示すように同心の複数の正方形領
域として形成される。図14は図13に示す埋め込み絶
縁ゲート構造の電力用半導体素子のトレンチ溝(ゲート
電極37)とカソード電極39の配置を示す平面図であ
る。図14の破線部が図13の部分である。これらトレ
ンチ溝内にはゲート酸化膜36を介してゲート電極37
が埋め込み形成されている。
2と反対側の表面にはアノード電極38が設けられ、p
型ベース層34およびn+型エミッタ層35の表面には
カソード電極39が層間絶縁膜40を介して設けられて
いる。カソード電極39も、図14に示すように同心の
複数の正方形領域として形成される。
面のキャリア分布は4回対称になり、二次元的に均一な
キャリア分布を得ることが出来るので、オン電圧を理論
値通り低くすることが出来る。なお、トレンチ溝、カソ
ード電極39の形成領域の外輪郭、内輪郭は正方形に限
らず、円形でもよい。
のアプローチでオン電圧を低くする。
を得られない第3の理由として、素子表面において図1
5に示すようにn+型エミッタ層5、p型ベース層4が
横一直線に並んでいるため、トレンチ溝に直角な方向の
キャリア分布を考えた時、トレンチ溝を横切る位置に応
じて異なるからであることが考えられる。
向)の線C−C’、及び線D−D’に沿ったキャリア分
布を図16に示す。すなわち、電子を注入できるn+型
エミッタ層5を横切る線C−C’の場合、キャリア濃度
は高く、しかも場所によってかなり変動する。電子を注
入できないp型ベース層4を横切る線D−D’の場合、
キャリア濃度は低く、しかも場所によって変動しない。
このように場所によってキャリア分布が異なることがオ
ン電圧を高くする原因である。
図17に示すように構成されている。
バッファ層52、高抵抗のn−型ベース層53、p型ベ
ース層54が順次積層されている。
度のn+型エミッタ層55が形成されている。この例で
は、図中横方向に延びる複数本の細長いエミッタ層55
が形成されている。ただし、図1とは異なり、n+型エ
ミッタ層55は横一直線に形成されているのではなく、
図18に示すように千鳥状(ジグザグに)に形成されて
いる。すなわち、1つのセル(図18中の破線で囲まれ
た部分)の半分を境に同じ列を見ると、右側はp型ベー
ス層54(あるいはn+型エミッタ層55)が、左側は
n+型エミッタ層55(あるいはp型ベース層54)が
配置される。
n+型エミッタ層55が形成された側の素子表面には、
n+型エミッタ層55と直交し、かつn+型エミッタ層
55からp型ベース層54を介してn−型ベース層53
に達するトレンチ溝が複数個形成されている。これらト
レンチ溝内にはゲート酸化膜56を介してゲート電極5
7が埋め込み形成されている。p型ベース層54および
n+型エミッタ層55の表面にはカソード電極59が層
間絶縁膜60を介して設けられている。カソード電極5
9は層間絶縁膜60に設けられスルーホールを介してn
+型エミッタ層55に接続されている。
2と反対側の表面の全面にはアノード電極58が設けら
れる。
チ溝に直角な方向のキャリア分布を考えた時、トレンチ
溝を横切るどの位置についてもn+型エミッタ層55を
横切るため、場所によってキャリア分布が異なることが
無く、オン電圧をシミュレーションで求めた理論値通り
低くすることが出来る。
込み型絶縁ゲート構造を有する電力用半導体装置の製造
方法を説明する。
面を平滑化することがゲート耐圧を高め、オン電圧を低
くするために有効である。そのために、トレンチ形成後
にケミカルドライエッチングを行うことが考えられる。
ケミカルドライエッチング処理のために、素子表面にマ
スクとして酸化膜が推積される。ケミカルドライエッチ
ング処理時に、この酸化膜の界面付近のシリコンは酸化
膜の影響でエッチングされ難いため、トレンチの深さ方
向の中程に比べてエッチング量が少なく、その結果、ト
レンチ形状はボーイング形状となってしまう。トレンチ
のボーイング形状は結晶欠陥を発生させ、素子特性を著
しく劣化してしまう。図19は従来例としてのケミカル
ドライエッチングの前、図20は処理後の素子断面図で
ある。81は酸化膜、82はn+型エミッタ層、83は
pベース、84はn−型ベース層、85はトレンチ溝を
示す。なお、n型バッファ層、p+型エミッタ層は省略
されている。
は、図21に示すように、ケミカルドライエッチングの
前にウェットエッチングを行い素子上の酸化膜をトレン
チ縁より200nm以上後退させる。これにより、図2
2に示すように、ケミカルドライエッチング時に酸化膜
の影響を受けること無く、トレンチ全体が深さ方向に均
一にエッチングされ、トレンチ形状がきれいになる。酸
化膜の後退量が200nm以下であると、ケミカルドラ
イエッチングによりボーイング形状を発生してしまう
が、200nm以上であると、ケミカルドライエッチン
グによりボーイング形状が発生することがない。
種々変形して実施可能である。例えば、各実施形態は単
独で説明したが、複数の実施形態を適宜組み合わせても
よい。
ート絶縁膜下の第2導電型エミッタ層、第1導電型ベー
ス層および第2導電型ベース層の表面の平均ラフネスを
0.6nm以下にすることにより、従来よりもゲート耐
圧が高い埋め込み絶縁ゲート構造を有する電力用半導体
素子を実現できるようになる。
タ層、第1導電型ベース層および第2導電型ベース層の
表面の平均ラフネスを0.3nm以下にすることによ
り、従来よりもオン電圧が低く、かつオン電圧の値が最
小となるT・Wの値がTの値が変化しても変わらない埋
め込み絶縁ゲート構造を有する電力用半導体素子も実現
できるようになる。
直線状ではなく、同心の入れ子状に形成することによ
り、素子表面のキャリア分布は4回対称になり、二次元
的に均一なキャリア分布を得ることが出来るので、オン
電圧を理論値通り低くすることが出来る。
いてもn+型エミッタ層を配置することによりトレンチ
溝に直角な方向のキャリア分布が場所によって異なるこ
とが無く、オン電圧を理論値通り低くすることが出来
る。
めにケミカルドライエッチングをするが、その前にウェ
ットエッチングを行い素子上の酸化膜をトレンチ縁より
200nm以上後退させておくことにより、ボーイング
形状が発生することがなく、トレンチ形状がストレート
になり、その後のプロセス中に結晶欠陥が発生すること
がない。
素子の断面斜視図。
する微小な凹凸を示す図。
溝の側壁および底面のシリコンの平均ラフネスが1.5
nmである試料1のTとT・Wとオン電圧との関係を示
す特性図。
溝の側壁および底面のシリコンの平均ラフネスが0.9
nmである試料2のTとT・Wとオン電圧との関係を示
す特性図。
溝の側壁および底面のシリコンの平均ラフネスが0.6
nmである試料3のTとT・Wとオン電圧との関係を示
す特性図。
溝の側壁および底面のシリコンの平均ラフネスが0.4
nmである試料4のTとT・Wとオン電圧との関係を示
す特性図。
溝の側壁および底面のシリコンの平均ラフネスが0.3
nmである試料5のTとT・Wとオン電圧との関係を示
す特性図。
溝の側壁および底面のシリコンの平均ラフネスが0.2
nmである試料6のTとT・Wとオン電圧との関係を示
す特性図。
溝の側壁および底面のシリコンの平均ラフネスが0.1
nmである試料7のTとT・Wとオン電圧との関係を示
す特性図。
ソード電極の配置を示す平面図。
を示す図。
を示す図。
た電力用半導体素子の第2実施形態の断面斜視図。
溝)とカソード電極の配置を示す平面図。
型エミッタ層の位置関係を示す平面図。
キャリア分布を示す図。
た電力用半導体素子の第3実施形態の断面斜視図。
電型エミッタ層の位置関係を示す平面図。
埋め込み絶縁構造の断面図。
埋め込み絶縁構造の断面図。
た電力用半導体素子の第4実施形態におけるケミカルド
ライエッチング工程前の埋め込み絶縁構造の断面図。
程後の埋め込み絶縁構造の断面図。
Claims (7)
- 【請求項1】 第1導電型エミッタ層と、 前記第1導電型エミッタ層上に形成された高抵抗の第2
導電型ベース層と、 前記第2導電型ベース層の表面に形成された第1導電型
ベース層と、 前記第1導電型ベース層の表面に部分的に形成された複
数の第2導電型エミッタ層と、 前記第2導電型エミッタ層の表面から前記第1導電型ベ
ース層を介して前記第2導電型ベース層に達する深さの
複数の溝内に、ゲート絶縁膜を介して埋め込み形成され
たゲート電極と、 前記第1導電型エミッタ層に設けられた第1の主電極
と、 前記第2導電型エミッタ層および前記第1導電型ベース
層に設けられた第2の主電極とを具備してなり、 前記ゲート絶縁膜下の前記第2導電型エミッタ層、前記
第1導電型ベース層および前記第2導電型ベース層の表
面の平均ラフネスが0.6nm以下であることを特徴と
する電力用半導体装置。 - 【請求項2】 前記平均ラフネスは0.3nm以下であ
ることを特徴とする請求項1に記載の電力用半導体装
置。 - 【請求項3】 前記平均ラフネスは、測定箇所の数を
N、i番目(i=1〜任意の正整数)の測定箇所の高さ
(基準面からの高さ)をhiとしたとき、 で表されることを特徴とする請求項1に記載の電力用半
導体装置。 - 【請求項4】 前記第1導電型エミッタ層と前記第2導
電型ベース層との間に設けられた第2導電型バッファ層
をさらに具備することを特徴とする請求項1に記載の電
力用半導体装置。 - 【請求項5】 前記複数の第2導電型エミッタ層は前記
第1導電型ベース層の表面に4回対称となるように形成
され、その結果、前記複数の溝の形状は同心の正方形で
あることを特徴とする請求項1に記載の電力用半導体装
置。 - 【請求項6】 前記複数の第2導電型エミッタ層は千鳥
状に形成されていることを特徴とする請求項1に記載の
電力用半導体装置。 - 【請求項7】 高抵抗の第2導電型ベース層の上に第1
導電型エミッタ層を形成するステップと、 前記第2導電型ベース層の前記第1導電型エミッタ層と
反対側に第1導電型ベース層を形成するステップと、 前記第1導電型ベース層の表面に複数の第2導電型エミ
ッタ層を形成するステップと、 前記第2導電型エミッタ層の表面から前記第1導電型ベ
ース層を介して前記第2導電型ベース層に達する深さの
複数の溝を形成するステップと、 前記溝内にゲート絶縁膜を介してゲート電極を埋め込む
ステップと、 前記第1導電型エミッタ層に第1の主電極を設けるステ
ップと、 前記第2導電型エミッタ層および前記第1導電型ベース
層に第2の主電極を設けるステップとを具備し、 前記溝を形成するステップは、 素子表面に堆積された酸化膜を選択的にエッチングする
ステップと、 リアクティブイオンエッチングによりトレンチ溝を形成
するステップと、 ウェットエッチングを行い素子上の保護酸化膜をトレン
チ縁より200nm以上後退させるステップと、 ケミカルドライエッチングを行うステップとを具備する
電力用半導体装置の製造方法。
Priority Applications (2)
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- 1997-09-18 US US08/932,464 patent/US6137136A/en not_active Expired - Lifetime
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