JPH10149226A - マイクロプロセッサを備えた多機能コントローラの電力管理方法および装置 - Google Patents
マイクロプロセッサを備えた多機能コントローラの電力管理方法および装置Info
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Abstract
ッサベース形集積回路での使用に適した優れた電力管理
技術を提供することにある。 【解決手段】埋込形マイクロプロセッサを備えた多機能
コントローラの電力管理機能を与える方法および装置。
スリープモード進入表示が、例えば、ホスト中央処理装
置により発生されるコマンド、または所定時間システム
アクティビティが存在しないことを表示する割込みの形
態をなしてマイクロプロセッサに受け入れられる。ウェ
ークアップ事象を検出すると、第2クロックソースが自
動的に始動しかつ所定遅延後にマイクロプロセッサに適
用される。次にマイクロプロセッサは、ウェークアップ
事象インジケータを処理し、必要ならばシステムをパワ
ーアップしかつシステムを第1クロックソースに再接続
する。
Description
イクロプロセッサを備えた多機能コントローラのような
マイクロプロセッサベース形集積回路で遂行される電力
管理作動に関する。より詳しくは、本発明は、「スリー
プ」モードに進入するときおよび/またはこれから退出
するときの、多機能コントローラに関連するコンピュー
タまたは他のシステムへの給電(電力供給)を制御する
のに埋込形マイクロプロセッサを使用する技術に関す
る。
の電力消費を最小にするため、システムが長時間停止す
る場合には、或るコンポーネンツへの給電を遮断できる
ようにすることがしばしば望まれる。電力管理回路は、
キーボード、マウス、およびアクティビティのサインを
出す他のシステム要素をモニタリングし、所定時間いか
なるアクティビティも検出されない場合には主システム
の電源を遮断する。これにより、システムは、作動のス
タンバイモードすなわち「スリープ」モードに置かれ
る。一般に、キーボード入力またはマウスクリック等の
ウェークアップ事象(wake-up event)に応答してシステ
ムをスリープモードから退出させるスタンバイ論理回路
に給電するためのスタンバイ電源が設けられている。こ
のスタンバイ論理回路は、システムが作動の「スリー
プ」モードにあるとき、約10μA程のほぼゼロ電流で
作動することが要求される。
び他のシステムのこれらのおよび他の電力管理機能を与
えるのに使用されている。典形的な多機能コントローラ
として、フロッピディスクコントローラ、1つ以上の直
列ポートコントローラ、並列ポートコントローラおよび
キーボード/マウスインターフェースコントローラ、並
びに埋込形マイクロプロセッサおよびリアルタイムクロ
ック(RTC)等の他のコンポーネンツのような幾つか
の独立コントローラがある。埋込形マイクロプロセッサ
は、1つ以上のコントローラの作動を指示しかつ多機能
コントローラが使用されているシステムの或る電力管理
機能をも与える。多機能コントローラは、良く知られた
割込み処理技術を用いて、アクティビティのサインを出
すキーボード、マウスおよび他のシステム要素のアクテ
ィビティを容易にモニタリングできる。
コントローラが与える処理能力の最高の長所を利用して
いない。従って、これらの技術は、電力管理機能を与え
る、極めて複雑なスタンバイ論理回路を有する多機能コ
ントローラまたは他の任意のデバイスを必要とするた
め、システムコストが高くなりかつスタンバイ電流も大
きくなる。また、既知の技術は、一般に、埋込形マイク
ロプロセッサへの主クロックを停止させることができ
ず、従って、システム電力の最適保存を与えない。既知
の電力管理技術に付随する他の問題は、システムを低電
流モードに入れかつ低電流モードが終了したときに作動
を再開できないことである。
に、多機能コントローラ並びに他のマイクロプロセッサ
ベース形集積回路での使用に適した優れた電力管理技術
が要望されている。
または他のシステムでの低スタンバイ電流を達成する優
れた電力管理技術を提供する。例示の実施形態は、多機
能コントローラに埋込形マイクロプロセッサを使用し
て、主システムの電源を制御する。
への進入に関する。スリープモード進入表示(enter sl
eep mode indication)は、例えば、ホスト中央処理装置
により発生されるコマンドの形態、または所定時間シス
テムのアクティビティが存在しないことを表示する割込
みの形態をなしてマイクロプロセッサに受け入れられ
る。マイクロプロセッサへのクロック入力は、スリープ
モード進入表示に応答して、第1クロックソースから第
2クロックソースに切り換えられかつ主システムの電源
はマイクロプロセッサによりパワーダウンされる。次
に、第1所定遅延の経過後に、第1クロックソースがタ
ーンオフされる。この後、第2所定遅延の後に、第2ク
ロックソースがターンオフされ、これによりシステムお
よびマイクロプロセッサがスリープモードに入れられ
る。一般に、第1クロックソースは、通常の作動条件下
でマイクロプロセッサにより使用される正確なクロック
信号を発生し、一方、第2クロックソースは、スリープ
モードへの進入およびスリープモードからの退出に使用
するのに特に適した特性をもつクロックを発生する。例
えば、第2クロックソースは、ターンオン後の非常に短
い時間内に許容できる出力クロック信号を発生するリン
グオッシレータとして実施することができる。
ドからの退出に関する。システムおよび埋込形マイクロ
プロセッサが上記スリープモードにある間、マイクロプ
ロセッサおよび電力制御論理回路の割込み処理部分(in
terrupt-handling portion)は、低電流スタンバイ電源
により給電される状態に維持される。多数の所定のウェ
ークアップ事象のうちの1つのウェークアップ事象が検
出されると、第2クロックソースが、自動的に再始動さ
れ、かつ所定遅延後にマイクロプロセッサに適用され
る。次に、マイクロプロセッサは、ウェークアップ事象
インジケータを処理し、必要ならばシステムをパワーア
ップしかつシステムを第1クロックソースに再接続す
る。
を備えた多機能コントローラの一例に関連して本発明を
説明する。しかしながら、本発明の電力管理技術は、他
の種々の形式のマイクロプロセッサベース形システムお
よびデバイスにも広く適用できることを理解すべきであ
る。本願に説明する電力管理技術の他の用途として、例
えば、産業上の制御用途がある。また、本発明は、特定
形式の埋込形マイクロプロセッサを使用する必要が全く
ないことに留意すべきである。本願で使用する用語「マ
イクロプロセッサ」は、ここに説明する電力管理機能を
与えるのに使用できるあらゆる形式の処理回路を含むも
のである。クロック、電源または他の信号を切り換える
ことに関して使用する用語「ターンオン」および「ター
ンオフ」は、信号源のターンオンまたはターンオフ並び
に信号源の信号出力の接続および遮断を含むものであ
る。
る多機能コントローラ10のブロック図である。多機能
コントローラ10は、多機能コントローラ10の外部に
あるホスト中央処理装置(CPU)14とインターフェ
ースするホストインターフェース12を有している。多
機能コントローラ10はまた、多数の独立した入力/出
力(I/O)デバイスコントローラ16a〜16fを有
している。これらのデバイスコントローラは、フロッピ
ディスクコントローラ、マウスインターフェースコント
ローラ、キーボードインターフェースコントローラ、1
つの並列ポートコントローラ、および幾つかの直列ポー
トコントローラで構成できる。デバイスコントローラ1
6a〜16fの作動は、1組の制御レジスタ18に記憶
された情報に従って指示される。各デバイスコントロー
ラ16a〜16fには、1つ以上の制御レジスタ18が
関連している。
プロセッサ20を有し、該埋込形マイクロプロセッサ2
0は、Intel 社から入手できる8051のような8ビッ
トマイクロプロセッサで構成できる。8051マイクロ
プロセッサは、Intel 社の次の出版物、すなわち、「埋
込形マイクロコントローラおよびプロセッサ(Embedded
Microcontroller and Processors)」(Vol.1、199
3年);「マイクロコントローラMCS−51ファミリ
ーのアーキテクチャ概要(MCS-51 Family of MicroCont
rollers, Architectural Overview)」(1989年9
月);および「MCS−51のプログラマーズガイドお
よび命令集合(MCS-51 Programmer's Guide and Instru
ction Set)」(1989年7月)に詳細に説明されてい
る。以下の説明は埋込形マイクロプロセッサ20が80
51マイクロプロセッサであると仮定して述べるが、前
述のように、本発明は特定のマイクロプロセッサを使用
する必要は全くない。
スタ18の作動を指示し、該制御レジスタ18はI/O
デバイスコントローラ16a〜16fの作動を指示す
る。制御レジスタ18は、埋込形マイクロプロセッサ2
0のアドレススペースの少なくとも一部を形成する。制
御レジスタ18のアドレススペースは、約64kバイト
にすることができる。埋込形マイクロプロセッサ20は
また、電力管理回路と関連して作動し、本発明による電
力管理の或るアスペクトを制御する。以下に詳述するよ
うに、8051マイクロプロセッサは、作動のIDLE
モード(該IDLEモード中は、8051マイクロプロ
セッサは命令の実行を停止しかつその内部CPUへのク
ロックをターンオフする)に入ることができるけれど
も、割込み機能、タイマ機能およびI/O機能へのクロ
ックの供給は続ける。内部CPUの状態は、その全部
(全ての内部レジスタの状態を含む)が保存される。8
051マイクロプロセッサがそのIDLEモードにある
とき、その1次クロックソースは、いかなる作動上の問
題も引き起こすことなく、スイッチオフされるか、さも
なくば遮断される。8051マイクロプロセッサのID
LEモードは、割込み可能状態またはハードウェアリセ
ットを用いて終了される。8051マイクロプロセッサ
のこれらの特徴は、本発明に使用するのに非常に適して
いるが、これらの埋込形マイクロプロセッサの特徴は本
発明を実施する上で必要ないことをここでも強調してお
く。
成レジスタ22を有している。構成レジスタ22は、図
面の明瞭化のため、図1には単一ユニットとして示され
ている。しかしながら、これらの構成レジスタ22は、
1つ以上のランダムアクセスメモリ(RAM)デバイス
の種々の部分、データまたはプログラムのリードオンリ
メモリ(ROM)の部分、並びに埋込形マイクロプロセ
ッサ20に関連する種々の他のレジスタを表している。
構成レジスタ22により表されるアドレススペースは、
約256バイトである。また、埋込形マイクロプロセッ
サ20には1組のメールボックスレジスタ24が関連し
ている。メールボックスレジスタ24は、図1の実施形
態に示すように埋込形マイクロプロセッサ20の内部に
配置するか、別の実施形態として埋込形マイクロプロセ
ッサ20の外部に配置することもできる。メールボック
スレジスタ24は、一般に、ホストCPU14が制御レ
ジスタ18にアクセスできるようにするのに使用され
る。本発明の譲受人に譲渡された「ブリッジモード(Br
idge Mode)」という名称に係るSteven Burstein 、Ian
F. Harris およびKenneth G. Smalleyの米国特許出願第
08/661,128号には、ホストCPU14が、埋込形マイク
ロプロセッサ20を介することなく直接制御レジスタ1
8にアクセスできるようにする技術が開示されている。
この米国特許出願の開示は、本願に援用する。
て、多機能コントローラ用のタイミング信号を発生する
リアルタイムクロック(RTC)回路26と、電力管理
回路30とがあり、これらの回路の作動は後に詳述す
る。ホストインターフェース12、制御レジスタ18、
埋込形マイクロプロセッサ20、構成レジスタ22、R
TC26および電力管理回路30は、バス構造28によ
り相互接続されている。また多機能コントローラ10に
は、フラッシュインターフェースおよびパルス幅モジュ
レータ等の他の多くのデバイスを設けることができる。
および電力管理回路30を使用した図1に例示する多機
能コントローラ10に実施できる優れた電力管理技術を
提供する。図1に示すように、電力管理回路30は、多
機能コントローラ10が取り付けられるコンピュータま
たは他の電子装置の主電源Vddに接続される。電力管理
回路30は、コントローラ10の他の要素およびコント
ローラ10が取り付けられるシステムへの主電源Vddの
供給を制御する。また、電力管理回路30は、電池バッ
クアップ電源または他の低電流電源で構成できるスタン
バイ電源Vsbにも接続される。電力管理回路30は、キ
ーボードまたはマウスのアクティビティが所定時間存在
しない等の或るシステム状態に応答して、多機能コント
ローラ10の一部をスタンバイモードすなわち「スリー
プ」モードにするように作動する。スリープモードの
間、多機能コントローラ10および該コントローラが取
り付けられたシステムの最も電力消費の大きい要素から
主電源Vddをターンオフするか、遮断することにより給
電は保存される。コントローラ10および対応するシス
テムをウェークアップするのに必要な電力管理回路30
および任意のI/Oデバイスコントローラ16a〜16
fは、スタンバイ電源Vsbにより給電される状態に維持
される。例えば、マウスをクリックするか、キーボード
の任意のキーを押すことによりウェークアップ事象が開
始されるコンピュータシステムでは、当該マウスおよび
キーボードに対応するI/Oデバイスコントローラ16
a〜16fは、スタンバイ電源Vsbから給電される状態
を維持し、ウェークアップ信号が電力管理回路30に供
給されるように構成できる。
一例示実施形態をより詳細に示すブロック図である。電
力管理回路30は、埋込形マイクロプロセッサ20と相
互作用しかつリングオッシレータ34の作動を制御する
電力制御論理回路32を有する。リングオッシレータ3
4はクロック出力をクロックマルチプレクサ36に供給
し、該クロックマルチプレクサ36は、リングオッシレ
ータクロックまたは1つ以上のシステムクロックを埋込
形マイクロプロセッサ20に供給する。電力制御論理回
路32、リングオッシレータ34およびクロックマルチ
プレクサ36は、スタンバイ電源Vsbから給電される。
従って、これらの要素は、主電源Vddのターンオフまた
は遮断によりコントローラ10の残部およびその対応シ
ステムがスリープモードに入れられた後に受けたウェー
クアップ事象を遂行すべく、常時利用できる。
の作動を示すフローチャートである。ステップ50〜ス
テップ64は、多機能コントローラ10がスリープモー
ドに入る方法を示す。ステップ50では、多機能コント
ローラ10が取り付けられたシステムが完全に給電さ
れ、かつ埋込形マイクロプロセッサ20が慣用的な態様
で命令コードを遂行する。次に、ステップ52で、ホス
トCPU14はスリープモードに入るコマンドを発す
る。別の構成として、マイクロプロセッサ20が、スリ
ープモードに入るべきことを独立的に決定することもで
きる。この決定は、或る形式のI/Oアクティビティを
用いないで、例えば所定時間の経過に基づいて行なうこ
とができる。いずれにせよ、ステップ54で、マイクロ
プロセッサ20は、信号を電力制御論理回路32に送
り、該回路32は、クロックマルチプレクサ36が、マ
イクロプロセッサ20の1次クロックソースをリングオ
ッシレータ34により発生されたクロックに切り換える
指示をする。ステップ56で、マイクロプロセッサ20
は、スリープモード中にマイクロプロセッサが捜す種々
のウェークアップ事象を表す多くのウェークアップ割込
みをセットアップする。前述のように、これらのウェー
クアップ事象として、キーボードアクティビティまたは
マウスアクティビティがある。次にマイクロプロセッサ
20は、主電源Vddをターンオフまたは遮断すべきこと
を指令するコマンドを発することができる。次に、ステ
ップ58で、マイクロプロセッサ20は、適当なビット
をその内部PCONレジスタにセッティングすることに
より、前述のIDLEモードに入る。
で、第1遅延カウンタのリセットが開始(トリガ)され
る。所定の第1遅延カウントの経過により、マイクロプ
ロセッサ20への1次クロックが、マイクロプロセッサ
20からターンオフまたは遮断される。この第1遅延に
より、マイクロプロセッサ20は、あらゆるインプロセ
ス命令(in-process instructions)の遂行を完了しかつ
その内部信号を安定化させるのに充分な時間を確保でき
る。ステップ62では、第2遅延カウンタが、リングオ
ッシレータ34のターンオフの計時を開始する。第2遅
延カウンタは、第1遅延カウンタ回路の一部を共有し、
IDLEモードに入ることにより所定の第2遅延カウン
タのリセットも開始される。第2遅延カウンタの経過に
より、リングオッシレータ34がターンオフされる。第
1および第2遅延カウンタは1次クロックおよびリング
オッシレータクロックの連続ターンオフを行い、これに
よりマイクロプロセッサ20が適正にウェークアップさ
れる。ステップ64に示すように、埋込形マイクロプロ
セッサ20は今やスリープモードにあり、その1次シス
テムクロック、リングオッシレータクロックおよび主シ
ステムの電源Vddがターンオフされる。前述のように、
8051マイクロプロセッサのIDLEモードは、その
1次クロックソースが遮断されている間に、内部CPU
の状態が保存されるようにする。マイクロプロセッサ2
0の或る部分は、スタンバイ電源Vsbから給電される状
態を維持し、これにより、マイクロプロセッサ20およ
び電力管理回路30が、コントローラ10により制御さ
れるキーボード、マウスまたは他の周辺機器からのウェ
ークアップ事象を検出できる。
機能コントローラ10がスリープモードから出る方法を
示す。ステップ68では、ウェークアップ可能事象が生
じているか否かについての決定がなされる。ウェークア
ップ可能事象として、マイクロプロセッサ20が、前記
ステップ56で、非マスク割込みを確立している事象、
並びにスリープモードでマイクロプロセッサ20により
モニタリングされる任意の他のウェークアップ事象があ
る。ウェークアップ可能事象が生じると、ステップ70
に示すように、電力制御論理回路32により、リングオ
ッシレータ34が再始動されかつマイクロプロセッサ2
0への割込みを生じさせる。次に、ステップ72で、第
3遅延カウンタが始動される。所定の遅延カウントが経
過すると、1次クロックソースがマイクロプロセッサ2
0に再適用される。この第3遅延カウントにより、リン
グオッシレータ34は、マイクロプロセッサ20に再適
用される前に安定化するのに充分な時間を確保できる。
ステップ74では、マイクロプロセッサ20は、供給さ
れたリングオッシレータクロックソースでの実行を開始
し、かつステップ70で発生された割込みを処理して、
作動のIDLEモードを終了させる。
電源Vddに切り換えられること、マイクロプロセッサ2
0へのクロックソースがリングオッシレータから1次ク
ロックソースに切り換えられることを表示し、マイクロ
プロセッサ20でのコード実行は、スリープモードに入
る前の状態を続ける。次に、システムは、ステップ80
に示すように、完全給電されかつマイクロプロセッサ2
0で実行されるコードを実行する。必ずしも全てのウェ
ークアップ事象によって、マイクロプロセッサ20がシ
ステム電力をターンオンさせかつ主クロックソースを再
接続させる必要がないことに留意すべきである。例え
ば、リングオッシレータクロックを用いて作動するマイ
クロプロセッサ20が、特定のウェークアップ事象がシ
ステムのパワーアップを必要としないことを決定する場
合には、マイクロプロセッサ20はIDLEモードに入
ることによりスリープモードに戻ることができる。これ
により、第2遅延カウンタが開始されてリングオッシレ
ータ34の最終的ターンオフがもたらされ、マイクロプ
ロセッサ20がスリープモードに戻されかつシステムの
残部がスリープモードに留められる。
るのに適したリングオッシレータ34の例示を示す概略
図である。リングオッシレータ34は、第1入力に、電
力制御論理回路32からのENABLE信号を受けるN
ANDゲート100を有している。NANDゲート10
0の出力は一連の遅延要素102−1、102−2、・
・・102−Nに入力され、これらの遅延要素は、所定
量の遅延をNANDゲート出力に与える。遅延された出
力は、バッファ104を介してNANDゲート100の
他の入力にフィードバックされる。NANDゲート10
0の出力は、バッファ106にも供給される。バッファ
106の出力はリングオッシレータの出力クロック信号
CKRINGを表し、該信号CKRINGは図2のクロ
ックマルチプレクサ36に供給される。リングオッシレ
ータ34は、非常に短い時間内でその指定周波数で始動
しかつ作動する点で、本発明に使用するのに特に適して
いる。また、リングオッシレータ34は、良く知られた
相補形金属酸化膜半導体(CMOS)処理を用いて容易
に実施できる。リングオッシレータ34は結晶ベース形
またはフェーズロック形ではないので、その出力クロッ
ク周波数は、温度、電圧、処理変数および他のファクタ
で変動する。一般に、これらの変動が、一般に、上記ス
リープモードに入る処理およびスリープモードから出る
処理に悪影響を及ぼすことはない。
りリングオッシレータクロックの周波数が決定される。
例示の実施形態では、遅延要素102は、約5〜6MHz
の出力クロック周波数を得るため、約100〜200n
sec の全遅延が得られるように構成できる。別の実施形
態では、より遅いオッシレータクロック周波数を使用で
きるが、一般に、オッシレータクロック周波数が遅いほ
ど、スリープモードへの進入および退出が遅延するであ
ろう。より高いオッシレータクロック周波数を使用する
こともできるが、一般に、最高オッシレータクロック周
波数は、埋込形マイクロプロセッサ20の作動クロック
周波数を超えてはならない。一般に、上記例示の805
1マイクロプロセッサは12〜16MHz のクロック周波
数で作動し、約5〜6MHz の上記リングオッシレータ出
力クロック周波数が許容できる性能を与える。リングオ
ッシレータ34の代わりに、他の多くのオッシレータま
たは他の形式のクロックソースを使用できることに留意
されたい。しかしながら、一般に、結晶形オッシレータ
は殆どの用途で好ましくない。なぜならば、結晶形オッ
シレータは、充分なクロック出力信号を供給し始めるの
に10ms以上の時間を要し、スリープモードへの進入
および退出が不当に遅延化されるからである。
2の一部を示す概略図である。図5は、図3のステップ
60に関連して説明したように、埋込形マイクロプロセ
ッサ20への1次クロックをターンオフするのに使用す
る信号を発生する第1遅延カウンタ回路を示す。第1遅
延カウンタ回路は、直列に接続された一群のD形フリッ
プフロップD1〜D6を有し、該フリップフロップD1
〜D6は、リングオッシレータ34からの入力クロック
CKRINGのサイクルをカウントする機能を有する。
第4番目のD形フリップフロップD4のOB出力は信号
STOPCKであり、該信号STOPCKは図8の回路
で使用され、埋込形マイクロプロセッサ20へのクロッ
クをターンオフする。従って、マイクロプロセッサ20
への1次クロックを遮断するのに使用される第1遅延
は、埋込形マイクロプロセッサ20がIDLEモードに
入った後のリングオッシレータクロックCKRINGの
18サイクルである。5MHz のリングオッシレータクロ
ック周波数では、これは3.6μsec の遅延を表す。前述
のように、この遅延により、マイクロプロセッサ20が
実行コードを完了することおよびその内部信号が安定化
されることが確実になる。フリップフロップD1〜D6
のリセッティングは、ANDゲート110の入力に供給
される信号SLEEPおよび信号IDLEを用いて制御
される。信号SLEEPは、図3のステップ52に関連
して説明したように、システムが作動のスリープモード
に入ろうとすることを表示が受けた後に高くなる。信号
IDLEは、図3のステップ58に関連して説明したよ
うに、埋込形マイクロプロセッサ20がIDLEモード
に入るときに高くなる。従って、IDLEモードへの進
入は、フリップフロップD7、D8、シュミットトリガ
デバイス112およびNORゲート114を介して第1
遅延カウンタのリセットを制御するのに使用される。シ
ュミットトリガデバイス112に関連して、フリップフ
ロップD7、D8は、非同期SLEEPおよびIDLE
信号と、CKRINGクロック信号とを同期させる同期
化回路として作動する。本発明に従って第1遅延カウン
タを始動(トリガ)させるのに、他のマイクロプロセッ
サモードを使用できることに留意すべきである。
関連して説明したようにリングオッシレータ34のター
ンオフを制御する第2遅延カウンタを形成する。図5の
フリップフロップD5、D6は、出力信号SLPを発生
する前にCKRING信号の16クロックサイクルの付
加遅延を与える。出力信号SLPは、図7に示すように
他の論理回路に関連して作動させることによりリングオ
ッシレータクロック信号CKRINGをターンオフさ
せ、リングオッシレータ34のENABLE信号入力を
論理低レベルにする。また信号SLPは、NORゲート
114を介して、フリップフロップD1〜D6のリセッ
ト入力にも供給される。信号SLPの補完/パルス幅制
御形バージョンを表す信号SLPBは、インバータ11
6、遅延要素120およびNANDゲート122を用い
て発生される。信号SLPBは図7の回路に入力され
る。
3遅延カウンタを形成するのに使用される回路を示す。
第3遅延カウンタの出力は、主システムクロックソース
を埋込形マイクロプロセッサ20に再接続すべくクロッ
クマルチプレクサ36に供給される信号CLRSLPB
である。図6の回路は直列に接続された1群のD形フリ
ップフロップD10〜D14を有し、該フリップフロッ
プは、リングオッシレータクロックCKRINGのサイ
クルをカウントする機能を有する。フリップフロップD
10〜D14は、ウェークアップ事象表示を受けた後の
論理高レベルにあるSTWAKE信号を用いてカウント
処理を開始させるべくリセットされる。NORゲート1
32に関連するフリップフロップD15、D16は、信
号CLRSLPBが発生される前にCKRING信号の
18サイクルの全遅延がカウントされるように、リセッ
ト機能を制御するのにも使用される。これは、5MHz の
CKRING周波数で、マイクロプロセッサクロックソ
ースについて約3.6 μsecの全ターンオン遅延を与え
る。前述のように、この遅延は、主マイクロプロセッサ
のクロックソースの出力がマイクロプロセッサ20に供
給される前に、主マイクロプロセッサのクロックソース
が安定化する機会をもつことを確保する。
す。図7の回路は複数のD形フリップフロップD20〜
D27を有する。該フリップフロップは、バッファB1
〜B9と関連して、KDO〔7:0〕で示す1組のバス
ラインからデータを受け、かつKDI〔7:0〕で示す
1組のバスラインにデータを供給する。これらの組のバ
スラインは、図1に示す多機能コントローラのバス構造
28の一部で構成できる。フリップフロップD20〜D
27は、パワーオンリセット信号POR1(該信号は、
図5、図6および図8で使用した信号RSTBにも対応
する)を介してリセットされる。上記信号SLEEPお
よびIDLEは、信号WAKEおよびSLPと一緒に、
入力としてNANDゲート140に供給される。信号W
AKEは、一般に、ウェークアップ事象の存在を表示す
る。NANDゲート140の出力はインバータ142に
おいて変換され、図6の第3遅延カウンタ回路を始動さ
せるのに使用される信号STWAKEを形成する。フリ
ップフロップD23の出力は、図4に示すようにリング
オッシレータ34の入力に供給されるENABLE信号
を表す。上記信号SLPBは、フリップフロップD23
のセット入力に供給されて、D23の出力OBを論理低
レベルに入力させ、これによりリングオッシレータ34
をターンオフさせる。
として信号KBCLKIおよびKBCLKOを発生し、
これらの信号は、それぞれ、図8のクロックマルチプレ
クサ36へのセレクト信号入力として供給される。以下
に述べるように、これらの信号は、埋込形マイクロプロ
セッサ20の可能性ある3つの主システムクロック周波
数のうちの1つを選択する2ビットインジケータを形成
する。フリップフロップD22は出力信号KCKSEL
を発生し、該信号は図8のクロックマルチプレクサ36
に入力されて、リングオッシレータクロックCKRIN
Gまたはマイクロプロセッサ20に供給すべき主システ
ムクロックのうちの選択されたクロックを選択する。フ
リップフロップD22、D23は、ANDゲート144
(該ANDゲートは、その他方の入力信号として上記P
OR1信号を受ける)を介して供給されるNANDゲー
ト140の出力によりリセットされる。フリップフロッ
プD20、D21、D22、D23は、ゲート152、
154、156、158に適用されるクロックおよび割
込み可能信号を用い、かつバスKDI〔7:0〕、KD
O〔7:0〕を介して、慣用的な方法で書込みおよび読
取りを行なう。
6を示す概略図である。マルチプレクサ36は、第1マ
ルチプレクサ180および第2マルチプレクサ190を
有する。第1マルチプレクサ180は、出力として、3
つの入力システムクロックCK12M、CK14M、C
K16Mのうちの選択された1つの入力システムクロッ
クを発生する。セレクト信号は、図7のフリップフロッ
プD20およびD21からそれぞれ供給される信号KB
CLK1およびKBCLKOである。これらの信号は、
3つの入力システムクロックのうちの1つを特定する2
ビット表示(該表示は、通常作動の下で、埋込形マイク
ロプロセッサ20により使用される)を形成する。第2
マルチプレクサ190は、入力として、第1マルチプレ
クサ180の出力およびリングオッシレータ34の出力
CKRINGを受ける。マルチプレクサ190の出力
は、埋込形マイクロプロセッサ20に供給されるクロッ
クを表す。各マルチプレクサ180、190は、図7の
回路から信号WRKBCLKを受ける。WRKBCLK
信号は、対応するセレクト信号が変更されるときに、新
しいセレクト値をマルチプレクサにラッチする機能を有
する。
ト200を有し、該ANDゲートは、入力として、図6
の回路からの上記CLRSLPB信号および図7からの
RSTB信号を受ける。ANDゲート200の出力はD
形フリップフロップD30をリセットし、該フリップフ
ロップD30は、そのクロック入力として、図5のD4
の出力で発生された信号STOPCKを受ける。また、
マルチプレクサ36はANDゲート204を有し、該A
NDゲートは、入力として、インバータ202を介して
のSLEEP信号の変換バージョンと、制御レジスタ1
8のホストストップクロックレジスタから供給されるH
STPCLK信号と、IDLE信号と、コントローラ1
0のリセット制御論理回路からインバータ206を介し
てのRSTOUT信号とを受ける。マルチプレクサ19
0は、セレクト信号として、ANDゲート210から受
けた信号STPCKBと、図7のフリップフロップD2
2により供給される信号KCKSELとを有する。これ
らの信号は、図3に関連して説明した処理に従って、リ
ングオッシレータクロックCKRINGまたはマイクロ
プロセッサ20に供給される主システムクロックのうち
の所定のクロックのいずれかを選択するのに使用され
る。
以外の電力管理機能を付与できる。本発明に関連して使
用するのに適した多数の例示電力管理機能が、「コンピ
ュータシステムにおける電力管理事象を発生させる方法
および装置(Process and Apparatus for Generating P
ower Management Events in a Computer System)」とい
う名称に係るJeffrey C. Dunnihoo の米国特許出願第0
8/541,642号、および「論理完全性保護ができ
る電源切換え方法および装置(Method and Apparatus f
or Power Supply Switching with Logic Integrity Pro
tection)」という名称に係るJay D. Popper およびRich
ard E. Wahler の米国特許出願第08/685,378
号(これらの両米国特許出願は本件出願人に譲渡されて
おり、本願に援用する)に記載されている。
理解すべきである。当業者には、特許請求の範囲内での
種々の変更は明らかであろう。
ラ並びに他のマイクロプロセッサベース形集積回路での
使用に適した電力管理技術を提供することができる。
理装置(CPU)とのインターフェースを例示するブロ
ック図である。
示すブロック図である。
ャートである。
ッシレータを例示する概略図である。
す概略図である。
示す概略図である。
態を示す概略図である。
マルチプレクサ回路を例示する概略図である。
Claims (21)
- 【請求項1】マイクロプロセッサを備えた多機能コント
ローラを有する電子システムの電源を制御する電力管理
方法において、 スリープモード進入表示を検出するステップと、 スリープモード進入表示に応答して、マイクロプロセッ
サのクロック入力を、第1クロックソースから第2クロ
ックソースに切り換えるステップと、 第1所定遅延の経過後に第1クロックソースをターンオ
フするステップと、 を有することを特徴とする電力管理方法。 - 【請求項2】第2所定遅延後に第2クロックソースをタ
ーンオフするステップを更に有することを特徴とする請
求項1に記載の電力管理方法。 - 【請求項3】前記第1クロックソースが、スリープモー
ド表示の検出前に通常の作動条件下で使用されるクロッ
ク信号を発生することを特徴とする請求項1に記載の電
力管理方法。 - 【請求項4】前記第2クロックソースがリングオッシレ
ータを備えていることを特徴とする請求項1に記載の電
力管理方法。 - 【請求項5】前記第2クロックソースが、第1クロック
信号により発生される出力クロック信号の周波数より低
い周波数の出力クロック信号を発生することを特徴とす
る請求項4に記載の電力管理方法。 - 【請求項6】前記スリープモード進入表示を検出するス
テップが、電子システムのホスト中央処理装置により発
生されるスリープモード進入コマンドを検出するステッ
プを有することを特徴とする請求項1に記載の電力管理
方法。 - 【請求項7】前記スリープモード進入表示を検出するス
テップは、マイクロプロセッサが、所定時間1つ以上の
システムアクティビティが存在しないことを検出するス
テップを更に有することを特徴とする請求項1に記載の
電力管理方法。 - 【請求項8】ウェークアップ事象表示を検出するステッ
プと、 第2クロックソースをターンオンするステップと、 第3所定遅延後に、第2クロックソースの出力をマイク
ロプロセッサのクロック入力に供給するステップと、 を更に有することを特徴とする請求項1に記載の電力管
理方法。 - 【請求項9】前記ウェークアップ事象表示の検出後に、
マイクロプロセッサへの割込みを発生させるステップを
更に有することを特徴とする請求項8に記載の電力管理
方法。 - 【請求項10】システムの電源をターンオンするステッ
プと、 マイクロプロセッサのクロック入力を、第2クロックソ
ースから第1クロックソースに切り換えるステップとを
更に有することを特徴とする請求項8に記載の電力管理
方法。 - 【請求項11】第1クロックソースから供給される第1
クロック信号で通常作動するマイクロプロセッサを備え
た多機能コントローラを有する電子システムの電源を制
御するための電力管理装置において、 第2クロック信号に対応する出力をもつ第2クロックソ
ースと、 マイクロプロセッサからのスリープモード進入表示を受
けるように接続された入力をもつ電力制御論理回路と、 第1クロックソースの出力に接続された第1信号出力
と、第2クロックソースの出力に接続された第2信号出
力と、電力制御論理回路の出力に接続されたセレクト信
号入力と、第1および第2クロック信号のうちの選択さ
れたクロック信号に対応する出力とを備えたクロックマ
ルチプレクサと、を有し、 該クロックマルチプレクサは、スリープモード進入表示
に応答して、マイクロプロセッサのクロック入力を、第
1クロック信号から第2クロック信号に切り換えるべく
応答することを特徴とする電力管理装置。 - 【請求項12】前記電力制御論理回路は、第1所定遅延
の経過後に、第1クロックソースをターンオフすべく作
動することを特徴とする請求項11に記載の電力管理装
置。 - 【請求項13】前記電力制御論理回路は、第2所定遅延
の経過後に、第2クロックソースをターンオフすべく作
動することを特徴とする請求項11に記載の電力管理装
置。 - 【請求項14】前記第2クロックソースはリングオッシ
レータを備えていることを特徴とする請求項11に記載
の電力管理装置。 - 【請求項15】前記第2クロックソースが、第1クロッ
ク信号より低い周波数で第2クロック信号を発生するこ
とを特徴とする請求項14に記載の電力管理装置。 - 【請求項16】前記スリープモード進入表示が、電子シ
ステムのホスト中央処理装置により発生されるスリープ
モード進入コマンドからなることを特徴とする請求項1
4に記載の電力管理装置。 - 【請求項17】前記スリープモード進入表示は、所定時
間1つ以上のシステムアクティビティが存在しないこと
を表示する信号からなることを特徴とする請求項14に
記載の電力管理装置。 - 【請求項18】前記マイクロプロセッサが、更に、ウェ
ークアップ事象表示を検出すべく作動することを特徴と
する請求項14に記載の電力管理装置。 - 【請求項19】前記マイクロプロセッサが、更に、ウェ
ークアップ事象に応答して第2クロックソースをターン
オンすべく作動し、 前記クロックマルチプレクサは、第3所定遅延の後に、
第2クロックソースの出力をマイクロプロセッサのクロ
ック入力に供給すべく作動することを特徴とする請求項
18に記載の電力管理装置。 - 【請求項20】前記ウェークアップ事象表示が、マイク
ロプロセッサへの割込みからなることを特徴とする請求
項18に記載の装置。 - 【請求項21】前記マイクロプロセッサがシステムの電
源をターンオンすべく作動し、前記クロックマルチプレ
クサは、更に、マイクロプロセッサのクロック入力を、
第2クロックソースから第1クロックソースに切り換え
るべく作動することを特徴とする請求項18に記載の電
力管理装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
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US08/685,378 | 1996-07-23 | ||
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Publication Number | Publication Date |
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JPH10149226A true JPH10149226A (ja) | 1998-06-02 |
Family
ID=24751953
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP9197614A Pending JPH10149226A (ja) | 1996-07-23 | 1997-07-23 | マイクロプロセッサを備えた多機能コントローラの電力管理方法および装置 |
Country Status (6)
Country | Link |
---|---|
US (1) | US5848281A (ja) |
JP (1) | JPH10149226A (ja) |
CA (1) | CA2210424C (ja) |
GB (1) | GB2315578B (ja) |
IE (1) | IE970504A1 (ja) |
TW (1) | TW413753B (ja) |
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1997
- 1997-07-04 IE IE970504A patent/IE970504A1/en not_active IP Right Cessation
- 1997-07-10 GB GB9714443A patent/GB2315578B/en not_active Expired - Fee Related
- 1997-07-14 CA CA002210424A patent/CA2210424C/en not_active Expired - Fee Related
- 1997-07-14 TW TW086109887A patent/TW413753B/zh not_active IP Right Cessation
- 1997-07-23 JP JP9197614A patent/JPH10149226A/ja active Pending
Also Published As
Publication number | Publication date |
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TW413753B (en) | 2000-12-01 |
GB9714443D0 (en) | 1997-09-10 |
GB2315578B (en) | 2001-06-27 |
CA2210424C (en) | 2006-04-11 |
IE970504A1 (en) | 1998-01-28 |
US5848281A (en) | 1998-12-08 |
GB2315578A (en) | 1998-02-04 |
CA2210424A1 (en) | 1998-01-23 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040625 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20040625 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20040625 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060704 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20061004 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20061011 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061228 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070605 |