JPH10144080A - Boosting circuit and boosting control method therefor - Google Patents
Boosting circuit and boosting control method thereforInfo
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、半導体装置に関
し、特に、回路網内のノードの電位を電源電位以上のブ
ートストラップ電位に昇圧するための昇圧回路に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly to a booster circuit for boosting a potential of a node in a circuit network to a bootstrap potential higher than a power supply potential.
【0002】具体的には、メモリ素子等の集積回路の書
き込み時に、回路網内のワード線の電位を電源電位の数
倍の電位であるブートストラップ電位に昇圧するための
昇圧回路に関する。More specifically, the present invention relates to a boosting circuit for boosting the potential of a word line in a circuit network to a bootstrap potential which is several times the power supply potential when writing in an integrated circuit such as a memory element.
【0003】[0003]
【従来の技術】一般に、昇圧回路は、与えられた電源電
位レベルを越える昇圧電圧を発生するため、半導体集積
回路における様々な回路において用いられる。2. Description of the Related Art Generally, a booster circuit is used in various circuits in a semiconductor integrated circuit to generate a boosted voltage exceeding a given power supply potential level.
【0004】例えば、DRAMやSRAM等の半導体メ
モリにおいて、選択されたワード線を電源電位を越える
高いレベルに昇圧させるために用いられる。For example, in a semiconductor memory such as a DRAM or an SRAM, it is used to boost a selected word line to a high level exceeding a power supply potential.
【0005】図4は、第1従来例の昇圧回路を説明する
ための回路図である。FIG. 4 is a circuit diagram for explaining a first conventional booster circuit.
【0006】第1従来例の昇圧回路Aは、図4に示すよ
うに、電源電位Vccと昇圧ノードPとの間に接続された
NMOSトランジスタQ1と、昇圧ノードPに接続され
た昇圧のためのMOSキャパシタ3とを含んで構成され
ていた。As shown in FIG. 4, a booster circuit A of the first conventional example includes an NMOS transistor Q1 connected between a power supply potential Vcc and a booster node P, and a booster circuit connected to the booster node P for boosting. MOS capacitor 3.
【0007】動作において、昇圧ノードPは、昇圧前、
電源電位Vcc−しきい値電圧Vth1の電位にプリチャー
ジされる。また昇圧時、昇圧のタイミングを与えるクロ
ック信号CKが接地電位から電源電位Vccまで上昇する
と、MOSキャパシタ(静電容量C0)3の容量結合に
より、昇圧ノードPの電位が昇圧される。In operation, the boosting node P is connected before boosting,
It is precharged to the potential of power supply potential Vcc-threshold voltage Vth1. Further, at the time of boosting, when the clock signal CK giving the boosting timing rises from the ground potential to the power supply potential Vcc, the potential of the boosting node P is boosted by capacitive coupling of the MOS capacitor (capacitance C0) 3.
【0008】このような昇圧回路Aは、半導体集積回路
の高速化の為に、RAMやEEPROM等のメモリデバ
イスのワード線等を電源電位以上に昇圧させるために用
いられることが多い。Such a booster circuit A is often used to boost a word line or the like of a memory device such as a RAM or an EEPROM to a power supply potential or higher in order to speed up a semiconductor integrated circuit.
【0009】図5は、第2従来例の昇圧回路を説明する
ための回路図である。FIG. 5 is a circuit diagram for explaining a booster circuit according to a second conventional example.
【0010】また、第2従来例の昇圧回路としては、特
開平6−187788号公報(発明の名称:昇圧回路、
出願日:1992年12月17日)に開示されているも
のがある。A second prior art booster circuit is disclosed in Japanese Patent Application Laid-Open No. Hei 6-187788 (title: booster circuit,
(Filing date: December 17, 1992).
【0011】図5に示すように、昇圧回路Bは、電源電
位Vccと昇圧ノード2との間に接続されたPMOSトラ
ンジスタQ2のバックゲート電極がPMOSトランジス
タQ3とMOSキャパシタ(静電容量C0)3と接続さ
れて構成されていた。As shown in FIG. 5, in a booster circuit B, a back gate electrode of a PMOS transistor Q2 connected between a power supply potential Vcc and a booster node 2 has a PMOS transistor Q3 and a MOS capacitor (capacitance C0) 3. And was configured to be connected.
【0012】このような昇圧回路Bでは、昇圧前の期間
において、昇圧ノード2は電源電位Vccレベルにプリチ
ャージされる。従って、MOSキャパシタ3による昇圧
条件が緩和され、与えられた電源電位Vccのレベルが低
くなっても、正常な昇圧動作が実行できるといった効果
を奏することが開示されている。In such a boosting circuit B, the boosting node 2 is precharged to the power supply potential Vcc level in a period before boosting. Therefore, it is disclosed that the boosting condition by the MOS capacitor 3 is relaxed, and even if the level of the applied power supply potential Vcc is lowered, an effect is obtained that a normal boosting operation can be performed.
【0013】[0013]
【発明が解決しようとする課題】しかしながら、このよ
うな第1従来例の昇圧回路Aでは、正常に動作する為
に、プリチャージ動作時の昇圧ノードPの電位がMOS
キャパシタ3のしきい値電圧Vth1よりも大きい必要が
あるが、回路の微細化や消費電力の低減化の技術的要求
に応じて、電源電位Vccは低下する傾向にあり、1.5
〜2.0Vでの使用も要求されている。However, in such a booster circuit A of the first conventional example, the potential of the booster node P at the time of the precharge operation is set to the MOS level in order to operate normally.
Although it is necessary to be higher than the threshold voltage Vth1 of the capacitor 3, the power supply potential Vcc tends to decrease in accordance with technical requirements for miniaturization of a circuit and reduction of power consumption.
Use at ~ 2.0V is also required.
【0014】このため、昇圧回路Aでは、プリチャージ
動作時に昇圧ノードPの電位をMOSキャパシタ3のし
きい値電圧Vth1以上にすることが難しいという技術的
課題があった。Therefore, the booster circuit A has a technical problem that it is difficult to make the potential of the booster node P equal to or higher than the threshold voltage Vth1 of the MOS capacitor 3 during the precharge operation.
【0015】また、電池駆動を行うような装置内で昇圧
回路Aを用いる場合、電源電位Vccの保証値が1.5〜
3.6Vと幅広いため、電源電位Vccの低電圧側をター
ゲットとして設計した場合、電源電位Vccの高電圧側で
過昇圧状態が生じてしまう可能性があり、その結果、デ
バイス破壊を招く可能性があるという技術的課題もあっ
た。である。When the booster circuit A is used in an apparatus which performs battery driving, the guaranteed value of the power supply potential Vcc is 1.5 to
Since the power supply potential is as wide as 3.6 V, when the power supply potential Vcc is designed as a low voltage side, an over-boosted state may occur on the high voltage side of the power supply potential Vcc, and as a result, the device may be destroyed. There was also a technical problem that there was. It is.
【0016】また、第2従来例の昇圧回路Bでは、プリ
チャージ動作用にPchトランジスタQ2を用いている
ので、プリチャージ時に昇圧ノード2の電位を電源電位
Vccに保つことができる。昇圧時、Pchトランジスタ
Q2は非導通になって昇圧ノード2は昇圧されるが、ク
ランプ回路を用いていない為、過昇圧が起こる可能性が
あり、その結果、第1従来例と同様に、デバイス破壊を
招く可能性があるという技術的課題があった。In the boosting circuit B of the second conventional example, since the Pch transistor Q2 is used for the precharge operation, the potential of the boosting node 2 can be kept at the power supply potential Vcc during the precharge. At the time of boosting, the Pch transistor Q2 becomes non-conductive and the boosting node 2 is boosted. However, since the clamp circuit is not used, there is a possibility that excessive boosting may occur. There was a technical problem that could lead to destruction.
【0017】本発明は、このような従来の問題点を解決
することを課題としており、特に、回路網内のノードの
電位を電源電位以上のブートストラップ電位に昇圧する
ための昇圧回路において、電源とノードの間に直列に接
続された複数段のプリチャージ用トランジスタを有し、
昇圧期間に、プリチャージ用トランジスタに所定の電位
を入力し、プリチャージ用トランジスタの各々のしきい
値電圧と電源電位との和で決定されるブートストラップ
電位に最終段のプリチャージ用トランジスタに接続され
たキャパシタの電位をクランプし、また、非昇圧期間
に、全てのプリチャージ用トランジスタを活性化してキ
ャパシタの電位を電源電位にプリチャージするように構
成されている充電クランプ手段を設けることに依り、非
昇圧期間のプリチャージ動作中にMOSキャパシタに電
源電位を供給することを可能とし、その結果、低電圧に
おいても十分な昇圧を可能とし、更に、高電圧での昇圧
期間中においても過昇圧に起因するデバイスの破壊を防
ぐことができる昇圧回路及びその昇圧制御方法を実現す
ることを課題としている。An object of the present invention is to solve such a conventional problem. In particular, a booster circuit for boosting the potential of a node in a circuit network to a bootstrap potential higher than a power supply potential is provided. And a plurality of stages of precharge transistors connected in series between the
During the boosting period, a predetermined potential is input to the precharge transistor, and the bootstrap potential determined by the sum of the threshold voltage of each precharge transistor and the power supply potential is connected to the last stage precharge transistor. And a charging clamp means configured to activate all the precharging transistors to precharge the capacitor potential to the power supply potential during the non-boosting period. Power supply potential can be supplied to the MOS capacitor during the precharge operation during the non-boosting period. As a result, sufficient boosting can be performed even at a low voltage, and excessive boosting can be performed even during a high voltage boosting period. To provide a booster circuit and a booster control method capable of preventing device destruction caused by the That.
【0018】[0018]
【課題を解決するための手段】請求項1に記載の発明
は、回路網内のノードPの電位を電源電位Vcc以上のブ
ートストラップ電位に昇圧するための昇圧回路におい
て、非昇圧期間に、前記ノードPに接続されたキャパシ
タQ3の電位を電源の電源電位Vccにプリチャージする
と共に、昇圧期間に、前記キャパシタ電位を昇圧すると
共に、当該キャパシタ電位が前記ブートストラップ電位
[Vcc+Vth(tr1)+Vth(tr2)+…+Vth(trn)]に達
した際に当該キャパシタ電位をクランプして前記ブート
ストラップ電位[Vcc+Vth(tr1)+Vth(tr2)+…+V
th(trn)]に保持して過昇圧を防止する充電クランプ手
段20を有する、ことを特徴とする昇圧回路10であ
る。According to a first aspect of the present invention, there is provided a booster circuit for boosting the potential of a node P in a circuit network to a bootstrap potential higher than a power supply potential Vcc. The potential of the capacitor Q3 connected to the node P is precharged to the power supply potential Vcc of the power supply, and during the boosting period, the capacitor potential is boosted, and the capacitor potential is changed to the bootstrap potential [Vcc + Vth (tr1) + Vth (tr2). ) +... + Vth (trn)], the capacitor potential is clamped, and the bootstrap potential [Vcc + Vth (tr1) + Vth (tr2) +.
th (trn)], which is a booster circuit 10 having charge clamp means 20 for preventing excessive boosting.
【0019】請求項1に記載の発明に依れば、この様な
プリチャージ機能を設けることに依り、非昇圧期間のプ
リチャージ動作中にキャパシタQ3に電源電位Vccを供
給することができるようになる結果、プリチャージ動作
時のノードPの電位を電源電位Vccに保持できるように
なるといった効果を奏する。According to the first aspect of the present invention, by providing such a precharge function, the power supply potential Vcc can be supplied to the capacitor Q3 during the precharge operation during the non-boosting period. As a result, there is an effect that the potential of the node P during the precharge operation can be held at the power supply potential Vcc.
【0020】また、この様なクランプ機能を設けること
に依り、高電圧での昇圧期間中においても、過昇圧に起
因するデバイスの破壊を防ぐことができるようになると
いった効果を奏する。The provision of such a clamping function has an effect that the device can be prevented from being destroyed due to excessive boosting even during the boosting period at a high voltage.
【0021】請求項2に記載の発明は、請求項1記載の
昇圧回路10において、前記充電クランプ手段20は、
電源と前記ノードPの間に直列に接続された複数段のプ
リチャージ用トランジスタTr1,…,Trnを有し、前
記昇圧期間に、プリチャージ用トランジスタに所定の電
位を入力し、プリチャージ用トランジスタTr2,…,
Trnの各々を活性化し、当該初段プリチャージ用トラ
ンジスタTr1を除くプリチャージ用トランジスタTr
2,…,Trnの各々のしきい値電圧Vth(Vth(tr2),
…,Vth(trn))と前記電源電位Vccとの和で決定され
る前記ブートストラップ電位[Vcc+Vth(tr1)+Vth
(tr2)+…+Vth(trn)]に最終段のプリチャージ用トラ
ンジスタTrnに接続された前記キャパシタQ3の電位を
クランプするように構成されている、ことを特徴とする
昇圧回路10である。According to a second aspect of the present invention, in the booster circuit according to the first aspect, the charging clamp means includes:
A plurality of stages of precharge transistors Tr1,..., Trn connected in series between a power supply and the node P. A predetermined potential is input to the precharge transistors during the boosting period. Tr2, ...,
Trn is activated, and the precharge transistor Tr excluding the first-stage precharge transistor Tr1 is activated.
,..., Trn each have a threshold voltage Vth (Vth (tr2),
, Vth (trn)) and the power supply potential Vcc, the bootstrap potential [Vcc + Vth (tr1) + Vth].
(tr2) +... + Vth (trn)] so as to clamp the potential of the capacitor Q3 connected to the last-stage precharge transistor Trn.
【0022】請求項2に記載の発明に依れば、請求項1
に記載の効果に加えて、この様なクランプ機能を充電ク
ランプ手段20に設けることに依り、高電圧での昇圧期
間中においても、過昇圧に起因するデバイスの破壊を防
ぐことができるようになるといった効果を奏する。According to the invention described in claim 2, according to claim 1,
In addition to the effects described in (1), by providing such a clamping function in the charging clamp means 20, it is possible to prevent the destruction of the device due to excessive boosting even during the high voltage boosting period. This has the effect.
【0023】その結果、例えば、電源電位Vccの保証値
が1.5〜3.6Vと幅広いような電池駆動を行うよう
な装置内で昇圧回路10を用いて電源電位Vccの低電圧
側をターゲットとして設計するような場合であっても、
電源電位Vccの高電圧側での過昇圧状態の発生を回避で
きるようになり、このような過昇圧状態に起因するデバ
イス破壊を回避できるようになるといった効果を奏す
る。As a result, the booster circuit 10 is used to target the lower voltage side of the power supply potential Vcc in an apparatus that performs a wide range of battery driving, for example, the guaranteed value of the power supply potential Vcc is 1.5 to 3.6 V. Even if you design as
This makes it possible to avoid the occurrence of an over-boosted state on the high voltage side of the power supply potential Vcc, thereby providing an effect of avoiding device destruction due to such an over-boosted state.
【0024】請求項3に記載の発明は、請求項2記載の
昇圧回路10において、前記充電クランプ手段20は、
前記非昇圧期間に、全てのプリチャージ用トランジスタ
Tr1,…,Trnを活性化して前記キャパシタQ3の電
位を電源電位Vccにプリチャージするように構成されて
いる、ことを特徴とする昇圧回路10である。According to a third aspect of the present invention, in the booster circuit according to the second aspect, the charging clamp means includes:
, Trn are activated during the non-boosting period to precharge the potential of the capacitor Q3 to the power supply potential Vcc. is there.
【0025】請求項3に記載の発明に依れば、請求項2
に記載の効果に加えて、この様なプリチャージ機能を充
電クランプ手段20に設けることに依り、非昇圧期間の
プリチャージ動作中にキャパシタQ3に電源電位Vccを
供給することができるようになる結果、プリチャージ動
作時のノードPの電位をキャパシタQ3のしきい値電圧
Vthよりも大きい電位(則ち、ブートストラップ電位
[Vcc+Vth(tr1)+Vth(tr2)+…+Vth(trn)])に
保持できるようになるといった効果を奏する。According to the invention described in claim 3, according to claim 2
In addition to the effects described in the above, the provision of such a precharge function in the charging clamp means 20 makes it possible to supply the power supply potential Vcc to the capacitor Q3 during the precharge operation during the non-boosting period. , The potential of the node P during the precharge operation can be held at a potential higher than the threshold voltage Vth of the capacitor Q3 (that is, the bootstrap potential [Vcc + Vth (tr1) + Vth (tr2) +... + Vth (trn)]). It has the effect of becoming
【0026】例えば、回路の微細化や消費電力の低減化
の技術的要求に応じて、1.5〜2.0V程度の低い電
源電位Vccを使用する場合であっても、十分な昇圧動作
ができるようになるといった効果を奏する。For example, in accordance with technical demands for circuit miniaturization and reduction of power consumption, even when a low power supply potential Vcc of about 1.5 to 2.0 V is used, a sufficient boosting operation can be performed. It has the effect of being able to do so.
【0027】請求項4に記載の発明は、請求項3記載の
昇圧回路10において、前記プリチャージ用トランジス
タTr1,…,TrnはPchトランジスタであって、前
記充電クランプ手段20は、前記昇圧期間に、プリチャ
ージ用トランジスタTr1,…,Trnに所定の電位を入
力し、プリチャージ用PchトランジスタTr1,…,
Trnの各々のしきい値電圧Vth(Vth(tr2),…,Vth
(trn))と前記電源電位Vccとの和で決定される前記ブ
ートストラップ電位[Vcc+Vth(tr1)+Vth(tr2)+…
+Vth(trn)]に最終段のプリチャージ用Pchトラン
ジスタTrnに接続された前記キャパシタQ3の電位をク
ランプするように構成されている、ことを特徴とする昇
圧回路10である。According to a fourth aspect of the present invention, in the booster circuit of the third aspect, the precharging transistors Tr1,..., Trn are Pch transistors, and the charging clamp means 20 operates during the boosting period. , Trn, a predetermined potential is inputted to the precharging Pch transistors Tr1,.
, Vth (Vth (tr2),..., Vth
(trn)) and the bootstrap potential [Vcc + Vth (tr1) + Vth (tr2) +... determined by the sum of the power supply potential Vcc.
+ Vth (trn)] so as to clamp the potential of the capacitor Q3 connected to the last-stage precharging Pch transistor Trn.
【0028】請求項4に記載の発明に依れば、請求項3
に記載の効果に加えて、この様なPchトランジスタを
用いて、最終段のプリチャージ用PchトランジスタT
rnに接続されたキャパシタQ3の電位をブートストラッ
プ電位[Vcc+Vth(tr1)+Vth(tr2)+…+Vth(tr
n)])にクランプする機能を設けることに依り、高電圧
での昇圧期間中においても、過昇圧に起因するデバイス
の破壊を防ぐことができるようになるといった効果を奏
する。According to the invention described in claim 4, according to claim 3,
In addition to the effect described in (1), the Pch transistor T
The potential of the capacitor Q3 connected to rn is changed to the bootstrap potential [Vcc + Vth (tr1) + Vth (tr2) +.
By providing the clamping function in n)]), there is an effect that the device can be prevented from being destroyed due to excessive boosting even during the boosting period at a high voltage.
【0029】請求項5に記載の発明は、請求項4記載の
昇圧回路10において、前記充電クランプ手段20は、
前記非昇圧期間に、全てのプリチャージ用Pchトラン
ジスタTr1,…,Trnを活性化して前記キャパシタQ
3の電位を電源電位Vccにプリチャージするように構成
されている、ことを特徴とする昇圧回路10である。According to a fifth aspect of the present invention, in the step-up circuit of the fourth aspect, the charging clamp means 20 comprises:
During the non-boosting period, all the precharging Pch transistors Tr1,.
The booster circuit 10 is configured to precharge the potential of No. 3 to the power supply potential Vcc.
【0030】請求項5に記載の発明に依れば、請求項3
に記載の効果に加えて、この様なプリチャージ用Pch
トランジスタTr1,…,Trnを充電クランプ手段20
に設けることに依り、非昇圧期間のプリチャージ動作中
にキャパシタQ3に電源電位Vccを供給することができ
るようになるといった効果を奏する。According to the fifth aspect of the present invention, a third aspect is provided.
In addition to the effects described in
The transistors Tr1,.
Has the effect that the power supply potential Vcc can be supplied to the capacitor Q3 during the precharge operation during the non-boosting period.
【0031】例えば、回路の微細化や消費電力の低減化
の技術的要求に応じて、1.5〜2.0V程度の低い電
源電位Vccを使用する場合であっても、電源電位Vccを
キャパシタQ3に供給して十分な昇圧動作ができるよう
になるといった効果を奏する。For example, even when a low power supply potential Vcc of about 1.5 to 2.0 V is used in accordance with technical requirements for miniaturization of a circuit and reduction of power consumption, the power supply potential Vcc is not changed by a capacitor. There is an effect that a sufficient boosting operation can be performed by supplying the voltage to Q3.
【0032】請求項6に記載の発明は、請求項5記載の
昇圧回路10において、前記充電クランプ手段20は、
前記昇圧期間に、前記プリチャージ用トランジスタTr
1,…,Trnに所定の電位を入力し、プリチャージ用P
chトランジスタTr1,…,Trnの各々のゲートに所
定の電位を各々入力して活性化し、前記ブートストラッ
プ電位[Vcc+Vth(tr1)+Vth(tr2)+…+Vth(tr
n)]に前記キャパシタQ3の電位をクランプするように
構成されている、ことを特徴とする昇圧回路10であ
る。According to a sixth aspect of the present invention, in the booster circuit 10 according to the fifth aspect, the charging clamp means 20 comprises:
During the boosting period, the precharge transistor Tr
A predetermined potential is input to 1,.
A predetermined potential is input to each gate of each of the channel transistors Tr1,..., Trn and activated, and the bootstrap potential [Vcc + Vth (tr1) + Vth (tr2) +.
n)] is configured to clamp the potential of the capacitor Q3.
【0033】請求項6に記載の発明に依れば、請求項5
に記載の効果に加えて、この様なプリチャージ用Pch
トランジスタTr1,…,Trnを充電クランプ手段20
に設けることに依り、電源電位Vccの高電圧側での過昇
圧状態の発生を回避できるようになり、このような過昇
圧状態に起因するデバイス破壊を回避できるようになる
といった効果を奏する。According to the invention described in claim 6, according to claim 5,
In addition to the effects described in
The transistors Tr1,.
, It is possible to avoid the occurrence of an over-boosted state on the high voltage side of the power supply potential Vcc, and it is possible to avoid device destruction caused by such an over-boosted state.
【0034】請求項7に記載の発明は、請求項6記載の
昇圧回路10において、前記充電クランプ手段20は、
前記非昇圧期間に、全てのプリチャージ用Pchトラン
ジスタTr1,…,Trnのゲートに所定の電位を入力し
て活性化して前記キャパシタQ3の電位を電源電位Vcc
にプリチャージするように構成されている、ことを特徴
とする昇圧回路10である。According to a seventh aspect of the present invention, in the booster circuit 10 according to the sixth aspect, the charging clamp means 20 comprises:
During the non-boosting period, a predetermined potential is input to the gates of all the precharging Pch transistors Tr1,..., Trn to activate them, and the potential of the capacitor Q3 is changed to the power supply potential Vcc.
The booster circuit 10 is configured so as to be precharged.
【0035】請求項7に記載の発明に依れば、請求項6
に記載の効果と同様の効果を奏する。According to the invention described in claim 7, according to claim 6,
The same effect as the effect described in (1) is obtained.
【0036】請求項8に記載の発明は、請求項1乃至7
のいずれか一項に記載の昇圧回路10において、上記最
終段プリチャージ用トランジスタTrnと接地電位GN
Dとの間に直列接続された駆動用PchトランジスタQ
1及び駆動用NchトランジスタQ2を有し、当該駆動用
PchトランジスタQ1と当該駆動用Nchトランジス
タQ2との接続点が当該最終段プリチャージ用トランジ
スタTrnのゲートに接続されて成る駆動手段30を有
する、ことを特徴とする昇圧回路10である。The invention described in claim 8 is the invention according to claims 1 to 7
In the booster circuit 10 according to any one of the above, the final stage precharge transistor Trn and the ground potential GN
D-channel driving P-channel transistor Q
1 and a driving Nch transistor Q2, and a driving means 30 having a connection point between the driving Pch transistor Q1 and the driving Nch transistor Q2 connected to the gate of the final-stage precharging transistor Trn. The booster circuit 10 is characterized in that:
【0037】請求項8に記載の発明に依れば、請求項1
乃至7のいずれか一項に記載の効果に加えて、この様な
駆動手段30を設けることに依り、簡便な回路構成で、
充電クランプ手段20のプリチャージ動作やクランプ動
作の制御が実行できるようになると共に、回路規模を縮
小できる低コストの昇圧回路10を実現できるといった
効果を奏する。According to the invention of claim 8, according to claim 1,
In addition to the effects described in any one of (1) to (7), by providing such a driving means 30, a simple circuit configuration can be used.
It is possible to execute the control of the precharge operation and the clamp operation of the charging clamp means 20 and to realize the low-cost booster circuit 10 capable of reducing the circuit scale.
【0038】請求項9に記載の発明は、請求項1乃至8
のいずれか一項に記載の昇圧回路10において、前記キ
ャパシタQ3は、MOSキャパシタQ3であって、前記初
段プリチャージ用トランジスタTr1の入力端と前記最
終段プリチャージ用トランジスタTrnの出力端との間
に接続されている、ことを特徴とする昇圧回路10であ
る。The invention according to claim 9 is the invention according to claims 1 to 8
In the booster circuit 10 according to any one of the above, the capacitor Q3 is a MOS capacitor Q3, and is connected between an input terminal of the first-stage precharge transistor Tr1 and an output terminal of the last-stage precharge transistor Trn. Connected to the booster circuit 10.
【0039】請求項9に記載の発明に依れば、請求項1
乃至8のいずれか一項に記載の効果に加えて、集積回路
に適したMOSキャパシタQ3を用いることに依り、前
述のプリチャージ機能を用いて、非昇圧期間のプリチャ
ージ動作中にMOSキャパシタQ3に電源電位を供給す
ることが、簡便且つコンパクトな回路規模で実現できる
ようになるといった効果を奏する。According to the ninth aspect of the present invention, there is provided the first aspect.
In addition to the effects described in any one of (1) to (8), by using the MOS capacitor Q3 suitable for the integrated circuit, the MOS capacitor Q3 can be used during the precharge operation in the non-boosting period by using the precharge function described above. To supply a power supply potential to the circuit can be realized with a simple and compact circuit scale.
【0040】請求項10に記載の発明は、請求項1乃至
9のいずれか一項に記載の昇圧回路10において、非昇
圧期間の昇圧制御信号V(CKB)に応じて、前記駆動用N
chトランジスタQ2を活性化すると共に、当該駆動用
PchトランジスタQ1を不活性化することに依り、前
記充電クランプ手段20における前記初段プリチャージ
用トランジスタTr1乃至前記最終段プリチャージ用ト
ランジスタTrnを活性化すると共に、前記MOSキャ
パシタQ3の電位を電源電位Vccにプリチャージして昇
圧出力信号13を生成する、ことを特徴とする昇圧回路
10の昇圧制御方法である。According to a tenth aspect of the present invention, in the booster circuit according to any one of the first to ninth aspects, the driving N is controlled according to a boost control signal V (CKB) in a non-boost period.
By activating the channel transistor Q2 and inactivating the driving Pch transistor Q1, the first-stage precharge transistor Tr1 to the last-stage precharge transistor Trn in the charge clamp means 20 are activated. In addition, a boosting control method for the boosting circuit 10 is characterized in that the potential of the MOS capacitor Q3 is precharged to the power supply potential Vcc to generate a boosted output signal 13.
【0041】請求項10に記載の発明に依れば、請求項
1乃至9のいずれか一項に記載の効果と同様の効果を奏
する。According to the tenth aspect of the present invention, the same effect as any one of the first to ninth aspects can be obtained.
【0042】請求項11に記載の発明は、請求項10に
記載の昇圧制御方法において、昇圧期間の昇圧制御信号
V(CKB)に応じて、前記前記駆動用Nchトランジスタ
Q2を不活性化すると共に、前記駆動用Pchトランジ
スタQ1を活性化して前記初段プリチャージ用トランジ
スタTr1を不活性化した後に、前記MOSキャパシタ
Q3の容量結合を用いて前記初段プリチャージ用トラン
ジスタTr1を除く全ての前記初段プリチャージ用トラ
ンジスタTr1を活性化し、前記ブートストラップ電位
[Vcc+Vth(tr1)+Vth(tr2)+…+Vth(trn)]に当
該MOSキャパシタQ3の電位をクランプして昇圧出力
信号13を生成する、ことを特徴とする昇圧制御方法で
ある。According to an eleventh aspect of the present invention, in the boosting control method according to the tenth aspect, the driving Nch transistor Q2 is inactivated in response to a boosting control signal V (CKB) during a boosting period. After activating the driving Pch transistor Q1 to inactivate the first-stage precharge transistor Tr1, all the first-stage precharges except for the first-stage precharge transistor Tr1 using the capacitive coupling of the MOS capacitor Q3. The transistor Tr1 is activated to clamp the potential of the MOS capacitor Q3 to the bootstrap potential [Vcc + Vth (tr1) + Vth (tr2) +... + Vth (trn)] to generate a boosted output signal 13. This is a step-up control method.
【0043】請求項11に記載の発明に依れば、請求項
10に記載の効果と同様の効果を奏する。According to the eleventh aspect, the same effect as the tenth aspect can be obtained.
【0044】請求項12に記載の発明は、請求項11に
記載の昇圧制御方法において、メモリ素子への非書き込
みに応じた非昇圧期間に、当該非書き込みに応じたクロ
ック信号として前記昇圧制御信号V(CKB)を用い、前記
駆動用NchトランジスタQ2を活性化すると共に、当
該駆動手段30の駆動用PchトランジスタQ1を不活
性化することに依り、前記初段プリチャージ用Pchト
ランジスタTr1乃至前記最終段プリチャージ用Pch
トランジスタTrnを活性化すると共に、前記MOSキ
ャパシタQ3の電位を電源電位Vccにプリチャージし、
前記昇圧出力信号13を生成して当該メモリ素子のワー
ド線に供給する、ことを特徴とする昇圧制御方法であ
る。According to a twelfth aspect of the present invention, in the boost control method according to the eleventh aspect, the boost control signal is used as a clock signal corresponding to the non-write during a non-boost period corresponding to the non-write to the memory element. By using V (CKB) to activate the driving Nch transistor Q2 and deactivate the driving Pch transistor Q1 of the driving means 30, the first stage precharging Pch transistor Tr1 to the last stage Pch for precharge
Activating the transistor Trn and precharging the potential of the MOS capacitor Q3 to the power supply potential Vcc,
A boost control method is characterized in that the boost output signal 13 is generated and supplied to a word line of the memory element.
【0045】請求項12に記載の発明に依れば、請求項
11に記載の効果と同様の効果を奏する。According to the twelfth aspect of the invention, the same effects as those of the eleventh aspect can be obtained.
【0046】請求項13に記載の発明は、請求項12に
記載の昇圧制御方法において、メモリ素子への書き込み
に応じた昇圧期間に、当該書き込みに応じたクロック信
号として前記昇圧制御信号V(CKB)を用い、前記駆動用
NchトランジスタQ2を不活性化すると共に、前記駆
動用PchトランジスタQ1を活性化すると共に、前記
MOSキャパシタQ3の容量結合を用いて全ての前記初
段プリチャージ用トランジスタTr1,…,Trnを活性
化し、前記ブートストラップ電位[Vcc+Vth(tr1)+
Vth(tr2)+…+Vth(trn)]に当該MOSキャパシタQ
3の電位をクランプし、前記昇圧出力信号13を生成し
て当該メモリ素子のワード線に供給する、ことを特徴と
する昇圧制御方法である。According to a thirteenth aspect of the present invention, in the boosting control method according to the twelfth aspect, the boosting control signal V (CKB) is used as a clock signal corresponding to the writing during the boosting period according to the writing to the memory element. ), The driving Nch transistor Q2 is inactivated, the driving Pch transistor Q1 is activated, and all the first stage precharge transistors Tr1,. , Trn are activated, and the bootstrap potential [Vcc + Vth (tr1) +
Vth (tr2) +... + Vth (trn)]
3 is a boost control method, wherein the boosted output signal 13 is generated and supplied to the word line of the memory element.
【0047】請求項13に記載の発明に依れば、請求項
12に記載の効果と同様の効果を奏する。According to the thirteenth aspect, the same effect as the twelfth aspect can be obtained.
【0048】[0048]
【発明の実施の形態】以下、図面に基づき本発明の実施
形態を説明する。Embodiments of the present invention will be described below with reference to the drawings.
【0049】以下に開示する第1実施形態及び第2実施
形態の昇圧回路10はいずれかも、与えられた電源電位
レベル(則ち、電源電位Vcc)を越える昇圧電圧(単位
は[V])を発生するため、ICやLSI等の半導体集
積回路内の回路網において用いられるものである。Each of the booster circuits 10 of the first and second embodiments disclosed below supplies a boosted voltage (unit: [V]) exceeding a given power supply potential level (that is, power supply potential Vcc). Since it occurs, it is used in a circuit network in a semiconductor integrated circuit such as an IC or an LSI.
【0050】例えば、DRAM(Dynamic RAMの略称)や
SRAM(Static RAMの略称)等の半導体メモリ素子にお
いて、メモリ内部における書き込み等の動作に、電源電
位よりも高い電圧が必要になることがある。例えば、D
RAMや高速のSRAMでは、トランスファーゲートの
しきい値電圧による電圧降下や速度の低下を防ぐため
に、ワード線の論理値Hのレベルを電源電位Vccよりも
しきい値電圧の2倍分以上高い電圧に昇圧(これをブー
トストラップという)する必要がある。また、EPRO
MやEEPROMでは、プログラム動作時に、電源電位
よりも高い電圧が必要になる。For example, in a semiconductor memory device such as a DRAM (abbreviation of Dynamic RAM) or an SRAM (abbreviation of Static RAM), a voltage higher than a power supply potential may be required for an operation such as writing in the memory. For example, D
In a RAM or a high-speed SRAM, the level of the logic value H of the word line is set to a voltage higher than the power supply potential Vcc by at least twice the threshold voltage in order to prevent a voltage drop and a reduction in speed due to the threshold voltage of the transfer gate. It is necessary to boost (this is called bootstrap). In addition, EPRO
In M and EEPROM, a voltage higher than the power supply potential is required during a program operation.
【0051】そこで、昇圧回路10は、選択されたワー
ド線を電源電位Vccを越える高い電圧レベル(電源電位
Vccの数倍の電圧レベル、則ち、ブートストラップ電位
[Vcc+Vth(tr1)+Vth(tr2)])に昇圧させるために
用いられる回路手段である。Therefore, the booster circuit 10 sets the selected word line at a high voltage level exceeding the power supply potential Vcc (a voltage level several times the power supply potential Vcc, that is, the bootstrap potential [Vcc + Vth (tr1) + Vth (tr2)). ]] Is a circuit means used to boost the voltage.
【0052】続いて、第1実施形態を説明する。Next, a first embodiment will be described.
【0053】図1は、昇圧回路10の第1実施形態の基
本構成を説明するための回路図である。FIG. 1 is a circuit diagram for explaining a basic configuration of the first embodiment of the booster circuit 10.
【0054】昇圧回路10は、図1に示すように、充電
クランプ手段20と駆動回路30とMOSキャパシタQ
3とを有している。As shown in FIG. 1, the booster circuit 10 includes a charging clamp means 20, a driving circuit 30, and a MOS capacitor Q
3 and has.
【0055】MOSキャパシタQ3は、MOSキャパシ
タであって、初段プリチャージ用PchトランジスタT
r1の入力端であるゲートと最終段プリチャージ用Pc
hトランジスタTrnの出力端であるドレインとの間に
接続されている。The MOS capacitor Q3 is a MOS capacitor, and is a first-stage precharge Pch transistor T
The gate which is the input terminal of r1 and Pc for the last stage precharge
It is connected between the output terminal of the h transistor Trn and the drain.
【0056】この様に、集積回路に適したMOSキャパ
シタQ3を用いることに依り、前述のプリチャージ機能
を用いて、非昇圧期間のプリチャージ動作中にMOSキ
ャパシタQ3に電源電位を供給することが、簡便且つコ
ンパクトな回路規模で実現できるようになるといった効
果を奏する。As described above, by using the MOS capacitor Q3 suitable for the integrated circuit, it is possible to supply the power supply potential to the MOS capacitor Q3 during the precharge operation in the non-boosting period by using the above-described precharge function. This has the effect of being able to be realized with a simple and compact circuit scale.
【0057】充電クランプ手段20は、電源と昇圧ノー
ドPの間に直列に接続された複数段のプリチャージ用P
chトランジスタTr1,…,Trnを有している。そこ
で、本実施形態では、プリチャージ用Pchトランジス
タTr1,Tr2が電源と昇圧ノードPの間に直列に接続
されたケースについて述べる。The charging clamp means 20 includes a plurality of stages of precharging Ps connected in series between the power supply and the boosting node P.
, Trn. Therefore, in the present embodiment, a case where the precharging Pch transistors Tr1 and Tr2 are connected in series between the power supply and the boosting node P will be described.
【0058】充電クランプ手段20は、非昇圧期間に、
昇圧ノードP(具体的には、ワード線に接続されたノー
ド)に接続されたMOSキャパシタQ3の電位を電源の
電源電位Vccにプリチャージする機能(以降、プリチャ
ージと略す)を有する。The charging clamp means 20 operates during the non-boosting period,
It has a function of precharging the potential of the MOS capacitor Q3 connected to the boost node P (specifically, a node connected to the word line) to the power supply potential Vcc of the power supply (hereinafter, abbreviated as precharge).
【0059】具体的には、充電クランプ手段20は、非
昇圧期間に、全てのプリチャージ用Pchトランジスタ
Tr1,Tr2を活性化してMOSキャパシタQ3の電位
を電源電位Vccにプリチャージする機能を有する。Specifically, the charging clamp means 20 has a function of activating all the precharging Pch transistors Tr1 and Tr2 to precharge the potential of the MOS capacitor Q3 to the power supply potential Vcc during the non-boosting period.
【0060】この様なプリチャージ機能を充電クランプ
手段20に設けることに依り、非昇圧期間のプリチャー
ジ動作中にMOSキャパシタQ3に電源電位Vccを供給
することができるようになる結果、プリチャージ動作時
の昇圧ノードPの電位をVccに保持できるようになると
いった効果を奏する。By providing such a precharge function in the charging clamp means 20, the power supply potential Vcc can be supplied to the MOS capacitor Q3 during the precharge operation in the non-boosting period. This has the effect that the potential of the boosting node P at the time can be held at Vcc.
【0061】例えば、回路の微細化や消費電力の低減化
の技術的要求に応じて、1.5〜2.0V程度の低い電
源電位Vccを使用する場合であっても、十分な昇圧動作
ができるようになるといった効果を奏する。For example, in accordance with technical requirements for circuit miniaturization and reduction in power consumption, even when a low power supply potential Vcc of about 1.5 to 2.0 V is used, a sufficient boosting operation can be performed. It has the effect of being able to do so.
【0062】充電クランプ手段20は、昇圧期間に、M
OSキャパシタQ3を昇圧すると共に、MOSキャパシ
タQ3のがブートストラップ電位[Vcc+Vth(tr1)+V
th(tr2)]に達した際にMOSキャパシタQ3をクランプ
してブートストラップ電位[Vcc+Vth(tr1)+Vth(tr
2)]に保持して過昇圧を防止する機能(以降、クランプ
機能と略す)を有する。The charge clamp means 20 operates during the step-up period.
While boosting the OS capacitor Q3, the voltage of the MOS capacitor Q3 changes to the bootstrap potential [Vcc + Vth (tr1) + V
th (tr2)], the MOS capacitor Q3 is clamped and the bootstrap potential [Vcc + Vth (tr1) + Vth (tr)
2)] to prevent over-boosting (hereinafter abbreviated as a clamp function).
【0063】具体的には、充電クランプ手段20は、昇
圧期間に、電源に接続された初段プリチャージ用Pch
トランジスタTr1を不活性化する機能を有し、更に、
初段プリチャージ用PchトランジスタTr1を除くプ
リチャージ用PchトランジスタTr2,…,Trnの各
々を活性化し、初段プリチャージ用Pchトランジスタ
Tr1を除くプリチャージ用PchトランジスタTr2,
…,Trnの各々のしきい値電圧Vth(Vth(tr2),…,
Vth(trn))と電源電位Vccとの和で決定されるブート
ストラップ電位[Vcc+Vth(tr1)+Vth(tr2)]に最終
段のプリチャージ用PchトランジスタTrnに接続さ
れたMOSキャパシタQ3の電位をクランプする機能を
有する。More specifically, the charging clamp means 20 operates the first-stage precharging Pch connected to the power supply during the boosting period.
Has a function of inactivating the transistor Tr1,
Each of the precharging Pch transistors Tr2,..., Trn except the first-stage precharging Pch transistor Tr1 is activated, and the precharging Pch transistors Tr2,.
, Trn each threshold voltage Vth (Vth (tr2), ...,
Vth (trn)) and the power supply potential Vcc, and clamps the potential of the MOS capacitor Q3 connected to the pre-charging Pch transistor Trn at the final stage to the bootstrap potential [Vcc + Vth (tr1) + Vth (tr2)]. It has a function to do.
【0064】このとき、昇圧のタイミングを与える昇圧
制御信号V(CKB)(則ち、メモリ素子への書き込みのタ
イミング信号であるクロック信号CK)が昇圧回路10
の入力端子から与えられると、MOSキャパシタQ3
(静電容量C0)の容量結合により、昇圧ノードPの電
位が昇圧される。At this time, a boosting control signal V (CKB) for giving a boosting timing (that is, a clock signal CK which is a timing signal for writing to the memory element) is supplied to the boosting circuit 10.
, The MOS capacitor Q3
Due to the capacitive coupling of (capacitance C0), the potential of the boosting node P is boosted.
【0065】この様なクランプ機能を充電クランプ手段
20に設けることに依り、高電圧での昇圧期間中におい
ても、過昇圧に起因するデバイスの破壊を防ぐことがで
きるようになるといった効果を奏する。By providing such a clamping function in the charging clamp means 20, there is an effect that the device can be prevented from being destroyed due to excessive boosting even during the high voltage boosting period.
【0066】その結果、例えば、電源電位Vccの保証値
が1.5〜3.6Vと幅広いような電池駆動を行うよう
な装置内で昇圧回路10を用いて電源電位Vccの低電圧
側をターゲットとして設計するような場合であっても、
電源電位Vccの高電圧側での過昇圧状態の発生を回避で
きるようになり、このような過昇圧状態に起因するデバ
イス破壊を回避できるようになるといった効果を奏す
る。As a result, the booster circuit 10 is used to target the lower voltage side of the power supply potential Vcc in an apparatus which performs a wide range of battery driving, for example, the guaranteed value of the power supply potential Vcc is 1.5 to 3.6 V. Even if you design as
This makes it possible to avoid the occurrence of an over-boosted state on the high voltage side of the power supply potential Vcc, thereby providing an effect of avoiding device destruction due to such an over-boosted state.
【0067】以上説明したように、このような機能を有
する充電クランプ手段20を設けることに依り、非昇圧
期間のプリチャージ動作中にMOSキャパシタQ3に電
源電位Vccを供給することができるようになる結果、プ
リチャージ動作時の昇圧ノードPの電位をMOSキャパ
シタQ3のしきい値電圧Vthよりも大きい電位に保持で
きるようになるといった効果を奏する。As described above, by providing charging clamp means 20 having such a function, power supply potential Vcc can be supplied to MOS capacitor Q3 during the precharge operation during the non-boosting period. As a result, there is an effect that the potential of the boosting node P during the precharge operation can be held at a potential higher than the threshold voltage Vth of the MOS capacitor Q3.
【0068】また、この様なクランプ機能を設けること
に依り、高電圧での昇圧期間中においても、過昇圧に起
因するデバイスの破壊を防ぐことができるようになると
いった効果を奏する。By providing such a clamping function, there is an effect that the device can be prevented from being damaged due to excessive boosting even during the boosting period at a high voltage.
【0069】一方、駆動手段30は、図1に示すよう
に、上記最終段プリチャージ用PchトランジスタTr
nと接地電位GNDとの間に直列接続された駆動用Pc
hトランジスタQ1及び駆動用NchトランジスタQ2を
有し、駆動用PchトランジスタQ1と駆動用Nchト
ランジスタQ2との接続点が最終段プリチャージ用Pc
hトランジスタTrnのゲートに接続されて構成されて
いる。On the other hand, as shown in FIG. 1, the driving means 30 is provided with the last-stage precharge Pch transistor Tr.
drive Pc connected in series between n and ground potential GND
h transistor Q1 and a driving Nch transistor Q2, and a connection point between the driving Pch transistor Q1 and the driving Nch transistor Q2 is a final stage precharge Pc.
It is configured to be connected to the gate of the h transistor Trn.
【0070】この様な駆動手段30を設けることに依
り、簡便な回路構成で、充電クランプ手段20のプリチ
ャージ動作やクランプ動作の制御が実行できるようにな
ると共に、回路規模を縮小できる低コストの昇圧回路1
0を実現できるといった効果を奏する。By providing such a driving means 30, it is possible to control the precharging operation and the clamping operation of the charging clamp means 20 with a simple circuit configuration, and to reduce the circuit scale at a low cost. Booster circuit 1
0 is achieved.
【0071】昇圧制御方法を説明する。The boost control method will be described.
【0072】図2は、図1の昇圧回路10に用いられる
昇圧制御方法を説明するためのタイミングチャートであ
る。FIG. 2 is a timing chart for explaining a boost control method used in boost circuit 10 of FIG.
【0073】本昇圧制御方法は、非昇圧期間の昇圧制御
信号V(CKB)に応じて、駆動用NchトランジスタQ2を
活性化すると共に、駆動用PchトランジスタQ1を不
活性化することに依り、充電クランプ手段20における
初段プリチャージ用PchトランジスタTr1乃至最終
段プリチャージ用PchトランジスタTrnを活性化す
ると共に、MOSキャパシタQ3の電位を電源電位Vcc
にプリチャージして昇圧出力信号13を生成する工程を
有している。This boosting control method activates the driving Nch transistor Q2 and inactivates the driving Pch transistor Q1 in response to the boosting control signal V (CKB) during the non-boosting period, thereby charging the battery. The first-stage precharge Pch transistor Tr1 to the last-stage precharge Pch transistor Trn in the clamp means 20 are activated, and the potential of the MOS capacitor Q3 is changed to the power supply potential Vcc.
To generate the boosted output signal 13 by pre-charging.
【0074】更に、昇圧期間の昇圧制御信号V(CKB)に
応じて、駆動用NchトランジスタQ2を不活性化する
と共に、駆動用PchトランジスタQ1を活性化すると
共に、MOSキャパシタQ3の容量結合を用いて全ての
プリチャージ用PchトランジスタTr1,…,Trnを
活性化し、ブートストラップ電位[Vcc+Vth(tr1)+
Vth(tr2)]にMOSキャパシタQ3の電位をクランプし
て昇圧出力信号13を生成する工程を有している。Further, in response to the boost control signal V (CKB) during the boost period, the driving Nch transistor Q2 is inactivated, the driving Pch transistor Q1 is activated, and the capacitive coupling of the MOS capacitor Q3 is used. , Trn are activated to activate the bootstrap potential [Vcc + Vth (tr1) +
[Vth (tr2)] to generate the boosted output signal 13 by clamping the potential of the MOS capacitor Q3.
【0075】更に詳しく、昇圧制御方法、及びこの方法
が用いられたときの昇圧回路10の基本動作を説明す
る。The boost control method and the basic operation of the booster circuit 10 when this method is used will be described in more detail.
【0076】まず、非昇圧期間においては、図2に示す
ように、昇圧制御信号V(CKB)は論理値H(=電源電位
Vcc)であり、論理素子NOT32を用いた昇圧制御信
号V(CKB)の反転信号であるV(ck)は、図2に示すよう
に、論理値L(接地電位GND)になる。First, during the non-boosting period, as shown in FIG. 2, the boost control signal V (CKB) has a logical value H (= power supply potential Vcc), and the boost control signal V (CKB) using the logic element NOT32. ) Is a logical value L (ground potential GND) as shown in FIG.
【0077】充電クランプ手段20において、プリチャ
ージ用PchトランジスタTr2のゲートに接続された
ノードの電圧値であるV(3)は、図2に示すように、駆
動用NchトランジスタQ2が活性化され、駆動用Pc
hトランジスタQ1が不活性化されることにより、論理
値Lになる。In the charging clamp means 20, the voltage value V (3) of the node connected to the gate of the precharging Pch transistor Tr2 is changed to the driving Nch transistor Q2 as shown in FIG. Drive PC
When the h-transistor Q1 is inactivated, the logic value becomes L.
【0078】これにより、初段プリチャージ用Pchト
ランジスタTr1と最終段プリチャージ用Pchトラン
ジスタTr2のゲートは、図2に示すように、接地電位
GNDとなり、それぞれ活性化され、昇圧出力信号13
の電圧値V(0)の電位は、電源電位Vccとなる。これが
プリチャージ状態である。As a result, the gates of the first-stage precharging Pch transistor Tr1 and the last-stage precharging Pch transistor Tr2 become the ground potential GND as shown in FIG.
Of the voltage value V (0) becomes the power supply potential Vcc. This is the precharge state.
【0079】昇圧期間においては、図2に示すように、
昇圧制御信号V(CKB)が論理値Lに換わり、昇圧制御信
号V(CKB)の反転信号V(ck)が論理値Hになる。In the boosting period, as shown in FIG.
The boost control signal V (CKB) changes to the logical value L, and the inverted signal V (ck) of the boost control signal V (CKB) changes to the logical value H.
【0080】充電クランプ手段20の初段プリチャージ
用PchトランジスタTr1のゲートには電源電位Vcc
が入力され、不活性化される。The gate of the first-stage precharging Pch transistor Tr1 of the charging clamp means 20 has a power supply potential Vcc.
Is input and deactivated.
【0081】このとき、駆動手段30における駆動用N
chトランジスタQ2が不活性化され、同時に、駆動用
PchトランジスタQ1が活性化されるので、図2に示
すように、プリチャージ用PchトランジスタTr2の
ゲート電位V(3)も電源電位Vccになり、最終段プリチ
ャージ用PchトランジスタTr2が不活性化される。At this time, the driving N
Since the channel transistor Q2 is inactivated and, at the same time, the driving Pch transistor Q1 is activated, the gate potential V (3) of the precharging Pch transistor Tr2 also becomes the power supply potential Vcc, as shown in FIG. The final-stage precharge Pch transistor Tr2 is inactivated.
【0082】但し、これは一瞬の状態で、充電クランプ
手段20のMOSキャパシタQ3に昇圧制御信号V(CKB)
の反転信号V(ck)が入力されることにより、MOSキャ
パシタQ3において容量結合が起こり、図2に示すよう
に、昇圧出力信号13の電圧値V(0)の電位が上昇して
その値が電源電位Vcc+最終段プリチャージ用Pchト
ランジスタTr2のしきい値電圧Vth(tr2)以上になった
時、最終段プリチャージ用PchトランジスタTr2が
活性化され、その結果、最終段プリチャージ用Pchト
ランジスタTr2のソースに接続されたノード(又はプ
リチャージ用PchトランジスタTr1のドレインに接
続されたノード)における電位V(2)が上昇し始める。However, this is an instantaneous state, and the boost control signal V (CKB) is applied to the MOS capacitor Q3 of the charging clamp means 20.
, The capacitive coupling occurs in the MOS capacitor Q3, and as shown in FIG. 2, the potential of the voltage value V (0) of the boosted output signal 13 rises, When the voltage becomes equal to or higher than the power supply potential Vcc + the threshold voltage Vth (tr2) of the last-stage precharge Pch transistor Tr2, the last-stage precharge Pch transistor Tr2 is activated. As a result, the last-stage precharge Pch transistor Tr2 is activated. The potential V (2) at the node connected to the source (or the node connected to the drain of the precharging Pch transistor Tr1) starts to rise.
【0083】この時、充電クランプ手段20の最終段プ
リチャージ用PchトランジスタTr2のソースに接続
されたノード(又はプリチャージ用Pchトランジスタ
Tr1のドレインに接続されたノード)におけるV(2)
は、V(2)=[昇圧出力信号13の電圧値V(0)−最終段
プリチャージ用PchトランジスタTr2のしきい値電
圧Vth(tr2)]の関係が成り立つ(関係式1)。At this time, V (2) at the node connected to the source of the final-stage precharging Pch transistor Tr2 of the charging clamp means 20 (or the node connected to the drain of the precharging Pch transistor Tr1).
Satisfies the relationship of V (2) = [voltage value V (0) of boosted output signal 13−threshold voltage Vth (tr2) of Pch transistor Tr2 for final stage precharge] (relational expression 1).
【0084】このため、充電クランプ手段20の最終段
プリチャージ用PchトランジスタTr2のソースに接
続されたノード(又はプリチャージ用Pchトランジス
タTr1のドレインに接続されたノード)におけるV(2)
の昇圧動作は、図2に示すように、初段プリチャージ用
PchトランジスタTr1により、V(2)≦電源電位Vcc
+初段プリチャージ用PchトランジスタTr1のしき
い値電圧Vth(tr1)(関係式2)までで停止する。For this reason, V (2) at the node connected to the source of the final-stage precharging Pch transistor Tr2 of the charging clamp means 20 (or the node connected to the drain of the precharging Pch transistor Tr1).
As shown in FIG. 2, the step-up operation of V (2) ≦ power supply potential Vcc is performed by the Pch transistor Tr1 for initial stage precharging.
The operation stops at + the threshold voltage Vth (tr1) of the first-stage precharge Pch transistor Tr1 (relational expression 2).
【0085】関係式1及び関係式2を用いて、充電クラ
ンプ手段20の昇圧出力信号13の電圧値V(0)は、V
(0)≦電源電位Vcc+初段プリチャージ用Pchトラン
ジスタTr1のしきい値電圧Vth(tr1)+最終段プリチャ
ージ用PchトランジスタTr2のしきい値電圧Vth(tr
2)という関係が成り立つ。Using the relational expressions 1 and 2, the voltage value V (0) of the boosted output signal 13 of the charging clamp means 20 is V
(0) ≦ power supply potential Vcc + threshold voltage Vth (tr1) of first-stage precharge Pch transistor Tr1 + threshold voltage Vth (tr) of last-stage precharge Pch transistor Tr2
The relationship 2) holds.
【0086】則ち、充電クランプ手段20における昇圧
出力信号13の電圧値V(0)は、図2に示すように、非
昇圧期間に、電源電位Vccにプリチャージされ、昇圧期
間に、最大でもVcc+Vth(tr1)+Vth(tr2)までしか上
昇しないことになる。That is, as shown in FIG. 2, the voltage value V (0) of the boosted output signal 13 in the charging clamp means 20 is precharged to the power supply potential Vcc during the non-boosted period, and at most during the boosted period. It will rise only up to Vcc + Vth (tr1) + Vth (tr2).
【0087】例えば、メモリ素子への書き込みを例に取
ると、メモリ素子への非書き込みに応じた非昇圧期間
に、非書き込みに応じたクロック信号として昇圧制御信
号V(CKB)を用い、駆動用NchトランジスタQ2を活性
化すると共に、駆動手段30の駆動用Pchトランジス
タQ1を不活性化することに依り、初段プリチャージ用
PchトランジスタTr1乃至最終段プリチャージ用P
chトランジスタTrnを活性化すると共に、MOSキ
ャパシタQ3の電位を電源電位Vccにプリチャージし、
昇圧出力信号13を生成してメモリ素子のワード線に供
給することができる。For example, taking writing to a memory element as an example, during a non-boosting period corresponding to non-writing to a memory element, a boost control signal V (CKB) is used as a clock signal corresponding to non-writing, and a driving signal is used. By activating the Nch transistor Q2 and inactivating the driving Pch transistor Q1 of the driving means 30, the first stage precharging Pch transistor Tr1 through the last stage precharging Pch transistor
Activating the channel transistor Trn and precharging the potential of the MOS capacitor Q3 to the power supply potential Vcc,
The boosted output signal 13 can be generated and supplied to the word line of the memory element.
【0088】また、メモリ素子への書き込みに応じた昇
圧期間に、書き込みに応じたクロック信号として昇圧制
御信号V(CKB)を用い、駆動用NchトランジスタQ2を
不活性化すると共に、駆動用PchトランジスタQ1を
活性化して初段プリチャージ用PchトランジスタTr
1を不活性化した後に、MOSキャパシタQ3の容量結合
を用いて初段プリチャージ用PchトランジスタTr1
を除く全ての初段プリチャージ用PchトランジスタT
r1を活性化し、ブートストラップ電位[Vcc+Vth(tr
1)+Vth(tr2)]にMOSキャパシタQ3の電位をクラン
プし、昇圧出力信号13を生成してメモリ素子のワード
線に供給することもできる。Further, during the boosting period according to the writing to the memory element, the boosting control signal V (CKB) is used as a clock signal according to the writing, the driving Nch transistor Q2 is inactivated, and the driving Pch transistor Activate Q1 to activate Pch transistor Tr for first stage precharge
After inactivating the first Pch transistor Tr1 using the capacitive coupling of the MOS capacitor Q3.
All first stage precharge Pch transistors T except
r1 is activated and the bootstrap potential [Vcc + Vth (tr
1) + Vth (tr2)], the potential of the MOS capacitor Q3 can be clamped to generate the boosted output signal 13 and supply it to the word line of the memory element.
【0089】次に、図面に基づき、昇圧回路10の第2
実施形態を説明する。Next, based on the drawing, the second
An embodiment will be described.
【0090】図3は、昇圧回路10の第2実施形態を説
明するための回路図である。発明の実施の形態を説明す
る。FIG. 3 is a circuit diagram for explaining a second embodiment of the booster circuit 10. An embodiment of the invention will be described.
【0091】なお、第1実施形態の昇圧回路10及びこ
れに用いられる昇圧制御方法において既に記述したもの
と同一の部分については、同一符号を付し、重複した説
明は省略する。The same reference numerals are given to the same portions as those already described in the booster circuit 10 of the first embodiment and the boosting control method used in the booster circuit 10, and duplicate description will be omitted.
【0092】第2実施形態の昇圧回路10は、第1実施
形態と同様な回路構成で、プリチャージ用Pchトラン
ジスタTr3,Tr4,Tr5を、電源電位Vccと昇圧ノ
ード間に、3段に直列接続した回路構成を有している。The booster circuit 10 of the second embodiment has a circuit configuration similar to that of the first embodiment, and connects precharge Pch transistors Tr3, Tr4 and Tr5 in three stages between the power supply potential Vcc and the boost node. Circuit configuration.
【0093】プリチャージ用PchトランジスタTr3
は、電源電位Vccとプリチャージ用Pchトランジスタ
Tr4との間に設けられ、そのゲートが、論理素子NO
T32の出力端子に接続されている。Pch transistor Tr3 for precharging
Is provided between the power supply potential Vcc and the precharging Pch transistor Tr4, and its gate is connected to the logic element NO.
It is connected to the output terminal of T32.
【0094】プリチャージ用PchトランジスタTr4
には、活性化/不活性化を制御するためのスイッチ回路
301がゲートに接続されている。Pch transistor Tr4 for precharging
, A switch circuit 301 for controlling activation / inactivation is connected to the gate.
【0095】第1スイッチ回路301は、プリチャージ
用PchトランジスタTr3のドレインの電位V(6)に応
じて、プリチャージ用PchトランジスタTr4の活性
化/不活性化を制御する論理回路であって、プリチャー
ジ用PchトランジスタTr4のゲートとMOSキャパ
シタQ3との間にもいけられている。The first switch circuit 301 is a logic circuit for controlling activation / inactivation of the precharging Pch transistor Tr4 according to the potential V (6) of the drain of the precharging Pch transistor Tr3. It is also provided between the gate of the precharging Pch transistor Tr4 and the MOS capacitor Q3.
【0096】同様に、プリチャージ用Pchトランジス
タTr5には、活性化/不活性化を制御するためのスイ
ッチ回路302がゲートに接続されている。Similarly, a switch circuit 302 for controlling activation / inactivation is connected to the gate of the precharging Pch transistor Tr5.
【0097】第2スイッチ回路302は、プリチャージ
用PchトランジスタTr4のドレインの電位V(7)に
応じて、プリチャージ用PchトランジスタTr5の活
性化/不活性化を制御する論理回路であって、プリチャ
ージ用PchトランジスタTr5のゲートとMOSキャ
パシタQ3との間にもいけられている。The second switch circuit 302 is a logic circuit for controlling activation / inactivation of the precharging Pch transistor Tr5 in accordance with the potential V (7) of the drain of the precharging Pch transistor Tr4. It is also provided between the gate of the precharging Pch transistor Tr5 and the MOS capacitor Q3.
【0098】この様な構成の昇圧回路10は、プリチャ
ージ用PchトランジスタTr3,Tr4,Tr5に接続
されたMOSキャパシタQ3を、クロック信号としての
昇圧制御信号V(CKB)を用いて順次充電し、最終的に電
源電位Vccの略整数倍の昇圧出力信号13を得る機能を
有する。The booster circuit 10 having such a configuration sequentially charges the MOS capacitor Q3 connected to the precharging Pch transistors Tr3, Tr4, Tr5 using a boost control signal V (CKB) as a clock signal. Finally, it has a function of obtaining a boosted output signal 13 which is substantially an integral multiple of the power supply potential Vcc.
【0099】具体的には、前述したクリップ機能によ
り、昇圧期間に、第1スイッチ回路301の出力電位V
(4)は、V(4)=電源電位Vcc+プリチャージ用Pchト
ランジスタTr4のしきい値電圧値Vth(tr4)まで上昇
し、第2スイッチ回路302の出力電位V(5)は、V(5)
=電源電位Vcc+プリチャージ用PchトランジスタT
r4のしきい値電圧値Vth(tr4)+プリチャージ用Pch
トランジスタTr5のしきい値電圧値Vth(tr5)までしか
上昇しない。Specifically, the output potential V of the first switch circuit 301 is increased during the boosting period by the above-described clip function.
(4) rises to V (4) = power supply potential Vcc + threshold voltage Vth (tr4) of the precharging Pch transistor Tr4, and the output potential V (5) of the second switch circuit 302 becomes V (5 )
= Power supply potential Vcc + Pch transistor T for precharge
r4 threshold voltage value Vth (tr4) + Pch for precharge
It rises only to the threshold voltage value Vth (tr5) of the transistor Tr5.
【0100】このため、昇圧ノードPの電位V(0)
は、V(0)=電源電位Vcc+プリチャージ用Pchト
ランジスタTr3のしきい値電圧値Vth(tr3)+プリチャ
ージ用PchトランジスタTr4のしきい値電圧値Vth
(tr4)+プリチャージ用PchトランジスタTr5のしき
い値電圧値Vth(tr5)までの上昇に制限されることにな
る。Therefore, the potential V (0) of the boosting node P is
V (0) = power supply potential Vcc + threshold voltage Vth (tr3) of precharging Pch transistor Tr3 + threshold voltage Vth of precharging Pch transistor Tr4
It is limited to the rise to (tr4) + the threshold voltage value Vth (tr5) of the precharging Pch transistor Tr5.
【0101】このようにプリチャージ用Pchトランジ
スタTr1,…,Trnを、電源電位Vcc−昇圧ノードP
間に直列に接続することによって、昇圧電位の最大値の
クリップ動作を実行することができるようになる。Thus, the precharging Pch transistors Tr1,..., Trn are connected to the power supply potential Vcc-boost node P
By connecting them in series, the clipping operation of the maximum value of the boosted potential can be performed.
【0102】[0102]
【発明の効果】請求項1に記載の発明に依れば、この様
なプリチャージ機能を設けることに依り、非昇圧期間の
プリチャージ動作中にキャパシタに電源電位を供給する
ことができるようになる結果、プリチャージ動作時のノ
ードの電位をキャパシタのしきい値電圧よりも大きい電
位に保持できるようになるといった効果を奏する。According to the first aspect of the present invention, by providing such a precharge function, the power supply potential can be supplied to the capacitor during the precharge operation during the non-boosting period. As a result, there is an effect that the potential of the node during the precharge operation can be held at a potential higher than the threshold voltage of the capacitor.
【0103】また、この様なクランプ機能を設けること
に依り、高電圧での昇圧期間中においても、過昇圧に起
因するデバイスの破壊を防ぐことができるようになると
いった効果を奏する。By providing such a clamping function, there is an effect that the device can be prevented from being destroyed due to excessive boosting even during the high voltage boosting period.
【0104】請求項2に記載の発明に依れば、請求項1
に記載の効果に加えて、この様なクランプ機能を充電ク
ランプ手段に設けることに依り、高電圧での昇圧期間中
においても、過昇圧に起因するデバイスの破壊を防ぐこ
とができるようになるといった効果を奏する。According to the invention described in claim 2, according to claim 1
In addition to the effects described in (1), by providing such a clamping function in the charging clamp means, it is possible to prevent the destruction of the device due to excessive boosting even during the high voltage boosting period. It works.
【0105】その結果、例えば、電源電位の保証値が
1.5〜3.6Vと幅広いような電池駆動を行うような
装置内で昇圧回路を用いて電源電位の低電圧側をターゲ
ットとして設計するような場合であっても、電源電位の
高電圧側での過昇圧状態の発生を回避できるようにな
り、このような過昇圧状態に起因するデバイス破壊を回
避できるようになるといった効果を奏する。As a result, for example, a booster circuit is used in a device in which the guaranteed value of the power supply potential is as wide as 1.5 to 3.6 V to perform battery driving, and the low power supply potential is designed as a target. Even in such a case, it is possible to avoid the occurrence of an over-boosted state on the high voltage side of the power supply potential, and it is possible to avoid a device breakdown due to such an over-boosted state.
【0106】請求項3に記載の発明に依れば、請求項2
に記載の効果に加えて、この様なプリチャージ機能を充
電クランプ手段に設けることに依り、非昇圧期間のプリ
チャージ動作中にキャパシタに電源電位を供給すること
ができるようになる結果、プリチャージ動作時のノード
の電位を電源電位に保持できるようになるといった効果
を奏する。According to the invention described in claim 3, according to claim 2
In addition to the effects described in (1), by providing such a precharge function in the charging clamp means, it becomes possible to supply the power supply potential to the capacitor during the precharge operation during the non-boosting period. This has the effect that the potential of the node during operation can be held at the power supply potential.
【0107】例えば、回路の微細化や消費電力の低減化
の技術的要求に応じて、1.5〜2.0V程度の低い電
源電位を使用する場合であっても、十分な昇圧動作がで
きるようになるといった効果を奏する。For example, a sufficient boosting operation can be performed even when a low power supply potential of about 1.5 to 2.0 V is used in accordance with technical requirements for miniaturization of a circuit and reduction of power consumption. It has the effect of becoming
【0108】請求項4に記載の発明に依れば、請求項3
に記載の効果に加えて、この様なPchトランジスタを
用いて、最終段のプリチャージ用Pchトランジスタに
接続されたキャパシタの電位をブートストラップ電位)
にクランプする機能を設けることに依り、高電圧での昇
圧期間中においても、過昇圧に起因するデバイスの破壊
を防ぐことができるようになるといった効果を奏する。According to the invention described in claim 4, according to claim 3,
In addition to the effects described in (1), using such a Pch transistor, the potential of the capacitor connected to the final-stage precharging Pch transistor is changed to the bootstrap potential.
By providing a function of clamping, the device can be prevented from being damaged due to excessive boosting even during the boosting period at a high voltage.
【0109】請求項5に記載の発明に依れば、請求項3
に記載の効果に加えて、この様なプリチャージ用Pch
トランジスタを充電クランプ手段に設けることに依り、
非昇圧期間のプリチャージ動作中にキャパシタに電源電
位を供給することができるようになるといった効果を奏
する。According to the invention described in claim 5, according to claim 3,
In addition to the effects described in
By providing a transistor in the charging clamp means,
There is an effect that the power supply potential can be supplied to the capacitor during the precharge operation in the non-boosting period.
【0110】例えば、回路の微細化や消費電力の低減化
の技術的要求に応じて、1.5〜2.0V程度の低い電
源電位を使用する場合であっても、電源電位をキャパシ
タに供給して十分な昇圧動作ができるようになるといっ
た効果を奏する。For example, even when a low power supply potential of about 1.5 to 2.0 V is used, the power supply potential is supplied to the capacitor in accordance with technical requirements for circuit miniaturization and reduction in power consumption. As a result, a sufficient boosting operation can be performed.
【0111】請求項5に記載の発明に依れば、請求項5
に記載の効果に加えて、この様なプリチャージ用Pch
トランジスタを充電クランプ手段に設けることに依り、
電源電位の高電圧側での過昇圧状態の発生を回避できる
ようになり、このような過昇圧状態に起因するデバイス
破壊を回避できるようになるといった効果を奏する。According to the invention set forth in claim 5, according to claim 5,
In addition to the effects described in
By providing a transistor in the charging clamp means,
It is possible to avoid the occurrence of an over-boosted state on the high voltage side of the power supply potential, and to avoid the device destruction caused by such an over-boosted state.
【0112】請求項7に記載の発明に依れば、請求項6
に記載の効果と同様の効果を奏する。According to the invention described in claim 7, according to claim 6,
The same effect as the effect described in (1) is obtained.
【0113】請求項8に記載の発明に依れば、請求項1
乃至7のいずれか一項に記載の効果に加えて、この様な
駆動手段を設けることに依り、簡便な回路構成で、充電
クランプ手段のプリチャージ動作やクランプ動作の制御
が実行できるようになると共に、回路規模を縮小できる
低コストの昇圧回路を実現できるといった効果を奏す
る。According to the invention of claim 8, according to claim 1,
In addition to the effects described in any one of (1) to (7), by providing such a driving unit, it becomes possible to execute a precharge operation and a clamp operation control of the charging clamp unit with a simple circuit configuration. In addition, there is an effect that a low-cost booster circuit capable of reducing the circuit scale can be realized.
【0114】請求項9に記載の発明に依れば、請求項1
乃至8のいずれか一項に記載の効果に加えて、集積回路
に適したMOSキャパシタを用いることに依り、前述の
プリチャージ機能を用いて、非昇圧期間のプリチャージ
動作中にMOSキャパシタに電源電位を供給すること
が、簡便且つコンパクトな回路規模で実現できるように
なるといった効果を奏する。According to the ninth aspect of the present invention, a first aspect is provided.
In addition to the effects described in any one of (1) to (8), by using a MOS capacitor suitable for an integrated circuit, the above-described precharge function is used to supply power to the MOS capacitor during a precharge operation in a non-boost period. There is an effect that the supply of the potential can be realized with a simple and compact circuit scale.
【0115】請求項10に記載の発明に依れば、請求項
1乃至10のいずれか一項に記載の効果と同様の効果を
奏する。According to the tenth aspect of the present invention, the same effect as that of the first aspect is obtained.
【0116】請求項11に記載の発明に依れば、請求項
10に記載の効果と同様の効果を奏する。According to the eleventh aspect, the same effect as the tenth aspect can be obtained.
【0117】請求項12に記載の発明に依れば、請求項
11に記載の効果と同様の効果を奏する。According to the twelfth aspect, the same effect as the eleventh aspect can be obtained.
【0118】請求項13に記載の発明に依れば、請求項
12に記載の効果と同様の効果を奏する。According to the thirteenth aspect, the same effect as the twelfth aspect can be obtained.
【図1】本発明の昇圧回路の第1実施形態を説明するた
めの回路図である。FIG. 1 is a circuit diagram for explaining a first embodiment of a booster circuit of the present invention.
【図2】図1の昇圧回路の基本動作及び昇圧制御方法を
説明するためのタイミングチャートである。FIG. 2 is a timing chart for explaining a basic operation and a boost control method of the booster circuit of FIG. 1;
【図3】本発明の昇圧回路の第2実施形態を説明するた
めの回路図である。FIG. 3 is a circuit diagram illustrating a booster circuit according to a second embodiment of the present invention.
【図4】第1従来例の昇圧回路を説明するための回路図
である。FIG. 4 is a circuit diagram illustrating a booster circuit according to a first conventional example.
【図5】第2従来例の昇圧回路を説明するための回路図
である。FIG. 5 is a circuit diagram for explaining a booster circuit of a second conventional example.
10 昇圧回路 13 昇圧出力信号 20 充電クランプ手段 30 駆動手段 GND 接地電位 P ノード(昇圧ノード) Q1 駆動用Pchトランジスタ Q2 駆動用Nchトランジスタ Q3 キャパシタ(MOSキャパシタ) Tr1,Tr2,Tr3,Tr4,Tr5,…,Trn プ
リチャージ用トランジスタ Tr1 初段プリチャージ用トランジスタ Tr2,Tr8,Trn 最終段プリチャージ用トラン
ジスタ V(0) ノード(昇圧ノード)の電位 V(2) 初段プリチャージ用トランジスタのドレイン
側電位 V(3) 最終段プリチャージ用トランジスタのゲート
電位(Q1のドレイン電位) Vcc 電源電位 Vth,Vth(tr1),Vth(tr2) しきい値電圧 Vcc+Vth(tr1)+Vth(tr2) ブートストラップ電位 V(CK) 昇圧制御信号(クロック信号)の反転信号 V(CKB) 昇圧制御信号(クロック信号)Reference Signs List 10 booster circuit 13 booster output signal 20 charge clamp means 30 drive means GND ground potential P node (boost node) Q1 drive Pch transistor Q2 drive Nch transistor Q3 capacitor (MOS capacitor) Tr1, Tr2, Tr3, Tr4, Tr5,. , Trn Precharge transistor Tr1 First stage precharge transistor Tr2, Tr8, Trn Last stage precharge transistor V (0) Node potential (boost node) V (2) Drain side potential of first stage precharge transistor V (3 ) Gate potential of the final stage precharge transistor (drain potential of Q1) Vcc power supply potential Vth, Vth (tr1), Vth (tr2) Threshold voltage Vcc + Vth (tr1) + Vth (tr2) Bootstrap potential V (CK) Boost Inversion signal of control signal (clock signal) V (CKB) Boost control signal (clock signal )
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 FI H02M 3/07 H01L 27/04 G ──────────────────────────────────────────────────の Continued on the front page (51) Int.Cl. 6 Identification code FI H02M 3/07 H01L 27/04 G
Claims (13)
のブートストラップ電位に昇圧するための昇圧回路にお
いて、 非昇圧期間に、前記ノードに接続されたキャパシタの電
位を電源電位にプリチャージすると共に、昇圧期間に、
前記キャパシタ電位を昇圧すると共に、当該キャパシタ
電位が前記ブートストラップ電位に達した際に当該キャ
パシタ電位をクランプして前記ブートストラップ電位に
保持して過昇圧を防止する充電クランプ手段を有する、 ことを特徴とする昇圧回路。In a booster circuit for boosting a potential of a node in a circuit network to a bootstrap potential higher than a power supply potential, a potential of a capacitor connected to the node is precharged to a power supply potential during a non-boosting period. Along with the boost period,
Charge boosting means for boosting the capacitor potential and clamping the capacitor potential when the capacitor potential reaches the bootstrap potential to maintain the bootstrap potential and prevent over-boosting. And a booster circuit.
ードの間に直列に接続された複数段のプリチャージ用ト
ランジスタを有し、前記昇圧期間に、プリチャージ用ト
ランジスタに所定の電位を入力し、プリチャージ用トラ
ンジスタの各々のしきい値電圧と前記電源電位との和で
決定される前記ブートストラップ電位に最終段のプリチ
ャージ用トランジスタに接続された前記キャパシタの電
位をクランプするように構成されている、 ことを特徴とする請求項1記載の昇圧回路。2. The charge clamping means has a plurality of stages of precharge transistors connected in series between a power supply and the node, and inputs a predetermined potential to the precharge transistors during the boosting period. The bootstrap potential determined by the sum of the threshold voltage of each of the precharging transistors and the power supply potential is clamped to the potential of the capacitor connected to the last-stage precharging transistor. The booster circuit according to claim 1, wherein
間に、全てのプリチャージ用トランジスタを活性化して
前記キャパシタの電位を電源電位にプリチャージするよ
うに構成されている、 ことを特徴とする請求項2記載の昇圧回路。3. The charge clamping unit is configured to activate all precharge transistors and precharge the potential of the capacitor to a power supply potential during the non-boosting period. The booster circuit according to claim 2.
hトランジスタであって、 前記充電クランプ手段は、前記昇圧期間に、プリチャー
ジ用トランジスタに所定の電位を入力し、プリチャージ
用Pchトランジスタの各々のしきい値電圧と前記電源
電位との和で決定される前記ブートストラップ電位に最
終段のプリチャージ用Pchトランジスタに接続された
前記キャパシタの電位をクランプするように構成されて
いる、 ことを特徴とする請求項3記載の昇圧回路。4. The precharging transistor is Pc
h charging transistor, wherein the charging clamp unit inputs a predetermined potential to the precharging transistor during the boosting period, and determines the sum by the threshold voltage of each precharging Pch transistor and the power supply potential. 4. The booster circuit according to claim 3, wherein the booster circuit is configured to clamp a potential of the capacitor connected to a pre-charging Pch transistor in a final stage to the bootstrap potential.
間に、全てのプリチャージ用Pchトランジスタを活性
化して前記キャパシタの電位を電源電位にプリチャージ
するように構成されている、 ことを特徴とする請求項4記載の昇圧回路。5. The charge clamping unit is configured to activate all the precharging Pch transistors to precharge the potential of the capacitor to a power supply potential during the non-boosting period. The booster circuit according to claim 4, wherein
に、前記プリチャージ用トランジスタに所定の電位を入
力し、プリチャージ用Pchトランジスタの各々のゲー
トに所定の電位を各々入力して活性化し、前記ブートス
トラップ電位に前記キャパシタの電位をクランプするよ
うに構成されている、 ことを特徴とする請求項5記載の昇圧回路。6. The charging clamp means inputs a predetermined potential to the precharging transistor and inputs a predetermined potential to each gate of the precharging Pch transistor during the boosting period, and activates the precharging transistor. The booster circuit according to claim 5, wherein the booster circuit is configured to clamp a potential of the capacitor to the bootstrap potential.
間に、全てのプリチャージ用Pchトランジスタのゲー
トに所定の電位を入力して活性化して前記キャパシタの
電位を電源電位にプリチャージするように構成されてい
る、 ことを特徴とする請求項6記載の昇圧回路。7. The charge clamping unit according to claim 1, wherein during the non-boosting period, a predetermined potential is input to the gates of all precharging Pch transistors and activated to precharge the potential of the capacitor to a power supply potential. The booster circuit according to claim 6, wherein the booster circuit is configured.
と接地電位との間に直列接続された駆動用Pchトラン
ジスタ及び駆動用Nchトランジスタを有し、当該駆動
用Pchトランジスタと当該駆動用Nchトランジスタ
との接続点が当該最終段プリチャージ用トランジスタの
ゲートに接続されて成る駆動手段を有する、 ことを特徴とする請求項1乃至7のいずれか一項に記載
の昇圧回路。8. A driving Pch transistor and a driving Nch transistor connected in series between the final stage precharge transistor and a ground potential, and a connection between the driving Pch transistor and the driving Nch transistor. The boosting circuit according to claim 1, further comprising a driving unit having a point connected to a gate of the last-stage precharge transistor.
あって、前記初段プリチャージ用トランジスタの入力端
と前記最終段プリチャージ用トランジスタの出力端との
間に接続されている、 ことを特徴とする請求項1乃至8のいずれか一項に記載
の昇圧回路。9. The capacitor according to claim 1, wherein the capacitor is a MOS capacitor, and is connected between an input terminal of the first-stage precharge transistor and an output terminal of the last-stage precharge transistor. Item 9. The booster circuit according to any one of Items 1 to 8.
前記駆動用Nchトランジスタを活性化すると共に、当
該駆動用Pchトランジスタを不活性化することに依
り、前記充電クランプ手段における前記初段プリチャー
ジ用トランジスタ乃至前記最終段プリチャージ用トラン
ジスタを活性化すると共に、前記MOSキャパシタの電
位を電源電位にプリチャージして昇圧出力信号を生成す
る、 ことを特徴とする請求項1乃至9のいずれか一項に記載
の昇圧回路の昇圧制御方法。10. A boost control signal in a non-boost period,
By activating the driving Nch transistor and inactivating the driving Pch transistor, the first-stage precharge transistor to the last-stage precharge transistor in the charging clamp unit are activated, The boost control method for a boost circuit according to claim 1, wherein a boost output signal is generated by precharging a potential of the MOS capacitor to a power supply potential.
記前記駆動用Nchトランジスタを不活性化すると共
に、前記駆動用Pchトランジスタを活性化して前記初
段プリチャージ用トランジスタを不活性化した後に、前
記MOSキャパシタの容量結合を用いて前記初段プリチ
ャージ用トランジスタを除く全ての前記初段プリチャー
ジ用トランジスタを活性化し、前記ブートストラップ電
位に当該MOSキャパシタの電位をクランプして昇圧出
力信号を生成する、 ことを特徴とする請求項10に記載の昇圧制御方法。11. After inactivating the driving Nch transistor and activating the driving Pch transistor to inactivate the first stage precharging transistor in response to a boosting control signal during a boosting period, Activating all the first-stage precharge transistors except the first-stage precharge transistor using the capacitive coupling of the MOS capacitor, and clamping the potential of the MOS capacitor to the bootstrap potential to generate a boosted output signal; The boost control method according to claim 10, wherein:
昇圧期間に、当該非書き込みに応じたクロック信号とし
て前記昇圧制御信号を用い、前記駆動用Nchトランジ
スタを活性化すると共に、当該駆動手段の駆動用Pch
トランジスタを不活性化することに依り、前記初段プリ
チャージ用Pchトランジスタ乃至前記最終段プリチャ
ージ用Pchトランジスタを活性化すると共に、前記M
OSキャパシタの電位を電源電位にプリチャージし、前
記昇圧出力信号を生成して当該メモリ素子のワード線に
供給する、 ことを特徴とする請求項11に記載の昇圧制御方法。12. During a non-boosting period corresponding to non-writing to a memory element, the boosting control signal is used as a clock signal corresponding to the non-writing to activate the driving Nch transistor and to activate the driving means. Driving Pch
By inactivating the transistors, the first-stage precharge Pch transistor to the last-stage precharge Pch transistor are activated, and
The boost control method according to claim 11, wherein the potential of the OS capacitor is precharged to a power supply potential, the boosted output signal is generated and supplied to a word line of the memory element.
期間に、当該書き込みに応じたクロック信号として前記
昇圧制御信号を用い、前記駆動用Nchトランジスタを
不活性化すると共に、前記駆動用Pchトランジスタを
活性化し、前記MOSキャパシタの容量結合を用いて前
記プリチャージ用トランジスタを活性化し、前記ブート
ストラップ電位に当該MOSキャパシタの電位をクラン
プし、前記昇圧出力信号を生成して当該メモリ素子のワ
ード線に供給する、 ことを特徴とする請求項12に記載の昇圧制御方法。13. A boosting period according to writing to a memory element, the boosting control signal is used as a clock signal corresponding to the writing, the driving Nch transistor is inactivated, and the driving Pch transistor is turned on. Activating the precharging transistor by using the capacitive coupling of the MOS capacitor, clamping the potential of the MOS capacitor to the bootstrap potential, generating the boosted output signal, and applying the boosted output signal to the word line of the memory element. The boosting control method according to claim 12, wherein the voltage is supplied.
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KR100613049B1 (en) * | 1999-12-28 | 2006-08-16 | 주식회사 하이닉스반도체 | A boosting circuit for wordline voltage |
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CN104660080A (en) * | 2015-03-23 | 2015-05-27 | 阳光电源股份有限公司 | Modulating method and device of 1-type multi-level circuit |
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- 1996-11-11 JP JP29893896A patent/JP3604841B2/en not_active Expired - Fee Related
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