JP3604841B2 - Boost circuit and boost control method thereof - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特に、回路網内のノードの電位を電源電位以上のブートストラップ電位に昇圧するための昇圧回路及びその昇圧制御方法に関する。
【０００２】
具体的には、メモリ素子等の集積回路の書き込み時に、回路網内のワード線の電位を電源電位の数倍の電位であるブートストラップ電位に昇圧するための昇圧回路及びその昇圧制御方法に関する。
【０００３】
【従来の技術】
一般に、昇圧回路は、与えられた電源電位レベルを越える昇圧電圧を発生するため、半導体集積回路における様々な回路において用いられる。
【０００４】
例えば、ＤＲＡＭやＳＲＡＭ等の半導体メモリにおいて、選択されたワード線を電源電位を越える高いレベルに昇圧させるために用いられる。
【０００５】
図４は、第１従来例の昇圧回路を説明するための回路図である。
【０００６】
第１従来例の昇圧回路Ａは、図４に示すように、電源電位Ｖｃｃと昇圧ノードＰとの間に接続されたＮＭＯＳトランジスタＱ１と、昇圧ノードＰに接続された昇圧のためのＭＯＳキャパシタ３とを含んで構成されていた。
【０００７】
動作において、昇圧ノードＰは、昇圧前、電源電位Ｖｃｃ−しきい値電圧Ｖｔｈ１の電位にプリチャージされる。また昇圧時、昇圧のタイミングを与えるクロック信号ＣＫが接地電位から電源電位Ｖｃｃまで上昇すると、ＭＯＳキャパシタ（静電容量Ｃ０）３の容量結合により、昇圧ノードＰの電位が昇圧される。
【０００８】
このような昇圧回路Ａは、半導体集積回路の高速化の為に、ＲＡＭやＥＥＰＲＯＭ等のメモリデバイスのワード線等を電源電位以上に昇圧させるために用いられることが多い。
【０００９】
図５は、第２従来例の昇圧回路を説明するための回路図である。
【００１０】
また、第２従来例の昇圧回路としては、特開平６−１８７７８８号公報（発明の名称：昇圧回路、出願日：１９９２年１２月１７日）に開示されているものがある。
【００１１】
図５に示すように、昇圧回路Ｂは、電源電位Ｖｃｃと昇圧ノード２との間に接続されたＰＭＯＳトランジスタＱ２のバックゲート電極がＰＭＯＳトランジスタＱ３とＭＯＳキャパシタ（静電容量Ｃ０）３と接続されて構成されていた。
【００１２】
このような昇圧回路Ｂでは、昇圧前の期間において、昇圧ノード２は電源電位Ｖｃｃレベルにプリチャージされる。従って、ＭＯＳキャパシタ３による昇圧条件が緩和され、与えられた電源電位Ｖｃｃのレベルが低くなっても、正常な昇圧動作が実行できるといった効果を奏することが開示されている。
【００１３】
【発明が解決しようとする課題】
しかしながら、このような第１従来例の昇圧回路Ａでは、正常に動作する為に、プリチャージ動作時の昇圧ノードＰの電位がＭＯＳキャパシタ３のしきい値電圧Ｖｔｈ１よりも大きい必要があるが、回路の微細化や消費電力の低減化の技術的要求に応じて、電源電位Ｖｃｃは低下する傾向にあり、１．５〜２．０Ｖでの使用も要求されている。
【００１４】
このため、昇圧回路Ａでは、プリチャージ動作時に昇圧ノードＰの電位をＭＯＳキャパシタ３のしきい値電圧Ｖｔｈ１以上にすることが難しいという技術的課題があった。
【００１５】
また、電池駆動を行うような装置内で昇圧回路Ａを用いる場合、電源電位Ｖｃｃの保証値が１．５〜３．６Ｖと幅広いため、電源電位Ｖｃｃの低電圧側をターゲットとして設計した場合、電源電位Ｖｃｃの高電圧側で過昇圧状態が生じてしまう可能性があり、その結果、デバイス破壊を招く可能性があるという技術的課題もあった。
である。
【００１６】
また、第２従来例の昇圧回路Ｂでは、プリチャージ動作用にＰｃｈトランジスタＱ２を用いているので、プリチャージ時に昇圧ノード２の電位を電源電位Ｖｃｃに保つことができる。昇圧時、ＰｃｈトランジスタＱ２は非導通になって昇圧ノード２は昇圧されるが、クランプ回路を用いていない為、過昇圧が起こる可能性があり、その結果、第１従来例と同様に、デバイス破壊を招く可能性があるという技術的課題があった。
【００１７】
本発明は、このような従来の問題点を解決することを課題としており、特に、回路網内のノードの電位を電源電位以上のブートストラップ電位に昇圧するための昇圧回路において、電源とノードの間に直列に接続された複数段のプリチャージ用トランジスタを有し、昇圧期間に、プリチャージ用トランジスタに所定の電位を入力し、プリチャージ用トランジスタの各々のしきい値電圧と電源電位との和で決定されるブートストラップ電位に最終段のプリチャージ用トランジスタに接続されたキャパシタの電位をクランプし、また、非昇圧期間に、全てのプリチャージ用トランジスタを活性化してキャパシタの電位を電源電位にプリチャージするように構成されている充電クランプ手段を設けることに依り、非昇圧期間のプリチャージ動作中にＭＯＳキャパシタに電源電位を供給することを可能とし、その結果、低電圧においても十分な昇圧を可能とし、更に、高電圧での昇圧期間中においても過昇圧に起因するデバイスの破壊を防ぐことができる昇圧回路及びその昇圧制御方法を実現することを課題としている。
【００１８】
【課題を解決するための手段】
請求項１に記載の発明は、回路網内のノードＰの電位を電源電位Ｖcc以上のブートストラップ電位に昇圧するための昇圧回路において、
非昇圧期間に、前記ノードＰに接続されたキャパシタＱ3 の電位を電源の電源電位Ｖccにプリチャージすると共に、昇圧期間に、前記キャパシタ電位を昇圧すると共に、当該キャパシタ電位が前記ブートストラップ電位［Ｖcc＋Ｖth(tr1)＋Ｖth(tr2)＋…＋Ｖth(trn) ］に達した際に当該キャパシタ電位をクランプして前記ブートストラップ電位［Ｖcc＋Ｖth(tr1) ＋Ｖth(tr2) ＋…＋Ｖth(trn) ］に保持して過昇圧を防止する充電クランプ手段２０を有し、
前記充電クランプ手段２０は、電源と前記ノードＰの間に直列に接続された複数段のプリチャージ用トランジスタＴｒ 1 ，…，Ｔｒ n を有し、前記昇圧期間に、プリチャージ用トランジスタに所定の電位を入力し、プリチャージ用トランジスタＴｒ 2 ，…，Ｔｒ n の各々を活性化し、当該初段プリチャージ用トランジスタＴｒ 1 を除くプリチャージ用トランジスタＴｒ 2 ，…，Ｔｒ n の各々のしきい値電圧Ｖ th （Ｖ th(tr2) ，…，Ｖ th(trn) ）と前記電源電位Ｖ cc との和で決定される前記ブートストラップ電位［Ｖ cc ＋Ｖ th(tr1) ＋Ｖ th(tr2) ＋…＋Ｖ th(trn) ］に最終段のプリチャージ用トランジスタＴｒ n に接続された前記キャパシタＱ 3 の電位をクランプするように構成されている、
ことを特徴とする昇圧回路１０である。
【００１９】
請求項１に記載の発明に依れば、この様なプリチャージ機能を設けることに依り、非昇圧期間のプリチャージ動作中にキャパシタＱ３に電源電位Ｖｃｃを供給することができるようになる結果、プリチャージ動作時のノードＰの電位を電源電位Ｖｃｃに保持できるようになるといった効果を奏する。
【００２０】
また、この様なクランプ機能を設けることに依り、高電圧での昇圧期間中においても、過昇圧に起因するデバイスの破壊を防ぐことができるようになるといった効果を奏する。
【００２２】
また、この様なクランプ機能を充電クランプ手段２０に設けることに依り、高電圧での昇圧期間中においても、過昇圧に起因するデバイスの破壊を防ぐことができるようになるといった効果を奏する。
【００２３】
その結果、例えば、電源電位Ｖｃｃの保証値が１．５〜３．６Ｖと幅広いような電池駆動を行うような装置内で昇圧回路１０を用いて電源電位Ｖｃｃの低電圧側をターゲットとして設計するような場合であっても、電源電位Ｖｃｃの高電圧側での過昇圧状態の発生を回避できるようになり、このような過昇圧状態に起因するデバイス破壊を回避できるようになるといった効果を奏する。
【００２４】
請求項２に記載の発明は、請求項１記載の昇圧回路１０において、
前記充電クランプ手段２０は、前記非昇圧期間に、全てのプリチャージ用トランジスタＴｒ1 ，…，Ｔｒn を活性化して前記キャパシタＱ3 の電位を電源電位Ｖccにプリチャージするように構成されている、
ことを特徴とする昇圧回路１０である。
【００２５】
請求項２に記載の発明に依れば、請求項１に記載の効果に加えて、この様なプリチャージ機能を充電クランプ手段２０に設けることに依り、非昇圧期間のプリチャージ動作中にキャパシタＱ3 に電源電位Ｖccを供給することができるようになる結果、プリチャージ動作時のノードＰの電位をキャパシタＱ3 のしきい値電圧Ｖthよりも大きい電位（則ち、ブートストラップ電位［Ｖcc＋Ｖth(tr1) ＋Ｖth(tr2) ＋…＋Ｖth(trn) ］）に保持できるようになるといった効果を奏する。
【００２６】
例えば、回路の微細化や消費電力の低減化の技術的要求に応じて、１．５〜２．０Ｖ程度の低い電源電位Ｖｃｃを使用する場合であっても、十分な昇圧動作ができるようになるといった効果を奏する。
【００２７】
請求項３に記載の発明は、請求項２記載の昇圧回路１０において、
前記プリチャージ用トランジスタＴｒ1 ，…，Ｔｒn はＰｃｈトランジスタであって、
前記充電クランプ手段２０は、前記昇圧期間に、プリチャージ用トランジスタＴｒ1 ，…，Ｔｒn に所定の電位を入力し、プリチャージ用ＰｃｈトランジスタＴｒ1 ，…，Ｔｒn の各々のしきい値電圧Ｖth（Ｖth(tr2) ，…，Ｖth(trn) ）と前記電源電位Ｖccとの和で決定される前記ブートストラップ電位［Ｖcc＋Ｖth(tr1) ＋Ｖth(tr2) ＋…＋Ｖth(trn) ］に最終段のプリチャージ用ＰｃｈトランジスタＴｒn に接続された前記キャパシタＱ3 の電位をクランプするように構成されている、
ことを特徴とする昇圧回路１０である。
【００２８】
請求項３に記載の発明に依れば、請求項２に記載の効果に加えて、この様なＰｃｈトランジスタを用いて、最終段のプリチャージ用ＰｃｈトランジスタＴｒn に接続されたキャパシタＱ3 の電位をブートストラップ電位［Ｖcc＋Ｖth(tr1) ＋Ｖth(tr2) ＋…＋Ｖth(trn) ］）にクランプする機能を設けることに依り、高電圧での昇圧期間中においても、過昇圧に起因するデバイスの破壊を防ぐことができるようになるといった効果を奏する。
【００２９】
請求項４に記載の発明は、請求項３記載の昇圧回路１０において、
前記充電クランプ手段２０は、前記非昇圧期間に、全てのプリチャージ用ＰｃｈトランジスタＴｒ1 ，…，Ｔｒn を活性化して前記キャパシタＱ3 の電位を電源電位Ｖccにプリチャージするように構成されている、
ことを特徴とする昇圧回路１０である。
【００３０】
請求項４に記載の発明に依れば、請求項３に記載の効果に加えて、この様なプリチャージ用ＰｃｈトランジスタＴｒ1 ，…，Ｔｒn を充電クランプ手段２０に設けることに依り、非昇圧期間のプリチャージ動作中にキャパシタＱ3 に電源電位Ｖccを供給することができるようになるといった効果を奏する。
【００３１】
例えば、回路の微細化や消費電力の低減化の技術的要求に応じて、１．５〜２．０Ｖ程度の低い電源電位Ｖｃｃを使用する場合であっても、電源電位ＶｃｃをキャパシタＱ３に供給して十分な昇圧動作ができるようになるといった効果を奏する。
【００３２】
請求項５に記載の発明は、請求項４記載の昇圧回路１０において、
前記充電クランプ手段２０は、前記昇圧期間に、前記プリチャージ用トランジスタＴｒ1 ，…，Ｔｒn に所定の電位を入力し、プリチャージ用ＰｃｈトランジスタＴｒ1 ，…，Ｔｒn の各々のゲートに所定の電位を各々入力して活性化し、前記ブートストラップ電位［Ｖcc＋Ｖth(tr1) ＋Ｖth(tr2) ＋…＋Ｖth(trn) ］に前記キャパシタＱ3 の電位をクランプするように構成されている、
ことを特徴とする昇圧回路１０である。
【００３３】
請求項５に記載の発明に依れば、請求項４に記載の効果に加えて、この様なプリチャージ用ＰｃｈトランジスタＴｒ1 ，…，Ｔｒn を充電クランプ手段２０に設けることに依り、電源電位Ｖccの高電圧側での過昇圧状態の発生を回避できるようになり、このような過昇圧状態に起因するデバイス破壊を回避できるようになるといった効果を奏する。
【００３４】
請求項６に記載の発明は、請求項５記載の昇圧回路１０において、
前記充電クランプ手段２０は、前記非昇圧期間に、全てのプリチャージ用ＰｃｈトランジスタＴｒ1 ，…，Ｔｒn のゲートに所定の電位を入力して活性化して前記キャパシタＱ3 の電位を電源電位Ｖccにプリチャージするように構成されている、
ことを特徴とする昇圧回路１０である。
【００３５】
請求項６に記載の発明に依れば、請求項５に記載の効果と同様の効果を奏する。
【００３６】
請求項７に記載の発明は、請求項１乃至６のいずれか一項に記載の昇圧回路１０において、
上記最終段プリチャージ用トランジスタＴｒn と接地電位ＧＮＤとの間に直列接続された駆動用ＰｃｈトランジスタＱ1 及び駆動用ＮｃｈトランジスタＱ2 を有し、当該駆動用ＰｃｈトランジスタＱ1 と当該駆動用ＮｃｈトランジスタＱ2 との接続点が当該最終段プリチャージ用トランジスタＴｒn のゲートに接続されて成る駆動手段３０を有する、
ことを特徴とする昇圧回路１０である。
【００３７】
請求項７に記載の発明に依れば、請求項１乃至６のいずれか一項に記載の効果に加えて、この様な駆動手段３０を設けることに依り、簡便な回路構成で、充電クランプ手段２０のプリチャージ動作やクランプ動作の制御が実行できるようになると共に、回路規模を縮小できる低コストの昇圧回路１０を実現できるといった効果を奏する。
【００３８】
請求項８に記載の発明は、請求項１乃至７のいずれか一項に記載の昇圧回路１０において、
前記キャパシタＱ3 は、ＭＯＳキャパシタＱ3 であって、前記初段プリチャージ用トランジスタＴｒ1 の入力端と前記最終段プリチャージ用トランジスタＴｒn の出力端との間に接続されている、
ことを特徴とする昇圧回路１０である。
【００３９】
請求項８に記載の発明に依れば、請求項１乃至７のいずれか一項に記載の効果に加えて、集積回路に適したＭＯＳキャパシタＱ3 を用いることに依り、前述のプリチャージ機能を用いて、非昇圧期間のプリチャージ動作中にＭＯＳキャパシタＱ3 に電源電位を供給することが、簡便且つコンパクトな回路規模で実現できるようになるといった効果を奏する。
【００４０】
請求項９に記載の発明は、請求項８に記載の昇圧回路１０において、
非昇圧期間の昇圧制御信号Ｖ(CKB) に応じて、前記駆動用ＮｃｈトランジスタＱ2 を活性化すると共に、当該駆動用ＰｃｈトランジスタＱ1 を不活性化することに依り、前記充電クランプ手段２０における前記初段プリチャージ用トランジスタＴｒ1 乃至前記最終段プリチャージ用トランジスタＴｒn を活性化すると共に、前記ＭＯＳキャパシタＱ3 の電位を電源電位Ｖccにプリチャージして昇圧出力信号１３を生成する、
ことを特徴とする昇圧回路１０の昇圧制御方法である。
【００４１】
請求項９に記載の発明に依れば、請求項８に記載の効果と同様の効果を奏する。
【００４２】
請求項１０に記載の発明は、請求項９に記載の昇圧制御方法において、
昇圧期間の昇圧制御信号Ｖ(CKB) に応じて、前記駆動用ＮｃｈトランジスタＱ2 を不活性化すると共に、前記駆動用ＰｃｈトランジスタＱ1 を活性化して前記初段プリチャージ用トランジスタＴｒ1 を不活性化した後に、前記ＭＯＳキャパシタＱ3 の容量結合を用いて前記初段プリチャージ用トランジスタＴｒ1 を除く全ての前記初段プリチャージ用トランジスタＴｒ1 を活性化し、前記ブートストラップ電位［Ｖcc＋Ｖth(tr1) ＋Ｖth(tr2) ＋…＋Ｖth(trn) ］に当該ＭＯＳキャパシタＱ3 の電位をクランプして昇圧出力信号１３を生成する、
ことを特徴とする昇圧制御方法である。
【００４３】
請求項１０に記載の発明に依れば、請求項９に記載の効果と同様の効果を奏する。
【００４４】
請求項１１に記載の発明は、請求項１０に記載の昇圧制御方法において、
メモリ素子への非書き込みに応じた非昇圧期間に、当該非書き込みに応じたクロック信号として前記昇圧制御信号Ｖ(CKB) を用い、前記駆動用ＮｃｈトランジスタＱ2 を活性化すると共に、当該駆動手段３０の駆動用ＰｃｈトランジスタＱ1 を不活性化することに依り、前記初段プリチャージ用ＰｃｈトランジスタＴｒ1 乃至前記最終段プリチャージ用ＰｃｈトランジスタＴｒn を活性化すると共に、前記ＭＯＳキャパシタＱ3 の電位を電源電位Ｖccにプリチャージし、前記昇圧出力信号１３を生成して当該メモリ素子のワード線に供給する、
ことを特徴とする昇圧制御方法である。
【００４５】
請求項１１に記載の発明に依れば、請求項１０に記載の効果と同様の効果を奏する。
【００４６】
請求項１２に記載の発明は、請求項１１に記載の昇圧制御方法において、
メモリ素子への書き込みに応じた昇圧期間に、当該書き込みに応じたクロック信号として前記昇圧制御信号Ｖ(CKB) を用い、前記駆動用ＮｃｈトランジスタＱ2 を不活性化すると共に、前記駆動用ＰｃｈトランジスタＱ1 を活性化すると共に、前記ＭＯＳキャパシタＱ3 の容量結合を用いて全ての前記初段プリチャージ用トランジスタＴｒ1 ，…，Ｔｒn を活性化し、前記ブートストラップ電位［Ｖcc＋Ｖth(tr1) ＋Ｖth(tr2) ＋…＋Ｖth(trn) ］に当該ＭＯＳキャパシタＱ3 の電位をクランプし、前記昇圧出力信号１３を生成して当該メモリ素子のワード線に供給する、
ことを特徴とする昇圧制御方法である。
【００４７】
請求項１２に記載の発明に依れば、請求項１１に記載の効果と同様の効果を奏する。
【００４８】
【発明の実施の形態】
以下、図面に基づき本発明の実施形態を説明する。
【００４９】
以下に開示する第１実施形態及び第２実施形態の昇圧回路１０はいずれかも、与えられた電源電位レベル（則ち、電源電位Ｖｃｃ）を越える昇圧電圧（単位は［Ｖ］）を発生するため、ＩＣやＬＳＩ等の半導体集積回路内の回路網において用いられるものである。
【００５０】
例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ ＲＡＭの略称）やＳＲＡＭ（Ｓｔａｔｉｃ ＲＡＭの略称）等の半導体メモリ素子において、メモリ内部における書き込み等の動作に、電源電位よりも高い電圧が必要になることがある。例えば、ＤＲＡＭや高速のＳＲＡＭでは、トランスファーゲートのしきい値電圧による電圧降下や速度の低下を防ぐために、ワード線の論理値Ｈのレベルを電源電位Ｖｃｃよりもしきい値電圧の２倍分以上高い電圧に昇圧（これをブートストラップという）する必要がある。また、ＥＰＲＯＭやＥＥＰＲＯＭでは、プログラム動作時に、電源電位よりも高い電圧が必要になる。
【００５１】
そこで、昇圧回路１０は、選択されたワード線を電源電位Ｖｃｃを越える高い電圧レベル（電源電位Ｖｃｃの数倍の電圧レベル、則ち、ブートストラップ電位［Ｖｃｃ＋Ｖｔｈ（ｔｒ１）＋Ｖｔｈ（ｔｒ２）］）に昇圧させるために用いられる回路手段である。
【００５２】
続いて、第１実施形態を説明する。
【００５３】
図１は、昇圧回路１０の第１実施形態の基本構成を説明するための回路図である。
【００５４】
昇圧回路１０は、図１に示すように、充電クランプ手段２０と駆動回路３０とＭＯＳキャパシタＱ３とを有している。
【００５５】
ＭＯＳキャパシタＱ３は、ＭＯＳキャパシタであって、初段プリチャージ用ＰｃｈトランジスタＴｒ１の入力端であるゲートと最終段プリチャージ用ＰｃｈトランジスタＴｒｎの出力端であるドレインとの間に接続されている。
【００５６】
この様に、集積回路に適したＭＯＳキャパシタＱ３を用いることに依り、前述のプリチャージ機能を用いて、非昇圧期間のプリチャージ動作中にＭＯＳキャパシタＱ３に電源電位を供給することが、簡便且つコンパクトな回路規模で実現できるようになるといった効果を奏する。
【００５７】
充電クランプ手段２０は、電源と昇圧ノードＰの間に直列に接続された複数段のプリチャージ用ＰｃｈトランジスタＴｒ１，…，Ｔｒｎを有している。そこで、本実施形態では、プリチャージ用ＰｃｈトランジスタＴｒ１，Ｔｒ２が電源と昇圧ノードＰの間に直列に接続されたケースについて述べる。
【００５８】
充電クランプ手段２０は、非昇圧期間に、昇圧ノードＰ（具体的には、ワード線に接続されたノード）に接続されたＭＯＳキャパシタＱ３の電位を電源の電源電位Ｖｃｃにプリチャージする機能（以降、プリチャージと略す）を有する。
【００５９】
具体的には、充電クランプ手段２０は、非昇圧期間に、全てのプリチャージ用ＰｃｈトランジスタＴｒ１，Ｔｒ２を活性化してＭＯＳキャパシタＱ３の電位を電源電位Ｖｃｃにプリチャージする機能を有する。
【００６０】
この様なプリチャージ機能を充電クランプ手段２０に設けることに依り、非昇圧期間のプリチャージ動作中にＭＯＳキャパシタＱ３に電源電位Ｖｃｃを供給することができるようになる結果、プリチャージ動作時の昇圧ノードＰの電位をＶｃｃに保持できるようになるといった効果を奏する。
【００６１】
例えば、回路の微細化や消費電力の低減化の技術的要求に応じて、１．５〜２．０Ｖ程度の低い電源電位Ｖｃｃを使用する場合であっても、十分な昇圧動作ができるようになるといった効果を奏する。
【００６２】
充電クランプ手段２０は、昇圧期間に、ＭＯＳキャパシタＱ３を昇圧すると共に、ＭＯＳキャパシタＱ３のがブートストラップ電位［Ｖｃｃ＋Ｖｔｈ（ｔｒ１）＋Ｖｔｈ（ｔｒ２）］に達した際にＭＯＳキャパシタＱ３をクランプしてブートストラップ電位［Ｖｃｃ＋Ｖｔｈ（ｔｒ１）＋Ｖｔｈ（ｔｒ２）］に保持して過昇圧を防止する機能（以降、クランプ機能と略す）を有する。
【００６３】
具体的には、充電クランプ手段２０は、昇圧期間に、電源に接続された初段プリチャージ用ＰｃｈトランジスタＴｒ１を不活性化する機能を有し、更に、初段プリチャージ用ＰｃｈトランジスタＴｒ１を除くプリチャージ用ＰｃｈトランジスタＴｒ２，…，Ｔｒｎの各々を活性化し、初段プリチャージ用ＰｃｈトランジスタＴｒ１を除くプリチャージ用ＰｃｈトランジスタＴｒ２，…，Ｔｒｎの各々のしきい値電圧Ｖｔｈ（Ｖｔｈ（ｔｒ２），…，Ｖｔｈ（ｔｒｎ））と電源電位Ｖｃｃとの和で決定されるブートストラップ電位［Ｖｃｃ＋Ｖｔｈ（ｔｒ１）＋Ｖｔｈ（ｔｒ２）］に最終段のプリチャージ用ＰｃｈトランジスタＴｒｎに接続されたＭＯＳキャパシタＱ３の電位をクランプする機能を有する。
【００６４】
このとき、昇圧のタイミングを与える昇圧制御信号Ｖ（ＣＫＢ）（則ち、メモリ素子への書き込みのタイミング信号であるクロック信号ＣＫ）が昇圧回路１０の入力端子から与えられると、ＭＯＳキャパシタＱ３（静電容量Ｃ０）の容量結合により、昇圧ノードＰの電位が昇圧される。
【００６５】
この様なクランプ機能を充電クランプ手段２０に設けることに依り、高電圧での昇圧期間中においても、過昇圧に起因するデバイスの破壊を防ぐことができるようになるといった効果を奏する。
【００６６】
その結果、例えば、電源電位Ｖｃｃの保証値が１．５〜３．６Ｖと幅広いような電池駆動を行うような装置内で昇圧回路１０を用いて電源電位Ｖｃｃの低電圧側をターゲットとして設計するような場合であっても、電源電位Ｖｃｃの高電圧側での過昇圧状態の発生を回避できるようになり、このような過昇圧状態に起因するデバイス破壊を回避できるようになるといった効果を奏する。
【００６７】
以上説明したように、このような機能を有する充電クランプ手段２０を設けることに依り、非昇圧期間のプリチャージ動作中にＭＯＳキャパシタＱ３に電源電位Ｖｃｃを供給することができるようになる結果、プリチャージ動作時の昇圧ノードＰの電位をＭＯＳキャパシタＱ３のしきい値電圧Ｖｔｈよりも大きい電位に保持できるようになるといった効果を奏する。
【００６８】
また、この様なクランプ機能を設けることに依り、高電圧での昇圧期間中においても、過昇圧に起因するデバイスの破壊を防ぐことができるようになるといった効果を奏する。
【００６９】
一方、駆動手段３０は、図１に示すように、上記最終段プリチャージ用ＰｃｈトランジスタＴｒｎと接地電位ＧＮＤとの間に直列接続された駆動用ＰｃｈトランジスタＱ１及び駆動用ＮｃｈトランジスタＱ２を有し、駆動用ＰｃｈトランジスタＱ１と駆動用ＮｃｈトランジスタＱ２との接続点が最終段プリチャージ用ＰｃｈトランジスタＴｒｎのゲートに接続されて構成されている。
【００７０】
この様な駆動手段３０を設けることに依り、簡便な回路構成で、充電クランプ手段２０のプリチャージ動作やクランプ動作の制御が実行できるようになると共に、回路規模を縮小できる低コストの昇圧回路１０を実現できるといった効果を奏する。
【００７１】
昇圧制御方法を説明する。
【００７２】
図２は、図１の昇圧回路１０に用いられる昇圧制御方法を説明するためのタイミングチャートである。
【００７３】
本昇圧制御方法は、非昇圧期間の昇圧制御信号Ｖ（ＣＫＢ）に応じて、駆動用ＮｃｈトランジスタＱ２を活性化すると共に、駆動用ＰｃｈトランジスタＱ１を不活性化することに依り、充電クランプ手段２０における初段プリチャージ用ＰｃｈトランジスタＴｒ１乃至最終段プリチャージ用ＰｃｈトランジスタＴｒｎを活性化すると共に、ＭＯＳキャパシタＱ３の電位を電源電位Ｖｃｃにプリチャージして昇圧出力信号１３を生成する工程を有している。
【００７４】
更に、昇圧期間の昇圧制御信号Ｖ（ＣＫＢ）に応じて、駆動用ＮｃｈトランジスタＱ２を不活性化すると共に、駆動用ＰｃｈトランジスタＱ１を活性化すると共に、ＭＯＳキャパシタＱ３の容量結合を用いて全てのプリチャージ用ＰｃｈトランジスタＴｒ１，…，Ｔｒｎを活性化し、ブートストラップ電位［Ｖｃｃ＋Ｖｔｈ（ｔｒ１）＋Ｖｔｈ（ｔｒ２）］にＭＯＳキャパシタＱ３の電位をクランプして昇圧出力信号１３を生成する工程を有している。
【００７５】
更に詳しく、昇圧制御方法、及びこの方法が用いられたときの昇圧回路１０の基本動作を説明する。
【００７６】
まず、非昇圧期間においては、図２に示すように、昇圧制御信号Ｖ（ＣＫＢ）は論理値Ｈ（＝電源電位Ｖｃｃ）であり、論理素子ＮＯＴ３２を用いた昇圧制御信号Ｖ（ＣＫＢ）の反転信号であるＶ（ｃｋ）は、図２に示すように、論理値Ｌ（接地電位ＧＮＤ）になる。
【００７７】
充電クランプ手段２０において、プリチャージ用ＰｃｈトランジスタＴｒ２のゲートに接続されたノードの電圧値であるＶ（３）は、図２に示すように、駆動用ＮｃｈトランジスタＱ２が活性化され、駆動用ＰｃｈトランジスタＱ１が不活性化されることにより、論理値Ｌになる。
【００７８】
これにより、初段プリチャージ用ＰｃｈトランジスタＴｒ１と最終段プリチャージ用ＰｃｈトランジスタＴｒ２のゲートは、図２に示すように、接地電位ＧＮＤとなり、それぞれ活性化され、昇圧出力信号１３の電圧値Ｖ（０）の電位は、電源電位Ｖｃｃとなる。これがプリチャージ状態である。
【００７９】
昇圧期間においては、図２に示すように、昇圧制御信号Ｖ（ＣＫＢ）が論理値Ｌに換わり、昇圧制御信号Ｖ（ＣＫＢ）の反転信号Ｖ（ｃｋ）が論理値Ｈになる。
【００８０】
充電クランプ手段２０の初段プリチャージ用ＰｃｈトランジスタＴｒ１のゲートには電源電位Ｖｃｃが入力され、不活性化される。
【００８１】
このとき、駆動手段３０における駆動用ＮｃｈトランジスタＱ２が不活性化され、同時に、駆動用ＰｃｈトランジスタＱ１が活性化されるので、図２に示すように、プリチャージ用ＰｃｈトランジスタＴｒ２のゲート電位Ｖ（３）も電源電位Ｖｃｃになり、最終段プリチャージ用ＰｃｈトランジスタＴｒ２が不活性化される。
【００８２】
但し、これは一瞬の状態で、充電クランプ手段２０のＭＯＳキャパシタＱ３に昇圧制御信号Ｖ（ＣＫＢ）の反転信号Ｖ（ｃｋ）が入力されることにより、ＭＯＳキャパシタＱ３において容量結合が起こり、図２に示すように、昇圧出力信号１３の電圧値Ｖ（０）の電位が上昇してその値が電源電位Ｖｃｃ＋最終段プリチャージ用ＰｃｈトランジスタＴｒ２のしきい値電圧Ｖｔｈ（ｔｒ２）以上になった時、最終段プリチャージ用ＰｃｈトランジスタＴｒ２が活性化され、その結果、最終段プリチャージ用ＰｃｈトランジスタＴｒ２のソースに接続されたノード（又はプリチャージ用ＰｃｈトランジスタＴｒ１のドレインに接続されたノード）における電位Ｖ（２）が上昇し始める。
【００８３】
この時、充電クランプ手段２０の最終段プリチャージ用ＰｃｈトランジスタＴｒ２のソースに接続されたノード（又はプリチャージ用ＰｃｈトランジスタＴｒ１のドレインに接続されたノード）におけるＶ（２）は、Ｖ（２）＝［昇圧出力信号１３の電圧値Ｖ（０）−最終段プリチャージ用ＰｃｈトランジスタＴｒ２のしきい値電圧Ｖｔｈ（ｔｒ２）］の関係が成り立つ（関係式１）。
【００８４】
このため、充電クランプ手段２０の最終段プリチャージ用ＰｃｈトランジスタＴｒ２のソースに接続されたノード（又はプリチャージ用ＰｃｈトランジスタＴｒ１のドレインに接続されたノード）におけるＶ（２）の昇圧動作は、図２に示すように、初段プリチャージ用ＰｃｈトランジスタＴｒ１により、Ｖ（２）≦電源電位Ｖｃｃ＋初段プリチャージ用ＰｃｈトランジスタＴｒ１のしきい値電圧Ｖｔｈ（ｔｒ１）（関係式２）までで停止する。
【００８５】
関係式１及び関係式２を用いて、充電クランプ手段２０の昇圧出力信号１３の電圧値Ｖ（０）は、Ｖ（０）≦電源電位Ｖｃｃ＋初段プリチャージ用ＰｃｈトランジスタＴｒ１のしきい値電圧Ｖｔｈ（ｔｒ１）＋最終段プリチャージ用ＰｃｈトランジスタＴｒ２のしきい値電圧Ｖｔｈ（ｔｒ２）という関係が成り立つ。
【００８６】
則ち、充電クランプ手段２０における昇圧出力信号１３の電圧値Ｖ（０）は、図２に示すように、非昇圧期間に、電源電位Ｖｃｃにプリチャージされ、昇圧期間に、最大でもＶｃｃ＋Ｖｔｈ（ｔｒ１）＋Ｖｔｈ（ｔｒ２）までしか上昇しないことになる。
【００８７】
例えば、メモリ素子への書き込みを例に取ると、メモリ素子への非書き込みに応じた非昇圧期間に、非書き込みに応じたクロック信号として昇圧制御信号Ｖ（ＣＫＢ）を用い、駆動用ＮｃｈトランジスタＱ２を活性化すると共に、駆動手段３０の駆動用ＰｃｈトランジスタＱ１を不活性化することに依り、初段プリチャージ用ＰｃｈトランジスタＴｒ１乃至最終段プリチャージ用ＰｃｈトランジスタＴｒｎを活性化すると共に、ＭＯＳキャパシタＱ３の電位を電源電位Ｖｃｃにプリチャージし、昇圧出力信号１３を生成してメモリ素子のワード線に供給することができる。
【００８８】
また、メモリ素子への書き込みに応じた昇圧期間に、書き込みに応じたクロック信号として昇圧制御信号Ｖ(CKB)を用い、駆動用ＮｃｈトランジスタＱ2を不活性化すると共に、駆動用ＰｃｈトランジスタＱ1 を活性化して初段プリチャージ用ＰｃｈトランジスタＴｒ1 を不活性化した後に、ＭＯＳキャパシタＱ3 の容量結合を用いて全てのプリチャージ用Ｐｃｈトランジスタを活性化し、ブートストラップ電位［Ｖcc＋Ｖth(tr1) ＋Ｖth(tr2) ］にＭＯＳキャパシタＱ3 の電位をクランプし、昇圧出力信号１３を生成してメモリ素子のワード線に供給することもできる。
【００８９】
次に、図面に基づき、昇圧回路１０の第２実施形態を説明する。
【００９０】
図３は、昇圧回路１０の第２実施形態を説明するための回路図である。
発明の実施の形態を説明する。
【００９１】
なお、第１実施形態の昇圧回路１０及びこれに用いられる昇圧制御方法において既に記述したものと同一の部分については、同一符号を付し、重複した説明は省略する。
【００９２】
第２実施形態の昇圧回路１０は、第１実施形態と同様な回路構成で、プリチャージ用ＰｃｈトランジスタＴｒ３，Ｔｒ４，Ｔｒ５を、電源電位Ｖｃｃと昇圧ノード間に、３段に直列接続した回路構成を有している。
【００９３】
プリチャージ用ＰｃｈトランジスタＴｒ３は、電源電位Ｖｃｃとプリチャージ用ＰｃｈトランジスタＴｒ４との間に設けられ、そのゲートが、論理素子ＮＯＴ３２の出力端子に接続されている。
【００９４】
プリチャージ用ＰｃｈトランジスタＴｒ４には、活性化／不活性化を制御するためのスイッチ回路３０１がゲートに接続されている。
【００９５】
第１スイッチ回路３０１は、プリチャージ用ＰｃｈトランジスタＴｒ３のドレインの電位Ｖ（６）に応じて、プリチャージ用ＰｃｈトランジスタＴｒ４の活性化／不活性化を制御する論理回路であって、プリチャージ用ＰｃｈトランジスタＴｒ４のゲートとＭＯＳキャパシタＱ３との間にもいけられている。
【００９６】
同様に、プリチャージ用ＰｃｈトランジスタＴｒ５には、活性化／不活性化を制御するためのスイッチ回路３０２がゲートに接続されている。
【００９７】
第２スイッチ回路３０２は、プリチャージ用ＰｃｈトランジスタＴｒ４のドレインの電位Ｖ（７）に応じて、プリチャージ用ＰｃｈトランジスタＴｒ５の活性化／不活性化を制御する論理回路であって、プリチャージ用ＰｃｈトランジスタＴｒ５のゲートとＭＯＳキャパシタＱ３との間にもいけられている。
【００９８】
この様な構成の昇圧回路１０は、プリチャージ用ＰｃｈトランジスタＴｒ３，Ｔｒ４，Ｔｒ５に接続されたＭＯＳキャパシタＱ３を、クロック信号としての昇圧制御信号Ｖ（ＣＫＢ）を用いて順次充電し、最終的に電源電位Ｖｃｃの略整数倍の昇圧出力信号１３を得る機能を有する。
【００９９】
具体的には、前述したクリップ機能により、昇圧期間に、第１スイッチ回路３０１の出力電位Ｖ（４）は、Ｖ（４）＝電源電位Ｖｃｃ＋プリチャージ用ＰｃｈトランジスタＴｒ４のしきい値電圧値Ｖｔｈ（ｔｒ４）まで上昇し、第２スイッチ回路３０２の出力電位Ｖ（５）は、Ｖ（５）＝電源電位Ｖｃｃ＋プリチャージ用ＰｃｈトランジスタＴｒ４のしきい値電圧値Ｖｔｈ（ｔｒ４）＋プリチャージ用ＰｃｈトランジスタＴｒ５のしきい値電圧値Ｖｔｈ（ｔｒ５）までしか上昇しない。
【０１００】
このため、昇圧ノードＰの電位Ｖ（０）は、Ｖ（０）＝電源電位Ｖｃｃ＋プリチャージ用ＰｃｈトランジスタＴｒ３のしきい値電圧値Ｖｔｈ（ｔｒ３）＋プリチャージ用ＰｃｈトランジスタＴｒ４のしきい値電圧値Ｖｔｈ（ｔｒ４）＋プリチャージ用ＰｃｈトランジスタＴｒ５のしきい値電圧値Ｖｔｈ（ｔｒ５）までの上昇に制限されることになる。
【０１０１】
このようにプリチャージ用ＰｃｈトランジスタＴｒ１，…，Ｔｒｎを、電源電位Ｖｃｃ−昇圧ノードＰ間に直列に接続することによって、昇圧電位の最大値のクリップ動作を実行することができるようになる。
【０１０２】
【発明の効果】
請求項１に記載の発明に依れば、この様なプリチャージ機能を設けることに依り、非昇圧期間のプリチャージ動作中にキャパシタに電源電位を供給することができるようになる結果、プリチャージ動作時のノードの電位をキャパシタのしきい値電圧よりも大きい電位に保持できるようになるといった効果を奏する。
【０１０３】
また、この様なクランプ機能を設けることに依り、高電圧での昇圧期間中においても、過昇圧に起因するデバイスの破壊を防ぐことができるようになるといった効果を奏する。
【０１０４】
また、この様なクランプ機能を充電クランプ手段に設けることに依り、高電圧での昇圧期間中においても、過昇圧に起因するデバイスの破壊を防ぐことができるようになるといった効果を奏する。
【０１０５】
その結果、例えば、電源電位の保証値が１．５〜３．６Ｖと幅広いような電池駆動を行うような装置内で昇圧回路を用いて電源電位の低電圧側をターゲットとして設計するような場合であっても、電源電位の高電圧側での過昇圧状態の発生を回避できるようになり、このような過昇圧状態に起因するデバイス破壊を回避できるようになるといった効果を奏する。
【０１０６】
請求項２に記載の発明に依れば、請求項１に記載の効果に加えて、この様なプリチャージ機能を充電クランプ手段に設けることに依り、非昇圧期間のプリチャージ動作中にキャパシタに電源電位を供給することができるようになる結果、プリチャージ動作時のノードの電位を電源電位に保持できるようになるといった効果を奏する。
【０１０７】
例えば、回路の微細化や消費電力の低減化の技術的要求に応じて、１．５〜２．０Ｖ程度の低い電源電位を使用する場合であっても、十分な昇圧動作ができるようになるといった効果を奏する。
【０１０８】
請求項３に記載の発明に依れば、請求項２に記載の効果に加えて、この様なＰｃｈトランジスタを用いて、最終段のプリチャージ用Ｐｃｈトランジスタに接続されたキャパシタの電位をブートストラップ電位）にクランプする機能を設けることに依り、高電圧での昇圧期間中においても、過昇圧に起因するデバイスの破壊を防ぐことができるようになるといった効果を奏する。
【０１０９】
請求項４に記載の発明に依れば、請求項３に記載の効果に加えて、この様なプリチャージ用Ｐｃｈトランジスタを充電クランプ手段に設けることに依り、非昇圧期間のプリチャージ動作中にキャパシタに電源電位を供給することができるようになるといった効果を奏する。
【０１１０】
例えば、回路の微細化や消費電力の低減化の技術的要求に応じて、１．５〜２．０Ｖ程度の低い電源電位を使用する場合であっても、電源電位をキャパシタに供給して十分な昇圧動作ができるようになるといった効果を奏する。
【０１１１】
請求項５に記載の発明に依れば、請求項４に記載の効果に加えて、この様なプリチャージ用Ｐｃｈトランジスタを充電クランプ手段に設けることに依り、電源電位の高電圧側での過昇圧状態の発生を回避できるようになり、このような過昇圧状態に起因するデバイス破壊を回避できるようになるといった効果を奏する。
【０１１２】
請求項６に記載の発明に依れば、請求項５に記載の効果と同様の効果を奏する。
【０１１３】
請求項７に記載の発明に依れば、請求項１乃至６のいずれか一項に記載の効果に加えて、この様な駆動手段を設けることに依り、簡便な回路構成で、充電クランプ手段のプリチャージ動作やクランプ動作の制御が実行できるようになると共に、回路規模を縮小できる低コストの昇圧回路を実現できるといった効果を奏する。
【０１１４】
請求項８に記載の発明に依れば、請求項１乃至７のいずれか一項に記載の効果に加えて、集積回路に適したＭＯＳキャパシタを用いることに依り、前述のプリチャージ機能を用いて、非昇圧期間のプリチャージ動作中にＭＯＳキャパシタに電源電位を供給することが、簡便且つコンパクトな回路規模で実現できるようになるといった効果を奏する。
【０１１５】
請求項９に記載の発明に依れば、請求項８に記載の効果と同様の効果を奏する。
【０１１６】
請求項１０に記載の発明に依れば、請求項９に記載の効果と同様の効果を奏する。
【０１１７】
請求項１１に記載の発明に依れば、請求項１０に記載の効果と同様の効果を奏する。
【０１１８】
請求項１２に記載の発明に依れば、請求項１１に記載の効果と同様の効果を奏する。
【図面の簡単な説明】
【図１】本発明の昇圧回路の第１実施形態を説明するための回路図である。
【図２】図１の昇圧回路の基本動作及び昇圧制御方法を説明するためのタイミングチャートである。
【図３】本発明の昇圧回路の第２実施形態を説明するための回路図である。
【図４】第１従来例の昇圧回路を説明するための回路図である。
【図５】第２従来例の昇圧回路を説明するための回路図である。
【符号の説明】
１０ 昇圧回路
１３ 昇圧出力信号
２０ 充電クランプ手段
３０ 駆動手段
ＧＮＤ 接地電位
Ｐ ノード（昇圧ノード）
Ｑ１ 駆動用Ｐｃｈトランジスタ
Ｑ２ 駆動用Ｎｃｈトランジスタ
Ｑ３ キャパシタ（ＭＯＳキャパシタ）
Ｔｒ１，Ｔｒ２，Ｔｒ３，Ｔｒ４，Ｔｒ５，…，Ｔｒｎ プリチャージ用トランジスタ
Ｔｒ１ 初段プリチャージ用トランジスタ
Ｔｒ２，Ｔｒ８，Ｔｒｎ 最終段プリチャージ用トランジスタ
Ｖ（０） ノード（昇圧ノード）の電位
Ｖ（２） 初段プリチャージ用トランジスタのドレイン側電位
Ｖ（３） 最終段プリチャージ用トランジスタのゲート電位（Ｑ１のドレイン電位）
Ｖｃｃ 電源電位
Ｖｔｈ，Ｖｔｈ（ｔｒ１），Ｖｔｈ（ｔｒ２） しきい値電圧
Ｖｃｃ＋Ｖｔｈ（ｔｒ１）＋Ｖｔｈ（ｔｒ２） ブートストラップ電位
Ｖ（ＣＫ） 昇圧制御信号（クロック信号）の反転信号
Ｖ（ＣＫＢ） 昇圧制御信号（クロック信号）[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor device, and more particularly, to a booster circuit for boosting a potential of a node in a circuit network to a bootstrap potential higher than a power supply potential.And boost control method thereofAbout.
[0002]
Specifically, a booster circuit for boosting the potential of a word line in a circuit network to a bootstrap potential which is several times the power supply potential when writing to an integrated circuit such as a memory element.And boost control method thereofAbout.
[0003]
[Prior art]
Generally, a booster circuit is used in various circuits in a semiconductor integrated circuit to generate a boosted voltage exceeding a given power supply potential level.
[0004]
For example, in a semiconductor memory such as a DRAM or an SRAM, it is used to boost a selected word line to a high level exceeding a power supply potential.
[0005]
FIG. 4 is a circuit diagram illustrating a booster circuit according to a first conventional example.
[0006]
As shown in FIG. 4, a booster circuit A of the first conventional example includes an NMOS transistor Q1 connected between a power supply potential Vcc and a booster node P, and a MOS capacitor 3 connected to the booster node P for boosting. And was configured to include.
[0007]
In operation, boosting node P is precharged to a potential of power supply potential Vcc-threshold voltage Vth1 before boosting. Further, at the time of boosting, when the clock signal CK giving the timing of boosting rises from the ground potential to the power supply potential Vcc, the potential of the boosting node P is boosted by capacitive coupling of the MOS capacitor (capacitance C0) 3.
[0008]
Such a booster circuit A is often used to boost a word line or the like of a memory device such as a RAM or an EEPROM to a power supply potential or higher in order to increase the speed of a semiconductor integrated circuit.
[0009]
FIG. 5 is a circuit diagram illustrating a booster circuit according to a second conventional example.
[0010]
A second prior art booster circuit is disclosed in Japanese Patent Application Laid-Open No. 6-187788 (title of the invention: booster circuit, filing date: December 17, 1992).
[0011]
As shown in FIG. 5, in the booster circuit B, the back gate electrode of the PMOS transistor Q2 connected between the power supply potential Vcc and the booster node 2 is connected to the PMOS transistor Q3 and the MOS capacitor (capacitance C0) 3. It was composed.
[0012]
In such a boosting circuit B, the boosting node 2 is precharged to the power supply potential Vcc level in a period before boosting. Therefore, it is disclosed that the boosting condition by the MOS capacitor 3 is relaxed, and even if the level of the applied power supply potential Vcc is lowered, the normal boosting operation can be performed.
[0013]
[Problems to be solved by the invention]
However, in such a booster circuit A of the first conventional example, the potential of the booster node P during the precharge operation needs to be higher than the threshold voltage Vth1 of the MOS capacitor 3 in order to operate normally. The power supply potential Vcc tends to decrease in accordance with technical demands for miniaturization of circuits and reduction of power consumption, and use at 1.5 to 2.0 V is also required.
[0014]
Therefore, in the booster circuit A, there is a technical problem that it is difficult to make the potential of the booster node P equal to or higher than the threshold voltage Vth1 of the MOS capacitor 3 during the precharge operation.
[0015]
When the booster circuit A is used in an apparatus that performs battery driving, the guaranteed value of the power supply potential Vcc is as wide as 1.5 to 3.6 V. Therefore, when the booster circuit A is designed with a low voltage side of the power supply potential Vcc as a target, There is also a technical problem that an over-boosted state may occur on the high voltage side of the power supply potential Vcc, and as a result, the device may be destroyed.
It is.
[0016]
Further, in the booster circuit B of the second conventional example, since the Pch transistor Q2 is used for the precharge operation, the potential of the booster node 2 can be kept at the power supply potential Vcc during the precharge. At the time of boosting, the Pch transistor Q2 becomes non-conductive and the boosting node 2 is boosted. However, since the clamp circuit is not used, there is a possibility that excessive boosting may occur. There was a technical problem that could lead to destruction.
[0017]
It is an object of the present invention to solve such a conventional problem. In particular, in a booster circuit for boosting a potential of a node in a circuit network to a bootstrap potential higher than a power supply potential, a power supply and a node are provided. A plurality of stages of precharge transistors connected in series between the transistors; a predetermined potential is input to the precharge transistors during the boosting period; The potential of the capacitor connected to the last precharge transistor is clamped to the bootstrap potential determined by the sum, and during the non-boosting period, all the precharge transistors are activated to reduce the potential of the capacitor to the power supply potential. By providing the charging clamp means configured to precharge the battery during the precharge operation during the non-boosting period, It is possible to supply a power supply potential to the OS capacitor. As a result, sufficient boosting is possible even at a low voltage, and furthermore, it is possible to prevent destruction of a device due to excessive boosting even during a high voltage boosting period. It is an object of the present invention to realize a booster circuit and a booster control method thereof.
[0018]
[Means for Solving the Problems]
According to a first aspect of the present invention, there is provided a booster circuit for boosting a potential of a node P in a circuit network to a bootstrap potential higher than a power supply potential Vcc.
During the non-boosting period, the potential of the capacitor Q3 connected to the node P is precharged to the power supply potential Vcc of the power supply, and during the boosting period, the capacitor potential is boosted, and the capacitor potential becomes the bootstrap potential [Vcc + Vth When the voltage reaches (tr1) + Vth (tr2) + ... + Vth (trn)], the capacitor potential is clamped and held at the bootstrap potential [Vcc + Vth (tr1) + Vth (tr2) + ... + Vth (trn)]. Has charging clamp means 20 to prevent over-boostingAnd
The charging clamp means 20 includes a plurality of precharge transistors Tr connected in series between a power supply and the node P. 1 , ..., Tr n A predetermined potential is input to the precharge transistor during the boosting period, and the precharge transistor Tr Two , ..., Tr n Are activated, and the first-stage precharge transistor Tr 1 Precharge transistor Tr except Two , ..., Tr n Threshold voltage V th (V th (tr2) , ..., V th (trn) ) And the power supply potential V cc And the bootstrap potential [V cc + V th (tr1) + V th (tr2) + ... + V th (trn) ] In the final stage of the precharging transistor Tr. n The capacitor Q connected to Three Is configured to clamp the potential of
The booster circuit 10 is characterized in that:
[0019]
According to the first aspect of the present invention, by providing such a precharge function, the power supply potential Vcc can be supplied to the capacitor Q3 during the precharge operation in the non-boosting period. There is an effect that the potential of the node P during the precharge operation can be held at the power supply potential Vcc.
[0020]
Further, by providing such a clamp function, there is an effect that the device can be prevented from being damaged due to excessive boosting even during the boosting period at a high voltage.
[0022]
Also,By providing such a clamping function in the charging clamp means 20, there is an effect that the device can be prevented from being destroyed due to excessive boosting even during the high voltage boosting period.
[0023]
As a result, for example, the booster circuit 10 is used in a device in which the guaranteed value of the power supply potential Vcc is as wide as 1.5 to 3.6 V to perform battery driving, and the low power supply potential Vcc is designed as a target. Even in such a case, it is possible to avoid the occurrence of an over-boosted state on the high voltage side of the power supply potential Vcc, and it is possible to avoid a device breakdown due to such an over-boosted state. .
[0024]
Claim2The invention described in claim1In the booster circuit 10 described,
The charging clamp means 20 is configured to activate all of the precharging transistors Tr1,..., Trn to precharge the potential of the capacitor Q3 to the power supply potential Vcc during the non-boosting period.
The booster circuit 10 is characterized in that:
[0025]
Claim2Claims according to the invention described in1In addition to the effects described in the above, the provision of such a precharge function in the charging clamp means 20 makes it possible to supply the power supply potential Vcc to the capacitor Q3 during the precharge operation during the non-boosting period. , The potential of the node P during the precharge operation can be held at a potential higher than the threshold voltage Vth of the capacitor Q3 (that is, bootstrap potential [Vcc + Vth (tr1) + Vth (tr2) +... + Vth (trn)]). This has the effect of becoming
[0026]
For example, in accordance with technical requirements for circuit miniaturization and reduction in power consumption, a sufficient boosting operation can be performed even when a low power supply potential Vcc of about 1.5 to 2.0 V is used. It has the effect of becoming.
[0027]
Claim3The invention described in claim2In the booster circuit 10 described,
The precharge transistors Tr1,..., Trn are Pch transistors,
The charging clamp unit 20 inputs a predetermined potential to the precharging transistors Tr1,..., Trn during the boosting period, and sets the threshold voltage Vth (Vth (Vth (Vth (V)) of each of the precharging Pch transistors Tr1,. tr2),..., Vth (trn)) and the power supply potential Vcc, and the bootstrap potential [Vcc + Vth (tr1) + Vth (tr2) +. Is configured to clamp the potential of the capacitor Q3 connected to the transistor Trn.
The booster circuit 10 is characterized in that:
[0028]
Claim3Claims according to the invention described in2In addition to the effects described in the above, using such a Pch transistor, the potential of the capacitor Q3 connected to the pre-charging Pch transistor Trn in the final stage is changed to the bootstrap potential [Vcc + Vth (tr1) + Vth (tr2) + ... + Vth (trn)]) is provided with a clamping function, so that the device can be prevented from being damaged due to excessive boosting even during the boosting period at a high voltage.
[0029]
Claim4The invention described in claim3In the booster circuit 10 described,
The charging clamp means 20 is configured to activate all the precharging Pch transistors Tr1,..., Trn during the non-boosting period to precharge the potential of the capacitor Q3 to the power supply potential Vcc.
The booster circuit 10 is characterized in that:
[0030]
Claim4According to the present invention, in addition to the effect of claim 3, by providing such a precharging Pch transistor Tr1,..., Trn in the charging clamp means 20, precharging during the non-boosting period is achieved. There is an effect that the power supply potential Vcc can be supplied to the capacitor Q3 during operation.
[0031]
For example, even when a low power supply potential Vcc of about 1.5 to 2.0 V is used in accordance with technical requirements for circuit miniaturization and reduction in power consumption, the power supply potential Vcc is supplied to the capacitor Q3. As a result, a sufficient boosting operation can be performed.
[0032]
Claim5The invention described in claim4In the booster circuit 10 described,
The charging clamp means 20 inputs a predetermined potential to the precharging transistors Tr1,..., Trn during the boosting period, and applies a predetermined potential to each gate of the precharging Pch transistors Tr1,. Input and activated to clamp the potential of the capacitor Q3 to the bootstrap potential [Vcc + Vth (tr1) + Vth (tr2) + ... + Vth (trn)].
The booster circuit 10 is characterized in that:
[0033]
Claim5Claims according to the invention described in4In addition to the effects described in the above, the provision of such precharging Pch transistors Tr1,..., Trn in the charging clamp means 20 makes it possible to avoid occurrence of an over-boosted state on the high voltage side of the power supply potential Vcc. Thus, there is an effect that the device destruction caused by such an excessive boost state can be avoided.
[0034]
Claim6The invention described in claim5In the booster circuit 10 described,
The charging clamp means 20 activates by inputting a predetermined potential to the gates of all the precharging Pch transistors Tr1,..., Trn during the non-boosting period to precharge the potential of the capacitor Q3 to the power supply potential Vcc. Are configured to
The booster circuit 10 is characterized in that:
[0035]
Claim6Claims according to the invention described in5Has the same effect as the effect described in (1).
[0036]
Claim7The invention described in claim 1 to claim 16In the booster circuit 10 according to any one of the above,
A driving Pch transistor Q1 and a driving Nch transistor Q2 connected in series between the last-stage precharging transistor Trn and the ground potential GND, and the driving Pch transistor Q1 and the driving Nch transistor Q2 A driving unit 30 having a connection point connected to the gate of the last-stage precharge transistor Trn;
The booster circuit 10 is characterized in that:
[0037]
Claim7According to the invention described in claim 1, claims 1 to6In addition to the effect described in any one of the above, the provision of such a driving unit 30 allows the precharge operation and the clamping operation of the charging clamp unit 20 to be controlled with a simple circuit configuration. In addition, there is an effect that a low-cost booster circuit 10 that can reduce the circuit scale can be realized.
[0038]
Claim8The invention described in claim 1 to claim 17In the booster circuit 10 according to any one of the above,
The capacitor Q3 is a MOS capacitor Q3, which is connected between an input terminal of the first-stage precharge transistor Tr1 and an output terminal of the last-stage precharge transistor Trn.
The booster circuit 10 is characterized in that:
[0039]
Claim8According to the invention described in (1), claims 1 to7In addition to the effect described in any one of the above, by using the MOS capacitor Q3 suitable for the integrated circuit, the power is supplied to the MOS capacitor Q3 during the precharge operation during the non-boosting period by using the precharge function described above. There is an effect that the supply of the potential can be realized with a simple and compact circuit scale.
[0040]
The invention according to claim 9 is the claim8In the booster circuit 10 described in
By activating the driving Nch transistor Q2 and inactivating the driving Pch transistor Q1 in accordance with the boost control signal V (CKB) during the non-boosting period, the first stage in the charging clamp means 20 is activated. Activating the precharging transistor Tr1 to the last-stage precharging transistor Trn, and precharging the potential of the MOS capacitor Q3 to the power supply potential Vcc to generate a boosted output signal 13.
A boost control method for the boost circuit 10 characterized by the following.
[0041]
According to the invention described in claim 9, the claim8Has the same effect as the effect described in (1).
[0042]
According to a tenth aspect of the present invention, in the boost control method according to the ninth aspect,
According to the boost control signal V (CKB) during the boost period,PreviousAfter inactivating the driving Nch transistor Q2 and activating the driving Pch transistor Q1 to inactivate the first stage precharge transistor Tr1, the first stage precharging is performed by using the capacitive coupling of the MOS capacitor Q3. All the first-stage precharge transistors Tr1 except the charge transistor Tr1 are activated, and the potential of the MOS capacitor Q3 is clamped to the bootstrap potential [Vcc + Vth (tr1) + Vth (tr2) +... + Vth (trn)]. Generating a boosted output signal 13;
This is a boost control method characterized by the following.
[0043]
Claim10Claims according to the invention described in9Has the same effect as the effect described in (1).
[0044]
Claim11The invention described in claim10In the boost control method described in the above,
During the non-boosting period corresponding to the non-writing to the memory element, the boosting control signal V (CKB) is used as a clock signal corresponding to the non-writing to activate the driving Nch transistor Q2, and By inactivating the driving Pch transistor Q1, the first-stage precharging Pch transistor Tr1 to the last-stage precharging Pch transistor Trn are activated, and the potential of the MOS capacitor Q3 is changed to the power supply potential Vcc. Precharge, generate the boosted output signal 13 and supply it to the word line of the memory element;
This is a boost control method characterized by the following.
[0045]
Claim11Claims according to the invention described in10Has the same effect as the effect described in (1).
[0046]
Claim12The invention described in claim11In the boost control method described in the above,
During the boosting period corresponding to the writing to the memory element, the boosting control signal V (CKB) is used as a clock signal corresponding to the writing, the drive Nch transistor Q2 is inactivated, and the drive Pch transistor Q1 ., Trn are activated using the capacitive coupling of the MOS capacitor Q3, and the bootstrap potential [Vcc + Vth (tr1) + Vth (tr2) + ... + Vth ( trn)] to clamp the potential of the MOS capacitor Q3 to generate the boosted output signal 13 and supply it to the word line of the memory element.
This is a boost control method characterized by the following.
[0047]
Claim12Claims according to the invention described in11Has the same effect as the effect described in (1).
[0048]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[0049]
Each of the booster circuits 10 of the first and second embodiments disclosed below generates a boosted voltage (unit: [V]) exceeding a given power supply potential level (that is, power supply potential Vcc). , ICs and LSIs used in a circuit network in a semiconductor integrated circuit.
[0050]
For example, in a semiconductor memory element such as a DRAM (abbreviation of Dynamic RAM) or an SRAM (abbreviation of Static RAM), a voltage higher than a power supply potential may be required for an operation such as writing in the memory. For example, in a DRAM or a high-speed SRAM, the level of the logical value H of the word line is higher than the power supply potential Vcc by at least twice the threshold voltage in order to prevent a voltage drop and a reduction in speed due to the threshold voltage of the transfer gate. It is necessary to boost the voltage (this is called bootstrapping). In the case of an EPROM or an EEPROM, a voltage higher than a power supply potential is required during a program operation.
[0051]
Therefore, booster circuit 10 sets the selected word line to a high voltage level exceeding power supply potential Vcc (a voltage level several times power supply potential Vcc, that is, bootstrap potential [Vcc + Vth (tr1) + Vth (tr2)]). Circuit means used for boosting.
[0052]
Next, a first embodiment will be described.
[0053]
FIG. 1 is a circuit diagram for explaining a basic configuration of the booster circuit 10 according to the first embodiment.
[0054]
As shown in FIG. 1, the booster circuit 10 includes a charging clamp unit 20, a driving circuit 30, and a MOS capacitor Q3.
[0055]
The MOS capacitor Q3 is a MOS capacitor, and is connected between the gate, which is the input terminal of the Pch transistor Tr1 for the first stage precharge, and the drain, which is the output terminal of the Pch transistor Trn for the last stage precharge.
[0056]
As described above, by using the MOS capacitor Q3 suitable for the integrated circuit, it is simple and easy to supply the power supply potential to the MOS capacitor Q3 during the precharge operation during the non-boosting period by using the above-described precharge function. This has the effect of realizing a compact circuit scale.
[0057]
The charging clamp means 20 has a plurality of stages of precharging Pch transistors Tr1,..., Trn connected in series between the power supply and the boosting node P. Therefore, in the present embodiment, a case where the precharging Pch transistors Tr1 and Tr2 are connected in series between the power supply and the boosting node P will be described.
[0058]
The charge clamp means 20 precharges the potential of the MOS capacitor Q3 connected to the boost node P (specifically, the node connected to the word line) to the power supply potential Vcc of the power supply during the non-boosting period (hereinafter referred to as the power supply potential Vcc). , Precharge).
[0059]
Specifically, the charging clamp means 20 has a function of activating all the precharging Pch transistors Tr1 and Tr2 to precharge the potential of the MOS capacitor Q3 to the power supply potential Vcc during the non-boosting period.
[0060]
By providing such a precharge function in the charging clamp means 20, the power supply potential Vcc can be supplied to the MOS capacitor Q3 during the precharge operation in the non-boosting period. There is an effect that the potential of the node P can be held at Vcc.
[0061]
For example, in accordance with technical requirements for circuit miniaturization and reduction in power consumption, a sufficient boosting operation can be performed even when a low power supply potential Vcc of about 1.5 to 2.0 V is used. It has the effect of becoming.
[0062]
The charge clamp means 20 boosts the MOS capacitor Q3 during the boosting period, and clamps the MOS capacitor Q3 when the voltage of the MOS capacitor Q3 reaches the bootstrap potential [Vcc + Vth (tr1) + Vth (tr2)]. It has a function of maintaining the potential [Vcc + Vth (tr1) + Vth (tr2)] to prevent an excessive boost (hereinafter, abbreviated as a clamp function).
[0063]
Specifically, the charging clamp means 20 has a function of inactivating the first-stage precharging Pch transistor Tr1 connected to the power supply during the boosting period. , Trn are activated, and the threshold voltages Vth (Vth (tr2),..., Vth) of the precharging Pch transistors Tr2,. (Trn)) and the power supply potential Vcc, the potential of the MOS capacitor Q3 connected to the pre-charging Pch transistor Trn at the final stage is clamped to the bootstrap potential [Vcc + Vth (tr1) + Vth (tr2)]. Has functions.
[0064]
At this time, when a boost control signal V (CKB) for giving a boost timing (that is, a clock signal CK which is a timing signal for writing to the memory element) is applied from the input terminal of the boost circuit 10, the MOS capacitor Q3 (static) Due to the capacitive coupling of the capacitance C0), the potential of the boosting node P is boosted.
[0065]
By providing such a clamping function in the charging clamp means 20, there is an effect that the device can be prevented from being destroyed due to excessive boosting even during the high voltage boosting period.
[0066]
As a result, for example, the booster circuit 10 is used in a device in which the guaranteed value of the power supply potential Vcc is as wide as 1.5 to 3.6 V to perform battery driving, and the low power supply potential Vcc is designed as a target. Even in such a case, it is possible to avoid the occurrence of an over-boosted state on the high voltage side of the power supply potential Vcc, and it is possible to avoid a device breakdown due to such an over-boosted state. .
[0067]
As described above, by providing the charging clamp means 20 having such a function, the power supply potential Vcc can be supplied to the MOS capacitor Q3 during the precharge operation in the non-boosting period. This brings about an effect that the potential of the boosting node P during the charging operation can be maintained at a potential higher than the threshold voltage Vth of the MOS capacitor Q3.
[0068]
Further, by providing such a clamp function, there is an effect that the device can be prevented from being damaged due to excessive boosting even during the boosting period at a high voltage.
[0069]
On the other hand, as shown in FIG. 1, the driving means 30 has a driving Pch transistor Q1 and a driving Nch transistor Q2 connected in series between the final stage precharge Pch transistor Trn and the ground potential GND. The connection point between the driving Pch transistor Q1 and the driving Nch transistor Q2 is connected to the gate of the final stage precharging Pch transistor Trn.
[0070]
By providing such a driving means 30, it is possible to control the pre-charging operation and the clamping operation of the charging clamp means 20 with a simple circuit configuration, and to reduce the circuit scale. Is achieved.
[0071]
The boost control method will be described.
[0072]
FIG. 2 is a timing chart for describing a boost control method used in boost circuit 10 of FIG.
[0073]
This boosting control method activates the driving Nch transistor Q2 and inactivates the driving Pch transistor Q1 in response to the boosting control signal V (CKB) in the non-boosting period, and thereby the charging clamp means 20 Activating the first-stage precharging Pch transistor Tr1 through the last-stage precharging Pch transistor Trn, and precharging the potential of the MOS capacitor Q3 to the power supply potential Vcc to generate the boosted output signal 13. .
[0074]
Further, in response to the boosting control signal V (CKB) during the boosting period, the driving Nch transistor Q2 is inactivated, the driving Pch transistor Q1 is activated, and all the capacitors are coupled using the capacitive coupling of the MOS capacitor Q3. Activating the precharging Pch transistors Tr1,..., Trn and clamping the potential of the MOS capacitor Q3 to the bootstrap potential [Vcc + Vth (tr1) + Vth (tr2)] to generate the boosted output signal 13. .
[0075]
The boost control method and the basic operation of the booster circuit 10 when this method is used will be described in more detail.
[0076]
First, in the non-boosting period, as shown in FIG. 2, the boost control signal V (CKB) has a logical value H (= power supply potential Vcc), and the inversion of the boost control signal V (CKB) using the logic element NOT32. The signal V (ck) becomes a logical value L (ground potential GND) as shown in FIG.
[0077]
In the charging clamp unit 20, V (3), which is the voltage value of the node connected to the gate of the precharging Pch transistor Tr2, causes the driving Nch transistor Q2 to be activated as shown in FIG. When the transistor Q1 is inactivated, the logic value becomes L.
[0078]
As a result, the gates of the first-stage precharging Pch transistor Tr1 and the last-stage precharging Pch transistor Tr2 become the ground potential GND as shown in FIG. ) Is the power supply potential Vcc. This is the precharge state.
[0079]
In the boosting period, as shown in FIG. 2, the boost control signal V (CKB) is changed to the logical value L, and the inverted signal V (ck) of the boost control signal V (CKB) is changed to the logical value H.
[0080]
The power supply potential Vcc is input to the gate of the first-stage precharging Pch transistor Tr1 of the charging clamp means 20, and is deactivated.
[0081]
At this time, the driving Nch transistor Q2 in the driving means 30 is inactivated, and at the same time, the driving Pch transistor Q1 is activated. Therefore, as shown in FIG. 2, the gate potential V ( 3) also becomes the power supply potential Vcc, and the final-stage precharge Pch transistor Tr2 is inactivated.
[0082]
However, this is a momentary state, and when the inverted signal V (ck) of the boost control signal V (CKB) is input to the MOS capacitor Q3 of the charging clamp means 20, capacitive coupling occurs in the MOS capacitor Q3. As shown in (2), when the potential of the voltage value V (0) of the boosted output signal 13 rises and becomes equal to or higher than the power supply potential Vcc + the threshold voltage Vth (tr2) of the final-stage precharge Pch transistor Tr2. Then, the final-stage precharging Pch transistor Tr2 is activated. As a result, the potential at the node connected to the source of the final-stage precharging Pch transistor Tr2 (or the node connected to the drain of the precharging Pch transistor Tr1). V (2) starts to rise.
[0083]
At this time, V (2) at the node connected to the source of the final-stage precharging Pch transistor Tr2 of the charging clamp means 20 (or the node connected to the drain of the precharging Pch transistor Tr1) becomes V (2). = [Voltage value V (0) of boosted output signal 13−threshold voltage Vth (tr2) of last stage precharge Pch transistor Tr2] holds (relational expression 1).
[0084]
Therefore, the boosting operation of V (2) at the node connected to the source of the final-stage precharging Pch transistor Tr2 of the charging clamp means 20 (or the node connected to the drain of the precharging Pch transistor Tr1) is shown in FIG. As shown in FIG. 2, the first-stage precharging Pch transistor Tr1 stops at V (2) ≦ power supply potential Vcc + the threshold voltage Vth (tr1) of the first-stage precharging Pch transistor Tr1 (relational expression 2).
[0085]
Using the relational expressions 1 and 2, the voltage value V (0) of the boosted output signal 13 of the charging clamp means 20 is V (0) ≦ power supply potential Vcc + threshold voltage Vth of the first-stage precharging Pch transistor Tr1. The relationship of (tr1) + threshold voltage Vth (tr2) of the final stage precharge Pch transistor Tr2 is established.
[0086]
That is, as shown in FIG. 2, the voltage value V (0) of the boosted output signal 13 in the charging clamp means 20 is precharged to the power supply potential Vcc during the non-boosted period, and is at most Vcc + Vth (tr1) during the boosted period. ) + Vth (tr2).
[0087]
For example, taking writing to a memory element as an example, during a non-boosting period corresponding to non-writing to a memory element, a boosting control signal V (CKB) is used as a clock signal corresponding to non-writing, and a driving Nch transistor Q2 Is activated and the driving Pch transistor Q1 of the driving means 30 is deactivated, thereby activating the first-stage precharging Pch transistor Tr1 to the last-stage precharging Pch transistor Trn, and the MOS capacitor Q3. The potential can be precharged to the power supply potential Vcc, and the boosted output signal 13 can be generated and supplied to the word line of the memory element.
[0088]
In addition, during the boosting period corresponding to the writing to the memory element, the boosting control signal V (CKB) is used as a clock signal corresponding to the writing to inactivate the driving Nch transistor Q2 and activate the driving Pch transistor Q1. To deactivate the first-stage precharge Pch transistor Tr1, and then use the capacitive coupling of the MOS capacitor Q3.AllhandNoPch transistor for rechargingTheWhen activated, the potential of the MOS capacitor Q3 is clamped at the bootstrap potential [Vcc + Vth (tr1) + Vth (tr2)] to generate the boosted output signal 13 and supply it to the word line of the memory element.
[0089]
Next, a second embodiment of the booster circuit 10 will be described with reference to the drawings.
[0090]
FIG. 3 is a circuit diagram for explaining a second embodiment of the booster circuit 10.
An embodiment of the present invention will be described.
[0091]
The same components as those already described in the booster circuit 10 of the first embodiment and the boosting control method used in the booster circuit 10 are denoted by the same reference numerals, and redundant description will be omitted.
[0092]
The booster circuit 10 of the second embodiment has a circuit configuration similar to that of the first embodiment, and includes three stages of precharge Pch transistors Tr3, Tr4, and Tr5 connected in series between a power supply potential Vcc and a boost node. have.
[0093]
The precharging Pch transistor Tr3 is provided between the power supply potential Vcc and the precharging Pch transistor Tr4, and has its gate connected to the output terminal of the logic element NOT32.
[0094]
A switch circuit 301 for controlling activation / inactivation is connected to the gate of the precharging Pch transistor Tr4.
[0095]
The first switch circuit 301 is a logic circuit that controls activation / inactivation of the precharging Pch transistor Tr4 according to the potential V (6) of the drain of the precharging Pch transistor Tr3. It is also provided between the gate of the Pch transistor Tr4 and the MOS capacitor Q3.
[0096]
Similarly, a switch circuit 302 for controlling activation / inactivation is connected to the gate of the precharging Pch transistor Tr5.
[0097]
The second switch circuit 302 is a logic circuit that controls activation / inactivation of the precharging Pch transistor Tr5 according to the potential V (7) of the drain of the precharging Pch transistor Tr4. It is also provided between the gate of the Pch transistor Tr5 and the MOS capacitor Q3.
[0098]
The booster circuit 10 having such a configuration sequentially charges the MOS capacitor Q3 connected to the precharging Pch transistors Tr3, Tr4, Tr5 using a boost control signal V (CKB) as a clock signal, and finally charges the MOS capacitor Q3. It has a function of obtaining a boosted output signal 13 that is substantially an integral multiple of the power supply potential Vcc.
[0099]
Specifically, the output potential V (4) of the first switch circuit 301 is V (4) = power supply potential Vcc + threshold voltage Vth of the precharging Pch transistor Tr4 during the boosting period due to the clip function described above. (Tr4), and the output potential V (5) of the second switch circuit 302 becomes V (5) = power supply potential Vcc + threshold voltage Vth (tr4) of the precharging Pch transistor Tr4 + precharging Pch It rises only to the threshold voltage value Vth (tr5) of the transistor Tr5.
[0100]
Therefore, the potential V (0) of the boosting node P is V (0) = power supply potential Vcc + threshold voltage Vth (tr3) of the precharging Pch transistor Tr3 + threshold voltage of the precharging Pch transistor Tr4. This is limited to an increase up to the value Vth (tr4) + the threshold voltage value Vth (tr5) of the precharging Pch transistor Tr5.
[0101]
By connecting the precharging Pch transistors Tr1,..., Trn in series between the power supply potential Vcc and the boosting node P, the clipping operation of the maximum boosted potential can be performed.
[0102]
【The invention's effect】
According to the first aspect of the present invention, by providing such a precharge function, the power supply potential can be supplied to the capacitor during the precharge operation during the non-boosting period. This has the effect that the potential of the node during operation can be held at a potential higher than the threshold voltage of the capacitor.
[0103]
Further, by providing such a clamp function, there is an effect that the device can be prevented from being damaged due to excessive boosting even during the boosting period at a high voltage.
[0104]
Also,By providing such a clamping function in the charging clamp means, it is possible to prevent the destruction of the device due to the excessive boosting even during the high voltage boosting period.
[0105]
As a result, for example, a case where a low voltage side of the power supply potential is designed as a target by using a booster circuit in an apparatus that performs battery driving with a wide range of guaranteed power supply potential of 1.5 to 3.6 V Even in this case, it is possible to avoid the occurrence of an over-boosted state on the high voltage side of the power supply potential, and it is possible to avoid a device breakdown due to such an over-boosted state.
[0106]
Claim2Claims according to the invention described in1In addition to the effects described in (1), by providing such a precharge function in the charging clamp means, the power supply potential can be supplied to the capacitor during the precharge operation during the non-boosting period. This has the effect that the potential of the node during operation can be held at the power supply potential.
[0107]
For example, a sufficient boosting operation can be performed even when a low power supply potential of about 1.5 to 2.0 V is used in accordance with technical requirements for miniaturization of a circuit and reduction in power consumption. This has the effect.
[0108]
Claim3Claims according to the invention described in2In addition to the effects described in (1), by providing a function of clamping the potential of the capacitor connected to the pre-charging Pch transistor of the final stage to the bootstrap potential using such a Pch transistor, During the boosting period, the device can be prevented from being destroyed due to excessive boosting.
[0109]
Claim4According to the present invention, in addition to the effect of claim 3, by providing such a precharging Pch transistor in the charging clamp means, power is supplied to the capacitor during the precharging operation during the non-boosting period. There is an effect that a potential can be supplied.
[0110]
For example, even if a low power supply potential of about 1.5 to 2.0 V is used in accordance with technical requirements for circuit miniaturization and reduction of power consumption, it is sufficient to supply the power supply potential to the capacitor. This has the effect of enabling a simple boosting operation.
[0111]
According to the invention described in claim 5, the claim4In addition to the effects described in (1), by providing such a Pch transistor for precharging in the charging clamp means, it is possible to avoid occurrence of an over-boosting state on the high voltage side of the power supply potential, and to prevent such overcharging. This has the effect that device destruction due to the boosted state can be avoided.
[0112]
Claim6Claims according to the invention described in5Has the same effect as the effect described in (1).
[0113]
Claim7According to the invention described in (1), claims 1 to6In addition to the effect described in any one of the above, by providing such a driving means, with a simple circuit configuration, the pre-charge operation of the charging clamp means and control of the clamp operation can be performed, This has the effect of realizing a low-cost booster circuit capable of reducing the circuit scale.
[0114]
Claim8According to the invention described in (1), claims 1 to7In addition to the effect described in any one of the above, by using the MOS capacitor suitable for the integrated circuit, the power supply potential is applied to the MOS capacitor during the precharge operation in the non-boosting period by using the above-described precharge function. There is an effect that supply can be realized with a simple and compact circuit scale.
[0115]
According to the invention described in claim 9, the claim8Has the same effect as the effect described in (1).
[0116]
Claim10Claims according to the invention described in9Has the same effect as the effect described in (1).
[0117]
Claim11Claims according to the invention described in10Has the same effect as the effect described in (1).
[0118]
Claim12Claims according to the invention described in11Has the same effect as the effect described in (1).
[Brief description of the drawings]
FIG. 1 is a circuit diagram for explaining a first embodiment of a booster circuit of the present invention.
FIG. 2 is a timing chart for explaining a basic operation and a boost control method of the booster circuit of FIG. 1;
FIG. 3 is a circuit diagram illustrating a booster circuit according to a second embodiment of the present invention.
FIG. 4 is a circuit diagram illustrating a booster circuit according to a first conventional example.
FIG. 5 is a circuit diagram illustrating a booster circuit according to a second conventional example.
[Explanation of symbols]
10 Boost circuit
13 Boost output signal
20 Charge clamp means
30 Driving means
GND Ground potential
P node (boost node)
Q1 Pch transistor for driving
Q2 Nch transistor for driving
Q3 capacitor (MOS capacitor)
Tr1, Tr2, Tr3, Tr4, Tr5,..., Trn Precharge transistors
Tr1 first stage precharge transistor
Tr2, Tr8, Trn Final stage precharge transistors
V (0) potential of node (boost node)
V (2) Potential on the drain side of the first stage precharge transistor
V (3) Gate potential of the final stage precharge transistor (drain potential of Q1)
Vcc power supply potential
Vth, Vth (tr1), Vth (tr2) Threshold voltage
Vcc + Vth (tr1) + Vth (tr2) Bootstrap potential
V (CK) Inversion signal of boost control signal (clock signal)
V (CKB) boost control signal (clock signal)

Claims (12)

回路網内のノードの電位を電源電位以上のブートストラップ電位に昇圧するための昇圧回路において、
非昇圧期間に、前記ノードに接続されたキャパシタの電位を電源電位にプリチャージすると共に、昇圧期間に、前記キャパシタ電位を昇圧すると共に、当該キャパシタ電位が前記ブートストラップ電位に達した際に当該キャパシタ電位をクランプして前記ブートストラップ電位に保持して過昇圧を防止する充電クランプ手段を有し、
該充電クランプ手段は、電源と前記ノードの間に直列に接続された複数段のプリチャージ用トランジスタを有し、前記昇圧期間に、プリチャージ用トランジスタに所定の電位を入力し、プリチャージ用トランジスタの各々のしきい値電圧と前記電源電位との和で決定される前記ブートストラップ電位に最終段プリチャージ用トランジスタに接続された前記キャパシタの電位をクランプするように構成されている、
ことを特徴とする昇圧回路。In a booster circuit for boosting the potential of a node in a circuit network to a bootstrap potential higher than a power supply potential,
During the non-boosting period, the potential of the capacitor connected to the node is precharged to the power supply potential, and during the boosting period, the capacitor potential is boosted, and when the capacitor potential reaches the bootstrap potential, It clamps the potential to have a charge clamp means for preventing to overboost held in the bootstrap potential,
The charging clamp means includes a plurality of stages of precharging transistors connected in series between a power supply and the node, and inputs a predetermined potential to the precharging transistors during the boosting period. Are configured to clamp the potential of the capacitor connected to the final-stage precharge transistor to the bootstrap potential determined by the sum of the respective threshold voltages and the power supply potential.
A booster circuit characterized by the above-mentioned. 前記充電クランプ手段は、前記非昇圧期間に、全てのプリチャージ用トランジスタを活性化して前記キャパシタの電位を電源電位にプリチャージするように構成されている、
ことを特徴とする請求項１記載の昇圧回路。 The charging clamp means is configured to activate all the precharging transistors and precharge the potential of the capacitor to a power supply potential during the non-boosting period.
The booster circuit according to claim 1, wherein: 前記プリチャージ用トランジスタはＰｃｈトランジスタであって、
前記充電クランプ手段は、前記昇圧期間に、プリチャージ用トランジスタに所定の電位を入力し、プリチャージ用Ｐｃｈトランジスタの各々のしきい値電圧と前記電源電位との和で決定される前記ブートストラップ電位に最終段のプリチャージ用Ｐｃｈトランジスタに接続された前記キャパシタの電位をクランプするように構成されている、
ことを特徴とする請求項２記載の昇圧回路。 The precharging transistor is a Pch transistor,
The charging clamp means inputs a predetermined potential to a precharge transistor during the boosting period, and sets the bootstrap potential determined by the sum of the threshold voltage of each precharge Pch transistor and the power supply potential. Is configured to clamp the potential of the capacitor connected to the pre-charging Pch transistor in the final stage .
3. The booster circuit according to claim 2, wherein: 前記充電クランプ手段は、前記非昇圧期間に、全てのプリチャージ用Ｐｃｈトランジスタを活性化して前記キャパシタの電位を電源電位にプリチャージするように構成されている、
ことを特徴とする請求項３記載の昇圧回路。 The charging clamp unit is configured to activate all the precharging Pch transistors to precharge the potential of the capacitor to a power supply potential during the non-boosting period .
4. The booster circuit according to claim 3, wherein: 前記充電クランプ手段は、前記昇圧期間に、前記プリチャージ用トランジスタに所定の電位を入力し、プリチャージ用Ｐｃｈトランジスタの各々のゲートに所定の電位を各々入力して活性化し、前記ブートストラップ電位に前記キャパシタの電位をクランプするように構成されている、
ことを特徴とする請求項４記載の昇圧回路。The charging clamp means inputs a predetermined potential to the precharging transistor during the boosting period, inputs a predetermined potential to each gate of the precharging Pch transistor, activates the bootstrap potential, Configured to clamp the potential of the capacitor ,
The booster circuit according to claim 4, wherein: 前記充電クランプ手段は、前記非昇圧期間に、全てのプリチャージ用Ｐｃｈトランジスタのゲートに所定の電位を入力して活性化して前記キャパシタの電位を電源電位にプリチャージするように構成されている、
ことを特徴とする請求項５記載の昇圧回路。The charge clamping unit is configured to input a predetermined potential to the gates of all the precharging Pch transistors and activate the same to precharge the potential of the capacitor to a power supply potential during the non-boosting period .
The booster circuit according to claim 5, wherein: 上記最終段プリチャージ用トランジスタと接地電位との間に直列接続された駆動用Ｐｃｈトランジスタ及び駆動用Ｎｃｈトランジスタを有し、当該駆動用Ｐｃｈトランジスタと当該駆動用Ｎｃｈトランジスタとの接続点が当該最終段プリチャージ用トランジスタのゲートに接続されて成る駆動手段を有する、
ことを特徴とする請求項１乃至６のいずれか一項に記載の昇圧回路。 A driving Pch transistor and a driving Nch transistor connected in series between the final stage precharge transistor and the ground potential, and a connection point between the driving Pch transistor and the driving Nch transistor is connected to the final stage. Having driving means connected to the gate of the precharging transistor,
The booster circuit according to claim 1, wherein: 前記キャパシタは、ＭＯＳキャパシタであって、初段プリチャージ用トランジスタの入力端と前記最終段プリチャージ用トランジスタの出力端との間に接続されている、
ことを特徴とする請求項１乃至７のいずれか一項に記載の昇圧回路。 The capacitor is a MOS capacitor, and is connected between an input terminal of the first-stage precharge transistor and an output terminal of the last-stage precharge transistor.
The booster circuit according to claim 1, wherein: 非昇圧期間の昇圧制御信号に応じて、前記駆動用Ｎｃｈトランジスタを活性化すると共に、当該駆動用Ｐｃｈトランジスタを不活性化することに依り、前記充電クランプ手段における前記初段プリチャージ用トランジスタ乃至前記最終段プリチャージ用トランジスタを活性化すると共に、前記ＭＯＳキャパシタの電位を電源電位にプリチャージして昇圧出力信号を生成する、
ことを特徴とする請求項８に記載の昇圧回路の昇圧制御方法。By activating the driving Nch transistor and inactivating the driving Pch transistor in response to the boost control signal in the non-boosting period, the first-stage precharge transistor to the final Activating a stage precharge transistor and precharging the potential of the MOS capacitor to a power supply potential to generate a boosted output signal;
The boost control method for a boost circuit according to claim 8 , wherein 昇圧期間の昇圧制御信号に応じて、前記駆動用Ｎｃｈトランジスタを不活性化すると共に、前記駆動用Ｐｃｈトランジスタを活性化して前記初段プリチャージ用トランジスタを不活性化した後に、前記ＭＯＳキャパシタの容量結合を用いて前記初段プリチャージ用トランジスタを除く全ての前記初段プリチャージ用トランジスタを活性化し、前記ブートストラップ電位に当該ＭＯＳキャパシタの電位をクランプして昇圧出力信号を生成する、
ことを特徴とする請求項９に記載の昇圧制御方法。Depending on the step-up control signal of the boost period, the pre-Symbol driving Nch transistor with inactivated, after deactivating the first stage precharging transistor and activating the driving Pch transistor, the capacitance of the MOS capacitor Activating all the first-stage precharge transistors except for the first-stage precharge transistor using the coupling, generating a boosted output signal by clamping the potential of the MOS capacitor to the bootstrap potential;
The boost control method according to claim 9, wherein: メモリ素子への非書き込みに応じた非昇圧期間に、当該非書き込みに応じたクロック信号として前記昇圧制御信号を用い、前記駆動用Ｎｃｈトランジスタを活性化すると共に、当該駆動手段の駆動用Ｐｃｈトランジスタを不活性化することに依り、前記初段プリチャージ用Ｐｃｈトランジスタ乃至前記最終段プリチャージ用Ｐｃｈトランジスタを活性化すると共に、前記ＭＯＳキャパシタの電位を電源電位にプリチャージし、前記昇圧出力信号を生成して当該メモリ素子のワード線に供給する、
ことを特徴とする請求項１０に記載の昇圧制御方法。 During the non-boosting period corresponding to the non-writing to the memory element, the boosting control signal is used as a clock signal corresponding to the non-writing to activate the driving Nch transistor and to activate the driving Pch transistor of the driving unit. By inactivating, the first-stage precharging Pch transistor to the last-stage precharging Pch transistor are activated, and the potential of the MOS capacitor is precharged to a power supply potential to generate the boosted output signal. Supply to the word line of the memory element
The boost control method according to claim 10, wherein: メモリ素子への書き込みに応じた昇圧期間に、当該書き込みに応じたクロック信号として前記昇圧制御信号を用い、前記駆動用Ｎｃｈトランジスタを不活性化すると共に、前記駆動用Ｐｃｈトランジスタを活性化し、前記ＭＯＳキャパシタの容量結合を用いて前記プリチャージ用トランジスタを活性化し、前記ブートストラップ電位に当該ＭＯＳキャパシタの電位をクランプし、前記昇圧出力信号を生成して当該メモリ素子のワード線に供給する、
ことを特徴とする請求項１１に記載の昇圧制御方法。In the boosting period according to the writing to the memory element, the boosting control signal is used as a clock signal according to the writing, the driving Nch transistor is inactivated, the driving Pch transistor is activated, and the MOS transistor is activated. Activating the precharging transistor using capacitive coupling of a capacitor, clamping the potential of the MOS capacitor to the bootstrap potential, generating the boosted output signal, and supplying the boosted output signal to the word line of the memory element;
The boost control method according to claim 11, wherein:

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