KR100613049B1 - A boosting circuit for wordline voltage - Google Patents
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Abstract
본 발명은 워드라인 전압 부스팅 회로에 관한 것으로, 상세하게는 높은 전원전압에서의 부스팅 회로의 동작을 안정시키고 셀 스트레스를 감소시킬 수 있도록 워드라인 전압을 부스팅하는 부스트수단과, 전원전압의 상승을 검출할 수 있도록 상기 부스트수단에 의하여 부스팅된 전압을 센싱하여 그 결과를 부스트수단으로 출력하는 클램프피드백수단과, 부스트수단의 동작신호를 출력하는 컨트롤수단을 포함하여 이루어진다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a word line voltage boosting circuit, and in particular, a boosting means for boosting a word line voltage to stabilize the operation of the boosting circuit at a high power supply voltage and to reduce cell stress, and detecting a rise in the power supply voltage. And a clamp feedback means for sensing the boosted voltage by the boost means and outputting the result to the boost means, and a control means for outputting an operation signal of the boost means.
워드라인, 부스트, 클램프Wordline, Boost, Clamp
Description
도 1은 종래의 워드라인 전압 부스팅회로의 회로도.1 is a circuit diagram of a conventional word line voltage boosting circuit.
도 2는 도 1의 특성도.2 is a characteristic diagram of FIG.
도 3은 본 발명에 따른 워드라인 전압 부스팅회로의 회로도.3 is a circuit diagram of a word line voltage boosting circuit according to the present invention;
도 4는 도 3의 특성도.4 is a characteristic diagram of FIG. 3.
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
40:부스트수단 41:제1프리차지부40: boost means 41: first precharge unit
42:제2프리차지부 43:제5인버터체인42: 2nd precharge 43: 5th inverter chain
44:NOR게이트 45:NAND게이트44: NOR gate 45: NAND gate
50:클램프피드백수단 51:전압분배부50: clamp feedback means 51: voltage distribution
60:출력수단 70:컨트롤수단60: output means 70: control means
71:제6인버터체인 72:제7인버터체인71: 6th inverter chain 72: 7th inverter chain
본 발명은 플래시 메모리에 관한 것으로, 상세하게는 높은 전원전압에서의 부스팅 회로의 동작을 안정시키고 셀 스트레스를 감소시킬 수 있는 워드라인 전압 부스팅 회로에 관한 것이다.The present invention relates to a flash memory, and more particularly, to a word line voltage boosting circuit that can stabilize the operation of the boosting circuit at high power supply voltage and reduce cell stress.
도 1은 종래의 부스팅 회로의 회로도이다.1 is a circuit diagram of a conventional boosting circuit.
도 1을 참조하면 종래의 부스팅회로는 부스트수단(10)와 컨트롤수단(30) 및 출력수단(20)로 이루어지는데, 부스트수단(10)는 제1프리차지부(11)와 제2프리차지부(12)를 포함한다.Referring to FIG. 1, a conventional boosting circuit includes a boost means 10, a control means 30, and an output means 20, wherein the boost means 10 includes a
제1프리차지부(11)는, 전원전압(Vcc)과 노드 boot1사이에는 제1PMOS트랜지스터(P1)와 제1바이폴라트랜지스터(Q1)가 접속되며, 제1PMOS트랜지스터(P1)의 게이트와 노드 boot1사이에는 제2PMOS 트랜지스터(P2)가 접속된다. 또한 제1PMOS 트랜지스터(P1)의 게이트와 그라운드사이에는 제1NMOS트랜지스터(N1)가 접속되며, 제1NMOS트랜지스터와 제2PMOS트랜지스터(P2)의 게이트에는 후술하는 프리차지신호(PRECHAR)가 입력된다. In the
노드 boot1에는 제1커패시터(C1)와 제1인터버체인(13)이 순차적으로 접속될뿐만 아니라, 제2커패시터(C2)와 제2인버터체인(14)이 접속되어 부스트 회로를 구성한다.Not only the first capacitor C1 and the first inverter chain 13 are sequentially connected to the node boot1, but also the second capacitor C2 and the second inverter chain 14 are connected to form a boost circuit.
노드 boot1과 노드 boot2 사이에는 제5PMOS트랜지스터(P5)가 접속되는데, 제5PMOS트랜지스터(P5)의 게이트에는 후술하는 신호 SWON이 입력된다. 노드 boot2와 노드 VBOOST사이에는 제3커패시터(C3)가 접속되고, 노드 boot2와 그라운드 사이 에는 제3NMOS트랜지스터(N3)가 접속된다. 제3NMOS트랜지스터(N3)의 게이트에는 인버터(I1)의 출력단이 접속되며, 인버터(I1)의 입력단은 NAND 게이트(15)의 출력단이 접속된다. NAND게이트(15)의 입력단에는 신호 SWON과 DKICKb가 입력된다.A fifth PMOS transistor P5 is connected between the node boot1 and the node boot2, and a signal SWON described later is input to the gate of the fifth PMOS transistor P5. The third capacitor C3 is connected between the node boot2 and the node VBOOST, and the third NMOS transistor N3 is connected between the node boot2 and the ground. The output terminal of the inverter I1 is connected to the gate of the third NMOS transistor N3, and the output terminal of the
노드 VBOOST에는 제2프리차지부(12)가 접속되는데 다음과 같다.The
제2프리차지부(12)는, 전원전압(Vcc)과 노드 VBOOST사이에는 제3PMOS트랜지스터(P3)와 제2바이폴라트랜지스터(Q2)가 접속되며, 제3PMOS트랜지스터(P3)의 게이트와 노드 VBOOST사이에는 제4PMOS 트랜지스터(P4)가 접속된다. 또한 제3PMOS 트랜지스터(P3)의 게이트와 그라운드사이에는 제2NMOS트랜지스터(N2)가 접속되며, 제2NMOS트랜지스터와 제4PMOS트랜지스터(P4)의 게이트에는 프리차지신호(PRECHAR)가 입력된다.In the
노드 VBOOST에는 저항(R1)과 제4 및 제5커패시터(C4 및 C5)로 이루어지는 출력단이 접속된다.The node VBOOST is connected with an output terminal consisting of a resistor R1 and fourth and fifth capacitors C4 and C5.
한편, 컨트롤수단(30)는 인버터를 이용하여 신호 SATDb를 분배하는 역할을 하는데, 인버터(I2), 제3인버터체인(31), 인버터(I3) 및 인버터(I4)가 직렬로 접속되며, 제3인버터체인(31)과 인버터(I3) 사이에는 제4인버터체인(32)이 접속된다. 이때 인버터(I2)의 출력은 프리차지신호(PRECHAR)이며, 인버터(I4)의 출력은 신호 SWON가 되며 제4인버터체인(32)의 출력은 신호 DKICKb가 된다.On the other hand, the control means 30 serves to distribute the signal SATDb by using an inverter, the inverter I2, the
이하에서는 전술한 종래의 부스팅 회로의 동작을 설명하도록 한다.Hereinafter, the operation of the above-described conventional boosting circuit will be described.
초기에 신호 SATDb가 로우신호이면, 프리차지신호(PRECHAR)신호는 인버터(I2)에 의하여 하이신호가 되고, 신호 SWON 및 DKICKb 역시 하이신호가 된 다. If the signal SATDb is initially a low signal, the precharge signal PRECHAR signal becomes a high signal by the inverter I2, and the signals SWON and DKICKb also become high signals.
먼저 제5PMOS트랜지스터(P5)는 하이신호인 SWON에 의하여 턴-오프 된다. First, the fifth PMOS transistor P5 is turned off by the high signal SWON.
프리차지신호(PRECHAR)가 하이신호이면 제1프리차지부(11)의 제1NMOS트랜지스터(N1)는 턴-온되는 반면 제2PMOS트랜지스터(P2)는 턴-오프된다. 제1NMOS트랜지스터(N1)가 턴-온되면 그라운드가 제1PMOS트랜지스터(P1)의 게이트에 인가되어 제1PMOS트랜지스터(P1)는 턴-온된다. 마찬가지로 프리차지신호(PRECHAR)가 하이신호이면 제2프리차지부(12)의 제2NMOS트랜지스터(N2)는 턴-온되는 반면 제4PMOS트랜지스터(P4)는 턴-오프된다. 제2NMOS트랜지스터(N2)가 턴-온되면 그라운드가 제3PMOS트랜지스터(P3)의 게이트에 인가되어 제3PMOS트랜지스터(P3)는 턴-온된다. 따라서 노드 boot1과 노드 VBOOST는 제1프리차지부 및 제2프리차지부에 의하여 전원전압(Vcc) 레벨로 차지(charge)된다.When the precharge signal PRECHAR is a high signal, the first NMOS transistor N1 of the
한편, 하이신호인 SWON 및 DKICKb가 NAND게이트로 입력되면 NAND게이트는 로우신호를 출력하고 그 로우신호는 인버터(I1)를 통하여 하이신호로 변환된 후 제3NMOS트랜지스터(N3)의 게이트로 입력되어 제3NMOS트랜지스터(N3)를 턴-온시킨다. 제3NMOS트랜지스터(N3)가 턴-온되면 노드 boot2는 그라운드 레벨이 된다.On the other hand, when the high signals SWON and DKICKb are input to the NAND gate, the NAND gate outputs a low signal, and the low signal is converted into a high signal through the inverter I1 and then input to the gate of the third NMOS transistor N3. Turn on the 3NMOS transistor N3. When the third NMOS transistor N3 is turned on, the node boot2 is at the ground level.
하이신호인 SATDb가 컨트롤수단로 입력되면, 컨트롤수단에서 출력되는 프리차지신호(PRECHAR)와 신호 SWON 및 DKICKb는 로우신호가 된다.When the high signal SATDb is input to the control means, the precharge signal PRECHAR and the signals SWON and DKICKb output from the control means become low signals.
프리차지신호(PRECHAR)가 로우신호가 되면 제1프리차지부(11)의 제1NMOS트랜지스터(N1)가 턴-오프되는 반면 제2PMOS트랜지스터(P2)는 턴-온된다. 그에 따라서 제1PMOS트랜지스터(P1)는 턴-오프된다. 그리고 제2프리차지부(12)도 마찬가지로 프 리차지신호(PRECHAR)가 로우신호가 되면 제2NMOS트랜지스터(N2)가 턴-오프되는 반면 제4PMOS트랜지스터(P4)는 턴-온된다. 그에 따라서 제3PMOS트랜지스터(P3)는 턴-오프된다. When the precharge signal PRECHAR becomes a low signal, the first NMOS transistor N1 of the
신호 DKCKIb가 로우신호가 되면 제1인버터체인(13)과 제2인버터체인(14)의 출력단은 로우가 되는데, 그에 따라서 제1 및 제2커패시터(C1 및 C2)가 차지되어 노드 boot1의 전위가 상승하게 된다. 이때 제5PMOS트랜지스터(P5)는 턴-온되는 반면 제3NMOS트랜지스터(N3)는 턴-오프되어 노드 boot2의 전위가 상승하게 된다. 그에 따라서, 노드 VBOOST의 전위가 상승하게 되고 노드 VBOOST의 전위는 출력수단(20)를 통하여 부스팅전압이 워드라인으로 출력된다.When the signal DKCKIb becomes a low signal, the output terminals of the first inverter chain 13 and the second inverter chain 14 go low. Accordingly, the first and second capacitors C1 and C2 are occupied so that the potential of the node boot1 becomes high. Will rise. At this time, while the fifth PMOS transistor P5 is turned on, the third NMOS transistor N3 is turned off to increase the potential of the node boot2. Accordingly, the potential of the node VBOOST rises and the boosting voltage is output to the word line through the output means 20 of the potential of the node VBOOST.
도 2를 참조하면, 전원전압이 상승할수록 워드라인으로 출력되는 전압 역시 크게 상승하는 것을 알 수 있다. 즉, 종래의 부스팅 회로는, 전원전압(Vcc)이 상승하게 되면 부스팅전압 역시 동반 상승하게 되어 워드라인으로 출력되는 전압의 변동이 크다.Referring to FIG. 2, as the power supply voltage increases, the voltage output to the word line also increases significantly. That is, in the conventional boosting circuit, when the power supply voltage Vcc is increased, the boosting voltage is also increased, and the variation of the voltage output to the word line is large.
따라서 본 발명은, 전원전압이 변화하더라도 워드라인으로 공급되는 부스팅전압이 크게 변동되지 않도록 하여 높은 전원전압에서의 부스팅 회로의 동작을 안정시키고 셀 스트레스를 감소시킬 수 있도록 클램핑 회로를 포함하는 워드라인 전압 부스팅 회로를 제공하는 것을 목적으로 한다.Therefore, the present invention, the word line voltage including a clamping circuit to stabilize the operation of the boosting circuit at a high power supply voltage and to reduce the cell stress so that the boosting voltage supplied to the word line does not change significantly even if the power supply voltage changes It is an object to provide a boosting circuit.
상기 목적을 달성하기 위하여 본 발명에 따른 워드라인 전압 부스팅 회로는, 워드라인 전압을 부스팅하는 부스트수단과, 전원전압의 상승을 검출할 수 있도록 부스트수단에 의하여 부스팅된 전압을 센싱하여 그 결과를 부스트수단으로 출력하는 클램프피드백수단과, 부스트수단의 동작신호를 출력하는 컨트롤수단을 포함하여 이루어지는 것을 특징으로 하는 구성이다.
In order to achieve the above object, the word line voltage boosting circuit according to the present invention includes a boost means for boosting a word line voltage and a boosted voltage sensed by the boost means to detect an increase in the power supply voltage. And a clamp feedback means for outputting the means and a control means for outputting an operation signal of the boost means.
이하에서는 첨부된 도면을 참조하여 본 발명을 상세하게 설명하겠다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.
도 3을 참조하면, 본 발명에 따른 워드라인 전압 부스팅회로는, 부스트수단(40), 컨트롤수단(70), 클램프피드백수단(50) 및 출력수단(60)으로 이루어지는데, 부스트수단(40)은 제1프리차지부(41)와 제2프리차지부(42)를 포함한다.Referring to FIG. 3, the word line voltage boosting circuit according to the present invention includes a boosting means 40, a control means 70, a clamp feedback means 50, and an output means 60. Includes a
제1프리차지부(41)는 다음과 같다.The
전원전압(Vcc)과 제1노드(node1)사이에는 제6PMOS트랜지스터(P6)와 제3바이폴라트랜지스터(Q3)가 접속되며, 제6PMOS트랜지스터(P6)의 게이트와 제1노드(node1)사이에는 제7PMOS 트랜지스터(P7)가 접속된다. 또한 전술한 제6PMOS트랜지스터(P6)의 게이트와 그라운드사이에는 제4NMOS트랜지스터(N4)가 접속되며, 제4NMOS트랜지스터(N4)와 제7PMOS트랜지스터(P7)의 게이트에는 후술하는 컨트롤수단(70)에서 출력되는 프리차지신호(PRECHAR)가 입력된다. The sixth PMOS transistor P6 and the third bipolar transistor Q3 are connected between the power supply voltage Vcc and the first node node1, and the sixth PMOS transistor P6 is connected between the gate and the first node node1 of the sixth PMOS transistor P6. The 7 PMOS transistor P7 is connected. In addition, the fourth NMOS transistor N4 is connected between the gate and the ground of the sixth PMOS transistor P6 described above, and the gate of the fourth NMOS transistor N4 and the seventh PMOS transistor P7 is output by the control means 70 described later. The precharge signal PRECHAR is input.
제1노드(node1)에는 제6커패시터(C6)와 제5인터버체인(43)이 순차적으로 접속되는데, 제5인버터체인(43)의 입력단에는 후술하는 컨트롤수단(70)에서 출력되는 신호 DKICKb가 입력된다. 또한 제1노드(node1)에는 제7커패시터(C7), 인버터(I7), 인버터(I6)가 접속되고 인버터(I6)의 입력단은 NOR게이트(44)의 출력단과 접속된다. 이때 NOR게이트의 입력단에는, 후술하는 컨트롤수단(70)에서 출력되는 신호 DKICKb와 클래프피드백부(50)의 출력신호인 신호 SENSE가 입력된다. The sixth capacitor C6 and the
한편, 제1노드(node1)와 제2노드(node2) 사이에는 제10PMOS트랜지스터(P10)가 접속되는데, 제10PMOS트랜지스터(P10)의 게이트에는 후술하는 컨트롤수단(70)에서 출력되는 신호 SWON이 입력된다. 제2노드(node2)와 제3노드(node3) 사이에는 제8커패시터(C8)가 접속되고, 제2노드(node2)와 그라운드 사이에는 제6NMOS트랜지스터(N6)가 접속된다. 제6NMOS트랜지스터(N6)의 게이트에는 인버터(I5)의 출력단이 접속되며, 인버터(I5)의 입력단은 NAND 게이트(45)의 출력단과 접속된다. NAND게이트(45)의 입력단에는 컨트롤수단(7)에서 출력되는 신호 SWON과 DKICKb가 입력된다.Meanwhile, a tenth PMOS transistor P10 is connected between the first node node1 and the second node node2, and a signal SWON output from the control means 70 to be described later is input to the gate of the tenth PMOS transistor P10. do. The eighth capacitor C8 is connected between the second node node2 and the third node node3, and the sixth NMOS transistor N6 is connected between the second node node2 and the ground. The output terminal of the inverter I5 is connected to the gate of the sixth NMOS transistor N6, and the input terminal of the inverter I5 is connected to the output terminal of the
제3노드(node3)에는 제2프리차지부(42)가 접속되는데 다음과 같다.The second
전원전압(Vcc)과 제3노드(node3)사이에는 제8PMOS트랜지스터(P8)와 제4바이폴라트랜지스터(Q4)가 접속되며, 제8PMOS트랜지스터(P8)의 게이트와 제3노드(node3)사이에는 제9PMOS트랜지스터(P9)가 접속된다. 또한 제9PMOS트랜지스터(P9)의 게이트와 그라운드사이에는 제5NMOS트랜지스터(N5)가 접속되며, 제5NMOS트랜지스터(N5)와 제9PMOS트랜지스터(P9)의 게이트에는 컨트롤수단(70)에서 출력되는 프리차지신호(PRECHAR)가 입력된다.The eighth PMOS transistor P8 and the fourth bipolar transistor Q4 are connected between the power supply voltage Vcc and the third node node3, and the eighth PMOS transistor P8 is connected between the gate and the third node node3 of the eighth PMOS transistor P8. The 9 PMOS transistor P9 is connected. In addition, a fifth NMOS transistor N5 is connected between the gate and the ground of the ninth PMOS transistor P9, and the precharge signal output from the control means 70 is connected to the gate of the fifth NMOS transistor N5 and the ninth PMOS transistor P9. (PRECHAR) is entered.
제3노드(node3)에는 클램프피드백수단(50)과 출력수단(60)이 접속되는데, 출력수단(60)은 저항(R2)과 제9 및 제10커패시터(C9 및 C10)로 이루어진다.The clamp feedback means 50 and the output means 60 are connected to the third node node3. The output means 60 includes a resistor R2 and ninth and tenth capacitors C9 and C10.
전술한 클램프피드백수단(50)은 다음과 같다.The above-described clamp feedback means 50 is as follows.
먼저, 제3노드(node3)의 전위를 분배할 수 있도록 제11PMOS트랜지스터 내지는 제15PMOS트랜지스터(P11 내지는 P15)로 이루어지는 전압분배부(51)가 제3노드(node3)와 제4노드(node4)에 접속된다. 제4노드와 그라운드 사이에는 제7NMOS트랜지스터(N7)와 제8NMOS트랜지스터(N8)가 접속되는데, 리세트(RESET)신호에 따라서 제4노드의 전위를 리세트할 수 있도록 리세트(RESET)신호를 게이트로 입력받는 제9NMOS트랜지스터(N9)가 제4노드(node4)와 그라운드 사이에 접속된다. 또한 제4노드(node4)의 전위상태에 따른 신호를 출력할 수 있도록 제4노드(node4)에는 인버터(I11) 및 인버터(I12)가 접속된다. 이때 인버터(I12)의 출력신호는 신호 SENSE가 되는데, 이 신호 SENSE는 인버터(I13)를 통하여 제8NMOS트랜지스터(N8)의 게이트로 일력될 뿐만 아니라 부스트수단(40)의 NOR게이트(44)의 입력단으로 입력된다.First, a
한편, 컨트롤수단(70)은 인버터를 이용하여 신호 SATDb를 분배 및 지연시켜 다양한 신호를 발생시키는 역할을 하는데, 신호 SATDb를 입력받는 인버터(I8), 제6인버터체인(71), 인버터(I9) 및 인버터(I10)가 직렬로 접속되며, 제6인버터체인(71)과 인버터(I9) 사이에는 제7인버터체인(72)이 접속된다. 이때 인버터(I8)의 출력은 프리차지신호(PRECHAR)이며, 인버터(I10)의 출력은 신호 SWON가 되며 제7인버터체인(72)의 출력은 신호 DKICKb가 된다.On the other hand, the control means 70 serves to generate various signals by distributing and delaying the signal SATDb using an inverter, the inverter I8, the
이하에서는 도 4에 도시한 타이밍에 따른 본 발명의 동작을 설명하도록 한다.Hereinafter, the operation of the present invention according to the timing shown in FIG. 4 will be described.
초기에는 신호 SATDb는 로우신호이고 리세트신호는 하이신호이다. 신호 SATDb가 로우신호이면, 프리차지신호(PRECHAR)신호는 인버터(I8)에 의하여 하이신호가 되고, 신호 KICKb, SWON 및 DKICKb 역시 하이신호가 된다. Initially, the signal SATDb is a low signal and the reset signal is a high signal. If the signal SATDb is a low signal, the precharge signal PRECHAR signal becomes a high signal by the inverter I8, and the signals KICKb, SWON and DKICKb also become high signals.
제10PMOS트랜지스터(P10)는 하이신호인 SWON에 의하여 턴-오프 된다. 그리고 하이신호인 프리차지신호(PRECHAR)에 의하여 제1프리차지부(41)의 제4NMOS트랜지스터(N4)는 턴-온되는 반면 제7PMOS트랜지스터(P7)는 턴-오프된다. 제4NMOS트랜지스터(N4)가 턴-온되면 그라운드가 제6PMOS트랜지스터(P6)의 게이트에 인가되어 제6PMOS트랜지스터(P6)는 턴-온된다. 마찬가지로 하이신호인 프리차지신호(PRECHAR)에 의하여 제2프리차지부(42)의 제5NMOS트랜지스터(N5)는 턴-온되는 반면 제9PMOS트랜지스터(P9)는 턴-오프된다. 제5NMOS트랜지스터(N5)가 턴-온되면 그라운드가 제8PMOS트랜지스터(P8)의 게이트에 인가되어 제8PMOS트랜지스터(P8)는 턴-온된다. 따라서 제1노드(node1)와 제3노드(node3)는 제1프리차지부(41) 및 제2프리차지부(42)에 의하여 전원전압(Vcc) 레벨로 차지(charge)된다.The tenth PMOS transistor P10 is turned off by a high signal SWON. The fourth NMOS transistor N4 of the first
한편, 하이신호인 SWON 및 DKICKb가 NAND게이트(45)로 입력되면 NAND게이트(45)는 로우신호를 출력하고 그 로우신호는 인버터(I5)를 통하여 하이신호로 변환된 후 제6NMOS트랜지스터(N6)의 게이트로 입력되어 제6NMOS트랜지스터(N6)를 턴-온시킨다. 제6NMOS트랜지스터(N6)가 턴-온되면 제2노드(node2)는 그라운드 레벨이 된다.On the other hand, when high signals SWON and DKICKb are input to the
이때, 리세트(RESET)신호는 제9NMOS트랜지스터(N9)의 게이트로 인가되어 제9NMOS트랜지스터(N9)를 턴-온시킨다. 제9NMOS트랜지스터(N9)가 턴-온되면 제4노 드(node)는 그라운드 레벨이 되어 인버터(I12)는 로우신호인 SENSE를 출력하게 된다. At this time, the reset signal is applied to the gate of the ninth NMOS transistor N9 to turn on the ninth NMOS transistor N9. When the ninth NMOS transistor N9 is turned on, the fourth node becomes the ground level, and the inverter I12 outputs a low signal SENSE.
로우신호인 SENSE는 NOR게이트(44)로 입력되면, 신호 DKICKb 역시 NOR게이트(44)로 입력된다. 그에 따라서 NOR게이트(44)는 로우신호를 출력하게 되고, NOR게이트(44)에서 출력되는 로우신호는 인버터(I6) 및 인버터(I7)를 통하여 제7커패시터(C7)에 인가된다. 또한 하이신호인 DKICKb가 제5인버터체인(43)에 입력되면 제5인버터체인(43)은 로우신호를 출력하게 되어, 제6커패시터(C6)와 제7커패시터(C7)는 제1노드의 전위를 부스팅하게 된다.When the low signal SENSE is input to the NOR
하이신호인 SATDb가 컨트롤수단(70)로 입력되면, 컨트롤수단(70)에서 출력되는 프리차지신호(PRECHAR)와 신호 SWON 및 DKICKb는 로우신호가 된다.When the high signal SATDb is input to the control means 70, the precharge signal PRECHAR and the signals SWON and DKICKb output from the control means 70 become low signals.
프리차지신호(PRECHAR)가 로우신호가 되면 제1프리차지부(41)의 제4NMOS트랜지스터(N4)가 턴-오프되는 반면 제7PMOS트랜지스터(P7)는 턴-온된다. 그에 따라서 제6PMOS트랜지스터(P6)는 턴-오프된다. 그리고 제2프리차지부(42)도 마찬가지로 프리차지신호(PRECHAR)가 로우신호가 되면 제5NMOS트랜지스터(N5)가 턴-오프되는 반면 제9PMOS트랜지스터(P9)는 턴-온된다. 그에 따라서 제8PMOS트랜지스터(P8)는 턴-오프된다. When the precharge signal PRECHAR becomes a low signal, the fourth NMOS transistor N4 of the first
신호 DKICKb와 SWON이 로우신호가 됨에 따라서 NAND게이트(45)는 하이신호를 출력하게 되고 그 하이신호는 인버터(I5)를 통하여 로우신호로 변환되어 제6NMOS트랜지스터(N6)를 턴-오프시킨다. 반면 제10PMOS트랜지스터(P10)는 로우신호인 SWON에 의하여 턴-온되어 제1노드(node1)와 제2노드(node2)를 접속시키게 된다. 이때 제5인버터체인(43)은 로우신호인 DKICKb를 입력받아 하이신호를 출력하는데, 그에 따라서 제1노드(node1)와 제2노드(node2)의 전위가 상승하게 된다.As the signals DKICKb and SWON become low signals, the
제1노드(node1)와 제2노드(node20의 전위가 상승하게 되면 제3노드(node3)의 전위가 상승하게 되어 제3노드(node3)의 전위는 출력수단(60)을 통하여 출력(BOOT_OUT)된다.When the potentials of the first node node1 and the second node node20 rise, the potential of the third node node3 rises, and the potential of the third node node3 is output through the output means 60 (BOOT_OUT). do.
한편 클램프피드백수단(50)는 제3노드(node3)의 전위를 센싱하는데, 제3노드(node3)의 전위는 전압분배부(51)에 의해 분배된다. 이때 전원전압이 약 2.3볼트 이하일 경우에는 전술한 전압분배에 의하여 제4노드(node4)에 나타나는 전위는 인버터(I11)의 문턱전압이하가 되어 인버터(I12)는 로우신호인 SENSE를 출력하게 된다. 이때 로우신호인 SENSE는 인버터(I13)를 통하여 하이신호로 변환되어 제8NMOS트랜지스터(N8)를 턴-오프시킨다.On the other hand, the clamp feedback means 50 senses the potential of the third node (node3), the potential of the third node (node3) is distributed by the
로우신호인 SENSE는 NOR게이트(44)의 입력단으로 입력되는데, NOR게이트(44)는 로우신호인 SENSE와 DKICKb에 의하여 하이신호를 출력하며, NOR게이트(44)에서 출력된 하이신호는 인버터(I6) 및 인버터(I7)를 통하여 제7커패시터(C7)에 인가된다. 그에 따라서 제6커패시터(C6) 및 제7커패시터(C7)는 부스팅 작용을 하게 된다.The low signal SENSE is input to the input terminal of the NOR
그런데, 전원전압(Vcc)이 상승하게 되면 부스팅전압 역시 상승하게 되어 제3노드(node3)의 전압도 동반 상승하게 된다. 전원전압(Vcc)이 약 2.3볼트 이상이 되면 전압분배부(51)를 통한 제4노드(node4)의 전압이 인버터(I11)의 문턱전압을 넘어서게 되어 인버터(I12)는 하이신호인 SENSE를 출력하게 되며 그에 따라 제8NMOS트랜지스터(N8)는 턴-오프 된다.However, when the power supply voltage Vcc is increased, the boosting voltage is also increased, and the voltage of the third node node3 is also increased. When the power supply voltage Vcc is about 2.3 volts or more, the voltage of the fourth node node4 through the
인버터(I12)에서 하이신호인 SENSE가 출력되면 NOR게이트(44)는 로우신호를 출력하게 되어 최종적으로 제7커패시터(C7)에는 로우신호가 인가되어 제7커패시터(C7)는 부스팅작용을 중지하게 된다. 제7커패시터(C7)가 부스팅작용을 중지하게 되면 제3노드(node3)의 전위는 낮아지게 된다.When the high signal SENSE is output from the inverter I12, the NOR
도 4를 참조하면, 전원전압(VCc)이 상승하더라도 부스팅 전압은 그다지 상승하지 않는 것을 알 수 있다. 즉, 전원전압(Vcc)이 일정전압 이상으로 상승하게 되면 제7커패시터(C7)가 부스팅 동작을 하지 않음으로써 최종적으로 출력되는 BOOT_OUT의 전압을 어느 정도 안정화시킬 수 있다.Referring to FIG. 4, even when the power supply voltage VCc increases, the boosting voltage does not increase very much. That is, when the power supply voltage Vcc rises above a certain voltage, the seventh capacitor C7 does not perform a boosting operation, thereby stabilizing the voltage of the BOOT_OUT finally output.
본 발명에 의하면, 전원전압이 상승하더라도 워드라인으로 공급되는 부스팅전압이 크게 변동되지 않도록 하여 높은 전원전압에서의 부스팅 회로의 동작을 안정시키고 셀 스트레스를 감소시킬 수 있다.
According to the present invention, even when the power supply voltage increases, the boosting voltage supplied to the word line is not greatly changed, thereby making it possible to stabilize the operation of the boosting circuit at a high power supply voltage and to reduce cell stress.
Claims (6)
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Applications Claiming Priority (1)
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Citations (4)
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JPH05243952A (en) * | 1992-02-28 | 1993-09-21 | Fujitsu Ltd | Semiconductor integrated circuit |
JPH0628856A (en) * | 1992-07-10 | 1994-02-04 | Mitsubishi Electric Corp | Semiconductor memory |
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JPH10144080A (en) * | 1996-11-11 | 1998-05-29 | Ricoh Co Ltd | Boosting circuit and boosting control method therefor |
-
1999
- 1999-12-28 KR KR1019990063970A patent/KR100613049B1/en not_active IP Right Cessation
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