JPH10133217A - 液晶表示素子 - Google Patents
液晶表示素子Info
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- JPH10133217A JPH10133217A JP29277596A JP29277596A JPH10133217A JP H10133217 A JPH10133217 A JP H10133217A JP 29277596 A JP29277596 A JP 29277596A JP 29277596 A JP29277596 A JP 29277596A JP H10133217 A JPH10133217 A JP H10133217A
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- electrode
- bus
- gate
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Abstract
(57)【要約】
【課題】 工程数の削減と開口率の向上とＴＦＴの性能
向上とゲート駆動電圧の低減。 【解決手段】 ＴＦＴアレイ基板は、第１層にライトシ
ールド２とソースバス４がＡｌＣｕで形成され、第２層
として絶縁膜３が形成され、第３層に、ソース電極Ｓ，
ドレイン電極Ｄ，画素電極５及び半導体層７が形成さ
れ、第４層に、絶縁膜８が画素電極の有効表示領域を除
いて形成される。第５層としてゲート電極Ｇ，ゲートバ
ス９及び接続部１４が、ＭｏＣｒとその上のＡｌＣｕに
より形成される。ソースバス４及びソース電極５はそれ
ぞれコンタクトホール１０，１１を通じて接続部１４に
接続される。ライトシールド２はコンタクトホール１２
を通じてゲートバス９に接続される。第１層及び第５層
の部材を陽極酸化するのが望ましい。
向上とゲート駆動電圧の低減。 【解決手段】 ＴＦＴアレイ基板は、第１層にライトシ
ールド２とソースバス４がＡｌＣｕで形成され、第２層
として絶縁膜３が形成され、第３層に、ソース電極Ｓ，
ドレイン電極Ｄ，画素電極５及び半導体層７が形成さ
れ、第４層に、絶縁膜８が画素電極の有効表示領域を除
いて形成される。第５層としてゲート電極Ｇ，ゲートバ
ス９及び接続部１４が、ＭｏＣｒとその上のＡｌＣｕに
より形成される。ソースバス４及びソース電極５はそれ
ぞれコンタクトホール１０，１１を通じて接続部１４に
接続される。ライトシールド２はコンタクトホール１２
を通じてゲートバス９に接続される。第１層及び第５層
の部材を陽極酸化するのが望ましい。
Description
【０００１】
【発明の属する技術分野】この発明は液晶表示素子に関
し、特に工程数の低減及び低消費電力化に係わる。
し、特に工程数の低減及び低消費電力化に係わる。
【０００２】
【従来の技術】液晶表示素子（以下ＬＣＤと言う）はガ
ラス基板の内面に、各画素と対応する薄膜トランジスタ
（以下ＴＦＴと言う）や、画素電極をマトリクス状に形
成したＴＦＴアレイ基板と、ガラス基板の内面に共通電
極の形成された共通電極基板とが、間に液晶層を挟んで
近接対向して配される。ＬＣＤの性能及び製造原価は概
ねＴＦＴアレイ基板により決定される。
ラス基板の内面に、各画素と対応する薄膜トランジスタ
（以下ＴＦＴと言う）や、画素電極をマトリクス状に形
成したＴＦＴアレイ基板と、ガラス基板の内面に共通電
極の形成された共通電極基板とが、間に液晶層を挟んで
近接対向して配される。ＬＣＤの性能及び製造原価は概
ねＴＦＴアレイ基板により決定される。
【０００３】図１２，図１３を参照してＴＦＴアレイ基
板について説明する。 [1] ＴＦＴアレイ基板の製造方法を工程順に説明する。 (1) ガラス基板１にＭｏ合金（例えばＭｏＣｒ）を全面
着膜する。 (2) フォトリソグラフィ技術を用いてＭｏ合金をエッチ
ングし、ライトシールド２を形成する。
板について説明する。 [1] ＴＦＴアレイ基板の製造方法を工程順に説明する。 (1) ガラス基板１にＭｏ合金（例えばＭｏＣｒ）を全面
着膜する。 (2) フォトリソグラフィ技術を用いてＭｏ合金をエッチ
ングし、ライトシールド２を形成する。
【０００４】(3) 基板全面に絶縁膜（例えばＳｉＯ2 ）
３を着膜する。 (4) 基板全面に透明導電膜（例えばＩＴＯ）を着膜す
る。 (5) 基板全面にＭｏ合金（例えばＭｏＣｒ）を着膜す
る。 (6) フォトリソグラフィ技術を用いてＭｏ合金をエッチ
ングし、ソースバス（上）４ｂを形成する。
３を着膜する。 (4) 基板全面に透明導電膜（例えばＩＴＯ）を着膜す
る。 (5) 基板全面にＭｏ合金（例えばＭｏＣｒ）を着膜す
る。 (6) フォトリソグラフィ技術を用いてＭｏ合金をエッチ
ングし、ソースバス（上）４ｂを形成する。
【０００５】(7) フォトリソグラフィ技術を用いてＩＴ
Ｏをエッチングし、ソースバス（下）４ａ，ソース電極
Ｓ，画素電極５，ドレイン電極Ｄを形成する。 (8) 基板全面にＰＨ3 プラズマ処理を行い、連続してａ
−Ｓｉを着膜する。 (9) フォトリソグラフィ技術を用いてａ−Ｓｉをエッチ
ングして、半導体層７を形成する。
Ｏをエッチングし、ソースバス（下）４ａ，ソース電極
Ｓ，画素電極５，ドレイン電極Ｄを形成する。 (8) 基板全面にＰＨ3 プラズマ処理を行い、連続してａ
−Ｓｉを着膜する。 (9) フォトリソグラフィ技術を用いてａ−Ｓｉをエッチ
ングして、半導体層７を形成する。
【０００６】(10)基板全面に絶縁膜（例えばＳｉＮｘ）
８を着膜する。 (11)フォトリソグラフィ技術を用いて画素電極５の有効
表示領域となる部分の上のＳｉＮｘをエッチングして除
去する。 (12)基板全面にＡｌ合金（例えばＡｌＣｕ）とＭｏ合金
（例えばＭｏＣｒ）を着膜する（ＡｌＣｕが上）。
８を着膜する。 (11)フォトリソグラフィ技術を用いて画素電極５の有効
表示領域となる部分の上のＳｉＮｘをエッチングして除
去する。 (12)基板全面にＡｌ合金（例えばＡｌＣｕ）とＭｏ合金
（例えばＭｏＣｒ）を着膜する（ＡｌＣｕが上）。
【０００７】(13)フォトリソグラフィ技術を用いてＡｌ
Ｃｕ／ＭｏＣｒをエッチングしてゲートバス９及びゲー
ト電極Ｇを形成する。 [2] 注目すべき点は次の通りである。 (1) ライトシールド２，ソースバス４，ゲートバス９は
別工程で別材料で形成される。
Ｃｕ／ＭｏＣｒをエッチングしてゲートバス９及びゲー
ト電極Ｇを形成する。 [2] 注目すべき点は次の通りである。 (1) ライトシールド２，ソースバス４，ゲートバス９は
別工程で別材料で形成される。
【０００８】(2) ライトシールド２は電源と接続されて
おらずフロートである。 (3) ソースバス（下）４ａと画素電極５が同一層で形成
される。 (4) ソースバス（上）４ｂ及びライトシールド２は陽極
酸化されていない。 (5) 画素電極５とソースバス４が絶縁膜を介さず同一層
に形成されているので、両者の間に４μm 程度以上のギ
ャップを設けなければならないので、それだけ開口率を
低下させている。
おらずフロートである。 (3) ソースバス（下）４ａと画素電極５が同一層で形成
される。 (4) ソースバス（上）４ｂ及びライトシールド２は陽極
酸化されていない。 (5) 画素電極５とソースバス４が絶縁膜を介さず同一層
に形成されているので、両者の間に４μm 程度以上のギ
ャップを設けなければならないので、それだけ開口率を
低下させている。
【０００９】
【発明が解決しようとする課題】この発明は以下の課題
を解決することを目的としている。 従来よりも工程数を削減して製造コストを低減す
る。 開口率を高くすることにより消費電力を低減する。 ＴＦＴの性能を向上させて表示品位を向上させる。
を解決することを目的としている。 従来よりも工程数を削減して製造コストを低減す
る。 開口率を高くすることにより消費電力を低減する。 ＴＦＴの性能を向上させて表示品位を向上させる。
【００１０】 ゲート駆動電圧を下げることにより消
費電力を低減する。
費電力を低減する。
【００１１】
（１）請求項１の発明では、ＴＦＴアレイ基板は、ガラ
ス基板の内面に第１層としてライトシールド及びソース
バスが同一金属材料で形成され、その第１層の形成され
たガラス基板の内面に第１絶縁膜（第２層）が形成さ
れ、その第１絶縁膜上に、第３層として、ソース電極、
ドレイン電極、そのドレイン電極より延長された画素電
極が透明導電膜により形成されると共に、それらソース
電極とドレイン電極の間及びその近傍に半導体層が形成
される。第３層の形成された第１絶縁膜上に、第４層と
して第２絶縁膜が形成され、その第２絶縁膜上に、第５
層としてゲート電極、ゲートバス及びソース電極・ソー
スバスを接続するための接続部が同一金属材料で形成さ
れる。
ス基板の内面に第１層としてライトシールド及びソース
バスが同一金属材料で形成され、その第１層の形成され
たガラス基板の内面に第１絶縁膜（第２層）が形成さ
れ、その第１絶縁膜上に、第３層として、ソース電極、
ドレイン電極、そのドレイン電極より延長された画素電
極が透明導電膜により形成されると共に、それらソース
電極とドレイン電極の間及びその近傍に半導体層が形成
される。第３層の形成された第１絶縁膜上に、第４層と
して第２絶縁膜が形成され、その第２絶縁膜上に、第５
層としてゲート電極、ゲートバス及びソース電極・ソー
スバスを接続するための接続部が同一金属材料で形成さ
れる。
【００１２】ソース電極及びソースバスはそれぞれコン
タクトホールを通じてソース電極・ソースバスを接続す
るための接続部に接続され、ライトシールドはコンタク
トホールを通じてゲートバスに接続されている。 （２）請求項２の発明では、前記（１）において、第１
層のライトシールド及びソースバスまたは第５層のゲー
ト電極及びゲートバスが陽極酸化されている。
タクトホールを通じてソース電極・ソースバスを接続す
るための接続部に接続され、ライトシールドはコンタク
トホールを通じてゲートバスに接続されている。 （２）請求項２の発明では、前記（１）において、第１
層のライトシールド及びソースバスまたは第５層のゲー
ト電極及びゲートバスが陽極酸化されている。
【００１３】（３）請求項３の発明では、ＴＦＴアレイ
基板は、ガラス基板の内面に第１層として、ライトシー
ルドと、ゲートバスと交叉して配されるソースバス接続
部とが同一金属材料で形成され、その第１層の形成され
たガラス基板の内面に第１絶縁膜（第２層）が形成さ
れ、その第１絶縁膜上に第３層として、ソース電極、ド
レイン電極及びそのドレイン電極より延長された画素電
極が、透明導電膜により形成されると共に、それらのソ
ース電極とドレイン電極の間及びその近傍に半導体層が
形成される。その第３層の形成された第１絶縁膜上に、
第２絶縁膜（第４層）が、画素電極の有効表示領域を除
いて形成され、その第２絶縁膜上に第５層として、ゲー
ト電極、ゲートバス、ソースバス（ただし、ゲートバス
と交叉する付近を除く）が同一金属材料により形成され
る。
基板は、ガラス基板の内面に第１層として、ライトシー
ルドと、ゲートバスと交叉して配されるソースバス接続
部とが同一金属材料で形成され、その第１層の形成され
たガラス基板の内面に第１絶縁膜（第２層）が形成さ
れ、その第１絶縁膜上に第３層として、ソース電極、ド
レイン電極及びそのドレイン電極より延長された画素電
極が、透明導電膜により形成されると共に、それらのソ
ース電極とドレイン電極の間及びその近傍に半導体層が
形成される。その第３層の形成された第１絶縁膜上に、
第２絶縁膜（第４層）が、画素電極の有効表示領域を除
いて形成され、その第２絶縁膜上に第５層として、ゲー
ト電極、ゲートバス、ソースバス（ただし、ゲートバス
と交叉する付近を除く）が同一金属材料により形成され
る。
【００１４】ソース電極はコンタクトホールを通じてソ
ースバスに接続され、ソースバスはコンタクトホールを
通じてソースバス接続部に接続され、ライトシールドは
コンタクトホールを通じてゲートバスに接続されてい
る。 （４）請求項４の発明では、前記（３）において、第１
層のライトシールド及びソースバス接続部、または第５
層のゲート電極、ゲートバス及びソースバスが陽極酸化
されている。
ースバスに接続され、ソースバスはコンタクトホールを
通じてソースバス接続部に接続され、ライトシールドは
コンタクトホールを通じてゲートバスに接続されてい
る。 （４）請求項４の発明では、前記（３）において、第１
層のライトシールド及びソースバス接続部、または第５
層のゲート電極、ゲートバス及びソースバスが陽極酸化
されている。
【００１５】（５）請求項５の発明では、ＴＦＴアレイ
基板は、ガラス基板の内面に第１層として、ライトシー
ルド及びゲートバスが、互いに連結されて同一金属材料
で形成され、その第１層の形成されたガラス基板上に第
１絶縁膜（第２層）が形成され、その第１絶縁膜上に第
３層として、ソース電極、ドレイン電極、そのドレイン
電極より延長された画素電極が、透明導電膜により形成
されると共に、それらのソース電極及びドレイン電極の
間及びその近傍に半導体層が形成される。その第３層の
形成された第１絶縁膜上に、第２絶縁膜（第４層）が、
画素電極の有効表示領域を除いて形成され、その第２絶
縁膜上に第５層として、ゲート電極及びソースバスが同
一金属材料で形成される。
基板は、ガラス基板の内面に第１層として、ライトシー
ルド及びゲートバスが、互いに連結されて同一金属材料
で形成され、その第１層の形成されたガラス基板上に第
１絶縁膜（第２層）が形成され、その第１絶縁膜上に第
３層として、ソース電極、ドレイン電極、そのドレイン
電極より延長された画素電極が、透明導電膜により形成
されると共に、それらのソース電極及びドレイン電極の
間及びその近傍に半導体層が形成される。その第３層の
形成された第１絶縁膜上に、第２絶縁膜（第４層）が、
画素電極の有効表示領域を除いて形成され、その第２絶
縁膜上に第５層として、ゲート電極及びソースバスが同
一金属材料で形成される。
【００１６】ソース電極はコンタクトホールを通じてソ
ースバスに接続され、ゲートバスはコンタクトホールを
通じてゲート電極に接続されている。 （６）請求項６の発明では、前記（５）において、第１
層のライトシールド及びゲートバス、または第５層のゲ
ート電極及びソースバスが陽極酸化されている。
ースバスに接続され、ゲートバスはコンタクトホールを
通じてゲート電極に接続されている。 （６）請求項６の発明では、前記（５）において、第１
層のライトシールド及びゲートバス、または第５層のゲ
ート電極及びソースバスが陽極酸化されている。
【００１７】（７）請求項７の発明では、前記（５）に
おいて、ゲート電極は、半導体層上にほぼ重なって、ソ
ースバスに平行に形成された部分と、ゲートバス上に重
なって平行に形成された部分とによりＬ形に形成されて
いる。 （８）請求項８の発明では、前記（１），（３），
（５）のいずれかにおいて、第１層の、ライトシールド
及びソースバス、またはライトシールド及びソースバス
接続部、またはライトシールド及びゲートバスがＡｌま
たはＡｌ合金より形成される。
おいて、ゲート電極は、半導体層上にほぼ重なって、ソ
ースバスに平行に形成された部分と、ゲートバス上に重
なって平行に形成された部分とによりＬ形に形成されて
いる。 （８）請求項８の発明では、前記（１），（３），
（５）のいずれかにおいて、第１層の、ライトシールド
及びソースバス、またはライトシールド及びソースバス
接続部、またはライトシールド及びゲートバスがＡｌま
たはＡｌ合金より形成される。
【００１８】（９）請求項９の発明では、前記（１），
（３），（５）のいずれかにおいて、第５層の、ゲート
電極及びゲートバス、またはゲート電極、ゲートバス及
びソースバス、またはゲート電極及びソースバスが、Ｍ
ｏ合金とその上のＡｌ合金より形成される。
（３），（５）のいずれかにおいて、第５層の、ゲート
電極及びゲートバス、またはゲート電極、ゲートバス及
びソースバス、またはゲート電極及びソースバスが、Ｍ
ｏ合金とその上のＡｌ合金より形成される。
【００１９】
[1] 実施例１ 図１，図２を参照して請求項１及び２の発明の実施の形
態を説明する。図１，図２では図１２，図１３と対応す
る部分に同じ符号を付けてある。 （１−１）実施例１のＴＦＴアレイ基板の製造方法を工
程順に説明する。
態を説明する。図１，図２では図１２，図１３と対応す
る部分に同じ符号を付けてある。 （１−１）実施例１のＴＦＴアレイ基板の製造方法を工
程順に説明する。
【００２０】(1) ガラス基板１にＡｌ合金（例えばＡｌ
Ｃｕ）を全面に着膜する。 (2) Ａｌ合金を陽極酸化する。 (3) フォトリソグラフィ技術を用いてＡｌ合金をエッチ
ングしてライトシールド（下）２ａ，ライトシールド
（上）２ｂ，ソースバス（下）４ａ，ソースバス（上）
４ｂを形成する。
Ｃｕ）を全面に着膜する。 (2) Ａｌ合金を陽極酸化する。 (3) フォトリソグラフィ技術を用いてＡｌ合金をエッチ
ングしてライトシールド（下）２ａ，ライトシールド
（上）２ｂ，ソースバス（下）４ａ，ソースバス（上）
４ｂを形成する。
【００２１】(4) 基板全面に絶縁膜（例えばＳｉＯ2 ）
３を着膜する。 (5) 基板全面に透明導電膜（例えばＩＴＯ）を着膜す
る。 (6) フォトリソグラフィ技術を用いてＩＴＯをエッチン
グしてソース電極Ｓ，ドレイン電極Ｄと画素電極５を形
成する。 (7) 基板全面にＰＨ3 プラズマ処理を行い、連続してａ
−Ｓｉを着膜する。
３を着膜する。 (5) 基板全面に透明導電膜（例えばＩＴＯ）を着膜す
る。 (6) フォトリソグラフィ技術を用いてＩＴＯをエッチン
グしてソース電極Ｓ，ドレイン電極Ｄと画素電極５を形
成する。 (7) 基板全面にＰＨ3 プラズマ処理を行い、連続してａ
−Ｓｉを着膜する。
【００２２】(8) フォトリソグラフィ技術を用いてａ−
Ｓｉをエッチングして半導体層７を形成する。 (9) 基板全面に絶縁膜（例えばＳｉＮｘ）８を着膜す
る。 (10)フォトリソグラフィ技術を用いてＳｉＮｘ，ＳｉＯ
2 ，Ａｌ酸化膜をエッチングして、画素電極５の有効表
示領域となる部分の上のＳｉＮｘを除去し、またコンタ
クトホール１０，１１，１２を形成する。
Ｓｉをエッチングして半導体層７を形成する。 (9) 基板全面に絶縁膜（例えばＳｉＮｘ）８を着膜す
る。 (10)フォトリソグラフィ技術を用いてＳｉＮｘ，ＳｉＯ
2 ，Ａｌ酸化膜をエッチングして、画素電極５の有効表
示領域となる部分の上のＳｉＮｘを除去し、またコンタ
クトホール１０，１１，１２を形成する。
【００２３】(11)基板全面にＡｌ合金（例えばＡｌＣ
ｕ）とＭｏ合金（例えばＭｏＣｒ）を着膜する（ＡｌＣ
ｕが上）。 (12)フォトリソグラフィ技術を用いてＡｌＣｕ／ＭｏＣ
ｒをエッチングしてゲート電極（下）Ｇａ，ゲートバス
（下）９ａ，ソースバス４とソース電極Ｓを接続するた
めの接続部（下）４ａを形成する。
ｕ）とＭｏ合金（例えばＭｏＣｒ）を着膜する（ＡｌＣ
ｕが上）。 (12)フォトリソグラフィ技術を用いてＡｌＣｕ／ＭｏＣ
ｒをエッチングしてゲート電極（下）Ｇａ，ゲートバス
（下）９ａ，ソースバス４とソース電極Ｓを接続するた
めの接続部（下）４ａを形成する。
【００２４】(13)ＡｌＣｕを陽極酸化してＡｌ2 Ｏ3 よ
り成るゲート電極（上）Ｇｂ，ゲートバス９ｂ，接続部
（上）４ｂを形成する。 （１−２）注目すべき点として次の諸点があげられる。 (1) ライトシールド２とソースバス４は従来は別工程だ
ったが、同一の陽極酸化されたＡｌ合金で同一工程で形
成されている。
り成るゲート電極（上）Ｇｂ，ゲートバス９ｂ，接続部
（上）４ｂを形成する。 （１−２）注目すべき点として次の諸点があげられる。 (1) ライトシールド２とソースバス４は従来は別工程だ
ったが、同一の陽極酸化されたＡｌ合金で同一工程で形
成されている。
【００２５】(2) ゲートバス９が陽極酸化されている。 (3) ライトシールド２とゲートバス９がコンタクトホー
ル１２において接続されている（図１Ｃ）。 （１−３）実施例１の特長は次の諸点である。 (1) 従来技術において、フォトリソグラフィ技術を用い
るのは、工程（２），（６），（７），（９），（１
１），（１３）の６工程であるのに対して、実施例では
５工程となり、工程削減によりコストダウンとなる。
ル１２において接続されている（図１Ｃ）。 （１−３）実施例１の特長は次の諸点である。 (1) 従来技術において、フォトリソグラフィ技術を用い
るのは、工程（２），（６），（７），（９），（１
１），（１３）の６工程であるのに対して、実施例では
５工程となり、工程削減によりコストダウンとなる。
【００２６】(2) ソースバス４を低抵抗のＡｌ合金で形
成するので配線幅を細くできる。従って高開口率にな
る。 (3) ライトシールド２とゲート電極Ｇを接続しているの
でＴＦＴオフ抵抗を大きくできる。 (4) 陽極酸化膜Ａｌ2 Ｏ3 を各電極及びバスの表面に形
成しているので絶縁性に優れる。この構造の場合はソー
スバス４とゲートバス９間、ゲートバス９と対向基板の
共通電極間、ライトシールド２とドレイン電極Ｄ及びソ
ース電極Ｓ間の短絡防止に効果がある。
成するので配線幅を細くできる。従って高開口率にな
る。 (3) ライトシールド２とゲート電極Ｇを接続しているの
でＴＦＴオフ抵抗を大きくできる。 (4) 陽極酸化膜Ａｌ2 Ｏ3 を各電極及びバスの表面に形
成しているので絶縁性に優れる。この構造の場合はソー
スバス４とゲートバス９間、ゲートバス９と対向基板の
共通電極間、ライトシールド２とドレイン電極Ｄ及びソ
ース電極Ｓ間の短絡防止に効果がある。
【００２７】[2] 実施例２ 請求項２及び４の発明の実施例を図３，図４を参照して
説明する。 （２−１）実施例２のＴＦＴアレイ基板の製造方法を工
程順に説明する。 (1) ガラス基板１にＡｌ合金（例えばＡｌＣｕ）を全面
に着膜する。 (2) Ａｌ合金を陽極酸化する。
説明する。 （２−１）実施例２のＴＦＴアレイ基板の製造方法を工
程順に説明する。 (1) ガラス基板１にＡｌ合金（例えばＡｌＣｕ）を全面
に着膜する。 (2) Ａｌ合金を陽極酸化する。
【００２８】(3) フォトリソグラフィ技術を用いてＡｌ
合金をエッチングしてライトシールド２とソースバス４
同士を接続するための接続部１６を形成する。 (4) 基板全面に絶縁膜（例えばＳｉＯ2 ）３を着膜す
る。 (5) 基板全面に透明導電膜（例えばＩＴＯ）を着膜す
る。 (6) フォトリソグラフィ技術を用いてＩＴＯをエッチン
グしてドレイン電極Ｄ，ソース電極Ｓと画素電極５を形
成する。
合金をエッチングしてライトシールド２とソースバス４
同士を接続するための接続部１６を形成する。 (4) 基板全面に絶縁膜（例えばＳｉＯ2 ）３を着膜す
る。 (5) 基板全面に透明導電膜（例えばＩＴＯ）を着膜す
る。 (6) フォトリソグラフィ技術を用いてＩＴＯをエッチン
グしてドレイン電極Ｄ，ソース電極Ｓと画素電極５を形
成する。
【００２９】(7) 基板全面にＰＨ3 プラズマ処理を行
い、連続してａ−Ｓｉを着膜する。 (8) フォトリソグラフィ技術を用いてａ−Ｓｉをエッチ
ングして半導体層７を形成する。 (9) 基板全面に絶縁膜（例えばＳｉＮｘ）８を着膜す
る。 (10)フォトリソグラフィ技術を用いてＳｉＮｘ／ＳｉＯ
2 ／Ａｌ酸化膜をエッチングして、画素電極５の有効表
示領域となる部分の上のＳｉＮｘを除去する。またコン
タクトホール１２，１８，１９，２０を形成する。
い、連続してａ−Ｓｉを着膜する。 (8) フォトリソグラフィ技術を用いてａ−Ｓｉをエッチ
ングして半導体層７を形成する。 (9) 基板全面に絶縁膜（例えばＳｉＮｘ）８を着膜す
る。 (10)フォトリソグラフィ技術を用いてＳｉＮｘ／ＳｉＯ
2 ／Ａｌ酸化膜をエッチングして、画素電極５の有効表
示領域となる部分の上のＳｉＮｘを除去する。またコン
タクトホール１２，１８，１９，２０を形成する。
【００３０】(11)基板全面にＡｌ合金（例えばＡｌＣ
ｕ）とＭｏ合金（例えばＭｏＣｒ）を着膜する（ＡｌＣ
ｕが上）。 (12)フォトリソグラフィ技術を用いてＡｌＣｕ／ＭｏＣ
ｒをエッチングしてゲート電極Ｇ，ゲートバス９，ソー
スバス４を形成する。 (13)ＡｌＣｕを陽極酸化して、Ａｌ2 Ｏ3 より成るゲー
ト電極（上）Ｇｂ，ゲートバス（上）９ｂ，ソースバス
（上）４ｂを形成する。 （２−２）実施例２の注目すべき点を以下にあげる。
ｕ）とＭｏ合金（例えばＭｏＣｒ）を着膜する（ＡｌＣ
ｕが上）。 (12)フォトリソグラフィ技術を用いてＡｌＣｕ／ＭｏＣ
ｒをエッチングしてゲート電極Ｇ，ゲートバス９，ソー
スバス４を形成する。 (13)ＡｌＣｕを陽極酸化して、Ａｌ2 Ｏ3 より成るゲー
ト電極（上）Ｇｂ，ゲートバス（上）９ｂ，ソースバス
（上）４ｂを形成する。 （２−２）実施例２の注目すべき点を以下にあげる。
【００３１】(1) ライトシールド２とソースバスの接続
部１６が同一材料の陽極酸化されたＡｌ合金により、同
一工程で形成されている。 (2) ゲートバス９とソースバス４の大部分が同一のＡｌ
合金で同一工程で形成され、陽極酸化されている。 (3) ライトシールド２とゲートバス９がコンタクトホー
ル１２において接続されている（図３Ｃ）。 （２−３）実施例２の特長は次の諸点である。
部１６が同一材料の陽極酸化されたＡｌ合金により、同
一工程で形成されている。 (2) ゲートバス９とソースバス４の大部分が同一のＡｌ
合金で同一工程で形成され、陽極酸化されている。 (3) ライトシールド２とゲートバス９がコンタクトホー
ル１２において接続されている（図３Ｃ）。 （２−３）実施例２の特長は次の諸点である。
【００３２】(1) 従来のフォト６工程に対しフォト５工
程となり、工程数が削減されコストダウンになる。 (2) ソースバス４を低抵抗のＡｌ合金で形成するので配
線幅を細くできる。従って高開口率になる。 (3) ライトシールド２とゲート電極Ｇを接続しているの
でＴＦＴオフ抵抗を大きくできる。
程となり、工程数が削減されコストダウンになる。 (2) ソースバス４を低抵抗のＡｌ合金で形成するので配
線幅を細くできる。従って高開口率になる。 (3) ライトシールド２とゲート電極Ｇを接続しているの
でＴＦＴオフ抵抗を大きくできる。
【００３３】(4) 陽極酸化膜を用いているので絶縁性に
優れる。実施例２の場合はソースバス４と共通電極間、
ゲートバス９と共通電極間、ライトシールド２とドレイ
ン電極Ｄ・ソース電極Ｓ間の短絡防止に効果がある。 [3] 実施例３ 図５，図６を参照して請求項５及び６の発明の実施例を
説明する。 （３−１）実施例３の製造方法を工程順に説明する。
優れる。実施例２の場合はソースバス４と共通電極間、
ゲートバス９と共通電極間、ライトシールド２とドレイ
ン電極Ｄ・ソース電極Ｓ間の短絡防止に効果がある。 [3] 実施例３ 図５，図６を参照して請求項５及び６の発明の実施例を
説明する。 （３−１）実施例３の製造方法を工程順に説明する。
【００３４】(1) ガラス基板１にＡｌ合金（例えばＡｌ
Ｃｕ）を全面に着膜する。 (2) フォトリソグラフィ技術を用いてＡｌ合金をエッチ
ングしてゲートバス９とライトシールド２を連結した状
態で形成する。 (3) ゲートバス９及びライトシールド２を陽極酸化す
る。 (4) 基板全面に絶縁膜（例えばＳｉＯ2 ）３を着膜す
る。
Ｃｕ）を全面に着膜する。 (2) フォトリソグラフィ技術を用いてＡｌ合金をエッチ
ングしてゲートバス９とライトシールド２を連結した状
態で形成する。 (3) ゲートバス９及びライトシールド２を陽極酸化す
る。 (4) 基板全面に絶縁膜（例えばＳｉＯ2 ）３を着膜す
る。
【００３５】(5) 基板全面に透明導電膜（例えばＩＴ
Ｏ）を着膜する。 (6) フォトリソグラフィ技術を用いてＩＴＯをエッチン
グしてドレイン電極Ｄ・ソース電極Ｓと画素電極５を形
成する。 (7) 基板全面にＰＨ3 プラズマ処理を行い、連続してａ
−Ｓｉを着膜する。 (8) フォトリソグラフィ技術を用いてａ−Ｓｉをエッチ
ングして半導体層７を形成する。
Ｏ）を着膜する。 (6) フォトリソグラフィ技術を用いてＩＴＯをエッチン
グしてドレイン電極Ｄ・ソース電極Ｓと画素電極５を形
成する。 (7) 基板全面にＰＨ3 プラズマ処理を行い、連続してａ
−Ｓｉを着膜する。 (8) フォトリソグラフィ技術を用いてａ−Ｓｉをエッチ
ングして半導体層７を形成する。
【００３６】(9) 基板全面に絶縁膜（例えばＳｉＮｘ）
８を着膜する。 (10)フォトリソグラフィ技術を用いてＳｉＮｘ／ＳｉＯ
2 ／Ａｌ酸化膜をエッチングして、画素電極５の有効表
示領域となる部分の上のＳｉＮｘを除去する。またコン
タクトホール２３，２４を形成する。 (11)基板全面にＡｌ合金（例えばＡｌＣｕ）とＭｏ合金
（例えばＭｏＣｒ）を着膜する（ＡｌＣｕが上）。
８を着膜する。 (10)フォトリソグラフィ技術を用いてＳｉＮｘ／ＳｉＯ
2 ／Ａｌ酸化膜をエッチングして、画素電極５の有効表
示領域となる部分の上のＳｉＮｘを除去する。またコン
タクトホール２３，２４を形成する。 (11)基板全面にＡｌ合金（例えばＡｌＣｕ）とＭｏ合金
（例えばＭｏＣｒ）を着膜する（ＡｌＣｕが上）。
【００３７】(12)フォトリソグラフィ技術を用いて、Ａ
ｌＣｕ／ＭｏＣｒをエッチングしてゲート電極Ｇ，ソー
スバス４を形成する。 (13)ＡｌＣｕを陽極酸化する。 （３−２）注目すべき点を挙げると次のようになる。 (1) ライトシールド２とゲートバス９が同一のＡｌ合金
で同一工程で形成され、その後陽極酸化されている。
ｌＣｕ／ＭｏＣｒをエッチングしてゲート電極Ｇ，ソー
スバス４を形成する。 (13)ＡｌＣｕを陽極酸化する。 （３−２）注目すべき点を挙げると次のようになる。 (1) ライトシールド２とゲートバス９が同一のＡｌ合金
で同一工程で形成され、その後陽極酸化されている。
【００３８】(2) そのライトシールド２とゲートバス９
のパターンは連続している（つながっている）。 (3) ゲート電極Ｇとソースバス４が同一のＡｌ合金で同
一工程で形成され、陽極酸化されている。 (4) 蓄積容量Ｃｓがゲートバス９と画素電極５間及び画
素電極５とゲート電極Ｇ間に形成されている（図５
Ｃ）。 （３−３）実施例３の特長は次の諸点にある。
のパターンは連続している（つながっている）。 (3) ゲート電極Ｇとソースバス４が同一のＡｌ合金で同
一工程で形成され、陽極酸化されている。 (4) 蓄積容量Ｃｓがゲートバス９と画素電極５間及び画
素電極５とゲート電極Ｇ間に形成されている（図５
Ｃ）。 （３−３）実施例３の特長は次の諸点にある。
【００３９】(1) 従来のフォト６工程に対しフォト５工
程となり、工程数が削減されコストダウンになる。 (2) ソースバス４を低抵抗のＡｌ合金で形成するので配
線幅を細くできる。従って高開口率になる。 (3) ライトシールド２とゲート電極Ｇを接続しているの
でＴＦＴオフ抵抗を大きくできる。
程となり、工程数が削減されコストダウンになる。 (2) ソースバス４を低抵抗のＡｌ合金で形成するので配
線幅を細くできる。従って高開口率になる。 (3) ライトシールド２とゲート電極Ｇを接続しているの
でＴＦＴオフ抵抗を大きくできる。
【００４０】(4) 陽極酸化膜を用いているので絶縁性に
優れる。実施例３の場合はソースバス４と対向基板の共
通電極間、ゲートバス９と共通電極間、ライトシールド
２とドレイン電極Ｄ・ソース電極Ｓ間、ソースバス４と
ゲートバス９間の短絡防止に効果がある。 (5) 蓄積容量を２層構造（ＳｉＯ2 とＳｉＮｘ）で形成
しているので蓄積容量の形成に必要な電極面積が小さく
なり高開口率になる。
優れる。実施例３の場合はソースバス４と対向基板の共
通電極間、ゲートバス９と共通電極間、ライトシールド
２とドレイン電極Ｄ・ソース電極Ｓ間、ソースバス４と
ゲートバス９間の短絡防止に効果がある。 (5) 蓄積容量を２層構造（ＳｉＯ2 とＳｉＮｘ）で形成
しているので蓄積容量の形成に必要な電極面積が小さく
なり高開口率になる。
【００４１】[4] 従来例と各実施例との比較 従来例と各実施例の工程及び特性を比較して図７に示
す。 実施例１ではライトシールド２とソースバス４が、
また実施例２ではゲートバス９とソースバス４が、また
実施例３ではライトシールド２とゲートバス９を同一材
料（例えばＡｌＣｕ）を用いて同一工程で製造してい
る。これらは従来例では別工程で別々の層に形成されて
いたものであり、工程数が削減され、低コスト化につな
がる。
す。 実施例１ではライトシールド２とソースバス４が、
また実施例２ではゲートバス９とソースバス４が、また
実施例３ではライトシールド２とゲートバス９を同一材
料（例えばＡｌＣｕ）を用いて同一工程で製造してい
る。これらは従来例では別工程で別々の層に形成されて
いたものであり、工程数が削減され、低コスト化につな
がる。
【００４２】 従来例ではソースバスと画素電極は同
じ層に形成されていたのに対して、この発明ではいずれ
の実施例も別々の層に形成される。従って上方から見て
両者の間にギャップを設ける必要がないので、画素電極
を従来よりソースバスの近傍まで形成することができる
ので、それだけ開口率が向上する。そのため、従来と同
じ画面輝度をだすために必要なバックライトの輝度は小
さくできるので、バックライトの消費電力を低減でき
る。
じ層に形成されていたのに対して、この発明ではいずれ
の実施例も別々の層に形成される。従って上方から見て
両者の間にギャップを設ける必要がないので、画素電極
を従来よりソースバスの近傍まで形成することができる
ので、それだけ開口率が向上する。そのため、従来と同
じ画面輝度をだすために必要なバックライトの輝度は小
さくできるので、バックライトの消費電力を低減でき
る。
【００４３】 図８に示す測定系を用いて、ＴＦＴの
ドレイン電流Ｉｄ対ゲート電圧Ｖｇ特性を比較した結果
を図９に示す。この発明のようにライトシールド２とゲ
ート電極Ｇとを接続すると、ＴＦＴのオフ抵抗が高くな
り、オフ特性の向上することが分る。 ＴＦＴのオフ電流として１０-12 Ａ以下が必要な場
合、ライトシールドがゲートと接続されている場合は、
図１１に示すように、ゲート信号波形の低レベルトと、
ソース信号波形の低レベルとの間の電圧ＶGLは従来より
５Ｖ程度小さくできる。すると、ゲート信号波形の振幅
ＶG も５Ｖ程度小さくなる。
ドレイン電流Ｉｄ対ゲート電圧Ｖｇ特性を比較した結果
を図９に示す。この発明のようにライトシールド２とゲ
ート電極Ｇとを接続すると、ＴＦＴのオフ抵抗が高くな
り、オフ特性の向上することが分る。 ＴＦＴのオフ電流として１０-12 Ａ以下が必要な場
合、ライトシールドがゲートと接続されている場合は、
図１１に示すように、ゲート信号波形の低レベルトと、
ソース信号波形の低レベルとの間の電圧ＶGLは従来より
５Ｖ程度小さくできる。すると、ゲート信号波形の振幅
ＶG も５Ｖ程度小さくなる。
【００４４】ＴＦＴの蓄積容量をＣｓ，ゲート電極Ｇと
ドレイン電極Ｄ間の容量をＣGD，液晶セルの容量をＣLC
とすると、ＴＦＴは図１０に示すように第ｎソースバス
ＳＢ（ｎ），第ｎ−１ゲートバスＧＢ（ｎ−１），第ｎ
ゲートバスＧＢ（ｎ）と電気的に接続される。最適コモ
ン電圧Ｖｃとソース中心電圧の差ΔＶｃは ΔＶｃ＝｛ＣGD／（ＣLC＋Ｃｓ＋ＣGD）｝ＶG で与えら
れる。従ってＶG が小さいとΔＶｃも小さくなる。ΔＶ
ｃが小さいと表示品位が向上することが知られている。
またＶG が小さいとゲートドライバの消費電力が小さく
なる。
ドレイン電極Ｄ間の容量をＣGD，液晶セルの容量をＣLC
とすると、ＴＦＴは図１０に示すように第ｎソースバス
ＳＢ（ｎ），第ｎ−１ゲートバスＧＢ（ｎ−１），第ｎ
ゲートバスＧＢ（ｎ）と電気的に接続される。最適コモ
ン電圧Ｖｃとソース中心電圧の差ΔＶｃは ΔＶｃ＝｛ＣGD／（ＣLC＋Ｃｓ＋ＣGD）｝ＶG で与えら
れる。従ってＶG が小さいとΔＶｃも小さくなる。ΔＶ
ｃが小さいと表示品位が向上することが知られている。
またＶG が小さいとゲートドライバの消費電力が小さく
なる。
【００４５】
【発明の効果】 ライトシールドとソースバス、また
はゲートバスとソースバス、またはライトシールドとゲ
ートバスを同一材料、同一レイヤーで構成するため、フ
ォト工程が減少する。 ＡｌまたはＡｌ合金上を陽極酸化することで、層間
の絶縁性が向上する。
はゲートバスとソースバス、またはライトシールドとゲ
ートバスを同一材料、同一レイヤーで構成するため、フ
ォト工程が減少する。 ＡｌまたはＡｌ合金上を陽極酸化することで、層間
の絶縁性が向上する。
【００４６】 ソースバスにＡｌまたはＡｌ合金を採
用することで、配線の低抵抗化ができ、駆動電圧が少な
くて済む。 ソースと画素を別レイヤーで形成するため開口率向
上につながる。開口率が向上すれば、従来と同じ画面輝
度を出すために必要なバックライト輝度は小さくなるの
で、バックライトの消費電力は低減される。
用することで、配線の低抵抗化ができ、駆動電圧が少な
くて済む。 ソースと画素を別レイヤーで形成するため開口率向
上につながる。開口率が向上すれば、従来と同じ画面輝
度を出すために必要なバックライト輝度は小さくなるの
で、バックライトの消費電力は低減される。
【００４７】 ライトシールドとゲートを接続するこ
とでゲート電圧の振幅ＶG を小さくすることができ、ゲ
ートドライバーでの消費電力を小さくできる。
とでゲート電圧の振幅ＶG を小さくすることができ、ゲ
ートドライバーでの消費電力を小さくできる。
【図１】請求項１及び２の実施例を示すＴＦＴアレイ基
板の断面図。
板の断面図。
【図２】図１に対応する平面図。
【図３】請求項３及び４の実施例を示すＴＦＴアレイ基
板の断面図。
板の断面図。
【図４】図３に対応する平面図。
【図５】請求項５及び６の実施例を示すＴＦＴアレイ基
板の断面図。
板の断面図。
【図６】図５に対応する平面図。
【図７】この発明の各実施例と従来例を比較した図。
【図８】ＴＦＴの測定系を示す結線図。
【図９】この発明のＴＦＴのドレイン電流対ゲート電圧
特性を示すグラフ。
特性を示すグラフ。
【図１０】液晶表示素子の各画素の電気的等価回路を示
す図。
す図。
【図１１】ＴＦＴのゲート信号波形とソース信号波形を
示す図。
示す図。
【図１２】従来のＴＦＴアレイ基板の断面図。
【図１３】図１２に対応する平面図。
Claims (9)
- 【請求項１】 ガラス基板の内面に各画素に対応する薄
膜トランジスタ（以下ＴＦＴと言う）及び画素電極がマ
トリクス状に形成されているＴＦＴアレイ基板と、ガラ
ス基板の内面に共通電極が形成されている共通電極基板
とが、液晶層を挟んで近接対向して配される液晶表示素
子において、 前記ＴＦＴアレイ基板は、ガラス基板の内面に第１層と
してライトシールド及びソースバスが同一金属材料で形
成され、 その第１層の形成されたガラス基板の内面に第２層とし
て第１絶縁膜が形成され、 その第１絶縁膜上に、第３層として、ソース電極、ドレ
イン電極、そのドレイン電極より延長された画素電極が
透明導電膜により形成されると共に、それらソース電極
とドレイン電極の間及びその近傍に半導体層が形成さ
れ、 前記第３層の形成された第１絶縁膜上に、第４層として
第２絶縁膜が形成され、 その第２絶縁膜上に、第５層としてゲート電極、ゲート
バス及びソース電極・ソースバスを接続するための接続
部が同一金属材料で形成され、 前記ソース電極及びソースバスはそれぞれコンタクトホ
ールを通じて前記接続部に接続され、 前記ライトシールドはコンタクトホールを通じて前記ゲ
ートバスに接続されていることを特徴とする液晶表示素
子。 - 【請求項２】 請求項１において、第１層の前記ライト
シールド及びソースバスまたは第５層の前記ゲート電極
及びゲートバスが陽極酸化されていることを特徴とする
液晶表示素子。 - 【請求項３】 ガラス基板の内面に各画素に対応するＴ
ＦＴ及び画素電極がマトリクス状に形成されているＴＦ
Ｔアレイ基板と、ガラス基板の内面に共通電極が形成さ
れている共通電極基板とが、液晶層を挟んで近接対向し
て配される液晶表示素子において、 前記ＴＦＴアレイ基板は、ガラス基板の内面に第１層と
して、ライトシールドと、ゲートバスと交叉して配され
るソースバス接続部とが同一金属材料で形成され、 その第１層の形成されたガラス基板の内面に第２層とし
て第１絶縁膜が形成され、 その第１絶縁膜上に第３層として、ソース電極、ドレイ
ン電極及びそのドレイン電極より延長された画素電極
が、透明導電膜により形成されると共に、それらのソー
ス電極とドレイン電極の間及びその近傍に半導体層が形
成され、 その第３層の形成された第１絶縁膜上に第４層として第
２絶縁膜が、画素電極の有効表示領域を除いて形成さ
れ、 その第２絶縁膜上に第５層として、ゲート電極、ゲート
バス、ソースバス（ただし、ゲートバスと交叉する付近
を除く）が同一金属材料により形成され、 前記ソース電極はコンタクトホールを通じて前記ソース
バスに接続され、 前記ソースバスはコンタクトホールを通じて前記ソース
バス接続部に接続され、 前記ライトシールドはコンタクトホールを通じて前記ゲ
ートバスに接続されていることを特徴とする液晶表示素
子。 - 【請求項４】 請求項３において、第１層の前記ライト
シールド及びソースバス接続部、または第５層の前記ゲ
ート電極、ゲートバス及びソースバスが陽極酸化されて
いることを特徴とする液晶表示素子。 - 【請求項５】 ガラス基板の内面に各画素に対応するＴ
ＦＴ及び画素電極がマトリクス状に形成されているＴＦ
Ｔアレイ基板と、ガラス基板の内面に共通電極が形成さ
れている共通電極基板とが、液晶層を挟んで近接対向し
て配される液晶表示素子において、 前記ＴＦＴアレイ基板は、ガラス基板の内面に第１層と
して、ライトシールド及びゲートバスが、互いに連結さ
れて同一金属材料で形成され、 その第１層の形成されたガラス基板上に第２層として第
１絶縁膜が形成され、 その第１絶縁膜上に第３層として、ソース電極、ドレイ
ン電極、そのドレイン電極より延長された画素電極が、
透明導電膜により形成されると共に、それらのソース電
極及びドレイン電極の間及びその近傍に半導体層が形成
され、 その第３層の形成された第１絶縁膜上に、第４層として
第２絶縁膜が、前記画素電極の有効表示領域を除いて形
成され、 その第２絶縁膜上に第５層として、ゲート電極及びソー
スバスが同一金属材料で形成され、 前記ソース電極はコンタクトホールを通じて前記ソース
バスに接続され、 前記ゲートバスはコンタクトホールを通じて前記ゲート
電極に接続されていることを特徴とする液晶表示素子。 - 【請求項６】 請求項５において、第１層の前記ライト
シールド及びゲートバス、または第５層の前記ゲート電
極及びソースバスが陽極酸化されていることを特徴とす
る液晶表示素子。 - 【請求項７】 請求項５において、前記ゲート電極は、
前記半導体層上にほぼ重なって、前記ソースバスに平行
に形成された部分と、前記ゲートバス上に重なって平行
に形成された部分とによりＬ形に形成されていることを
特徴とする液晶表示素子。 - 【請求項８】 請求項１，３，５のいずれかにおいて、
前記第１層の、ライトシールド及びソースバス、または
ライトシールド及びソースバス接続部、またはライトシ
ールド及びゲートバスがＡｌまたはＡｌ合金より成るこ
とを特徴とする液晶表示素子。 - 【請求項９】 請求項１，３，５のいずれかにおいて、
前記第５層の、ゲート電極及びゲートバス、またはゲー
ト電極、ゲートバス及びソースバス、またはゲート電極
及びソースバスが、Ｍｏ合金とその上のＡｌ合金より成
ることを特徴とする液晶表示素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29277596A JPH10133217A (ja) | 1996-11-05 | 1996-11-05 | 液晶表示素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29277596A JPH10133217A (ja) | 1996-11-05 | 1996-11-05 | 液晶表示素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10133217A true JPH10133217A (ja) | 1998-05-22 |
Family
ID=17786183
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29277596A Pending JPH10133217A (ja) | 1996-11-05 | 1996-11-05 | 液晶表示素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10133217A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010140052A (ja) * | 1999-03-05 | 2010-06-24 | Semiconductor Energy Lab Co Ltd | 表示装置 |
| JP2012185504A (ja) * | 2000-02-22 | 2012-09-27 | Semiconductor Energy Lab Co Ltd | 表示装置及び電子機器 |
| JP2015129968A (ja) * | 1999-08-31 | 2015-07-16 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
1996
- 1996-11-05 JP JP29277596A patent/JPH10133217A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010140052A (ja) * | 1999-03-05 | 2010-06-24 | Semiconductor Energy Lab Co Ltd | 表示装置 |
| JP2015129968A (ja) * | 1999-08-31 | 2015-07-16 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2012185504A (ja) * | 2000-02-22 | 2012-09-27 | Semiconductor Energy Lab Co Ltd | 表示装置及び電子機器 |
| US9318610B2 (en) | 2000-02-22 | 2016-04-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| US9869907B2 (en) | 2000-02-22 | 2018-01-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
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