JPH10112635A - レジスタ回路とそれを用いた順序回路及びパイプライン回路 - Google Patents
レジスタ回路とそれを用いた順序回路及びパイプライン回路Info
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- JPH10112635A JPH10112635A JP8266365A JP26636596A JPH10112635A JP H10112635 A JPH10112635 A JP H10112635A JP 8266365 A JP8266365 A JP 8266365A JP 26636596 A JP26636596 A JP 26636596A JP H10112635 A JPH10112635 A JP H10112635A
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Abstract
(57)【要約】
【課題】 遅延型ラッチ回路としても動作するエッジト
リガのレジスタ回路を実現する。 【解決手段】 制御信号CTLが“L”のとき、クロッ
ク制御回路60はクロック信号CKを分岐し、マスター
ラッチ回路40とスレーブラッチ回路50に対してクロ
ック信号CKm1,CKm2とそれらを反転したCKs1,C
Ks2をそれぞれ与える。各クロック信号CKm1,C
Km2,CKs1,CKs2によって、各ラッチ回路40,5
0は、エッジトリガのレジスタ回路として動作し、クロ
ック信号CKの立上りに同期してデータを出力端子Qか
ら出力する。制御信号CTLが“H”になると、クロッ
ク制御回路60中のOR回路62でクロック信号C
Km1,CKm2が“H”に固定され、ラッチ回路50がイ
ンバータ53のみの回路になる。この状態では、レジス
タ回路は遅延型ラッチ回路として動作することになる。
リガのレジスタ回路を実現する。 【解決手段】 制御信号CTLが“L”のとき、クロッ
ク制御回路60はクロック信号CKを分岐し、マスター
ラッチ回路40とスレーブラッチ回路50に対してクロ
ック信号CKm1,CKm2とそれらを反転したCKs1,C
Ks2をそれぞれ与える。各クロック信号CKm1,C
Km2,CKs1,CKs2によって、各ラッチ回路40,5
0は、エッジトリガのレジスタ回路として動作し、クロ
ック信号CKの立上りに同期してデータを出力端子Qか
ら出力する。制御信号CTLが“H”になると、クロッ
ク制御回路60中のOR回路62でクロック信号C
Km1,CKm2が“H”に固定され、ラッチ回路50がイ
ンバータ53のみの回路になる。この状態では、レジス
タ回路は遅延型ラッチ回路として動作することになる。
Description
【0001】
【発明の属する技術分野】本発明は、CMOSトランジ
スタを搭載する大規模集積回路(以下、CMOSLSI
という)のテスト容易化回路やプロセッサのパイプライ
ン回路等に使用されるエッジトリガのレジスタ回路と、
それを用いた順序回路及びパイプライン回路に関するも
のである。
スタを搭載する大規模集積回路(以下、CMOSLSI
という)のテスト容易化回路やプロセッサのパイプライ
ン回路等に使用されるエッジトリガのレジスタ回路と、
それを用いた順序回路及びパイプライン回路に関するも
のである。
【0002】
【従来の技術】従来、この様な分野の技術としては、例
えば次の文献に記載されるものがあった。 文献;Neil H.E.Weste&Kamraneshraghian著“Priciple
s of VLSI Design”(1994-4)Addison-Wesley発行、
(米国)、P.19-21,317-323 図2は、CMOSLSIに使用されている従来のレジス
タ回路を示す回路図である。このレジスタ回路は、1ビ
ットのエッジトリガのレジスタ回路であり、マスターラ
ッチ回路部1と、該マスターラッチ回路部1の出力点N
に接続されたスレーブラッチ回路2とを備えている。マ
スターラッチ回路部1は、2個のトランファゲート3,
4と、インバータ5,6とを有している。トランファゲ
ート3は入力端子Dに接続され、このトランスファゲー
ト3の出力側には、インバータ5の入力端子が接続され
ている。インバータ5の出力端子は、マスターラッチ回
路部1の出力点Nに接続されると共に、インバータ6の
入力端子に接続され、このインバータ6の出力端子がト
ランスファゲート4を介してインバータ5の入力端子に
接続されている。
えば次の文献に記載されるものがあった。 文献;Neil H.E.Weste&Kamraneshraghian著“Priciple
s of VLSI Design”(1994-4)Addison-Wesley発行、
(米国)、P.19-21,317-323 図2は、CMOSLSIに使用されている従来のレジス
タ回路を示す回路図である。このレジスタ回路は、1ビ
ットのエッジトリガのレジスタ回路であり、マスターラ
ッチ回路部1と、該マスターラッチ回路部1の出力点N
に接続されたスレーブラッチ回路2とを備えている。マ
スターラッチ回路部1は、2個のトランファゲート3,
4と、インバータ5,6とを有している。トランファゲ
ート3は入力端子Dに接続され、このトランスファゲー
ト3の出力側には、インバータ5の入力端子が接続され
ている。インバータ5の出力端子は、マスターラッチ回
路部1の出力点Nに接続されると共に、インバータ6の
入力端子に接続され、このインバータ6の出力端子がト
ランスファゲート4を介してインバータ5の入力端子に
接続されている。
【0003】トランスファゲート3及び4には、クロッ
ク端子Cに入力されたクロックCKがそのまま与えられ
ると共に、そのクロックCKのレベルをインバータ7で
反転させたクロックCK/が与えられるようになってい
る。トランスファゲート3は、データ入力端子Dとイン
バータ5の入力端子の間に並列に設けられたNMOS3
aとPMOS3bとで構成され、NMOS3aのゲート
にクロックCK/が与えられ、PMOS3bのゲートに
クロックCKが与えられる接続になっている。トランス
ファゲート4は、インバータ6の出力端子とインバータ
5の入力端子の間に並列に設けられたNMOS4aとP
MOS4bとで構成され、NMOS4aのゲートにクロ
ックCKが与えられ、PMOS4bのゲートにクロック
CK/が与えられる接続になっている。スレーブラッチ
回路部2は、2個のトランファゲート8,9と、インバ
ータ10,11とを備えている。トランファゲート8は
マスターラッチ回路1の出力点Nに接続され、このトラ
ンスファゲート8の出力側には、インバータ10の入力
端子が接続されている。インバータ10の出力端子は、
スレーブラッチ回路2の出力点であるとともにレジスタ
回路の出力端子である端子Qと、インバータ11の入力
端子に接続されている。インバータ11の出力端子がト
ランスファゲート9を介してインバータ10の入力端子
に接続されている。
ク端子Cに入力されたクロックCKがそのまま与えられ
ると共に、そのクロックCKのレベルをインバータ7で
反転させたクロックCK/が与えられるようになってい
る。トランスファゲート3は、データ入力端子Dとイン
バータ5の入力端子の間に並列に設けられたNMOS3
aとPMOS3bとで構成され、NMOS3aのゲート
にクロックCK/が与えられ、PMOS3bのゲートに
クロックCKが与えられる接続になっている。トランス
ファゲート4は、インバータ6の出力端子とインバータ
5の入力端子の間に並列に設けられたNMOS4aとP
MOS4bとで構成され、NMOS4aのゲートにクロ
ックCKが与えられ、PMOS4bのゲートにクロック
CK/が与えられる接続になっている。スレーブラッチ
回路部2は、2個のトランファゲート8,9と、インバ
ータ10,11とを備えている。トランファゲート8は
マスターラッチ回路1の出力点Nに接続され、このトラ
ンスファゲート8の出力側には、インバータ10の入力
端子が接続されている。インバータ10の出力端子は、
スレーブラッチ回路2の出力点であるとともにレジスタ
回路の出力端子である端子Qと、インバータ11の入力
端子に接続されている。インバータ11の出力端子がト
ランスファゲート9を介してインバータ10の入力端子
に接続されている。
【0004】トランスファゲート8は、出力点Nとイン
バータ10の入力端子の間に並列に設けられたNMOS
8aとPMOS8bとで構成され、NMOS8aのゲー
トにクロックCKが与えられ、PMOS8bのゲートに
クロックCK/が与えられる接続になっている。トラン
スファゲート9は、インバータ11の出力端子とインバ
ータ10の入力端子の間に並列に設けられたNMOS9
a及びPMOS9bで構成され、NMOS9aのゲート
にクロックCK/が与えられ、PMOS9bのゲートに
クロックCKが与えられる接続になっている。ここで、
図2の1ビットレジスタ回路の動作を説明する。クロッ
ク端子Cに与えられたクロック信号CKがローレベル
(以下、“L”という)のとき、クロックCK/はハイ
レベル(以下、“H”という)になる。よって、トラン
スファゲート3がオン状態になるので、端子Dから入力
されたデータは、インバータ5で負論理になって出力点
Nに達する。
バータ10の入力端子の間に並列に設けられたNMOS
8aとPMOS8bとで構成され、NMOS8aのゲー
トにクロックCKが与えられ、PMOS8bのゲートに
クロックCK/が与えられる接続になっている。トラン
スファゲート9は、インバータ11の出力端子とインバ
ータ10の入力端子の間に並列に設けられたNMOS9
a及びPMOS9bで構成され、NMOS9aのゲート
にクロックCK/が与えられ、PMOS9bのゲートに
クロックCKが与えられる接続になっている。ここで、
図2の1ビットレジスタ回路の動作を説明する。クロッ
ク端子Cに与えられたクロック信号CKがローレベル
(以下、“L”という)のとき、クロックCK/はハイ
レベル(以下、“H”という)になる。よって、トラン
スファゲート3がオン状態になるので、端子Dから入力
されたデータは、インバータ5で負論理になって出力点
Nに達する。
【0005】このとき、トランスファゲート8はオフ状
態なので、出力端子Qからデータが出力されない。つぎ
に、クロック信号CKが“H”に遷移すると、トランス
ファゲート3がオフ、トランスファゲート4がオン状態
になる。そのため、クロック信号CKが“L”のとき出
力点Nに達していた負論理のデータが、インバータ6を
通って正論理になり、インバータ5に帰還される。これ
により、データがインバータ5,6の間で安定状態で保
持される。出力点Nで負論理で保持されたデータは、オ
ン状態になったトランスファゲート8を通過すると共に
インバータ10を介して正論理になり、レジスタ回路の
出力端子Qから出力される。次に、クロック信号CKが
“L”になると、トランスファゲート8がオフ状態、ト
ランスファゲート9がオン状態になる。クロック信号C
Kが“H”のときに、出力端子Qに達していた正論理の
データは、インバータ11を通って負論理になり、イン
バータ10に帰還される。よって、インバータ10,1
1の間でデータが安定状態となり、クロック信号CKが
“L”の間、その状態が保持される。
態なので、出力端子Qからデータが出力されない。つぎ
に、クロック信号CKが“H”に遷移すると、トランス
ファゲート3がオフ、トランスファゲート4がオン状態
になる。そのため、クロック信号CKが“L”のとき出
力点Nに達していた負論理のデータが、インバータ6を
通って正論理になり、インバータ5に帰還される。これ
により、データがインバータ5,6の間で安定状態で保
持される。出力点Nで負論理で保持されたデータは、オ
ン状態になったトランスファゲート8を通過すると共に
インバータ10を介して正論理になり、レジスタ回路の
出力端子Qから出力される。次に、クロック信号CKが
“L”になると、トランスファゲート8がオフ状態、ト
ランスファゲート9がオン状態になる。クロック信号C
Kが“H”のときに、出力端子Qに達していた正論理の
データは、インバータ11を通って負論理になり、イン
バータ10に帰還される。よって、インバータ10,1
1の間でデータが安定状態となり、クロック信号CKが
“L”の間、その状態が保持される。
【0006】つまり、最初のクロック信号CKが“L”
の時に入力されたデータは、クロック信号CKが“H”
になるとすぐ出力端子Qから出力され、“H”の間はイ
ンバータ5,6で保持される。次のクロック信号CKが
“L”の間には、データがインバータ10,11で保持
され(このとき、インバータ5,6には次のデータが入
力されている。)、この間ずっとデータが出力されるこ
とになる。換言すると、入力されたデータは、クロック
信号CKが“L”から“H”へ立上がるタイミングで出
力され、次にクロック信号CKが“L”から“H”へ立
上がるまでそのデータは保持される。これが、エッジト
リガのレジスタ回路の動作である。続いて、このレジス
タ回路を用いた従来の順序回路について、図3を参照し
て説明する。
の時に入力されたデータは、クロック信号CKが“H”
になるとすぐ出力端子Qから出力され、“H”の間はイ
ンバータ5,6で保持される。次のクロック信号CKが
“L”の間には、データがインバータ10,11で保持
され(このとき、インバータ5,6には次のデータが入
力されている。)、この間ずっとデータが出力されるこ
とになる。換言すると、入力されたデータは、クロック
信号CKが“L”から“H”へ立上がるタイミングで出
力され、次にクロック信号CKが“L”から“H”へ立
上がるまでそのデータは保持される。これが、エッジト
リガのレジスタ回路の動作である。続いて、このレジス
タ回路を用いた従来の順序回路について、図3を参照し
て説明する。
【0007】図3は、従来のレジスタ回路を用いた順序
回路を示す回路図である。この順序回路は、エッジトリ
ガの2個のレジスタ回路21,22と、その間に接続さ
れた組合わせ回路23とで構成された簡単な順序回路で
ある。各レジスタ回路21,22は、例えば図2と同様
の回路構成であり、組合わせ回路23は、インバータや
ANDゲート等の論理ゲートを有するものとする。この
ような順序回路では、レジスタ回路21のデータ入力端
子Dに入力された入力データdinが、クロックCKの
立上がりに同期してレジスタ回路21から出力される。
データdinは、組合わせ回路23中のゲートによって
加工または制御された後、レジスタ回路22へ入力され
る。レジスタ回路22は、組合わせ回路23から与えら
れたデータを、クロック信号CKの立上がりに同期して
取り込み、これを順序回路の出力の出力データOUTと
して出力する。以上のように順序回路は、入力データd
inをクロック信号CKに同期して取り込み、それをを
組合わせ回路23で加工や制御しながら転送する回路で
あり、転送が回路に使用されたレジスタ回路の段数分行
われることになる。データdinに対応する最終的な出
力データOUTは、そのレジスタ回路21,22の段数
分のクロックCKの立ち上がり分おくれる。
回路を示す回路図である。この順序回路は、エッジトリ
ガの2個のレジスタ回路21,22と、その間に接続さ
れた組合わせ回路23とで構成された簡単な順序回路で
ある。各レジスタ回路21,22は、例えば図2と同様
の回路構成であり、組合わせ回路23は、インバータや
ANDゲート等の論理ゲートを有するものとする。この
ような順序回路では、レジスタ回路21のデータ入力端
子Dに入力された入力データdinが、クロックCKの
立上がりに同期してレジスタ回路21から出力される。
データdinは、組合わせ回路23中のゲートによって
加工または制御された後、レジスタ回路22へ入力され
る。レジスタ回路22は、組合わせ回路23から与えら
れたデータを、クロック信号CKの立上がりに同期して
取り込み、これを順序回路の出力の出力データOUTと
して出力する。以上のように順序回路は、入力データd
inをクロック信号CKに同期して取り込み、それをを
組合わせ回路23で加工や制御しながら転送する回路で
あり、転送が回路に使用されたレジスタ回路の段数分行
われることになる。データdinに対応する最終的な出
力データOUTは、そのレジスタ回路21,22の段数
分のクロックCKの立ち上がり分おくれる。
【0008】次に、エッジトリガのレジスタ回路を用い
たマイクロプロセッサにおけるパイプライン回路につい
て、図4及び図5を参照しつつ、説明する。図4は、従
来のレジスタ回路を用いた3段のパイプライン回路31
〜33を示すブロック図であり、図5は、図4中のレジ
スタ回路部を示す回路図である。図4のパイプライン回
路は、入力段のレジスタ部31、中間段のレジスタ部3
2及び出力段のレジスタ部33と、これら3段のレジス
タ部31,32,33の間にそれぞれ接続された2つの
組合わせ回路34,35とを備えている。各レジスタ部
31,32,33のクロック端子CLKには、クロック
信号にCKが共通に入力される接続である。レジスタ部
31に複数ビットの入力データ群INsが与えられ、レ
ジスタ回路33から複数ビットの出力データ群OUTs
が出力される構成になっている。
たマイクロプロセッサにおけるパイプライン回路につい
て、図4及び図5を参照しつつ、説明する。図4は、従
来のレジスタ回路を用いた3段のパイプライン回路31
〜33を示すブロック図であり、図5は、図4中のレジ
スタ回路部を示す回路図である。図4のパイプライン回
路は、入力段のレジスタ部31、中間段のレジスタ部3
2及び出力段のレジスタ部33と、これら3段のレジス
タ部31,32,33の間にそれぞれ接続された2つの
組合わせ回路34,35とを備えている。各レジスタ部
31,32,33のクロック端子CLKには、クロック
信号にCKが共通に入力される接続である。レジスタ部
31に複数ビットの入力データ群INsが与えられ、レ
ジスタ回路33から複数ビットの出力データ群OUTs
が出力される構成になっている。
【0009】各レジスタ部31〜33は、図5のよう
に、例えば4ビットのレジスタ回路36,37,38,
39をそれぞれ有している。各レジスタ回路36〜39
の内部の構成は図2と同様であり、それぞれデータ入力
端子Dとデータ出力端子Qとクロック端子Cと有してい
る。各レジスタ回路36〜39のクロック端子Cは共通
に端子CLKに接続されている。各レジスタ回路36〜
39のデータ入力端子Dには、1ビットのデータD1 〜
D4 がそれぞれ与えられ、各出力端子QからデータQ1
〜Q4 が出力されるようになっている。即ち、レジスタ
部31〜33は、パラレルに入力された4ビットの情報
をそれぞれパラレルに保持して出力する構成になってい
る。ここで、レジスタ部32のように中間段に設けられ
たレジスタ部の機能を説明する。
に、例えば4ビットのレジスタ回路36,37,38,
39をそれぞれ有している。各レジスタ回路36〜39
の内部の構成は図2と同様であり、それぞれデータ入力
端子Dとデータ出力端子Qとクロック端子Cと有してい
る。各レジスタ回路36〜39のクロック端子Cは共通
に端子CLKに接続されている。各レジスタ回路36〜
39のデータ入力端子Dには、1ビットのデータD1 〜
D4 がそれぞれ与えられ、各出力端子QからデータQ1
〜Q4 が出力されるようになっている。即ち、レジスタ
部31〜33は、パラレルに入力された4ビットの情報
をそれぞれパラレルに保持して出力する構成になってい
る。ここで、レジスタ部32のように中間段に設けられ
たレジスタ部の機能を説明する。
【0010】組合わせ回路34におけるゲート遅延時間
をTPD34とし、組合わせ回路35のゲート遅延時間を
TPD35とすると、両方の組合わせ回路34,35での
遅延時間TDP34+TPD35が、クロック信号CKの1
周期よりも長いと、データの転送に失敗して同じデータ
が複数回出力される。そこで、組合わせ回路34と35
の間に、レジスタ部32を設けることにより、遅延時間
TDP35がクロック信号CKの1周期よりも小さくな
り、遅延時間TDP35がクロック信号CKの1周期より
も小さくなる。即ち、組合わせ回路を34と35に分割
してその間にレジスタ部32にを設けることにより、高
速のクロック信号の1周期が遅延時間TDP35+TPD
34よりも短いときでも、クロック信号CKの立上り同期
して入力順に出力データを出力することが可能になって
いる。このようにパイプライン回路は、中間段のレジス
タ部を備えている。レジスタ部31〜33の段数がパイ
プライン回路の段数である。入力段のレジスタ部31に
入力されたデータ群INs が、組合わせ回路34,35
で加工されながら出力段のレジスタ部35に転送され、
転送されたデータ群OUTs は、クロック信号CKが3
回立上がったのちに出力される。
をTPD34とし、組合わせ回路35のゲート遅延時間を
TPD35とすると、両方の組合わせ回路34,35での
遅延時間TDP34+TPD35が、クロック信号CKの1
周期よりも長いと、データの転送に失敗して同じデータ
が複数回出力される。そこで、組合わせ回路34と35
の間に、レジスタ部32を設けることにより、遅延時間
TDP35がクロック信号CKの1周期よりも小さくな
り、遅延時間TDP35がクロック信号CKの1周期より
も小さくなる。即ち、組合わせ回路を34と35に分割
してその間にレジスタ部32にを設けることにより、高
速のクロック信号の1周期が遅延時間TDP35+TPD
34よりも短いときでも、クロック信号CKの立上り同期
して入力順に出力データを出力することが可能になって
いる。このようにパイプライン回路は、中間段のレジス
タ部を備えている。レジスタ部31〜33の段数がパイ
プライン回路の段数である。入力段のレジスタ部31に
入力されたデータ群INs が、組合わせ回路34,35
で加工されながら出力段のレジスタ部35に転送され、
転送されたデータ群OUTs は、クロック信号CKが3
回立上がったのちに出力される。
【0011】
【発明が解決しようとする課題】しかしながら、従来の
レジスタ回路を用いたCMOSLSIの順序回路やパイ
プライン回路には、次のような課題があった。CMOS
LSIの故障をテストする場合、通常、テスト対象の回
路に対してテストデータを入力し、その出力結果から故
障の有無を判定する。図3のように、従来のレジスタ回
路を用いたCMOSLSIの順次回路においては、レジ
スタ回路21,22の間に接続された組合わせ回路23
の故障をテストするために、まずレジスタ回路21にテ
ストデータを与える。このテストデータは、クロック信
号CKが立上ってはじめて組合わせ回路23に提供さ
れ、次にクロック信号CKが立上ってはじめてレジスタ
回路22に入力されて外部に出力される。つまり、2ク
ロック後でないとテスト結果が見られない。よって、回
路規模が大きくて回路に使用されるレジスタ回路が直列
につながる数が多くなると、また、クロック信号CKの
周期が長い回路になればなるほど、テストに要する時間
が増大する。一方、図4のようなパイプライン回路を使
用するプロセッサにおいては、低消費電力化等のため
に、動作クロックCKを高速モードと低速モードに分け
て使用する場合がある。ところが、パイプライン回路の
段数は高速モードに対応して設計されているので、低速
モードではクロック信号CKの周期が長くなるにもかか
わらず、データを伝達するその段数は変化しない。即
ち、無駄に処理速度が遅められている。
レジスタ回路を用いたCMOSLSIの順序回路やパイ
プライン回路には、次のような課題があった。CMOS
LSIの故障をテストする場合、通常、テスト対象の回
路に対してテストデータを入力し、その出力結果から故
障の有無を判定する。図3のように、従来のレジスタ回
路を用いたCMOSLSIの順次回路においては、レジ
スタ回路21,22の間に接続された組合わせ回路23
の故障をテストするために、まずレジスタ回路21にテ
ストデータを与える。このテストデータは、クロック信
号CKが立上ってはじめて組合わせ回路23に提供さ
れ、次にクロック信号CKが立上ってはじめてレジスタ
回路22に入力されて外部に出力される。つまり、2ク
ロック後でないとテスト結果が見られない。よって、回
路規模が大きくて回路に使用されるレジスタ回路が直列
につながる数が多くなると、また、クロック信号CKの
周期が長い回路になればなるほど、テストに要する時間
が増大する。一方、図4のようなパイプライン回路を使
用するプロセッサにおいては、低消費電力化等のため
に、動作クロックCKを高速モードと低速モードに分け
て使用する場合がある。ところが、パイプライン回路の
段数は高速モードに対応して設計されているので、低速
モードではクロック信号CKの周期が長くなるにもかか
わらず、データを伝達するその段数は変化しない。即
ち、無駄に処理速度が遅められている。
【0012】
【課題を解決するための手段】前記課題を解決するため
に、本発明のうち第1の発明は、第1のレベル及び第2
のレベルの2値が交互に繰り返されるクロック信号を入
力し、該クロック信号が第1のレベルの期間に与えられ
たデータを該クロック信号が第2のレベルの期間に保持
するマスターラッチ回路部と、前記マスターラッチ回路
部に接続され、前記クロック信号を入力し、該クロック
信号が前記第2のレベルの期間に前記マスターラッチ回
路部から与えられたデータを該クロック信号が第1のレ
ベルの期間に保持するスレーブラッチ回路部とを備え、
前記クロック信号が第1のレベルから第2のレベルに遷
移するエッジに同期して前記スレーブラッチ回路部の出
力端子から前記データを出力し、該クロック信号の次の
周期のエッジがくるまで該データを保持するエッジトリ
ガのレジスタ回路において、次のようなクロック制御回
路部を設けている。
に、本発明のうち第1の発明は、第1のレベル及び第2
のレベルの2値が交互に繰り返されるクロック信号を入
力し、該クロック信号が第1のレベルの期間に与えられ
たデータを該クロック信号が第2のレベルの期間に保持
するマスターラッチ回路部と、前記マスターラッチ回路
部に接続され、前記クロック信号を入力し、該クロック
信号が前記第2のレベルの期間に前記マスターラッチ回
路部から与えられたデータを該クロック信号が第1のレ
ベルの期間に保持するスレーブラッチ回路部とを備え、
前記クロック信号が第1のレベルから第2のレベルに遷
移するエッジに同期して前記スレーブラッチ回路部の出
力端子から前記データを出力し、該クロック信号の次の
周期のエッジがくるまで該データを保持するエッジトリ
ガのレジスタ回路において、次のようなクロック制御回
路部を設けている。
【0013】クロック制御回路部は、前記クロック信号
を前記マスターラッチ回路部に入力する第1のクロック
信号と前記スレーブラッチ回路部に入力する第2のクロ
ック信号に分岐し、外部から活性化した制御信号が与え
られたときに、該第1のクロック信号または該第2のク
ロック信号のうちのいずれか一方のレベルを不動にする
かまたは反転させる構成にしている。
を前記マスターラッチ回路部に入力する第1のクロック
信号と前記スレーブラッチ回路部に入力する第2のクロ
ック信号に分岐し、外部から活性化した制御信号が与え
られたときに、該第1のクロック信号または該第2のク
ロック信号のうちのいずれか一方のレベルを不動にする
かまたは反転させる構成にしている。
【0014】第2の発明は、第1のレベル及び第2のレ
ベルの2値が交互に繰り返されるクロック信号を入力
し、該クロック信号が第1のレベルの期間に与えられた
データを該クロック信号が第2のレベルの期間に保持す
るマスターラッチ回路部と、前記マスターラッチ回路部
に接続され、前記クロック信号を入力し、該クロック信
号が前記第2のレベルの期間に前記マスターラッチ回路
部から与えられたデータを該クロック信号が第1のレベ
ルの期間に保持するスレーブラッチ回路部とを有し、前
記クロック信号が第1のレベルから第2のレベルに遷移
するエッジに同期して前記スレーブラッチ回路部の出力
端子から前記データを出力し、該クロック信号の次の周
期の該エッジがくるまで該データを保持するエッジトリ
ガの任意数のレジスタ回路と、前記レジスタ回路の間に
接続され、与えられたデータに対する加工または制御を
行う組合わせ回路とを、備えた順序回路において、次の
ような構成にしている。即ち、順序回路中のレジスタ回
路を、組合わせ回路の故障の有無をテストする際に、前
記制御信号として活性化したテストモード信号が与えら
れる第1の発明のレジスタ回路で構成している。
ベルの2値が交互に繰り返されるクロック信号を入力
し、該クロック信号が第1のレベルの期間に与えられた
データを該クロック信号が第2のレベルの期間に保持す
るマスターラッチ回路部と、前記マスターラッチ回路部
に接続され、前記クロック信号を入力し、該クロック信
号が前記第2のレベルの期間に前記マスターラッチ回路
部から与えられたデータを該クロック信号が第1のレベ
ルの期間に保持するスレーブラッチ回路部とを有し、前
記クロック信号が第1のレベルから第2のレベルに遷移
するエッジに同期して前記スレーブラッチ回路部の出力
端子から前記データを出力し、該クロック信号の次の周
期の該エッジがくるまで該データを保持するエッジトリ
ガの任意数のレジスタ回路と、前記レジスタ回路の間に
接続され、与えられたデータに対する加工または制御を
行う組合わせ回路とを、備えた順序回路において、次の
ような構成にしている。即ち、順序回路中のレジスタ回
路を、組合わせ回路の故障の有無をテストする際に、前
記制御信号として活性化したテストモード信号が与えら
れる第1の発明のレジスタ回路で構成している。
【0015】第3の発明は、動作速度がクロック信号の
速度の高速と低速の切替えで設定され、その設定された
動作速度でプログラムに従ったデータ処理を行うプロセ
ッサに設けられ、前記データに対する加工または制御を
行う複数の組合わせ回路と、前記複数の組合わせ回路の
間に接続され、両側に接続した該組合わせ回路における
データ転送の遅延時間を前記クロック信号の高速時の周
期よりも短くなるようにそれぞれ設定する任意数のレジ
スタ回路とを、備えたパイプライン回路において、その
任意数のレジスタ回路を、前記クロック信号が低速のと
きには活性化したモード切替え信号が前記制御信号とし
て与えられる第1の発明のレジスタ回路で構成してい
る。第1の発明によれば、以上のようにレジスタ回路を
構成したので、活性化した制御信号が入力されていない
状態では、クロック制御回路部でクロック信号が第1の
クロック信号と第2のクロック信号に分岐され、第1の
クロック信号がマスターラッチ回路部に与えられ、第2
のクロック信号がスレーブラッチ回路部に与えられる。
クロック信号が第1のレベルであって第1のクロック信
号が第1のレベルのときに、マスターラッチ回路部に入
力されたデータが該クロック信号が第2のレベルになる
と、そのマスターラッチ回路部に保持される。このとき
スレーブラッチ回路部は、マスターラッチ回路部から与
えられたデータを取込んでクロック信号が第2のレベル
になるとそれを保持する。よって、活性化した制御信号
が入力されていない状態のレジスタ回路では、クロック
信号が第2のレベルに遷移するエッジに同期して、スレ
ーブラッチ回路部の出力端子からデータが出力される。
速度の高速と低速の切替えで設定され、その設定された
動作速度でプログラムに従ったデータ処理を行うプロセ
ッサに設けられ、前記データに対する加工または制御を
行う複数の組合わせ回路と、前記複数の組合わせ回路の
間に接続され、両側に接続した該組合わせ回路における
データ転送の遅延時間を前記クロック信号の高速時の周
期よりも短くなるようにそれぞれ設定する任意数のレジ
スタ回路とを、備えたパイプライン回路において、その
任意数のレジスタ回路を、前記クロック信号が低速のと
きには活性化したモード切替え信号が前記制御信号とし
て与えられる第1の発明のレジスタ回路で構成してい
る。第1の発明によれば、以上のようにレジスタ回路を
構成したので、活性化した制御信号が入力されていない
状態では、クロック制御回路部でクロック信号が第1の
クロック信号と第2のクロック信号に分岐され、第1の
クロック信号がマスターラッチ回路部に与えられ、第2
のクロック信号がスレーブラッチ回路部に与えられる。
クロック信号が第1のレベルであって第1のクロック信
号が第1のレベルのときに、マスターラッチ回路部に入
力されたデータが該クロック信号が第2のレベルになる
と、そのマスターラッチ回路部に保持される。このとき
スレーブラッチ回路部は、マスターラッチ回路部から与
えられたデータを取込んでクロック信号が第2のレベル
になるとそれを保持する。よって、活性化した制御信号
が入力されていない状態のレジスタ回路では、クロック
信号が第2のレベルに遷移するエッジに同期して、スレ
ーブラッチ回路部の出力端子からデータが出力される。
【0016】ここで、活性化した制御信号が与えられた
場合、クロック制御回路部が、例えば第2のクロック信
号のレベルを第1のレベルに固定すると、スレーブラッ
チ回路部はクロック信号のレベルに対応したラッチ動作
を行わなくなり、マスターラッチ回路部から与えられた
データを直ぐに出力する。即ち、レジスタ回路は、活性
化した制御信号が与えられた場合には、マスターラッチ
回路部のみ有効に機能して遅延型ラッチ回路と同様の動
作を行うようになる。第2の発明によれば、順序回路中
のレジスタ回路は第1の発明のレジスタ回路で構成され
ている。そのレジスタ回路に活性化したテストモード信
号を与え、例えば所望のタイミングでクロック信号を第
1のレベルに固定することにより、レジスタ回路中のマ
スターラッチ回路部とスレーブラッチ回路部とが、入力
データを共に透過するようになり、順序回路があたかも
組合わせ回路のみの回路になる。第3の発明によれば、
クロック信号の速度が低速の場合に、第1の発明のレジ
スタ回路で構成されたパイプライン回路中のレジスタ回
路に対して、活性化したモード切替え信号を与えること
により、例えばクロック信号が第1のレベルになったと
きに、レジスタ回路がデータを透過する。即ち、そのレ
ジスタ回路がパイプラインの段数から除かれる。従っ
て、前記課題を解決できるのである。
場合、クロック制御回路部が、例えば第2のクロック信
号のレベルを第1のレベルに固定すると、スレーブラッ
チ回路部はクロック信号のレベルに対応したラッチ動作
を行わなくなり、マスターラッチ回路部から与えられた
データを直ぐに出力する。即ち、レジスタ回路は、活性
化した制御信号が与えられた場合には、マスターラッチ
回路部のみ有効に機能して遅延型ラッチ回路と同様の動
作を行うようになる。第2の発明によれば、順序回路中
のレジスタ回路は第1の発明のレジスタ回路で構成され
ている。そのレジスタ回路に活性化したテストモード信
号を与え、例えば所望のタイミングでクロック信号を第
1のレベルに固定することにより、レジスタ回路中のマ
スターラッチ回路部とスレーブラッチ回路部とが、入力
データを共に透過するようになり、順序回路があたかも
組合わせ回路のみの回路になる。第3の発明によれば、
クロック信号の速度が低速の場合に、第1の発明のレジ
スタ回路で構成されたパイプライン回路中のレジスタ回
路に対して、活性化したモード切替え信号を与えること
により、例えばクロック信号が第1のレベルになったと
きに、レジスタ回路がデータを透過する。即ち、そのレ
ジスタ回路がパイプラインの段数から除かれる。従っ
て、前記課題を解決できるのである。
【0017】
【発明の実施の形態】第1の実施形態 図1は、本発明の第1の実施形態を示すレジスタ回路の
回路図である。このレジスタ回路は、マスターラッチ回
路部40と、該マスターラッチ回路部40の出力点Nに
接続されたスレーブラッチ回路部50と、クロック制御
回路部60とを備えている。クロック制御回路部60に
は、クロック端子Cを介してクロック信号CKが入力さ
れ、制御端子TRCを介して制御信号CTLが与えられ
る接続である。クロック制御回路部60からマスターラ
ッチ回路部40に対しては後述するクロック信号CKm1
とクロック信号CKm2とが与えられ、クロック制御回路
部60からスレーブラッチ回路部50に対しては後述す
るクロック信号CKs1とクロック信号CKs2とが与えら
れようになっている。マスターラッチ回路部40及びス
レーブラッチ回路部50は、従来の図2と同様の構成で
ある。マスターラッチ回路部40は、2個のトランファ
ゲート41,42と、2個のインバータ43,44とを
有している。トランファゲート41はデータ入力端子D
に接続され、このトランスファゲート41の出力側に
は、インバータ43の入力端子が接続されている。イン
バータ43の出力端子は、マスターラッチ回路部40の
出力点Nに接続されると共に、インバータ44の入力端
子に接続され、このインバータ44の出力端子がトラン
スファゲート42を介してインバータ44の入力端子に
接続されている。
回路図である。このレジスタ回路は、マスターラッチ回
路部40と、該マスターラッチ回路部40の出力点Nに
接続されたスレーブラッチ回路部50と、クロック制御
回路部60とを備えている。クロック制御回路部60に
は、クロック端子Cを介してクロック信号CKが入力さ
れ、制御端子TRCを介して制御信号CTLが与えられ
る接続である。クロック制御回路部60からマスターラ
ッチ回路部40に対しては後述するクロック信号CKm1
とクロック信号CKm2とが与えられ、クロック制御回路
部60からスレーブラッチ回路部50に対しては後述す
るクロック信号CKs1とクロック信号CKs2とが与えら
れようになっている。マスターラッチ回路部40及びス
レーブラッチ回路部50は、従来の図2と同様の構成で
ある。マスターラッチ回路部40は、2個のトランファ
ゲート41,42と、2個のインバータ43,44とを
有している。トランファゲート41はデータ入力端子D
に接続され、このトランスファゲート41の出力側に
は、インバータ43の入力端子が接続されている。イン
バータ43の出力端子は、マスターラッチ回路部40の
出力点Nに接続されると共に、インバータ44の入力端
子に接続され、このインバータ44の出力端子がトラン
スファゲート42を介してインバータ44の入力端子に
接続されている。
【0018】トランスファゲート41は、データ入力端
子Dとインバータ43の入力端子の間に並列に設けられ
たNMOS41aとPMOS41bとで構成され、NM
OS41aのゲートにはクロック信号CKm2が与えら
れ、PMOS41bのゲートにクロック信号CKm1が与
えられる接続になっている。トランスファゲート42
は、インバータ44の出力端子とインバータ43の入力
端子の間に並列に並列に設けられたNMOS42aとP
MOS42bとで構成され、NMOS42aのゲートに
はクロック信号CKm1が与えられ、PMOS42bのゲ
ートにクロック信号CKm1が与えられる接続になってい
る。スレーブラッチ回路部50は、2個のトランファゲ
ート51,52と、2個のインバータ53,54とを備
えている。トランファゲート51はマスターラッチ回路
1の出力点Nに接続され、このトランスファゲート51
の出力側には、インバータ53の入力端子が接続されて
いる。インバータ53の出力端子は、スレーブラッチ回
路部50の出力点であるとともにレジスタ回路の出力端
子である端子Qに接続され、さらに、インバータ54の
入力端子に接続されている。インバータ54の出力端子
が、トランスファゲート52を介してインバータ53の
入力端子に接続されている。
子Dとインバータ43の入力端子の間に並列に設けられ
たNMOS41aとPMOS41bとで構成され、NM
OS41aのゲートにはクロック信号CKm2が与えら
れ、PMOS41bのゲートにクロック信号CKm1が与
えられる接続になっている。トランスファゲート42
は、インバータ44の出力端子とインバータ43の入力
端子の間に並列に並列に設けられたNMOS42aとP
MOS42bとで構成され、NMOS42aのゲートに
はクロック信号CKm1が与えられ、PMOS42bのゲ
ートにクロック信号CKm1が与えられる接続になってい
る。スレーブラッチ回路部50は、2個のトランファゲ
ート51,52と、2個のインバータ53,54とを備
えている。トランファゲート51はマスターラッチ回路
1の出力点Nに接続され、このトランスファゲート51
の出力側には、インバータ53の入力端子が接続されて
いる。インバータ53の出力端子は、スレーブラッチ回
路部50の出力点であるとともにレジスタ回路の出力端
子である端子Qに接続され、さらに、インバータ54の
入力端子に接続されている。インバータ54の出力端子
が、トランスファゲート52を介してインバータ53の
入力端子に接続されている。
【0019】トランスファゲート51は、マスターラッ
チ回路部40の出力点Nとインバータ53の入力端子の
間に並列に設けられたNMOS51aとPMOS51b
とで構成されている。NMOS51aのゲートにはクロ
ック信号CKs1が与えられ、PMOS51bのゲートに
はクロック信号CKs2が与えられる接続になっている。
トランスファゲート52は、インバータ54の出力端子
とインバータ53の入力端子の間に並列に並列に設けら
れたNMOS52aとPMOS52bとで構成され、N
MOS52aのゲートにはクロック信号CKs2が与えら
れ、PMOS42bのゲートにクロック信号CKs1が与
えられる接続になっている。クロック制御回路部60に
おいて、クロック端子Cに入力されたクロック信号CK
は、3本の配線によって分岐されている。その配線の1
本は、クロック信号CKをそのままクロック信号CKm1
としてPMOS41bとNMOS42aのゲートに伝達
する配線である。他の一本はインバータ61に接続され
ている。インバータ61はクロック信号CKのレベルを
反転させて、NMOS41a及びPMOS42bのゲー
トに与えるクロック信号CKm2を生成するものである。
クロック端子Cに接続された配線のうち残りの1本は、
2入力ORゲート62の一方の入力端子に接続されてい
る。ORゲート62の他方の入力端子は制御端子TRC
に接続されている。
チ回路部40の出力点Nとインバータ53の入力端子の
間に並列に設けられたNMOS51aとPMOS51b
とで構成されている。NMOS51aのゲートにはクロ
ック信号CKs1が与えられ、PMOS51bのゲートに
はクロック信号CKs2が与えられる接続になっている。
トランスファゲート52は、インバータ54の出力端子
とインバータ53の入力端子の間に並列に並列に設けら
れたNMOS52aとPMOS52bとで構成され、N
MOS52aのゲートにはクロック信号CKs2が与えら
れ、PMOS42bのゲートにクロック信号CKs1が与
えられる接続になっている。クロック制御回路部60に
おいて、クロック端子Cに入力されたクロック信号CK
は、3本の配線によって分岐されている。その配線の1
本は、クロック信号CKをそのままクロック信号CKm1
としてPMOS41bとNMOS42aのゲートに伝達
する配線である。他の一本はインバータ61に接続され
ている。インバータ61はクロック信号CKのレベルを
反転させて、NMOS41a及びPMOS42bのゲー
トに与えるクロック信号CKm2を生成するものである。
クロック端子Cに接続された配線のうち残りの1本は、
2入力ORゲート62の一方の入力端子に接続されてい
る。ORゲート62の他方の入力端子は制御端子TRC
に接続されている。
【0020】ORゲート62は、活性化した制御信号C
TLが与えられていない場合は、クロック信号CKをそ
のままクロック信号CKs1として出力し、活性化した制
御信号CTLが与えられている場合には、クロック信号
CKs1のレベルを不動にするものである。ORゲート6
2の出力側は、インバータ63に接続されると共に、ス
レーブラッチ回路部50中のNMOS51aのゲート及
びPMOS52bのゲートに接続されている。インバー
タ63は、クロック信号CKs1のレベルを反転してクロ
ック信号CKs2を生成するものであり、該インバータ6
3の出力側が、スレーブラッチ回路部50中のPMOS
51bのゲート及びNMOS52aのゲートに接続され
ている。次に、クロック制御回路部60を設けた1ビッ
トのレジスタ回路の動作を、制御信号CTLが“L”の
とき[1]と、制御信号CTLが“H”のとき[2]と
に別けて説明する。
TLが与えられていない場合は、クロック信号CKをそ
のままクロック信号CKs1として出力し、活性化した制
御信号CTLが与えられている場合には、クロック信号
CKs1のレベルを不動にするものである。ORゲート6
2の出力側は、インバータ63に接続されると共に、ス
レーブラッチ回路部50中のNMOS51aのゲート及
びPMOS52bのゲートに接続されている。インバー
タ63は、クロック信号CKs1のレベルを反転してクロ
ック信号CKs2を生成するものであり、該インバータ6
3の出力側が、スレーブラッチ回路部50中のPMOS
51bのゲート及びNMOS52aのゲートに接続され
ている。次に、クロック制御回路部60を設けた1ビッ
トのレジスタ回路の動作を、制御信号CTLが“L”の
とき[1]と、制御信号CTLが“H”のとき[2]と
に別けて説明する。
【0021】[1]制御信号CTLが“L”のとき クロック信号CKのレベルが第1のレベルである“L”
の期間には、クロック信号CKm1が“L”、及びクロッ
ク信号CKm2が“H”になるので、トランスファゲート
41がオン状態になり、データ入力端子Dから入力され
たデータは、インバータ43で負論理になって出力点N
に達する。このとき、トランスファゲート51はオフ状
態なので、出力端子Qからデータが出力されない。クロ
ック信号CKが第2のレベルの“H”に遷移すると、ク
ロック信号CKm1が“H”、及びクロック信号CKm2が
“L”になるので、トランスファゲート41がオフ、ト
ランスファゲート42がオン状態になる。そのため、ク
ロック信号CKが“L”のとき出力点Nに達していた負
論理のデータが、インバータ44を通って正論理にな
り、インバータ43に帰還される。これにより、データ
がインバータ43,44の間で安定状態で保持される。
また、この時には、クロック信号CKs1が“H”、クロ
ック信号CKs2が“L”になっているので、出力点Nで
負論理で保持されたデータは、オン状態になったトラン
スファゲート51を通過し、インバータ53を介して正
論理になる。正論理になったデータがレジスタ回路の出
力端子Qから出力される。次に、クロック信号CKが
“L”になると、クロック信号CKs1が“L”、クロッ
ク信号CKs2が“H”になり、トランスファゲート51
がオフ状態、及びトランスファゲート52がオン状態に
なる。そのため、クロック信号CKが“H”のときに出
力端子Qに達していた正論理のデータは、インバータ5
4を通って負論理になり、インバータ53に帰還入力さ
れる。よって、インバータ54,53の間でデータが安
定状態となり、クロック信号CKが“L”の間のその状
態が保持される。
の期間には、クロック信号CKm1が“L”、及びクロッ
ク信号CKm2が“H”になるので、トランスファゲート
41がオン状態になり、データ入力端子Dから入力され
たデータは、インバータ43で負論理になって出力点N
に達する。このとき、トランスファゲート51はオフ状
態なので、出力端子Qからデータが出力されない。クロ
ック信号CKが第2のレベルの“H”に遷移すると、ク
ロック信号CKm1が“H”、及びクロック信号CKm2が
“L”になるので、トランスファゲート41がオフ、ト
ランスファゲート42がオン状態になる。そのため、ク
ロック信号CKが“L”のとき出力点Nに達していた負
論理のデータが、インバータ44を通って正論理にな
り、インバータ43に帰還される。これにより、データ
がインバータ43,44の間で安定状態で保持される。
また、この時には、クロック信号CKs1が“H”、クロ
ック信号CKs2が“L”になっているので、出力点Nで
負論理で保持されたデータは、オン状態になったトラン
スファゲート51を通過し、インバータ53を介して正
論理になる。正論理になったデータがレジスタ回路の出
力端子Qから出力される。次に、クロック信号CKが
“L”になると、クロック信号CKs1が“L”、クロッ
ク信号CKs2が“H”になり、トランスファゲート51
がオフ状態、及びトランスファゲート52がオン状態に
なる。そのため、クロック信号CKが“H”のときに出
力端子Qに達していた正論理のデータは、インバータ5
4を通って負論理になり、インバータ53に帰還入力さ
れる。よって、インバータ54,53の間でデータが安
定状態となり、クロック信号CKが“L”の間のその状
態が保持される。
【0022】つまり、最初のクロック信号CKが“L”
の時の入力データは、クロック信号CKが“H”になる
とすぐ出力端子Qから出力され、“H”の間はインバー
タ5,6で保持される。次のクロック信号CKが“L”
の間には、データがインバータ53,54で保持され
(このとき、インバータ43,44には次のデータが入
力されている。)、この間ずっとデータが出力されるこ
とになる。換言すると、入力されたデータは、クロック
信号CKが“L”から“H”へ立上がるタイミングでデ
ータを出力開始し、次にクロック信号CKが立上がるま
でそのデータを保持する。このように、図1のレジスタ
回路は、制御信号CTLが“L”の期間には、従来のエ
ッジトリガのレジスタ回路と同様の動作をする。
の時の入力データは、クロック信号CKが“H”になる
とすぐ出力端子Qから出力され、“H”の間はインバー
タ5,6で保持される。次のクロック信号CKが“L”
の間には、データがインバータ53,54で保持され
(このとき、インバータ43,44には次のデータが入
力されている。)、この間ずっとデータが出力されるこ
とになる。換言すると、入力されたデータは、クロック
信号CKが“L”から“H”へ立上がるタイミングでデ
ータを出力開始し、次にクロック信号CKが立上がるま
でそのデータを保持する。このように、図1のレジスタ
回路は、制御信号CTLが“L”の期間には、従来のエ
ッジトリガのレジスタ回路と同様の動作をする。
【0023】[2]制御信号CTLが““H”のとき クロック信号CKのレベルが“L”の期間には、クロッ
ク信号CKm1が“L”、及びクロック信号CKm2が
“H”になるので、トランスファゲート41がオン状態
になり、データ入力端子Dから入力されたデータは、イ
ンバータ43で負論理になって出力点Nに達する。一
方、クロック信号CKs1は、ORゲート62におけるク
ロック信号CKと制御信号CTLとの論理出力であるか
ら、該制御信号CTLが“H”の期間ずっと“H”にな
っている。そのため、このときトランスファゲート51
がオン状態であり、出力点Nに達したデータは、インバ
ータ53で正論理に変換されて出力端子Qを介して出力
される。ここで、トランスファゲート52はオフ状態の
ままであり、スレーブラッチ回路部50は、インバータ
53のみのインバータ回路と等価になる。
ク信号CKm1が“L”、及びクロック信号CKm2が
“H”になるので、トランスファゲート41がオン状態
になり、データ入力端子Dから入力されたデータは、イ
ンバータ43で負論理になって出力点Nに達する。一
方、クロック信号CKs1は、ORゲート62におけるク
ロック信号CKと制御信号CTLとの論理出力であるか
ら、該制御信号CTLが“H”の期間ずっと“H”にな
っている。そのため、このときトランスファゲート51
がオン状態であり、出力点Nに達したデータは、インバ
ータ53で正論理に変換されて出力端子Qを介して出力
される。ここで、トランスファゲート52はオフ状態の
ままであり、スレーブラッチ回路部50は、インバータ
53のみのインバータ回路と等価になる。
【0024】クロック信号CKが“H”に遷移すると、
クロック信号CKm1が“H”、及びクロック信号CKm2
が“L”になるので、トランスファゲート41がオフ
し、トランスファゲート42がオン状態になる。そのた
め、クロック信号CKが“L”のとき出力点Nにあった
負論理のデータが、インバータ44を通って正論理にな
り、インバータ43に帰還入力される。これにより、デ
ータがインバータ43,44の間で、クロック信号CK
が“H”の期間、安定状態で保持される。一方、スレー
ブラッチ回路部50は、そのままインバータ53のイン
バータ回路であるため、出力点N上の負論理のデータ
が、インバータ53で正論理に変換されて出力端子Qを
介して出力される。よって、図1のレジスタ回路では、
クロック信号CKがLの期間に入力されたデータがその
まま出力され、クロック信号CKが“L”から“H”に
遷移するときに入力されているデータが、その“H”の
期間保持される。即ち、このレジスタ回路は遅延型ラッ
チ回路と同等の働きをする。以上のように、この第1の
実施形態では、マスターラッチ回路部40とスレーブラ
ッチ回路部50を有して従来のエッジトリガのレジスタ
として動作するレジスタ回路に、クロック制御回路部6
0を設けている。クロック制御回路部60は、マスター
ラッチ回路部40とスレーブラッチ回路部50に与える
クロック信号をわけ、外部からの制御信号CTLに基づ
きスレーブラッチ回路部50に与えるクロック信号CK
s1,CKs2のレベルを不動にする構成にしている。その
ため、制御信号CTLのレベルに応じて、レジスタ回路
をエッジトリガのレジスタとして動作させることと、遅
延型ラッチ回路として動作させることが可能になり、一
つの回路で2つの動作モードが得られる。
クロック信号CKm1が“H”、及びクロック信号CKm2
が“L”になるので、トランスファゲート41がオフ
し、トランスファゲート42がオン状態になる。そのた
め、クロック信号CKが“L”のとき出力点Nにあった
負論理のデータが、インバータ44を通って正論理にな
り、インバータ43に帰還入力される。これにより、デ
ータがインバータ43,44の間で、クロック信号CK
が“H”の期間、安定状態で保持される。一方、スレー
ブラッチ回路部50は、そのままインバータ53のイン
バータ回路であるため、出力点N上の負論理のデータ
が、インバータ53で正論理に変換されて出力端子Qを
介して出力される。よって、図1のレジスタ回路では、
クロック信号CKがLの期間に入力されたデータがその
まま出力され、クロック信号CKが“L”から“H”に
遷移するときに入力されているデータが、その“H”の
期間保持される。即ち、このレジスタ回路は遅延型ラッ
チ回路と同等の働きをする。以上のように、この第1の
実施形態では、マスターラッチ回路部40とスレーブラ
ッチ回路部50を有して従来のエッジトリガのレジスタ
として動作するレジスタ回路に、クロック制御回路部6
0を設けている。クロック制御回路部60は、マスター
ラッチ回路部40とスレーブラッチ回路部50に与える
クロック信号をわけ、外部からの制御信号CTLに基づ
きスレーブラッチ回路部50に与えるクロック信号CK
s1,CKs2のレベルを不動にする構成にしている。その
ため、制御信号CTLのレベルに応じて、レジスタ回路
をエッジトリガのレジスタとして動作させることと、遅
延型ラッチ回路として動作させることが可能になり、一
つの回路で2つの動作モードが得られる。
【0025】第2の実施形態 図6は、本発明の第2の実施形態を示すレジスタ回路を
用いた順序回路の回路図である。この順序回路は、2個
のレジスタ回路71,72と、その間に接続された組合
わせ回路73とを備えている。各レジスタ回路71,7
2は、第1の形態で説明したクロック制御回路部60を
設けた図1のレジスタ回路で構成され、データ入力端子
Dと出力端子Qとクロック端子Cと制御端子TRCとを
それぞれ有している。各クロック端子Cは順次回路のク
ロック端子CLKに接続され、各制御端子TRCはテス
ト端子Tに接続されている。つまり、各レジスタ回路7
1,72のクロック端子Cにクロック端子CLKを介し
てクロックCKがそれぞれ与えられ、制御端子TRCに
制御信号としてテストモード信号TSTがテスト端子T
を介して与えられる構成になっている。
用いた順序回路の回路図である。この順序回路は、2個
のレジスタ回路71,72と、その間に接続された組合
わせ回路73とを備えている。各レジスタ回路71,7
2は、第1の形態で説明したクロック制御回路部60を
設けた図1のレジスタ回路で構成され、データ入力端子
Dと出力端子Qとクロック端子Cと制御端子TRCとを
それぞれ有している。各クロック端子Cは順次回路のク
ロック端子CLKに接続され、各制御端子TRCはテス
ト端子Tに接続されている。つまり、各レジスタ回路7
1,72のクロック端子Cにクロック端子CLKを介し
てクロックCKがそれぞれ与えられ、制御端子TRCに
制御信号としてテストモード信号TSTがテスト端子T
を介して与えられる構成になっている。
【0026】組合わせ回路73は、与えられたデータを
加工したり、制御したりするものであり、ANDゲート
やORゲート等の複数の論理ゲートで構成されている。
入力データdinは、レジスタ回路71のデータ入力端子
Dに与えるられるようになっている。レジスタ回路71
の出力端子Qが、組合わせ回路73に接続され、この組
合わせ回路73で加工または制御されたデータd1が、
レジスタ回路72のデータ入力端子Dに与えられる接続
になっている。そして、レジスタ回路72の出力端子Q
からデータd1が出力されるようになっている。図7
は、図6の動作を説明するタイムチャートであり、この
図7を参照しつつ、順序回路の動作を説明する。
加工したり、制御したりするものであり、ANDゲート
やORゲート等の複数の論理ゲートで構成されている。
入力データdinは、レジスタ回路71のデータ入力端子
Dに与えるられるようになっている。レジスタ回路71
の出力端子Qが、組合わせ回路73に接続され、この組
合わせ回路73で加工または制御されたデータd1が、
レジスタ回路72のデータ入力端子Dに与えられる接続
になっている。そして、レジスタ回路72の出力端子Q
からデータd1が出力されるようになっている。図7
は、図6の動作を説明するタイムチャートであり、この
図7を参照しつつ、順序回路の動作を説明する。
【0027】クロック信号CKの1周期毎に、入力デー
タdinの列DATA1,DATA2,…が順次レジス
タ回路71に入力される。モード信号TSTが“L”の
非活性の状態では、レジスタ回路71の制御端子TRC
にはその“L”が入力されるので、第1の実施形態で説
明したようにレジスタ回路71は、クロック信号CKの
立上りに同期して入力データdinの列DATA1,D
ATA2,…を順次出力する。データdinの列DAT
A1,DATA2,…は、組合わせ回路73に供給さ
れ、ここで加工または制御されたのち、レジスタ回路7
2に順に入力される。レジスタ回路72にはレジスタ回
路71と同じクロックCKとテストモード信号TSTが
入力されている。そのため、各データDATA1,DA
TA2,…の加工または制御されたデータd1の列DA
TA1* ,DATA2* ,…は、クロック信号CKの立
上りに同期すると共に、レジスタ回路71での出力タイ
ミングから1周期遅れて、レジスタ回路72の出力端子
Qから順に出力される。即ち、テストモード信号TST
が“L”のとき、通常の順序回路の動作が行われ、入力
されたデータが組合わせ回路73によって加工または制
御されてレジスタ回路71,72の数分だけ遅延して出
力される。
タdinの列DATA1,DATA2,…が順次レジス
タ回路71に入力される。モード信号TSTが“L”の
非活性の状態では、レジスタ回路71の制御端子TRC
にはその“L”が入力されるので、第1の実施形態で説
明したようにレジスタ回路71は、クロック信号CKの
立上りに同期して入力データdinの列DATA1,D
ATA2,…を順次出力する。データdinの列DAT
A1,DATA2,…は、組合わせ回路73に供給さ
れ、ここで加工または制御されたのち、レジスタ回路7
2に順に入力される。レジスタ回路72にはレジスタ回
路71と同じクロックCKとテストモード信号TSTが
入力されている。そのため、各データDATA1,DA
TA2,…の加工または制御されたデータd1の列DA
TA1* ,DATA2* ,…は、クロック信号CKの立
上りに同期すると共に、レジスタ回路71での出力タイ
ミングから1周期遅れて、レジスタ回路72の出力端子
Qから順に出力される。即ち、テストモード信号TST
が“L”のとき、通常の順序回路の動作が行われ、入力
されたデータが組合わせ回路73によって加工または制
御されてレジスタ回路71,72の数分だけ遅延して出
力される。
【0028】テストモード信号TSTが“H”のときに
は、各レジスタ回路71,72の端子TRCに“H”が
共通に入力されるので、第1の実施形態で説明したよう
に、クロック信号CKが“L”の期間、各レジスタ回路
71,72はデータを透過する。このことを利用し、順
序回路をテストするときには、図7のように、テストモ
ード信号TSTを“H”にすると共に、クロック信号C
Kを所望のタイミングで“L”にする。テストモード信
号TSTが“H”でクロック信号CKが“L”の期間、
入力されたデータdinの列DATA1,DATA2,
…は、レジスタ71を透過して組合わせ回路73に入力
され、該組合わせ回路73で加工または制御されたの
ち、レジスタ回路73へ入力される。データDATA
1,DATA2,…の加工または制御されたデータd1
の列DATA1* ,DATA2* ,…は、レジスタ回路
73を透過して出力される。レジスタ回路72を透過し
て出力されるデータd1の列DATA1* ,DATA2
* ,…は、組合わせ回路73におけるゲート遅延時間T
PD73だけ、データdinの列DATA1,DATA
2,…から遅れる。なお、実際にはレジスタ回路71,
72中のトランスファゲートやイバータ等による遅延あ
るが、これらはゲート遅延時間TPD73に比べて小さい
く、無視できる。このように、テストモード信号TST
を“H”にすると共に、クロック信号CKを“L”にす
ることで、レジスタ回路71,72がないのと等価にな
り、実質的に順序回路を組合わせ回路73のみの回路に
することができる。
は、各レジスタ回路71,72の端子TRCに“H”が
共通に入力されるので、第1の実施形態で説明したよう
に、クロック信号CKが“L”の期間、各レジスタ回路
71,72はデータを透過する。このことを利用し、順
序回路をテストするときには、図7のように、テストモ
ード信号TSTを“H”にすると共に、クロック信号C
Kを所望のタイミングで“L”にする。テストモード信
号TSTが“H”でクロック信号CKが“L”の期間、
入力されたデータdinの列DATA1,DATA2,
…は、レジスタ71を透過して組合わせ回路73に入力
され、該組合わせ回路73で加工または制御されたの
ち、レジスタ回路73へ入力される。データDATA
1,DATA2,…の加工または制御されたデータd1
の列DATA1* ,DATA2* ,…は、レジスタ回路
73を透過して出力される。レジスタ回路72を透過し
て出力されるデータd1の列DATA1* ,DATA2
* ,…は、組合わせ回路73におけるゲート遅延時間T
PD73だけ、データdinの列DATA1,DATA
2,…から遅れる。なお、実際にはレジスタ回路71,
72中のトランスファゲートやイバータ等による遅延あ
るが、これらはゲート遅延時間TPD73に比べて小さい
く、無視できる。このように、テストモード信号TST
を“H”にすると共に、クロック信号CKを“L”にす
ることで、レジスタ回路71,72がないのと等価にな
り、実質的に順序回路を組合わせ回路73のみの回路に
することができる。
【0029】以上のように、この第2の実施形態では、
順序回路中のレジスタ回路に第1の実施形態のレジスタ
回路71,72を適用したので、テストモード信号TS
Tを“L”にすることで、通常の順序回路としての動作
をする。また、切替え信号TSTを“H”にすること
で、エッジトリガのレジスタ回路71,72を、遅延型
ラッチ回路として動作させることができ、入力データを
そのまま透過させることが可能になる。よって、順序回
路を実質的に組合わせ回路73のみの回路にできるの
で、入力データdinに対応する出力データd1をゲー
ト遅延時間TPD73のみの遅れで取り出すことが可能に
なる。そのため、CMOSLSIを出荷する際に該LS
I中のゲートの故障をテストするときに、素早くその結
果が得られる。この効果は、順序回路の回路規模が大き
くなり、使用されるレジスタ回路71,72の数が多け
れば多いほど顕著に現れ、CMOSLSIのテスト時間
を短縮することができる。そのうえ、クロック信号CK
の同期タイミングを考慮する必要がなくなり、回路が複
雑になればなるほど、テストデータの作成が容易にな
る。
順序回路中のレジスタ回路に第1の実施形態のレジスタ
回路71,72を適用したので、テストモード信号TS
Tを“L”にすることで、通常の順序回路としての動作
をする。また、切替え信号TSTを“H”にすること
で、エッジトリガのレジスタ回路71,72を、遅延型
ラッチ回路として動作させることができ、入力データを
そのまま透過させることが可能になる。よって、順序回
路を実質的に組合わせ回路73のみの回路にできるの
で、入力データdinに対応する出力データd1をゲー
ト遅延時間TPD73のみの遅れで取り出すことが可能に
なる。そのため、CMOSLSIを出荷する際に該LS
I中のゲートの故障をテストするときに、素早くその結
果が得られる。この効果は、順序回路の回路規模が大き
くなり、使用されるレジスタ回路71,72の数が多け
れば多いほど顕著に現れ、CMOSLSIのテスト時間
を短縮することができる。そのうえ、クロック信号CK
の同期タイミングを考慮する必要がなくなり、回路が複
雑になればなるほど、テストデータの作成が容易にな
る。
【0030】第3の実施形態 図8は、本発明の第3の実施形態を示すパイプライン回
路の回路図であり、図9は、図8中のレジスタ部82を
示す回路図である。図8のパイプライン回路は、動作速
度がクロック速度の高速と低速の切替えで設定されてプ
ログラムに従ったデータ処理を行うプロセッサに設けら
れたものであり、入力段のレジスタ部81と中間段のレ
ジスタ部82と出力段のレジスタ部83とを備えてい
る。3段のレジスタ部81,82,83の間に、与えら
れたデータの論理演算を行う組合わせ回路84,85が
接続されている。このパイプライン回路を有するプロセ
ッサには、クロック信号CKを入力するクロック端子C
LOCKの他に、モード切替え信号CTLmodを入力
する切替え端子MODが設けられている。クロック端子
CLOCKは、各レジスタ部81〜83のクロック端子
CLKに接続され、切替え端子MODはレジスタ部82
の有する制御端子Tmod に接続されている。
路の回路図であり、図9は、図8中のレジスタ部82を
示す回路図である。図8のパイプライン回路は、動作速
度がクロック速度の高速と低速の切替えで設定されてプ
ログラムに従ったデータ処理を行うプロセッサに設けら
れたものであり、入力段のレジスタ部81と中間段のレ
ジスタ部82と出力段のレジスタ部83とを備えてい
る。3段のレジスタ部81,82,83の間に、与えら
れたデータの論理演算を行う組合わせ回路84,85が
接続されている。このパイプライン回路を有するプロセ
ッサには、クロック信号CKを入力するクロック端子C
LOCKの他に、モード切替え信号CTLmodを入力
する切替え端子MODが設けられている。クロック端子
CLOCKは、各レジスタ部81〜83のクロック端子
CLKに接続され、切替え端子MODはレジスタ部82
の有する制御端子Tmod に接続されている。
【0031】各レジスタ部81,83は、図5と同様
に、4ビットをパラレルに処理する4個のレジスタ回路
でそれぞれ構成されている。各レジスタ部81,83中
の4個のレジスタ回路のクロック端子Cには、クロック
端子CLKからクロック信号CKが共通に与えられる接
続になっている。レジスタ部81の4個のレジスタ回路
から出力された4ビットのデータが組合わせ回路84へ
パラレルに入力される構成であり、組合わせ回路85か
ら転送された4ビットのデータがレジスタ回路83の4
個のレジスタ回路にパラレルに与えられて保持されるよ
うになっている。レジスタ部82は、図9のように4個
のレジスタ回路82−1,82−2,82−3,82−
4を有している。各レジスタ回路82−1〜82−4
は、第1の実施形態で説明した2つの動作モードを持
つ、図1のレジスタ回路でそれぞれ構成されており、こ
れらレジスタ回路82−1〜82−4のクロック端子C
には、クロック端子CKLから共通にクロック信号CK
が与えられる接続になっている。また、各レジスタ回路
82−1〜82−4の制御端子TRCには制御端子Tmo
d を介したモード切替え信号CTLmodが、制御信号
として共通に与えられる接続になっている。各レジスタ
回路82−1〜82−4のデータ入力端子Dには、1ビ
ットのデータD1 〜D4 がそれぞれ与えられ、各出力端
子Qから保持データQ1 〜Q4 が出力されるようになっ
ている。即ち、組合わせ回路84から転送されたパラレ
ルな4ビットのデータが、レジスタ回路82−1〜82
−4を介して組合わせ回路85に提供される構成になっ
ている。
に、4ビットをパラレルに処理する4個のレジスタ回路
でそれぞれ構成されている。各レジスタ部81,83中
の4個のレジスタ回路のクロック端子Cには、クロック
端子CLKからクロック信号CKが共通に与えられる接
続になっている。レジスタ部81の4個のレジスタ回路
から出力された4ビットのデータが組合わせ回路84へ
パラレルに入力される構成であり、組合わせ回路85か
ら転送された4ビットのデータがレジスタ回路83の4
個のレジスタ回路にパラレルに与えられて保持されるよ
うになっている。レジスタ部82は、図9のように4個
のレジスタ回路82−1,82−2,82−3,82−
4を有している。各レジスタ回路82−1〜82−4
は、第1の実施形態で説明した2つの動作モードを持
つ、図1のレジスタ回路でそれぞれ構成されており、こ
れらレジスタ回路82−1〜82−4のクロック端子C
には、クロック端子CKLから共通にクロック信号CK
が与えられる接続になっている。また、各レジスタ回路
82−1〜82−4の制御端子TRCには制御端子Tmo
d を介したモード切替え信号CTLmodが、制御信号
として共通に与えられる接続になっている。各レジスタ
回路82−1〜82−4のデータ入力端子Dには、1ビ
ットのデータD1 〜D4 がそれぞれ与えられ、各出力端
子Qから保持データQ1 〜Q4 が出力されるようになっ
ている。即ち、組合わせ回路84から転送されたパラレ
ルな4ビットのデータが、レジスタ回路82−1〜82
−4を介して組合わせ回路85に提供される構成になっ
ている。
【0032】図10は、図8の動作を示すタイムチャー
トであり、この図10を参照しつつ、第3の実施形態の
パイプライン回路の動作を説明する。なお、図10にお
いて、DATAはレジスタ部81に入力された4ビット
のデータを表し、DATA* はDATAが組合わせ回路
84で加工または制御された4ビットのデータを表し、
DATA**はDATA* が組合わせ回路85で加工また
は制御された4ビットのデータを表している。クロック
信号CKの速度が高速に設定されてプロセッサが高速モ
ードで動作している場合、モード端子MODに与えられ
たモード切替え信号CTLmodは“L”になってい
る。この状態では、図10に示すように、クロック信号
CKの1周期ごとに、順次レジスタ部81にデータDA
TA1,DATA2,…が順に入力され、レジスタ部8
1はクロック信号CKの立上りに同期してデータDAT
A1,DATA2,…を順に出力する。これらのデータ
DATA1,DATA2,…は、組合わせ回路84で加
工または制御されてデータDATA* 1,DATA
* 2,…になり、該データDATA* 1,DATA
* 2,…がレジスタ部82に順に転送される。レジスタ
部82の各レジスタ回路82−1〜82−4のクロック
端子Cには、レジスタ部81と同じクロック信号CKが
入力されると共に、制御端子TRCには“L”が入力さ
れているので、レジスタ部81中の4個のレジスタ回路
と同様に、クロック信号CKに同期し、かつ、レジスタ
部81の出力タイミングから1クロック周期遅れて、デ
ータDATA* 1,DATA* 2,…が順次出力され
る。
トであり、この図10を参照しつつ、第3の実施形態の
パイプライン回路の動作を説明する。なお、図10にお
いて、DATAはレジスタ部81に入力された4ビット
のデータを表し、DATA* はDATAが組合わせ回路
84で加工または制御された4ビットのデータを表し、
DATA**はDATA* が組合わせ回路85で加工また
は制御された4ビットのデータを表している。クロック
信号CKの速度が高速に設定されてプロセッサが高速モ
ードで動作している場合、モード端子MODに与えられ
たモード切替え信号CTLmodは“L”になってい
る。この状態では、図10に示すように、クロック信号
CKの1周期ごとに、順次レジスタ部81にデータDA
TA1,DATA2,…が順に入力され、レジスタ部8
1はクロック信号CKの立上りに同期してデータDAT
A1,DATA2,…を順に出力する。これらのデータ
DATA1,DATA2,…は、組合わせ回路84で加
工または制御されてデータDATA* 1,DATA
* 2,…になり、該データDATA* 1,DATA
* 2,…がレジスタ部82に順に転送される。レジスタ
部82の各レジスタ回路82−1〜82−4のクロック
端子Cには、レジスタ部81と同じクロック信号CKが
入力されると共に、制御端子TRCには“L”が入力さ
れているので、レジスタ部81中の4個のレジスタ回路
と同様に、クロック信号CKに同期し、かつ、レジスタ
部81の出力タイミングから1クロック周期遅れて、デ
ータDATA* 1,DATA* 2,…が順次出力され
る。
【0033】データDATA* 1,DATA* 2,…
は、組合わせ回路85によって加工または制御されてデ
ータDATA**1,DATA**2,…になる。データD
ATA**1,DATA**2,…は、順にレジスタ部83
に入力される。レジスタ部83中の4個のレジスタ回路
は、クロック信号CKの立上りに同期し、データDAT
A**1,DATA**2,…をレジスタ部82の出力タイ
ミングから1クロック周期遅れて順次出力する。即ち、
この高速の動作モードのときにはパイプライン回路は通
常の動作を行い、パイプライン回路に入力されたデータ
DATAは、組合わせ回路84,85によって加工また
は制御されると共に、レジスタ部81,〜83の数だけ
遅延して出力される。一方、クロック信号CKの速度が
低速に設定され、プロセッサが低速モードで動作する場
合、モード端子MODに与えられたモード切替え信号C
TLmodは活性化した“H”になって与えられる。こ
の場合にも、レジスタ部81及び組合わせ回路84を介
してデータDATA1,DATA2,…がDATA
* 1,DATA* 2,…になり、それらが順にレジスタ
部82に与えられる。ここまでは、高速モードと同じ動
作が行われる。ところが、モード切替え信号CTLmo
dが“H”なので、レジスタ部82中の各レジスタ回路
82−1〜82−4の制御端子TRCは“H”になって
いる。この状態において、クロック信号CKのレベルが
“L”の期間、各レジスタ回路82−1〜82−4は、
第1の実施形態で説明したようにデータをそれぞれ透過
し、クロック信号CKが“H”に遷移するときに入力さ
れたデータを保持する。
は、組合わせ回路85によって加工または制御されてデ
ータDATA**1,DATA**2,…になる。データD
ATA**1,DATA**2,…は、順にレジスタ部83
に入力される。レジスタ部83中の4個のレジスタ回路
は、クロック信号CKの立上りに同期し、データDAT
A**1,DATA**2,…をレジスタ部82の出力タイ
ミングから1クロック周期遅れて順次出力する。即ち、
この高速の動作モードのときにはパイプライン回路は通
常の動作を行い、パイプライン回路に入力されたデータ
DATAは、組合わせ回路84,85によって加工また
は制御されると共に、レジスタ部81,〜83の数だけ
遅延して出力される。一方、クロック信号CKの速度が
低速に設定され、プロセッサが低速モードで動作する場
合、モード端子MODに与えられたモード切替え信号C
TLmodは活性化した“H”になって与えられる。こ
の場合にも、レジスタ部81及び組合わせ回路84を介
してデータDATA1,DATA2,…がDATA
* 1,DATA* 2,…になり、それらが順にレジスタ
部82に与えられる。ここまでは、高速モードと同じ動
作が行われる。ところが、モード切替え信号CTLmo
dが“H”なので、レジスタ部82中の各レジスタ回路
82−1〜82−4の制御端子TRCは“H”になって
いる。この状態において、クロック信号CKのレベルが
“L”の期間、各レジスタ回路82−1〜82−4は、
第1の実施形態で説明したようにデータをそれぞれ透過
し、クロック信号CKが“H”に遷移するときに入力さ
れたデータを保持する。
【0034】各組合わせ回路84,85におけるゲート
遅延時間をそれぞれTPD84,TPD85とし、レジスタ
回路82−1〜82−4のトランスファゲート及びイン
バータの遅延は遅延時間をTPD84,TPD85に比べる
と無視できるものとすると、クロック周期>TPD84+
TPD85、かつクロック信号CKが“L”である時間>
TPD85であれば、レジスタ部82の出力する例えばD
ATA* 1は、組合わせ回路85によって加工または制
御されてDATA**1になり、次にクロック信号CKが
立上るまでにレジスタ部83に転送される。DATA*
2,DATA*3,…も同様である。よって、レジスタ
部83から順次出力されるデータDATA**1,DAT
A**2,…は、レジスタ部81の出力タイミングから1
クロック遅れて出力される。つまり、この場合における
パイプライン回路の段数は、2段になり、レジスタ部8
2はあたかも存在しないかのように動作する。以上のよ
うに、この第3の実施形態では、パイプライン回路の中
間段に設けられるレジスタ部82を第1の実施形態のレ
ジスタ回路82−1〜82−4で構成したので、クロッ
ク信号CKを高速にして高速モードでプロセッサを動作
させるときには、モード切替え信号CTLmodを
“L”にしておけば、従来と同様のパイプライン回路の
動作を行う。クロックCKを低速にして低速モードでプ
ロセッサを動作させる場合には、モード切替え信号CT
Lmodを“H”にしておけば、クロック信号CKが
“L”のときに、レジスタ回路82−1〜82−4がデ
ータを透過するので、パイプライン回路の段数を2段に
減じることができる。結果的に、その段数を減じた分だ
け処理速度が早くなる。
遅延時間をそれぞれTPD84,TPD85とし、レジスタ
回路82−1〜82−4のトランスファゲート及びイン
バータの遅延は遅延時間をTPD84,TPD85に比べる
と無視できるものとすると、クロック周期>TPD84+
TPD85、かつクロック信号CKが“L”である時間>
TPD85であれば、レジスタ部82の出力する例えばD
ATA* 1は、組合わせ回路85によって加工または制
御されてDATA**1になり、次にクロック信号CKが
立上るまでにレジスタ部83に転送される。DATA*
2,DATA*3,…も同様である。よって、レジスタ
部83から順次出力されるデータDATA**1,DAT
A**2,…は、レジスタ部81の出力タイミングから1
クロック遅れて出力される。つまり、この場合における
パイプライン回路の段数は、2段になり、レジスタ部8
2はあたかも存在しないかのように動作する。以上のよ
うに、この第3の実施形態では、パイプライン回路の中
間段に設けられるレジスタ部82を第1の実施形態のレ
ジスタ回路82−1〜82−4で構成したので、クロッ
ク信号CKを高速にして高速モードでプロセッサを動作
させるときには、モード切替え信号CTLmodを
“L”にしておけば、従来と同様のパイプライン回路の
動作を行う。クロックCKを低速にして低速モードでプ
ロセッサを動作させる場合には、モード切替え信号CT
Lmodを“H”にしておけば、クロック信号CKが
“L”のときに、レジスタ回路82−1〜82−4がデ
ータを透過するので、パイプライン回路の段数を2段に
減じることができる。結果的に、その段数を減じた分だ
け処理速度が早くなる。
【0035】なお、本発明は、上記実施形態に限定され
ず種々の変形が可能である。その変形例としては、例え
ば次の(1)から(3)のようなものがある。 (1) 第1の実施形態では、クロック信号CKをマス
ターラッチ回路部40に与えるクロック信号CKm1,C
Km2と、スレーブラッチ回路部に与えるクロック信号C
Ks1,CKs2に分け、クロック信号CKs1,CKs2をO
Rゲート62でマスクすることにより、レジスタ回路を
遅延型ラッチにする構成であるが、ORゲート62以外
にも、排他的論理輪回路を使ってクロック信号CKs1,
CKs2のレベルを反転させてもよい。この場合も、第1
の実施形態と同様の効果が得られる。また、スレーブラ
ッチ回路部50側でなく、マスターラッチ回路部40の
方のクロック信号CKm1,CKm2に対してマスク或いは
反転を行うことでも、第1の実施形態と同様の効果が得
られる。
ず種々の変形が可能である。その変形例としては、例え
ば次の(1)から(3)のようなものがある。 (1) 第1の実施形態では、クロック信号CKをマス
ターラッチ回路部40に与えるクロック信号CKm1,C
Km2と、スレーブラッチ回路部に与えるクロック信号C
Ks1,CKs2に分け、クロック信号CKs1,CKs2をO
Rゲート62でマスクすることにより、レジスタ回路を
遅延型ラッチにする構成であるが、ORゲート62以外
にも、排他的論理輪回路を使ってクロック信号CKs1,
CKs2のレベルを反転させてもよい。この場合も、第1
の実施形態と同様の効果が得られる。また、スレーブラ
ッチ回路部50側でなく、マスターラッチ回路部40の
方のクロック信号CKm1,CKm2に対してマスク或いは
反転を行うことでも、第1の実施形態と同様の効果が得
られる。
【0036】(2) 第2の実施形態では、説明の簡単
化のために2個のレジスタ回路71,72を用いた順序
回路を示したが、実際にはLSI内部のエッジトリガの
レジスタ回路のすべてを対象とすることができ、さらに
多くのレジスタ回路71,72を有する順序回路に対し
てテストを行う場合も、第2の実施形態と同様の効果が
得られる。 (3) 第3の実施形態では、パイプラインの段数が3
段とし、レジスタ部82中のレジスタ回路82−1〜8
2−4のみを図1のレジスタ回路にしているが、クロッ
ク信号CKの周期と、両側の組合わせ回路84,85の
ゲート遅延時間の関係が、(クロック信号CKの周期)
>(組合わせ回路のゲート遅延時間)、及び(使用する
レジスタ回路のデータの透過時間)>(使用するレジス
タとさらに後段のレジスタ回路に挟まれた組合わせ回路
のゲート遅延時間)の関係が保てれば、もっと多段の構
成であってもよく。中間に設けられたレジスタ回路を第
1の実施形態と同様のレジスタ回路で構成すれば、第3
の実施形態と同様の効果が得られる。
化のために2個のレジスタ回路71,72を用いた順序
回路を示したが、実際にはLSI内部のエッジトリガの
レジスタ回路のすべてを対象とすることができ、さらに
多くのレジスタ回路71,72を有する順序回路に対し
てテストを行う場合も、第2の実施形態と同様の効果が
得られる。 (3) 第3の実施形態では、パイプラインの段数が3
段とし、レジスタ部82中のレジスタ回路82−1〜8
2−4のみを図1のレジスタ回路にしているが、クロッ
ク信号CKの周期と、両側の組合わせ回路84,85の
ゲート遅延時間の関係が、(クロック信号CKの周期)
>(組合わせ回路のゲート遅延時間)、及び(使用する
レジスタ回路のデータの透過時間)>(使用するレジス
タとさらに後段のレジスタ回路に挟まれた組合わせ回路
のゲート遅延時間)の関係が保てれば、もっと多段の構
成であってもよく。中間に設けられたレジスタ回路を第
1の実施形態と同様のレジスタ回路で構成すれば、第3
の実施形態と同様の効果が得られる。
【0037】
【発明の効果】以上詳細に説明したように、第1の発明
によれば、マスターラッチ回路部とスレーブラッチ回路
部とを有してエッジトリガのレジスタとして動作するレ
ジスタ回路に、クロック制御回路部を設けている。クロ
ック制御回路部は、マスターラッチ回路部とスレーブラ
ッチ回路部に与えるクロック信号をわけ、外部からの制
御信号に基づき、マスターラッチ回路部或いはスレーブ
ラッチ回路部に与えるクロック信号のレベルを不動にす
るかまたは反転する。そのため、制御信号のレベルに応
じて、レジスタ回路をエッジトリガのレジスタとして動
作させることと、遅延型ラッチ回路として動作させるこ
とが可能になる。
によれば、マスターラッチ回路部とスレーブラッチ回路
部とを有してエッジトリガのレジスタとして動作するレ
ジスタ回路に、クロック制御回路部を設けている。クロ
ック制御回路部は、マスターラッチ回路部とスレーブラ
ッチ回路部に与えるクロック信号をわけ、外部からの制
御信号に基づき、マスターラッチ回路部或いはスレーブ
ラッチ回路部に与えるクロック信号のレベルを不動にす
るかまたは反転する。そのため、制御信号のレベルに応
じて、レジスタ回路をエッジトリガのレジスタとして動
作させることと、遅延型ラッチ回路として動作させるこ
とが可能になる。
【0038】第2の発明は、順次回路中のレジスタ回路
を第1の発明のレジスタ回路で構成している。そのた
め、制御信号として活性化したテストモード信号をレジ
スタ回路へ与えることにより、該レジスタ回路をデータ
が透過するようにでき、組合わせ回路のみの回路にでき
る。そのため、順序回路の故障をテストする時間が短縮
できる。さらに、クロック信号の同期タイミングを考慮
する必要がなくなり、回路が複雑になればなるほど、テ
ストデータの作成が容易になる第3の発明は、プロセッ
サのパイプライン回路に用いられ、両側に接続した組合
わせ回路におけるデータ転送の遅延時間をクロック信号
の高速時の周期よりも短くなるようにそれぞれ設定する
レジスタ回路を、第1の発明のレジスタ回路で構成した
ので、プロセッサを低速で動作させるときに、活性化し
たモード切替え信号を制御信号としてそのレジスタ回路
に与えることにより、パイプライン回路におけるデータ
転送を早くすることが可能になり、プロセッサの速度を
はやくできる。
を第1の発明のレジスタ回路で構成している。そのた
め、制御信号として活性化したテストモード信号をレジ
スタ回路へ与えることにより、該レジスタ回路をデータ
が透過するようにでき、組合わせ回路のみの回路にでき
る。そのため、順序回路の故障をテストする時間が短縮
できる。さらに、クロック信号の同期タイミングを考慮
する必要がなくなり、回路が複雑になればなるほど、テ
ストデータの作成が容易になる第3の発明は、プロセッ
サのパイプライン回路に用いられ、両側に接続した組合
わせ回路におけるデータ転送の遅延時間をクロック信号
の高速時の周期よりも短くなるようにそれぞれ設定する
レジスタ回路を、第1の発明のレジスタ回路で構成した
ので、プロセッサを低速で動作させるときに、活性化し
たモード切替え信号を制御信号としてそのレジスタ回路
に与えることにより、パイプライン回路におけるデータ
転送を早くすることが可能になり、プロセッサの速度を
はやくできる。
【図1】本発明の第1の実施形態を示すレジスタ回路の
回路図である。
回路図である。
【図2】従来のレジスタ回路を示す回路図である。
【図3】従来のレジスタ回路を用いた順序回路を示す回
路図である。
路図である。
【図4】従来のレジスタ回路を用いた3段のパイプライ
ン回路を示すブロック図である。
ン回路を示すブロック図である。
【図5】図4中のレジスタ部31〜33を示す回路図で
ある。
ある。
【図6】本発明の第2の実施形態を示すレジスタ回路を
用いた順序回路の回路図である。
用いた順序回路の回路図である。
【図7】図6の動作を説明するタイムチャートである。
【図8】本発明の第3の実施形態を示すパイプライン回
路の回路図である。
路の回路図である。
【図9】図8中のレジスタ部82を示す回路図である。
【図10】図8の動作を示すタイムチャートである。
40 マスターラ
ッチ回路部 50 スレーブラ
ッチ回路部 60 クロック制
御回路部 71,72,82−1〜82−4 レジスタ回
路 73,84,85 組合わせ回
路 81〜83 レジスタ部 CK,CKm1,CKm2,CKs1,CKs2 クロック信
号 CTL 制御信号 TST テストモー
ド切替え信号 CTLmod モード切替
え信号
ッチ回路部 50 スレーブラ
ッチ回路部 60 クロック制
御回路部 71,72,82−1〜82−4 レジスタ回
路 73,84,85 組合わせ回
路 81〜83 レジスタ部 CK,CKm1,CKm2,CKs1,CKs2 クロック信
号 CTL 制御信号 TST テストモー
ド切替え信号 CTLmod モード切替
え信号
Claims (3)
- 【請求項1】 第1のレベル及び第2のレベルの2値が
交互に繰り返されるクロック信号を入力し、該クロック
信号が第1のレベルの期間に与えられたデータを該クロ
ック信号が第2のレベルの期間に保持するマスターラッ
チ回路部と、 前記マスターラッチ回路部に接続され、前記クロック信
号を入力し、該クロック信号が前記第2のレベルの期間
に前記マスターラッチ回路部から与えられたデータを該
クロック信号が第1のレベルの期間に保持するスレーブ
ラッチ回路部とを備え、 前記クロック信号が第1のレベルから第2のレベルに遷
移するエッジに同期して前記スレーブラッチ回路部の出
力端子から前記データを出力し、該クロック信号の次の
周期の該エッジがくるまで該データを保持するエッジト
リガのレジスタ回路において、 前記クロック信号を前記マスターラッチ回路部に入力す
る第1のクロック信号と前記スレーブラッチ回路部に入
力する第2のクロック信号に分岐し、外部から活性化し
た制御信号が与えられたときに、該第1のクロック信号
または該第2のクロック信号のうちのいずれか一方のレ
ベルを不動にするかまたは反転させるクロック制御回路
部を設けたことを特徴とするレジスタ回路。 - 【請求項2】 第1のレベル及び第2のレベルの2値が
交互に繰り返されるクロック信号を入力し、該クロック
信号が第1のレベルの期間に与えられたデータを該クロ
ック信号が第2のレベルの期間に保持するマスターラッ
チ回路部と、前記マスターラッチ回路部に接続され、前
記クロック信号を入力し、該クロック信号が前記第2の
レベルの期間に前記マスターラッチ回路部から与えられ
たデータを該クロック信号が第1のレベルの期間に保持
するスレーブラッチ回路部とを有し、前記クロック信号
が第1のレベルから第2のレベルに遷移するエッジに同
期して前記スレーブラッチ回路部の出力端子から前記デ
ータを出力し、該クロック信号の次の周期の該エッジが
くるまで該データを保持するエッジトリガの任意数のレ
ジスタ回路と、 前記レジスタ回路の間に接続され、与えられたデータに
対する加工または制御を行う組合わせ回路とを、備えた
順序回路において、 前記レジスタ回路は、前記組合わせ回路の故障の有無を
テストする際に、前記制御信号として活性化したテスト
モード信号が与えられる請求1記載のレジスタ回路で構
成したことを特徴とする順序回路。 - 【請求項3】 動作速度がクロック信号の速度の高速と
低速の切替えで設定され、その設定された動作速度でプ
ログラムに従ったデータ処理を行うプロセッサに設けら
れ、前記データに対する加工または制御を行う複数の組
合わせ回路と、前記複数の組合わせ回路の間に接続さ
れ、両側に接続した該組合わせ回路におけるデータ転送
の遅延時間を前記クロック信号の高速時の周期よりも短
くなるようにそれぞれ設定する任意数のレジスタ回路と
を、備えたパイプライン回路において、 前記レジスタ回路は、前記クロック信号が低速のときに
は活性化したモード切替え信号が前記制御信号として与
えられる請求項1記載のレジスタ回路で構成したことを
特徴とするパイプライン回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8266365A JPH10112635A (ja) | 1996-10-07 | 1996-10-07 | レジスタ回路とそれを用いた順序回路及びパイプライン回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8266365A JPH10112635A (ja) | 1996-10-07 | 1996-10-07 | レジスタ回路とそれを用いた順序回路及びパイプライン回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH10112635A true JPH10112635A (ja) | 1998-04-28 |
Family
ID=17429938
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8266365A Withdrawn JPH10112635A (ja) | 1996-10-07 | 1996-10-07 | レジスタ回路とそれを用いた順序回路及びパイプライン回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH10112635A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2002047267A1 (fr) * | 2000-12-04 | 2002-06-13 | Hitachi, Ltd | Dispositif à circuit imprimé à semi-conducteur |
WO2004038917A1 (ja) * | 2002-10-25 | 2004-05-06 | Renesas Technology Corp. | 半導体集積回路 |
JP2006339948A (ja) * | 2005-06-01 | 2006-12-14 | Renesas Technology Corp | パルスラッチ回路及び半導体集積回路 |
CN113381736A (zh) * | 2021-06-25 | 2021-09-10 | 上海威固信息技术股份有限公司 | 一种高吞吐率的流水线电路 |
-
1996
- 1996-10-07 JP JP8266365A patent/JPH10112635A/ja not_active Withdrawn
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2002047267A1 (fr) * | 2000-12-04 | 2002-06-13 | Hitachi, Ltd | Dispositif à circuit imprimé à semi-conducteur |
WO2004038917A1 (ja) * | 2002-10-25 | 2004-05-06 | Renesas Technology Corp. | 半導体集積回路 |
JP2006339948A (ja) * | 2005-06-01 | 2006-12-14 | Renesas Technology Corp | パルスラッチ回路及び半導体集積回路 |
US7411413B2 (en) | 2005-06-01 | 2008-08-12 | Renesas Technology Corp. | Pulse latch circuit and semiconductor integrated circuit |
US7768294B2 (en) | 2005-06-01 | 2010-08-03 | Renesas Technology Corp. | Pulse latch circuit and semiconductor integrated circuit |
CN113381736A (zh) * | 2021-06-25 | 2021-09-10 | 上海威固信息技术股份有限公司 | 一种高吞吐率的流水线电路 |
CN113381736B (zh) * | 2021-06-25 | 2023-11-21 | 上海威固信息技术股份有限公司 | 一种高吞吐率的流水线电路 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040106 |