JPH10112195A - 非揮発性メモリ装置 - Google Patents
非揮発性メモリ装置Info
- Publication number
- JPH10112195A JPH10112195A JP20584497A JP20584497A JPH10112195A JP H10112195 A JPH10112195 A JP H10112195A JP 20584497 A JP20584497 A JP 20584497A JP 20584497 A JP20584497 A JP 20584497A JP H10112195 A JPH10112195 A JP H10112195A
- Authority
- JP
- Japan
- Prior art keywords
- program
- voltage
- line
- select
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
- G11C16/3468—Prevention of overerasure or overprogramming, e.g. by verifying whilst erasing or writing
- G11C16/3481—Circuits or methods to verify correct programming of nonvolatile memory cells whilst programming is in progress, e.g. by detecting onset or cessation of current flow in cells and using the detector output to terminate programming
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
- G11C11/5628—Programming or writing circuits; Data input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
- G11C11/5628—Programming or writing circuits; Data input circuits
- G11C11/5635—Erasing circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0491—Virtual ground arrays
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
- G11C16/3468—Prevention of overerasure or overprogramming, e.g. by verifying whilst erasing or writing
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
- G11C2211/561—Multilevel memory cell aspects
- G11C2211/5613—Multilevel memory cell with additional gates, not being floating or control gates
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
がら同時にプログラムとしきい値電圧状態をモニタリン
グできる非揮発性メモリ装置を提供すること。 【解決手段】 セルは、ソース、ドレイン、チャンネル
領域、セル選択とプログラムを行うプログラム/選択ゲ
ート、電荷を蓄積するフローティングゲート、フローテ
ィングゲートからプログラム/選択ゲートへの電荷の流
れを制御するコントロールゲートを備えている。このセ
ルをプログラム/選択ゲートに電圧を供給するプログラ
ム/選択ラインとビットラインとでマトリックス状に形
成される矩形領域に配置し、かつコントロールゲートに
電圧を加えるコントロールラインがビットラインに隣接
して同方向に配列されている。
Description
置に関するものである。
ッシュメモリカードのような非揮発性メモリの応用が拡
大され、この非揮発性メモリに関する研究開発が要求さ
れている。一般に、EEPROM、Flash EEP
ROM等の非揮発性半導体メモリをデータ記憶メディア
として使用しようとする時の一番大きな問題はメモリの
ビット当たりの値段が非常に高いということである。
又、携帯型製品への応用のためには低消費電力のチップ
が要求される。ビット当たりの値段を低くするための方
法として最近マルチビットセルに関する研究が活発に行
われている。
リセルの個数と一対一の対応関係にある。一方、マルチ
ビットセルはメモリセル1つに2ビット以上のデータを
格納することができる。したがって、メモリセルのサイ
ズを増加させず、同チップ面積にデータの記憶集積度を
大きく高めることができる。マルチビットセルを実現す
るためには各メモリセルに3つ以上の異なるしきい値電
圧レベルでプログラムしなければならない。例えば、セ
ル当たり2ビットのデータを記憶させるためには22 =
4、即ち、4段階のしきい値レベルに各セルをプログラ
ムできなければならない。この4段階のしきい値電圧レ
ベルは論理的には00、01、10、11の各ロジック
状態に対応される。
て一番大きな課題は各しきい値電圧レベルが統計的に分
布するという点である。したがって、それぞれのしきい
値レベルを正確に調節して分布をより減少させればより
多くのレベルをプログラムでき、セル当たりのビット数
も増加させることができる。上記のしきい値電圧の分布
を減少させるための一方法として、一般に、プログラム
と検証を繰り返してプログラムを行う方法を用いてい
る。この方法では、所望のしきい値レベルに非揮発性メ
モリセルをプログラムするために一連のプログラム電圧
パルスをセルに印加する。セルの所望のしきい値レベル
に到達したかどうかを検証するために各電圧パルスの間
に読み出し過程が行われる。その検証中に、検証された
しきい値レベルが所望のしきい値レベル値に到達したと
きプログラム過程をストップする。このようなプログラ
ムと検証を繰り返し行う方式においては、有限なプログ
ラム電圧パルス幅によってしきい値レベルのエラー分布
を小さくしにくい。更に、上記のプログラムと検証を繰
り返すアルゴリズムを回路に具現することになるので、
チップの周辺回路の面積が増加する。更に、上記の反復
的方法は、プログラムの時間が長くなるという短所があ
る。
Disk社のR.Cerneaは、プログラムしながら
検証する方法を紹介した。図1(A)は、上記の特許に
記述された非揮発性メモリのシンボルであり、同時に回
路図である。図1(A)に示すように、その非揮発性メ
モリセルは、コントロールゲート1、フローティングゲ
ート2、ソース3、チャンネル領域4、及びドレイン5
で構成される。プログラムが生じるだけの電圧をコント
ロールゲート1及びドレイン5に印加すると、プログラ
ムされると同時にドレイン5とソース3との間に電流が
流れる。その電流を所与の基準電流と比較して、基準電
流より同じ、又は小さい値に到達するとプログラム完了
信号を発生させる。このような過程は、図1(B)によ
く示されている。
動的にプログラム状態を検証するので、プログラムと検
証を繰り返す反復技法の短所を補うことができる。しか
し、上記の方法では、プログラム動作のためのプログラ
ムゲートを使用しないだけでなく、プログラム電流経路
とセンシング(又は、検証)電流経路とが完全に分離さ
れていない。更に、メモリセルのコントロールゲートに
印加される電圧でしきい値レベルを調節していない。し
たがって、プログラム動作とセンシング動作をおのおの
最適にすることが困難である。又、プログラム電流とモ
ニタリング電流が分離されていないため、セルのしきい
値電圧を直接的に制御することができない。
おいては、メモリセルの各端子に印加する電圧を固定さ
せ、各レベルに対応する基準電流を変化させるようにし
てマルチレベルのプログラムを行った。このような技法
では、図1(B)に示すように、検証の基準電流は一般
にセルのしきい値電圧と必ずしも正確に対応しておら
ず、更に線形的な関係も有しない。よって、上記の従来
技術のような電流制御方式では、直接的、効果的にセル
のしきい値電圧レベルをマルチレベルに制御し難いとい
う短所がある。このような問題点を解決するために、本
発明者は、セルのコントロールゲートに印加される電圧
でセルのしきい値電圧を正確に制御できる電圧制御方式
のプログラム方法を提案したことがある(米国特許出願
08/542,651)。この方法に従うと、セルのし
きい値電圧のシフトはコントロールゲート電圧のシフト
と正確に一致する。したがって、しきい値電圧を理想的
に調節できるようになった。
時点でトランジスタのチャンネルがオンされて電流が流
れ、プログラムが進むにつれ基準電流に到達するまでド
レインでの電流が減少する。したがって、プログラムの
初期に最大電流が流れ、その後プログラムの電流が減少
する。すなわち初期電力消耗が生じる。
EPROMのセルの構造は、チャンネル領域上のフロー
ティングゲート位置によって大きく2種類に分けられ
る。一つは、セルのチャンネル領域上にフローティング
ゲートが完全に覆われている単純積層ゲート構造であ
り、もう一つは、フローティングゲートがソースとドレ
インとの間のチャンネル領域上の一部だけ覆っているチ
ャンネル分離型構造である。上記チャンネル分離型構造
でチャンネル領域のフローティングゲートで覆われてい
ない領域は選択トランジスタと呼ばれる。この選択トラ
ンジスタとフローティングゲートトランジスタとが同チ
ャンネル領域に直列に連結されて1つのメモリセルを構
成する。このようなチャンネル分離型セルは、さらに選
択トランジスタの形成方式によって2種類に区分でき
る。フローティングゲートトランジスタのコントロール
ゲート電極と選択トランジスタのゲート電極とが同一で
ある構造の併合ゲート分離型セル(merged-split-gate
cell)と、フローティングゲートトランジスタのコント
ロールゲート電極と選択トランジスタのゲート電極とが
分離されたゲート分離型セル(split-gate-cell)がそれ
らである。上記選択トランジスタは、過剰消去問題を防
止し、無接触仮想接地アレイ(contactless virtual g
round array)の構成を容易にするため導入された。特
に、ゲート分離型セルは、上記の目的の以外にソース側
からのホットエレクトロンの注入が容易であるようにす
るため導入された。
る従来の非揮発性メモリセルを示す図であり、図2
(B)は、チャンネル分離型構造を有する従来の非揮発
性メモリセルを示す図である。図2(A)と図2(B)
は、従来の非揮発性メモリセルの構造を示すと共にプロ
グラムと消去過程も示している。図2(A)において、
参照番号6はコントロールゲート、7はフローティング
ゲート、8はソース、9はドレイン、10はチャンネル
領域、11は消去用ゲートを指示する。図2(B)にお
いて、参照番号13はコントロールゲート、14はフロ
ーティングゲート、15はソース、16はドレイン、1
7はチャンネル領域、18は消去用ゲートを示す。図2
(A)と図2(B)に従うと、プログラム動作時には消
去ゲート11、18は不必要なゲートであるため、図2
(A)と図2(B)の従来のセルはプログラム動作時に
は実質的に2重ポリゲート構造と同一になる。結局、今
までの先行技術においては、全てプログラム動作時にコ
ントロールゲートと、ソース又はドレインのいずれかま
たは双方の電極だけでプログラムを行うので、メモリセ
ルの内部でプログラム電流経路と検証(又はセンシン
グ)電流経路を分離し難かった。そのため、直接的、且
つ効果的にマルチレベルを設定し難いという短所があっ
た。
レクトロン注入メカニズムをプログラム方式として使用
している。特に、上記の併合ゲート分離型セルはドレイ
ン側からのホットエレクトロンの注入を利用し、ゲート
分離型セルはソース側からのホットエレクトロン注入を
利用する。又、消去は他のEEPROMと同様にファウ
ラ−ノルドハイムトンネリングを利用する。ところが、
ホットエレクトロン注入のメカニズムを用いるチャンネ
ル分離型セルは、プログラム動作電流による電力消耗が
トンネリングの場合より大きい。さらに、併合ゲート分
離型セルはホットキャリヤ注入効率を高めるためにドレ
イン領域に二重の2種のイオン注入を行うべきであり、
分離型ゲートセルはホットキャリヤ注入効率を高めると
共に初期の読み出し電流を適切し、又、酸化膜の劣化に
よる読み出し電流の劣化を防止できるように選択トラン
ジスタとフローティングゲートトランジスタとの間の酸
化膜の厚さを最適にしなければならないという困難さが
ある。
電子の注入(プログラム=データ書き込み)は、チャン
ネルに隣接するゲート酸化膜を介して前記のホットキャ
リヤ注入を行い、電子の消去(データ削除)は、選択ゲ
ートやコントロールゲートでない第3のゲートを介して
行う、又はチャンネルに隣接するゲート酸化膜を介して
行う、又はコントロールゲートを介して行っていた。
又、本発明人が既出願した非揮発性メモリセルとプログ
ラム方法(米国出願番号:08/537,327)は、
前記した電圧制御方式のプログラム方法を適用すること
に適切なセルであるが、やはりプログラム電流消耗が伴
われるという短所が残っている。
レベル又はマルチレベルのプログラム中に同時検証可能
であるだけでなく、特にプログラムの初期にセルがオフ
され、プログラムが進行している間にセルのチャンネル
状態をモニタリングし、セルがオンされた後に決められ
たチャンネル状態でプログラムを中止させる非揮発性メ
モリ装置を提供することにある。本発明の他の目的は、
2段レベル又はマルチレベルのプログラム時に各しきい
値電圧のレベルをコントロールゲートに印加される電圧
に調節し、各しきい値レベルとそれに相応するコントロ
ールゲートの印加電圧は互いに線形的な関係にある非揮
発性メモリ装置を提供することにある。本発明の他の目
的は、プログラムと消去動作とが全てトンネリングを利
用する改善されたチャンネル分離型の非揮発性メモリ装
置を提供することにある。本発明の他の目的は、プログ
ラム動作中の電流の消耗を最小にしながら同時にプログ
ラムとしきい値電圧状態をモニタリングできる非揮発性
メモリ装置を提供することにある。
めに、本発明によれば、複数のプログラム/選択ライン
が行方向に一定の間隙で配列され、複数のビットライン
がプログラム/選択ラインと直交するように列方向に一
定の間隙で配列される。さらに複数のコントロールライ
ンがビットラインに隣接して同方向に配列される。ビッ
トラインとプログラム/選択ラインは複数の矩形の領域
をマトリックス状に形成する。その各矩形の領域内にセ
ルが1つずつ配置され、同行のセルのコントロールゲー
トは同じコントロールラインに共通に接続される。同列
のセルのプログラム/選択ゲートは同じプログラム/選
択ラインに共通に接続され、一セルのソース(又は、ド
レイン)は行方向に隣接する他のセルのドレイン(又
は、ソース)と同じビットラインに共通に接続される。
非揮発性メモリセルの回路図である。非揮発性メモリセ
ルは、プログラムのためのセルの選択及び外部から供給
される電荷キャリアを用いて少なくとも2つのレベルの
マルチプログラムを行うプログラム/選択ゲート31
と、消去時に電荷キャリアを格納し、プログラム時に前
記プログラム/選択ゲートに前記電荷キャリアを供給す
るフローティングゲート32と、プログラム時にフロー
ティングゲートから前記プログラム/選択ゲートに供給
する電荷キャリアの量を制御するコントロールゲート3
3とを備えている。さらにフローティングゲート32、
プログラム/選択ゲート31、チャンネル領域38、ソ
ース36及びドレイン27で構成され、消去時にチャン
ネル領域を介してフローティングゲートに電荷キャリア
を蓄積し、プログラム時にフローティングゲートからプ
ログラム/選択ゲート31に供給する電荷キャリアの量
を検証するトランジスタ部とを備える。
リセルを機能的に示す回路図である。非揮発性メモリセ
ルは、プログラム/選択ゲート31と、消去時にネガテ
ィブ電荷(電子)を蓄積して一番高いしきい値電圧値に
設定し、蓄積されたネガティブ電荷をプログラム時にプ
ログラム/選択ゲート31に供給するフローティングゲ
ート32と、プログラムのためにフローティングゲート
32からプログラム/選択ゲート31に与えられる電荷
の量を制御するコントロールゲート33と、消去時にフ
ローティングゲート32に電子を蓄積して一番高いしき
い値電圧値を有するストレージトランジスタ34と、プ
ログラムの初期にセルを選択し、プログラム中、前記フ
ローティングゲート32からプログラム/選択ゲート3
1に供給される電子の量を検証する選択トランジスタ3
5とを備える。
4は、前記フローティングゲート32と、ソース36
と、ドレイン37と、及びソース36とドレイン37と
の間に位置されたチャンネル領域38とを備える。又、
選択トランジスタ35は、プログラム/選択ゲート31
と、ドレン37と、及びチャンネル領域38とを備え
る。ここで、選択トランジスタ35とストレージトラン
ジスタ34は、1つのチャンネル領域38、ソース3
6、及びドレイン37を共有するので、実質的に図3
(A)と(B)は同一である。図3(B)のトンネルダ
イオード(TD)は電荷キャリアがフローティングゲー
ト32からプログラム/選択ゲート31にのみ取り出さ
れるようにする。
リセルのプログラム動作に従うコントロールゲート3
3、プログラム/選択ゲート31、及びフローティング
ゲート32を利用して、2段又はマルチレベルのプログ
ラムを行い、その2段又はマルチレベルのプログラム中
にフローティングゲート32からプログラム/選択ゲー
ト31に供給されるネガティブ電荷の量を選択トランジ
スタ35を構成するチャンネル領域38を介してモニタ
リングしてプログラムが完了されたかどうかを検証する
ように構成されている状態を示す図である。従って、コ
ントロールゲート33と、フローティングゲート32
と、及びプログラム/選択ゲート31とは、単に2段レ
ベル又はマルチレベルのプログラムだけを行う。一方、
プログラム時の選択トランジスタ35は、そのプログラ
ム中にそのプログラムが完了されたか又は進行中である
かを検証するために、フローティングゲート32からプ
ログラム/選択ゲート31に供給される電荷量をモニタ
リングする機能だけを行う。又、プログラム/選択ゲー
ト31は、複数のセルを含む非揮発性メモリ素子におい
て、プログラムのためのセルを選択するための手段とし
ても使われる。
ラムのための領域は検証のための領域と完全に分離さ
れ、この2つの領域は、消去時にはフローティングゲー
ト32を介して、プログラムのためのセルの選択時及び
プログラム時にはプログラム/選択ゲートを介して連結
される。実質的に、非揮発性メモリセルの製造時、プロ
グラム領域に当たるフローティングゲート32とプログ
ラム/選択ゲート31はトンネリングの可能な薄い誘電
体層を間に介在して1つのトンネルダイオードを構成す
る。したがって、プログラムは、そのトンネルダイオー
ドを介するトンネリング・メカニズムによって行われ
る。一方、先行技術は、前述したように、プログラム/
選択ゲート31を使うことなく、トランジスタ34のド
レイン37及びチャンネル領域38を介してプログラム
及び検証を共に行なっていた。従って、本実施形態は、
このような点において先行技術と明確に異なる。
発性メモリセルを利用して2段レベル又はマルチレベル
をプログラムする方法を説明する。本実施形態の説明
で、プログラムとはデータを書き込みする動作を意味
し、消去とは消去ブロック内の全てのデータを同一な状
態にする動作と定義する。したがって、消去は少なくと
も2ビット以上のデータブロックに対して定義される用
語である。ということは、データの消去とは非揮発性メ
モリセルのしきい値電圧が低い状態となることもあり、
高い状態となることもある。ゆえに、フローティングゲ
ートへの電子の注入が消去と定義することもでき、ま
た、フローティングゲートからの電子の抽出が消去と定
義され得る。本実施形態ではしきい値電圧値の一番高い
状態を消去状態と定義する。
は、電圧検出方法と電流検出方法がある。まず、電流検
出方法について説明する。図4は、電流検出を利用した
プログラム方法を説明するための図である。図4は、第
1電圧源39、第2電圧源40、第3電圧源41、第4
電圧源42、電流検出部43、及び図3に示した非揮発
性メモリ100で構成される。符号PSは、外部から供
給されるi番目のレベルのプログラムのスタート信号を
指示し、VSTは、プログラムのストップ信号を指示す
る。第1電圧源39は、マルチレベルのプログラム中、
i番目のしきい値レベルのプログラムのために非揮発性
メモリ100のコントロールゲート33に電圧VC、i
(i=0、1、2、・・・、n−1)を供給する。した
がって、電圧VC、i は各レベルのプログラム毎に変化す
る値を有する。第2電圧源40は、2段レベル又はマル
チレベルのプログラムのためにプログラム/選択ゲート
31に電圧VPSを与える。この電圧VPSは常に一定のポ
ジティブ電圧値を有する。第3電圧源41は、2段レベ
ル又はマルチレベルのプログラム中にプログラムの状況
を、つまりドレイン37での電流ID,i (t)をモニタ
リングするためにドレイン37に電圧VD を誘起させ、
第4電圧源42はソース36に電圧VSを供給する。こ
こで、VSはグラウンド電圧、或いはVD より低いポジ
ティブ電圧である。符号のID、i (t)はドレイン37
に流れる電流を指示する。
ルのプログラム中、ドレイン37に流れる電流I
D、i(t)が基準電流値IREF(例えば、しきい電流
Ith)に到達したとき、プログラムのストップ信号VST
を発生させる。このときの時間tpiは、i番目のしきい
値レベルのプログラムが完了された時間を意味する。こ
こで、電流検出部43の基準電流IREF は非揮発性メモ
リセルの電気的な特性によって決定される。この基準電
流IREF はしきい電流Ithと定義することができる。ド
レイン37での電流ID、i (t)を再度定義すると、こ
れは時間に従属的な電流値である。この電流値I
D,i (t)はi番目のレベルのプログラム中にフローテ
ィングゲート32での電圧VF、i (t)によって決定さ
れるドレイン37での電流値を意味し、プログラムの初
期にはチャンネルのターンオフ状態に当該する非常に小
さい漏洩電流値を有し、プログラムが進行される間オフ
状態を維持し、チャンネルがターンオンされた後には電
流値が大きく増加する。そして、その増加した値が電流
検出部43の基準電流IREF に到達する時点で電流検出
部43からはプログラムのストップ信号VTSを発生させ
る。
電流の検出を利用した2段レベル又はマルチレベルのプ
ログラムの過程を、図4、図5、及び図6に基づいて説
明する。図5(A)〜(H)は図4の各ノードにおける
波形を示す。 図6は本発明の2段レベル又はマルチレ
ベルのプログラム過程を示すフローチャートである。プ
ログラムを行う前にセルが消去状態にあると仮定する。
ここで、消去状態とは、即ち、しきい値電圧のレベルが
最上位レベルであることを意味する。図3(A)(B)
(C)、及び図4に示したセルのトランジスタはP型基
板上にn型チャンネルが形成される構造を有するN型F
ETと仮定する。勿論、n型基板上にP型チャンネルが
形成される構造のP型FETと仮定することもできる。
この場合には、印加電圧の極性を逆にし、ノード電圧と
しきい値電圧の符号とを反対にすれば、上記の場合と同
一の動作を行うことができる。まず、外部から2段レベ
ル又はマルチレベルのプログラムのために、図5(A)
に示すように、外部からプログラムのスタート信号(P
S )が供給されると、i番目のレベルのプログラムのた
めにコントロールゲート33に印加されるポジティブ電
圧VC、iが定められる。ポジティブ電圧VC、iが設定され
ると、これと同時にフローティングゲート32における
電荷の変化を検証するために電流検出部43がセットア
ップされる。図5(A)のプログラムのスタート信号
(PS )が与えられる共に第1電圧源39と第2電圧源
40からは図5(B)に示したポジティブ電圧VPSと図
5(C)に示したネガティブ電圧VC、i がプログラム/
選択ゲート31とコントロールゲート33とにそれぞれ
供給される。これにより、プログラム/選択ゲート31
とフローティングゲート32との間にはトンネリング電
圧Vtun,i (t)がかかり、フローティングゲート32
からプログラム/選択ゲート31へi番目のしきい値レ
ベルのプログラムのためにネガティブ電荷が供給され
る。言い換えれば、トンネリング効果によりフローティ
ングゲート32からプログラム/選択ゲート31へ電子
が抽出される。
3及びプログラム/選択ゲート31に印加された後、又
は同時に第3電圧源41と第4電圧源42からドレイン
電圧VDとソース電圧VSがドレイン37とソース36に
それぞれ供給される。同時に、電流検出部43が作動す
る。また、電圧VC、i、VPS、及びVDがコントロールゲ
ート33、プログラム/選択ゲート31、及びドレイン
37に印加されると、フローティングゲート32には図
5(D)に示すようにi番目のしきい値レベルのプログ
ラムのための電圧VF、i (t)がフローティングゲート
32にかかることになる。このとき、初期のフローティ
ングゲート電圧VF、i はFETチャンネル領域38がタ
ーンオフであるように、すなわちそれがフローティング
ゲート32におけるしきい値電圧VF THより小さくなる
ようにVC、iとVPSを印加する。したがって、初期には
ドレイン37への電流の流れがない。プログラムが進む
と電子がフロオーティングゲート32から抽出されてフ
ローティングゲート電圧VF、i(t)が増加することに
なる。
しきい値電圧VF TH に達すると、ドレイン37には図5
(E)に示すように電流ID、i (t)が流れるようにな
る。この電流ID、i (t)は、最初は最も小さいく、プ
ログラムが進むにつれ電子がフローティングゲート32
からプログラム/選択ゲート31に移動してフローティ
ングゲート電圧が増加するのでID、i (t)も増加す
る。このとき、i番目のしきい値レベルのプログラム
中、電流検出部43はこのドレイン電流ID、i (t)を
モニタリングする。そして、この値が図5(E)に示す
ように所定の基準値IREF(例えば、しきい電流Ith )
に到達すると、i番目のしきい値レベルのプログラムが
完了されたと見なして、図5(F)に示すように、プロ
グラムのストップ信号(VST)を出力する。ここで、電
流検出部43はドレインでの電流ID、i (t)をモニタ
リングすると説明したが、実質的に、図5(D)に示す
プログラム中にフローティングゲート32での電圧、又
は電荷量の変化をモニタリングするとも説明され得る。
又、電流ID、i (t)のモニタリングはチャンネル領域
38における導電度をモニタリングするとも説明しても
おなじである。
VSTは第1電圧源39と第2電圧源40に印加され、第
1電圧源39及び第2電圧源40またはそれらのいずれ
かはこのプログラムのストップ信号VSTに応じて、図5
(B)と図5(C)に示すように、電圧VC、i と電圧V
PSをそれぞれコントロールゲート33とプログラム/選
択ゲート31に供給することを中断する。すなわち、t
=tp、iの時点で電流ID、i (t)がしきい電流Ith以
上であると検出されると,i番目のしきいレベルのプロ
グラムが完了される。このときの時間tp、i はi番目の
しきい値レベルがプログラムされた時間を意味する。こ
こで、図5(E)に示すように、ドレイン電流I
D、i(t)が基準電流IREFに到達した時、フローティン
グゲート電圧は基準電流IREF に到達する。したがっ
て、基準電流値Ithは実質的にフローティングゲート3
2におけるしきい値電圧VF TH に相応する値にあらかじ
め設定される。このフローティングゲート32のしきい
電圧VF TH は非揮発性メモリの製造時に決定される値で
ある。
のストレージ電界効果トランジスタ34は、フローティ
ングゲート32、ソース36、及びドレイン37で構成
されるので、このしきい値電圧VF TH は実質的にチャン
ネル領域38のしきい値電圧に当該する。ここで、どの
しきい値レベルのプログラム時にもプログラムの完了時
点は常にフローティングゲート電圧がしきい値電圧VF
TH に到達する時として同一であるという点に注目すべ
きである。このような事実は、R.Cerneaの先行
技術と異なる特徴の1つである。
番目のしきい値レベルが1番目と2番目のしきい値レベ
ルの場合に、初期のフローティングゲート32での電荷
量QF、O(0)から1番目のしきい値レベルのプログラ
ムが完了されるQF、1(tP、1)と2番目のしきい値レベ
ルのプログラムが完了されるQF、2(tP、2)までのフロ
ーティングゲート32での電荷変化量を示すグラフであ
る。フローティングゲート32での電圧VF、1(t)と
VF、2(t)がしきい値電圧VF TH に到達する際(t=
tP、1、t=tP、2)、フローティングゲート32におけ
る電荷量は初期値QF、0(0)からそれぞれQF、1(t
P、1)とQF、2(tP、2)まで減少することが分かる。プ
ログラムが終わるとそれぞれQF、1(tP、1)とQ
F、2(tP、2)の値を維持する。図5(H)は、i番目の
しきい値レベルのプログラムが1と2の場合においてコ
ントロールゲート33でのしきい値電圧VC TH、1、VC
TH、2を示すグラフである。図5(H)は、マルチレベル
のプログラム中にレベルの次数が増加することによりコ
ントロールゲート33でのしきい値電圧VC TH、i は減少
することを示す。これはVC、i を減少させてプログラム
すればよい。ここで、1番目のレベルと2番目のレベル
のプログラム時間(それぞれ、tP、1、tP、2)が互いに
異なることは各レベルに当該するコントロールゲート電
圧としきい値電圧の変化量が異なるからである。
である第1電圧源39からコントロールゲート33に印
加される電圧VC、i と該レベルのしきい値電圧との関係
について説明する。図7(A)は、図3の非揮発性メモ
リのキャパシタンス等価回路図である。図7(A)にお
いて、CC はコントロールゲート33対フローティング
ゲート32のキャパシタンスを、CPSはプログラム選択
ゲート31対フローティングゲート32のキャパシタン
スを、CD はドレイン37対フローティングゲートのキ
ャパシタンスを、CS はソース36対フローティングゲ
ート32のキャパシタンスを、そしてCBは基板対フロ
ーティングゲート32のキャパシタンスを示す。これら
のキャパシタンスの合計CT は下記の式(1)のように
表現できる。 CT=CC+CPS+CD+CS+CB ・・・(1) 又、上記の各キャパシタンスのカップリング係数は、下
記の式(2)に定義される。 αC=CC/CT、αPS=CPS/CT、αD=CD/CT、αS=CS/CT、 αB=CB/CT ・・・(2) 又、図7(A)において、プログラム中のフローティン
グゲート32での電圧は、一般に、下記の式(3)のよ
うに表現できる。 VF (t)=αCVC+αPSVPS+αDVD(t)+QF(t)CT =αC[VC−VC TH(t)]+αPVP+αDVD(t)・・・(3) 式(3)において、QF (t)は、フローティングゲー
ト32における電荷量を指示する。プログラム時のコン
トロールゲート33におけるしきい値電圧VC TH (t)
は、下記の式(4)に定義される。 VC TH(t)= − QF(t)/CC・・・(4) すなわち、式(4)のVC TH (t)は、時間tにおける
コントロールゲート33で測定されたしきい値電圧シフ
トを指示する。しきい値電圧シフトとは、フローティン
グゲートに蓄積された電荷によって引き起こされるコン
トロールゲートで測定されたしきい値電圧をいう。
い値電圧VC TH (t)はドレイン電流ID(t)が電流
検出部43の基準電流IREF(例えば、しきい電流
Ith)に到達する際のコントロールゲート33の電圧と
定義される。しきい電流Ithは上述したように任意に定
めることができる(例えば、Ith=1μA)。又、フロ
ーティングゲート32でのしきい値電圧VF TH は、図3
のフローティングゲート32、ソース36、及びドレイ
ン37で構成されたストレージFETの固有のしきい値
電圧として、図3に示した非揮発性メモリセルの製造
時、チャンネルイオン注入とゲート絶縁膜の厚さのよう
な製造工程の条件によって決定される。したがって、フ
ローティングゲート32のしきい値電圧VF TH は常に一
定である。しかし、コントロールゲート33のしきい値
電圧VC TH はフローティングゲート32での電荷QF の
量によって決定される。既に説明したように、各しきい
値レベルのプログラムは、フローティングゲート32で
の電圧VF (t)がフローティングゲートでの基準電圧
VF REF(例えば、しきい値電圧VF TH )まで減少したと
きストップする。又、ドレイン電流ID(t)は、ドレ
イン電圧VDが一定である場合、フローティング電圧に
より決定され、ドレイン電流はフローティングゲート電
圧と一対一の対応関係にあるので、上記のプログラムの
中止時点はドレイン37の電流ID (t)がしきい電流
Ithに到達する時点に該当し、又、プログラムが完了さ
れる時点tP に該当する。
時、プログラムの終了時のフローティングゲート32の
電圧VF (tP)は、下記の式(5)のように表現でき
る。 VF(tP)=VF TH=αC[VCーVC TH(tP)]+αPSVPS+αDVD(tP) ・・・(5) 上記の式(5)を第1電圧源39からコントロールゲー
ト33に印加される電圧VCにより再整理すれば、下記
の式(6)のように表現できる。 VC TH(tP)= VC+(αPSVPS+αDVD−VF REF )/αC = VC+V1 ・・・(6) ここで、V1は下記の式(7)で定義される。 V1=(αPSVPS+αDVD−VF REF)/αC ・・・(7) ここで、各レベルのプログラムの終了時点で、V1 が固
定された定数値になるようにプログラム/選択ゲート電
圧VPSとドレイン電圧VD と基準電圧VF REFの3つのパ
ラメータを調節すれば、コントロールゲート電圧VC と
しきい値電圧シフトVC THは互いに線形的な関係にある
ようになる。V1が固定定数値になるようにする一番簡
単な方法は、それぞれの選択/プログラムゲート電圧V
PSとドレイン電圧VD を各レベルのプログラムに対して
固定された定数値を印加し、又、基準電圧VF REFを各レ
ベルのプログラムに対して固定された定数値になるよう
にすることである。
とは、基準電流VREF を定数値にすることと同一であ
る。又、式(5)から見られるように、プログラム/選
択ゲート電圧VPSとドレイン電圧VD は各レベルのプロ
グラムの終了時点における値さえ同じであればよいこと
が分かる。言い換えれば、選択/プログラムゲート電圧
VPSとドレイン電圧VD はプログラム中に時間に応じて
変化する変数の可能性もあるが、単に各レベルのプログ
ラムの終了時点における値さえ同一であればよいという
ことである。又、式(5)において、各レベルのコント
ロールゲート電圧VCも時間に応じて変化する値の可能
性がある。この場合には、式(5)のVC値は各レベル
のプログラムの終了時点の値となる。
対してV1 が一定値になるようにすることにより、i番
目のしきい値レベルのプログラムのために要求されるコ
ントロールゲートの電圧VC、i は、式(6)によって、
下記の式(8)のように表現できる。 VC TH、i=VC、i +V1(i=0、1、2、・・・、n−1)・・・(8) この式(8)から、プログラムしようとするしきい値レ
ベルとそれに相応して印加されるコントロールゲート電
圧は勾配が1の線形的な関係にあることが分かる。ここ
で、式(4)によって、フローティングゲートの電荷量
も同様にコントロールゲート電圧と線形的な関係にある
ことが分かる。又、上述したようにV1 は一定値である
ので、マルチレベルのプログラム時にコントロールゲー
ト33に印加される電圧のi番目のシフト値のΔVC、i
は、下記の式(9)のように表現できる。 ΔVC、i=ΔVC TH、i ・・・(9) 式(8)と式(9)から、2段レベル又はマルチレベル
のプログラム時、しきい電圧のシフト値はコントロール
ゲート電圧のシフト値に正確に調節できることが分か
る。ここで、式(7)の定数値をゼロにすると、コント
ロールゲート電圧は直ちにしきい値電圧になるというこ
とも分かる。
ログラムに適用する際のモニタリング方法は、次の2つ
があり得る。第1は、プログラムの初期にチャンネルが
オンし最高値のドレイン電流が流れ、プログラムが進行
されるとともにフローティングゲートに電子が注入され
てフローティングゲート電圧が減少し、これによりドレ
イン電流が減少するようになり、前記ドレイン電流が決
められている基準電流値になったときにプログラムを中
止させるチャンネルON-TO-OFF方式がそれであ
る。第2は、前記ON-TO-OFF方式の逆のOFF-
TO-ON方式である。この場合には、プログラムの初
期にチャンネルがオフされるように、即ちフローティン
グゲート電圧がフローティングゲートしきい値電圧VF
TH より低くするだけでなく、フローティングゲートか
ら電子が流れ出るように各電極に電圧を印加する。プロ
グラムが進むにつれフローティングゲート電圧は増加す
るようになり、フローティングゲートしきい値電圧VF
TH より大きくなるとチャンネルはオンされる。ここ
で、プログラムの中止時点はオンされる瞬間でも、オン
された後の任意の時点でもよい。言い換えれば、基準電
流はしきい値電圧でも、しきい電流より大きい任意の値
でもよい。又、2段レベル以上のマルチレベルのプログ
ラムの場合に、各レベルに相応してコントロールゲート
電圧を変化させるので、各レベルのプログラムの初期の
フローティングゲート電圧も変わる。このような過程
は、図7(B)によく示されている。
VF REF(又は、IREF )は一定値であり、VC、i は下位
レベルに行けば行くほど減少する。又、ターンオンする
以前のドレイン電流値はゼロであり、ターンオンされる
時点とプログラムの終了時点はトランジスタの特性によ
って変わる。このような過程は、図7(C)によく示さ
れている。
願した発明(米国特許出願番号08/542,651)
によく記述されている。本発明は、上記のOFF-TO-
ON方式であり、かつそれを適用しやすい新規の非揮発
性メモリセル、デバイス、メモリアレイに関するもので
ある。ここで、ON-TO-OFF方式と比べてOFF-
TO-ON方式は電流消耗を遥かに減少させ得ることが
分かる。又、ONになった瞬間をプログラムの中止時点
としているのでセンスアンプも非常に簡単に具現できる
ことが分かる。上記の理論的な結果から言い換えれば、
OFF-TO-ON方式のプログラムにおいては、最上位
レベルの消去状態から各しきい値レベルまでのシフト
(変化)値のΔVC TH、i が決定されると、そのレベルの
プログラムは既に知っている最上位レベルのプログラム
に使ったVC、0値から所望のしきい値レベルシフト値の
ΔVC TH、iを減算した値をコントロールゲート電圧とし
て印加する。そして、検知回路(本実施形態異におい
て、電流検出部43)によってプログラムが自動に完了
されることを待てばよい。ここで、もし、トンネリング
・メカニズムを利用してプログラムする場合には、選択
/プログラムゲート31にポジティブ電圧を印加し、コ
ントロールゲート33にはネガティブ電圧を印加し、ド
レイン37とソース36との間には電流のモニタリング
(センシング)のための最小限の電圧(例えば、1V)
を印加して選択トランジスタ35がターンオンされ、フ
ローティングゲート32とプログラム/選択ゲート31
との間にトンネリングが生じる程度の電界がかかること
になる。選択トランジスタ34がターンオンされなけれ
ばならない理由は、プログラム中にチャンネルの状態
(導電度)、言い換えればレイン電流をモニタリングで
きなければならないからである。
のコントロールゲート電圧VC、0 と基準電流値IREF を
決定する方法について説明する。まず、所与のメモリセ
ルの所望の最上位レベル値VC TH、0 と選択/プログラム
ゲート電圧VPS、ドレイン電圧VD、ソース電圧VS、及
び基板電圧VB が決定されると、式(7)と(8)か
ら、VC、0 とフローティングゲートにおける基準電圧V
F REFの2つのパラメータが残る。ここで、プログラム/
選択ゲート電圧VPS、ドレイン電圧VD、及びソース電
圧VSは固定値であるので、VF REFは基準電流値IREF
に一対一に対応する。次に、メモリセルを所望の最上位
しきい値レベル値VC TH、0に調節した後、VC 、0、VPS、
VD、VS、及びVB をメモリセルに印加した後、初期の
ドレイン電流値のID、0(0)を測定する。このときの
ID、0(0)値が直にIREF 値となる。ここで、VC、0は
プログラムの時間を考慮して決定する。VC、0が決定さ
れると、上述した方法で、IREF値が求められる。IREF
値はその以外にもいろいろの方法で決定できる。
V1値を各レベルのプログラムに対して固定定数値とす
る場合について説明した。もし、V1値が各レベルのプ
ログラム毎に変わるように式(7)のパラメータを調節
すると、式(8)から分かるように、コントロールゲー
ト電圧VC、iとそれに相応するしきい値電圧VC TH、iは非
線形的な関係を有することになる。そのため、コントロ
ールゲート電圧のシフト値とそれに相応するしきい値電
圧のシフト値は互いに異なる値になる。この場合には、
各レベル毎に基準電流IREF 値を適切に調節して各レベ
ルに当たるしきい値電圧を所望の値にプログラムでき
る。ただ、この場合には、コントロールゲート電圧V
C、iとそれに相応するしきい値電圧VC TH、iは非線形な関
係にあるため、これらの間の関係を実験的に見出すべき
である。今までは2段レベル又はマルチレベルのプログ
ラム方法を説明した。
去方法について説明する。上記の説明と同様に、N型ト
ランジスタを例にとって説明する。あらかじめ定義した
ように、本発明の説明において消去とは電子をフローテ
ィングゲートに注入することを意味する。よって、消去
はホットキャリヤ注入方式、又はトンネリング方式のど
の方式でも可能である。本発明によれば、消去状態と
は、最上位しきい値レベル、即ちVC TH、0 の場合を意味
する。すなわち、所与の消去ブロック内の全ての非揮発
性メモリセルは一番高いレベルでプログラムされる。
より容易に得られる。まず、選択されたブロック内の全
てのセルにしきい値レベルをレベルゼロ、すなわちVC
TH、0以上になるように電子を注入する。その選択された
全てのセルはコントロールゲート電圧がVC、0 であるレ
ベルゼロ値でプログラムされる。ここで、VC、0 値は、
既に説明したように、適切な値に決めることができる。
例に取ったが、P型トランジスタも電圧の電極を変える
と同一な結果を得られる。特に、この場合には、電子が
注入されてフローティングゲート電圧が減少し、トラン
ジスタがOFF状態からON状態になる。したがって、
P型トランジスタの場合には、最初にチャンネルがOF
Fで、時間が経つに従って電子がフローティングゲート
に注入されるように、各ゲートと端子に電圧を印加すべ
きである。又、以上説明した本実施形態の概念は、プロ
グラムメカニズムとは無関係に説明されたが、本発明の
概念は式(3)に表現されるどの方式のプログラムメカ
ニズムにも適用され得ることが分かる。ここまでは、電
流検出方法によるプログラム過程を説明した。
程を、図8(A)と(B)の図に基づいて説明する。実
質的に、電圧検出方法によるプログラム過程は、電流検
出方法によるプログラム過程と殆ど同様である。図8
(A)は、電圧検出を用いた本発明のプログラム過程を
説明するための図で、図4の電流検出部43の代わりに
電圧検出部44が使用されたことを除けば、図4と実質
的に同一である。この電圧検出部44は、基準電圧源4
5と、この基準電圧源45とドレイン37との間に接続
された抵抗46とから構成されるのが最も簡単な構成で
ある。この電圧検出部44は、基準電圧源と、この基準
電圧源とドレインとの間に接続されたダイオードとから
構成してもよい。したがって、電圧検出部44はプログ
ラム中にドレイン37の電圧をモニタリングする。モニ
タリング中のフローティングゲート32の電圧VF、iが
所与のしきい値電圧VF THに到達したときのドレイン電
圧VD、THが検出されると、プログラムのストップ信号V
STを出力する。VD、THは全てのレベルのプログラムに対
して一定値である。電流検出と同様に、このプログラム
のストップ信号VSTに応答して第1電圧源39と第2電
圧源40の少なくともいずれかがコントロールゲート電
圧VC、iとプログラムゲート電圧VPをもう以上供給しな
ければプログラム過程は終了する。
メモリセルを採用したメモリ装置の一実施形態を説明す
る。図9は、図3の非揮発性メモリセルを利用した非揮
発性メモリ装置を示す回路図である。図10は、各モー
ド動作時、図9の各ラインに供給される典型的な電圧を
示すテーブルである。この非揮発性メモリ装置は、複数
のプログラム/選択ライン51が互いに一定の間隙を開
けて行方向に配置されている。このラインに直交する列
方向に複数のビットライン52が配置され、それらのラ
インで囲まれた矩形の領域がマトリックス状に配置され
る。さらにこの装置は、ビットラインと同方向に、各ビ
ットラインに一対一の対応して隣接してコントロールラ
イン53が配置されている。矩形の領域にはセル54が
配置されている。各セルは、前記した実施形態と同一構
成でありソース55と、ドレイン56と、チャンネル領
域57、選択/プログラムゲート58、フローティング
60、コントロールゲート61を備えている。選択/プ
ログラムゲート58はプログラムのためのセルの選択及
び供給される電荷キャリアによってプログラムを行い、
フローティング60は、トンネルダイオード59の消去
時にチャンネル領域を介するトンネリングによって電荷
キャリアを蓄積し、プログラム時にその蓄積された電荷
キャリアをトンネルダイオード59を介してプログラム
/選択ゲート58に供給する。そしてコントロールゲー
ト61は、フローティングゲートからプログラム/選択
ゲートに与えられる電荷キャリアの量を制御する。同一
の行のセルのプログラム/選択ゲート58は同じプログ
ラム/選択ライン51に共通に接続され、同一の列のセ
ルのコントロールゲート61は、同じコントロールライ
ン53に共通に接続され、かつ同一の列のセル54のソ
ース55(又はドレイン56)は隣接するドレイン56
(又は、ソース55)と共に隣接するセルの間を走る1
つのビットライン52に共に通接続される。
置がプログラムモード、消去モード、及び読み出しモー
ドで動作するときに要求される電圧条件を示すテーブル
である。まず、図9に示した非揮発性メモリ装置がプロ
グラムモードに動作するためには、選択されたプログラ
ム/選択ラインには10Vが、選択されなかったプログ
ラム/選択ラインには0Vが、選択されたコントロール
ゲートには−6V〜−3Vが、選択されなかったコント
ロールラインには5Vが、選択されたn番目のビットラ
イン(BLn)には1Vが、選択されたn−1番目のビ
ットライン(BLn−1)には0Vが、選択されなかっ
たビットライン(BLm、ただしm>n+1、すなわち
n+1番目以降のビットライン)には1Vが、選択され
なかった他のビットライン(BLm、ただしm<n−
2、すなわちn−2番目以前)には0Vが印加される。
上記ビットラインに加えられる電圧は、要するに選択さ
れたセルのドレイン側に1V、ソース側に0V、そして
選択されなかったセルに対してはそのソースとドレイン
とが同じ電圧にされる。したがって、選択されたセルが
n番目のビットラインとn−1番目のビットラインとの
間にある場合はn番目が1V、n−1番目が0V、n+
1番目より数字が多い番目のビットラインは1Vでn−
2以前の番目のビットラインは0Vとされる。
メカニズムにより消去され得る。その1つは、トンネリ
ング・メカニズムであり、他の1つはホットキャリヤ注
入メカニズムである。トンネリング・メカニズムを利用
した消去モードは2種類に区分できる。その1つはプロ
グラム/選択ラインを利用して消去を行うものであり、
他の1つはビットラインを利用して消去を行うものであ
る。まず、プログラム/選択ラインを利用して非揮発性
メモリ装置が消去モードで動作するためには、選択され
たプログラム/選択ラインには−8V、選択されなかっ
たプログラム/選択ラインには0V、選択されたコント
ロールラインには8V、選択されなかったコントロール
ラインには0V、基板には0Vが印加される。一方、選
択された、又は選択されなかったビットラインの全ては
フローティングされる。
モリ装置が消去モードを動作するためには、選択された
プログラム/選択ライン51には0V、選択されなかっ
たプログラム/選択ライン51には0V、選択されたコ
ントロールラインに10V、選択されなかったコントロ
ールライン53には0V、選択されたビットライン52
には−5V、基板には0Vが印加される。一方、選択さ
れなかったビットライン52はフローティングされる。
を利用する消去モードはドレイン又はソースを介して実
行され得る。まず、ドレイン55を介して消去モードを
行うためには、選択されたプログラム/選択ライン51
には5V、選択されなかったプログラム/選択ライン5
1には0V、選択されたコントロールラインには12
V、選択されなかったコントロールライン53には0
V、選択されたビットライン52には7V、基板には0
Vが印加される。一方、選択されなかったビットライン
52はフローティングされる。
してソース55を介して非揮発性メモリ装置が消去モー
ドを行うためには、選択されたプログラム/選択ライン
51には2V、選択されなかったプログラム/選択ライ
ン51には0V、選択されたコントロールライン53に
は10V、選択されなかったコントロールライン53に
は0V、選択されたビットライン52には5V、基板に
は0Vが印加される。一方、選択されなかったビットラ
イン52はフローティングされる。
読み出しモードに動作するためには、選択されたプログ
ラム/選択ライン51には直流電源Vcc、選択されな
かったプログラム/選択ライン51には0V、選択され
たコントロールライン53には直流電源Vcc、選択さ
れなかったコントロールライン53には0V、選択され
たビットライン52(n番目)には1V、選択されなか
ったビットライン(BLm、ただしm>n+1)には1
V、選択されなかった他のビットライン(BLm、ただ
しm<n−1)には0Vが印加される。
ルの構造的な特性や電気的な特性の変数(例えば、カッ
プリング定数、トンネリング用絶縁層の厚さ)によって
代えられる。
ような利点が得られる。第1に、各しきい値レベルのプ
ログラム毎にコントロールゲートの電圧さえ変えればよ
いので、容易にマルチレベルのプログラムを行うことが
できる。第2に、各しきい値電圧レベルとそれに相応す
る各コントロールゲート電圧は互いに線形の関係にあ
り、しきい値電圧のシフト値はコントロールゲート電圧
のシフト値と一致するので、各レベルのしきい値電圧を
正確に調節できる。第3に、非揮発性メモリセル自体に
おいてプログラムと検証を同時に行うので、プログラム
された内容を検証するための回路を別に必要としないの
でプログラムの速度が速くなる。第4に、セルがターン
オフからターンオンされる時にプログラムを中止させる
ので、電流の消耗が遥かに少ない。第5に、消去する前
に事前のプログラムが要求されない。第6に、本発明に
よると、マルチ−レベルのプログラムの正確さ、すなわ
ち、プログラムされたしきい値電圧のエラー分布がただ
非揮発性メモリの製造工程時に固定されるパラメータと
印加されたバイアス電圧により正確に決定される。した
がって、本発明による非揮発性メモリの各レベルのしき
い値電圧のエラー分布はプログラム/削除サイクルの回
数に従属しない。又、プログラム中でも酸化膜への電荷
のトラップ、チャンネル移動度、ビットラインの抵抗、
そして不安定、或いは予測不可能な電気的な要素に依存
しない。。第7に、本発明による非揮発性メモリのプロ
グラム方式は、コントロールゲート電圧による電圧制御
方式であるので、電流制御方式方式と比べて遥かに容易
に、且つ正確にマルチレベルのプログラムを行うことが
できる。第8に、ソースとドレインには読み出しのため
の低電圧(たとえば1V以下)だけがかかるように動作
させ得る。したがって、セルのサイズ縮小に遥かに有利
である。
ルの回路図、(B)は、図1(A)の非揮発性メモリの
自動検証プログラム原理を説明するためのグラフ。
を有する非揮発性メモリの回路図、(B)は、先行技術
によるチャンネル分離型構造を有する非揮発性メモリの
回路図。
回路図、(B)は、図3(A)の非揮発性メモリセルを
機能的に示す回路図、(C)は、図3(A)の非揮発性
メモリセルのプログラム動作に従う電流経路を示すダイ
ヤグラム。
プログラムする過程を説明するダイヤグラム。
ラム、
ログラム過程を示すフローチャート。
ルのキャパシタンス等価回路図、(B)は、プログラム
しようとするしきい値レベルとそれに相応して印加され
るコントロールマルチレベルのプログラム時、各レベル
の初期のフローティングゲート電圧と基準電流との関係
を示すグラフ、(C)は、マルチレベルのプログラム
時、トランジスタのターンオン/ターンオフ時点と、プ
ログラム終了時点と、及びドレイン電流との間の関係を
示すグラフ。
揮発性メモリセルをプログラムする過程を説明するため
のダイヤグラム、(B)は、図8(A)の電圧検出部の
他の実施形態を示す回路図。
図。
に供給される電圧を示すテーブル。
グラム/選択ゲート 32、60 フローティングゲート 33、61 コン
トロールゲート 34 選択トランジスタ 35 ストレージ
トランジスタ 36、55 ソース 37、56 ドレ
イン 38、57 チャンネル領域 51プログラム/
選択ライン 52 ビットライン 53 コントロー
ルライン 54 非揮発性メモリセル
Claims (7)
- 【請求項1】 一定の間隙で行方向に配置される複数の
プログラム/選択ラインと、 前記複数のプログラム/選択ラインと直交するように列
方向に一定の間隙で形成され、プログラム/選択ライン
とで複数の矩形の領域をマトリックス状に形成する複数
のビットラインと、 ビットラインと同方向に各ビットラインに一対一に対応
させて隣接配置される複数のコントロールラインと、 各矩形の領域内に1つずつ配置される複数のセルと、を
有し、各セルは、ソース、ドレイン、チャンネル領域、
プログラムのためのセルの選択と外部から電荷キャリア
が供給されてプログラムを行うプログラム/選択ゲー
ト、消去時にチャンネル領域を介するトンネリングによ
って電荷キャリアを蓄積し、プログラム時にその蓄積さ
れた電荷キャリアをトンネルダイオードを介してプログ
ラム/選択ゲートに供給するフローティングゲート、及
びフローティングゲートからプログラム/選択ゲートに
供給される電荷キャリアの量を制御するコントロールゲ
ートとで構成され、 同一の行のセルのプログラム/選択ゲートは同じプログ
ラム/選択ラインに共通に接続され、同一の列のセルの
コントロールゲートは同じコントロールラインに共通に
接続され、同一の列のセルのソース又はドレインは隣接
する他の列のセルのドレイン又は、ソースと共に同じ1
本のビットラインに共通に接続されることを特徴とする
非揮発性メモリ装置。 - 【請求項2】 非揮発性メモリ装置がプログラムモー
ドに動作する際に、選択されたプログラム/選択ライン
には10V、選択されなかったプログラム/選択ライン
には0V、選択されたコントロールラインには−6V〜
−3V、選択されなかったコントロールラインには5
V、選択されたn番目のビットラインには1V、選択さ
れたn−1番目のビットラインには0V、選択されなか
ったn+1以降の1ビットラインには1V、選択されな
かったn−1以前の他のビットラインには0Vが印加さ
れることを特徴とする請求項1に記載の非揮発性メモリ
装置。 - 【請求項3】 非揮発性メモリ装置がトンネリング・
メカニズムによってプログラム/選択ラインを利用して
消去を行う際、選択されたプログラム/選択ラインには
−8V、選択されなかったプログラム/選択ラインには
0V、選択されたコントロールラインには8V、選択さ
れなかったコントロールラインには0V、基板には0V
が印加され、ビットラインの全てはフローティングされ
ることを特徴とする請求項1記載の非揮発性メモリ装
置。 - 【請求項4】 非揮発性メモリ装置がビットラインを
介してトンネリング・メカニズムによって消去モードに
動作する際には、選択されたプログラム/選択ラインに
は0V、選択されなかったプログラム/選択ラインには
0V、選択されたコントロールラインに10V、選択さ
れなかったコントロールラインには0V、選択されたビ
ットラインには−5V、基板には0Vが印加され、選択
されなかったビットラインはフローティングされること
を特徴とする請求項1記載の非揮発性メモリ装置。 - 【請求項5】 非揮発性メモリ装置がホットキャリヤ
注入のメカニズムを利用してドレインを介して消去モー
ドを行う際には、選択されたプログラム/選択ラインに
は5V、選択されなかったプログラム/選択ラインには
0V、選択されたコントロールラインに12V、選択さ
れなかったコントロールラインには0V、選択されたビ
ットラインには7V、基板には0Vが印加され、選択さ
れなかったビットラインはフローティングされることを
特徴とする請求項1記載の非揮発性メモリ装置。 - 【請求項6】 非揮発性メモリ装置がホットキャリヤ
注入のメカニズムを有してソースを介して消去モードを
行う際、選択されたプログラム/選択ラインには2V、
選択されなかったプログラム/選択ラインには0V、選
択されたコントロールラインに10V、選択されなかっ
たコントロールラインには0V、選択されたビットライ
ンには5V、基板には0Vが印加され、選択されなかっ
たビットラインはフローティングされることを特徴とす
る請求項1記載の非揮発性メモリ装置。 - 【請求項7】 非揮発性メモリ装置が読み出しモード
に動作する際、選択されたプログラム/選択ラインには
直流電源Vcc、選択されなかったプログラム/選択ラ
インには0V、選択されたコントロールラインには直流
電源Vcc、選択されなかったコントロールラインには
0V、選択されたビットラインには1V、当該選択され
たビットラインの後に続く選択されなかったビットライ
ンには1V、他の選択されなかったビットラインには0
Vが印加されることを特徴とする請求項1記載の非揮発
性メモリ装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR43434/1996 | 1996-10-01 | ||
KR1019960043434A KR100232190B1 (ko) | 1996-10-01 | 1996-10-01 | 비휘발성 메모리장치 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10112195A true JPH10112195A (ja) | 1998-04-28 |
JP3284358B2 JP3284358B2 (ja) | 2002-05-20 |
Family
ID=19475905
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP20584497A Expired - Lifetime JP3284358B2 (ja) | 1996-10-01 | 1997-07-31 | 不揮発性メモリ装置 |
Country Status (6)
Country | Link |
---|---|
US (1) | US5801993A (ja) |
JP (1) | JP3284358B2 (ja) |
KR (1) | KR100232190B1 (ja) |
CN (1) | CN1119813C (ja) |
DE (1) | DE19724221B4 (ja) |
TW (1) | TW310477B (ja) |
Families Citing this family (29)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100205309B1 (ko) * | 1996-07-23 | 1999-07-01 | 구본준 | 비휘발성 메모리셀 및 이 비휘발성 메모리셀을 프로그래밍하는 방법 |
FR2768846B1 (fr) * | 1997-09-19 | 1999-12-24 | Sgs Thomson Microelectronics | Procede et circuit de generation de la tension de programmation et d'effacement dans une memoire non volatile |
KR100327421B1 (ko) * | 1997-12-31 | 2002-07-27 | 주식회사 하이닉스반도체 | 비휘발성 메모리 소자의 프로그램 시스템 및 그의 프로그램 방법 |
US5978274A (en) * | 1998-08-03 | 1999-11-02 | Winbond Electronics Corp. | Method for erasing split-gate flash memory |
TW446876B (en) * | 1998-08-27 | 2001-07-21 | Sanyo Electric Co | Non-volatile semiconductor memory |
JP2000349172A (ja) * | 1999-02-26 | 2000-12-15 | Sony Corp | 半導体メモリセル |
KR100316522B1 (ko) * | 1999-03-04 | 2001-12-12 | 김영환 | 비휘발성 메모리를 자동 조회 프로그램하는 회로 |
US7366020B2 (en) * | 1999-07-28 | 2008-04-29 | Samsung Electronics Co., Ltd. | Flash memory device capable of preventing an overerase of flash memory cells and erase method thereof |
US6914827B2 (en) * | 1999-07-28 | 2005-07-05 | Samsung Electronics Co., Ltd. | Flash memory device capable of preventing an over-erase of flash memory cells and erase method thereof |
KR100308192B1 (ko) | 1999-07-28 | 2001-11-01 | 윤종용 | 플래시 메모리 셀들의 과소거를 방지할 수 있는 플래시 메모리장치 및 그것의 소거 방법 |
ATE337602T1 (de) * | 2000-03-22 | 2006-09-15 | Microchip Tech Inc | Verbessertes programmierungsverfahren für eine speicherzelle |
TW492189B (en) * | 2001-06-15 | 2002-06-21 | Mosel Vitelic Inc | EEPROM device and the erasing method thereof |
JP2003203488A (ja) * | 2001-12-28 | 2003-07-18 | Mitsubishi Electric Corp | 不揮発性半導体メモリ |
US6784480B2 (en) * | 2002-02-12 | 2004-08-31 | Micron Technology, Inc. | Asymmetric band-gap engineered nonvolatile memory device |
US7221586B2 (en) | 2002-07-08 | 2007-05-22 | Micron Technology, Inc. | Memory utilizing oxide nanolaminates |
US6865407B2 (en) * | 2002-07-11 | 2005-03-08 | Optical Sensors, Inc. | Calibration technique for non-invasive medical devices |
JP2004055012A (ja) * | 2002-07-18 | 2004-02-19 | Renesas Technology Corp | 不揮発性半導体メモリ |
US6903969B2 (en) * | 2002-08-30 | 2005-06-07 | Micron Technology Inc. | One-device non-volatile random access memory cell |
US6888200B2 (en) * | 2002-08-30 | 2005-05-03 | Micron Technology Inc. | One transistor SOI non-volatile random access memory cell |
US6917078B2 (en) * | 2002-08-30 | 2005-07-12 | Micron Technology Inc. | One transistor SOI non-volatile random access memory cell |
US8125003B2 (en) * | 2003-07-02 | 2012-02-28 | Micron Technology, Inc. | High-performance one-transistor memory cell |
KR100558004B1 (ko) * | 2003-10-22 | 2006-03-06 | 삼성전자주식회사 | 게이트 전극과 반도체 기판 사이에 전하저장층을 갖는비휘발성 메모리 소자의 프로그램 방법 |
US7366030B2 (en) * | 2004-01-29 | 2008-04-29 | Micron Technology, Inc. | Simultaneous read circuit for multiple memory cells |
KR100591254B1 (ko) * | 2004-04-29 | 2006-06-19 | 엘지.필립스 엘시디 주식회사 | 유기전계 발광소자와 그 제조방법 |
US7145186B2 (en) * | 2004-08-24 | 2006-12-05 | Micron Technology, Inc. | Memory cell with trenched gated thyristor |
US7692973B2 (en) * | 2006-03-31 | 2010-04-06 | Semiconductor Energy Laboratory Co., Ltd | Semiconductor device |
US8228730B2 (en) | 2010-08-31 | 2012-07-24 | Micron Technology, Inc. | Memory cell structures and methods |
US9047960B2 (en) * | 2013-08-02 | 2015-06-02 | Qualcomm Incorporated | Flash memory cell with capacitive coupling between a metal floating gate and a metal control gate |
KR102643666B1 (ko) * | 2018-11-23 | 2024-03-06 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 동작 방법 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5043940A (en) * | 1988-06-08 | 1991-08-27 | Eliyahou Harari | Flash EEPROM memory systems having multistate storage cells |
JP2597719B2 (ja) * | 1989-07-31 | 1997-04-09 | 株式会社東芝 | 不揮発性半導体記憶装置およびその動作方法 |
US5280446A (en) * | 1990-09-20 | 1994-01-18 | Bright Microelectronics, Inc. | Flash eprom memory circuit having source side programming |
US5422842A (en) * | 1993-07-08 | 1995-06-06 | Sundisk Corporation | Method and circuit for simultaneously programming and verifying the programming of selected EEPROM cells |
KR100192430B1 (ko) * | 1995-08-21 | 1999-06-15 | 구본준 | 비휘발성 메모리 및 이 비휘발성 메모리를 프로그램하는 방법 |
KR0172831B1 (ko) * | 1995-09-18 | 1999-03-30 | 문정환 | 비휘발성 메모리를 프로그램하는 방법 |
-
1996
- 1996-10-01 KR KR1019960043434A patent/KR100232190B1/ko not_active IP Right Cessation
- 1996-12-13 TW TW085115429A patent/TW310477B/zh not_active IP Right Cessation
-
1997
- 1997-02-13 CN CN97101081A patent/CN1119813C/zh not_active Expired - Fee Related
- 1997-06-09 DE DE19724221A patent/DE19724221B4/de not_active Expired - Fee Related
- 1997-07-31 JP JP20584497A patent/JP3284358B2/ja not_active Expired - Lifetime
- 1997-08-07 US US08/911,373 patent/US5801993A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
DE19724221B4 (de) | 2006-03-23 |
KR100232190B1 (ko) | 1999-12-01 |
KR19980025410A (ko) | 1998-07-15 |
TW310477B (en) | 1997-07-11 |
DE19724221A1 (de) | 1998-04-02 |
CN1178378A (zh) | 1998-04-08 |
JP3284358B2 (ja) | 2002-05-20 |
CN1119813C (zh) | 2003-08-27 |
US5801993A (en) | 1998-09-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3284358B2 (ja) | 不揮発性メモリ装置 | |
JP3211146B2 (ja) | 不揮発性メモリをプログラムする方法 | |
JP2929434B2 (ja) | 非揮発性メモリセル及びこの非揮発性メモリセルをプログラムする方法 | |
US5487033A (en) | Structure and method for low current programming of flash EEPROMS | |
US7855912B2 (en) | Circuit and method for multiple-level programming, reading, and erasing dual-sided nonvolatile memory cell | |
JP2932424B2 (ja) | 不揮発性メモリ及びその不揮発性メモリをプログラムする方法 | |
JP4050048B2 (ja) | 高速プログラムおよびプログラム検証への高速切り替え方法 | |
KR100554308B1 (ko) | 반도체 메모리장치 및 데이터기록방법 | |
JP2789333B2 (ja) | 非揮発性メモリをプログラムする方法 | |
JPH11260080A (ja) | 不揮発性メモリデバイスのプログラムシステム | |
JP2005506653A (ja) | メモリセルを消去するための方法 | |
KR20060002759A (ko) | 비휘발성 메모리 디바이스 내 셀을 프로그램하는 시스템 및방법 | |
JPH09181204A (ja) | マルチレベルスレッシュホールド電圧格納可能なpmosフラッシュメモリセル | |
JP4205311B2 (ja) | フローティングゲートを利用した半導体不揮発性メモリ | |
US8467245B2 (en) | Non-volatile memory device with program current clamp and related method | |
US6442071B2 (en) | Non-volatile semiconductor memory device with improved erase algorithm | |
US6724662B2 (en) | Method of recovering overerased bits in a memory device | |
JP3202545B2 (ja) | 半導体記憶装置及びその設計方法 | |
JPH11317087A (ja) | 不揮発性メモリ装置及びそのプログラム方法 | |
EP0847583B1 (en) | Electrically programmable memory, method of programming and method of reading | |
EP2498258B1 (en) | Non-volatile memory device with program current clamp and related method | |
JP4256736B2 (ja) | 不揮発性半導体記憶装置及びその消去方法 | |
US20090135653A1 (en) | Method for performing operations on a memory cell | |
US7233521B1 (en) | Apparatus and method for storing analog information in EEPROM memory | |
JP2012018706A (ja) | 半導体メモリ |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080308 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090308 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100308 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100308 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110308 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110308 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120308 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130308 Year of fee payment: 11 |