JP2932424B2 - 不揮発性メモリ及びその不揮発性メモリをプログラムする方法 - Google Patents
不揮発性メモリ及びその不揮発性メモリをプログラムする方法Info
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Description
揮発性メモリをプログラムする方法に関する。
PROM等の不揮発性半導体メモリを大容量記憶媒体と
して使用しよとする時の一番大きな問題点は、メモリの
ビット当たりのコストが非常に高いということである。
従って、最近かかる問題点を解決するために、マルチビ
ットセルに関する研究が行われている。
セルの個数と1対1の対応関係にある。一方、マルチビ
ットセルはメモリセルの一つに2ビット以上のデータを
記憶することにより、メモリセルのサイズを小さくしな
くても同一チップの面積に対するデータの記憶集積度を
大幅高めることができる。
メモリセルに3つ以上のしきい値電圧レベルをプログラ
ムしなければならない。たとえば、セル当たり2ビット
のデータを記憶するためには、22 =4、即ち4段階の
しきい値レベルで各セルをプログラムすることができな
ければならない。4段階のしきい値レベルは論理的に0
0、01、10、11の各ロジック状態に対応させるこ
とができる。このようなマルチレベルプログラムの一番
大きな課題は、各しきい値電圧レベルは約0.5Vの統
計的な分散を有するということである。従って、それぞ
れのしきい値レベルを正確に調節して分散を低減すると
より多くのレベルをプログラムすることができ、且つセ
ル当たりのビット数も増加させることができる。
て、一般的にプログラムと検証(verifying)を繰り返し
てプログラムを行う技法を使用している。この技法では
所望のしきい値レベルで不揮発性メモリセルをプログラ
ムするために、一連のプログラム電圧パルスをセルに加
える。セルが所望のしきい値レベルに達したかどうかを
検証するために、各電圧パルスの間に読み取り過程が行
われる。各検証中に、検証されたしきい値レベルが所望
のしきい値レベルに達すると、プログラム過程が終了す
る。かかるプログラムと検証を繰り返し行う方式では、
有限のプログラム電圧パルスの幅によるしきい値レベル
のエラー分散を低減し難い。また、前記のプログラムと
検証を繰り返すアルゴリズムを回路で実現するので、チ
ップの周辺回路の面積が増加する。さらに、前記の反復
的な方法はプログラム時間が長くなるという短所があ
る。
k社の R.Cerneaは米国特許第5,422,842号でプログラム
と同時に検証する技法を紹介した。図1(A)は上記特
許に記載された不揮発性メモリ回路図である。図1
(A)に示すように、その不揮発性メモリセルはコント
ロールゲート1、フローティングゲート2、ソース3、
チャンネル領域4、及びドレイン5とから構成されてい
る。プログラムされるに充分な電圧をコントロールゲー
ト1及びドレイン5に加えると、ドレイン5とソース3
との間に電流が流れる。この電流を与えられた基準電流
と比較して基準電流より小さいか同一の値に達すると、
プログラム停止信号を発生させる。このような過程は図
1(B)によく表れている。
グラム状態を自動的に検証することにより、プログラム
と検証を繰り返す反復技法の短所を補完することができ
る。しかし、前記R.Cerneaの技法ではプログラム動作の
ためのプログラムゲートを別に使用しない。すなわち、
プログラム電流経路とセンシング(又は検証)電流経路
が完全に分離される構造となっていない。従って、プロ
グラム動作とセンシング動作をそれぞれ別々に最適化さ
せるのが困難である。また、プログラム電流とモニタリ
ング電流が分離されていないため、セルのしきい値電圧
を直接的に制御しにくい。
加える電圧は固定し、各レベルに該当する基準電流を変
化させる方法によってマルチレベルのプログラムを行っ
ていた。このような技法では図1(B)に示されている
ように、検出用の基準電流は一般的にセルのしきい値電
圧との明白な関係を見つけ難く、且つしきい値電圧と線
形な関係もない。
ROMのセル構造は、チャンネル領域上のフローティン
グゲートの位置によって2つに大別される。第1は、セ
ルのチャンネル領域をフローティングゲートが完全に覆
っている単純積層ゲート(simple stacked gate) 構造で
あり、第2はフローティングゲートがソースとドレイン
との間のチャンネル領域上の一部だけを覆っているチャ
ンネル分離形(split-channel) 構造である。
ゲートの無い領域はトランスファトランジスタと呼ば
れ、このトランスファトランジスタは過剰消去の問題を
除去するために導入されていた。従って、チャンネル分
離形セルは単純積層構造に比べてセルのサイズが大きい
という短所をもっている。フラッシュEEPROMは、
2重ポリゲートを使用したか、それとも3重ポリゲート
を使用したかによって区分される。2重ポリゲートは一
般的に単純積層構造に適用される。3重ポリゲートは主
にチャンネル分離形セルに適用される。このようなEE
PROM又はフラッシュEEPROMのメモリセルに関
しては、米国特許第5,268,318 号によく説明されてい
る。ところが、今までの従来技術では3重ポリの3番目
のポリゲートはただデータ消去時にのみ使用される消去
ゲートであった。フラッシュEEPROMにおける消去
動作は多数のセルからなるブロック単位で行われる。
従来の不揮発性メモリセルを示す図であり、図2(B)
はチャンネル分離形構造を有する従来の不揮発性メモリ
セルを示す図である。図2(A)と(B)は従来の不揮
発性メモリセルの構造とともにプログラムと消去過程を
示している。図2(A)において、6はコントロールゲ
ート、7はフローティングゲート、8はソース、9はド
レイン、10はチャンネル領域、11は消去用ゲートで
ある。図2(B)において、13はコントロールゲー
ト、14はフローティングゲート、15はソース、16
はドレイン、17はチャンネル領域、18は消去用ゲー
トである。図2(A)と(B)によれば、プログラム動
作時の消去ゲート11、18は不要なゲートであるの
で、図2(A)と(B)の従来セルはプログラム動作時
には実質的に2重ポリゲーのト構造と同一になる。
技術では全てのプログラム動作時、コントロールゲー
ト、ソース又は、及びドレインの電極だけでプログラム
を行ったために、メモリセルの内部でプログラム電流経
路と検証(又はセンシング)電流経路を分離するのが難
しかった。従って、直接的で効果的にマルチレベルをコ
ントロールするのが難しいという短所があった。
ので、その目的は2段レベル又はマルチレベルのプログ
ラム中に同時検証が可能であるばかりではなく、プログ
ラム領域と検証領域が互いに完全分離される不揮発性メ
モリ及びその不揮発性メモリをプログラムする方法を提
供することにある。本発明の他の目的はマルチレベルの
プログラム時、各しきい値レベルをコントロールゲート
に印加される電圧で調節し、各しきい値レベルとそれに
対応するコントロールゲートの印加電圧が互いに線形的
な関係にある不揮発性メモリ及びそれをプログラムする
方法を提供することにある。本発明の別の目的は、トラ
ンスファトランジスタの無い単純積層構造をもって過剰
消去の問題を除去することができ、さらに、セル面積を
低減することのできる不揮発性メモリ及びその不揮発性
メモリをプログラムする方法を提供することにある。
めに、本発明は、フローティングゲートと、フローティ
ングゲートとの間に設けた第1電流経路を介してフロー
ティングゲートへ電荷キャリアを供給したり或いはフロ
ーティングゲートに予め蓄積された電荷キャリアを放出
したりすることによりプログラムを行うプログラム領域
と、フローティングゲートとの間の第1電流経路とは異
なる第2電流経路を介してプログラム中にフローティン
グゲートの電荷量を検証する検証領域とを有することを
特徴とする。
メモリをプログラムする方法は、プログラムのための電
荷キャリアがプログラムゲートからフローティングゲー
トに供給され、チャンネル領域には反転層が形成される
ように、前記コントロールゲートに第1電圧、プログラ
ムゲートに第2電圧を供給するステップと、プログラム
中に前記反転層の導電度を監視し、その導電度が設定の
基準値に達するとき前記コントロールゲートとプログラ
ムゲートに第1電圧と第2電圧のうち少なくとも一つの
供給を中断するステップとを備えることを特徴とする。
2領域に区分されるフローティングゲートと、前記フロ
ーティングゲートの第1領域、第1ドレイン及び共通ソ
ースからなり、プログラムのために前記フローティング
ゲートへ電荷キャリアを供給する第1しきい値電圧を有
するプログラムFETと、プログラムのために前記フロ
ーティングゲートへ供給される電荷キャリアの量を制御
するコントロールゲートと、そして前記フローティング
ゲートの第2領域、第2ドレイン、及び前記共通ソース
からなり、プログラム中にフローティングゲートへ供給
された電荷キャリアの量を検証する第2しきい値電圧を
有するモニタリングFETとを有することを特徴とす
る。
ラムする第2の態様の方法は、プログラムのために電荷
キャリアが第1チャンネル領域を介してフローティング
ゲートへ供給され、第2チャンネル領域に反転層が形成
されるように、前記コントロールゲートに第1電圧を、
第1ドレインに第2電圧を供給するステップと、プログ
ラム中に前記反転層の導電度を監視し、監視された導電
度が基準値に達するとき前記コントロールゲートと第1
ドレインにそれぞれ第1電圧と第2電圧のうち少なくと
も一つを供給するのを中断するステップとを備えること
を特徴とする。
メモリセルの構成ブロック図である。前記図3(A)に
よれば、不揮発性メモリセルは、フローティングゲート
と、フローティングゲートとの間に設けた第1電流経路
を介してフローティングゲートに電荷キャリアを供給し
たり或いはフローティングゲートに予め蓄積された電荷
キャリアを放出することによりプログラムを行うプログ
ラム領域と、そしてフローティングゲートとの間に第1
電流経路とは異なる第2電流経路を介してプログラム中
にフローティングゲートの電荷量を検証する検証領域と
から構成される。
揮発性メモリの回路図である。前記図3(B)によれ
ば、不揮発性メモリセルはフローティングゲート31
と、2段レベル又はマルチレベルのプログラムのために
そのフローティングゲート31にネガティブ電荷(電
子)或いはポジティブ電荷(ホール)を供給するプログ
ラムゲート32と、プログラムのためにこのプログラム
ゲート32からフローティングゲート31へ供給される
電荷の量を制御するコントロールゲート33と、単一レ
ベル又はマルチレベルのプログラム中にフローティング
ゲート31に供給された電荷を検証するトランジスタ3
4とから構成される。ここで、トランジスタ34は前記
のフローティングゲート31、ソース35、ドレイン3
6、及びソースとドレインとの間に位置したチャンネル
領域37から構成される。
揮発性メモリは、第3のプログラムゲート32を用いて
2段又はマルチレベルのプログラムを行い、それらのプ
ログラム中にフローティングゲート31の電荷の量をト
ランジスタ34を介してプログラムが完了したかどうか
を検証するように構成されている。従って、コントロー
ルゲート33とフローティングゲート31とプログラム
ゲート32は2段レベル又はマルチレベルのプログラム
だけを行い、これに対して、トランジスタ34はそのプ
ログラム中にプログラムが完了したか或いは進行中であ
るかどうかを検証するために、フローティングゲート3
1の電荷量を監視する機能だけを行う。即ち、プログラ
ム領域は検証領域と完全に分離され、この2つの領域は
フローティングゲート31を介して連結されている。
ーティングゲート31とプログラムゲート32はトンネ
ルダイオードを構成するものである。従って、プログラ
ムはそのトンネルダイオードを介したトンネリングメカ
ニズムによって行われる。一方、先行技術は前述したよ
うに、プログラムゲート32を使用することなく、トラ
ンジスタ34のドレイン36及びチャンネル領域37を
介してプログラム及び検証を一緒に行う。従って、本発
明はこのような点において先行技術と明確に異なる。
レベル又はマルチレベルのプログラムを行う方法を説明
する。本発明によるプログラム方法としては、電圧検出
方法と電流検出方法がある。まず、電流検出方法につい
て説明する。図4は電流検出を用いたプログラム方法を
説明するための回路図である。この回路は第1電圧源3
8、第2電圧源39、第3電圧源40、第4電圧源4
1、電流検出部42、及び図3に示した不揮発性メモリ
100から構成される。
ート信号であり、VSTはプログラム停止信号である。第
1電圧源38はマルチレベルのプログラム中のi番目し
きい値レベルのプログラムのために不揮発性メモリ10
0のコントロールゲート33へ電圧VC,i(i=0、
1、2、・・・、nー1)を与える。従って、電圧V
C,iは各レベルごとに変わる値を有する。第2電圧源3
9は2段レベル又はマルチレベルのプログラムのために
プログラムゲート32に電圧VPを与える。電圧VPは常
に一定のネガティブ電圧値を有する。第3電圧源40は
2段レベル又はマルチレベルのプログラム中にプログラ
ム状況を、即ちドレイン電流ID,i(t)を監視するた
めにドレイン36に電圧VDを誘起させる。第4電圧源
41はソース35に電圧VSを供給する。ここで、VSは
接地電圧である。またID,i(t) はドレイン36に流
れる電流を意味する。
し、i番目のしきい値レベルのプログラム中にドレイン
36に流れる電流ID,i(t) がしきい値電流Ithに達
するとプログラム停止信号VSTを発生させる。即ち、プ
ログラム停止信号VSTはID,i(t)≦Ith(at t=t
p)の条件のもとで発生し、この時の時間tpはi番目
のしきい値レベルのプログラムが完了した時間を意味す
る。ここで、電流検出部42のIthは基本的に零より大
きいか同一の任意の値と定めることができる。ただ、し
きい値電流Ithが大きければ、マルチレベルのプログラ
ムの初期にID,i(0)>Ith の条件を満足するよう
に、フローティングゲート31における初期電圧値V
F,i(0) もそれぞれ大きくならなければならない。さ
らに、初期電圧値VF,i(0)を大きくするためには、
与えらた電圧VPに対してコントロールゲート33に電
圧VC,i がそれだけ高い値で印加されなければならな
い。逆に、しきい値電流Ithを小さくすると、コントロ
ールゲート33の電圧VC,i を低減することができる。
定義すると、ドレイン電流ID,i(t)は時間に従属す
る電流である。この電流値ID,i(t) はi番目レベル
のプログラム中にフローティングゲート31における電
圧VF,i(t) によってトリガされたドレイン36にお
ける電流値を意味し、プログラムの初期に一番大きい値
を有し、プログラムの進行中に減少する。そして、その
減少した値が電流検出部42のしきい電流Ithに達する
と、電流検出部からプログラム停止信号VSTを発生させ
る。
を用いた2段又はマルチレベルのプログラム過程を図
4、図5及び図6を参照して説明する。図5(A)乃至
(I)は図4の各ノードにおける波形を示すものであ
り、図6は本発明による2段レベル又はマルチレベルの
プログラム過程を示すフローチャートである。プログラ
ムを行う前はそのセルが消去状態にあると仮定する。こ
の実施態様では、消去状態は最下位レベルであるレベル
ゼロを意味する。そして、P型基板上にn型チャンネル
が形成された構造のフローティングゲートFETと仮定
する。勿論、n型基板上にP型チャンネルが形成される
構造のフローティングゲートFETと仮定することもで
きるが、この場合は、印加電圧の極性を逆にし、ノード
電圧としきい値電圧の符号を逆にすると、前記の場合と
同一の動作を行うことができる。
ルのプログラムのために、図5(A)のようにプログラ
ムスタート信号PS が与えられると、i番目レベルのプ
ログラムのためにコントロールゲート33に印加される
ポジティブ電圧VC,i が所定の値にセットされる。ポジ
ティブ電圧VC,i がセットされると、これと同時にフロ
ーティングゲート31における電荷の変化を検証するた
めに電流検出部42がセットアップされる。
信号PS が与えられるとともに、第1電圧源38と第2
電圧源39からは図5(B)に示したポジティブ電圧V
C,iと図5(C)に示したネガティブ電圧VP がコント
ロールゲート33とプログラムゲート32にそれぞれ与
えられる。これにより、プログラムゲート32とフロー
ティングゲート31との間には、図5(G)に示したト
ンネリング電圧Vtun、 i(t) が印加され、プログラム
ゲート32からフローティングゲート31へi番目のし
きい値レベルのプログラムのために電荷が供給される。
従って、フローティングゲート31には図5(D)に示
すように、i番目しきい値レベルのプログラムのための
電圧VF,i(t) がフローティングゲート31に印加さ
れ、電界効果トランジスタ34のチャンネル領域37に
は反転層が形成される。
領域37は半導体基板内にあるので、反転層が形成され
ると、電流がドレイン36からチャンネル領域37を経
てソース35へ流れることになる。もちろん、第3電圧
源40と第4電圧源41からはドレイン電圧VD とソー
ス電圧VS がドレイン36とソース35にそれぞれ誘起
されるように電圧が供給される。このとき、ドレイン3
6には電流ID,i(t) が流れ、図5(E)に示すよう
に電流ID,i(t) は初期に一番大きい値を有し、プロ
グラムが進行されるにしたがって電子がフローティング
ゲートへ注入されてフローティングゲート電圧が小さく
なるので、ID,i(t) も減少することになる。
ラム中に電流検出部42は、このドレイン電流I
D,i(t) を監視する。そして、この値が図5(E)に
示すように、しきい電流Ithに達すと、i番目のしきい
値レベルのプログラムが完了したと見なして、図5
(F)に示すようにプログラムステップ信号VSTを出力
する。ここで、電流検出部42はドレイン36における
電流ID,i(t) を監視すると説明したが、実質的に図
5(D)に示したプログラム中にフローティングゲート
31における電圧又は電荷量の変化を監視すると説明し
てもよい。また、電流ID,i(t) のモニタリングは、
チャンネル領域37に形成されたその反転層の導電度を
監視することを意味すると説明しても良い。
STは、第1電圧源38と第2電圧源39に加えられ、第
1電圧源38及び/又は第2電圧源39はこのプログラ
ム停止信号VSTに応答して、図5(B)と図5(C)に
示すようにポジティブ電圧VC,iとネガティブ電圧VPを
それぞれコントロールゲート33とプログラムゲート3
2に供給するのを中断する。すなわち、t=tp,iの点
で電流ID,i(t)がしきい値電流Ith以下であると検
出されると、i番目のしきい値レベルのプログラムが完
了する。従って、時間tP,i はi番目のしきい値レベル
がプログラムされた時間を意味する。ここで、しきい電
流Ithは実質的にフローティングゲート31におけるし
きい値電圧VF T H に相応する値と予め設定され、このフ
ローティングゲートのしきい値電圧VF T H は不揮発性メ
モリの製造時に決定される値である。
効果トランジスタ34は、フローティングゲート31と
ソース35及びドレイン36から構成されるので、この
しきい値電圧VF TH は実質的にチャンネル領域37のし
きい値電圧に該当する。ここで、どのしきい値レベルの
プログラム時にもプログラムの完了時点はフローティン
グゲート電圧がしきい値電圧VF TH に達した時であると
いうことに注目すべきである。このことはR.Cernea の
先行技術と異なる点の一つである。
ログラムがレベル1とレベル2の場合、コントロールゲ
ート33におけるそれぞれのしきい値電圧VC TH,1、VC
TH,2を示すグラフである。尚、図5(H)はマルチレベ
ルのプログラム中にレベルの次数が増加するにしたがっ
てコントロールゲート33におけるしきい値電圧VC
TH、i も増加することを示している。従って、VC,i を
増加させてプログラムすればよい。ここで、1番目のレ
ベルと2番目のレベルのプログラム時間(tP,1、
tP,2)が互いに異なる理由は、各レベルに該当するコ
ントロールゲート電圧としきい値電圧の変化量が異なる
ためである。
ルが1番目又は2番目のしきい値レベルの場合におい
て、初期フローティングゲート31における電荷量Q
F,0(0)から一番目のしきい値レベルのプログラムが
完了するQF,1(tP,1)と2番目のしきい値レベルのプ
ログラムが完了するQF,2(tP,2)までのフローティン
グゲート31における電荷変化量を示すグラフである。
図5(I)によれば、フローティングゲート31におけ
る電圧VF,1(t) とVF,2(t) がしきい値電圧VF
TH に達するとき(t=tP,1、t=tP,2)、フローテ
ィングゲート31における電荷量は初期値QF,0(0)
からそれぞれQF,1(tP,1)とQF,2(tP,2) まで増
加することがわかる。
果である第1電圧源38からコントロールゲート32に
印加される電圧VC,i と当該レベルのしきい値電圧との
関係に対して説明する。図7(A)は図3の不揮発性メ
モリのキャパシタンス等価回路図である。図7(A)に
おいて、CC はコントロールゲート33対フローティン
グゲート31のキャパシタンスを、CP はプログラムゲ
ート32対フローティングゲート31のキャパシタンス
を、CD はドレイン36対フローティングゲート31の
キャパシタンスを、CS はソース35(基板を含む)対
フローティングゲート31のキャパシタンスを示す。
(1)で表れる。 CT=CC+CP+CD+CS..............(1) 前記各キャパシタンスの結合係数は、下記の式(2)に
よって定義される。 αC=CC/CT、αP=CP/CT、αD=CD/CT....(2) 図7(A)でプログラム中のフローティングゲート31
における電圧は、一般的に下記の式(3)で表れる。 VF(t)=αCVC+αPVP+αDVD(t)+QF(t)/CT =αC[VC−VC TH(t)]+αPVP+αDVD(t)..(3) 式(3)でQF(t) はフローティングゲート31にお
ける電荷量を意味する。プログラム時、コントロールゲ
ート(33)におけるしきい値電圧VC TH(t)は下記
の式(4)によって定義される。 VC TH(t)=−QF(t)/CC .....(4) 即ち、式(4)のVC TH(t) は時間tにおけるコント
ロールゲート33で測定されたしきい値電圧シフトを意
味する。
ートに蓄積された電荷に起因するコントロールゲートで
測定されたしきい値電圧をいう。コントロールゲート3
3で測定されたしきい値電圧VC TH(t) はドレイン電
流ID(t) が電流検出部42のしきい電流Ithに達す
るときのコントロールゲート33の電圧によって定義さ
れる。しきい電流Ithは上述したように、任意に定義す
ることができる(例えば、Ith=1μA)。尚、フロー
ティングゲート31におけるしきいVF TH は、図3のフ
ローティングゲート31、ソース35、及びドレイン3
6から構成されたFETの与えられたしきい値電圧であ
って、それは図3に示した不揮発性メモリ100の製造
時、チャンネルイオン注入とゲート絶縁膜の厚さのよう
な製造工程の条件によって決定される。従って、フロー
ティングゲート31のしきい値電圧VF TH は常に一定で
ある。しかし、コントロールゲート33のしきい値電圧
VC TH はフローティングゲート31における電荷QF の
量によって決定される。
プログラムは、フローティングゲート31における電圧
VF(t)がしきい値電圧VF THまで減少されるとき停止
する。即ち、この時点はドレイン36の電流ID(t)
がしきい電流Ithに達する時点に該当し、且つプログラ
ムが完了する時点tpに該当する。従って、各しきい値
レベルのプログラム時、プログラム終了時のフローティ
ングゲート31の電圧VF(tp) は下記の式(5)の
ように表現することができる。 VF(tP)=VF TH=αC[VC−VC TH(tP)]+αPVP +αDVD(tP)......(5) 上記の式(5)を第1電圧源38からコントロールゲー
ト33に印加される電圧VCによって変形すると、下記
の式(6)で表れる。 VC=VC TH(tP)+{VF TH−αPVP−αDVD(tP)}/αC =VC TH(tP)+V1 ...........(6) ここで、V1 は下記の式(7)で定義される。 V1 ={VF TH−αPVP−αDVD(tP)}/αC ....(7) ここで、検知時点t=tpにおいて、V1 値は各レベル
のコントロールゲート電圧VC,i に対して一定の定数値
という事実が重要である。
D(tp)、プログラムゲート32に印加される電圧
VP、及び製造工程時に決定されるVF TH、αC、αD、そ
してαP のような従属バラメータによって決定される。
ドレイン電圧VDは一定値となるように回路を作ること
ができ、一般にαDVD値は他の2つの項に比べて相対的
に極めて小さい値である。なお、各しきい値レベルのプ
ログラムに対してt=tpにおけるプログラム終了時の
VD(tp)は一定値である。
ラムのために要求されるコントロールゲート33の電圧
VC,i は、式(7)によって下記の式(8)で表れる。 VC,i=VC TH,i+V1...........(8) ここでi=0,1,2,3,4,....n−1であ
る。この式から、プログラムしようとするしきい値レベ
ルとそれに相応して印加されるコントロールゲート電圧
は、傾きが1である線形的な関係にあることがわかる。
図7(B)はこのような結果を示す図である。ここで、
式(4)によってフローティングゲートの電荷量もコン
トロールゲート電圧と線形的な関係にあることがわか
る。
で、マルチレベルのプログラム時にコントロールゲート
33に印加される電圧のi番目のシフト値△VC,i は下
記の式(9)で表される。 ΔVC,i=ΔVC TH,i........(9) 式(8)と(9)から2段レベル又はマルチレベルのプ
ログラム時、最下位レベルである消去状態から各しきい
値レベルまでのシフト値である△VC TH,i が決定される
と、当該レベルのプログラムは既に知っている最下位レ
ベルプログラムに使用したVC,0値に所望のしきい値レ
ベルのシフト値△VC TH,iを加えた値をコントロールゲ
ート電圧に印加し、プログラムが自動的に完了すること
を待てばよい。図5(G)に示すように、各しきい値レ
ベルのプログラム時に、トンネリングのためにフローテ
ィングゲート31とプログラムゲート32との間に印加
されるトンネリング電圧Vtun,i は、初期値が最大値で
あり、フローティングゲート31で電圧VF,i(t)が
与えられたしきい値電圧VF THに達する時点、即ちプロ
グラムが完了する時点で最小値を有する。
max tun,iはフローティングゲート31の初期電圧VF,i
(0)とプログラムゲート32に印加される電圧VPと
の差によって下記の式(10)のように容易に得ること
ができる。 Vmax tun,1=VP,i(0)−VP (実際、負の値) =αCVC,i+(αP−1)VP+αDVD(0)+QF(0)/CT ...............(10) 式(10)でもしフローティングゲート31の初期電荷
量QF(0) がゼロであれば、式(10)は下記の式
(11)でさらに表れる。 Vmax tun,1=αCVC,i+(αP−1)VP+αDVD(0) ...............(11) 以上の通り、マルチレベルのプログラム方法を記述し
た。
過程を説明する。消去過程は非常に簡単である。消去は
フローティングゲート、ソース、ドレイン、又はチャン
ネル領域の間にフローティングゲートに蓄積された電荷
キャリアを消去できる程度の強い電界がかかるように各
端子に電圧を印加して、トンネリングによって前記ソー
ス、ドレイン、又はチャンネル領域へ電荷キャリアを消
去する。本発明によれば、消去状態とは最下位しきい値
レベル、即ちVC TH,0 の場合を意味する。即ち、与えら
れた消去ブロック内の全ての不揮発性メモリセルは、一
番低いレベルでプログラムされる。従って、消去過程は
次のステップによって容易に得られる。
のしきい値レベルをレベルゼロ、即ちVC TH,0 以下とな
るように削除する。つぎに、コントロールゲート33の
電圧がVC,0 値のレベルゼロ値をもって、その選択され
た全てのセルをプログラムする。ここで、VC、0 値は任
意に定めることができる。このように消去状態は事実上
上述したプログラム技法によってなされるので、基本的
に過剰消去の問題は無い。
グラムのために要求されるコントロールゲート33の電
圧VC,iとプログラムゲート32の電圧VPの要求条件は
次のようである。プログラム中にフローティングゲート
の電荷の変化を監視するためには、プログラムの初期に
図4のトランジスタのチャンネルが反転されてドレイン
電流が流れるようにし、プログラムが進行されるにした
がって反転層の導電度が減少するようにVC,i を印加し
なければならないので、次の式(12)を満足しなけれ
ばならない。 VF、i(0)>VF TH、 ID,i(0)>Ith .....(12)
フローティングゲート31との間にトンネリングが生じ
るようににそれらの間に形成されるトンネル電界がプロ
グラムのために適切な強さを有するように決定されるべ
きである。尚、VPは固定されたネガティブ値であるの
で、トンネル電界の強さはVC,iが高くなるにしたがっ
てそれに比例して増加し、プログラムの速度もコントロ
ールゲート33のしきい値電圧シフト値△VC TH が大き
くなるほど増加する。
を図8の回路図を参照して説明する。実質的に、電圧検
出方法によるプログラム過程は電流検出方法によるプロ
グラム過程とほぼ同一である。図8は電圧検出を用いた
本発明のプログラム過程を説明するための回路図であっ
て、図4の電流検出部42の代わりに電圧検出部43が
使用されたことを除いては図4と実質的に同一である。
この電圧検出部43は簡単に基準電圧源44と、この基
準電圧源44とドレインとの間に接続された抵抗45か
ら構成することができる。従って、電圧検出部43はプ
ログラム中にドレイン36の電圧を監視する。モニタリ
ング中にフローティングゲート31の電圧VF,iが与え
られたしきい値電圧VF THに達するときのドレイン電圧
VD,THが検出されると、プログラム停止信号VSTを出力
する。VD, TH は全てのレベルのプログラムに対して一
定値を有する。電流検出と同様に、このプログラム停止
信号VSTに応答して第1電圧源38及び/又は第2電圧
源39がコントロールゲート電圧VC,i とプログラムゲ
ート電圧VP をこれ以上供給しなければ、プログラム過
程は終了する。この以外の内容も電流検出方法と実質的
に同一であるので、その説明は省略する。
(B)、図11(A)と(B)、図12(A)と(B)
は、図3に示した本発明による不揮発性メモリのいろん
な構造例を示すレイアウト図及び断面図である。
の第1構造形態を示すレイアウト図であり、図9(B)
は図9(A)のA−A’線上の断面図である。図9
(A)と(B)によれば、第1構造による不揮発性メモ
リは、表面内にチャンネル領域を有する第1導電型半導
体基板50と、チャンネル領域上に形成されるフローテ
ィングゲート51と、フローティングゲート51の上側
に形成されるコントロールゲート52と、フローティン
グゲート51に隣接して形成されるプログラムゲート5
3と、そしてプログラムゲート53とフローティングゲ
ート51とコントロールゲート52との間に形成し、フ
ローティングゲート51とプログラムゲート53との間
ではトンネリングができるように充分薄い厚さを有する
絶縁層54とから構成される。尚、図9(A)と(B)
によれば、チャンネル領域を除いた基板50の表面上に
はフィルド絶縁膜55がさらに備えられている。尚、図
9(A)と(B)によれば、フローティングゲート51
の一部がフィルド絶縁膜55の表面上に延長する。尚、
図9(B)はプログラムゲート53がコントロールゲー
ト52の一側面に隣接して位置することを示す。また、
チャンネル領域とフローティングゲート51との間には
トンネリングができるように充分薄い厚さを有するゲー
ト絶縁膜56が形成される。
ウト図であり、図10(B)は図10(A)のB−B’
線上の断面図である。図10(A)と(B)によれば、
第2構造形態は図9(A)と(B)に示した第1構造形
態とほぼ類似である。図10(A)と(B)はプログラ
ムゲート53の一部がフローティングゲート51の下側
に隣接して位置することを示す。
ウト図であり、図11(B)は図11(A)のC−C’
線上の断面図である。図11(A)と(B)による第3
構造形態は、図9(A)と(B)に示した第1構造形態
とほぼ類似である。図11(A)と(B)はプログラム
ゲート53がフローティングゲート51の上側に隣接し
て位置することを示す。
ウト図であり、図12(B)は図12(A)のD−D’
線上の断面図である。図12(A)と(B)によれば、
第4構造形態の不揮発性メモリは、表面内にチャンネル
領域を有する第1導電型半導体基板50と、チャンネル
領域上に形成されるフローティングゲート51と、半導
体基板の表面内でチャンネル領域の両側にそれぞれ形成
される第2導電型の2つの不純物領域57、58と、フ
ローティングゲート51の上側に形成されるコントロー
ルゲート52と、フローティングゲート51に隣接して
形成されるプログラムゲート53と、そしてプログラム
ゲート53とフローティングゲート51とコントロール
ゲート52との間に形成し、フローティングゲート51
とプログラムゲート53との間ではトンネリングができ
るように充分薄い厚さを有する絶縁層54とから構成さ
れる。
性メモリセルを用いた不揮発性メモリ装置の構成図であ
る。図13(A)によれば、不揮発性メモリ装置は、半
導体基板60上に互いに一定間隔を置いて複数本のワー
ドライン61を配置し、これと直交し、互いに一定間隔
を置いてワードラインとともに複数個の四角の領域を形
成するように複数本のビットライン62を配置し、ビッ
トラインと同一方向に複数本のプログラムライン63を
設け、各四角の領域に一つずつ複数個の不揮発性メモリ
セル64を配置した構成とされている。
セル64は図3に示すように、フローティングゲート6
5と、プログラムのためにフローティングゲート65へ
電荷を供給するプログラムゲート66と、プログラムの
ためにフローティングゲート65に供給された電荷量を
調節するコントロールゲート67と、プログラム中にフ
ローティングゲート65へ供給された電荷キャリアの量
を読み取る(又は検証)ための電界効果トランジスタ6
8とから構成される。この電界効果トランジスタ68
は、前記のフローティングゲート65、ソース69、ド
レイン70、及びソースとドレインとの間のチンネル領
域71とから構成される。各不揮発性メモリセルのコン
トロールゲート67は隣接のワードライン62に接続さ
れ、プログラムゲート66は隣接のプログラムライン6
3と接続される。尚、一つの四角の領域内の不揮発性メ
モリセル64のソース69は、隣の四角の領域内に位置
した不揮発性メモリセル64のドレイン70とともに隣
接のビットライン62に共通接続されている。
メモリ装置の各モードによる動作時、各ラインに供給さ
れる典型的な電圧値を示すものである。図13(B)に
示すように、不揮発性メモリ装置がプログラムモードで
動作するときには、選択されたプログラムライン63に
は−8〜15V、選択されなかったプログラムライン6
3には0V、選択されたワードライン61には3〜12
V、選択されなかったワードライン61には0〜−10
V、選択されたビットライン62には0.5〜2V、選
択されなかったビットライン62のうち選択されたセル
の左側に位置したものには0V、選択されたセルの右側
に位置したもののうち一つ以上のビットラインには0.
5〜2V、基板60には0Vが印加される。
モードで動作するときには2つの方法がある。まず、ビ
ットライン62を介して削除する場合は、選択された消
去ブロック内の全てのプログラムライン63には0〜−
12V、選択された消去ブロック内の全てのワードライ
ン61には−7〜−12V、選択された消去ブロック内
の全てのビットライン61には0〜6V、基板60には
0〜6Vが印加される。次に、基板60を介して消去す
る場合は、選択された消去ブロック内の全てのプログラ
ムライン63には0〜−12V、選択された消去ブロッ
ク内の全てのワードライン61には−7〜−12V、選
択された消去ブロック内のビットライン62はフローテ
ィングされ、基板60には0〜6Vが印加される。
ードで動作するときには、選択されたプログラムライン
63には0V、選択されなかったプログラムライン63
には0V、選択されたワードライン61には電源電圧V
CC、選択されなかったワードライン61には0V、選択
されたビットライン62には0.5〜2V、選択されな
かったビットライン62には0V(左側)、0.5〜2
V(右側)、基板60には0Vが印加される。図13
(B)の電圧値はメモリセルの構造的特性又は電気的な
特性の変数、例えば結合定数、トンネル絶縁体の厚さ等
によって変わることもある。
(B)、図17(A)と(B)を参照して第2実施例に
よる不揮発性メモリセルと装置、及びそれらをプログラ
ムする方法について説明する。図14は第2実施例によ
る不揮発性メモリの回路図である。この実施例は、プロ
グラムのために前記フローティングゲート81へ電荷キ
ャリアを供給する第1しきい値電圧VF TH1を有するプロ
グラムFETと、プログラム中にフローティングゲート
81に供給される電荷キャリアの量を検証する第2しき
い値電圧VF TH2を有するモニタリングFETと、プログ
ラムのために前記フローティングゲート81に供給され
た電荷キャリアの量を制御するコントロールゲート84
とから構成されている。前記フローティングゲート81
は双方のトランジスタに共通に形成され、それぞれ第1
領域81aと第2領域81bに区分されている。プログ
ラムFETは、このフローティングゲート81の第1領
域81aと、第1ドレイン82と、共通ソース83とで
構成されている。モニタリングFETはフローティング
ゲート81の第2領域81bと、第2ドレイン85と、
前記共通ソース83とから構成されている。図14の回
路において、第2しきい値電圧VF TH2は第1しきい値電
圧VF TH1よりさらに大きく決定されるべきである。図1
4に示すように、第2実施例による不揮発性メモリセル
は第1実施例のセルと異なり、プログラムゲートを有せ
ず、その代わり基板の表面内に3つの不純物領域(即
ち、モニタリングトランジスタのドレイン、共通ソー
ス、及びプログラムトランジスタのドレイン)を有す
る。
ム方法を説明するための回路図である。図14の構成要
素の他に、前記コントロールゲート84に電圧を供給す
る第1電圧源88と、プログラムのために前記プログラ
ムFETの第1ドレイン82に電圧VP Dを供給する第2
電圧源89と、前記第1ドレイン82に供給する電圧V
D Pより低い電圧VS を前記共通ソース83へ供給する第
3電圧源90と、プログラム中に前記モニタリングFE
Tの第2ドレイン85に流れる電流ID、i(t) を検出
して、検出された電流が設定されたしきい電流Ithに達
するとき前記各電圧源88、89、90にプログラムス
テップ信号VSTを供給することにより前記電圧VC,i、V
D P、VSがそれ以上供給されないようにするための電流検
出部91Aとをさらに備える。図15(A)において、
共通ソース83は基板(図示せず)とともに接地され
る。また、第1電圧源88からコントロールゲート84
へ供給される電圧VC,iはマルチレベルのプログラム時
に各しきい値レベルのプログラムごとに相応して変化す
るポジティブ電圧であり、第2電圧源89からプログラ
ムFETへ供給される電圧VD Pは固定されたポジティブ
電圧である。図15(A)において、電流検出部91A
は図15(B)の電圧検出部91Bに代替することがで
きる。
ルは図14の構成要素の他に、前記コントロールゲート
84へ電圧VC,i を供給する第1電圧源88と、プログ
ラムのためにプログラムFETの第1ドレイン82へ電
圧VD Pを供給する第2電圧源89と、前記第1ドレイン
82に供給される電圧VD Pより低い電圧VS を前記共通
ソース83へ供給する第3電圧源90と、そしてプログ
ラム中に第2ドレイン85の電圧VM D,i(t)を監視
し、第2ドレイン85の監視された電圧VM D,i(t)が
設定の基準電圧VD,THに達するときプログラム停止信号
VSTを前記第1電圧源88と第2電圧源89に与えてそ
れ以上電圧VC,i、VD P が供給されないようにするため
の電圧検出部91Bとをさらに備える。
に図15(B)の電圧検出部91Bが使用された場合で
も、第1電圧源88からコントロールゲート84へ供給
される電圧VC,i はマルチレベルのプログラムの各しき
い値レベルのプログラムごとに相応して変化するポジテ
ィブ電圧値であり、第2電圧源89からプログラムFE
Tの第1ドレイン82へ供給される電圧VD Pは固定され
たポジティブ値を有する。図15(B)に示すように、
電圧検出部91Bは設定された基準電圧を誘起する電圧
源VDDと、その電圧源VDDとモニタリングFETの第2
ドレイン85との間に接続された抵抗とから構成するこ
とができる。図3(B)と図4に示した第1実施例のプ
ログラムゲートは零以下の電圧VP(≦0) が与えられ
るが、図15(A)と(B)に示した第2施例のセルは
プログラムゲートの代わりにプログラムFETを使用
し、このプログラムFETに固定された正の値を有する
電圧VD Pを加える。
セルをプログラムする方法は、プログラムのために電荷
キャリアが第1チャンネル領域86を介してフローティ
ングゲート81に供給され、第2チャンネル領域87に
反転層が形成されるように、コントロールゲート84に
第1電圧VC,i を、第1ドレイン82に第2電圧VD Pを
供給する。プログラム中に前記反転反転層の導電度を監
視し、監視された導電度が前記モニタリングFETのし
きい値電圧VF TH2に相応する値に達したときコントロー
ルゲート84と第1ドレイン82にそれぞれ第1電圧V
C,i 及び/又は第2電圧VD Pを供給することを中断す
る。
めに第1チャンネル86領域からフローティングゲート
81へ電荷キャリアを供給することは、ホットキャリア
注入によって行うことも、FNトンネリングによって行
うこともできる。トンネリングメカニズムによってプロ
グラムを行う場合には、第1ドレインに印加される電圧
は零より小さいか同一である。
性メモリセルの構造形態を示すレイアウト図、(B)は
(A)のE−E’線による断面図である。図16を参照
すると、不揮発性メモリセルは第1導電型(P型)の半
導体基板92と、前記基板92の表面内に互いに一定間
隔を置いて順次形成された第2導電型(n+) の第1不
純物領域93と、第2不純物領域94及び第3不純物領
域95と、前記基板上92で第1不純物領域93と第2
不純物領域94にわたって形成される第1ゲート絶縁層
98と、前記基板92上で第2不純物領域94と第3不
純物領域95にわたって形成され、第1ゲート絶縁層9
8とは異なる厚さを有する第2ゲート絶縁層99と、半
導体基板92の表面内の第1不純物領域93と第2不純
物領域94との間の領域である第1チャンネル領域10
0と、半導体基板92の表面内の第2不純物領域94と
第3不純物領域95との間の領域である第2チャンネル
領域101と、前記第1ゲート絶縁層98と第2ゲート
絶縁層99上で第1不純物領域93と第3不純物領域9
5にわたって形成されるフローティングゲート96と、
前記フローティングゲート96の上層に形成されるコン
トロールゲート97と、そして前記フローティングゲー
ト96とコントロールゲート97との間にこれらを互い
に絶縁させるために形成される絶縁層とから構成され
る。
絶縁層99の厚さは第1ゲート絶縁層98の厚さより厚
くし、且つ第1ゲート絶縁層98の厚さはトンネリング
によってフローティングゲート96から第1チャンネル
領域100へ電荷キャリアが消去できるように充分薄く
する。図16に詳しく示していないが、前記基板92の
表面上の前記第1ゲート絶縁層98と第2ゲート絶縁層
99を除いた部分にはフィルド絶縁膜103が形成され
ている。図16に示すように、フローティングゲート9
6は第1チャンネル領域100と第2チャンネル領域1
01上にわたって形成され、フローティング96の一部
はフィルド絶縁膜103の表面上に延長される。
いた不揮発性メモリ装置の回路図である。図18は各モ
ードの動作時、図17の各ラインに供給される典型的な
電圧を示すテーブルである。図17による不揮発性メモ
リ装置は、互いに一定間隔を置いて配置された複数本の
ワードライン104と、複数個の四角の領域を形成する
ために、前記ワードライン104と直交するように互い
に一定間隔を置いて形成される第2導電型の複数本のビ
ットライン105と、前記ビットライン105と同一方
向に、ビットライン105の間で各四角の領域を左側領
域と右側領域に分けるように形成される共通ソースライ
ン106と、四角の領域内に一つずつ配置された不揮発
性メモリ素子とからなっている。不揮発性メモリ素子
は、それぞれコントロールゲート84と、第1領域81
aと第2領域81bとに区分されるフローティングゲー
ト81と、四角の領域の右側領域に位置し、プログラム
のためにフローティングゲート81へ電荷キャリアを供
給するプログラムFETと、四角の領域の左側領域に位
置し、プログラム中にフローティングゲート81内の電
荷キャリアの量を検証するモニタリングFETとを備え
ている。このプログラムFETはフローティングゲート
81の第1領域81a、第1ドレイン82、前記共通ソ
ース83、及び第1ドレイン82と前記共通ソースとの
間に位置した第1チャンネル領域86からなり、一方、
モニタリングFETはフローティングゲート81の第2
領域81b、第2ドレイン85、前記共通ソース83、
及び第2ドレインと前記共通ソースとの間に位置した第
2チャンネル領域87からなる。さらに、コントロール
ゲート84は隣接するワードライン104に接続され、
各共通ソース83は隣接する共通ソースライン106に
接続され、第1ドレイン82はそれの右側に隣接する四
角の領域内に位置した不揮発性メモリの第2ドレイン8
5とともに隣接のビットライン105に接続され、第2
ドレイン85はそれの左側に隣接する四角の領域内に位
置した不揮発性メモリの第1ドレイン82に接続されて
いる。
リアの注入によるプログラムモードで動作するとき、選
択されたワードラインには6〜13V、選択されなかっ
たワードラインには0V、選択されたn番目のビットラ
インには5〜9V、選択されたnー1番目のビットライ
ンには0.5〜2V、 その他のビットラインには0V、
選択されたn番目のソースラインには0V、選択されな
かったn+1番目のソースラインはフローティングさ
れ、選択されなかったn−1番目のソースラインは選択
されたn−1番目のビットラインと同一であり、基板に
は0Vが印加される。
カニズムを用いたプログラムモードで動作するとき、選
択されたワードラインには−20V、選択されなかった
ワードラインには0V、選択されたn番目のビットライ
ンには0V、他のビットラインには5〜10V、選択さ
れたn番目のソースラインには0V、他のソースライン
には5〜10V、基板には0Vが印加される。
で動作するとき、全てのワードラインには−7〜−12
Vが印加され、全てのビットラインはフローティングさ
れ、全てのソースラインには電源電圧VCC、基板には0
Vが印加される。図17の不揮発性メモリ装置が読み取
りモードで動作する時、選択されたワードラインにはV
CC、選択されなかったワードラインには0V、選択され
たn番目のビットラインには0.5〜2V、 他のビット
ラインには0V、全てのソースラインには0V、基板に
は0Vが印加される。勿論、前記図18の電源値はメモ
リセルの構造的又は電気的特性の変数、例えば結合係
数、トンネル絶縁体の厚さ等によって変わることもあ
る。
次のような利点が得られる。各しきい値レベルのプログ
ラムごとにコントロールゲートの電圧のみを変えてやれ
ばよいので、容易にマルチレベルのプログラムを行うこ
とができる。各しきい値電圧レベルとそれに相応する各
コントロールゲート電圧は互いに線形な関係にあり、し
きい値電圧のシフト値はコントロールゲート電圧のシフ
ト値と一致するので、各レベルのしきい値電圧のシフト
を正確に調節することができる。消去状態は任意のコン
トロールゲート電圧を用いる最下位レベルのプログラム
によって調節するので、基本的に過剰消去の問題はな
い。不揮発性メモリセル自体でプログラム及び読み取り
を同時に行うので、プログラムされた内容を検証するた
めの回路が別に要求されることなく、プログラムの速度
が速くなる。消去前に事前プログラムが要求されない。
オペレーションのために±12V以下の低電圧が要求さ
れる。プログラム時、ただ検証に必要な数乃至数十μA
以下の低電流のみが使用される。チャンネル分離形構造
ではない単純積層ゲート構造なので、コンパクトな不揮
発性メモリセルを実現することができる。本発明によれ
ば、マルチレベルのプログラムの正確度、即ちプログラ
ムされたしきい値電圧のエラー分散が不揮発性メモリの
製造工程時に固定されるバラメータと印加されたバイア
ス電圧とによって正確に決定される。従って、本発明に
よる不揮発性メモリの各レベルのしきい値電圧のエラー
分散は、多くの回数のプログラム/削除サイクルによっ
て従属的ではない。また、プログラム中であっても、酸
化膜への電荷のトラップやチャンネル移動度やビットラ
イン抵抗等の不安定で予測不可能な電気的要素に対して
従属ではない。本発明による不揮発性メモリのプログラ
ム方式は、電圧制御方式であるため、電流制御方式に比
べてより容易に、正確にマルチレベルのプログラムを行
うことができる。本発明による不揮発性メモリ装置は、
チャンネル分離形セルのような非対称構造のセルではな
く、単純積層構造であって、無接触仮想接地アレイを実
現することができるため、チップのサイズを大幅減少す
ることができる。本発明による不揮発性メモリセルのソ
ースとドレインは、ただ読み取り動作の遂行にだけ使用
するので、前記ソースとドレインには読み取りに必要な
低電圧だけ印加されるように動作させることができる。
従って、ソースとドレインの拡散領域を最適化すること
ができる。
回路図であり、(B)は(A)による不揮発性メモリの
自動検証プログラムの原理を説明するためのグラフであ
る。
を有する不揮発性メモリの回路図であり、(B)は先行
技術によるチャンネル分離形構造を有する不揮発性メモ
リの回路図である。
構成ブロック図であり、(B)は本発明の第1実施例に
よる不揮発性メモリの回路図である。
ム方法を説明する回路図である。
ある。
ルのプログラム過程を示すフローチャートである。
キャパシタンス等価回路図であり、(B)はプログラム
しようとするしきい値レベルとそれに相応して印加され
るコントロールゲートの電圧との関係を示すグラフであ
る。
本発明のプログラム過程を説明するための回路図であ
り、(B)は(A)の電圧検出部の他の実施例を示す回
路図である。
第1構造形態を示すレイアウト図であり、(B)は
(A)のA−A’線上の断面図である。
第2構造形態を示すレイアウト図であり、(B)は図1
0(A)のB−B’線上の断面図である。
第3構造形態を示すレイアウト図であり、(B)は図1
1(A)のC−C’線上の断面図である。
第4構造形態を示すレイアウト図であり、(B)は図1
2(A)のD−D’線上の断面図である。
用いた不揮発性メモリ装置の回路図であり、(B)は各
動作モード時、(A)の各ラインに供給される電圧値を
示すテーブルである。
の回路図である。
説明するための回路図であり、(B)は(A)の電流検
出部の代わりに使用される電圧検出部の構成を示す回路
図である。
一構造形態を示すレイアウト図であり、(B)は(A)
のE−E’線上の断面図である。
発性メモリ装置の回路図である。
される電圧値を示すテーブルである。
領域 42、91A 電流検出部 43、91B 電圧検出部 38〜41、88〜90 電圧供給源 64 不揮発性メモリセル 68、34 電界効果トランジスタ(FET) 55、103 フィルド領域 50、92 基板 56、98、99 ゲート絶縁膜 61、104 ワードライン 62、105 ビットライン 106 共通ソースライン 63 プログラムライン
Claims (6)
- 【請求項1】 フローティングゲートと、 プログラムのために前記フローティングゲートへ電荷キ
ャリアを供給するプログラムゲートと、 プログラムのために前記フローティングゲートに供給さ
れた電荷キャリアの量を制御するコントロールゲート
と、 前記フローティングゲート、ソース、ドレイン、及びソ
ースとドレインとの間に位置したチャンネル領域からな
り、前記プログラム中に前記フローティングゲートへ供
給される電荷キャリアの量を検証するFETと、 前記コントロールゲートへ電圧を供給する第1電圧源
と、 前記プログラムゲートへ電圧を供給する第2電圧源と、 前記ドレインへ電圧を供給する第3電圧源と、 前記ドレインに印加される電圧より低い電圧を前記ソー
スへ供給する第4電圧源と、 前記プログラム中に前記ドレインの電流を検出して、検
出されたドレイン電流が設定の基準電流に達するとき前
記第1電圧源と前記第2電圧源のうち少なくとも一つに
プログラム停止信号を与えることにより、その電圧がそ
れ以上供給されないようにする電流検出部と を有するこ
とを特徴とする不揮発性メモリ。 - 【請求項2】 フローティングゲートと、 プログラムのために前記フローティングゲートへ電荷キ
ャリアを供給するプログラムゲートと、 プログラムのために前記フローティングゲートに供給さ
れた電荷キャリアの量を制御するコントロールゲート
と、 前記フローティングゲート、ソース、ドレイン、及びソ
ースとドレインとの間に位置したチャンネル領域からな
り、前記プログラム中に前記フローティングゲートへ供
給される電荷キャリアの量を検証するFETと、 前記コントロールゲートへ電圧を供給する第1電圧源
と、 前記プログラムゲートへ電圧を供給する第2電圧源と、 前記プログラム中に前記ドレインにおける電圧を監視
し、ドレイン電圧が設定の基準電圧に達するときプログ
ラム停止信号を前記第1電圧源と前記第2電圧源のうち
少なくとも一つに与えてそれ以上電圧を供給しないよう
にする電圧検出部と を有することを特徴とする不揮発性
メモリ。 - 【請求項3】 コントロールゲートと、フローティング
ゲートと、プログラムゲートと、一つのしきい値電圧を
有し且つ前記フローティングゲート、ソース、ドレイ
ン、及びソースとドレインとの間に位置したチャンネル
領域からなるトランジスタとを有する不揮発性メモリセ
ルをプログラムする方法において、 プログラムのため電荷キャリアをプログラムゲートから
フローティングゲートに供給して、チャンネル領域に反
転層を形成させるように、前記コントロールゲートに第
1電圧を、プログラムゲートに第2電圧を供給するステ
ップと、 プログラム中に前記反転層の導電度を監視し、その導電
度が設定の基準値に達するとき前記コントロールゲート
とプログラムゲートに第1電圧と第2電圧のうち少なく
とも一つの供給を中断するステップとを備えることを特
徴とする不揮発性メモリをプログラムする方法。 - 【請求項4】 コントロールゲートと、 第1領域と第2領域に区分されたフローティングゲート
と、 第1しきい値電圧を有し、フローティングゲートの第1
領域、第1ドレイン、共通ソース、及び第1ドレインと
共通ソースとの間に位置した第1チャンネル領域から構
成されたプログラムFETと、 第1しきい値電圧より高い第2しきい値電圧を有し、フ
ローティングゲートの第2領域、第2ドレイン、共通ソ
ース、及び前記第2ドレインと共通ソースとの間に位置
した第2チャンネル領域から構成されたモニタリングF
ETとを有する不揮発性メモリセルへのプログラム方法
において、プログラムのために電荷キャリアが第1チャ
ンネル領域を介してフローティングゲートへ供給され、
第2チャンネル領域に反転層が形成されるように、前記
コントロールゲートに第1電圧を、第1ドレインに第2
電圧を加えるステップと、 プログラム中に前記反転層の導電度を監視し、監視され
た導電度が基準値に達するとき前記コントロールゲート
と第1ドレインにそれぞれ第1電圧と第2電圧のうち少
なくとも一つを供給することを中断するステップとを備
えることを特徴とする不揮発性メモリをプログラムする
方法。 - 【請求項5】 第1導電型の半導体基板と、 前記基板の表面内に互いに一定間隔を置いて順次形成さ
れた第2導電型の第1不純物領域と、 第2不純物領域及び第3不純物領域と、 前記基板上で第1不純物領域と第2不純物領域にわたっ
て形成される第1ゲート絶縁層と、 前記基板上で第2不純物領域と第3不純物領域にわたっ
て形成され、第1ゲート絶縁層とは異なる厚さを有する
第2ゲート絶縁層と、 半導体基板の表面内における第1不純物領域と第2不純
物領域との間の領域である第1チャンネル領域と、 半導体基板の表面内における第2不純物領域と第3不純
物領域との間の領域である第2チャンネル領域と、 前記第1ゲート絶縁層と第2ゲート絶縁層上で第1不純
物領域と第3不純物領域にわたって形成されるフローテ
ィングゲートと、 前記フローティングゲートの上層に形成されるコントロ
ールゲートと、 前記フローティングゲートとコントロールゲートとの間
にこれらを互いに絶縁させるために形成される絶縁層と
を有することを特徴とする不揮発性メモリセル。 - 【請求項6】 互いに一定間隔を置いて配置された複数
本のワードラインと、 前記複数個のワードラインと直交するように互いに一定
間隔を置いて、ワードラインとともに複数個の四角の領
域を形成する第2導電型の複数本のビットラインと、 前記ビットラインと同一方向にビットラインの間に各四
角の領域を左側領域と右側流域に分けるように形成され
る共通ソースラインと、 前記四角の領域内にそれぞれ一つずつ配置される複数個
の不揮発性メモリセルであって、 それぞれコントロールゲートと、第1領域と第2領域に
区分されるフローティングゲートと、四角の領域の右側
領域に位置し、プログラムのためにフローティングゲー
トへ電荷キャリアを供給するプログラムFETと、四角
の領域の左側領域に位置し、プログラム中にフローティ
ングゲート内の電荷キャリアの量を検証するモニタリン
グFETとを有し、 このプログラムFETはコントロールゲート、フローテ
ィングゲートの第1領域、第1ドレイン、共通ソース、
及び第1ドレインと前記共通ソースとの間に位置した第
1チャンネル領域で構成され、 モニタリングFETはフローティングゲートの第2領
域、第2ドレイン、前記共通ソース、及び前記第2ドレ
インと前記共通ソースとの間に位置した第2チャンネル
領域から構成され、 各コントロールゲートは隣接するワードラインに接続さ
れ、 各共通ソースは隣接する共通ソースラインに接続され、 第1ドレインはそれの右側に隣接する四角の領域内に位
置した不揮発性メモリの第2ドレインとともに隣接する
ビットラインに接続され、 第2ドレインはその左側に隣接する四角の領域内に位置
した不揮発性メモリの第1ドレインに接続される複数個
の不揮発性メモリセルとを有することを特徴とする不揮
発性メモリ。
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Publications (2)
Publication Number | Publication Date |
---|---|
JPH0964214A JPH0964214A (ja) | 1997-03-07 |
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Family Applications (1)
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Families Citing this family (29)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100205309B1 (ko) * | 1996-07-23 | 1999-07-01 | 구본준 | 비휘발성 메모리셀 및 이 비휘발성 메모리셀을 프로그래밍하는 방법 |
KR100232190B1 (ko) * | 1996-10-01 | 1999-12-01 | 김영환 | 비휘발성 메모리장치 |
KR100232200B1 (ko) * | 1997-05-26 | 1999-12-01 | 김영환 | 비휘발성 메모리 소자 및 제조 방법 |
KR100327421B1 (ko) * | 1997-12-31 | 2002-07-27 | 주식회사 하이닉스반도체 | 비휘발성 메모리 소자의 프로그램 시스템 및 그의 프로그램 방법 |
KR100283909B1 (ko) | 1998-12-15 | 2001-03-02 | 김영환 | 비휘발성 메모리의 전하 이득 스트레스 테스트 회로 및 그 테스트 방법 |
JP4012341B2 (ja) * | 1999-07-14 | 2007-11-21 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
US6901006B1 (en) | 1999-07-14 | 2005-05-31 | Hitachi, Ltd. | Semiconductor integrated circuit device including first, second and third gates |
US6172914B1 (en) * | 1999-08-13 | 2001-01-09 | Advanced Micro Devices, Inc. | Concurrent erase verify scheme for flash memory applications |
JP2001148434A (ja) * | 1999-10-12 | 2001-05-29 | New Heiro:Kk | 不揮発性メモリセルおよびその使用方法、製造方法ならびに不揮発性メモリアレイ |
US6577161B2 (en) | 2001-06-01 | 2003-06-10 | Macronix International Co., Ltd. | One cell programmable switch using non-volatile cell with unidirectional and bidirectional states |
US6531887B2 (en) | 2001-06-01 | 2003-03-11 | Macronix International Co., Ltd. | One cell programmable switch using non-volatile cell |
US6545504B2 (en) * | 2001-06-01 | 2003-04-08 | Macronix International Co., Ltd. | Four state programmable interconnect device for bus line and I/O pad |
US6522584B1 (en) * | 2001-08-02 | 2003-02-18 | Micron Technology, Inc. | Programming methods for multi-level flash EEPROMs |
US20050097499A1 (en) * | 2003-11-03 | 2005-05-05 | Macronix International Co., Ltd. | In-circuit configuration architecture with non-volatile configuration store for embedded configurable logic array |
US20050102573A1 (en) * | 2003-11-03 | 2005-05-12 | Macronix International Co., Ltd. | In-circuit configuration architecture for embedded configurable logic array |
US7161833B2 (en) * | 2004-02-06 | 2007-01-09 | Sandisk Corporation | Self-boosting system for flash memory cells |
US7466590B2 (en) * | 2004-02-06 | 2008-12-16 | Sandisk Corporation | Self-boosting method for flash memory cells |
US7009887B1 (en) * | 2004-06-03 | 2006-03-07 | Fasl Llc | Method of determining voltage compensation for flash memory devices |
FR2879338A1 (fr) * | 2004-12-14 | 2006-06-16 | St Microelectronics Sa | Cellule memoire eeprom comprenant une fenetre tunnel deportee |
US7663167B2 (en) * | 2004-12-23 | 2010-02-16 | Aptina Imaging Corp. | Split transfer gate for dark current suppression in an imager pixel |
US7428165B2 (en) * | 2006-03-30 | 2008-09-23 | Sandisk Corporation | Self-boosting method with suppression of high lateral electric fields |
US7511995B2 (en) * | 2006-03-30 | 2009-03-31 | Sandisk Corporation | Self-boosting system with suppression of high lateral electric fields |
US7907450B2 (en) * | 2006-05-08 | 2011-03-15 | Macronix International Co., Ltd. | Methods and apparatus for implementing bit-by-bit erase of a flash memory device |
US20090135640A1 (en) * | 2007-11-28 | 2009-05-28 | International Business Machines Corporation | Electromigration-programmable semiconductor device with bidirectional resistance change |
US7808833B2 (en) * | 2008-01-28 | 2010-10-05 | Qimonda Flash Gmbh | Method of operating an integrated circuit, integrated circuit and method to determine an operating point |
CN101872648B (zh) * | 2009-04-23 | 2013-04-24 | 上海华虹Nec电子有限公司 | Mos一次可编程器件 |
JP2010267341A (ja) * | 2009-05-15 | 2010-11-25 | Renesas Electronics Corp | 半導体装置 |
US8384147B2 (en) * | 2011-04-29 | 2013-02-26 | Silicon Storage Technology, Inc. | High endurance non-volatile memory cell and array |
US9543021B2 (en) * | 2014-03-12 | 2017-01-10 | SK Hynix Inc. | Semiconductor device and programming method thereof |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5043940A (en) | 1988-06-08 | 1991-08-27 | Eliyahou Harari | Flash EEPROM memory systems having multistate storage cells |
US5422842A (en) | 1993-07-08 | 1995-06-06 | Sundisk Corporation | Method and circuit for simultaneously programming and verifying the programming of selected EEPROM cells |
Family Cites Families (24)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4331968A (en) * | 1980-03-17 | 1982-05-25 | Mostek Corporation | Three layer floating gate memory transistor with erase gate over field oxide region |
JPS5798190A (en) * | 1980-12-08 | 1982-06-18 | Toshiba Corp | Semiconductor storage device |
US4558344A (en) * | 1982-01-29 | 1985-12-10 | Seeq Technology, Inc. | Electrically-programmable and electrically-erasable MOS memory device |
DE3277715D1 (en) * | 1982-08-06 | 1987-12-23 | Itt Ind Gmbh Deutsche | Electrically programmable memory array |
JPS60236195A (ja) * | 1984-05-08 | 1985-11-22 | Nec Corp | 不揮発性半導体メモリ |
FR2600809B1 (fr) * | 1986-06-24 | 1988-08-19 | Eurotechnique Sa | Dispositif de detection du fonctionnement du systeme de lecture d'une cellule-memoire eprom ou eeprom |
JPS63274180A (ja) * | 1987-05-06 | 1988-11-11 | Seiko Instr & Electronics Ltd | 半導体不揮発性メモリ |
JPS63310179A (ja) * | 1987-06-12 | 1988-12-19 | Seiko Instr & Electronics Ltd | 半導体不揮発性メモリ− |
US5268318A (en) * | 1988-06-08 | 1993-12-07 | Eliyahou Harari | Highly compact EPROM and flash EEPROM devices |
FR2635410B1 (fr) * | 1988-08-11 | 1991-08-02 | Sgs Thomson Microelectronics | Memoire de type eprom a haute densite d'integration avec une organisation en damier et un facteur de couplage ameliore et procede de fabrication |
US5216269A (en) * | 1989-03-31 | 1993-06-01 | U.S. Philips Corp. | Electrically-programmable semiconductor memories with buried injector region |
JPH02260298A (ja) * | 1989-03-31 | 1990-10-23 | Oki Electric Ind Co Ltd | 不揮発性多値メモリ装置 |
US5081054A (en) * | 1989-04-03 | 1992-01-14 | Atmel Corporation | Fabrication process for programmable and erasable MOS memory device |
US5163021A (en) * | 1989-04-13 | 1992-11-10 | Sundisk Corporation | Multi-state EEprom read and write circuits and techniques |
US5282161A (en) * | 1990-12-31 | 1994-01-25 | Sgs-Thomson Microelectronics S.R.L. | Eeprom cell having a read interface isolated from the write/erase interface |
US5218569A (en) * | 1991-02-08 | 1993-06-08 | Banks Gerald J | Electrically alterable non-volatile memory with n-bits per memory cell |
US5264384A (en) * | 1991-08-30 | 1993-11-23 | Texas Instruments Incorporated | Method of making a non-volatile memory cell |
US5467305A (en) * | 1992-03-12 | 1995-11-14 | International Business Machines Corporation | Three-dimensional direct-write EEPROM arrays and fabrication methods |
US5386132A (en) * | 1992-11-02 | 1995-01-31 | Wong; Chun C. D. | Multimedia storage system with highly compact memory device |
JPH06251590A (ja) * | 1993-02-24 | 1994-09-09 | Hitachi Ltd | 半導体集積回路装置 |
US5329487A (en) * | 1993-03-08 | 1994-07-12 | Altera Corporation | Two transistor flash EPROM cell |
JPH06334195A (ja) * | 1993-05-18 | 1994-12-02 | Nippon Steel Corp | 不揮発性半導体記憶装置 |
US5357466A (en) * | 1993-07-14 | 1994-10-18 | United Microelectronics Corporation | Flash cell with self limiting erase and constant cell current |
JP2937805B2 (ja) * | 1995-05-19 | 1999-08-23 | モトローラ株式会社 | 2層フローティングゲート構造のマルチビット対応セルを有する不揮発性メモリ及びそのプログラム/消去/読出方法 |
-
1995
- 1995-08-21 KR KR1019950025761A patent/KR100192430B1/ko not_active IP Right Cessation
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1996
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1998
- 1998-03-13 US US09/042,022 patent/US5905674A/en not_active Expired - Lifetime
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5043940A (en) | 1988-06-08 | 1991-08-27 | Eliyahou Harari | Flash EEPROM memory systems having multistate storage cells |
US5422842A (en) | 1993-07-08 | 1995-06-06 | Sundisk Corporation | Method and circuit for simultaneously programming and verifying the programming of selected EEPROM cells |
Also Published As
Publication number | Publication date |
---|---|
SG50754A1 (en) | 1998-07-20 |
US5905674A (en) | 1999-05-18 |
DE69616693T2 (de) | 2002-07-25 |
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US5745412A (en) | 1998-04-28 |
TW279984B (en) | 1996-07-01 |
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