DE19724221A1 - Nichtflüchtiger Speicher - Google Patents
Nichtflüchtiger SpeicherInfo
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Description
Die Erfindung betrifft einen nichtflüchtigen Speicher.
Um mit der in den letzten Jahren erfolgten Ausweitung von
Anwendungen nichtflüchtiger Speicher, wie als Flash-EEPROMs
und Flash-Speicherkarten, Schritt zu halten, sind umfangrei
che Forschungs- und Entwicklungsvorhaben für derartige Spei
cher erforderlich.
Allgemein gesagt, besteht bei der Verwendung nichtflüchtiger
Halbleiterspeicher, wie EEPROMs und Flash-EEPROMs, als Mas
senspeichermedien der Nachteil, daß es höchst schwierig
ist, die hohen Kosten pro Bit dieser Speicher zu überwinden.
Für eine Anwendung nichtflüchtiger Speicher auf tragbare
Erzeugnisse sind nichtflüchtige Speicherchips mit geringerem
Energieverbrauch erforderlich. Um die Kosten pro Bit abzu
senken, werden intensive Untersuchungen zu mehreren Bits pro
Zelle ausgeführt.
Die Packungsdichte eines herkömmlichen nichtflüchtigen Spei
chers entspricht auf eineindeutige Weise der Anzahl von
Speicherzellen. Eine Mehrbitzelle speichert dagegen mehr als
zwei Bits in einer Speicherzelle, wodurch die Datendichte
auf derselben Chipfläche erhöht wird, ohne die Größe einer
Speicherzelle zu verringern.
Um eine Mehrbitzelle zu realisieren, müssen mehr als zwei
Spannungsschwellenpegel in jede Speicherzelle programmiert
werden. Um z. B. zwei Bits an Daten pro Zelle zu speichern,
müssen die jeweiligen Zellen mit 2², d. h. vier Schwellenpe
geln, programmiert werden. Hierbei entsprechen die vier
Schwellenpegel den logischen Zuständen 00, 01, 10 bzw. 11.
Bei einem Mehrpegelprogramm besteht das kritischste Problem
darin, daß die jeweiligen Schwellenspannungspegel statisti
sche Verteilung aufweisen. Der Streuungswert beträgt unge
fährt 0,5 V.
Wenn die Streuung durch genaues Einstellen der jeweiligen
Schwellenpegel verringert wird, können mehr Pegel program
miert werden, was seinerseits die Anzahl von Bits pro Zelle
erhöht. Um die Spannungsstreuung zu verringern, existiert
ein Programmierungsverfahren unter Verwendung wiederholten
Programmierens und Verifizierens.
Gemäß diesem Verfahren wird eine Reihe von Spannungsimpulsen
an die Zellen angelegt, um die nichtflüchtigen Speicherzel
len auf vorgesehene Schwellenpegel zu programmieren. Um zu
verifizieren, ob eine Zelle den vorgesehenen Schwellenpegel
erreicht hat, wird zwischen den jeweiligen programmierenden
Spannungsimpulsen ein Lesevorgang ausgeführt.
Wenn der Schwellenpegel während des Verifizierens den vorge
sehenen Schwellenpegel erreicht, endet die Programmierung.
Bei diesem Verfahren des wiederholten Programmierens und
Verifizierens ist es schwierig, die Fehlerstreuung des
Schwellenwerts aufgrund der begrenzten Impulsbreite der Pro
grammierspannung zu verringern. Außerdem wird der Algorith
mus des wiederholten Programmierens und Verifizierens durch
eine zusätzliche Schaltung realisiert, was die Fläche von
Peripherieschaltungen auf einem Chip erhöht. Ferner verlän
gert das Wiederholungsverfahren die Programmierzeit. Um die
sen Nachteil zu überwinden, schlug R. Cernea von SunDisk
Co., Ltd. im am 06. Juni 1966 erteilten US-Patent Nr.
5,422,842 ein Verfahren zum gleichzeitigen Programmieren und
Verifizieren vor.
Fig. 1A zeigt ein Symbol- und Schaltbild für den von Cernea
vorgeschlagenen nichtflüchtigen Speicher. Wie es in Fig. 1A
dargestellt ist, besteht eine nichtflüchtige Speicherzelle
aus einem Steuergate 1, einem potentialungebundenen Gate 2,
einer Source 3, einem Kanalbereich 4 und einem Drain 5.
Wenn an das Steuergate 1 und den Drain 5 Spannungen angelegt
werden, die dazu ausreichen, einen Programmiervorgang zu
verursachen, fließt ein Strom zwischen dem Drain 5 und der
Source 3. Dieser Strom wird mit einem Bezugsstrom vergli
chen, und wenn er einen den Bezugsstrom entsprechenden oder
einen kleineren Wert erreicht, wird ein Programmierab
schlußsignal erzeugt.
Der oben genannte Ablauf ist in Fig. 1B veranschaulicht.
Die Selbstverifizierung eines programmierten Zustands
gleichzeitig mit dem Programmieren, wie dies bei diesem
Stand der Technik erfolgt, kann in gewissem Umfang den
Nachteil überwinden, wie er bei wiederholter Programmverifi
zierung auftritt.
Jedoch schlägt R. Cernea weder die Verwendung eines geson
derten Programmiergates für den Programmiervorgang noch die
Verwendung einer Struktur vor, bei der die Pfade für den
Programmierstrom und den Meß(oder Verifizier)strom voll
ständig getrennt sind. Darüber hinaus wird der Schwellenpe
gel nicht durch eine an das Steuergate der Speicherzelle
angelegte Spannung eingestellt. Daher ist eine gesonderte
Optimierung für Programmier- und Meßvorgänge schwierig. Die
nicht getrennten Ströme zum Programmieren und Überwachen
führen zu einer direkten Steuerung der Schwellenspannung
einer Zelle. Außerdem schlägt das am 27. August 1991 erteil
te US-Patent Nr. 5,043,940 ein Verfahren zum Ausführen eines
Mehrpegel-Programmiervorgangs vor, bei dem an jeden An
schluß der Speicherzelle angelegte Spannungen fixiert wer
den, während Bezugsströme für jeweilige Pegel variiert wer
den. Bei diesen Verfahren ist, wie es in Fig. 1B dargestellt
ist, die Beziehung zwischen den zum Messen verwendeten Be
zugsströmen und den Zellenschwellenspannungen weder explizit
noch linear.
Daher bestehen bei einem Programmierverfahren vom Strom ges
teuerten Typ, wie dies bei den oben genannten bekannten
Techniken verwendet wird, der Nachteil, daß eine direkte
und effektive Mehrpegelsteuerung nicht einfach ist.
Um diese Probleme zu überwinden, schlug der Erfinder ein
Programmierverfahren vom spannungsgesteuerten Typ vor, bei
dem eine genaue Einstellung der Schwellenspannung einer Zel
le mittels einer an das Steuergate der Zelle angelegten
Spannung verfügbar gemacht ist (US-Patentanmeldung Nr.
08/542,651). Gemäß diesem Verfahren ist die Verschiebung der
Schwellenspannung einer Zelle genau identisch der Verschie
bung der Steuergatespannung. Daher kann die Schwellenspan
nung in ganz idealer Weise eingestellt werden. Bei diesem
Verfahren wird jedoch zu Beginn eines Programmiervorgangs
der Kanal eines Transistors eingeschaltet (d. h. invertiert),
damit ein Strom durch ihn fließt, und der Strom an einem
Drain nimmt ab, während die Programmierung fortschreitet,
bis er eine vorbestimmte Bezugsstromstärke erreicht, wenn
der Programmiervorgang beendet wird, um dafür zu sorgen,
daß zu Beginn eines Programmiervorgangs der maximale Strom
fließt, der danach abnimmt, was einen hohen Anfangsstrom
verbrauch fördert.
Indessen können die Zellenstrukturen von EEPROMs und Flash-
EEPROMs abhängig von der Position des potentialungebundenen
Gates auf dem Kanalbereich in zwei Arten eingeteilt werden.
Die erste Art ist die einfache Stapelgatestruktur, bei der
das potentialungebundene Gate den Kanalbereich vollständig
überdeckt, und die zweite Art ist die Struktur mit unter
teiltem Kanal, bei der das potentialungebundene Gate nur
einen Abschnitt des Kanalbereichs zwischen der Source und
dem Drain überdeckt. Der Kanalbereich ohne darüberliegendes
potentialungebundenes Gate wird als Auswähltransistor be
zeichnet, wobei der Auswähltransistor und der Transistor mit
dem potentialungebundenen Gate, die in Reihe geschaltet
sind, eine Speicherzelle aufbauen.
Die Zelle vom Typ mit unterteiltem Kanal wird abhängig von
Verfahren zum Herstellen des Auswähltransistors ebenfalls in
zwei Arten eingeteilt, nämlich eine Zelle mit verschmolzenem
und gleichzeitig unterteiltem Gate, bei der eine Steuergate
elektrode des Transistors mit potentialungebundenem Gate und
eine Gateelektrode des Auswähltransistors zu einer Elektrode
integriert sind, und eine Zelle mit unterteiltem Gate, bei
der die Steuergateelektrode des Transistors mit potentialun
gebundenem Gate und die Gateelektrode des Auswähltransistors
getrennt sind. Der Auswähltransistor wurde eingeführt, um
Probleme hinsichtlich eines übermäßigen Löschens zu verhin
dern und um die Erzeugung eines kontaktlosen scheinbaren
Massearrays zu vereinfachen. Außerdem wurde die Zelle mit
unterteiltem Gate eingeführt, um die Injektion heißer Elek
tronen von der Sourceseite her zu vereinfachen.
Fig. 2A zeigt ein Diagramm einer herkömmlichen nichtflüchti
gen Speicherzelle vom einfachen Stapelgatetyp, und Fig. 2B
zeigt ein Diagramm einer herkömmlichen nichtflüchtigen Spei
cherzelle vom Typ mit unterteiltem Kanal. Diese Fig. 2A und
2B veranschaulichen Strukturen herkömmlicher nichtflüchtiger
Speicherzellen, zusammen mit Löschprozessen. In Fig. 2A re
präsentiert die Bezugszahl 6 ein Steuergate, 7 ein poten
tialungebundenes Gate, 8 eine Source, 9 einen Drain, 10 ei
nen Kanalbereich und 11 ein Gate zur Verwendung beim Lö
schen. In Fig. 2B repräsentiert die Bezugszahl 13 ein Steu
ergate, 14 ein potentialungebundes Gate, 15 eine Source, 16
einen Drain, 17 einen Kanalbereich und 18 ein Gate zur Ver
wendung beim Löschen.
Gemäß den Fig. 2A und 2B erhält, da die Löschgates 11 und 18
solche sind, die während des Programmiervorgangs nicht er
forderlich sind, jede der in den Fig. 2A und 2B dargestell
ten herkömmlichen Zellen tatsächlich eine Struktur, die mit
einer Doppel-Polygatestruktur übereinstimmt. Zusammengefaßt
gesagt, war bei allen bekannten Techniken, da ein Program
miervorgang nur mit Elektroden des Steuergates, der Source
und/oder des Drains ausgeführt wurde, die Unterteilung von
Pfaden für einen Programmierstrom und einen Verifizier(oder
Meß)strom innerhalb einer Speicherzelle schwierig, was zum
Nachteil führte, daß eine direkte und wirkungsvolle Mehrpe
gelsteuerung schwierig war.
Eine Zelle mit unterteiltem Kanal verwendet einen Mechanis
mus zum Injizieren heißer Elektronen als Programmierverfah
ren, wobei eine Zelle mit verschmolzenem unterteiltem Gate
einen drainseitigen Mechanismus zum Injizieren heißer Elek
tronen verwendet, während eine Zelle mit unterteiltem Gate
einen sourceseitigen Mechanismus zum Injizieren heißer Elek
tronen verwendet. Wie bei anderen EEPROMs wird zum Löschen
FN-Tunneln verwendet.
Zellen mit aufgeteiltem Kanal, die einen Injektionsmechanis
mus für heiße Elektronen verwenden, haben wegen des Stroms
für den Programmiervorgang einen größeren Energieverbrauch,
als dies im Fall von Tunneln der Fall ist. Außerdem besteht
bei einer Zelle mit verschmolzenem aufgeteiltem Gate die
Schwierigkeit, daß zweimal verschiedene Arten von Ionenin
jektion in den Drainbereich auszuführen sind, um bessere
Injektion heißer Ladungsträger zu erzielen, und bei einer
Zelle mit unterteiltem Gate besteht eine Schwierigkeit hin
sichtlich einer Optimierung der Dicke eines Oxidfilms zwi
schen dem Auswähltransistor und dem Transistor mit poten
tialungebundenem Gate, um bessere Ladungsträgerinjektion zu
erzielen und um dafür zu sorgen, daß ein anfänglicher Lese
strom korrekt fließt und eine Beeinträchtigung dieses Lese
stroms verhindert ist, wie sie von einer Beeinträchtigung
des Oxidfilms herrühren kann.
Auch wurde bei einer herkömmlichen Zelle mit unterteiltem
Kanal das Injizieren von Elektronen (Programmieren = Schrei
ben von Daten) durch Injektion heißer Ladungsträger durch
einen Gateoxidfilm angrenzend an einen Kanal ausgeführt, und
das Löschen von Elektronen (Löschen von Daten) wurde entwe
der durch ein drittes Gate, abweichend von einem Auswählgate
oder dem Steuergate, oder durch einen Gateoxidfilm angrenz
end an einen Kanal oder durch das Steuergate ausgeführt.
Obwohl die nichtflüchtige Speicherzelle und das Verfahren
zum Programmieren derselben gemäß der US-Patentanmeldung Nr.
08/537,327 durch denselben Erfinder zur Anwendung eines Pro
grammierverfahrens mit Spannungssteuerung geeignet sind,
besteht der Nachteil eines hohen Energieverbrauchs beim Pro
grammieren.
Der Erfindung liegt die Aufgabe zugrunde, einen nichtflüch
tigen Speicher zu schaffen, der nicht nur gleichzeitige Ve
rifizierung des Programmiervorgangs während eines Program
mierens auf zwei oder mehr Pegel erlaubt, sondern der auch
im Anfangsstadium des Programmierens abgeschaltet wird, der
einen Kanalzustand einer Zelle während des Programmierens
überwacht und der das Programmieren bei einem vorbestimmten
Kanalzustand beendet, nachdem die Zelle eingeschaltet wurde.
Eine andere Aufgabe der Erfindung ist es, einen nichtflüch
tigen Speicher zu schaffen, bei dem jeder Schwellenpegel
mittels einer Spannung eingestellt wird, wie sie während
eines Programmiervorgangs auf zwei oder mehr Pegel an ein
Steuergate angelegt wird, wobei jeder Schwellenpegel und
eine entsprechende, an das Steuergate angelegte Spannung
eine lineare Beziehung zueinander einnehmen.
Eine andere Aufgabe der Erfindung ist es, einen verbesserten
nichtflüchtigen Speicher vom Typ mit Zellen mit unterteiltem
Kanal zu schaffen, der sowohl zum Programmieren als auch zum
Löschen den Tunneleffekt nutzt.
Noch eine andere Aufgabe der Erfindung ist es, einen nicht
flüchtigen Speicher zu schaffen, der den Stromverbrauch beim
Programmieren minimieren kann und der ein Programmieren und
ein Überwachen des Schwellenspannungszustands erlaubt.
Zusätzliche Merkmale und Vorteile der Erfindung werden in
der folgenden Beschreibung ausdrücklich dargelegt oder wer
den aus dieser ersichtlich, oder sie gehen aus einem Reali
sieren der Erfindung hervor. Die Aufgaben und andere Vortei
le der Erfindung werden u. a. durch die Struktur erzielt, wie
sie in der Beschreibung, den beigefügten Zeichnungen und den
Ansprüchen dargelegt ist.
Die Erfindung ist durch den nichtflüchtigen Speicher gemäß
dem beigefügtem Anspruch gegeben.
Der erfindungsgemäße nichtflüchtige Speicher umfaßt eine
Vielzahl von Programmier-/Auswählleitungen, die mit vorbe
stimmtem Intervall in Zeilenrichtung angeordnet sind, und
eine Vielzahl von Bitleitungen, die rechtwinklig zu den Pro
grammier-/Auswählleitungen mit vorbestimmtem Intervall in
Spaltenrichtung angeordnet sind. Eine Vielzahl von Steuer
leitungen ist benachbart zu den Bitleitungen in der Richtung
der Bitleitungen angeordnet. Die Vielzahl von Bitleitungen
und die Vielzahl von Programmier-/Auswählleitungen bildet
eine Matrix mit einer Vielzahl rechteckiger Teile. In jedem
der Rechtecke ist eine Zelle ausgebildet, und die Steuer
gates für die Zellen in derselben Zeile sind gemeinsam mit
einer entsprechenden Steuerleitung verbunden. Programmier-/
Auswählgates für die Zellen in derselben Spalte sind gemein
sam mit einer entsprechenden Programmier-/Auswählleitung
verbunden, und alle Drains (oder Sources) von Zellen benach
bart zur Source (oder dem Drain) einer anderen Zelle in Zei
lenrichtung sind gemeinsam mit einer entsprechenden Bitlei
tung verbunden.
Es ist zu beachten, daß sie sowohl die vorstehende allge
meine Beschreibung als auch die folgende detaillierte Be
schreibung beispielhaft und erläuternd sind und sie für eine
weitere Erklärung der beanspruchten Erfindung sorgen sollen.
Die beigefügten Zeichnungen, die für ein weiteres Verständ
nis der Erfindung sorgen sollen, veranschaulichen Ausfüh
rungsbeispiele der Erfindung und dienen zusammen mit der
Beschreibung dazu, die Prinzipien der Erfindung zu erläu
tern.
Fig. 1A veranschaulicht eine Schaltung der üblichsten nicht
flüchtigen Speicherzelle;
Fig. 1B ist ein Kurvenbild zum Erläutern eines Autoverifi
zier-Programmier-Prinzips für die nichtflüchtige Speicher
zelle von Fig. 1A;
Fig. 2A ist ein Schaltbild einer bekannten nichtflüchtigen
Speicherzelle mit einer einfachen Stapelgatestruktur;
Fig. 2B ist ein Schaltbild einer bekannten nichtflüchtigen
Speicherzelle mit einer Struktur mit unterteiltem Kanal;
Fig. 3A ist eine Schaltung einer nichtflüchtigen Speicher
zelle gemäß einem bevorzugten Ausführungsbeispiel der Erfin
dung;
Fig. 3B ist ein Schaltbild, das die nichtflüchtige Speicher
zelle 3A hinsichtlich ihrer Funktionen zeigt;
Fig. 3C ist ein Diagramm, das Strompfade in der in Fig. 3A
dargestellten nichtflüchtigen Speicherzelle hinsichtlich
eines Programmiervorgangs zeigt;
Fig. 4 ist ein Diagramm, das den Prozeß eines Stromerfas
sungsverfahrens zum Programmieren einer nichtflüchtigen
Speicherzelle veranschaulicht;
Fig. 5A-5H sind Diagramme, die Signalverläufe an verschie
denen Knotenpunkten in Fig. 4 zeigen;
Fig. 6 ist ein Flußdiagramm, das einen Prozeß auf einen
oder mehrere Pegel gemäß der Erfindung veranschaulicht;
Fig. 7A zeigt eine kapazitive Ersatzschaltung der in Fig. 3A
dargestellten nichtflüchtigen Speicherzelle;
Fig. 7B veranschaulicht die Beziehung zwischen den zu pro
grammierenden Schwellenpegeln und entsprechend angelegten
Steuergatespannungen, sowie die Beziehung zwischen der an
fänglichen Spannung am potentialungebundenen Gate für jeden
Pegel und Bezugsströmen bei einer Programmierung auf mehrere
Pegel;
Fig. 7C ist ein Kurvenbild, das Ein-/Ausschaltpunkte eines
Transistors sowie die Beziehung zwischen einem Programmier
endpunkt und einem Drainstrom beim Programmieren auf mehrere
Pegel zeigt;
Fig. 8A ist ein Diagramm zum Erläutern eines Prozesses zum
Programmieren einer nichtflüchtigen Speicherzelle unter Ver
wendung des erfindungsgemäßen Spannungserfassungsverfahrens;
Fig. 8B zeigt eine Schaltung eines anderen Ausführungsbei
spiels des in Fig. 8A dargestellten Spannungsdetektors;
Fig. 9A zeigt eine Schaltung eines nichtflüchtigen Speichers
gemäß einem bevorzugten Ausführungsbeispiel der Erfindung;
und
Fig. 9B zeigt eine Tabelle mit Spannungen, wie sie jeder
Leitung im nichtflüchtigen Speicher in Fig. 9A zugeführt
werden.
Fig. 3A zeigt eine Schaltung einer nichtflüchtigen Speicher
zelle gemäß einem bevorzugten Ausführungsbeispiel der Erfin
dung, mit einem Programmier-/Auswählgate zum Ausführen eines
Auswählvorgangs für eine Zelle zum Programmieren (Mehrpegel
programmieren) mindestens zweier Pegel unter Verwendung ex
tern zugeführter Ladungsträger, einem potentialungebundenen
Gate zum Speichern von Ladungsträgern beim Löschen und zum
Liefern der Ladungsträger an das Programmier-/Auswählgate
beim Programmieren, einem Steuergate zum Steuern der Menge
von Ladungsträgern, wie sie beim Programmieren vom poten
tialungebundenen Gate an das Programmier-/Auswählgate gelie
fert werden, und einer Transistoreinheit mit einem poten
tialungebundenen Gate, dem Programmier-/Auswählgate, einem
Kanalbereich sowie einer Source und einem Drain zum Einspei
chern der Ladungsträger im potentialungebundenen Gate durch
den Kanalbereich bei einem Löschvorgang und zum Verifizieren
der Menge von Ladungsträgern, wie sie vom potentialungebun
denen Gate an das Programmier-/Auswählgate geliefert werden,
beim Programmieren.
Fig. 3B zeigt eine Schaltung mit der nichtflüchtigen Spei
cherzelle von Fig. 3A hinsichtlich deren Funktionen, ein
schließlich eines Programmier-/Auswählgates 31, eines poten
tialungebundenen Gates 32, das beim Löschen auf die höchste
Schwellenspannung geladen wird, um negative Ladungen (Elek
tronen) einzuspeichern, und um beim Programmieren die einge
speicherten negativen Ladungen an das Programmier-/Auswähl
gate zu liefern, eines Steuergates 33 zum Steuern der vom
potentialungebundenen Gate 32 zum Programmieren an das Pro
grammier-/Auswählgate 31 gelieferten Ladungsmenge, eines
Speichertransistors 34, der beim Löschen zum Einspeichern
von Elektronen in das potentialungebundene Gate 32 auf die
höchste Schwellenspannung geladen wird, und eines Auswähl
transistors 35 zum Auswählen einer Zelle in einem Anfangs
stadium des Programmierens und zum Verifizieren der Menge
der Elektronen, wie sie vom potentialungebundenen Gate 32 an
das Programmier-/Auswählgate 31 geliefert werden.
Gemäß Fig. 3B umfaßt der Speichertransistor 34 das poten
tialungebundene Gate 32, die Source 36, den Drain 37 sowie
einen Kanalbereich 38 zwischen der Source 36 und dem Drain
37. Der Auswähltransistor 35 umfaßt das Programmier-/Aus
wählgate 31, den Drain 37 und den Kanalbereich 38. Da der
Auswähltransistor 35 und der Speichertransistor 34 einen
anderen Kanalbereich 38, eine Source 36 und einen Drain 37
gemeinsam aufweisen, stimmen die Fig. 3A und 3B überein. Die
Tunneldiode TD in Fig. 3B dient dazu, das Ladungsträger nur
vom potentialungebundenen Gate 32 zum Programmier-/Auswähl
gate 31 entnommen werden.
Das in Fig. 3C dargestellte System führt eine Programmierung
auf zwei oder mehr Pegel unter Verwendung des Steuergates
33, des Programmier-/Auswählgates 31 und des potentialunge
bundenen Gates 32 zum Programmieren der in Fig. 3A darge
stellten nichtflüchtigen Speicherzelle und zum Überwachen
der Menge negativer Ladungen aus, wie während dieser Pro
grammierung auf zwei oder mehr Pegel vom potentialungebunde
nen Gate 32 durch den Kanalbereich 38 im Auswähltransistor
35 an das Programmier-/Auswählgate 31 geliefert, um die Be
endigung des Programmierens klarzustellen. Daher führen das
Steuergate 33, das potentialungebundene Gate 32 und das Pro
grammier-/Auswählgate 31 nur die Funktion des Programmierens
auf zwei oder mehr Pegel aus, während andererseits der Aus
wähltransistor 35 nur die Funktion des Überwachens der Menge
an Ladungen ausführt, wie sie vom potentialungebundenen Gate
32 zum Programmier-/Auswählgate 31 geliefert werden. Außer
dem wird in einem nichtflüchtigen Speicher mit einer Viel
zahl von Zellen das Programmier-/Auswählgate 31 auch als
Einrichtung zum Auswählen von Zellen beim Programmieren ver
wendet. D.h., daß ein zu programmierender Bereich von einem
zu verifizierenden Bereich vollkommen getrennt ist und diese
zwei Bereiche beim Löschen über das potentialungebundene
Gate 32 und bei der Zellenauswahl für den Programmiervorgang
sowie bei diesem selbst über das Programmier-/Auswählgate
verbunden sind. Tatsächlich bilden das potentialungebundene
Gate 32 und das Programmier-/Auswählgate 31, die sich im
Programmierbereich befinden, bei der Herstellung einer
nichtflüchtigen Speicherzelle eine Tunneldiode innerhalb
einer dünnen dielektrischen Schicht, die zwischen ihnen an
geordnet ist und Tunneln ermöglicht. Demgemäß erfolgt die
Programmierung mittels eines Tunnelmechanismus durch die
Tunneldiode. Im Vergleich damit verwendet die herkömmliche
nichtflüchtige Speicherzelle, wie es erläutert wurde, kein
Programmier-/Auswählgate 31, und sie führt das Programmieren
zusammen mit dem Verifizieren über den Drain 37 und den Ka
nalbereich 38 des Transistors 34 aus. Daher unterscheidet
sich die Erfindung hinsichtlich dieser Gesichtspunkte vom
Stand der Technik.
Nun werden Verfahren zum Ausführen einer Programmierung auf
zwei oder mehr Pegel für die in den Fig. 3A-3C veranschau
lichte nichtflüchtige Speicherzelle erläutert. Für diese
Erläuterung ist ein Programmiervorgang als Datenschreibvor
gang definiert, während ein Löschvorgang als Vorgang defi
niert ist, bei dem alle Daten in einem Löschblock auf den
selben Zustand gebracht werden. Daher kann der Begriff des
Löschens für einen Datenblock von mindestens zwei Bits defi
niert werden. Ein Datenlöschvorgang kann ein Zustand sein,
in dem eine Schwellenspannung einer nichtflüchtigen Spei
cherzelle entweder niedrig oder hoch ist, und ein Löschvor
gang kann entweder als Injektion von Elektronen in das po
tentialungebundene Gate oder als Entnahme von Elektronen aus
diesem definiert werden. Bei der Erfindung ist der Zustand,
bei dem die Schwellenspannung die höchste ist, als Löschzu
stand definiert.
Bei den angegebenen Verfahren zum Programmieren einer nicht
flüchtigen Speicherzelle existieren ein Spannungserfassungs
verfahren und ein Stromerfassungsverfahren. Als erstes wird
das Stromerfassungsverfahren erläutert.
Fig. 4 ist ein Diagramm, das einen Prozeß gemäß einem
Stromerfassungsverfahren zum Programmieren einer nichtflüch
tigen Speicherzelle veranschaulicht. Das in Fig. 4 darge
stellte Diagramm umfaßt eine erste Spannungsquelle 39, eine
zweite Spannungsquelle 40, eine dritte Spannungsquelle 41,
eine vierte Spannungsquelle 42, einen Stromdetektor 43 und
die in den Fig. 3A-3B veranschaulichte nichtflüchtige
Speicherzelle 100. Das Symbol Ps repräsentiert ein von außen
angelegtes Startsignal für das Programmieren auf dem Pegel
i, und VST repräsentiert ein Programmierstopsignal.
Die erste Spannungsquelle 39 liefert für das Programmieren
auf den Pegel i während eines Programmiervorgangs auf mehre
re Pegel eine Spannung VC,i (i = 0, 1, 2, . . ., n-1) an das
Steuergate 33 der nichtflüchtigen Speicherzelle 100. Demge
mäß wird die Spannung VC,i für das Programmieren auf jeden
Pegel verändert. Die zweite Spannungsquelle 40 liefert eine
Spannung VPS für Programmieren auf mindestens zwei Pegel an
das Programmier-/Auswählgate 31. Diese Spannung VPS hat im
mer einen konstanten, positiven Wert. Die dritte Spannungs
quelle 41 induziert am Drain 37 ein Potential VD zum Überwa
chen eines programmierten Zustands während eines Programmie
rens auf mindestens zwei Pegel, d. h. zum Überwachen eines
Stroms ID,i(t) durch den Drain 37, und die vierte Spannungs
quelle 42 gibt eine Spannung VS an die Source 42. Diese
Spannung VS ist entweder die Massespannung oder eine Span
nung unter VD.
Der Stromdetektor 43 gibt während des Programmierens auf den
Schwellenpegel i das Programmierstopsignal VST aus, wenn der
durch den Drain 37 fließende Strom ID,i(t) eine Bezugsstrom
stärke IREF (z. B. einen Schwellenstrom Ith erreicht). Ein
Zeitpunkt tpi repräsentiert den Abschlußzeitpunkt des Pro
grammiervorgangs. Der Bezugsstrom IREF im Stromdetektor 43
hängt von den elektrischen Eigenschaften der nichtflüchtigen
Speicherzelle ab. Dieser Bezugsstrom IREF kann als Strom Ith
bei einer Schwellenspannung definiert sein. Der Strom
ID,i(t) durch den Drain 37 kann auch als zeitabhängige
Stromstärke definiert werden. Dieser Strom ID,t(t) repräsen
tiert den Strom durch den Drain 37, wie durch eine Spannung
VF,i(t) am potentialungebundenen Gate 32 während des Pro
grammierens auf den Pegel i bestimmt, mit sehr kleinem Leck
strom entsprechend dem ausgeschalteten Zustand (= Zustand
unter der Schwelle) des Kanals im Anfangsstadium des Pro
grammierens, wobei dieser ausgeschaltete Zustand während des
Ablaufs des Programmierens solange andauert, bis der Kanal
eingeschaltet wird, wenn die Stromstärke stark ansteigt.
Wenn die erhöhte Stromstärke den Bezugsstrom IREF des Strom
detektors 43 erreicht, erzeugt dieser das Programmierstopsi
gnal VTS.
Unter den oben genannten Annahmen wird nun unter Bezugnahme
auf die Fig. 4, 5A-5H sowie 6 ein Prozeß für ein Program
mieren auf mindestens zwei Pegel unter Verwendung der Drain
stromerfassung erläutert.
Die Fig. 5A-5H sind Diagramme, die Signalverläufe an ver
schiedenen Knoten in Fig. 4 zeigen, und Fig. 6 ist ein
Flußdiagramm, das einen erfindungsgemäßen Prozeß des Pro
grammierens auf mindestens zwei Pegel veranschaulicht. Es
ist angenommen, daß die zu programmierende Zelle vor dem
Programmieren gelöscht ist. Der Löschzustand ist dabei der
höchste Pegel. Ferner ist angenommen, daß die Transistoren
in den Zellen, von denen eine in den Fig. 3A, 3B und 3C und
in Fig. 4 dargestellt ist, n-FETs sind, von denen jeder über
einen in einem p-Substrat ausgebildeten n-Kanal verfügt. Es
könnte aber auch ein p-FET mit einem in einem n-Substrat
ausgebildeten p-Kanal angenommen werden. In diesem Fall kön
nen dieselben Vorgänge wie oben erläutert, ausgeführt wer
den, wenn die Polaritäten der angelegten Spannungen umge
kehrt werden und die Symbole für die entsprechenden Knoten-
und Schwellenspannungen auf umgekehrte Weise definiert wer
den.
Beim Anlegen eines externen Programmierstartsignals Ps für
ein Programmieren auf mindestens zwei Pegel, wie in Fig. 5A
dargestellt, wird eine positive Spannung VC,i, die an das
Steuergate 33 anzulegen ist, für das Programmieren auf den
Pegel i eingestellt. Gleichzeitig mit dem Einstellen der
positiven Spannung VC,i wird der Stromdetektor 43 so akti
viert, daß er eine Änderung der Ladungsmenge am potential
ungebundenen Gate 32 verifiziert. Gleichzeitig mit dem Anle
gen des in Fig. 5A dargestellten Programmierstartsignals Ps
werden die positive Spannung Vps, wie sie in Fig. 5D darge
stellt ist, und die negative Spannung VC,i, wie sie in Fig.
5C dargestellt ist, von der ersten Spannungsquelle 39 bzw.
der zweiten Spannungsquelle 40 an das Steuergate 33 bzw. das
Programmier-/Auswählgate 31 angelegt. Demgemäß entsteht zwi
schen dem Programmier-/Auswählgate 31 und dem potentialunge
bundenen Gate 32 eine Tunnelspannung Vtun,i(t), um negative
Ladungen vom potentialungebundenen Gate 32 für das Program
mieren auf den Pegel i an das Programmier-/Auswählgate zu
liefern. D.h., daß damit begonnen wird, durch Tunneln Elek
tronen vom potentialungebundenen Gate 32 zum Programmier-
/Auswählgate 31 hin zu entnehmen.
Gleichzeitig mit dem Anlegen der Spannungen VC,i und VPS an
das Steuergate 33 bzw. das Programmier-/Auswählgate 31, oder
nach diesem Anlegevorgang, werden die Drainspannung Vd und
die Sourcespannung VS von der dritten Spannungsquelle 41
bzw. der vierten Spannungsquelle 42 an den Drain 37 und die
Source 36 angelegt. Außerdem wird der Stromdetektor 43 akti
viert. Beim Anlegen der Spannungen VC,i, VPS und Vd an das
Steuergate 33, das Programmier-/Auswählgate 31 bzw. den
Drain 37 wird eine Spannung VF,i(t), wie in Fig. 5D darge
stellt, für das Programmieren auf den Schwellenpegel i durch
den Ladevorgang im potentialungebundenen Gate 32 erzeugt.
Dabei werden VC,i und VPS so angelegt, daß die anfängliche
Spannung VF,i am potentialungebundenen Gate den Kanalbereich
38 des FET abschaltet, d. h., daß die Anfangsspannung nie
driger als die Schwellenspannung VF TH am potentialungebunde
nen Gate 32 ist.
Demgemäß fließt im Anfangsstadium kein Strom durch den Drain
37. Wenn der Programmiervorgang fortschreitet, werden vom
potentialungebundenen Gate 32 Elektronen entnommen, was die
Spannung VF,i(t) an ihm erhöht. Wenn die Spannung am poten
tialungebundenen Gate die in Fig. 5D dargestellte Schwellen
spannung VF TH erreicht, fließt der in Fig. 5E dargestellte
Strom ID,i(t) durch den Drain 37, der im Anfangsstadium am
kleinsten ist und mit ansteigender Spannung am potentialun
gebundenen Gate aufgrund der Übertragung von Elektronen von
diesem an das Programmier-/Auswählgate 31 ansteigt, wenn
der Programmiervorgang fortschreitet. Der Stromdetektor 43
überwacht diesen Drainstrom ID,i(t) während des Programmie
rens auf den Schwellenpegel i. Wenn der Drainstrom ID,i(t)
den in Fig. 5E dargestellten vorbestimmten Wert IREF (z. B.
eine Schwellenspannung) erreicht, wird dies dahingehend aus
gelegt, daß die Programmierung auf den Schwellenpegel i
abgeschlossen ist, weswegen das in Fig. 5F dargestellte Pro
grammierstopsignal VST erzeugt wird.
Hierbei wurde zwar erläutert, daß der Stromdetektor 43 den
durch den Drain fließenden Strom ID,i(t) überwacht, jedoch
kann auch tatsächlich die Änderung der Spannung oder der
Ladungsmenge am potentialungebundenen Gate 32 während des
durch Fig. 5D veranschaulichten Programmiervorgangs über
wacht werden. Außerdem kann die Überwachung des Stroms
ID,i(t) als Überwachung der Leitfähigkeit im Kanalbereich 38
erklärt werden.
Gemäß Fig. 4 wird das Programmierstopsignal VST an die erste
und zweite Spannungsquelle 39 und 40 gegeben, und auf dieses
Programmierstopsignal VST hin, liefern die erste und/oder
zweite Spannungsquelle 39 und 40 eine negative Spannung VC,i
bzw. eine positive Spannung VPs an das Steuergate 33 bzw.
das Programmier-/Auswählgate 31. D.h., daß dann, wenn ein
mal erkannt wurde, daß der Strom ID,i(t) zum Zeitpunkt tp,i
höher als der Schwellenstrom Ith ist, die Programmierung auf
den Schwellenpegel i abgeschlossen ist. Daher repräsentiert
tp,i den Zeitpunkt, zu dem der Schwellenpegel i einprogramm
iert ist.
In diesem Fall erreicht, wie es in Fig. 5E dargestellt ist,
wenn der Drainstrom ID,i(t) den Bezugsstrom IREF erreicht,
die Spannung am potentialungebundenen Gate eine Bezugsspan
nung VF REF, die dem Bezugsstrom IREF entspricht. Daher wird
der Bezugsstrom IREF tatsächlich vorab auf einen Wert einge
stellt, der der Schwellenspannung VF TH am potentialungebun
denen Gate 32 entspricht, wobei dieser Wert bei der Herstel
lung eines nichtflüchtigen Speichers bestimmt wird. D.h.,
daß, gemäß Fig. 3, da der Speicher-Feldeffekttransistor 34
für den Verifiziervorgang das potentialungebundene Gate 32
und die Source 36 enthält, diese Schwellenspannung VF TH tat
sächlich der Schwellenspannung des Kanals 38 entspricht. Es
sei darauf hingewiesen, daß ein Programmier-Abschlußzeit
punkt, der immer der Zeitpunkt ist, zu dem die Spannung am
potentialungebundenen Gate die Schwellenspannung VF TH er
reicht, für die Programmierung auf jeden beliebigen Schwel
lenpegel dieselbe ist. Dies ist eines der Merkmale, das die
Erfindung vom Stand der Technik gemäß R. Cernea unterschei
det.
Fig. 5H ist ein Diagramm, das eine Änderung der Schwellen
spannungen VC TH,1 und VC TH,2 am Steuergate 33 zeigt, wenn
der Schwellenpegel i der Pegel eins bzw. zwei ist. Fig. 5H
zeigt auch, daß die Schwellenspannung VC TH,1 am Steuergate
33 abnimmt, wenn der Pegelrang während der Programmierung
auf mehrere Pegel höher wird, was dadurch erfolgen kann,
daß die Spannung VC,i während des Programmierens verringert
wird. Hierbei liegt der Grund dafür, daß die Zeiten tp,1
und tp,2 für das Programmieren auf den ersten und zweiten
Pegel voneinander verschieden sind, darin, daß Schwankungen
der Steuergatespannung VC,i und der Schwellenspannung VC TH,i
für die jeweiligen Pegel verschieden sind.
Indessen ist Fig. 5G ein Kurvenbild, das Änderungen der La
dungsmenge am potentialungebundenen Gate 32 ausgehend von
einer anfänglichen Ladungsmenge QF,0(0) auf die Ladungsmenge
QF,1(tP,1) zum Zeitpunkt, zu dem die Programmierung auf den
ersten Schwellenpegel abgeschlossen ist, bzw. auf die La
dungsmenge QF,2(tP,2) zum Zeitpunkt, zu dem die Programmie
rung auf den zweiten Schwellenpegel abgeschlossen ist, für
den Fall zeigt, daß der Schwellenpegel i der erste bzw.
zweite Pegel ist. Es ist erkennbar, daß dann, wenn die
Spannungen VF,1(t) und VF,2(t) am potentialungebundenen Gate
32 die Bezugsspannung VF REF für dieses potentialungebundene
Gate 32, entsprechend dem Bezugsstrom IREF(t = tP,1, t =
tP,2) erreichen, die Ladungsmenge am potentialungebundenen
Gate 32 von der Anfangsmenge QF,0(0) auf die Menge
QF,1(tP,1) bzw. die Menge QF,2(tP,2) abgenommen hat. Nach
Abschluß des Programmiervorgangs werden die Werte
QF,1(tP,1) und QF,2(tP,2) aufrechterhalten.
Fig. 7A veranschaulicht eine kapazitive Ersatzschaltung der
in Fig. 3A dargestellten nichtflüchtigen Speicherzelle.
Unter Bezugnahme auf diese Fig. 7A wird die Beziehung zwi
schen der von der ersten Spannungsquelle 39 an das Steuer
gate 33 angelegten Spannung VC,i und der Schwellenspannung
für den entsprechenden Pegel, was ein wichtiges Ergebnis der
Erfindung darstellt, erläutert. In Fig. 7A repräsentiert CC
die Kapazität zwischen dem Steuergate 33 und dem potential
ungebundenen Gate 32, CPS repräsentiert die Kapazität zwi
schen dem Programmier-/Auswählgate 31 und dem potentialunge
bundenen Gate 32, CD repräsentiert die Kapazität zwischen
dem Drain 37 und dem potentialungebundenen Gate 32, und CS
repräsentiert die Kapazität zwischen der Source 36 und dem
potentialungebundenen Gate 32.
Die Summe CT dieser Kapazitäten ist durch die folgende Glei
chung (1) gegeben:
CT = CC + CPS + CD + CS + CB (1).
Die Kopplungskoeffizienten der jeweiligen Kapazitäten sind
durch die folgenden Gleichungen (2) definiert:
αC = CC/CT, αC = CC/CT, αps = CPS/CT, αS = CS/CT
und αB = CB/CT (2).
In diesem Fall ist der Einfachheithalber angenommen, daß
die Substrat- und die Sourcespannung die Massespannung sind.
Gemäß Fig. 7A kann die Spannung am potentialungebundenen
Gate 32 während des Programmierens durch die folgende Glei
chung (3) ausgedrückt werden:
VF(t) = αCVC + αpsVps + αDVD(t) + QF(t)/CT
= αC[VC-VC TH(t)] + αPVP + αDVD(t) (3),
wobei QF(t) die Menge von Ladungen auf dem potentialungebun
denen Gate 32 repräsentiert.
Für das Programmieren ist die Schwellenspannung VC TH(t) am
Steuergate 33 durch die folgende Gleichung (4) repräsen
tiert:
VC TH(t) = -QF(t)/CC (4).
Anders gesagt, kennzeichnet in der Gleichung (4) VC TH(t)
eine Verschiebung der Schwellenspannung wie zum Zeitpunkt t
am Steuergate 33 gemessen. Die Verschiebung der Schwellen
spannung bezieht sich auf eine Schwellenspannung, wie sie am
Steuergate gemessen wird und durch die auf dem potentialun
gebundenen Gate angesammelten Ladungen hervorgerufen wird.
Die am Steuergate 33 gemessene Schwellenspannung VC TH(t) ist
als Spannung am Steuergate 33 zu dem Zeitpunkt definiert, zu
dem der Drainstrom ID(t) den Bezugsstrom IREF (z. B. den
Schwellenstrom ITH) am Stromdetektor 43 erreicht. Wie erläu
tert, kann der Schwellenstrom ITH wahlfrei definiert werden
(z. B. als ITH = 1 µA). Die Schwellenspannung VF TH am poten
tialungebundenen Gate 32 ist die dem aus dem potentialunge
bundenen Gate 32, der Source 36 und dem Drain 37, wie in
Fig. 3 dargestellt, bestehenden Speicher-Feldeffekttransis
tor eigene Schwellenspannung, die von den Herstellbedingun
gen wie der Kanalionenimplantation und der Dicke des Gate
isolators beim Herstellvorgang der in Fig. 3 dargestellten
nichtflüchtigen Speicherzelle abhängt. Daher ist die Schwel
lenspannung VF TH des potentialungebundenen Gates 32 immer
konstant. Jedoch hängt die Schwellenspannung VC TH am Steuer
gate 33 von der Menge von Ladungen QF auf dem potentialunge
bundenen Gate 32 ab.
Wie erläutert, wird der Programmiervorgang für jeden Pegel
zwangsweise dann beendet, wenn die Spannung VF(t) am poten
tialungebundenen Gate 32 unter die Bezugsspannung VF REF für
das potentialungebundene Gate 32 (z. B. die Schwellenspannung
VVF TH) abgenommen hat. Es ist anmerkenswert, daß dann, wenn
die Drainspannung VD konstant ist, der Strom ID(t) von der
Spannung am potentialungebundenen Gate 32 abhängt und eine
eineindeutige Beziehung zur Spannung VF,i am potentialunge
bundenen Gate 32 hat. Demgemäß entspricht der Programmier
stopzeitpunkt für jeden Pegel dem Zeitpunkt, zu dem der
Strom ID(t) den Schwellenstrom ITH erreicht, und er ent
spricht auch dem Zeitpunkt tP, zu dem der Programmiervorgang
abgeschlossen ist. Daher kann beim Programmieren auf jeden
Schwellenpegel die Spannung VF(tP) am potentialungebundenen
Gate 32 zum Zeitpunkt des Abschließens des Programmiervor
gangs durch die folgende Gleichung (5) angegeben werden:
VF(tP) = VF TH = αC[VC - VC TH(tP)] + αpsVps + αdVd(tp) (5).
Durch Umordnen der Gleichung (5) hinsichtlich der von der
ersten Spannungsquelle 39 an das Steuergate 33 angelegten
Spannung VC wird die folgende Gleichung (6) erhalten:
VC TH(tP) = VC +(αpsVps + αdVd - VF REF)/αC = VC + V1 (6),
wobei V1 wie folgt definiert ist:
V1 = (αpsVps + αdVd - VF REF)/αC (7).
Wenn die drei Parameter, nämlich die Spannung Vps am Pro
grammier-/Auswählgate, die Drainspannung VD und die Bezugs
spannung VF REF so eingestellt werden, daß V1 zum Zeitpunkt
des Beendens des Programmierens auf jeden Pegel eine festge
legte Konstante ist, ist die Beziehung zwischen den Ver
schiebungen der Steuergatespannung VC und der Schwellenspan
nung VC TH linear.
Die einfachste Art, V1 zu einer festen Konstante zu machen,
besteht darin, die Spannung Vps am Programmier-/Auswählgate
und die Drainspannung VD jeweils für das Programmieren auf
jeden Pegel zu einer festen Konstante zu machen und die Be
zugsspannung VF REF zu einer Konstante für das Programmieren
auf jeden einzelnen Pegel zu machen. Die Bezugsspannung
VF REF konstant zu machen, entspricht einem Konstantmachen
des Bezugsstroms IREF. Jedoch wird, wie dies aus der Glei
chung (5) erkennbar ist, der Zweck nur dann erreicht, wenn
die Werte der Spannung Vps am Programmier-/Auswählgate und
der Drainspannung VD zum Endzeitpunkt des Programmierens auf
jeden Pegel jeweils gleich sind. D.h., daß dadurch, daß
die Spannung Vps am Programmier-/Auswählgate und die Drain
spannung VD zeitabhängige Variable sein können, der Zweck
nur dann erreicht wird, wenn ihre Werte zum Endzeitpunkt des
Programmierens auf jeden Pegel übereinstimmen. Aus der Glei
chung (5) ist auch erkennbar, daß die Steuergatespannung VC
für jeden Pegel ebenfalls eine zeitabhängige Variable sein
kann. In diesem Fall ist der Wert von VC in der Gleichung
(5) der Wert zum Endzeitpunkt des Programmierens auf jeden
Pegel.
Wie erläutert, kann, wenn V1 für das Programmieren auf jeden
Pegel zu einer Konstante gemacht wird, die Steuergatespan
nung VC,i, wie sie für das Programmieren auf den Schwellen
pegel i erforderlich ist, wie folgt gemäß der Gleichung (6)
ausgedrückt werden:
VC TH,1 = VC,i + V1 (mit i = 0, 1, 2, 3, . . . , n-1) (8).
Aus dieser Gleichung ergibt sich, daß die zu programmieren
den Schwellenpegel und die den Schwellenpegeln entsprechend
angelegten Steuergatespannungen linear mit der Steigung 1
sind. Entsprechend sind die Ladungsmengen im potentialunge
bundenen Gate 32, entsprechend der Gleichung (4), ebenfalls
linear zu den Steuergatespannungen.
Da, wie oben angegeben, V1 eine Konstante ist, kann die i-te
Verschiebung ΔVC,i der an das Steuergate 33 während des Pro
grammierens auf mehrere Pegel angelegten Spannung direkt
gemäß der folgenden Gleichung (9) ausgedrückt werden:
ΔVC,i = ΔVC TH (9).
Aus den Gleichungen (8) und (9) ist es ersichtlich, daß die
Verschiebung der Schwellenspannung durch eine Verschiebung
der Steuergatespannung beim Programmieren auf mindestens
zwei Pegel genau eingestellt werden kann. Es ist auch er
sichtlich, daß die Steuergatespannung genau die Schwellen
spannung wird, wenn die in der Gleichung (7) angegebene Kon
stante auf null gesetzt wird.
Es könnten die folgenden zwei Verfahren zum Überwachen eines
Programmiervorgangs verwendet werden, wenn die obige
Schlußfolgerung auf das Programmieren eines nichtflüchtigen
Speichers angewandt wird.
Das erste Verfahren ist ein Kanal-EIN-AUF-AUS-Verfahren, bei
dem der Kanal im Anfangsstadium des Programmierens einge
schaltet wird, um dafür zu sorgen, daß der größte Drain
strom fließt, wobei Elektronen in das potentialungebundene
Gate injiziert werden, wenn der Programmiervorgang abläuft,
um dafür zu sorgen, daß die Spannung am potentialungebunde
nen Gate abnimmt, was eine Abnahme des Drainstroms zur Folge
hat, bis dieser Drainstrom einen vorbestimmten Bezugsstrom
erreicht, zu welchem Zeitpunkt die Programmierung beendet
wird.
Das zweite Verfahren ist ein Kanal-AUS-AUF-EIN-Verfahren,
das entgegengesetzt zum Kanal-EIN-AUF-AUS-Verfahren ist und
bei dem Spannungen an jede Elektrode angelegt werden, um
nicht nur den Kanal im Anfangsstadium des Programmierens
auszuschalten, d. h. um dafür zu sorgen, daß die Spannung am
potentialungebundenen Gate niedriger als die Schwellenspan
nung VF TH für das potentialungebundene Gate ist, sondern um
auch dafür zu sorgen, daß Elektronen an das potentialunge
bundene Gate abgezogen werden. Daher steigt, wenn der Pro
grammiervorgang weiterschreitet, die Spannung am potential
ungebundenen Gate so an, daß sie am Ende, wenn der Kanal
eingeschaltet wird, höher als die Schwellenspannung VF TH für
das potentialungebundene Gate ist. Der Stoppzeitpunkt für
den Programmiervorgang kann der Moment sein, zu dem der Ka
nal eingeschaltet wird, oder es kann jeder beliebige Zeit
punkt nach dem Einschalten sein. D.h., daß der Bezugsstrom
der Schwellenstrom oder ein beliebiger Strom über diesem
sein kann.
Im Fall eines Programmierens auf mehr als zwei Pegel ändern
sich, wenn die Steuergatespannungen, wie sie jedem Pegel ent
sprechen, variiert werden, auch die anfänglichen Spannungen
am potentialungebundenen Gate für die Programmierung auf
jeden Pegel. Dieser Prozeß ist aus Fig. 7B gut ersichtlich.
Hierbei ist der Wert VF REF (oder IREF) für die Programmie
rung auf jeden Pegel eine Konstante, und VC,i fällt, wenn
die Rangordnung des Pegels abnimmt. Außerdem ist der Drain
strom vor dem Einschalten null, und der Einschaltpunkt und
der Programmierendpunkt hängen von den Eigenschaften eines
Transistors ab. Dieser Prozeß ist aus Fig. 7C gut erkenn
bar.
Das Ein-AUF-Aus-Verfahren ist in der US-Patentanmeldung mit
der Seriennr. 08/542,651, wie vom selben Erfinder offenbart,
gut beschrieben. Die Erfindung betrifft das oben genannte
AUS-AUF-EIN-Verfahren sowie eine neue nichtflüchtige Spei
cherzelle, ein Bauteil und ein Speicherarray, bei denen die
ses AUS-AUF-EIN-Verfahren einfach anwendbar sind. Im Ver
gleich mit dem EIN-AUF-AUS-Verfahren ist es bekannt, daß
das AUS-AUF-EIN-Verfahren sehr kleinen Energieverbrauch auf
weist. Auch kann dann, wenn der der Schwellenspannung ent
sprechende EIN-Moment als Programmierendpunkt erfaßt wird,
ein Meßverstärker sehr einfach realisiert werden.
Gemäß der obigen theoretischen Schlußfolgerung kann beim
AUS-AUF-EIN-Programmierverfahren, wenn eine Verschiebung
ΔVC TH,i vom Löschzustand, der dem höchsten Pegel entspricht,
auf einen der entsprechenden Schwellenpegel erkannt wird,
die Programmierung für diesen Pegel dadurch erfolgen, daß
ein Wert als Steuergatespannung angelegt wird, der dadurch
erhalten wird, daß die Verschiebung ΔVC TH,i auf einen ge
wünschten Pegel vom bereits bekannten höchsten Pegel VC,0
abgezogen wird, wobei dieser Wert beim Programmieren verwen
det wird, und daß dann der automatische Abschluß des Pro
grammierens durch eine Erfassungsschaltung (den Stromdetek
tor 43 im Fall dieses Ausführungsbeispiels) erfolgt.
Wenn es beabsichtigt ist, den Tunnelmechanismus beim Pro
grammieren zu verwenden, wird eine positive Spannung an das
Auswähl-/Programmiergate 31 angelegt, eine negative Spannung
wird an das Steuergate 33 angelegt und eine Minimalspannung
(z. B. 1 V), die dazu ausreicht, den Strom zwischen dem Drain
37 und der Source 36 zu überwachen (zu erfassen) wird dazu
verwendet, den Auswähltransistor 35 einzuschalten und ein
elektrisches Feld zu errichten, das dazu ausreicht, für ein
Tunneln zwischen dem potentialungebundenen Gate 32 und dem
Programmier-/Auswählgate 31 zu sorgen. Der Auswähltransistor
34 sollte eingeschaltet werden, da während des Programmie
rens ein Überwachen des Zustands des Kanals (dessen Leitfä
higkeit), d. h. des Drainstroms, möglich sein sollte.
Nun werden Verfahren zum Bestimmen der Steuergatespannung
VC,0 und des Bezugsstroms IREF zur Verwendung beim Program
mieren auf den höchsten Pegel erläutert.
Wenn der gewünschte höchste Pegel VC TH,0, die Auswähl-/Pro
grammiergatespannung Vps, die Drainspannung VD, die Source
spannung VS und die Substratspannung VB einer vorgegebenen
Speicherzelle bestimmt sind, verbleiben in den Gleichungen
(7) und (8) die zwei Parameter der Spannung VC,0 und der Be
zugsspannung VF REF. Da die Spannung Vps am Auswähl-/Program
miergate Vps, die Drainspannung VD und die Sourcespannung VS
festliegen, entspricht der Wert VF REF in eineindeutiger Wei
se dem Wert IREF Dann werden, nachdem die Speicherzelle auf
den höchsten gewünschten Schwellenpegel VC TH,0 eingestellt
wurde, die Spannungen VC,0, Vps, VD, VS und VB an die Spei
cherzelle angelegt und es wird ein anfänglicher Drainstrom
IG,0(0) gemessen. Dieser Strom IG,0(0) ist dabei tatsächlich
der Strom IREF In diesem Fall wird VC,0 unter Berücksichti
gung der Programmierzeit bestimmt. Wenn VC,0 einmal bestimmt
ist, kann IREF gemäß dem oben genannten Verfahren bestimmt
werden. Der Wert IREF kann durch verschiedene andere Verfah
ren als das Obige gemessen werden.
In den bisherigen Erläuterungen sind Fälle dargelegt, bei
denen der durch die Gleichung (7) ausgedrückte Wert V1 als
feste Konstante eingestellt ist. Wenn die Parameter in der
Gleichung (7) so eingestellt werden, daß V1 für die Pro
grammierung auf jeden Pegel variiert wird, wie es aus der
Gleichung (8) ersichtlich ist, ist die Beziehung zwischen
der Steuergatespannung VC,i und der entsprechenden Schwel
lenspannung VC TH,i nicht linear. Demgemäß haben die Ver
schiebung der Steuergatespannung und die Verschiebung der
entsprechenden Schwellenspannung voneinander verschiedene
Werte. In diesem Fall können, durch Einstellen des Bezugs
stroms IREF in geeigneter Weise für jeden Pegel die Schwel
lenspannungen für jeden Pegel nur dann auf gewünschte Werte
programmiert werden, wenn die nichtlineare Beziehung zwi
schen der Steuergatespannung VC,i und der entsprechenden
Schwellenspannung VC TH,i experimentell erhalten wird.
Bisher wurden Verfahren zum Programmieren auf mindestens ei
nen Pegel erläutert.
Nachfolgend wird ein Löschverfahren unter Verwendung des
oben genannten Programmierverfahrens erläutert, wobei wie
zuvor ein n-Transistor als Beispiel verwendet wird.
Wie bereits definiert, ist beim erfindungsgemäßen Program
mierverfahren das Löschen eine Injektion von Ladungsträgern
(oder Elektronen) in das potentialungebundene Gate. Daher
kann ein Löschen entweder durch Injektion heißer Ladungsträ
ger oder durch Tunneln erfolgen.
Bei der Erfindung bedeutet der Löschzustand den Fall, daß
der Schwellenpegel am höchsten ist, d. h. VC TH,0. Anders ge
sagt, werden alle nichtflüchtigen Speicherzellen innerhalb
eines vorgegebenen Löschblocks auf den höchsten Pegel pro
grammiert. Demgemäß kann ein Löschprozeß gemäß den folgen
den Schritten ausgeführt werden.
Als erstes werden Elektronen so injiziert, daß die Schwel
lenpegel aller Zellen innerhalb eines ausgewählten Blocks
höher als der Pegel 0, d. h. VC TH,0 werden. Dann werden, mit
dem Pegel null, bei dem die Spannung am Steuergate 33 den
Wert VC,0 hat, alle ausgewählten Zellen programmiert. Hier
bei kann, wie erläutert, der Wert VC,0 nach Belieben in ge
eigneter Weise eingestellt werden.
Bei den bisherigen Ausführungsbeispielen sind zwar n-Tran
sistoren als Beispiel verwendet, wenn jedoch das erfindungs
gemäße Programmierverfahren auf einen p-Transistor angewandt
wird, kann dasselbe Ergebnis erzielt werden, wenn die Pola
ritäten der angelegten Spannungen geändert werden. Jedoch
bewirkt in diesem Fall die Abnahme der Spannung am poten
tialungebundenen Gate aufgrund der Injektion von Elektronen
in dieses, daß der Transistor vom ausgeschalteten in den
eingeschalteten Zustand übergeht. Daher sollten im Fall ei
nes p-Transistors Spannungen so an jedes Gate und jeden An
schluß angelegt werden, daß der Kanal im Anfangsstadium
ausgeschaltet ist und Elektronen mit fortschreitender Zeit
in das potentialungebundene Gate injiziert werden.
Da das Konzept der bisher erläuterten Erfindung unabhängig
vom Programmiermechanismus erläutert ist, ist es ersicht
lich, daß das Konzept der Erfindung auf jeden Typ von Pro
grammiermechanismus anwendbar ist, der durch die Gleichung
(3) ausdrückbar ist.
Bisher wurden Programmierprozesse gemäß dem Stromerfassungs
verfahren erläutert.
Nun wird unter Bezugnahme auf die Fig. 8A und 8B ein Pro
grammierprozeß gemäß dem Spannungserfassungsverfahren er
läutert. Dieser Programmierprozeß gemäß dem Spannungserfas
sungsverfahren entspricht tatsächlich beinahe den Program
mierprozessen gemäß dem Stromerfassungsverfahren. Fig. 8A
zeigt ein Diagramm zum Erläutern des Programmierprozesses
gemäß der Erfindung unter Verwendung des Spannungserfas
sungsverfahrens, wobei tatsächlich Übereinstimmung mit Fig.
4 mit Ausnahme der Tatsache besteht, daß anstelle des in
Fig. 4 dargestellten Stromdetektors 43 ein Spannungsdetektor
44 verwendet ist.
Der Spannungsdetektor 44 kann, in seiner einfachsten Form
eine Bezugsspannungsquelle 45 und einen zwischen diese und
den Drain 37 geschalteten Widerstand 46 aufweisen. Auch kann
dieser Spannungsdetektor 44 die Bezugsspannungsquelle und
eine zwischen diese und den Drain geschaltete Diode aufwei
sen. Demgemäß überwacht der Spannungsdetektor 44 während des
Programmierens die Spannung am Drain 37. Wenn der Spannungs
detektor 44 die Drainspannung VD,TH zum Zeitpunkt erkennt,
zu dem die Spannung VF,i am potentialungebundenen Gate 32
während des Überwachens eine vorgegebene Schwellenspannung
VF TH erreicht, gibt er ein Programmierstopsignal VST aus.
Die Drainspannung VD,TH ist beim Programmieren auf alle Pe
gel konstant. Ähnlich wie beim Stromerfassungsverfahren wird
das Programmieren beendet, wenn die erste Spannungsquelle 39
und/oder die zweite Spannungsquelle 40 auf dieses Program
mierstopsignal hin nicht mehr die Steuergatespannung VC,i
und die Programmgatespannung VP liefern.
Nun wird ein bevorzugtes Ausführungsbeispiel eines nicht
flüchtigen Speichers mit den bisher erläuterten verbesserten
nichtflüchtigen Speicherzellen erklärt. Fig. 9A zeigt eine
Schaltung eines nichtflüchtigen Speichers mit verbesserten
nichtflüchtigen Speicherzellen, und Fig. 9B ist eine Tabel
le, die typische Spannungen zeigt, wie sie an jede der Lei
tungen im nichtflüchtigen Speicher von Fig. 9A gegeben wer
den.
Gemäß Fig. 9A umfaßt der nichtflüchtige Speicher mit ver
besserten nichtflüchtigen Speicherzellen gemäß der Erfindung
eine Vielzahl von Programmier-/Auswählleitungen 51, die in
Zeilenrichtung getrennt voneinander mit einem bestimmten In
tervall angeordnet sind, eine Vielzahl von Bitleitungen 52,
die in Spaltenrichtung getrennt voneinander mit bestimmtem
Intervall rechtwinklig zur Vielzahl von Programmier-/Aus
wählleitungen 51 angeordnet sind, um eine Matrix aus einer
Vielzahl von Rechtecken zu bilden, eine Vielzahl von Steuer
leitungen 53, die wie die Bitleitungen 52 in Spaltenrich
tung, in eineindeutiger Zuordnung zu diesen und benachbart
zu diesen angeordnet sind, eine Vielzahl von Zellen 54, von
denen jeweils eine in einem Rechteck angeordnet ist, wobei
jede dieser Zellen eine Source, einen Drain, einen Kanalbe
reich, ein Auswähl-/Programmiergate zum Auswählen einer Zel
le für einen Programmiervorgang und zum Ausführen des Pro
grammiervorgangs mittels empfangener Ladungsträger, ein po
tentialungebundenes Gate zum Einspeichern der Ladungsträger
mittels eines Tunnelvorgangs durch den Kanalbereich bei ei
nem Löschvorgang mittels einer Tunneldiode, wobei die ge
speicherten Ladungsträger beim Programmieren durch die Tun
neldiode zum Programmier-/Auswählgate geführt werden, und
ein Steuergate zum Steuern der Menge von Ladungsträgern auf
weist, wie sie vom potentialungebundenen Gate an das Pro
grammier-/Auswählgate geliefert werden, wobei die Program
mier-/Auswählgates in den auf derselben Zeile angeordneten
Zellen gemeinsam mit einer der Programmier-/Auswählleitungen
verbunden sind, die Steuergates von in derselben Spalte an
geordneten Zellen gemeinsam mit einer der Steuerleitungen
verbunden sind und die Sources (oder Drains) in den auf der
selben Zeile angeordneten Zellen gemeinsam mit einer der
Bitleitungen verbunden sind, und zwar zusammen mit den
Drains (oder Sources) in den in einer benachbarten Zeile an
geordneten Zellen.
Die in Fig. 9B dargestellte Tabelle zeigt die erforderlichen
Spannungszustände, wenn der nichtflüchtige Speicher von Fig.
9A im Programmiermodus, im Löschmodus und im Lesemodus be
trieben wird.
Zum Betreiben des in Fig. 9A dargestellten nichtflüchtigen
Speichers im Programmiermodus werden 10 V an ausgewählte
Programmier-/Auswählleitungen angelegt, 0 V an nicht ausge
wählte Programmier-/Auswählleitungen, -6 V bis -3 V an aus
gewählte Steuergateleitungen, 5 V an nicht ausgewählte
Steuergateleitungen, 1 V an eine ausgewählte n-te Bitleitung
BLn, 0 V an eine ausgewählte (n-1)-te Bitleitung BLn-1, 1 V
an nicht ausgewählte Bitleitungen (einer der Leitungen BLm
mit m n+1), und 0 V an andere nicht ausgewählte Bitleitun
gen (andere als BLm, mit M n+1).
Der erfindungsgemäße nichtflüchtige Speicher kann mittels
zwei Mechanismen gelöscht werden, von denen der eine der
Tunnelmechanismus und der andere der Mechanismus der Injek
tion heißer Ladungsträger ist. Es existieren zwei Arten von
Löschmodus, bei denen der Tunnelmechanismus angewandt ist,
wobei die eine Art das Ausführen des Löschvorgangs unter
Verwendung der Programmier-/Auswählleitungen ist und die an
dere Art ein Löschen unter Verwendung der Bitleitungen ist.
Um den nichtflüchtigen Speicher in einem Löschmodus unter
Verwendung der Programmier-/Auswählleitungen zu betreiben,
werden -8 V an ausgewählte Programmier-/Auswählleitungen an
gelegt, 0 V an nicht ausgewählte Programmier-/Auswählleitun
gen, 8 V an ausgewählte Steuerleitungen, 0 V an nicht ausge
wählte Steuerleitungen und 0 V an das Substrat. Außerdem
werden alle ausgewählten und nicht ausgewählten Bitleitungen
in einem potentialungebundenen Zustand gehalten.
Zum Betreiben des nichtflüchtigen Speichers im Löschmodus
unter Verwendung der Bitleitungen werden 0 V an ausgewählte
Programmier-/Auswählleitungen 51 angelegt, 0 V an nicht aus
gewählte Programmier-/Auswählleitungen 51, 10 V an ausge
wählte Steuerleitungen 53, 0 V an nicht ausgewählte Steuer
leitungen 53, -5 V an ausgewählte Bitleitungen 52 und 0 V an
das Substrat. Außerdem werden nicht ausgewählte Bitleitungen
52 potentialungebunden gehalten.
Der Löschmodus, bei dem der Mechanismus mit Injektion heißer
Ladungsträger verwendet wird, kann mittels der Drains oder
der Sources ausgeführt werden.
Um den Löschmodus über die Drains 55 auszuführen, werden 5 V
an ausgewählte Programmier-/Auswählleitungen 51 angelegt, 0
V an nicht ausgewählte Programmier-/Auswählleitungen 51, 12
V an ausgewählte Steuerleitungen 53, 0 V an nicht ausgewähl
te Steuerleitungen 53, 7 V an ausgewählte Bitleitungen 52
und 0 V an das Substrat. Nicht ausgewählte Bitleitungen 52
werden auf potentialungebundenem Zustand gehalten.
Um den Löschmodus des nichtflüchtigen Speichers mittels der
Sources 55 unter Verwendung des Mechanismus mit Injektion
heißer Ladungsträger auszuführen, werden 2 V an ausgewählte
Programmier-/Auswählleitungen 51, 0 V an nicht ausgewählte
Programmier-/Auswählleitungen 51, 10 V an ausgewählte Steu
erleitungen 53, 0 V an nicht ausgewählte Steuerleitungen 53,
5 V an ausgewählte Bitleitungen 52 und 0 V an das Substrat
angelegt. Außerdem werden nicht ausgewählte Bitleitungen 52
aufpotentialungebundenem Zustand gehalten.
Um den in Fig. 9 dargestellten nichtflüchtigen Speicher im
Lesemodus zu betreiben, wird eine Gleichspannung Vcc an aus
gewählte Programmier-/Auswählleitungen 51 gelegt, 0 V an
nicht ausgewählte Programmier-/Auswählleitungen 51, die
Gleichspannung Vcc an ausgewählte Steuerleitungen 53, 0 V an
nicht ausgewählte Steuerleitungen 53, 1 V an ausgewählte
Bitleitungen 52, 1 V an nicht ausgewählte Bitleitungen (eine
von BLm, mit m n+1) sowie 0 V an die nicht ausgewählten
anderen Bitleitungen (andere unter BLm mit m n+1).
Die in Fig. 9B dargestellten Spannungen können abhängig von
Struktureigenschaften der nichtflüchtigen Speicherzelle und
elektrischen Parametern (z . B. Kopplungsverhältnissen, Dicke
des Tunnelisolierfilms) variiert werden.
Wie oben beschrieben ist die Erfindung hinsichtlich der fol
genden Gesichtspunkte von Vorteil:
- - Erstens wird das Programmieren auf einen oder mehrere Pe gel dadurch erleichtert, daß nur die Steuergatespannung va riiert wird, wie erforderlich, um das Programmieren auf je den Schwellenpegel auszuführen.
- - Zweitens ist, da die Beziehung zwischen jedem der Schwel lenspannungspegel und jeder der entsprechenden Steuergate spannungen linear ist, und die Verschiebung der Schwellen spannung identisch mit der Verschiebung der Steuergatespan nung ist, eine genaue Einstellung der Verschiebung der Schwellenspannung für jeden Pegel verfügbar.
- - Drittens beseitigt die Vereinfachung gleichzeitigen Pro grammierens und Verifizierens innerhalb einer nichtflüchti gen Speicherzelle selbst das Erfordernis einer gesonderten Schaltung zum Verifizieren der Programmierung, was dazu bei trägt, die Programmiergeschwindigkeit zu erhöhen.
- - Viertens ist der Energieverbrauch sehr klein, da der Pro grammiervorgang endet, wenn eine Zelle vom ausgeschalteten in den eingeschalteten Zustand übergeht.
- - Fünftens ist vor einem Löschen kein Vorprogrammieren er forderlich.
- - Sechstens ist bei der Erfindung die Genauigkeit beim Pro grammieren auf mehrere Pegel, d. h. die Fehlerverteilung der programmierten Schwellenspannung, genau ausschließlich durch Parameter bestimmt, die zum Zeitpunkt der Herstellung des nichtflüchtigen Speichers und durch angelegte Vorspannungen festgelegt werden. Demgemäß ist die Fehlerverteilung der je weiligen Pegel des erfindungsgemäßen nichtflüchtigen Spei chers nicht von der Anzahl von Programmier- und Löschzyklen abhängig. Selbst während eines Programmiervorgangs hängt der Speicher nicht von Ladungsträgerfallen in einer Oxidschicht, der Beweglichkeit von Ladungsträgern im Kanal, dem Bitlei tungswiderstand und instabilen oder nicht vorhersagbaren elektrischen Parametern ab.
- - Siebtens ermöglicht es der spannungsgesteuerte Typ durch die Steuergatespannung beim Verfahren zum Programmieren ei nes erfindungsgemäßen nichtflüchtigen Speichers eine viel einfachere und genauere Programmierung auf mehrere Pegel als dies beim stromgesteuerten Typ der Fall ist.
- - Achtens können die Source und der Drain so betrieben wer den, daß sie mit einer niedrigen Spannung (z. B. 1 V) nur zum Lesen geladen werden, was für ein Verkleinern der Zel lengröße sehr günstig ist.
Claims (7)
1. Nichtflüchtiger Speicher, gekennzeichnet durch:
- - eine Vielzahl von Programmier-/Auswählleitungen (51), die in Zeilenrichtung getrennt voneinander mit einem vorbestimm ten Intervall angeordnet sind;
- - eine Vielzahl von Bitleitungen (52), die in Spaltenrich tung beabstandet voneinander mit einem bestimmten Intervall rechtwinklig zur Vielzahl von Programmier-/Auswählleitungen angeordnet sind, um eine Matrix aus einer Vielzahl von Rechtecken zu bilden;
- - eine Vielzahl von Steuerleitungen (53), die in Spalten richtung benachbart zu den Bitleitungen verlaufen und diesen eineindeutig zugeordnet sind;
- - eine Vielzahl von Zellen (54), von denen jeweils eine in
jedem Rechteck angeordnet ist und jede folgendes aufweist:
eine Source (55), einen Drain (56), einen Kanalbereich (57), ein Auswähl-/Programmiergate (58) zum Auswählen einer Zelle für einen Programmiervorgang und zum Ausführen des Program miervorgangs mittels empfangener Ladungsträger, ein poten tialungebundes Gate (60) zum Einspeichern der Ladungsträger mittels eines Tunnelvorgangs durch den Kanalbereich beim Lö schen mittels einer Tunneldiode (59), und das beim Program mieren die eingespeicherten Ladungsträger durch die Tunnel diode an das Programmier-/Auswählgate liefert, und ein Steu ergate (61) zum Steuern der Menge von Ladungsträgern, wie sie vom potentialungebundenen Gate an das Programmier-/Aus wählgate geliefert werden; - - wobei die Programmier-/Auswählgates in den in derselben Zeile angeordneten Zellen gemeinsam mit einer der Program mier-/Auswählleitungen verbunden sind, die Steuergates in den in derselben Spalte angeordneten Zellen gemeinsam mit einer der Steuerleitungen verbunden sind und die Sources (oder Drains) in den in derselben Zeile angeordneten Zellen gemeinsam mit einer der Bitleitungen verbunden sind, und zwar zusammen mit den Drains (oder Sources) in den in einer benachbarten Zeile angeordneten Zellen.
2. Nichtflüchtiger Speicher nach Anspruch 1, dadurch ge
kennzeichnet, daß beim Betreiben desselben in einem Pro
grammiermodus 10 V an ausgewählte Programmier-/Auswähllei
tungen angelegt werden, 0 V an nicht ausgewählte Program
mier-/Auswählleitungen, -6 V bis -3 V an ausgewählte Steuer
gateleitungen, 5 V an nicht ausgewählte Steuergateleitungen,
1 V an die n-te Bitleitung BLn, 0 V an eine ausgewählte,
(n-1)-te Bitleitung BLn-1, 1 V an nicht ausgewählte Bitlei
tungen (eine von BLm mit m n+1) sowie 0 V an andere nicht
ausgewählte Bitleitungen (andere von BLm mit m n+1).
3. Nichtflüchtiger Speicher nach Anspruch 1, dadurch ge
kennzeichnet, daß beim Betreiben desselben in einem Lösch
modus unter Verwendung der Programmier-/Auswählleitungen
unter Ausnutzung eines Tunnelmechanismus -8 V an ausgewählte
Programmier-/Auswählleitungen angelegt werden, 0 V an nicht
ausgewählte Programmier-/Auswählleitungen, 8 V an ausgewähl
te Steuerleitungen, 0 V an nicht ausgewählte Steuerleitungen
und 0 V an das Substrat, und daß alle Bitleitungen im po
tentialungebundenen Zustand gehalten werden.
4. Nichtflüchtiger Speicher nach Anspruch 1, dadurch ge
kennzeichnet, daß zum Betreiben desselben in einem Löschmo
dus mittels der Bitleitungen unter Verwendung eines Tunnel
mechanismus 0 V an ausgewählte Programmier-/Auswählleitungen
angelegt werden, 0 V an nicht ausgewählte Programmier-/Aus
wählleitungen, 10 V an ausgewählte Steuerleitungen, 0 V an
nicht ausgewählte Steuerleitungen, -5 V an ausgewählte Bit
leitungen sowie 0 V an das Substrat, und daß nicht ausge
wählte Bitleitungen im potentialungebundenen Zustand gehal
ten werden.
5. Nichtflüchtiger Speicher nach Anspruch 1, dadurch ge
kennzeichnet, daß zum Ausführen eines Löschmodus desselben
unter Verwendung eines Mechanismus mit heißen Ladungsträgern
durch die Drains 5 V an ausgewählte Programmier-/Auswähllei
tungen angelegt werden, 0 V an nicht ausgewählte Program
mier-/Auswählleitungen, 12 V an ausgewählte Steuerleitungen,
0 V an nicht ausgewählte Steuerleitungen, 7 V an ausgewählte
Bitleitungen sowie 0 V an das Substrat, und daß nicht aus
gewählte Bitleitungen im potentialungebundenen Zustand ge
halten werden.
6. Nichtflüchtiger Speicher nach Anspruch 1, dadurch ge
kennzeichnet, daß beim Ausführen eines Löschmodus desselben
über die Sources, wobei ein Mechanismus mit Injektion heißer
Ladungsträger verwendet wird, 2 V an ausgewählte Program
mier-/Auswählleitungen angelegt werden, 0 V an nicht ausge
wählte Programmier-/Auswählleitungen, 10 V an ausgewählte
Steuerleitungen, 0 V an nicht ausgewählte Steuerleitungen, 5
V an ausgewählte Bitleitungen und 0 V an das Substrat, und
nicht ausgewählte Bitleitungen auf dem potentialungebundenen
Zustand gehalten werden.
7. Nichtflüchtiger Speicher nach Anspruch 1, dadurch ge
kennzeichnet, daß beim Betreiben desselben in einem Lesemo
dus eine Gleichspannung an ausgewählte Programmier-/Auswähl
leitungen angelegt wird, 0 V an nicht ausgewählte Program
mier-/Auswählleitungen, die Gleichspannung an ausgewählte
Steuerleitungen, 0 V an nicht ausgewählte Steuerleitungen, 1
V an ausgewählte Bitleitungen, 1 V an nicht ausgewählte Bit
leitungen (eine von BLm mit m n+1) und 0 V an nicht ausge
wählte andere Bitleitungen (andere als BLm mit m n+1).
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019960043434A KR100232190B1 (ko) | 1996-10-01 | 1996-10-01 | 비휘발성 메모리장치 |
KR43434/96 | 1996-10-01 |
Publications (2)
Publication Number | Publication Date |
---|---|
DE19724221A1 true DE19724221A1 (de) | 1998-04-02 |
DE19724221B4 DE19724221B4 (de) | 2006-03-23 |
Family
ID=19475905
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19724221A Expired - Fee Related DE19724221B4 (de) | 1996-10-01 | 1997-06-09 | Nichtflüchtiger Speicher |
Country Status (6)
Country | Link |
---|---|
US (1) | US5801993A (de) |
JP (1) | JP3284358B2 (de) |
KR (1) | KR100232190B1 (de) |
CN (1) | CN1119813C (de) |
DE (1) | DE19724221B4 (de) |
TW (1) | TW310477B (de) |
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Publication number | Priority date | Publication date | Assignee | Title |
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-
1996
- 1996-10-01 KR KR1019960043434A patent/KR100232190B1/ko not_active IP Right Cessation
- 1996-12-13 TW TW085115429A patent/TW310477B/zh not_active IP Right Cessation
-
1997
- 1997-02-13 CN CN97101081A patent/CN1119813C/zh not_active Expired - Fee Related
- 1997-06-09 DE DE19724221A patent/DE19724221B4/de not_active Expired - Fee Related
- 1997-07-31 JP JP20584497A patent/JP3284358B2/ja not_active Expired - Lifetime
- 1997-08-07 US US08/911,373 patent/US5801993A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH10112195A (ja) | 1998-04-28 |
DE19724221B4 (de) | 2006-03-23 |
KR100232190B1 (ko) | 1999-12-01 |
KR19980025410A (ko) | 1998-07-15 |
TW310477B (en) | 1997-07-11 |
CN1178378A (zh) | 1998-04-08 |
JP3284358B2 (ja) | 2002-05-20 |
CN1119813C (zh) | 2003-08-27 |
US5801993A (en) | 1998-09-01 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
OP8 | Request for examination as to paragraph 44 patent law | ||
8364 | No opposition during term of opposition | ||
R119 | Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee |
Effective date: 20140101 |