JPH10106269A

JPH10106269A - 半導体記憶装置、半導体装置、データ処理装置及びコンピュータシステム

Info

Publication number: JPH10106269A
Application number: JP9016223A
Authority: JP
Inventors: Kenichi Osada; 健一長田; Hisayuki Higuchi; 久幸樋口; Koichiro Ishibashi; 孝一郎石橋
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1996-08-06
Filing date: 1997-01-30
Publication date: 1998-04-24
Anticipated expiration: 2017-01-30
Also published as: MY120703A; CN1178377A; US20020031007A1; US6515894B2; US20040083329A1; JP3579205B2; CN100385572C; CN1516195A; SG55356A1; CN1126109C; US6091629A; US20030086290A1; US6665209B2; US6396732B1; KR100443029B1; US6839268B2; KR19980018353A; TW331637B

Abstract

(57)【要約】【課題】メモリセル又はメモリセルアレイの面積の増
大を抑さえて、キャッシュメモリの高速なストア処理を
実現することである。【解決手段】メモリアレイ（ＢＡＮＫ１）と、センス
アンプ（１０４）に接続される第１のグローバルビット
線（ＲＧＢＬ）と、ライトアンプ（１０２）に接続され
る第２のグローバルビット線（ＷＧＢＬ）と、前記複数
のビット線（ＬＢＬ）を前記第１のグローバルビット線
（ＲＧＢＬ）及び第２のグローバルビット線（ＷＧＢ
Ｌ）に選択的に接続する選択回路（ＹＳＷ１）とを具備
する。【効果】読み出しと書き込みのためのビット線の充放
電を並列に行うことができるため、読み出しと書き込み
の連続動作を高速化でき、１サイクルで終えることが可
能となり、１サイクルストアが実現できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体記憶装置にか
かわり、特にマイクロプロセッサやマイクロコンピュー
タ等のデータ処理装置に内蔵されるキャッシュメモリに
適用して有効な技術に関する。

【０００２】

【従来の技術】近年、マイクロプロセッサの動作周波数
が増大するに伴い、キャッシュメモリの高速動作が要求
されている。キャッシュメモリは、ビット線によって信
号をメモリセルに伝えることによりデータを書き込み、
メモリセルのデータをビット線を使ってアンプ回路に伝
えることによりデータを読み出す。したがって、キャッ
シュメモリの高速動作を実現するためには、ビット線の
容量を減らすことが重要である。ビット線の容量を低減
したメモリとしては、例えば、メモリマットを分割し
て、ビット線を階層化した、アイ・エス・エス・シー・
シーダイジェストオブテクニカルペーパーズ第
３０４頁から第３０５頁(１９９５年) (ISSCC Digest o
f Technical Papers, pp. 304-305, Feb., 1995.)の回
路（以下、従来技術１という。）がある。

【０００３】従来技術１のメモリは、６トランジスタの
メモリセルがアレー状に配列されたメモリマットをｎ等
分し、ｎ個のブロックを形成し、ブロック内のビット線
（ＢＬ、ＢＬＢ）は、ブロックと対で構成されるセンス
アンプ（Ｓ／Ａ）・Ｉ／Ｏ回路を介して、バンクを横断
するように形成されるＩ／Ｏバスに接続される。

【０００４】データの読み出し時には、メモリセルから
読み出したデータをビット線（ＢＬ、ＢＬＢ）を用いて
センスアンプ（Ｓ／Ａ）・Ｉ／Ｏ回路に伝え、データ
をＩ／Ｏバスに出力する。データの書き込みは、Ｉ／Ｏ
バスのデータをセンスアンプ（Ｓ／Ａ）・Ｉ／Ｏ回路を
用いて、ビット線（ＢＬ、ＢＬＢ）に伝え、メモリセル
にデータを書き込む。

【０００５】

【発明が解決しようとする課題】しかしながら、従来技
術１のメモリをキャッシュメモリのデータアレイとして
使用した場合、キャッシュメモリへのストアを高速で処
理することができない。その理由を以下に説明する。

【０００６】ストアとは、データアレイがタグアレイか
ら書き込み許可信号であるヒット信号を受けてからデー
タを書き込むという処理で、その処理時間は、「ヒット
信号が確定するまでの時間」と「データを書き込む時
間」の和となる。ここで、「ヒット信号が確定するまで
の時間」は、タグアレイの読み出しの時間と、タグアレ
イから読み出したアドレスとタグアドレスとの比較との
時間の和である。このためストア処理は、ヒット信号の
確定を使用しない通常のメモリの読み出し動作であるリ
ードおよび通常の書き込み動作であるライトに比べて遅
くなってしまう。なお、キャッシュメモリからのロード
の処理時間は、タグアレイのアクセスとデータアレイの
アクセスが同時に実行可能であるため、通常のメモリの
読み出し動作であるリードと同じにすることができる。
すなわち、マイクロプロセッサの動作周波数が比較的低
い（例えば、２０〜３０ＭＨｚ以下）場合は、１マシン
サイクルが長いため、ストアは１サイクルで実現できる
が、マイクロプロセッサの動作周波数が高くなってきた
（例えば、５０ＭＨｚ以上（１マシンサイクル＝２０ｎ
ｓｅｃ以下）とき、ストアは１サイクルで実現できなく
なってくる。特に、キャッシュメモリが論理アドレスを
物理アドレスに変換する変換バッファの出力アドレスで
アクセスされる場合は、ヒット信号の確定が遅くなり、
１サイクルストアの実現はいっそうきびしくなる。従っ
て、高周波数動作のマイクロプロセッサに内蔵される従
来のキャッシュメモリはストアを２サイクル、ロードを
１サイクルで行っていた。従って、マイクロプロセッサ
がパイプライン処理方式を採用している場合、ストア時
にはメモリアクセスステージが２サイクル必要になり、
パイプラインが乱れてしまい、マイクロプロセッサの高
速性能向上の隘路となる。従って、パイプラインを乱さ
ないようにするためにメモリアクセスステージを常に２
サイクルとする、すなわちパイプラインの段数を増加さ
せている。しかし、パイプラインの段数を増加させると
消費電力が増加するという問題がある。

【０００７】ストアの高速化には、ヒット信号確定まで
の時間が障害になっている。そこで、ストアを高速に処
理する方法として、ヒット信号の確定を待たずに、デー
タをデータアレイに書き込むという方法を本願発明者が
検討した。この場合、書き込み終了後ヒット信号が確定
した時点で、ヒット信号が書き込み許可を示す「ヒッ
ト」である場合は問題がない。しかし、ヒット信号が
「ミスヒット」である場合、データアレイにデータを書
き込む前の値に戻す必要がある。したがって、書き込む
前に、書き込む位置にあるデータを予め読み出して保持
しておく必要が生じる。

【０００８】つまり、ストア処理高速化のために、ヒッ
ト信号を無視してストアを行う場合には、同一サイクル
内にデータの読み出し、書き込みという２つの動作を連
続して行うことが必要となる。もし、この読み出し、書
き込みという連続動作を高速に行えなければ、ヒット信
号を無視してもストアは高速化しない。

【０００９】従来技術１のメモリで、同一アドレスにデ
ータを読み出してから、書き込むというストアを行った
場合に、ビット線の容量低減により動作は高速化する
が、ビット線およびＩ／Ｏバスを使っての読み出し動作
が完了した後に書き込み動作を行う必要があるため、通
常の読み出し動作であるリードや通常の書き込み動作で
あるライトに比べて処理時間が長くなる。すなわち、読
み出しに１サイクル、書き込みに１サイクルかかり、ス
トア処理としては２サイクル必要になる。

【００１０】一方、特開平４−８５７８９号公報（以
下、従来技術２という。）には、読み出し用アドレス信
号線、書き込み用アドレス信号線、読み出しデータ線及
び書き込みデータ線に接続される、いわゆるデュアルポ
ートメモリセルを用いて、書き込み側がプリチャージを
行っている時、読み出し側がディスチャージを行い、書
き込み側がディスチャージの時、読み出し側がプリチャ
ージを行い、読み出しと書き込みとを見かけ上同時に実
行できるメモリが開示されている。しかし、いわゆるデ
ュアルポートメモリセルを使用しているため、メモリセ
ル及びメモリセルアレイの面積が増大するという問題が
ある。さらに面積の増大に伴いビット線の容量等が増大
し、メモリアクセス時間及びメモリサイクル時間が長く
なってしまうという問題がある。

【００１１】なお、特開平３−２１６８９２号公報（米
国特許第５３８７８２７号）（以下、従来技術３とい
う。）、特開平３−３１９５号公報（以下、従来技術４
という。）及びIEEE JOURNAL OF SOLID-STATE CIRCUIT
S, Vol.23, No.5 October 1988,pp.1048-1053（以下、
従来技術５という。）には、共通読み出し線と共通書き
込み線とがビット線とＭＯＳトランジスタを介して接続
されるメモリが開示されている。しかし、従来技術３、
従来技術４、従来技術５のいずれも読み出しと書き込み
とを並行して実行できない記載となっている。なお、従
来技術３、従来技術４、従来技術５のいずれもＢｉＣＭ
ＯＳ（Bipolar CMOS(Complemet Metal Oxide Semicondu
ctor)）のメモリに関するものである。但し、従来技術
４には、ＢｉＣＭＯＳの記載は直接ないが、従来技術
５を従来技術として引用している。ＢｉＣＭＯＳ回路を
使用すれば高速なメモリが実現できるが、ＣＭＯＳ回路
のメモリよりも消費電力が大きくなる。

【００１２】ＣＭＯＳ回路のみで高速なキャッシュメモ
リを実現することが重要である。１つの半導体装置に集
積される回路の消費電力が１．５Ｗ以下であれば、レジ
ンモールド技術等で樹脂封止することができるようにな
り、大消費電力の半導体装置に使用されるセラミック封
止に比べて半導体装置の価格を大幅に安くすることがで
きる。

【００１３】本発明の目的は、メモリセル又はメモリセ
ルアレイの面積の増大を抑さえて、キャッシュメモリの
高速なストア処理を実現することである。

【００１４】本発明の他の目的は、消費電力を抑えて、
高速なキャッシュメモリを実現することである。

【００１５】本発明の前記並びにその他の目的と新規な
特徴は、本明細書の記述及び添付図面から明らかになる
であろう。

【００１６】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１７】半導体記憶装置は、複数のワード線（Ｗ
Ｌ）と、複数のビット線（ＬＢＬ）と、前記複数のワー
ド線（ＷＬ）と複数のビット線（ＬＢＬ）との交点に配
置される複数のメモリセル（ＣＥＬＬ）とを有するメモ
リアレイ（ＢＡＮＫ１）と、センスアンプ（１０４）に
接続される第１のグローバルビット線（ＲＧＢＬ）と、
ライトアンプ（１０２）に接続される第２のグローバル
ビット線（ＷＧＢＬ）と、前記複数のビット線（ＬＢ
Ｌ）を前記第１のグローバルビット線（ＲＧＢＬ）及び
第２のグローバルビット線（ＷＧＢＬ）に選択的に接続
する選択回路（ＹＳＷ１）とを具備し、前記第１のグロ
ーバルビット線（ＲＧＢＬ）及び第２のグローバルビッ
ト線（ＷＧＢＬ）は前記メモリアレイ（ＢＡＮＫ１）上
に配置され、前記メモリアレイ（ＢＡＮＫ１）からデー
タを読み出す場合は、前記複数のビット線（ＬＢＬ）は
前記第１のグローバルビット線（ＲＧＢＬ）に電気的に
接続され、前記センスアンプ（１０４）を介してデータ
が出力され、前記メモリセルアレイ（ＢＡＮＫ１）にデ
ータを書き込む場合は、前記ライトアンプ（１０２）を
介して、データが前記第２のグローバルビット線（ＷＧ
ＢＬ）に入力され、前記複数のビット線（ＬＢＬ）は前
記第２のグローバルビット線（ＷＧＢＬ）に電気的に接
続される。

【００１８】読み出しと書き込みを連続して行うストア
時には、読み出し用グローバルビット線（ＲＧＢＬ）を
用いてデータの読み出しを行うのと並行して、書き込み
用グローバルビット線（ＷＧＢＬ）の充放電を行うよう
にされる。このため、読み出し動作終了後、書き込み動
作に入ってからは、容量の小さいローカルビット線（Ｌ
ＢＬ）のみを充放電すれば、書き込みが終了することに
なり、高速に書き込みができる。

【００１９】つまり、読み出しと書き込みのためのビッ
ト線の充放電を並行して行うことができるため、読み出
しと書き込みの連続動作を高速化でき、１サイクルで終
えることが可能となり、１サイクルストアが実現でき
る。

【００２０】また、読み出しと書き込みの連続動作が高
速に行えるので、読み出し動作のサイクル時間と読み出
しと書き込みの連続動作のサイクル時間を同一としても
読み出しサイクル時間が長くならない。また、読み出し
動作のサイクル時間と読み出しと書き込みの連続動作の
サイクル時間と同じである方が、マイクロプロセッサ等
のメモリをアクセスするデバイスとしては使用しやす
い。従って、読み出し動作のサイクル時間と読み出しと
書き込みの連続動作のサイクル時間とを同一とするメモ
リを提供できる。すなわち、メモリのタイミングの仕様
書に読み出し動作のサイクル時間と読み出しと書き込み
の連続動作のサイクル時間とを同一として規定すること
ができる。

【００２１】

【発明の実施の形態】以下、本発明に係る半導体記憶装
置の好適ないくつかの実施例につき、図面を用いて説明
する。

【００２２】＜実施例１＞図１は、本発明に係る半導体
記憶装置の一実施例を示す回路図である。半導体記憶装
置１００は、半導体集積回路製造技術を用いて単結晶シ
リコンのような１個の半導体基板に形成される。複数の
メモリセルＣＥＬＬがマトリックス状（行列状）に配置
され、メモリアレイを構成する。メモリアレイは、n個
のバンク（ＢＡＮＫ１〜ＢＡＮＫｎ）に分割される。

【００２３】メモリセルＣＥＬＬは、１対のＣＭＯＳイ
ンバータの入力と出力が互いに接続されて構成されるフ
リップ・フロップ（Ｐチャネル型ＭＯＳトランジスタＭ
Ｐ１、ＭＰ２、Ｎチャネル型トランジスタＭＮ１、ＭＮ
２で構成される）と、前記フリップ・フロップのノード
ＮとノードＮＢとをローカルビット線（ＬＢＬ、ＬＢＬ
Ｂ）に選択的に接続するＮチャネル型ＭＯＳトランジス
タＭＮ３、ＭＮ４とで構成される。Ｎチャネル型ＭＯＳ
トランジスタＭＮ３、ＭＮ４のゲートには、ワード線Ｗ
Ｌが接続される。

【００２４】バンク内のビット線である、ローカルビッ
ト線（ＬＢＬ、ＬＢＬＢ）は、バンクに隣接されて形成
されるＹスイッチ（ＹＳＷ１〜ＹＳＷｎ）を介して、バ
ンクを横断するようにローカルビット線（ＬＢＬ、ＬＢ
ＬＢ）と並行に形成されるグローバルビット線（ＲＧＢ
Ｌ、ＲＧＢＬＢ、ＷＧＢＬ、ＷＧＢＬＢ）に接続され
る。グロ−バルビット線は読み出し用ビット線（ＲＧＢ
Ｌ、ＲＧＢＬＢ）と、書き込み用ビット線（ＷＧＢＬ、
ＷＧＢＬＢ）に分けられている。データ読み出し用のグ
ローバルビット線（ＲＧＢＬ、ＲＧＢＬＢ）は、Ｙスイ
ッチ（ＹＳＷ１〜ＹＳＷｎ）のＰチャネル型ＭＯＳトラ
ンジスタＭＰ３、ＭＰ４を介してローカルビット線（Ｌ
ＢＬ、ＬＢＬＢ）と接続され、またセンスアンプ・ラッ
チ回路１０４に接続される。Ｐチャネル型ＭＯＳトラン
ジスタＭＰ３、ＭＰ４のゲートには、信号線ＲＳＷが接
続される。データの読み出し時にはローカルビット線
（ＬＢＬL、ＬＢＬＢ）は、プリチャージ回路１０８で
一度“ＨＩＧＨ”レベルにプリチャージされ、“ＨＩＧ
Ｈ”レベル付近で振幅するだけなので、Ｐチャネル型Ｍ
ＯＳトランジスタのみで、ローカルビット線（ＬＢＬ、
ＬＢＬＢ）の信号をデータ読み出し用のグローバルビッ
ト線（ＲＧＢＬ、ＲＧＢＬＢ）に伝えることができる。

【００２５】センスアンプ・ラッチ回路１０４には、Ｐ
チャネル型ＭＯＳトランジスタＭＰ８、ＭＰ９とＮチャ
ネル型ＭＯＳトランジスタＭＮ７、ＭＮ８からなる差動
型センスアンプと、ナンド回路ＮＡＮＤ１、ＮＡＮＤ２
からなるラッチ回路とから構成される。Ｎチャネル型Ｍ
ＯＳトランジスタＭＮ７、ＭＮ８のゲートには、グロー
バルビット線（ＲＧＢＬ、ＲＧＢＬＢ）が接続される。
Ｐチャネル型ＭＯＳトランジスタＭＰ８、ＭＰ９のゲー
トには、接地電位ＶＳＳが接続される。

【００２６】データ書き込み用のグローバルビット線
（ＷＧＢＬ、ＷＧＢＬＢ）は、Ｙスイッチ（ＹＳＷ１〜
ＹＳＷｎ）のＮチャネル型ＭＯＳトランジスタＭＮ５、
ＭＮ６を介してローカルビット線（ＬＢＬ、ＬＢＬＢ）
と接続され、ライトアンプ回路１０２に接続される。Ｎ
チャネル型ＭＯＳトランジスタＭＮ５、ＭＮ６のゲート
には、信号線ＷＳＷが接続される。データの書き込み時
には、データ書き込み用のグローバルビット線（ＷＧＢ
Ｌ、ＷＧＢＬＢ）の“ＬＯＷ”レベルの信号は、ローカ
ルビット線（ＬＢＬ、ＬＢＬＢ）に正確に伝える必要が
あるが、“ＨＩＧＨ”レベルの信号は多少レベルが下が
って伝わっても問題ないので、Ｎチャネル型ＭＯＳトラ
ンジスタのみで、ローカルビット線（ＬＢＬ、ＬＢＬ
Ｂ）とデータ書き込み用のグローバルビット線（ＷＧＢ
Ｌ、ＷＧＢＬＢ）を接続すればよい。

【００２７】ライトアンプ回路１０２は、インバータ回
路ＩＮＶ１、ＩＮＶ２で構成される。また、デコーダお
よびワードドライバ１０１はいずれか１つのバンクの１
つのワード線を選択する回路である。Ｙスイッチ制御回
路１０６はＹスイッチ（ＹＳＷ１〜ＹＳＷｎ）を制御す
る回路である。プリチャージ回路１０８は、グローバル
ビット線（ＲＧＢＬ、ＲＧＢＬＢ）に接続され、Ｐチャ
ネル型ＭＯＳトランジスタＭＰ５、ＭＰ６、ＭＰ７で構
成される。信号線ＥＱはＰチャネル型ＭＯＳトランジス
タＭＰ５、ＭＰ６、ＭＰ７のゲートに接続される。ま
た、信号線ＩＮから書き込みデータが入力され、信号線
ＯＵＴから読み出しデータが出力される。

【００２８】次に本実施例の回路の動作を説明する。デ
ータの読み出し時には、いずれか１つのバンクのローカ
ルビット線（ＬＢＬ、ＬＢＬＢ）と読み出し用グローバ
ルビット線（ＲＧＢＬ、ＲＧＢＬＢ）をＹスイッチＹＳ
Ｗｉ（ｉは１〜ｎのうちの１つ）を通して接続し、デー
タの書き込み時には、ローカルビット線（ＬＢＬ、ＬＢ
ＬＢ）と書き込み用グローバルビット線（ＷＧＢＬ、Ｗ
ＧＢＬＢ）をＹスイッチＹＳＷｉを通して接続すること
によって行う。

【００２９】センスアンプ・ラッチ回路１０４は図２に
示すようなセンスアンプ・ラッチ回路１０５で置き換え
ることができる。すなわち、差動型のセンスアンプＳＡ
１、ＳＡ２、ＳＡ３を３段直列に接続する構成で高速化
することも可能である。センスアンプＳＡ１は、Ｐチャ
ネル型ＭＯＳトランジスタＭＰ１１、ＭＰ１２とＮチャ
ネル型ＭＯＳトランジスタＭＮ１１、ＭＮ１２、ＭＮ１
３、ＭＮ１４、ＭＮ１５で構成され、グローバルビット
線（ＲＧＢＬ、ＲＧＢＬＢ）がセンスアンプＳＡ１のＮ
チャネルＭＯＳトランジスタＭＮ１１、ＭＮ１２のゲー
トに接続される。センスアンプＳＡ２、ＳＡ３はセンス
アンプＳＡ１と同様な構成である。また、センスアンプ
活性化信号ＳＡ＿ＥＮを、グローバルビット線（ＲＧＢ
Ｌ、ＲＧＢＬＢ）の値を増幅するときのみ“ｏｎ”
（“ＨＩＧＨ”レベル）にすると消費電力を低減でき
る。センスアンプ・ラッチ回路１０５（以下、単に差動
型センスアンプという。）は、センスアンプ・ラッチ回
路１０４（以下、単にラッチ型センスアンプという。）
のようにビット線オフセット電圧マージンを配慮するこ
とが必要ない。すなわち、製造ばらつきによる、ラッチ
型センスアンプを構成するＭＯＳトランジスタのしきい
値電圧のばらつきに起因するビット線オフセット電圧マ
ージンを配慮する必要がない。従って、センスアンプ活
性化信号ＳＡ＿ＥＮのイネーブルタイミングをラッチ型
センスアンプのように配慮する必要がない（タイミング
フリー(timing free)とすることができる）。すなわ
ち、ビット線オフセット電圧マージンを考慮してセンス
アンプ活性化信号ＳＡ＿ＥＮのイネーブルタイミングを
決める必要がない。従って、差動型センスアンプは、ラ
ッチ型センスアンプよりもセンスアンプ活性化信号ＳＡ
＿ＥＮのイネーブルタイミングを早くすることができ
る。すなわち、差動型センスアンプは、ラッチ型センス
アンプよりも遅延を少なくすることができる。

【００３０】図３は、図１のバンクＢＡＮＫ１とＹスイ
ッチＹＳＷ１の部分を抜き出してより詳細に示した図で
ある。データ読み出し用のグローバルビット線（ＲＧＢ
Ｌ、ＲＧＢＬＢ）およびデータの書き込み用のグローバ
ルビット線（ＷＧＢＬ、ＷＧＢＬＢ）をローカルビット
線４対（ＬＢＬ０、ＬＢＬＢ０、ＬＢＬ１、ＬＢＬＢ
１、ＬＢＬ２、ＬＢＬＢ２、ＬＢＬ３、ＬＢＬＢ３）に
対して、それぞれ１対の割合で配線し、ＹスイッチＹＳ
Ｗ１によってローカルビット線４対（ＬＢＬ０、ＬＢＬ
Ｂ０、ＬＢＬ１、ＬＢＬＢ１、ＬＢＬ２、ＬＢＬＢ２、
ＬＢＬ３、ＬＢＬＢ３）のうち１対を選択して、データ
読み出し用のグローバルビット線（ＲＧＢＬ、ＲＧＢＬ
Ｂ）及びデータの書き込み用のグローバルビット線（Ｗ
ＧＢＬ、ＷＧＢＬＢ）に接続することにより、データの
読み出しおよび書き込みを行う。信号線ＲＳＷ０、ＷＳ
Ｗ０、ＲＳＷ１、ＷＳＷ１、ＲＳＷ２、ＷＳＷ２、ＲＳ
Ｗ３、ＷＳＷ３はＹスイッチ制御回路１０６から出力さ
れ、ＹスイッチＹＳＷ１の各ＭＯＳトランジスタのゲー
トに入力される。

【００３１】図４は、データ読み出し用のグローバルビ
ット線（ＲＧＢＬ、ＲＧＢＬＢ）およびデータの書き込
み用のグローバルビット線（ＷＧＢＬ、ＷＧＢＬＢ）が
ローカルビット線４対（ＬＢＬ０、ＬＢＬＢ０、ＬＢＬ
１、ＬＢＬＢ１、ＬＢＬ２、ＬＢＬＢ２、ＬＢＬ３、Ｌ
ＢＬＢ３）に１対の割合で配線された場合のメモリマ
ット部のメタル層のレイアウトを示したものである。ま
た、図５は、図４の線ＡＢの断面図を示したものであ
る。ローカルビット線（ＬＢＬ０、ＬＢＬＢ０、ＬＢＬ
１、ＬＢＬＢ１、ＬＢＬ２、ＬＢＬＢ２、ＬＢＬ３、Ｌ
ＢＬＢ３）は、第２層のメタル（金属配線）を用いて構
成される。ワード線の抵抗を減らすための補強線ＷＬＧ
は、第３層のメタルを用いて構成される。グランド線Ｖ
ＳＳと電源線ＶＤＤは、第３層のメタルを用いて構成さ
れる。読み出し用グローバルビット線（ＲＧＢＬ、ＲＧ
ＢＬＢ）は、第４層のメタルを用いて構成される。書き
込み用グローバルビット線（ＷＧＢＬ、ＷＧＢＬＢ）
は、第４層のメタルを用いて構成される。なお、図示さ
れていないが、第１層のメタルはメモリセル部で使用さ
れている。また、太線で囲まれた領域は１つのメモリセ
ルＣＥＬＬを表している。

【００３２】グローバルビット線（ＲＧＢＬ、ＲＧＢＬ
Ｂ、ＷＧＢＬ、ＷＧＢＬＢ）は、メモリセル１カラム
（例えば、１対のビット線（ＬＢＬ０、ＬＢＬＢ０））
に１本の割合で形成されるため、グローバルビット線
（ＲＧＢＬ、ＲＧＢＬＢ、ＷＧＢＬ、ＷＧＢＬＢ）の線
間容量を低減して動作を高速化することが可能となる。

【００３３】図６に本回路技術を用いて構成した１６Ｋ
Ｂのメモリのレイアウトイメージを示す。領域１４０は
メモリアレイであり、大きく２つに分かれており、それ
ぞれのメモリアレイは８つのバンク（ｂａｎｋ１〜ｂａ
ｎｋ８）に分かれている。領域１４３はＹスイッチＹＳ
Ｗであり、８つのバンク（ｂａｎｋ１〜ｂａｎｋ８）に
それぞれ隣接して配置される。また、領域１４２には、
デコーダおよびワードドライバ１０１およびＹスイッチ
制御回路１０６が配置される。領域１４４には、センス
アンプ・ラッチ回路１０４およびライトアンプ回路１０
２が配置される。領域１４５は、読み出しデータが出力
される信号線ＯＵＴの配線領域であり、領域１４６は、
書き込みデータが入力される信号線ＩＮの配線領域であ
る。領域１４７には、図１で図示しなかったプリデコー
ダおよびその他制御回路が配置される。本メモリの入出
力のデータ幅は３２ビット長で、アドレスは１２ビット
長である。

【００３４】以下にストア時の動作（同一アドレスへの
読み出しと書き込みの連続動作）について説明する。

【００３５】図７に図１の半導体記憶装置のストア時の
動作波形を示す。ストア時には先ず始めにデータ読み出
しを行い、その後データの書き込みを行う。

【００３６】ストア動作を開始する前に、読み出し用グ
ローバルビット線（ＲＧＢＬ、ＲＧＢＬＢ）とローカル
ビット線（ＬＢＬ、ＬＢＬＢ）とは、信号線ＥＱが
“Ｌ”（“ＬＯＷ”レベル）に、Ｙスイッチ（ＹＳＷ
１〜ＹＳＷｎ）の制御信号ＲＳＷが“Ｌ”にされること
によって、プリチャージ回路１０８により“Ｈ”（“Ｈ
ＩＧＨ”レベル）にプリチャージされる。

【００３７】読み出し動作は、まず、信号線ＥＱが
“Ｈ”にされ、プリチャージが中止され、それと同時
に、ワード線ＷＬが“Ｈ”にされ、プリチャージされた
ローカルビット線（ＬＢＬ、ＬＢＬＢ）がメモリセルＣ
ＥＬＬにより放電され電位差が生じさせられる。制御信
号ＲＳＷが“Ｌ”にされているので、Ｙスイッチ（ＹＳ
Ｗ１〜ＹＳＷｎ）のＰチャネル型ＭＯＳトランジスタが
オンにされている。従って、ローカルビット線（ＬＢ
Ｌ、ＬＢＬＢ）と読み出し用グローバルビット線（ＲＧ
ＢＬ、ＲＧＢＬＢ）とが接続され、メモリセルＣＥＬＬ
によって生じたローカルビット線（ＬＢＬ、ＬＢＬＢ）
の電位差が読み出し用グローバルビット線（ＲＧＢＬ、
ＲＧＢＬＢ）に伝えられる。さらにこの電位差がセンス
アンプ・ラッチ回路１０４に伝えられ、センスアンプで
増幅して信号線ＯＵＴにデータが出力される。

【００３８】センスアンプに電位差が伝えられた時点
で、Ｙスイッチ（ＹＳＷ１〜ＹＳＷｎ）の制御信号Ｒ
ＳＷを“Ｌ”から“Ｈ”にして、Ｙスイッチ（ＹＳＷ
１〜ＹＳＷｎ）のＰチャネル型ＭＯＳトランジスタがオ
フにされ、ローカルビット線（ＬＢＬ、ＬＢＬＢ）と読
み出し用グローバルビット線（ＲＧＢＬ、ＲＧＢＬＢ）
とが切り離される。同時に、Ｙスイッチ（ＹＳＷ１〜
ＹＳＷｎ）の制御信号ＷＳＷが“Ｌ”から“Ｈ”にさ
れ、Ｙスイッチ（ＹＳＷ１〜ＹＳＷｎ）のＮチャネル
型ＭＯＳトランジスタがオンにされ、ローカルビット線
（ＬＢＬ、ＬＢＬＢ）と書き込み用グローバルビット線
（ＷＧＢＬ、ＷＧＢＬＢ）とが接続され、書き込み動作
を開始する。書き込み用グローバルビット線（ＷＧＢ
Ｌ、ＷＧＢＬＢ）は、読み出し動作中に予め充放電を終
えているので、書き込み動作が始まってからは、容量の
小さいローカルビット線（ＬＢＬ、ＬＢＬＢ）のみを充
放電すれば、信号がメモリセルＣＥＬＬに伝わり、書き
込みが終了する。

【００３９】書き込み終了後、ワード線ＷＬを“Ｌ”
に、制御信号ＲＳＷを“Ｌ”に、制御信号ＷＳＷを
“Ｌ”に、信号線ＥＱを“Ｌ”にして、次のサイクルの
ために読み出し用グローバルビット線（ＲＧＢＬ、ＲＧ
ＢＬＢ）とローカルビット線（ＬＢＬ、ＬＢＬＢ）とが
プリチャージされる。読み出しと、書き込みと、プリチ
ャージとが１サイクルで実行される。

【００４０】なお、図７ではプリチャージは１サイクル
の最後にするように記載されているが、プリチャージは
読み出しの前に行われるようにすればよい。すなわち、
１サイクルの最初にプリチャージ行うように記載するも
のと同一である。

【００４１】従来技術１のメモリでは、読み出しのため
のビット線と書き込みのためのビット線は同一であるの
で、読み出しのためのビット線の充放電と書き込みのた
めのビット線の充放電を同時に行えず、ストアの高速化
が困難であった。本実施例では、読み出し中に、並行し
て書き込みのためのビット線の充放電を終わらせておけ
るので、同一アドレスへのデータの読み出しと書き込み
を連続して高速に１サイクルで行え、１サイクルストア
が実現できる。

【００４２】また、本実施例では、動作時にビット線に
ついているメモリセルＣＥＬＬは、グローバルビット線
を用いない従来回路に比べて１／ｎしかないので、ビッ
ト線の容量が低減され、充放電が高速化される。この結
果、読み出しおよび書き込み動作が高速化されるという
効果もある。ビット線の容量が低減されことによって、
消費電力も低減できる。

【００４３】さらに、メモリセルＣＥＬＬは、従来技術
１のメモリと同一であり、従来技術２のいわゆるデュア
ルポートメモリのメモリセルよりも小さく形成できるの
で、メモリセル及びメモリアレイ面積を増大させること
なく、同一アドレスへのデータの読み出しと書き込みの
連続動作を高速に行える。

【００４４】＜実施例２＞図８は、実施例１で述べた本
発明に係る半導体記憶装置をキャッシュメモリのデータ
アレイとして用いたダイレクトマップ方式のキャッシュ
メモリのブロック図である。キャッシュメモリ２００
は、半導体集積回路製造技術を用いて単結晶シリコンの
ような１個の半導体基板に形成される。キャッシュデー
タアレイ１１２は、１２ビット長のアドレスバス１１８
および３２ビット長の書き込み用バス１２２および３２
ビット長の読み出し用バス１２１に接続されている。例
えば、図６のメモリ構成を採用すれば、キャッシュデー
タアレイ１１２の容量は１６ＫＢで、１ライン（ミスヒ
ット時の置き換えの単位）は２５６ビットの構成であ
る。キャッシュタグアレイを用いた検索時のキャッシュ
データアレイ１１２へのデータの入出力は３２ビット幅
で行われる。また、ミスヒットの置き換え時のキャッシ
ュデータアレイ１１２へのデータの入出力は６４ビット
幅で行われる。

【００４５】また、リカバリバッファ１１４は、キャッ
シュデータアレイ１１２から読み出したデータを一時保
存するために使われ、例えば３２ビット幅のレジスタで
構成される。セレクタ１２４は、キャッシュデータアレ
イ１１２に書き込み用バス１２２からのデータを書き込
むのか、リカバリバッファ１１４からのデータを書き込
むのかを選択する。セレクタ１２４は、制御信号１２０
によって制御される。

【００４６】キャッシュタグアレイ１１３は、アドレス
バス１１８からタグアドレスを受け取って物理アドレス
１２５を比較器１１５に出力する。比較器１１５はキャ
ッシュタグアレイ１１３から受け取ったアドレス１２５
と図示されていないメモリ管理ユニットのアドレス変換
バッファＴＬＢから受け取ったアドレス１２６を比較
し、一致した場合はヒット信号１１７に“Ｈ”（ヒッ
ト）を出力し、制御回路１１６に送る。一致しない場合
はヒット信号１１７に“Ｌ”（ミスヒット）を出力し、
制御回路１１６に送る。制御回路１１６はセレクタ１２
４を制御信号１２０で制御する。

【００４７】図９に、図８のキャッシュメモリのリー
ド、ライト、ストアおよびストア時ヒット信号がミスヒ
ットだった場合にキャッシュデータアレイ１１２にデー
タを書き戻す動作であるリカバリの動作波形を示す。な
お、本実施例ではキャッシュタグアレイ１１３のアクセ
スとキャッシュデータアレイ１１２のアクセスを並行し
て行うので、リードとロードとは実質的に同一であると
して扱っている。

【００４８】リード時には、キャッシュデータアレイ１
１２は、アドレスバス１１８からアドレスを受け取っ
て、読み出し用バス１２１に読み出したデータを出力す
る。ライト時には、キャッシュデータアレイ１１２は、
アドレスバス１１８からアドレスを、書き込み用バス１
２２から書き込みデータをそれぞれ受け取って、データ
を書き込む。

【００４９】ストア時には、アドレスバス１１８からア
ドレスを、書き込み用バス１２２から書き込みデータを
それぞれ受け取って、リカバリバッファ１１４にメモリ
セルのデータを読み出してからメモリセルにデータを書
き込む。ストアが終了した時点で、ヒット信号１１７も
確定し、書き込みが許可（ヒット）であったか、不許可
（ミスヒット）であったか確定する。ヒット信号１１７
が「ヒット」である場合は、問題なく次の処理を実行で
きるが、ヒット信号が「ミスヒット」であった場合、キ
ャッシュデータアレイ１１２のデータをもとに戻す必要
が生じる。この場合に以下のリカバリ処理をする必要が
ある。

【００５０】リカバリ処理は、アドレスバス１１８から
アドレスを受け、また、リカバリバッファ１１４のデー
タをセレクタ１２４を切り替えることによりキャッシュ
データアレイ１１２に入れ、メモリセルにデータを書き
込む。セレクタ１２４の制御はヒット信号１１７を受け
た制御回路１１６の出力である制御信号１２０によって
行う。通常このヒット信号１１７が「ミスヒット」にな
る可能性は小さいので、リカバリ処理はほとんど行う必
要がない。従って通常は、ストアは１サイクルで終了す
ることになる。「ミスヒット」時には、１ライン（２５
６ビット）のデータの置き換えが必要であり、置き換え
に１０数サイクルかかるが、リカバリ処理は１サイクル
であるのでリカバリ処理の割合は小さい。

【００５１】従来のストアはヒット信号が確定してから
書き込みを行っているので、ストアが終了するまでに２
サイクルかかっていた。しかし、本実施例では、従来方
式に比べて半分のストア処理時間で済むことになる。す
なわち、ストアがロードと同様に１サイクルで実現でき
る。従って、マイクロプロセッサのパイプラインのメモ
リアクセスステージも１サイクルで済み、パイプライン
の流れの乱れもなく高速性能の向上が図れる。

【００５２】なお、本実施例では、ライトの機能をスト
ア機能で置き換えることができるので、制御回路を簡単
にする場合は、ライトをなくすることもできる。

【００５３】＜実施例３＞図１０は、実施例２で述べた
本発明に係わるキャッシュメモリを１次キャッシュに用
いたコンピュータシステムのブロック図である。マイク
ロプロセッサ１３０は、半導体集積回路製造技術を用い
て単結晶シリコンのような１個の半導体基板に形成さ
れ、１次キャッシュ１３２と中央処理装置（ＣＰＵ）１
３４とを内蔵している。また、マイクロプロセッサ１３
０はレジンモールド技術等により樹脂封止される。マイ
クロプロセッサ１３０と２次キャッシュ１３６との間
は、３２ビット幅のデータバス１３８で接続されてい
る。また、１次キャッシュ１３２と中央処理装置１３４
との間は、３２ビット幅の読み出し用バス１４０および
３２ビット幅の書き込み用バス１４２で接続されてい
る。なお、図１０では、データバスのみが記載されてお
り、データ転送に必要なアドレスバスや制御信号の記載
は省略されている。

【００５４】図１１には、１次キャッシュ１３２内のキ
ャッシュデータアレイ１１２のデータの入れ替えに必要
なバッファを含む構成が示される。書き込み用バス１４
２と読み出し用バス１４０とは中央処理装置１３４とバ
スコントローラ１６６に接続され、バスコントローラ１
６６はデータバス１３８と接続される。キャッシュタグ
アレイを用いた検索時のキャッシュデータアレイ１１２
へのデータの入出力は３２ビット幅で行われる。また、
ミスヒットの置き換え時のキャッシュデータアレイ１１
２へのデータの入出力は６４ビット幅で行われる。図６
の２つのメモリアレイ１４０のバンクｂａｎｋｉ（ｉは
１〜８のうちの１つ）のどちらか１つを選択するか、２
つを同時に選択するかによって、データの入出力幅が異
なるようにするものである。バンクを１つ、選択する
場合は、データの入出力は３２ビット幅である。バンク
を２つ選択する場合は、データの入出力は６４ビット幅
である。

【００５５】１次キャッシュと２次キャッシュのデータ
を入れ替える場合、キャッシュデータアレイ１１２のデ
ータをバス１５４を介してラインバッファ１５０に読み
出すと同時に、２次キャッシュ１３６のデータをライト
バッファ１５２及びバス１５６を介してキャッシュデー
タアレイ１１２に書き込むことができる。キャッシュデ
ータアレイ１１２の１ラインが２５６ビットで、バス１
５４、１５６が６４ビット幅であるので、１ラインの読
み出しと書き込みが４サイクルで済む。

【００５６】一方、従来技術のメモリをキャッシュデー
タアレイ１１２に適用した場合では、１ラインの読み出
しと書き込みが８サイクル必要になる。従って、従来技
術に比べて、キャッシュデータアレイの動作時間（サイ
クル数）が半分になる。このため１次キャッシュには別
の動作をさせることが可能となる。また、別の動作をさ
せない場合は、消費電力が低減できる。

【００５７】＜実施例４＞実施例１では、データの読み
出しと書き込みとの連続動作が同一アドレスに対して１
サイクルで実行される例が示された。この連続する読み
出しと書き込みとをそれぞれ別のアドレスに対して実行
することも可能である。この動作については、以下に説
明する実施例４の動作例として説明する。

【００５８】図１２は、本発明に係る半導体記憶装置の
他の実施例を示す回路図である。半導体記憶装置４００
は、バンク（BANKA1〜BANKAn）内にローカルビット線
（ＬＢＬ、ＬＢＬＢ）に接続されるプリチャージ回路１
０９を有していることが、実施例１の半導体記憶装置１
００と異なる点で、その他は同一である。但し、図１２
では、ワード線ＷＬ２で選択されるメモリセルＣＥＬＬ
２も示されている。プリチャージ回路１０９がバンク内
のローカルビット線（ＬＢＬ、ＬＢＬＢ）に接続されて
設けられることによって、実施例１の半導体記憶装置１
００よりもローカルビット線（ＬＢＬ、ＬＢＬＢ）のプ
リチャージを高速にできる。従って、プリチャージ時間
を短くすることが可能となり、１サイクルの時間を短く
することができる。なお、実施例１の半導体記憶装置１
００と同様にセンスアンプ・ラッチ回路１０４は図２に
示されるセンスアンプ・ラッチ回路１０５で置き換えて
もよい。

【００５９】図１３には、半導体記憶装置４００の読み
出しと書き込みの連続動作の波形が示される。はじめに
メモリセルＣＥＬＬ１のデータが読み出した後、連続し
て、メモリセルＣＥＬＬ２へデータが書き込まれる。

【００６０】動作を開始する前に、読み出し用グローバ
ルビット線（ＲＧＢＬ、ＲＧＢＬＢ）とローカルビット
線（ＬＢＬ、ＬＢＬＢ）は、信号線ＥＱ１、ＥＱ２が
“Ｌ”にされることによって、プリチャージ回路１０
８、１０９により“Ｈ”にプリチャージされる。

【００６１】読み出し動作は、まず、信号線ＥＱ１、Ｅ
Ｑ２が“Ｈ”にされ、プリチャージが中止され、それと
同時に、ワード線ＷＬ１が“Ｈ”にされ、プリチャージ
されたローカルビット線（ＬＢＬ、ＬＢＬＢ）がメモリ
セルＣＥＬＬ１により放電され電位差が生じさせられ
る。ワード線ＷＬ１の立ち上がりと同時に、Ｙスイッチ
（ＹＳＷ１〜ＹＳＷｎ）の制御信号ＲＳＷが“Ｈ”から
“Ｌ”にされ、ローカルビット線（ＬＢＬ、ＬＢＬＢ）
と読み出し用グローバルビット線（ＲＧＢＬ、ＲＧＢＬ
Ｂ）とが接続されて、メモリセルＣＥＬＬ１により生じ
たローカルビット線（ＬＢＬ、ＬＢＬＢ）の電位差が読
み出し用グローバルビット線（ＲＧＢＬ、ＲＧＢＬＢ）
に伝えられる。さらにこの電位差がセンスアンプ・ラッ
チ回路１０４に伝えられ、センスアンプで増幅して信号
線ＯＵＴにデータが出力される。

【００６２】センスアンプに電位差が伝えられた時点
で、ワード線ＷＬ１が“Ｈ”から“Ｌ”にされて、メモ
リセルＣＥＬＬ１からのデータ読み出しが中止される。
同時に、Ｙスイッチ（ＹＳＷ１〜ＹＳＷｎ）の制御信号
ＲＳＷが“Ｌ”から“Ｈ”にされて、Ｙスイッチ（ＹＳ
Ｗ１〜ＹＳＷｎ）のＰチャネル型ＭＯＳトランジスタが
オフにされ、ローカルビット線（ＬＢＬ、ＬＢＬＢ）と
読み出し用グローバルビット線（ＲＧＢＬ、ＲＧＢＬ
Ｂ）とが切り離される。その後すぐに今度はワード線Ｗ
Ｌ２が“Ｈ”にされて、メモリセルＣＥＬＬ２にデータ
の書き込みが行われる。ワード線ＷＬ２の立ち上がりと
同時に、Ｙスイッチ（ＹＳＷ１〜ＹＳＷｎ）の制御信号
ＷＳＷが“Ｌ”から“Ｈ”にされて、Ｙスイッチ（ＹＳ
Ｗ１〜ＹＳＷｎ）のＮチャネル型ＭＯＳトランジスタが
オンにされて、ローカルビット線（ＬＢＬ、ＬＢＬＢ）
と書き込み用グローバルビット線（ＷＧＢＬ、ＷＧＢＬ
Ｂ）とが接続され、書き込み動作が開始される。書き込
み用グローバルビット線（ＷＧＢＬ、ＷＧＢＬＢ）は、
読み出し動作中に予め充放電を終えているので、書き込
み動作が始まってからは、容量の小さいローカルビット
線（ＬＢＬ、ＬＢＬＢ）のみが充放電されれば、信号が
メモリセルＣＥＬＬ２に伝えられ、書き込みが高速に終
了される。書き込み終了後は、ワード線ＷＬ２が“Ｈ”
から“Ｌ”にされ、同時に、Ｙスイッチ（ＹＳＷ１〜Ｙ
ＳＷｎ）の制御信号ＷＳＷが“Ｈ”から“Ｌ”にされ
て、Ｙスイッチ（ＹＳＷ１〜ＹＳＷｎ）のＮチャネル型
ＭＯＳトランジスタがオフにされ、ローカルビット線
（ＬＢＬ、ＬＢＬＢ）と書き込み用グローバルビット線
（ＷＧＢＬ、ＷＧＢＬＢ）とが切り離される。その後、
信号線ＥＱ１、ＥＱ２が“Ｌ”にされ、読み出し用グロ
ーバルビット線（ＲＧＢＬ、ＲＧＢＬＢ）とローカルビ
ット線（ＬＢＬ、ＬＢＬＢ）とがプリチャージ回路１０
８、１０９により”Ｈ”にプリチャージされ、１サイク
ルの動作が終了する。

【００６３】本実施例では、読み出しと書き込みを同一
のバンクのメモリセルに対して行なったが、別々のバン
クのメモリセルに対して行うことも可能である。

【００６４】ローカルビット線（ＬＢＬ、ＬＢＬＢ）
は、読み出し・書き込み・プリチャージという動作が１
サイクルで実行され、読み出し用グローバルビット線
（ＲＧＢＬ、ＲＧＢＬＢ）は、読み出し・プリチャージ
という動作が１サイクルで実行され、書き込み用グロー
バルビット線（ＷＧＢＬ、ＷＧＢＬＢ）は、書き込み動
作のみが１サイクルで実行される。つまり、グローバル
ビット線は読み出し用と書き込み用にそれぞれ専用に使
われ、ローカルビット線では読み出し動作と書き込み動
作が連続して実行される。ただし、読み出し動作と書き
込み動作の間にプリチャージ動作をする必要はない。

【００６５】なお、図１３ではプリチャージは１サイク
ルの最後にするように記載されているが、プリチャージ
は読み出しの前に行われるようにすればよい。すなわ
ち、１サイクルの最初にプリチャージ行うように記載す
るものと同一である。

【００６６】これは、バンク内をシングルポートとして
利用し、メモリマクロ全体では、２ポートとして利用し
ている。つまり、バンクを２ポートメモリセルのように
利用していることになる。半導体記憶装置４００は、あ
るアドレスのデータ読み出しと別のアドレスへのデータ
書き込みとを同一サイクルで実行できる２ポートメモリ
となる。容量の大きいグローバルビット線は２ポートと
して使用し、容量の小さいローカルビット線はパイプラ
イン的（直列動作的）に１ポートとして使用するように
される。

【００６７】＜実施例５＞実施例４では、２組のグロー
バルビット線を読み出し用と書き込み用にそれぞれ用い
ることにより１サイクルで読み出しと書き込みを連続し
て実行した。これに対して、２組のグローバルビット線
を読み出し時にグローバルビット線を２組用いることに
より、１サイクルで２つの異なるアドレスのデータを読
み出すことができる２ポートメモリを実現できる。言い
換えれば、１つのデータの読み出しを従来の半分のサイ
クルで実行できる。この動作については、以下に説明す
る実施例５の動作例として説明する。

【００６８】図１４は、本発明に係る半導体記憶装置の
他の実施例を示す回路図である。半導体記憶装置５００
は、バンク（BANKB1〜BANKBn）内にローカルビット線
（ＬＢＬ、ＬＢＬＢ）に接続される負荷トランジスタを
ＭＰ５５、ＭＰ５６有していること、Ｙスイッチ（Ｙ
ＳＷ１〜ＹＳＷｎ）がＰチャネル型ＭＯＳトランジスタ
のみで構成されること、及び２対のグローバルビット線
（ＲＧＢＬ１、ＲＧＢＬＢ１、ＲＧＢＬ２、ＲＧＢＬＢ
２）のそれぞれに読み出し回路（センスアンプ・ラッチ
回路１０４）及び書き込み回路（ライトアンプ回路１０
２）が接続されることが、実施例１の半導体記憶装置１
００と異なる点で、その他は同一である。なお、実施例
１の半導体記憶装置１００と同様にセンスアンプ・ラッ
チ回路１０４は図２に示されるセンスアンプ・ラッチ回
路１０５で置き換えてもよい。

【００６９】メモリセルＣＥＬＬ１、ＣＥＬＬ２は、そ
れぞれワード線ＷＬ１、ＷＬ２に接続される。バンク内
のビット線であるローカルビット線（ＬＢＬ、ＬＢＬ
Ｂ）は、バンクに隣接されて形成されるＹスイッチ（Ｙ
ＳＷ１〜ＹＳＷｎ）を介して、バンクを横断するように
ローカルビット線（ＬＢＬ、ＬＢＬＢ）と並行に形成さ
れるグローバルビット線（ＲＧＢＬ１、ＲＧＢＬＢ１、
ＲＧＢＬ２、ＲＧＢＬＢ２）に接続される。ローカルビ
ット線（ＬＢＬ、ＬＢＬＢ）は、負荷用Ｐチャネル型Ｍ
ＯＳトランジスタＭＰ５５、ＭＰ５６に接続される。Ｐ
チャネル型ＭＯＳトランジスタＭＰ５５、ＭＰ５６のゲ
ートは接地電位に接続される。グロ−バルビット線は第
１のグローバルビット線（ＲＧＢＬ１、ＲＧＢＬＢ１）
と、第２のグローバルビット線（ＲＧＢＬ２、ＲＧＢＬ
Ｂ２）に分けられている。第１のグローバルビット線
（ＲＧＢＬ１、ＲＧＢＬＢ１）は、Ｙスイッチ（ＹＳＷ
１〜ＹＳＷｎ）のＰチャネル型ＭＯＳトランジスタＭＰ
５１、ＭＰ５３を介してローカルビット線（ＬＢＬ、Ｌ
ＢＬＢ）と接続され、またセンスアンプ・ラッチ回路１
０４に接続される。第２のグローバルビット線（ＲＧＢ
Ｌ２、ＲＧＢＬＢ２）は、Ｙスイッチ（ＹＳＷ１〜ＹＳ
Ｗｎ）のＰチャネル型ＭＯＳトランジスタＭＰ５２、Ｍ
Ｐ５４を介してローカルビット線（ＬＢＬ、ＬＢＬＢ）
と接続され、またセンスアンプ・ラッチ回路１０４に接
続される。Ｐチャネル型ＭＯＳトランジスタＭＰ５１、
ＭＰ５３のゲートには、信号線ＲＳＷ１が接続され、Ｐ
チャネル型ＭＯＳトランジスタＭＰ５２、ＭＰ５４のゲ
ートには、信号線ＲＳＷ２が接続される。

【００７０】デコーダおよびワードドライバ１０１はい
ずれか１つのバンクの１つのワード線を選択する回路で
ある。Ｙスイッチ制御回路１０６はＹスイッチ（ＹＳＷ
１〜ＹＳＷｎ）を制御する回路である。第１のグローバ
ルビット線（ＲＧＢＬ１、ＲＧＢＬＢ１）及び第２のグ
ローバルビット線（ＲＧＢＬ２、ＲＧＢＬＢ２）にはプ
リチャージ回路１０８がそれぞれ接続される。信号線Ｅ
Ｑ３及び信号線ＥＱ４は、プリチャージ回路１０８の制
御をそれぞれ行う。信号線ＯＵＴ１からは第１のグロー
バルビット線（ＲＧＢＬ１、ＲＧＢＬＢ１）から読み出
されたデータが出力され、信号線ＯＵＴ２からは第２の
グローバルビット線（ＲＧＢＬ２、ＲＧＢＬＢ２）から
読み出されたデータが出力される。第１のグローバルビ
ット線（ＲＧＢＬ１、ＲＧＢＬＢ１）及び第２のグロー
バルビット線（ＲＧＢＬ２、ＲＧＢＬＢ２）にはそれぞ
れライトアンプ回路１０２が接続される。

【００７１】次に本実施例の回路において、始めにメモ
リセルＣＥＬＬ１のデータを読み出し、連続してメモリ
セルＣＥＬＬ２のデータを読み出す場合の動作を説明す
る。

【００７２】動作を開始する前に、グローバルビット線
（ＲＧＢＬ１、ＲＧＢＬ１、ＲＧＢＬ２、ＲＧＢＬＢ
２）は、信号線ＥＱ３、ＥＱ４を“Ｌ”にして、プリチ
ャージ回路１０８により“Ｈ”にプリチャージするよう
にされる。

【００７３】次に信号線ＥＱ３が“Ｈ”にされ、第１の
グローバルビット線（ＲＧＢＬ１、ＲＧＢＬＢ１）のプ
リチャージが中止される。それと同時に、ワード線ＷＬ
１が“Ｈ”にされ、ローカルビット線（ＬＢＬ、ＬＢＬ
Ｂ）がメモリセルＣＥＬＬ１により放電され電位差が生
じさせられる。ワード線ＷＬ１の立ち上がりと同時に、
Ｙスイッチ（ＹＳＷ１〜ＹＳＷｎ）の制御信号ＲＳＷ１
が“Ｈ”から“Ｌ”にされ、ローカルビット線（ＬＢ
Ｌ、ＬＢＬＢ）と第１のグローバルビット線（ＲＧＢＬ
１、ＲＧＢＬＢ１）が接続されて、メモリセルＣＥＬＬ
１により生じたローカルビット線（ＬＢＬ、ＬＢＬＢ）
の電位差が第１のグローバルビット線（ＲＧＢＬ１、Ｒ
ＧＢＬＢ１）に伝えられる。さらにこの電位差がセンス
アンプ・ラッチ回路１０４に伝えられ、センスアンプで
増幅して信号線ＯＵＴ１にデータが出力される。

【００７４】センスアンプに電位差が伝えられた時点
で、ワード線ＷＬ１が“Ｈ”から“Ｌ”にされ、メモリ
セルＣＥＬＬ１からのデータ読み出しが中止される。同
時に、Ｙスイッチ（ＹＳＷ１〜ＹＳＷｎ）の制御信号Ｒ
ＳＷ１が“Ｌ”から“Ｈ”にされ、Ｙスイッチ（ＹＳＷ
１〜ＹＳＷｎ）のＰチャネル型ＭＯＳトランジスタがオ
フされ、ローカルビット線（ＬＢＬ、ＬＢＬＢ）と第１
のグローバルビット線（ＲＧＢＬ１、ＲＧＢＬＢ１）と
が切り離される。また同時に、信号線ＥＱ３が“Ｈ”か
ら“Ｌ”にしされ、第１のグローバルビット線（ＲＧＢ
Ｌ１、ＲＧＢＬ１）がプリチャージ回路１０８により
“Ｈ”にプリチャージされる。その後すぐに信号線ＥＱ
２が“Ｈ”にされ、第２のグローバルビット線（ＲＧＢ
Ｌ２、ＲＧＢＬ２）のプリチャージが中止される。、そ
れと同時に、ワード線ＷＬ２が“Ｈ”にされ、ローカル
ビット線（ＬＢＬ、ＬＢＬＢ）がメモリセルＣＥＬＬ２
により放電され電位差が生じさせられる。ワード線ＷＬ
２の立ち上がりと同時に、Ｙスイッチ（ＹＳＷ１〜ＹＳ
Ｗｎ）の制御信号ＲＳＷ２が“Ｈ”から“Ｌ”にされ、
ローカルビット線（ＬＢＬ、ＬＢＬＢ）と第２のグロー
バルビット線（ＲＧＢＬ２、ＲＧＢＬＢ２）が接続され
て、メモリセルＣＥＬＬ２により生じたローカルビット
線（ＬＢＬ、ＬＢＬＢ）の電位差が第２のグローバルビ
ット線（ＲＧＢＬ２、ＲＧＢＬＢ２）に伝えられる。さ
らにこの電位差がセンスアンプ・ラッチ回路１０４に伝
えられ、センスアンプで増幅して信号線ＯＵＴ２にデー
タが出力される。

【００７５】センスアンプに電位差が伝えられた時点
で、ワード線ＷＬ２が“Ｈ”から“Ｌ”にされ、メモリ
セルＣＥＬＬ２からのデータ読み出しが中止される。同
時に、Ｙスイッチ（ＹＳＷ１〜ＹＳＷｎ）の制御信号Ｒ
ＳＷ２が“Ｌ”から“Ｈ”にされ、Ｙスイッチ（ＹＳＷ
１〜ＹＳＷｎ）のＰチャネル型ＭＯＳトランジスタがオ
フにされ、ローカルビット線（ＬＢＬ、ＬＢＬＢ）と第
２のグローバルビット線（ＲＧＢＬ２、ＲＧＢＬＢ２）
が切り離される。また同時に、信号線ＥＱ３が“Ｈ”か
ら“Ｌ”にされ、第１のグローバルビット線（ＲＧＢＬ
１、ＲＧＢＬ１）がプリチャージ回路１０８により
“Ｈ”にプリチャージされる。以上により２つの異なる
アドレスのデータを１サイクルで読み出すことができ
る。

【００７６】なお、図１５ではプリチャージは１サイク
ルの最後にするように記載されているが、プリチャージ
は読み出しの前に行われるようにすればよい。すなわ
ち、１サイクルの最初にプリチャージ行うように記載す
るものと同一である。

【００７７】本実施例では、容量の大きいグローバルビ
ット線は読み出し・プリチャージという動作を１サイク
ルで行い、容量の小さいローカルビット線は、１サイク
ルで２回の読み出し動作を行う。つまり、ローカルビッ
ト線での１回の読み出しは、半分のサイクルで行い、プ
リチャージは行わない。ローカルビット線をプリチャー
ジする必要がないのは、容量の大きいグローバルビット
線がプリチャージされており、ローカルビット線には、
常にオン状態である負荷用Ｐチャネル型ＭＯＳトランジ
スタが接続されているので、ローカルビット線が電源電
圧付近の電位に保たれている為である。このようにバン
クを２ポートメモリセルのように使うことによって、高
速に読み出し動作を連続して実行することが可能とな
る。

【００７８】＜実施例６＞図１６には、実施例２のキャ
ッシュデータアレイ１１２とリカバリバッファ１１４と
で構成される半導体記憶装置６００が示される。半導体
記憶装置６００は、８つのメモリバンク（ＢＡＮＫ０〜
ＢＡＮＫ７）と、８つのＹスイッチ回路（ＹＳＷ０〜Ｙ
ＳＷ７）と、Ｙスイッチデコード回路ＹＳＷＤと、ワー
ドドライバＷＤと、ワードデコーダＷＤＥＣと、プリデ
コーダＰＤＥＣと、センスアンプ・ラッチ回路ＳＡＬ
と、ライトアンプＷＡと、リカバリバッファＲＢとで構
成される。なお、半導体記憶装置６００のメモリバンク
（ＢＡＮＫ０〜ＢＡＮＫ７）とＹスイッチ回路（ＹＳＷ
０〜ＹＳＷ７）は、実施例１の半導体記憶装置１００の
メモリバンク（ＢＡＮＫｎ）とＹスイッチ回路（ＹＳＷ
ｎ）の回路構成及びレイアウトと同一である。

【００７９】メモリセルアレイは８つのバンク（ＢＡＮ
Ｋ０〜ＢＡＮＫ７）に分割され、各バンクは６４本のワ
ード線×２５６ビットのカラムを有している。メモリセ
ルアレイは６トランジスタのシングルポートＳＲＡＭセ
ルで構成される。バンク内のローカルビット線対（Ｂ
Ｌ、／ＢＬ）はＮチャネル型ＭＯＳトランジスタのＹス
イッチＹＳＷを介して書き込み用グローバルビット線対
（ＢＧＷ、／ＢＧＷ）に接続される。ローカルビット線
対（ＢＬ、／ＢＬ）はＰチャネル型ＭＯＳトランジスタ
のＹスイッチＹＳＷを介して読み出し用グローバルビッ
ト線対（ＢＧＲ、／ＢＧＲ）に接続される。

【００８０】読み出し動作中、選択されたメモリセルの
信号が読み出し用グローバルビット線対（ＢＧＲ、／Ｂ
ＧＲ）に伝達されるように、選択信号ＹＲのうちの１つ
が“Ｌ”になりＰチャネル型ＭＯＳトランジスタがオン
にされる。読み出し用グローバルビット線対（ＢＧＲ、
／ＢＧＲ）に伝達された信号はセンスアンプ・ラッチ回
路ＳＡＬで検出・増幅され、リードバスＲＢＵＳに出力
される。リードバスＲＢＵＳは３２ビット幅である。な
お、センスアンプ・ラッチ回路ＳＡＬは図２に示される
差動型センスアンプ（センスアンプ・ラッチ回路１０
５）を使用している。

【００８１】書き込み動作中、ライトバスＷＢＵＳから
ライトアンプＷＡを介して入力されるデータが書き込み
用グローバルビット線対（ＢＧＷ、／ＢＧＷ）に伝達さ
れるように、選択信号ＹＷのうちの１つが“Ｈ”になり
Ｎチャネル型ＭＯＳトランジスタがオンにされる。ライ
トバスＷＢＵＳも３２ビット幅である。

【００８２】アドレスバスＡＢＵＳからアドレスがクロ
ックＣＬＫに同期してプリデコーダＰＤＥＣに入力さ
れ、デコードされる。さらに、プリデコーダＰＤＥＣの
出力がワードデコーダＷＤＥＣに入力され、デコードさ
れる。ワードデコーダＷＤＥＣの出力がワードドライバ
ＷＤに入力されて、ワード線ＷＬが選択される。

【００８３】図１７には、半導体記憶装置６００のビッ
ト線容量が示される。半導体記憶装置６００のビット線
容量は、グローバルビット線を用いない同一記憶容量の
従来技術のメモリ（以下、実施例６内の説明で単に従来
技術のメモリという。）と比べて約４５％削減すること
ができる。ビット線（ローカルビット線）に接続される
メモリセルの容量はMemory Cellと表記している。
（）内の数字はメモリセルの数を表している。半導体
記憶装置６００は８つのバンクに分割しているため、メ
モリセルの数は従来技術のメモリと比べて１／８にな
る。ビット線（ローカルビット線）自身の容量はBLと表
記されている。（）内のM2は第２層のメタルを表して
いる。すなわち、ビット線が第２層目のメタルを使用し
ていることを示している。グローバルビット線自身の容
量はBGと表記されている。（）内のM4は第４層のメタ
ルを表している。すなわち、グローバルビット線が第４
層目のメタルを使用していることを示している。ローカ
ルビット線とグローバルビット線とを接続するＹスイッ
チ回路の容量はYSWと表記されている。グローバルビッ
ト線は第４層目（最上層）のメタルを使用するため、グ
ローバルビット線の単位長さ当たりの容量（０．１１ｆ
Ｆ／μｍ）はローカルビット線の単位長さ当たりの容量
（０．１９ｆＦ／μｍ）よりも小さくなる。従って、半
導体記憶装置６００のグローバルビット線の長さは、従
来技術のメモリのビット線の長さと同程度であるが、半
導体記憶装置６００のグローバルビット線の容量は従来
技術のメモリのビット線の容量よりも小さくなってい
る。

【００８４】図１８には、半導体記憶装置６００のシミ
ュレーション波形が示される。動作電源電圧は２．５Ｖ
で、動作周囲温度は７５℃の条件でのシミュレーション
結果である。メモリセルから読み出された信号が読み出
し用グローバルビット線対（ＢＧＲ、／ＢＧＲ）に伝達
される間に、ライトアンプＷＡは書き込み用グローバル
ビット線対（ＢＧＷ、／ＢＧＷ）を駆動することができ
る。読み出し動作の後、ＹスイッチＹＳＷのＮチャネル
型ＭＯＳトランジスタをオンにし、ローカルビット線対
（ＢＬ、／ＢＬ）に関しての読み出し動作と書き込み動
作との間にプリチャージをすることなく、書き込みデー
タをローカルビット線対（ＢＬ、／ＢＬ）にすぐに伝達
することができる。書き込みデータがメモリセルに書き
込まれている間に読み出し用グローバルビット線対（Ｂ
ＧＲ、／ＢＧＲ）のプリチャージが行うことができる。
書き込み用グローバルビット線対（ＢＧＷ、／ＢＧＷ）
のプリチャージは全く必要ない。すなわち、ローカルビ
ット線対（ＢＬ、／ＢＬ）では、読み出し（Read）、書
き込み（Write）、プリチャージ（Precharge）の順番で
行われる。読み出し用グローバルビット線対（ＢＧＲ、
／ＢＧＲ）では、読み出し（Read）、プリチャージ（Pr
echarge）の順番で行われる。書き込み用グローバルビ
ット線対（ＢＧＷ、／ＢＧＷ）では、書き込み（Writ
e）のみが行われる。従って、読み出し用グローバルビ
ット線対（ＢＧＲ、／ＢＧＲ）での読み出し（Read）と
書き込み用グローバルビット線対（ＢＧＷ、／ＢＧＷ）
での書き込み（Write）が並行に行われている。

【００８５】図１８に示されるシミュレーション結果に
よると、半導体記憶装置６００は、読み出しと書き込み
との２つの動作が３．５ｎｓで実現できるようにされ
る。すなわち、半導体記憶装置６００は、動作周波数２
８５ＭＨｚの１サイクルで読み出しと書き込みとの動作
が実行される。

【００８６】図１９には、半導体記憶装置６００と従来
技術のメモリとのサイクルタイムの比較が示される。半
導体記憶装置６００のサイクルタイムは従来技術のメモ
リよりも４８％短くなる。従来技術のメモリは、読み出
し用グローバルビット線対も書き込み用グローバルビッ
ト線対も有さない。従って、読み出しと書き込みの両方
を行うためには、２倍のサイクルタイムが必要になる。
半導体記憶装置６００においては、容量の小さいローカ
ルビット線（ＢＬ、／ＢＬ）をパイプライン的（図１９
では、Pipelinedと表記されている。）に使用するよう
にされ、容量の大きい２つのグローバルビット線（ＢＧ
Ｒ、／ＢＧＲ；ＢＧＷ、／ＢＧＷ）を２ポート（図１９
では、2-port と表記されている。）として使用するよ
うにされる。図１９の（）内の数字はビット線の負荷
容量を示している。

【００８７】なお、読み出しはRead又はRと、書き込み
はWrite又はWと、プリチャージはPrecharge又はPcと表
記されている。ビット線又はローカルビット線はＢL
と、読み出し用グローバルビット線はＢGRと、書き込み
用グローバルビット線はＢGWと表記されている。

【００８８】図２０には、センスアンプ・ラッチ回路Ｓ
ＡＬの回路構成とシミュレーション波形が示される。動
作電源電圧は２．５Ｖで、動作周囲温度は７５℃の条件
でのシミュレーション結果である。ワード線ＷＬが立ち
上がってからリードバスＲＢＵＳ（Read Bus）にデータ
が読み出されるまでの時間は、１．３ｎｓである。読み
出し用グローバルビット線はＢGRと、１段目のセンスア
ンプＳＡ１の出力線はＳＯ１と、２段目のセンスアンプ
ＳＡ２の出力線はＳＯ２と、３段目のセンスアンプＳＡ
３の出力線はＳＯ３と表記されている。なお、センスア
ンプ活性化信号ＳＡ＿ＥＮは読み出し用グローバルビッ
ト線（ＢＧＲ、／ＢＧＲ）に電位差が生じる前に活性化
（Hレベル）にされている。すなわち、タイミングフリ
ーのセンスアンプであることを示している。

【００８９】図２１には、半導体記憶装置６００の試作
品の写真のコピーが示される。ワードデコーダＷＤＥ
Ｃ、ワードドライバＷＤ及びＹスイッチデコー回路ＹＳ
Ｗは、Decoder / Word Driverと表示されている領域に
配置されている。センスアンプ・ラッチ回路ＳＡＬ、ラ
イトアンプＷＡ及びリカバリバッファＲＢは、Read / W
rite amplifier / RBと表示されている領域に配置され
ている。リードバスＲＢＵＳの配線は、Read Busと表示
されている領域に配置されている。ライトバスＷＢＵＳ
の配線は、Write Busと表示されている領域に配置され
ている。プリデデコーダＰＤＥＣとその他必要な回路
は、Peripheralと表示されている領域に配置されてい
る。

【００９０】半導体記憶装置６００は、０．３５μｍ、
４層金属配線、ＣＭＯＳ技術で製造されている。Ｎチ
ャネル型ＭＯＳトランジスタ及びＰチャネル型ＭＯＳト
ランジスタのゲート長は、０．４μｍである。金属配線
のピッチは、１．４μｍである。半導体記憶装置６００
の大きさは、１．５ｍｍ×３．５６ｍｍである。

【００９１】図２２には、半導体記憶装置６００の実測
の動作波形が示される。２８５ＭＨｚのクロック（Cloc
k）と、ワード線ＷＬ（Word Line）と、ライトバスＷＢ
ＵＳ（Write Bus）と、リードバスＲＢＵＳ（Read Bu
s）の波形が示されている。横軸は時間で、縦軸は出力
電圧が示されている。１サイクルは３．５ｎｓで、アク
セスタイムは２ｎｓである。従って、読み出しと書き込
み動作は動作周波数２８５ＭＨｚの１サイクルで実行さ
れている。また、半導体記憶装置６００の特長は、以
下の通りである。

【００９２】（１）記憶容量：４Ｋ×３２ビット（１６
Ｋバイト）（２）読み出しポート：１つ（３）書き込みポート：１つ（４）供給電源電圧：２．５Ｖ（５）サイクルタイム：３．５ｎｓ（６）クロックアクセスタイム：２．０ｎｓ（７）消費電力：１３０ｍＷ（動作クロック周波数が２
００ＭＨｚのとき）（８）メモリセルサイズ：４．２×５．１６μｍ（６ト
ランジスタ）（９）チップサイズ：１．５×３．５６ｍｍ（１０）プロセス：４層金属配線、０．３５μｍＣＭＯ
Ｓ（１１）金属配線ピッチ：１．４μｍ（１２）バンド幅：２．３Ｇバイト／ｓ以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが、本発明はそれに限定されるもので
はなく、その要旨を逸脱しない範囲において種々変更可
能であることはいうまでもない。例えば、図１の半導体
記憶装置のメモリセルはいわゆるスタティク型である
が、いわゆる１つのＭＯＳトランジスタと１つの容量か
らなるダイナミック型のものであってもよい。図８のキ
ャッシュメモリはダイレクトマップ方式であるが、セッ
トアソシアティブ方式或いはフルアソシアティブ方式で
あってもよい。キャッシュデータアレイ１１２の１ライ
ンは２５６ビットであるが、１ラインは１２８ビット、
５１２ビット等の入出力のデータ幅の整数倍であればよ
い。また、キャッシュデータアレイ１１２の入出力のデ
ータ幅は３２ビット又は６４ビットであるが、１２８ビ
ットであってもよい。図１０のマイクロプロセッサ１３
０は、２次キャッシュを内蔵してもよい。また、２次キ
ャッシュに図２のキャッシュメモリを用いてもよい。図
１０のコンピュータシステムは２次キャッシュがないシ
ステムであってもよい。すなわち、２次キャッシュの代
わりに主記憶装置であってもよい。

【００９３】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００９４】すなわち、読み出しと書き込みのためのビ
ット線の充放電とを並行して行うことができるため、読
み出しと書き込みの連続動作を高速化でき、１サイクル
で終えることが可能となる。。

【図面の簡単な説明】

【図１】実施例１に係る半導体記憶装置の回路図。

【図２】センスアンプ・ラッチ回路の他の実施例の回路
図。

【図３】グローバルビット線をローカルビット線４対に
対して１対形成した場合の回路図。

【図４】実施例１に係る半導体記憶装置のメモリマット
部のレイアウト図。

【図５】実施例１の半導体記憶装置のメモリマット部の
断面図。

【図６】実施例１の半導体記憶装置を用いた１６ＫＢの
メモリのレイアウトイメージ図。

【図７】実施例１の半導体記憶装置の半導体記憶装置の
ストア時の動作波形図。

【図８】実施例１に係る半導体記憶装置を用いたキャッ
シュメモリ（実施例２）のブロック図。

【図９】実施例２のキャッシュメモリの動作波形図。

【図１０】実施例２に係わるキャッシュメモリを用いた
コンピュータシステム（実施例３）のブロック図。

【図１１】実施例３の１次キャッシュの書き換えパスの
要部ブロック図。

【図１２】実施例４に係る半導体記憶装置の回路図。

【図１３】実施例４の半導体記憶装置の動作波形図。

【図１４】実施例５に係る半導体記憶装置の回路図。

【図１５】実施例５の半導体記憶装置の動作波形図。

【図１６】実施例６に係る半導体記憶装置の回路図。

【図１７】実施例６に係る半導体記憶装置のビット線容
量。

【図１８】実施例６に係る半導体記憶装置のシミュレー
ション動作波形図。

【図１９】実施例６に係る半導体記憶装置と従来技術の
メモリとのサイクルタイムの比較。

【図２０】実施例６に係る半導体記憶装置のセンスアン
プ・ラッチ回路の回路構成とシミュレーション波形。

【図２１】実施例６に係る半導体記憶装置の試作品の写
真のコピー。

【図２２】実施例６に係る半導体記憶装置の試作品の動
作波形図。

【符号の説明】

１０１……デコーダおよびワードドライバ１０２……ライトアンプ回路１０４、１５３、１５４……センスアンプ・ラッチ回路１０６……Yスイッチ制御回路１０８、１０９、１５１、１５２……プリチャージ回路１１２……キャッシュデータアレイ１１３……キャッシュタグアレイ１１４……リカバリバッファ１１５……比較器１１６……制御回路１１７……ヒット信号１１８……アドレスバス１２０……セレクタ制御信号１２１、１４０……読み出し用バス１２２、１４２……書き込み用バス１２４……セレクタ１２５、１２６……物理アドレス１３０……マイクロプロセッサ１３２……１次キャッシュ１３４……ＣＰＵ１３６……２次キャッシュ１３８……データバス１４０……メモリアレイ１４２……デコーダおよびワードドライバおよびYスイ
ッチ制御回路１４３……Ｙスイッチ１４４……センスアンプ・ラッチ回路およびライトアン
プ回路１４５……信号線OUTの配線１４６……信号線INの配線１４７……プリデコーダおよび制御回路ＬＢＬ、ＬＢＬＢ……ローカルビット線ＷＧＢＬ、ＷＧＢＬＢ……書き込み用グローバルビット
線ＲＧＢＬ、ＲＧＢＬＢ……読み出し用グローバルビット
線ＭＮ……Ｎチャネル型ＭＯＳトランジスタＭＰ……Ｐチャネル型ＭＯＳトランジスタＩＮＶ……インバータ回路ＮＡＮＤ……ナンド回路ＣＥＬＬ……メモリセルＷＬ……ワード線Ｎ、ＮＢ……メモリセル記憶ノードＥＱ……プリチャージ回路制御信号ＲＳＷ……ＹＳＷのＰ型ＭＯＳトランジスタを制御する
信号ＷＳＷ……ＹＳＷのＮ型ＭＯＳトランジスタを制御する
信号ＢＡＮＫ１、ＢＡＮＫｎ ……バンクＹＳＷ１、ＹＳＷｎ……YスイッチＳＡ、ＳＡ１、ＳＡ２、ＳＡ３……センスアンプＳＡ＿ＥＮ……センスアンプ活性化信号ＷＬＧ……ワード線の補強線ＶＳＳ……グランド線ＶＤＤ……電源線。

Claims

【特許請求の範囲】

【請求項１】複数のワード線と、複数のビット線と、前
記複数のワード線と複数のビット線との交点に配置され
る複数のメモリセルを有するメモリアレイと、センスアンプに接続される第１のグローバルビット線
と、ライトアンプに接続される第２のグローバルビット線
と、前記複数のビット線対を前記第１及び第２のグローバル
ビット線に選択的に接続する選択回路とを具備してな
り、前記第１及び第２のグローバルビット線は前記メモリア
レイ上に配置され、前記メモリアレイからデータを読み出す場合は、前記複
数のビット線は前記第１のグローバルビット線に電気的
に接続され、前記センスアンプを介してデータが出力さ
れ、前記メモリアレイにデータを書き込む場合は、前記ライ
トアンプを介してデータが前記第２のグローバルビット
線に入力され、前記複数のビット線は前記第２のグロー
バルビット線に電気的に接続されることを特徴とする半
導体記憶装置。
【請求項２】複数のワード線と、複数のビット線と、前
記複数のワード線と複数のビット線との交点に配置され
る複数のメモリセルを有するメモリアレイと、前記メモリアレイ上に前記複数のビット線と並行に配置
される第１及び第２のグローバルビット線と、前記複数のビット線を前記第１及び第２のグローバルビ
ット線に選択的に接続する選択回路とを具備してなり、前記選択回路は、前記メモリアレイからデータを読み出
す場合は、前記複数のビット線を前記第１のグローバル
ビット線に電気的に接続し、前記メモリアレイにデータ
を書き込む場合には、前記複数のビット線を前記第２の
グローバルビット線に電気的に接続することを特徴とす
る半導体記憶装置。
【請求項３】第１の複数のワード線と、第１の複数のビ
ット線と、前記第１の複数のワード線と第１の複数のビ
ット線との交点に配置される複数のメモリセルとを有す
る第１のメモリアレイと、第２の複数のワード線と、第２の複数のビット線と、前
記第２の複数のワード線と第２の複数のビット線との交
点に配置される複数のメモリセルとを有する第２のメモ
リアレイと、前記第１及び第２のメモリアレイ上に前記第１及び第２
の複数のビット線と並行に配置される第１及び第２のグ
ローバルビット線と、前記第１の複数のビット線を前記第１及び第２のグロー
バルビット線に選択的に接続する第１の選択回路と、前記第２の複数のビット線を前記第１及び第２のグロー
バルビット線に選択的に接続する第２の選択回路とを具
備してなり、前記第１又は第２の選択回路は、前記メモリセルからデ
ータを読み出す場合は、前記第１又は第２の複数のビッ
ト線を前記第１のグローバルビット線に電気的に接続
し、前記メモリセルにデータを書き込む場合は、前記第
１又は第２の複数のビット線を前記第２のグローバルビ
ット線に電気的に接続することを特徴とする半導体記憶
装置。
【請求項４】請求項１から３に記載のうちの１つの半導
体記憶装置において、前記第１のグローバルビット線上
の前記データの読み出しサイクルと前記第２のグローバ
ルビット線上の前記書き込みサイクルとが並行して行う
ことができるようにされる。
【請求項５】アレー状に配列されたメモリセルとローカ
ルビット線とを有する複数のメモリマットと、前記複数のメモリマットを横断されるように形成される
１対の第１のグローバルビット線および１対の第２のグ
ローバルビット線と、前記メモリマットに隣接されて形成され、前記ローカル
ビット線を前記１対の第１のグローバルビット線及び１
対の第２のグローバルビット線に選択的に接続する選択
回路とを具備してなり、データの読み出し時には、前記ローカルビット線と前記
第１のグローバルビット線とを電気的に接続し、データ
の書き込み時には、前記ローカルビット線と前記第２の
グローバルビット線とを電気的に接続するようにされ、
前記第１のグローバルビット線上の前記データの読み出
しサイクルと前記第２のグローバルビット線上の前記書
き込みサイクルとが並行して行うことができるようにさ
れることを特徴とする半導体装置。
【請求項６】請求項５に記載される半導体装置におい
て、同一アドレスへのデータの読み出しと書き込みを１
サイクルで行う。
【請求項７】前記第１のグローバルビット線対及び第２
のグローバルビット線対が前記ローカルビット線対４対
に対してそれぞれ１対形成されることを特徴とする請求
項５に記載の半導体装置。
【請求項８】前記ローカルビット線と、前記第１及び第
２のグローバルビット線とはそれぞれ別の金属の層を用
いて形成されることを特徴とする請求項５に記載の半導
体装置。
【請求項９】請求項５に記載される半導体装置は、さら
に、前記第１のグローバルビット線に接続されるセンス
アンプと、前記センスアンプの出力が接続されるリカバ
リバッファとを具備し、ストア時にメモリセルの値をリ
カバリバッファに読み出した後、前記メモリセルにデー
タを書く。
【請求項１０】請求項９に記載される半導体装置をキャ
ッシュメモリとして用いる場合、ストア時にミスヒット
である場合には、前記リカバリバッファの値を前記メモ
リセルに書き戻す。
【請求項１１】中央処理装置と、ヒット信号の確定を待
たずにデータアレイの書き込みを行うキャッシュメモリ
とを単一の半導体基板上に具備してなり、前記キャッシ
ュメモリから前記中央処理装置へのロードと、前記中央
処理装置から前記キャッシュメモリへのストアとの両方
を前記中央処理装置の１マシンサイクルで行うことを特
徴とするデータ処理装置。
【請求項１２】１マシンサイクルが２０ｎｓｅｃ以下の
中央処理装置と、キャッシュメモリとを単一の半導体基
板上に具備してなり、前記キャッシュメモリから前記中
央処理装置へのロードと、前記中央処理装置から前記キ
ャッシュメモリへのストアとの両方を前記中央処理装置
の１マシンサイクルで行うことを特徴とするデータ処理
装置。
【請求項１３】中央処理装置と、論理アドレスを物理ア
ドレスに変換する変換バッファと、物理アドレスでアク
セスされるキャッシュメモリとを単一の半導体基板上に
具備してなり、前記キャッシュメモリから前記中央処理
装置へのロードと、前記中央処理装置から前記キャッシ
ュメモリへのストアとの両方を前記中央処理装置の１マ
シンサイクルで行うことを特徴とするデータ処理装置。
【請求項１４】中央処理装置と、１次キャッシュメモリ
と、２次キャッシュメモリ或いは主記憶装置とを具備し
てなり、前記１次キャッシュメモリと、前記２次キャッシュメモ
リ或いは主記憶装置とのデータを入れ替える場合、前記
１次キャッシュメモリの所定のアドレスのデータの読み
出しと前記１次キャッシュメモリの前記所定のアドレス
と同一のアドレスのデータの書き込みとを実質的に同一
のサイクルで実行することを特徴とするコンピュータシ
ステム。
【請求項１５】メモリセルとワード線によって選択的に
前記メモリセルに接続されるビット線とを有するメモリ
アレイと、前記ビット線を所定の電位にするプリチャージ回路と、書き込み回路とを具備し、前記メモリセルから前記ビット線へのデータの読み出し
と、前記書き込み回路から前記ビット線へのデータの書
き込みとの間で前記プリチャージ回路でビット線をプリ
チャージしないようにされることを特徴とする半導体記
憶装置。
【請求項１６】請求項１５に記載の半導体記憶装置にお
いて、前記メモリセルから前記ビット線へのデータの読
み出しの前に、前記プリチャージ回路は前記ビット線を
プリチャージする。
【請求項１７】アレー状に配列されたメモリセルとロー
カルビット線とを有するメモリマットと、前記メモリマットを横断するように形成される複数対の
グローバルビット線と、前記メモリマットに隣接されて形成され、前記ローカル
ビット線を前記複数対のグローバルビット線にそれぞれ
選択的に接続する選択回路と、前記グローバルビット線に接続されるセンスアンプを具
備してなり、データの読み出し時には、前記ローカルビット線と前記
複数対のグローバルビット線とを電気的に接続すること
を特徴とする半導体装置。
【請求項１８】請求項１７に記載される半導体装置にお
いて、２つの異なるアドレスへのデータの読み出しを１
サイクルで行う。
【請求項１９】請求項１から４又は１５から１８に記載
のうちの１つの半導体記憶装置において、前記メモリセ
ルは６つのトランジスタからなるＳＲＡＭセルである。
【請求項２０】請求項５から１０に記載のうちの１つの
半導体装置において、前記メモリセルは６つのトランジ
スタからなるＳＲＡＭセルである。
【請求項２１】読み出し動作を行うメモリサイクル時間
と、読み出しと書き込みとの連続動作を行うメモリサイ
クル時間との両方を同一時間としてタイミングの仕様書
に規定することができるようにされることを特徴とする
半導体記憶装置。
【請求項２２】請求項２１に記載の半導体記憶装置にお
いて、前記読み出しと書き込みとの連続動作は同一のア
ドレスに対して行うようにされる。
【請求項２３】請求項２１に記載の半導体記憶装置にお
いて、前記読み出しと書き込みとの連続動作は異なるア
ドレスに対して行うようにされる。
【請求項２４】請求項２１に記載の半導体記憶装置は、
書き込み動作のみを行うメモリサイクルを有していな
い。