JPH10105262A - 温度変動に対する減少された感度を有する電圧制御手段 - Google Patents
温度変動に対する減少された感度を有する電圧制御手段Info
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- JPH10105262A JPH10105262A JP9230788A JP23078897A JPH10105262A JP H10105262 A JPH10105262 A JP H10105262A JP 9230788 A JP9230788 A JP 9230788A JP 23078897 A JP23078897 A JP 23078897A JP H10105262 A JPH10105262 A JP H10105262A
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- H04M19/00—Current supply arrangements for telephone systems
- H04M19/08—Current supply arrangements for telephone systems with current supply sources at the substations
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- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
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- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/22—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the bipolar type only
- G05F3/222—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the bipolar type only with compensation for device parameters, e.g. Early effect, gain, manufacturing process, or external variations, e.g. temperature, loading, supply voltage
- G05F3/225—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the bipolar type only with compensation for device parameters, e.g. Early effect, gain, manufacturing process, or external variations, e.g. temperature, loading, supply voltage producing a current or voltage as a predetermined function of the temperature
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Abstract
(57)【要約】
【課題】 温度変動の影響を受けにくい電圧制御手段を
提供する。 【解決手段】差動対を構成する第一及び第二のTr(ト
ランジスタ)を設け、第一のTrのベースは基準電圧を
受けるようにされ、第二のTrのベースは第一の電源端
子に印加される電圧の所定の分圧を受け、第一及び第二
のカレントミラーを設け、その各々の入力ブランチは第
一及び第二のTrのコレクタにそれぞれ接続される。抵
抗は第一及び第二のTrのエミッタ間の接続に挿入さ
れ、このエミッタはそれぞれがバイアス電流を供給する
電流源を介して第二の電源端子に接続され、各第一及び
第二のTrのコレクタに電流を注入する注入手段を設
け、その出力端子に電流の供給を許容する信号化手段が
設けられ、その電流は第一又は第二のカレントミラーの
一つの入力電流に比例する。
提供する。 【解決手段】差動対を構成する第一及び第二のTr(ト
ランジスタ)を設け、第一のTrのベースは基準電圧を
受けるようにされ、第二のTrのベースは第一の電源端
子に印加される電圧の所定の分圧を受け、第一及び第二
のカレントミラーを設け、その各々の入力ブランチは第
一及び第二のTrのコレクタにそれぞれ接続される。抵
抗は第一及び第二のTrのエミッタ間の接続に挿入さ
れ、このエミッタはそれぞれがバイアス電流を供給する
電流源を介して第二の電源端子に接続され、各第一及び
第二のTrのコレクタに電流を注入する注入手段を設
け、その出力端子に電流の供給を許容する信号化手段が
設けられ、その電流は第一又は第二のカレントミラーの
一つの入力電流に比例する。
Description
【0001】
【発明の属する技術分野】本発明は第一及び第二の電源
端子及び出力端子を有し、そのエミッタは相互に接続さ
れ、第一のトランジスタのベースは基準電圧を受けるよ
うにされ、第二のトランジスタのベースは第一の電源端
子に印加される電圧の所定の分圧を受けるようにされて
差動対を構成する第一及び第二のトランジスタを設けら
れ、また各々は第一の電源端子に接続された電源供給点
と、入力電流を受ける入力ブランチと出力電流を供給す
る出力ブランチとを有し、各々はその出力電流がその入
力電流のK倍に等しく、ここでKは所定の実数であり、
各々の入力ブランチは第一及び第二のトランジスタのコ
レクタにそれぞれ接続され、各々の出力ブランチは第二
及び第一のトランジスタのコレクタにそれぞれ接続され
た第一及び第二のカレントミラーを設けられた電圧制御
手段に関する。
端子及び出力端子を有し、そのエミッタは相互に接続さ
れ、第一のトランジスタのベースは基準電圧を受けるよ
うにされ、第二のトランジスタのベースは第一の電源端
子に印加される電圧の所定の分圧を受けるようにされて
差動対を構成する第一及び第二のトランジスタを設けら
れ、また各々は第一の電源端子に接続された電源供給点
と、入力電流を受ける入力ブランチと出力電流を供給す
る出力ブランチとを有し、各々はその出力電流がその入
力電流のK倍に等しく、ここでKは所定の実数であり、
各々の入力ブランチは第一及び第二のトランジスタのコ
レクタにそれぞれ接続され、各々の出力ブランチは第二
及び第一のトランジスタのコレクタにそれぞれ接続され
た第一及び第二のカレントミラーを設けられた電圧制御
手段に関する。
【0002】
【従来の技術】この種の電圧制御手段はInterde
sign Societyにより出版された”201
Analog Designs”,p.25,para
graph 64に記載されている。この電圧制御手段
は特に電圧レギュレーション応用に対して意図されてい
る。その機能はレギュレートされる電圧を基準電圧と比
較することである。発振現象を発生させないようにする
ためにレギュレートされる電圧が比較の結果により引き
起こされた連続的な補正の影響により該基準電圧付近で
発振したときに上記の制御手段がヒステリシス効果が発
生される2つのスイッチング閾値を有する:レギュレー
トされる電圧が高い閾値と称される第一の閾値を越える
ときに出力信号が出力端子から発生され、このオーバー
シュートをレギュレートされる電圧の値が該電圧の値が
減少されるように変更されるよう回路に示す。この電圧
が低い閾値と称される第二の閾値と交差するまで減少す
るときにその値は高い閾値のそれよりも小さく、出力信
号は不作動にされ、それはレギュレートされる電圧の別
の増加を引き起こす。Vrefが基準電圧の場合にこの
制御手段により得られた高い及び低い閾値はそれぞれV
ref+Vt.ln(K)及びVref−Vt.ln
(K)であり、ここでVtはKB.T/qと等しく、こ
こでKBはボルツマン定数であり、Tは絶対温度であ
り、qは電子の電荷である。故に閾値の値が温度に比例
することが明らかであり、これは電圧が制御される精度
がこの電圧制御手段が用いられる状況に強く依存するこ
とを意味する。これらの変動は制御手段が例えばセルラ
ー電話のような携帯装置に組み込まれた応用で特に明ら
かである。実際に装置が曝される温度はユーザーが存在
する物理的環境の関数として可変であり、故に装置の動
作品質に顕著な変動を引き起こす受け入れがたいもので
ある。
sign Societyにより出版された”201
Analog Designs”,p.25,para
graph 64に記載されている。この電圧制御手段
は特に電圧レギュレーション応用に対して意図されてい
る。その機能はレギュレートされる電圧を基準電圧と比
較することである。発振現象を発生させないようにする
ためにレギュレートされる電圧が比較の結果により引き
起こされた連続的な補正の影響により該基準電圧付近で
発振したときに上記の制御手段がヒステリシス効果が発
生される2つのスイッチング閾値を有する:レギュレー
トされる電圧が高い閾値と称される第一の閾値を越える
ときに出力信号が出力端子から発生され、このオーバー
シュートをレギュレートされる電圧の値が該電圧の値が
減少されるように変更されるよう回路に示す。この電圧
が低い閾値と称される第二の閾値と交差するまで減少す
るときにその値は高い閾値のそれよりも小さく、出力信
号は不作動にされ、それはレギュレートされる電圧の別
の増加を引き起こす。Vrefが基準電圧の場合にこの
制御手段により得られた高い及び低い閾値はそれぞれV
ref+Vt.ln(K)及びVref−Vt.ln
(K)であり、ここでVtはKB.T/qと等しく、こ
こでKBはボルツマン定数であり、Tは絶対温度であ
り、qは電子の電荷である。故に閾値の値が温度に比例
することが明らかであり、これは電圧が制御される精度
がこの電圧制御手段が用いられる状況に強く依存するこ
とを意味する。これらの変動は制御手段が例えばセルラ
ー電話のような携帯装置に組み込まれた応用で特に明ら
かである。実際に装置が曝される温度はユーザーが存在
する物理的環境の関数として可変であり、故に装置の動
作品質に顕著な変動を引き起こす受け入れがたいもので
ある。
【0003】
【発明が解決しようとする課題】本発明の目的は温度変
動の関数としてスイッチング閾値の変動の振幅が顕著に
減少する電圧制御手段を提供することにより上記欠点を
充分克服することにある。
動の関数としてスイッチング閾値の変動の振幅が顕著に
減少する電圧制御手段を提供することにより上記欠点を
充分克服することにある。
【0004】
【課題を解決するための手段】本発明によれば上記の電
圧制御手段は、抵抗が第一及び第二のトランジスタのエ
ミッタ間の接続に挿入され、このエミッタはそれぞれが
バイアス電流を供給する電流源を介して第二の電源端子
に接続され、各第一及び第二のトランジスタのコレクタ
にそれ自体のバイアス電流のQ倍に等しい電流を注入す
る注入手段を設け、ここでQは所定の実数であり、その
出力端子に電流の供給を許容する信号化手段が設けら
れ、その電流は第一又は第二のカレントミラーの一つの
入力電流に比例することを特徴とする。
圧制御手段は、抵抗が第一及び第二のトランジスタのエ
ミッタ間の接続に挿入され、このエミッタはそれぞれが
バイアス電流を供給する電流源を介して第二の電源端子
に接続され、各第一及び第二のトランジスタのコレクタ
にそれ自体のバイアス電流のQ倍に等しい電流を注入す
る注入手段を設け、ここでQは所定の実数であり、その
出力端子に電流の供給を許容する信号化手段が設けら
れ、その電流は第一又は第二のカレントミラーの一つの
入力電流に比例することを特徴とする。
【0005】そのような電圧制御手段において、高い閾
値はVref+R.x.I+Vt.ln((1+x)/
(1−x))と表され、一方で低い閾値はVref−
R.x.I−Vt.ln((1+x)/(1−x))と
表され、ここでIはバイアス電流、Rは第一及び第二の
トランジスタのエミッタ間の接続に挿入された抵抗の値
であり、xはスイッチングの瞬間に該抵抗を通過するバ
イアス電流に比例する。この比例はパラメータK,Qに
専ら依存する。これらのパラメータの賢明な選択によ
り、比(1+x)/(1ーx)を1に向かわせるように
することが可能であり、故に高い及び低い閾値の値への
温度の影響を顕著に減少する。
値はVref+R.x.I+Vt.ln((1+x)/
(1−x))と表され、一方で低い閾値はVref−
R.x.I−Vt.ln((1+x)/(1−x))と
表され、ここでIはバイアス電流、Rは第一及び第二の
トランジスタのエミッタ間の接続に挿入された抵抗の値
であり、xはスイッチングの瞬間に該抵抗を通過するバ
イアス電流に比例する。この比例はパラメータK,Qに
専ら依存する。これらのパラメータの賢明な選択によ
り、比(1+x)/(1ーx)を1に向かわせるように
することが可能であり、故に高い及び低い閾値の値への
温度の影響を顕著に減少する。
【0006】上記本発明による電圧制御手段の実施例は
注入手段は電圧制御手段は第三、第四、第五、第六のカ
レントミラーからなり、それぞれは電源供給点を有し、
入力ブランチは入力電流を受け、出力ブランチは出力電
流を供給するよう設けられ、第三及び第四のカレントミ
ラーの入力ブランチはそれぞれ第一及び第二のトランジ
スタからバイアス電流を供給するよう設けられ、第三及
び第四のカレントミラーの電源供給点は第二の電源端子
に接続され、第五及び第六のカレントミラーの入力ブラ
ンチは第三及び第四のカレントミラーの出力ブランチに
それぞれ接続され、第五及び第六のカレントミラーの出
力ブランチは第一及び第二のトランジスタのコレクタに
それぞれ接続され、第五及び第六のカレントミラーの電
源供給点は第一の電源端子に接続され、第三、第四、第
五、第六のカレントミラーは第五及び第六のカレントミ
ラーの出力電流がそれぞれ第三及び第四のカレントミラ
ーの入力電流のQ倍に等しくなるように構成されること
を特徴とする。
注入手段は電圧制御手段は第三、第四、第五、第六のカ
レントミラーからなり、それぞれは電源供給点を有し、
入力ブランチは入力電流を受け、出力ブランチは出力電
流を供給するよう設けられ、第三及び第四のカレントミ
ラーの入力ブランチはそれぞれ第一及び第二のトランジ
スタからバイアス電流を供給するよう設けられ、第三及
び第四のカレントミラーの電源供給点は第二の電源端子
に接続され、第五及び第六のカレントミラーの入力ブラ
ンチは第三及び第四のカレントミラーの出力ブランチに
それぞれ接続され、第五及び第六のカレントミラーの出
力ブランチは第一及び第二のトランジスタのコレクタに
それぞれ接続され、第五及び第六のカレントミラーの電
源供給点は第一の電源端子に接続され、第三、第四、第
五、第六のカレントミラーは第五及び第六のカレントミ
ラーの出力電流がそれぞれ第三及び第四のカレントミラ
ーの入力電流のQ倍に等しくなるように構成されること
を特徴とする。
【0007】特定の実施例では上記のような電圧制御手
段は第三及び第四のカレントミラーはその出力電流がそ
の入力電流のQ倍に等しくなるように構成され、第五及
び第六のカレントミラーはその出力電流がその入力電流
に等しくなるように構成されることを特徴とする。上記
本発明による電圧制御手段の特定の実施例は第一及び第
二のトランジスタは所与の極性を有し、第三及び第四の
カレントミラーは全てが第一及び第二のトランジスタと
同じ極性を有するトランジスタにより構成され、第一、
第二、第五、及び第六のカレントミラーは全てが第一及
び第二のトランジスタと逆の極性を有するトランジスタ
により構成されることを特徴とする。
段は第三及び第四のカレントミラーはその出力電流がそ
の入力電流のQ倍に等しくなるように構成され、第五及
び第六のカレントミラーはその出力電流がその入力電流
に等しくなるように構成されることを特徴とする。上記
本発明による電圧制御手段の特定の実施例は第一及び第
二のトランジスタは所与の極性を有し、第三及び第四の
カレントミラーは全てが第一及び第二のトランジスタと
同じ極性を有するトランジスタにより構成され、第一、
第二、第五、及び第六のカレントミラーは全てが第一及
び第二のトランジスタと逆の極性を有するトランジスタ
により構成されることを特徴とする。
【0008】特定の実施例では上記のような電圧制御手
段は第一及び第二のトランジスタはNPNトランジスタ
であることを特徴とする。上記本発明による電圧制御手
段の好ましい実施例は第一のカレントミラーは第三及び
第四のトランジスタにより構成され、第二のカレントミ
ラーは第五及び第六のトランジスタにより構成され、第
四及び第六のトランジスタはそれぞれ第三及び第五のト
ランジスタよりK倍大きく、第四及び第六のトランジス
タのベースはそれぞれ第三及び第五のトランジスタのベ
ース及びコレクタに接続され、第三及び第五のトランジ
スタのエミッタはそれぞれ第四及び第六のトランジスタ
のエミッタに接続され、それぞれ第一及び第二のカレン
トミラーの電源供給点を構成し、該電源供給点は第一の
電源端子に接続され、第三及び第五のトランジスタのコ
レクタはそれぞれ第一第二のカレントミラーの入力ブラ
ンチを構成し、第四及び第六のトランジスタのコレクタ
は第一及び第二のカレントミラーの出力ブランチを構成
する電圧制御手段であって、信号化手段は第七のトラン
ジスタを含み、そのエミッタは第一の電源端子に接続さ
れ、そのコレクタは電圧制御手段の出力端子に接続さ
れ、そのベースは、第一及び第二のカレントミラーを形
成するトランジスタの一つのベースに接続されることを
特徴とする。
段は第一及び第二のトランジスタはNPNトランジスタ
であることを特徴とする。上記本発明による電圧制御手
段の好ましい実施例は第一のカレントミラーは第三及び
第四のトランジスタにより構成され、第二のカレントミ
ラーは第五及び第六のトランジスタにより構成され、第
四及び第六のトランジスタはそれぞれ第三及び第五のト
ランジスタよりK倍大きく、第四及び第六のトランジス
タのベースはそれぞれ第三及び第五のトランジスタのベ
ース及びコレクタに接続され、第三及び第五のトランジ
スタのエミッタはそれぞれ第四及び第六のトランジスタ
のエミッタに接続され、それぞれ第一及び第二のカレン
トミラーの電源供給点を構成し、該電源供給点は第一の
電源端子に接続され、第三及び第五のトランジスタのコ
レクタはそれぞれ第一第二のカレントミラーの入力ブラ
ンチを構成し、第四及び第六のトランジスタのコレクタ
は第一及び第二のカレントミラーの出力ブランチを構成
する電圧制御手段であって、信号化手段は第七のトラン
ジスタを含み、そのエミッタは第一の電源端子に接続さ
れ、そのコレクタは電圧制御手段の出力端子に接続さ
れ、そのベースは、第一及び第二のカレントミラーを形
成するトランジスタの一つのベースに接続されることを
特徴とする。
【0009】
【発明の実施の形態】本発明のこれらの及び他の特徴は
以下に説明する実施例を参照して明らかとなる。図1に
示される本発明による電圧制御手段は第一の電源端子V
DD及び第二の電源端子VSS及び出力端子を有する。
それは差動対を構成する第一のトランジスタT1及び第
二のトランジスタT2を設けられ、そのエミッタは互い
に接続され、第一のトランジスタのベースは基準電圧V
refを受けるようにされ、第二のトランジスタのベー
スは第一の電源端子VDDに印加される電圧の所定の分
圧Vsを受けるようにされる。この電圧Vsは第一の電
源端子VDDと第二の電源端子VSSとの間に直列に配
置される2つの抵抗R1,R2により構成されるデバイ
ダーブリッジのノードの中間から得られる。電圧制御手
段はまた第一のカレントミラーM1及び第二のカレント
ミラーM2を設けられ、各々は電源供給点と入力電流を
受ける入力ブランチと出力電流を供給する出力ブランチ
を有する。第一のカレントミラーM1は第三のトランジ
スタT3及び第四のトランジスタT4により構成され、
第二のカレントミラーM2は第五のトランジスタT5及
び第六のトランジスタT6により構成される。第四及び
第六のトランジスタT4,T6はそれぞれ第三及び第五
のトランジスタT3,T5よりK倍大きい。第四及び第
六のトランジスタT4,T6のベースはそれぞれ第三及
び第五のトランジスタT3,T5のベース及びコレクタ
に接続される。それぞれ第四及び第六のトランジスタT
4,T6のエミッタに接続される第三及び第五のトラン
ジスタT3,T5のエミッタは第一のカレントミラーM
1及び第二のカレントミラーM2の電源供給点を構成
し、この電源供給点は第一の電源端子VDDに接続され
る。第三及び第五のトランジスタT3,T5のコレクタ
はそれぞれ第一及び第二のカレントミラーM1,M2の
入力ブランチを構成し、第四及び第六のトランジスタT
4,T6のコレクタは第一及び第二のカレントミラーM
1,M2の出力ブランチを構成する。第一及び第二のカ
レントミラーM1,M2の入力ブランチは第一及び第二
のトランジスタT1,T2のコレクタにそれぞれ接続さ
れる。第一及び第二のカレントミラーM1,M2の出力
ブランチは第二及び第一のトランジスタT2,T1のコ
レクタにそれぞれ接続される。抵抗Rは第一及び第二の
トランジスタT1,T2のエミッタ間の接続に挿入さ
れ、このエミッタはそれぞれがバイアス電流Iを供給す
る電流源を介して第二の電源端子VSSに接続される。
電圧制御手段は第三のカレントミラーM3と第四のカレ
ントミラーM4と第五のカレントミラーM5と第六のカ
レントミラーM6とからなり、それぞれは電源供給点を
有し、入力ブランチは入力電流を受け、出力ブランチは
出力電流を受けるよう設けられる。第三のカレントミラ
ーM3の入力ブランチ及び第四のカレントミラーM4の
それはそれぞれ第一のトランジスタT1と第二のトラン
ジスタT2からバイアス電流Iを受けるよう設けられ
る。第三及び第四のカレントミラーM3,M4の電源供
給点は第二の電源端子VSSに接続される。第五及び第
六のカレントミラーM5,M6の入力ブランチは第三及
び第四のカレントミラーM3,M4の出力ブランチにそ
れぞれ接続される。第五及び第六のカレントミラーM
5,M6の出力ブランチは第一及び第二のトランジスタ
T1,T2のコレクタに接続される。第五及び第六のカ
レントミラーM5,M6の電源供給点は第一の電源端子
VDDに接続される。第三のカレントミラーM3及び第
四のカレントミラーM4はその出力電流がその入力電流
のQ倍に等しくなるように構成される。第五のカレント
ミラーM5及び第六のカレントミラーM6はその出力電
流がその入力電流に等しくなるように構成される。第一
及び第二のトランジスタはNPNトランジスタであり、
第三のカレントミラーM3と第四のカレントミラーM4
はNPNトランジスタで構成され、第一のカレントミラ
ーM1と第二のカレントミラーM2と第五のカレントミ
ラーM5及び第六のカレントミラーM6はPNPトラン
ジスタで構成される。電圧制御手段はまたPNP型の第
七のトランジスタT7を含み、そのエミッタは第一の電
源端子VDDに接続され、そのコレクタは電圧制御手段
の出力端子に接続され、そのベースは第五及び第六のト
ランジスタT5,T6のベースにそれぞれ接続され、そ
れは第二のカレントミラーM2を形成する。
以下に説明する実施例を参照して明らかとなる。図1に
示される本発明による電圧制御手段は第一の電源端子V
DD及び第二の電源端子VSS及び出力端子を有する。
それは差動対を構成する第一のトランジスタT1及び第
二のトランジスタT2を設けられ、そのエミッタは互い
に接続され、第一のトランジスタのベースは基準電圧V
refを受けるようにされ、第二のトランジスタのベー
スは第一の電源端子VDDに印加される電圧の所定の分
圧Vsを受けるようにされる。この電圧Vsは第一の電
源端子VDDと第二の電源端子VSSとの間に直列に配
置される2つの抵抗R1,R2により構成されるデバイ
ダーブリッジのノードの中間から得られる。電圧制御手
段はまた第一のカレントミラーM1及び第二のカレント
ミラーM2を設けられ、各々は電源供給点と入力電流を
受ける入力ブランチと出力電流を供給する出力ブランチ
を有する。第一のカレントミラーM1は第三のトランジ
スタT3及び第四のトランジスタT4により構成され、
第二のカレントミラーM2は第五のトランジスタT5及
び第六のトランジスタT6により構成される。第四及び
第六のトランジスタT4,T6はそれぞれ第三及び第五
のトランジスタT3,T5よりK倍大きい。第四及び第
六のトランジスタT4,T6のベースはそれぞれ第三及
び第五のトランジスタT3,T5のベース及びコレクタ
に接続される。それぞれ第四及び第六のトランジスタT
4,T6のエミッタに接続される第三及び第五のトラン
ジスタT3,T5のエミッタは第一のカレントミラーM
1及び第二のカレントミラーM2の電源供給点を構成
し、この電源供給点は第一の電源端子VDDに接続され
る。第三及び第五のトランジスタT3,T5のコレクタ
はそれぞれ第一及び第二のカレントミラーM1,M2の
入力ブランチを構成し、第四及び第六のトランジスタT
4,T6のコレクタは第一及び第二のカレントミラーM
1,M2の出力ブランチを構成する。第一及び第二のカ
レントミラーM1,M2の入力ブランチは第一及び第二
のトランジスタT1,T2のコレクタにそれぞれ接続さ
れる。第一及び第二のカレントミラーM1,M2の出力
ブランチは第二及び第一のトランジスタT2,T1のコ
レクタにそれぞれ接続される。抵抗Rは第一及び第二の
トランジスタT1,T2のエミッタ間の接続に挿入さ
れ、このエミッタはそれぞれがバイアス電流Iを供給す
る電流源を介して第二の電源端子VSSに接続される。
電圧制御手段は第三のカレントミラーM3と第四のカレ
ントミラーM4と第五のカレントミラーM5と第六のカ
レントミラーM6とからなり、それぞれは電源供給点を
有し、入力ブランチは入力電流を受け、出力ブランチは
出力電流を受けるよう設けられる。第三のカレントミラ
ーM3の入力ブランチ及び第四のカレントミラーM4の
それはそれぞれ第一のトランジスタT1と第二のトラン
ジスタT2からバイアス電流Iを受けるよう設けられ
る。第三及び第四のカレントミラーM3,M4の電源供
給点は第二の電源端子VSSに接続される。第五及び第
六のカレントミラーM5,M6の入力ブランチは第三及
び第四のカレントミラーM3,M4の出力ブランチにそ
れぞれ接続される。第五及び第六のカレントミラーM
5,M6の出力ブランチは第一及び第二のトランジスタ
T1,T2のコレクタに接続される。第五及び第六のカ
レントミラーM5,M6の電源供給点は第一の電源端子
VDDに接続される。第三のカレントミラーM3及び第
四のカレントミラーM4はその出力電流がその入力電流
のQ倍に等しくなるように構成される。第五のカレント
ミラーM5及び第六のカレントミラーM6はその出力電
流がその入力電流に等しくなるように構成される。第一
及び第二のトランジスタはNPNトランジスタであり、
第三のカレントミラーM3と第四のカレントミラーM4
はNPNトランジスタで構成され、第一のカレントミラ
ーM1と第二のカレントミラーM2と第五のカレントミ
ラーM5及び第六のカレントミラーM6はPNPトラン
ジスタで構成される。電圧制御手段はまたPNP型の第
七のトランジスタT7を含み、そのエミッタは第一の電
源端子VDDに接続され、そのコレクタは電圧制御手段
の出力端子に接続され、そのベースは第五及び第六のト
ランジスタT5,T6のベースにそれぞれ接続され、そ
れは第二のカレントミラーM2を形成する。
【0010】そのような電圧制御手段の動作を以下に説
明する:基準電圧VrefがVsより非常に高いときに
第一のトランジスタT1はオンされ、第二のトランジス
タT2はオフされる。第一のトランジスタT1を通過す
る電流はバイアス電流の二倍であり、即ち2Iであり、
電流Iは図1に示す反対の方向に抵抗を通って流れる。
第一のカレントミラーM1の出力ブランチは第二のトラ
ンジスタT2のコレクタに対して2.K.I.(1−
Q)の値を有する強い電流を供給し、斯くしてカレント
ミラーM2を短絡する潜在能力を有する。第五のトラン
ジスタT5を通過する電流により反射される第七のトラ
ンジスタの出力電流Ioutは故にゼロである。電圧V
sが増加すると、差動対(T1,T2)は平衡に近くな
り、第一のトランジスタT1を通過する電流の値が減少
し、一方で第二のトランジスタT2を通過する電流の値
は増加する。Vsが基準電圧Vrefに関して充分大き
くなるときに第二のトランジスタT2は第一のトランジ
スタよりもより導電性を有し、抵抗Rを通過する電流は
向きを変え、図1に示す方向をとる。第二のカレントミ
ラーM2の第五のトランジスタT5は第二のトランジス
タT2のコレクタ電流が第六のカレントミラーM6によ
り該コレクタに注入された電流を加えられる第一のカレ
ントミラーM1の出力電流を越えるときに導通し始め
る。これは第七のトランジスタT7をオンする条件を構
成し、それは第一の電源端子VDDに印加された電圧が
電圧制御手段の高い閾値を越えるかどうか信号化(si
gnalization)するものである。この条件は
以下のように記載される。 Q.I+K.I.(1−x−Q)=I.(1+x)又は x=((K−1).(1−Q))/(1+K) (1) スイッチングの瞬間にVs=Vref+R.x.I+V
be2−Vbe1であり、ここでVbe2,Vbe1は
それぞれ第一及び第二のトランジスタT1,T2のベー
スエミッタ電圧である。更にまたVbe2−Vbe1=
Vt.ln(I(T2)/I(T1))であり、I(T
1)、I(T2)が第一及び第二のトランジスタT1,
T2をそれぞれ通過して流れる電流を示す場合で図に示
される場合にはそれぞれI.(1−x),I.(1+
x)に等しい。Vsが第七のトランジスタT7をオンす
るために到達しなければならない閾値S1は以下のよう
に記載される: S1=Vref+R.x.I+Vt.ln((1+x)
/(1−x)) 同様な理由でVsが第七トランジスタT7をオフするた
めに到達しなければならない閾値S2の表現が導かれ
る; S1=Vref−R.x.I−Vt.ln((1+x)
/(1−x)) 斯くして得られた閾値は温度と独立な成分Vref±
R.x.I及び温度に依存するVt.ln((1+x)
/(1−x))からなり、その影響はパラメータK,Q
の賢明な選択により最小化されうる。この選択は制御の
最大要求精度と電圧制御手段の複雑さの最小化との間の
妥協を示し、これは該制御手段を実現する最小シリコン
表面を得る。例えばK=2,Q=2/3が選択された場
合に関係1はx=1/9となる。閾値S1が以下のよう
に記載される。 S1=Vref+R.x.I.Vt.ln(10/8) R1,R2が同じ公称値を有する場合にはVDD=2.
Vsであり、電流IoutはVDDが2.(Vref+
R.x.I+Vt.ln(10/8))を越えるまでゼ
ロである。Vt.ln(10/8)の値は5.8mVと
それほど違わない。1.2Vの基準電圧でこれはバンド
ギャップ型の電圧発生器により供給される電圧に対する
電流であり、それぞれバイアス電流Iを供給する抵抗R
及び電流源の大きさが(R.I)/9が30.2mVに
等しくなるような場合にはVDDが第七のトランジスタ
T7をオンするために達しなければならない高い閾値V
1は2.4V+72mVを有し、VDDが第七のトラン
ジスタT7をオフするために達しなければならない低い
閾値V2は2.4V−72mVを有し、これは144m
Vのヒステリシスを表す。更にまたこのヒステリシス内
で温度に依存する成分は24mVのオーダーであり、一
方で温度に依存しない成分は120mVのオーダーであ
る。
明する:基準電圧VrefがVsより非常に高いときに
第一のトランジスタT1はオンされ、第二のトランジス
タT2はオフされる。第一のトランジスタT1を通過す
る電流はバイアス電流の二倍であり、即ち2Iであり、
電流Iは図1に示す反対の方向に抵抗を通って流れる。
第一のカレントミラーM1の出力ブランチは第二のトラ
ンジスタT2のコレクタに対して2.K.I.(1−
Q)の値を有する強い電流を供給し、斯くしてカレント
ミラーM2を短絡する潜在能力を有する。第五のトラン
ジスタT5を通過する電流により反射される第七のトラ
ンジスタの出力電流Ioutは故にゼロである。電圧V
sが増加すると、差動対(T1,T2)は平衡に近くな
り、第一のトランジスタT1を通過する電流の値が減少
し、一方で第二のトランジスタT2を通過する電流の値
は増加する。Vsが基準電圧Vrefに関して充分大き
くなるときに第二のトランジスタT2は第一のトランジ
スタよりもより導電性を有し、抵抗Rを通過する電流は
向きを変え、図1に示す方向をとる。第二のカレントミ
ラーM2の第五のトランジスタT5は第二のトランジス
タT2のコレクタ電流が第六のカレントミラーM6によ
り該コレクタに注入された電流を加えられる第一のカレ
ントミラーM1の出力電流を越えるときに導通し始め
る。これは第七のトランジスタT7をオンする条件を構
成し、それは第一の電源端子VDDに印加された電圧が
電圧制御手段の高い閾値を越えるかどうか信号化(si
gnalization)するものである。この条件は
以下のように記載される。 Q.I+K.I.(1−x−Q)=I.(1+x)又は x=((K−1).(1−Q))/(1+K) (1) スイッチングの瞬間にVs=Vref+R.x.I+V
be2−Vbe1であり、ここでVbe2,Vbe1は
それぞれ第一及び第二のトランジスタT1,T2のベー
スエミッタ電圧である。更にまたVbe2−Vbe1=
Vt.ln(I(T2)/I(T1))であり、I(T
1)、I(T2)が第一及び第二のトランジスタT1,
T2をそれぞれ通過して流れる電流を示す場合で図に示
される場合にはそれぞれI.(1−x),I.(1+
x)に等しい。Vsが第七のトランジスタT7をオンす
るために到達しなければならない閾値S1は以下のよう
に記載される: S1=Vref+R.x.I+Vt.ln((1+x)
/(1−x)) 同様な理由でVsが第七トランジスタT7をオフするた
めに到達しなければならない閾値S2の表現が導かれ
る; S1=Vref−R.x.I−Vt.ln((1+x)
/(1−x)) 斯くして得られた閾値は温度と独立な成分Vref±
R.x.I及び温度に依存するVt.ln((1+x)
/(1−x))からなり、その影響はパラメータK,Q
の賢明な選択により最小化されうる。この選択は制御の
最大要求精度と電圧制御手段の複雑さの最小化との間の
妥協を示し、これは該制御手段を実現する最小シリコン
表面を得る。例えばK=2,Q=2/3が選択された場
合に関係1はx=1/9となる。閾値S1が以下のよう
に記載される。 S1=Vref+R.x.I.Vt.ln(10/8) R1,R2が同じ公称値を有する場合にはVDD=2.
Vsであり、電流IoutはVDDが2.(Vref+
R.x.I+Vt.ln(10/8))を越えるまでゼ
ロである。Vt.ln(10/8)の値は5.8mVと
それほど違わない。1.2Vの基準電圧でこれはバンド
ギャップ型の電圧発生器により供給される電圧に対する
電流であり、それぞれバイアス電流Iを供給する抵抗R
及び電流源の大きさが(R.I)/9が30.2mVに
等しくなるような場合にはVDDが第七のトランジスタ
T7をオンするために達しなければならない高い閾値V
1は2.4V+72mVを有し、VDDが第七のトラン
ジスタT7をオフするために達しなければならない低い
閾値V2は2.4V−72mVを有し、これは144m
Vのヒステリシスを表す。更にまたこのヒステリシス内
で温度に依存する成分は24mVのオーダーであり、一
方で温度に依存しない成分は120mVのオーダーであ
る。
【0011】
【発明の効果】本発明の利点は知られた電圧制御手段と
の比較から明らかである。4に等しい係数Kで72mV
のヒステリシスのみが知られた電圧制御手段で得られ
る。更にまたこのヒステリシスは完全に温度に依存す
る。温度の関数としてのスイッチング閾値の変動の幅は
本発明による上記実施例による電圧制御手段より知られ
ている制御手段内で約5倍大きい。
の比較から明らかである。4に等しい係数Kで72mV
のヒステリシスのみが知られた電圧制御手段で得られ
る。更にまたこのヒステリシスは完全に温度に依存す
る。温度の関数としてのスイッチング閾値の変動の幅は
本発明による上記実施例による電圧制御手段より知られ
ている制御手段内で約5倍大きい。
【図1】本発明による電圧制御手段の好ましい実施例を
示す回路図である。
示す回路図である。
VDD、VSS 電源端子 T1,T2,T3,T4,T5,T6 トランジスタ Vref 基準電圧 Vs 分圧 R1,R2 抵抗 M1,M2,M3,M4,M5,M6 カレントミラー
Claims (6)
- 【請求項1】 第一及び第二の電源端子及び出力端子を
有し、そのエミッタは相互に接続され、第一のトランジ
スタのベースは基準電圧を受けるようにされ、第二のト
ランジスタのベースは第一の電源端子に印加される電圧
の所定の分圧を受けるようにされて差動対を構成する第
一及び第二のトランジスタを設けられ、また各々は第一
の電源端子に接続された電源供給点と、入力電流を受け
る入力ブランチと出力電流を供給する出力ブランチとを
有し、各々はその出力電流がその入力電流のK倍に等し
く、ここでKは所定の実数であり、各々の入力ブランチ
は第一及び第二のトランジスタのコレクタにそれぞれ接
続され、各々の出力ブランチは第二及び第一のトランジ
スタのコレクタにそれぞれ接続された第一及び第二のカ
レントミラーを設けられた電圧制御手段であって、抵抗
は第一及び第二のトランジスタのエミッタ間の接続に挿
入され、このエミッタはそれぞれがバイアス電流を供給
する電流源を介して第二の電源端子に接続され、各第一
及び第二のトランジスタのコレクタにそれ自体のバイア
ス電流のQ倍に等しい電流を注入する注入手段を設け、
ここでQは所定の実数であり、その出力端子に電流の供
給を許容する信号化手段が設けられ、その電流は第一又
は第二のカレントミラーの一つの入力電流に比例するこ
とを特徴とする電圧制御手段。 - 【請求項2】 注入手段は第三、第四、第五、第六のカ
レントミラーからなり、それぞれは電源供給点を有し、
入力ブランチは入力電流を受け、出力ブランチは出力電
流を供給するよう設けられ、第三及び第四のカレントミ
ラーの入力ブランチはそれぞれ第一及び第二のトランジ
スタのバイアス電流を受けるよう設けられ、第三及び第
四のカレントミラーの電源供給点は第二の電源端子に接
続され、第五及び第六のカレントミラーの入力ブランチ
は第三及び第四のカレントミラーの出力ブランチにそれ
ぞれ接続され、第五及び第六のカレントミラーの出力ブ
ランチは第一及び第二のトランジスタのコレクタにそれ
ぞれ接続され、第五及び第六のカレントミラーの電源供
給点は第一の電源端子に接続され、第三、第四、第五、
第六のカレントミラーは第五及び第六のカレントミラー
の出力電流がそれぞれ第三及び第四のカレントミラーの
入力電流のQ倍に等しくなるように構成されることを特
徴とする請求項1記載の電圧制御手段。 - 【請求項3】 第三及び第四のカレントミラーはその出
力電流がその入力電流のQ倍に等しくなるように構成さ
れ、第五及び第六のカレントミラーはその出力電流がそ
の入力電流に等しくなるように構成されていることを特
徴とする請求項2記載の電圧制御手段。 - 【請求項4】 第一及び第二のトランジスタは所与の極
性を有し、第三及び第四のカレントミラーは全てが第一
及び第二のトランジスタと同じ極性を有するトランジス
タにより構成され、第一、第二、第五、及び第六のカレ
ントミラーは全てが第一及び第二のトランジスタと逆の
極性を有するトランジスタにより構成されていることを
特徴とする請求項2又は3記載の電圧制御手段。 - 【請求項5】 第一及び第二のトランジスタはNPNト
ランジスタであることを特徴とする請求項4記載の電圧
制御手段。 - 【請求項6】 第一のカレントミラーは第三及び第四の
トランジスタにより構成され、第二のカレントミラーは
第五及び第六のトランジスタにより構成され、第四及び
第六のトランジスタはそれぞれ第三及び第五のトランジ
スタよりK倍大きく、第四及び第六のトランジスタのベ
ースはそれぞれ第三及び第五のトランジスタのベース及
びコレクタに接続され、第三及び第五のトランジスタの
エミッタはそれぞれ第四及び第六のトランジスタのエミ
ッタに接続され、それぞれ第一及び第二のカレントミラ
ーの電源供給点を構成し、該電源供給点は第一の電源端
子に接続され、第三及び第五のトランジスタのコレクタ
はそれぞれ第一及び第二のカレントミラーの入力ブラン
チを構成し、第四及び第六のトランジスタのコレクタは
第一及び第二のカレントミラーの出力ブランチを構成す
る請求項1乃至5のうちのいずれか1項記載の電圧制御
手段であって、信号化手段は第七のトランジスタを含
み、そのエミッタは第一の電源端子に接続され、そのコ
レクタは電圧制御手段の出力端子に接続され、そのベー
スは、第一及び第二のカレントミラーを形成するトラン
ジスタの一つのベースに接続されていることを特徴とす
る電圧制御手段。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FR9610645A FR2752961A1 (fr) | 1996-08-30 | 1996-08-30 | Controleur de tension a sensibilite aux variations de temperature attenuee |
FR9610645 | 1996-08-30 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH10105262A true JPH10105262A (ja) | 1998-04-24 |
Family
ID=9495329
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9230788A Pending JPH10105262A (ja) | 1996-08-30 | 1997-08-27 | 温度変動に対する減少された感度を有する電圧制御手段 |
Country Status (5)
Country | Link |
---|---|
US (1) | US5838149A (ja) |
EP (1) | EP0829796B1 (ja) |
JP (1) | JPH10105262A (ja) |
DE (1) | DE69708019T2 (ja) |
FR (1) | FR2752961A1 (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3382128B2 (ja) * | 1997-07-10 | 2003-03-04 | 東芝マイクロエレクトロニクス株式会社 | 差動増幅器 |
US5977759A (en) * | 1999-02-25 | 1999-11-02 | Nortel Networks Corporation | Current mirror circuits for variable supply voltages |
DE19909492A1 (de) * | 1999-03-04 | 2000-09-07 | Philips Corp Intellectual Pty | Differenzverstärker |
US6172535B1 (en) * | 1999-11-04 | 2001-01-09 | Analog Devices, Inc. | High-speed analog comparator structures and methods |
US7463094B2 (en) * | 2007-03-30 | 2008-12-09 | Don Roy Sauer | Linearized class AB biased differential input stage |
US9651980B2 (en) * | 2015-03-20 | 2017-05-16 | Texas Instruments Incorporated | Bandgap voltage generation |
CN109002076B (zh) * | 2017-06-07 | 2021-10-29 | 苏州瀚宸科技有限公司 | 电阻电流镜像电路、rssi电路及芯片 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS589409A (ja) * | 1981-07-08 | 1983-01-19 | Toshiba Corp | 電圧・電流変換回路 |
JPH0529845A (ja) * | 1991-07-25 | 1993-02-05 | Rohm Co Ltd | カレントミラー回路 |
DE4300592B4 (de) * | 1993-01-13 | 2004-05-13 | Atmel Germany Gmbh | Anordnung zur Begrenzung eines Ausgangsstroms |
JPH07114423A (ja) * | 1993-10-14 | 1995-05-02 | Fujitsu Ltd | 基準電源回路 |
JP2837080B2 (ja) * | 1993-11-16 | 1998-12-14 | シャープ株式会社 | 乗算回路 |
-
1996
- 1996-08-30 FR FR9610645A patent/FR2752961A1/fr not_active Withdrawn
-
1997
- 1997-08-21 EP EP97202579A patent/EP0829796B1/fr not_active Expired - Lifetime
- 1997-08-21 DE DE69708019T patent/DE69708019T2/de not_active Expired - Fee Related
- 1997-08-27 JP JP9230788A patent/JPH10105262A/ja active Pending
- 1997-08-27 US US08/918,969 patent/US5838149A/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
DE69708019T2 (de) | 2002-06-20 |
EP0829796A1 (fr) | 1998-03-18 |
EP0829796B1 (fr) | 2001-11-07 |
US5838149A (en) | 1998-11-17 |
FR2752961A1 (fr) | 1998-03-06 |
DE69708019D1 (de) | 2001-12-13 |
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