JPH1010185A - 一面電極、反対面リードピン・パターン配置型パッケージのインサーキットテスタによる良否判定方法並びに抵抗棒 - Google Patents

Abstract

(57)【要約】 【課題】 パターンのファインピッチ化に対応し易く、
測定用ピンプローブの位置決めが容易で、リードピンと
対応するパターンとの導通チェックを容易に行なえるよ
うにし、検査時間の短縮化を可能にする。 【解決手段】 パターン列１４を構成する各パターン１
６に接触するように抵抗棒２０を押し当て、抵抗棒２０
に直流電流を流し、各リードピン１２に測定用ピンプロ
ーブを接触して各リードピン１２の電位を測定し、各リ
ードピン１２と対応する各パターン１６との間の導通状
態をチェックし、抵抗棒２０に流れる電流を止め、各導
通チェックにより、各リードピン１２と対応するパター
ン１６の間の全ての導通を確認した後、各リードピン１
２毎に電極と各リードピン１２の間の静電容量を測定す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はインサーキットテス
タを用いて行なうＰＧＡ型半導体パッケージ、液晶パッ
ケージ等の一面電極、反対面リードピン・パターン配置
型パッケージの良否判定方法並びに抵抗棒に関する。

【０００２】

【従来の技術】従来、実装基板即ち多数の電子部品等を
装着し、半田付けしたプリント基板はインサーキットテ
スタを用いて、その基板の必要な測定点に適宜プローブ
の先端を接触させ、それ等の各部品の有無を電気的に検
出し、或いは各部品の特性値等を電気的に測定して基板
の良否の判定を行っている。この種のインサーキットテ
スタには被検査基板を載せる測定台上に検査治具たるフ
ィクスチュアー（ピンボード）を設置するピンボード方
式のものと、被検査基板を載せる測定台上にＸ−Ｙユニ
ット等を設置するＸ−Ｙ方式のものとがある。

【０００３】そして、ピンボード方式ではボードに被検
査基板の測定点の数に等しい数のピンプローブを測定点
の位置に対応させて設け、被検査基板の上にフィクスチ
ュアーを載せることにより、各ピンプローブを各測定点
にそれぞれ接触する。一方、Ｘ−Ｙ方式ではＸ軸方向に
可動するアームの上にＹ軸方向に可動するＺ軸ユニット
を備え、そのＺ軸ユニットで１本のピンプローブをＺ軸
方向に可動可能に支持し、Ｘ−Ｙユニットを制御するこ
とにより、そのピンプローブを基板の上方からＸ軸、Ｙ
軸、Ｚ軸方向にそれぞれ適宜移動して、予め設定した各
測定点に順次接触する。それ故、ピンボード方式のもの
は多量の同一被検査基板の測定に適するのに対し、Ｘ−
Ｙ方式のものは多品種少量の被検査基板の測定に適す
る。

【０００４】これ等の方式によるインサーキットテスタ
を用いて、図４、５に示すような上面にグランド又は電
源電極１０を設け、下面の周辺部に多数のリードピン１
２を分散配置し、更に中央部に各パターン列１４を方形
状に並べて２組配置して設け、それ等の各リードピン１
２と各パターン１６をほぼ１対１に接続したパッケー
ジ、例えばＰＧＡ型半導体パッケージ１８の良否を判定
する場合、各パターン１６毎にグランド電極１０と各パ
ターン１６の間の静電容量をそれぞれ測定し、その結果
を良品の対応する静電容量とそれぞれ比較することによ
って、そのＰＧＡ型半導体パッケージ１８の良否の判定
を行なっている。因みに、各パターン１６の大部分はセ
ラミック等の材料中に埋設されており、それ等の形状、
厚み、グランド電極１０との距離等は不明である。

【０００５】

【発明が解決しようとする課題】しかしながら、このよ
うなＰＧＡ型半導体パッケージ１８では各パターン列１
４を構成する各パターン１６がファインピッチで並んで
いるため、測定用ピンプローブを各パターン１６に接触
させる際、高精度の位置決めを必要とするので問題があ
る。しかも、リードピン１２と対応するパターン１６と
の接続が切断している場合、そのチェックは難しい。何
故なら、リードピン１２とパターン１６との接続がリー
ドピン１２の近くで切断していると、他に問題がなけれ
ば、測定した静電容量を良品のものと比較しても余り変
化がでないからである。なお、Ｘ−Ｙ方式インサーキッ
トテスタによって測定を行なうと、各パターン１６に測
定用ピンプローブを順次接触させながら移動して各静電
容量の測定を行なうため、当然検査時間が長くなる。

【０００６】本発明はこのような従来の問題点に着目し
てなされたものであり、第１にパターンのファインピッ
チに対応し易く、測定用ピンプローブの位置決めが容易
で、リードピンと対応するパターンとの導通チェックを
簡単に行なうことができる、検査時間の短縮化が可能な
一面電極、反対面リードピン・パターン配置型パッケー
ジのインサーキットテスタによる良否判定方法を提供す
ることを目的とする。又、第２に一面電極、反対面リー
ドピン・パターン配置型パッケージのインサーキットテ
スタによる良否判定方法に使用するのに好適な抵抗棒を
提供することを目的とする。

【０００７】

【課題を解決するための手段】上記目的を達成するため
に、本発明による第１目的対応の一面電極、反対面リー
ドピン・パターン配置型パッケージのインサーキットテ
スタによる良否判定方法では一面に電極を設け、反対面
に多数のリードピンとパターン列を配設し、それ等の各
リードピンと各パターンとをほぼ１対１に接続してなる
パッケージの静電容量をインサーキットテスタによって
測定し、その測定結果からパッケージの良品を判定す
る。

【０００８】その際、パターン列を構成する各パターン
に接触するように抵抗棒を押し当て、その抵抗棒に直流
電流を流し、各リードピンに測定用ピンプローブを接触
して各リードピンの電位をそれぞれ測定し、それ等の各
リードピンと対応するパターン間の導通状態をそれぞれ
チェックし、その抵抗棒に流れる電流を止め、それ等の
各導通チェックにより各リードピンと対応するパターン
の全ての導通を確認した後、各リードピン毎に電極と各
リードピン間の静電容量の測定をそれぞれ行なう。

【０００９】又、第２目的対応の抵抗棒は弾力性を有す
る抵抗率の大きな導電体から構成する。

【００１０】

【発明の実施の形態】以下添付図面に基づいて、本発明
の実施の形態を説明する。図１は本発明を適用したピン
ボード方式インサーキットテスタによるＰＧＡ型半導体
パッケージの良否判定時における下面側を上に向けた各
パターン列に対する各抵抗棒の配置状態を示す平面図で
ある。図中、２０が抵抗棒、２２がその両端に直流電圧
を印加する電源である。この抵抗棒２０には導電性ゴム
等のような弾力性を有する抵抗率の大きな導電体を用い
る。それ故、後述する各リードピン１２の電位測定に好
都合なように抵抗棒２０に加える電圧値を大きくして
も、発熱量を小さく押えることができ、検査の対象とな
るＰＧＡ型半導体パッケージ１８を損傷することがな
い。

【００１１】このようなＰＧＡ型半導体パッケージ１８
のピンボード方式インサーキットテスタによる良否判定
時には、先ず測定台上にパッケージ１８を載せ、その下
面を上に向けて固定する。そして、各パターン列１４毎
に対応する抵抗棒２０をそれぞれ下降させ、そのパター
ン列１４を構成する各パターン１６に全て良好に接触す
るようにそれぞれ押し当てる。その後、各抵抗棒２０に
直流電流を流す。すると、図２に示すように隣接するパ
ターン１６の間がいずれも離れており、間隔Ｌがあるた
め、隣接するパターン１６の間でいずれも電圧降下が生
じ、Ｖ＝Ｉρ・Ｌ／Ａの電位差ができる。但し、ρは抵
抗棒２０の抵抗率、Ａはその断面積、Ｉはそこに流れる
電流である。

【００１２】このようにして、全てのパターン１６にそ
れぞれ違った電位を与えておく。そこで、図３に示すよ
うにパッケージ１８に対し、その上方から矢印方向にピ
ンボードを下降し、各測定用ピンプローブの先端部２４
を対応するリードピン１２にそれぞれ押し当てる。する
と、隣接するパターン１６の間隔はかなり狭いが、隣接
するリードピン１２の間隔は広いので、高精度の位置決
めを必要とせずに、各リードピン１２の電位をそれぞれ
測定できる。なお、検査治具としてピンボードのボード
に各抵抗棒２０を配置して備え付け、その検査治具をエ
アシリンダのピストンロッドの先端部に取り付ける等す
ると、全ての測定用ピンプローブと抵抗棒２０とを同時
に上下動できて好ましくなる。

【００１３】このような各リードピン１２の電位測定時
に、リードピン１２と対応するパターン１６とが切断し
ていれば、そのリードピン１２の電位は当然０になる。
なお、リードピン１２と対応するパターン１６との切断
はリードピン１２の近くで発生し易い。それ故、各リー
ドピン１２の電位を測定すれば、各リードピン１２と対
応するパターン１６の間の導通状態をそれぞれチェック
できる。その後、抵抗棒２０に流れる電流を止める。因
みに、ＰＧＡ型半導体パッケージには通常使用しないリ
ードピンも配設してあり、そのリードピンと接続するパ
ターンを増設可能にしてある。

【００１４】各導通チェックにより各リードピン１２と
対応するパターン１６とが全て導通していることを確認
した後、パッケージ１８のグランド電極１０に測定用ピ
ンプローブ（図示なし）を押し当てる。そして、交流電
圧を印加して各リードピン１２毎にグランド電極１０と
各リードピン１２の間の静電容量をそれぞれ測定する。
なお、一度に測定用ピンプローブを全てのリードピン１
２に当てて、各リードピン１２の電位の測定と静電容量
の測定を行なえば、いずれも瞬時に検査を行なえるた
め、検査時間を短縮できる。

【００１５】このようにして、グランド電極１０と各リ
ードピン１２の間の静電容量を測定した後、その測定結
果を良品の対応する静電容量とそれぞれ比較し、検査の
対象となっているＰＧＡ型半導体パッケージ１８の良否
を判定する。そして、導通状態も良く、静電容量も良け
れば良品と決定する。

【００１６】なお、上記実施の形態では本発明をＰＧＡ
型半導体パッケージに適用する場合について説明した
が、他の一面電極、反対面リードピン・パターン配置型
パッケージであるＢＧＡ型半導体パッケージ、液晶パッ
ケージ等についても当然適用できる。又、上記実施の形
態では本発明をピンボード方式インサーキットテスタに
適用した場合について説明したが、Ｘ−Ｙ方式インサー
キットテスタにも当然適用することができる。

【００１７】

【発明の効果】以上説明した本発明によれば、請求項１
記載の発明では測定用ピンプローブを配置間隔の広いリ
ードピンに接触し、抵抗棒をパターン列を構成する配置
間隔の狭い各パターンに接触するため、測定用ピンプロ
ーブの位置決めが容易となり、パターンのファインピッ
チ化に対応できる。そして、抵抗棒に直流電流を流し、
各リードピンの電位をそれぞれ測定することにより、各
リードピンと対応するパターン間の導通状態をチェック
し、パッケージの切断による不良を検出できる。しか
も、ピンボード方式インサーキットテスタによると、一
度に測定用ピンプローブを全ての測定用ピンプローブに
当てて、各リードピンの電位の測定と静電容量の測定等
を行なえるため、検査時間を短縮できる。

【００１８】又、請求項２記載の発明では抵抗棒とし
て、弾力性を有する抵抗率の大きな導電体を用いるた
め、その抵抗棒をパターン列を構成する全てのパターン
に良好に接触させることができ、その抵抗棒に印加する
電圧値を大きくして隣接するパターン間の電位差を大き
くし、発熱量を少なく押えることができる。それ故、各
リードピンの電位測定に好都合となり、パッケージを損
傷することがない。

【図面の簡単な説明】

【図１】本発明を適用したピンボード方式インサーキッ
トテスタによるＰＧＡ型半導体パッケージの良否判定時
における下面側を上に向けた各パターン列に対する各抵
抗棒の配置状態を示す平面図である。

【図２】同ＰＧＡ型半導体パッケージの良否判定時にお
ける１パターン列に対する１抵抗棒の配置状態を示す拡
大平面図である。

【図３】同ＰＧＡ型半導体パッケージの良否判定時にお
けるＰＧＡ型半導体パッケージの各リードピンとピンボ
ードに備えた各測定用ピンプローブ先端部との対応関係
を示す側面図である。

【図４】ＰＧＡ型半導体パッケージの平面図である。

【図５】ＰＧＡ型半導体パッケージの底面図である。

【符号の説明】

１０…グランド電極 １２…リードピン １４…パター
ン列 １６…パターン １８…ＰＧＡ型半導体パッケージ ２０…抵抗棒 ２２
…直流電源 ２４…測定用ピンプローブ先端部

Claims (2)

【特許請求の範囲】
1. 【請求項１】 一面に電極を設け、反対面に多数のリー
   ドピンとパターン列を配設し、それ等の各リードピンと
   各パターンとをほぼ１対１に接続してなるパッケージの
   静電容量をインサーキットテスタによって測定し、その
   測定結果からパッケージの良否を判定する一面電極、反
   対面リードピン・パターン配置型パッケージのインサー
   キットテスタによる良否判定方法において、上記パター
   ン列を構成する各パターンに接触するように抵抗棒を押
   し当て、その抵抗棒に直流電流を流し、各リードピンに
   測定用ピンプローブを接触して各リードピンの電位をそ
   れぞれ測定し、それ等の各リードピンと対応するパター
   ン間の導通状態をそれぞれチェックし、その抵抗棒に流
   れる電流を止め、それ等の各導通チェックにより各リー
   ドピンと対応するパターンの全ての導通を確認した後、
   各リードピン毎に電極と各リードピン間の静電容量をそ
   れぞれ測定することを特徴とする一面電極、反対面リー
   ドピン・パターン配置型パッケージのインサーキットテ
   スタによる良否判定方法。
2. 【請求項２】 弾力性を有する抵抗率の大きな導電体か
   らなることを特徴とする抵抗棒。