JPH1010185A - 一面電極、反対面リードピン・パターン配置型パッケージのインサーキットテスタによる良否判定方法並びに抵抗棒 - Google Patents
一面電極、反対面リードピン・パターン配置型パッケージのインサーキットテスタによる良否判定方法並びに抵抗棒Info
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- JPH1010185A JPH1010185A JP8181469A JP18146996A JPH1010185A JP H1010185 A JPH1010185 A JP H1010185A JP 8181469 A JP8181469 A JP 8181469A JP 18146996 A JP18146996 A JP 18146996A JP H1010185 A JPH1010185 A JP H1010185A
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- pattern
- pin
- lead
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- Measuring Leads Or Probes (AREA)
- Testing Of Short-Circuits, Discontinuities, Leakage, Or Incorrect Line Connections (AREA)
Abstract
(57)【要約】
【課題】 パターンのファインピッチ化に対応し易く、
測定用ピンプローブの位置決めが容易で、リードピンと
対応するパターンとの導通チェックを容易に行なえるよ
うにし、検査時間の短縮化を可能にする。 【解決手段】 パターン列14を構成する各パターン1
6に接触するように抵抗棒20を押し当て、抵抗棒20
に直流電流を流し、各リードピン12に測定用ピンプロ
ーブを接触して各リードピン12の電位を測定し、各リ
ードピン12と対応する各パターン16との間の導通状
態をチェックし、抵抗棒20に流れる電流を止め、各導
通チェックにより、各リードピン12と対応するパター
ン16の間の全ての導通を確認した後、各リードピン1
2毎に電極と各リードピン12の間の静電容量を測定す
る。
測定用ピンプローブの位置決めが容易で、リードピンと
対応するパターンとの導通チェックを容易に行なえるよ
うにし、検査時間の短縮化を可能にする。 【解決手段】 パターン列14を構成する各パターン1
6に接触するように抵抗棒20を押し当て、抵抗棒20
に直流電流を流し、各リードピン12に測定用ピンプロ
ーブを接触して各リードピン12の電位を測定し、各リ
ードピン12と対応する各パターン16との間の導通状
態をチェックし、抵抗棒20に流れる電流を止め、各導
通チェックにより、各リードピン12と対応するパター
ン16の間の全ての導通を確認した後、各リードピン1
2毎に電極と各リードピン12の間の静電容量を測定す
る。
Description
【0001】
【発明の属する技術分野】本発明はインサーキットテス
タを用いて行なうPGA型半導体パッケージ、液晶パッ
ケージ等の一面電極、反対面リードピン・パターン配置
型パッケージの良否判定方法並びに抵抗棒に関する。
タを用いて行なうPGA型半導体パッケージ、液晶パッ
ケージ等の一面電極、反対面リードピン・パターン配置
型パッケージの良否判定方法並びに抵抗棒に関する。
【0002】
【従来の技術】従来、実装基板即ち多数の電子部品等を
装着し、半田付けしたプリント基板はインサーキットテ
スタを用いて、その基板の必要な測定点に適宜プローブ
の先端を接触させ、それ等の各部品の有無を電気的に検
出し、或いは各部品の特性値等を電気的に測定して基板
の良否の判定を行っている。この種のインサーキットテ
スタには被検査基板を載せる測定台上に検査治具たるフ
ィクスチュアー(ピンボード)を設置するピンボード方
式のものと、被検査基板を載せる測定台上にX−Yユニ
ット等を設置するX−Y方式のものとがある。
装着し、半田付けしたプリント基板はインサーキットテ
スタを用いて、その基板の必要な測定点に適宜プローブ
の先端を接触させ、それ等の各部品の有無を電気的に検
出し、或いは各部品の特性値等を電気的に測定して基板
の良否の判定を行っている。この種のインサーキットテ
スタには被検査基板を載せる測定台上に検査治具たるフ
ィクスチュアー(ピンボード)を設置するピンボード方
式のものと、被検査基板を載せる測定台上にX−Yユニ
ット等を設置するX−Y方式のものとがある。
【0003】そして、ピンボード方式ではボードに被検
査基板の測定点の数に等しい数のピンプローブを測定点
の位置に対応させて設け、被検査基板の上にフィクスチ
ュアーを載せることにより、各ピンプローブを各測定点
にそれぞれ接触する。一方、X−Y方式ではX軸方向に
可動するアームの上にY軸方向に可動するZ軸ユニット
を備え、そのZ軸ユニットで1本のピンプローブをZ軸
方向に可動可能に支持し、X−Yユニットを制御するこ
とにより、そのピンプローブを基板の上方からX軸、Y
軸、Z軸方向にそれぞれ適宜移動して、予め設定した各
測定点に順次接触する。それ故、ピンボード方式のもの
は多量の同一被検査基板の測定に適するのに対し、X−
Y方式のものは多品種少量の被検査基板の測定に適す
る。
査基板の測定点の数に等しい数のピンプローブを測定点
の位置に対応させて設け、被検査基板の上にフィクスチ
ュアーを載せることにより、各ピンプローブを各測定点
にそれぞれ接触する。一方、X−Y方式ではX軸方向に
可動するアームの上にY軸方向に可動するZ軸ユニット
を備え、そのZ軸ユニットで1本のピンプローブをZ軸
方向に可動可能に支持し、X−Yユニットを制御するこ
とにより、そのピンプローブを基板の上方からX軸、Y
軸、Z軸方向にそれぞれ適宜移動して、予め設定した各
測定点に順次接触する。それ故、ピンボード方式のもの
は多量の同一被検査基板の測定に適するのに対し、X−
Y方式のものは多品種少量の被検査基板の測定に適す
る。
【0004】これ等の方式によるインサーキットテスタ
を用いて、図4、5に示すような上面にグランド又は電
源電極10を設け、下面の周辺部に多数のリードピン1
2を分散配置し、更に中央部に各パターン列14を方形
状に並べて2組配置して設け、それ等の各リードピン1
2と各パターン16をほぼ1対1に接続したパッケー
ジ、例えばPGA型半導体パッケージ18の良否を判定
する場合、各パターン16毎にグランド電極10と各パ
ターン16の間の静電容量をそれぞれ測定し、その結果
を良品の対応する静電容量とそれぞれ比較することによ
って、そのPGA型半導体パッケージ18の良否の判定
を行なっている。因みに、各パターン16の大部分はセ
ラミック等の材料中に埋設されており、それ等の形状、
厚み、グランド電極10との距離等は不明である。
を用いて、図4、5に示すような上面にグランド又は電
源電極10を設け、下面の周辺部に多数のリードピン1
2を分散配置し、更に中央部に各パターン列14を方形
状に並べて2組配置して設け、それ等の各リードピン1
2と各パターン16をほぼ1対1に接続したパッケー
ジ、例えばPGA型半導体パッケージ18の良否を判定
する場合、各パターン16毎にグランド電極10と各パ
ターン16の間の静電容量をそれぞれ測定し、その結果
を良品の対応する静電容量とそれぞれ比較することによ
って、そのPGA型半導体パッケージ18の良否の判定
を行なっている。因みに、各パターン16の大部分はセ
ラミック等の材料中に埋設されており、それ等の形状、
厚み、グランド電極10との距離等は不明である。
【0005】
【発明が解決しようとする課題】しかしながら、このよ
うなPGA型半導体パッケージ18では各パターン列1
4を構成する各パターン16がファインピッチで並んで
いるため、測定用ピンプローブを各パターン16に接触
させる際、高精度の位置決めを必要とするので問題があ
る。しかも、リードピン12と対応するパターン16と
の接続が切断している場合、そのチェックは難しい。何
故なら、リードピン12とパターン16との接続がリー
ドピン12の近くで切断していると、他に問題がなけれ
ば、測定した静電容量を良品のものと比較しても余り変
化がでないからである。なお、X−Y方式インサーキッ
トテスタによって測定を行なうと、各パターン16に測
定用ピンプローブを順次接触させながら移動して各静電
容量の測定を行なうため、当然検査時間が長くなる。
うなPGA型半導体パッケージ18では各パターン列1
4を構成する各パターン16がファインピッチで並んで
いるため、測定用ピンプローブを各パターン16に接触
させる際、高精度の位置決めを必要とするので問題があ
る。しかも、リードピン12と対応するパターン16と
の接続が切断している場合、そのチェックは難しい。何
故なら、リードピン12とパターン16との接続がリー
ドピン12の近くで切断していると、他に問題がなけれ
ば、測定した静電容量を良品のものと比較しても余り変
化がでないからである。なお、X−Y方式インサーキッ
トテスタによって測定を行なうと、各パターン16に測
定用ピンプローブを順次接触させながら移動して各静電
容量の測定を行なうため、当然検査時間が長くなる。
【0006】本発明はこのような従来の問題点に着目し
てなされたものであり、第1にパターンのファインピッ
チに対応し易く、測定用ピンプローブの位置決めが容易
で、リードピンと対応するパターンとの導通チェックを
簡単に行なうことができる、検査時間の短縮化が可能な
一面電極、反対面リードピン・パターン配置型パッケー
ジのインサーキットテスタによる良否判定方法を提供す
ることを目的とする。又、第2に一面電極、反対面リー
ドピン・パターン配置型パッケージのインサーキットテ
スタによる良否判定方法に使用するのに好適な抵抗棒を
提供することを目的とする。
てなされたものであり、第1にパターンのファインピッ
チに対応し易く、測定用ピンプローブの位置決めが容易
で、リードピンと対応するパターンとの導通チェックを
簡単に行なうことができる、検査時間の短縮化が可能な
一面電極、反対面リードピン・パターン配置型パッケー
ジのインサーキットテスタによる良否判定方法を提供す
ることを目的とする。又、第2に一面電極、反対面リー
ドピン・パターン配置型パッケージのインサーキットテ
スタによる良否判定方法に使用するのに好適な抵抗棒を
提供することを目的とする。
【0007】
【課題を解決するための手段】上記目的を達成するため
に、本発明による第1目的対応の一面電極、反対面リー
ドピン・パターン配置型パッケージのインサーキットテ
スタによる良否判定方法では一面に電極を設け、反対面
に多数のリードピンとパターン列を配設し、それ等の各
リードピンと各パターンとをほぼ1対1に接続してなる
パッケージの静電容量をインサーキットテスタによって
測定し、その測定結果からパッケージの良品を判定す
る。
に、本発明による第1目的対応の一面電極、反対面リー
ドピン・パターン配置型パッケージのインサーキットテ
スタによる良否判定方法では一面に電極を設け、反対面
に多数のリードピンとパターン列を配設し、それ等の各
リードピンと各パターンとをほぼ1対1に接続してなる
パッケージの静電容量をインサーキットテスタによって
測定し、その測定結果からパッケージの良品を判定す
る。
【0008】その際、パターン列を構成する各パターン
に接触するように抵抗棒を押し当て、その抵抗棒に直流
電流を流し、各リードピンに測定用ピンプローブを接触
して各リードピンの電位をそれぞれ測定し、それ等の各
リードピンと対応するパターン間の導通状態をそれぞれ
チェックし、その抵抗棒に流れる電流を止め、それ等の
各導通チェックにより各リードピンと対応するパターン
の全ての導通を確認した後、各リードピン毎に電極と各
リードピン間の静電容量の測定をそれぞれ行なう。
に接触するように抵抗棒を押し当て、その抵抗棒に直流
電流を流し、各リードピンに測定用ピンプローブを接触
して各リードピンの電位をそれぞれ測定し、それ等の各
リードピンと対応するパターン間の導通状態をそれぞれ
チェックし、その抵抗棒に流れる電流を止め、それ等の
各導通チェックにより各リードピンと対応するパターン
の全ての導通を確認した後、各リードピン毎に電極と各
リードピン間の静電容量の測定をそれぞれ行なう。
【0009】又、第2目的対応の抵抗棒は弾力性を有す
る抵抗率の大きな導電体から構成する。
る抵抗率の大きな導電体から構成する。
【0010】
【発明の実施の形態】以下添付図面に基づいて、本発明
の実施の形態を説明する。図1は本発明を適用したピン
ボード方式インサーキットテスタによるPGA型半導体
パッケージの良否判定時における下面側を上に向けた各
パターン列に対する各抵抗棒の配置状態を示す平面図で
ある。図中、20が抵抗棒、22がその両端に直流電圧
を印加する電源である。この抵抗棒20には導電性ゴム
等のような弾力性を有する抵抗率の大きな導電体を用い
る。それ故、後述する各リードピン12の電位測定に好
都合なように抵抗棒20に加える電圧値を大きくして
も、発熱量を小さく押えることができ、検査の対象とな
るPGA型半導体パッケージ18を損傷することがな
い。
の実施の形態を説明する。図1は本発明を適用したピン
ボード方式インサーキットテスタによるPGA型半導体
パッケージの良否判定時における下面側を上に向けた各
パターン列に対する各抵抗棒の配置状態を示す平面図で
ある。図中、20が抵抗棒、22がその両端に直流電圧
を印加する電源である。この抵抗棒20には導電性ゴム
等のような弾力性を有する抵抗率の大きな導電体を用い
る。それ故、後述する各リードピン12の電位測定に好
都合なように抵抗棒20に加える電圧値を大きくして
も、発熱量を小さく押えることができ、検査の対象とな
るPGA型半導体パッケージ18を損傷することがな
い。
【0011】このようなPGA型半導体パッケージ18
のピンボード方式インサーキットテスタによる良否判定
時には、先ず測定台上にパッケージ18を載せ、その下
面を上に向けて固定する。そして、各パターン列14毎
に対応する抵抗棒20をそれぞれ下降させ、そのパター
ン列14を構成する各パターン16に全て良好に接触す
るようにそれぞれ押し当てる。その後、各抵抗棒20に
直流電流を流す。すると、図2に示すように隣接するパ
ターン16の間がいずれも離れており、間隔Lがあるた
め、隣接するパターン16の間でいずれも電圧降下が生
じ、V=Iρ・L/Aの電位差ができる。但し、ρは抵
抗棒20の抵抗率、Aはその断面積、Iはそこに流れる
電流である。
のピンボード方式インサーキットテスタによる良否判定
時には、先ず測定台上にパッケージ18を載せ、その下
面を上に向けて固定する。そして、各パターン列14毎
に対応する抵抗棒20をそれぞれ下降させ、そのパター
ン列14を構成する各パターン16に全て良好に接触す
るようにそれぞれ押し当てる。その後、各抵抗棒20に
直流電流を流す。すると、図2に示すように隣接するパ
ターン16の間がいずれも離れており、間隔Lがあるた
め、隣接するパターン16の間でいずれも電圧降下が生
じ、V=Iρ・L/Aの電位差ができる。但し、ρは抵
抗棒20の抵抗率、Aはその断面積、Iはそこに流れる
電流である。
【0012】このようにして、全てのパターン16にそ
れぞれ違った電位を与えておく。そこで、図3に示すよ
うにパッケージ18に対し、その上方から矢印方向にピ
ンボードを下降し、各測定用ピンプローブの先端部24
を対応するリードピン12にそれぞれ押し当てる。する
と、隣接するパターン16の間隔はかなり狭いが、隣接
するリードピン12の間隔は広いので、高精度の位置決
めを必要とせずに、各リードピン12の電位をそれぞれ
測定できる。なお、検査治具としてピンボードのボード
に各抵抗棒20を配置して備え付け、その検査治具をエ
アシリンダのピストンロッドの先端部に取り付ける等す
ると、全ての測定用ピンプローブと抵抗棒20とを同時
に上下動できて好ましくなる。
れぞれ違った電位を与えておく。そこで、図3に示すよ
うにパッケージ18に対し、その上方から矢印方向にピ
ンボードを下降し、各測定用ピンプローブの先端部24
を対応するリードピン12にそれぞれ押し当てる。する
と、隣接するパターン16の間隔はかなり狭いが、隣接
するリードピン12の間隔は広いので、高精度の位置決
めを必要とせずに、各リードピン12の電位をそれぞれ
測定できる。なお、検査治具としてピンボードのボード
に各抵抗棒20を配置して備え付け、その検査治具をエ
アシリンダのピストンロッドの先端部に取り付ける等す
ると、全ての測定用ピンプローブと抵抗棒20とを同時
に上下動できて好ましくなる。
【0013】このような各リードピン12の電位測定時
に、リードピン12と対応するパターン16とが切断し
ていれば、そのリードピン12の電位は当然0になる。
なお、リードピン12と対応するパターン16との切断
はリードピン12の近くで発生し易い。それ故、各リー
ドピン12の電位を測定すれば、各リードピン12と対
応するパターン16の間の導通状態をそれぞれチェック
できる。その後、抵抗棒20に流れる電流を止める。因
みに、PGA型半導体パッケージには通常使用しないリ
ードピンも配設してあり、そのリードピンと接続するパ
ターンを増設可能にしてある。
に、リードピン12と対応するパターン16とが切断し
ていれば、そのリードピン12の電位は当然0になる。
なお、リードピン12と対応するパターン16との切断
はリードピン12の近くで発生し易い。それ故、各リー
ドピン12の電位を測定すれば、各リードピン12と対
応するパターン16の間の導通状態をそれぞれチェック
できる。その後、抵抗棒20に流れる電流を止める。因
みに、PGA型半導体パッケージには通常使用しないリ
ードピンも配設してあり、そのリードピンと接続するパ
ターンを増設可能にしてある。
【0014】各導通チェックにより各リードピン12と
対応するパターン16とが全て導通していることを確認
した後、パッケージ18のグランド電極10に測定用ピ
ンプローブ(図示なし)を押し当てる。そして、交流電
圧を印加して各リードピン12毎にグランド電極10と
各リードピン12の間の静電容量をそれぞれ測定する。
なお、一度に測定用ピンプローブを全てのリードピン1
2に当てて、各リードピン12の電位の測定と静電容量
の測定を行なえば、いずれも瞬時に検査を行なえるた
め、検査時間を短縮できる。
対応するパターン16とが全て導通していることを確認
した後、パッケージ18のグランド電極10に測定用ピ
ンプローブ(図示なし)を押し当てる。そして、交流電
圧を印加して各リードピン12毎にグランド電極10と
各リードピン12の間の静電容量をそれぞれ測定する。
なお、一度に測定用ピンプローブを全てのリードピン1
2に当てて、各リードピン12の電位の測定と静電容量
の測定を行なえば、いずれも瞬時に検査を行なえるた
め、検査時間を短縮できる。
【0015】このようにして、グランド電極10と各リ
ードピン12の間の静電容量を測定した後、その測定結
果を良品の対応する静電容量とそれぞれ比較し、検査の
対象となっているPGA型半導体パッケージ18の良否
を判定する。そして、導通状態も良く、静電容量も良け
れば良品と決定する。
ードピン12の間の静電容量を測定した後、その測定結
果を良品の対応する静電容量とそれぞれ比較し、検査の
対象となっているPGA型半導体パッケージ18の良否
を判定する。そして、導通状態も良く、静電容量も良け
れば良品と決定する。
【0016】なお、上記実施の形態では本発明をPGA
型半導体パッケージに適用する場合について説明した
が、他の一面電極、反対面リードピン・パターン配置型
パッケージであるBGA型半導体パッケージ、液晶パッ
ケージ等についても当然適用できる。又、上記実施の形
態では本発明をピンボード方式インサーキットテスタに
適用した場合について説明したが、X−Y方式インサー
キットテスタにも当然適用することができる。
型半導体パッケージに適用する場合について説明した
が、他の一面電極、反対面リードピン・パターン配置型
パッケージであるBGA型半導体パッケージ、液晶パッ
ケージ等についても当然適用できる。又、上記実施の形
態では本発明をピンボード方式インサーキットテスタに
適用した場合について説明したが、X−Y方式インサー
キットテスタにも当然適用することができる。
【0017】
【発明の効果】以上説明した本発明によれば、請求項1
記載の発明では測定用ピンプローブを配置間隔の広いリ
ードピンに接触し、抵抗棒をパターン列を構成する配置
間隔の狭い各パターンに接触するため、測定用ピンプロ
ーブの位置決めが容易となり、パターンのファインピッ
チ化に対応できる。そして、抵抗棒に直流電流を流し、
各リードピンの電位をそれぞれ測定することにより、各
リードピンと対応するパターン間の導通状態をチェック
し、パッケージの切断による不良を検出できる。しか
も、ピンボード方式インサーキットテスタによると、一
度に測定用ピンプローブを全ての測定用ピンプローブに
当てて、各リードピンの電位の測定と静電容量の測定等
を行なえるため、検査時間を短縮できる。
記載の発明では測定用ピンプローブを配置間隔の広いリ
ードピンに接触し、抵抗棒をパターン列を構成する配置
間隔の狭い各パターンに接触するため、測定用ピンプロ
ーブの位置決めが容易となり、パターンのファインピッ
チ化に対応できる。そして、抵抗棒に直流電流を流し、
各リードピンの電位をそれぞれ測定することにより、各
リードピンと対応するパターン間の導通状態をチェック
し、パッケージの切断による不良を検出できる。しか
も、ピンボード方式インサーキットテスタによると、一
度に測定用ピンプローブを全ての測定用ピンプローブに
当てて、各リードピンの電位の測定と静電容量の測定等
を行なえるため、検査時間を短縮できる。
【0018】又、請求項2記載の発明では抵抗棒とし
て、弾力性を有する抵抗率の大きな導電体を用いるた
め、その抵抗棒をパターン列を構成する全てのパターン
に良好に接触させることができ、その抵抗棒に印加する
電圧値を大きくして隣接するパターン間の電位差を大き
くし、発熱量を少なく押えることができる。それ故、各
リードピンの電位測定に好都合となり、パッケージを損
傷することがない。
て、弾力性を有する抵抗率の大きな導電体を用いるた
め、その抵抗棒をパターン列を構成する全てのパターン
に良好に接触させることができ、その抵抗棒に印加する
電圧値を大きくして隣接するパターン間の電位差を大き
くし、発熱量を少なく押えることができる。それ故、各
リードピンの電位測定に好都合となり、パッケージを損
傷することがない。
【図1】本発明を適用したピンボード方式インサーキッ
トテスタによるPGA型半導体パッケージの良否判定時
における下面側を上に向けた各パターン列に対する各抵
抗棒の配置状態を示す平面図である。
トテスタによるPGA型半導体パッケージの良否判定時
における下面側を上に向けた各パターン列に対する各抵
抗棒の配置状態を示す平面図である。
【図2】同PGA型半導体パッケージの良否判定時にお
ける1パターン列に対する1抵抗棒の配置状態を示す拡
大平面図である。
ける1パターン列に対する1抵抗棒の配置状態を示す拡
大平面図である。
【図3】同PGA型半導体パッケージの良否判定時にお
けるPGA型半導体パッケージの各リードピンとピンボ
ードに備えた各測定用ピンプローブ先端部との対応関係
を示す側面図である。
けるPGA型半導体パッケージの各リードピンとピンボ
ードに備えた各測定用ピンプローブ先端部との対応関係
を示す側面図である。
【図4】PGA型半導体パッケージの平面図である。
【図5】PGA型半導体パッケージの底面図である。
10…グランド電極 12…リードピン 14…パター
ン列 16…パターン 18…PGA型半導体パッケージ 20…抵抗棒 22
…直流電源 24…測定用ピンプローブ先端部
ン列 16…パターン 18…PGA型半導体パッケージ 20…抵抗棒 22
…直流電源 24…測定用ピンプローブ先端部
Claims (2)
- 【請求項1】 一面に電極を設け、反対面に多数のリー
ドピンとパターン列を配設し、それ等の各リードピンと
各パターンとをほぼ1対1に接続してなるパッケージの
静電容量をインサーキットテスタによって測定し、その
測定結果からパッケージの良否を判定する一面電極、反
対面リードピン・パターン配置型パッケージのインサー
キットテスタによる良否判定方法において、上記パター
ン列を構成する各パターンに接触するように抵抗棒を押
し当て、その抵抗棒に直流電流を流し、各リードピンに
測定用ピンプローブを接触して各リードピンの電位をそ
れぞれ測定し、それ等の各リードピンと対応するパター
ン間の導通状態をそれぞれチェックし、その抵抗棒に流
れる電流を止め、それ等の各導通チェックにより各リー
ドピンと対応するパターンの全ての導通を確認した後、
各リードピン毎に電極と各リードピン間の静電容量をそ
れぞれ測定することを特徴とする一面電極、反対面リー
ドピン・パターン配置型パッケージのインサーキットテ
スタによる良否判定方法。 - 【請求項2】 弾力性を有する抵抗率の大きな導電体か
らなることを特徴とする抵抗棒。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8181469A JPH1010185A (ja) | 1996-06-21 | 1996-06-21 | 一面電極、反対面リードピン・パターン配置型パッケージのインサーキットテスタによる良否判定方法並びに抵抗棒 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8181469A JPH1010185A (ja) | 1996-06-21 | 1996-06-21 | 一面電極、反対面リードピン・パターン配置型パッケージのインサーキットテスタによる良否判定方法並びに抵抗棒 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH1010185A true JPH1010185A (ja) | 1998-01-16 |
Family
ID=16101307
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8181469A Pending JPH1010185A (ja) | 1996-06-21 | 1996-06-21 | 一面電極、反対面リードピン・パターン配置型パッケージのインサーキットテスタによる良否判定方法並びに抵抗棒 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH1010185A (ja) |
-
1996
- 1996-06-21 JP JP8181469A patent/JPH1010185A/ja active Pending
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