JPH0993097A - ノイズ除去回路装置 - Google Patents
ノイズ除去回路装置Info
- Publication number
- JPH0993097A JPH0993097A JP7268983A JP26898395A JPH0993097A JP H0993097 A JPH0993097 A JP H0993097A JP 7268983 A JP7268983 A JP 7268983A JP 26898395 A JP26898395 A JP 26898395A JP H0993097 A JPH0993097 A JP H0993097A
- Authority
- JP
- Japan
- Prior art keywords
- input
- output
- circuit
- data
- nth
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【課題】 両エッジ検出機能を正確に行うことの可能な
ノイズ除去回路装置を提供する。 【解決手段】 “H”信号決定部3と、“L”信号決定
部4と、セット/リセット型ラッチ5と、データ入力端
子1と、データ出力端子2とを備え、データ入力端子1
を“H”信号決定部3の入力と“L”信号決定部4の入
力とに接続し、“H”信号決定部3の出力をセット/リ
セット型ラッチ5のセット入力に、“L”信号決定部4
の出力をリセット入力にそれぞれ接続し、セット/リセ
ット型ラッチ5の出力をデータ出力端子に接続してノイ
ズ除去回路装置を構成する。
ノイズ除去回路装置を提供する。 【解決手段】 “H”信号決定部3と、“L”信号決定
部4と、セット/リセット型ラッチ5と、データ入力端
子1と、データ出力端子2とを備え、データ入力端子1
を“H”信号決定部3の入力と“L”信号決定部4の入
力とに接続し、“H”信号決定部3の出力をセット/リ
セット型ラッチ5のセット入力に、“L”信号決定部4
の出力をリセット入力にそれぞれ接続し、セット/リセ
ット型ラッチ5の出力をデータ出力端子に接続してノイ
ズ除去回路装置を構成する。
Description
【0001】
【発明の属する技術分野】この発明は、MOS集積回路
で構成された論理回路などに用いられるノイズ除去回路
装置に関する。
で構成された論理回路などに用いられるノイズ除去回路
装置に関する。
【0002】
【従来の技術】従来、ノイズ除去回路としては、例え
ば、湯山俊夫著「デジタルIC回路設計の基礎」(CQ
出版社1986年3月15日初版発行,第210 〜212 頁)に記
載されているようなシフトレジスタを使ったノイズ除去
回路がある。このシフトレジスタを用いたノイズ除去回
路は、図9に示すように、信号入力端子101 と、信号出
力端子102 と、クロック入力端子103 と、デュアル4ビ
ット・シフトレジスタ104と、インバータ回路105 と、
4入力NAND回路106 とで構成されており、デュアル
4ビット・シフトレジスタ104 は、図10に示すように、
4つのD型フリップフロップとインバータ回路とで構成
されている。
ば、湯山俊夫著「デジタルIC回路設計の基礎」(CQ
出版社1986年3月15日初版発行,第210 〜212 頁)に記
載されているようなシフトレジスタを使ったノイズ除去
回路がある。このシフトレジスタを用いたノイズ除去回
路は、図9に示すように、信号入力端子101 と、信号出
力端子102 と、クロック入力端子103 と、デュアル4ビ
ット・シフトレジスタ104と、インバータ回路105 と、
4入力NAND回路106 とで構成されており、デュアル
4ビット・シフトレジスタ104 は、図10に示すように、
4つのD型フリップフロップとインバータ回路とで構成
されている。
【0003】次に、このように構成されているノイズ除
去回路の動作について説明する。入力端子101 に入力信
号にチャタリング(ノイズ)があると、シフトレジスタ
104の出力は、“H”と“L”の間をばたつく。しかし
ノイズがおさまると、出力には“H”が連続的にでる。
したがって、“LHHH”というパターンによりノイズ
が終了したことを検出して、パルスを出力する。すなわ
ち、この従来のノイズ除去回路は、ノイズを除去しなが
ら、立ち上がりエッジを検出して微分パルスを出力する
機能をもっており、この動作を説明するためのタイミン
グチャートを図11に示す。
去回路の動作について説明する。入力端子101 に入力信
号にチャタリング(ノイズ)があると、シフトレジスタ
104の出力は、“H”と“L”の間をばたつく。しかし
ノイズがおさまると、出力には“H”が連続的にでる。
したがって、“LHHH”というパターンによりノイズ
が終了したことを検出して、パルスを出力する。すなわ
ち、この従来のノイズ除去回路は、ノイズを除去しなが
ら、立ち上がりエッジを検出して微分パルスを出力する
機能をもっており、この動作を説明するためのタイミン
グチャートを図11に示す。
【0004】また、従来のノイズ除去回路としては、上
記同一文献の第206 〜207 頁に記載されている図12に示
すようなワンショット・マルチバイブレータを用いた構
成のものがある。図12において、111 は信号入力端子、
112 は信号出力端子、113 は2入力AND回路、114 は
ワンショット・マルチバイブレータで、トリガ入力の立
ち下がりによって“L”パルスを出力するタイプで構成
されている。このように構成されているノイズ除去回路
においては、ノイズ発生時間に比べてパルス幅が十分に
なるように、ワンショット・マルチバイブレータの時定
数を選ぶことにより、図13に示すように入力aに対して
殆ど遅延のないノイズが除去された出力cが得られるよ
うになっている。
記同一文献の第206 〜207 頁に記載されている図12に示
すようなワンショット・マルチバイブレータを用いた構
成のものがある。図12において、111 は信号入力端子、
112 は信号出力端子、113 は2入力AND回路、114 は
ワンショット・マルチバイブレータで、トリガ入力の立
ち下がりによって“L”パルスを出力するタイプで構成
されている。このように構成されているノイズ除去回路
においては、ノイズ発生時間に比べてパルス幅が十分に
なるように、ワンショット・マルチバイブレータの時定
数を選ぶことにより、図13に示すように入力aに対して
殆ど遅延のないノイズが除去された出力cが得られるよ
うになっている。
【0005】
【発明が解決しようとする課題】ところで、上記従来の
ノイズ除去回路には、両エッジ検出に際して誤動作をし
てしまうという共通の欠点がある。すなわち、図9に示
したシフトレジスタを用いたノイズ除去回路を利用した
両エッジ検出回路は、図14に示すような構成となる。図
14において、201 は入力端子、202 はサンプルホールド
・クロック入力端子、203 は出力端子、204 〜207 はD
型フリップフロップ、208,209 は4入力AND回路、21
0 は2入力OR回路である。次に、このように構成され
た両エッジ検出回路の動作を、図15の(A),(B)に
示したタイミングチャートに基づいて説明する。第1の
AND回路208 の出力端(e)点では立ち上がりエッジ
検出パルスを出力し、第2のAND回路209 の出力端
(f)点では立ち下がりエッジ検出パルスを出力する。
このときの正常動作を図15の(A)に示す。しかしなが
ら、入力信号安定時での外来ノイズによる信号の乱れに
対しては、図15の(B)に示すように動作し、OR回路
210 の出力端(g)点すなわち出力端子203 では、点線
で示すような誤パルスを発生してしまう。また、出力に
必要なパルス幅によって、サンプルホールド・クロック
の周波数が決定されるので、ノイズの発生時間が長い場
合、シフトレジスタの段数が比例的に増大してしまうと
いう欠点がある。
ノイズ除去回路には、両エッジ検出に際して誤動作をし
てしまうという共通の欠点がある。すなわち、図9に示
したシフトレジスタを用いたノイズ除去回路を利用した
両エッジ検出回路は、図14に示すような構成となる。図
14において、201 は入力端子、202 はサンプルホールド
・クロック入力端子、203 は出力端子、204 〜207 はD
型フリップフロップ、208,209 は4入力AND回路、21
0 は2入力OR回路である。次に、このように構成され
た両エッジ検出回路の動作を、図15の(A),(B)に
示したタイミングチャートに基づいて説明する。第1の
AND回路208 の出力端(e)点では立ち上がりエッジ
検出パルスを出力し、第2のAND回路209 の出力端
(f)点では立ち下がりエッジ検出パルスを出力する。
このときの正常動作を図15の(A)に示す。しかしなが
ら、入力信号安定時での外来ノイズによる信号の乱れに
対しては、図15の(B)に示すように動作し、OR回路
210 の出力端(g)点すなわち出力端子203 では、点線
で示すような誤パルスを発生してしまう。また、出力に
必要なパルス幅によって、サンプルホールド・クロック
の周波数が決定されるので、ノイズの発生時間が長い場
合、シフトレジスタの段数が比例的に増大してしまうと
いう欠点がある。
【0006】また、図12に示したワンショット・マルチ
バイブレータを用いたノイズ除去回路を利用した両エッ
ジ検出回路は、図16に示すように、図12に示したノイズ
除去回路の出力cに一般的な両エッジ検出回路を接続し
た構成となる。なお、図16において、301 はサンプルホ
ールド・クロック入力端子、302 は出力端子、303,304
はD型フリップフロップ、305 は排他的論理和回路であ
る。この場合においても、入力信号の立ち上がり時や入
力信号安定時における外来ノイズによる信号の乱れが発
生すると、図12の出力cにヒゲが発生する。そして稀に
次段のD型フリップフロップ303 にこのヒゲが取り込ま
れると、図17において点線で示すような誤パルスを発生
してしまう。また図12に示したノイズ除去回路における
ワンショット・マルチバイブレータの時定数は、ノイズ
の発生時間により外付けの抵抗とコンデンサによって調
整する必要がある。このためピン数・回路規模とも増大
するという欠点がある。
バイブレータを用いたノイズ除去回路を利用した両エッ
ジ検出回路は、図16に示すように、図12に示したノイズ
除去回路の出力cに一般的な両エッジ検出回路を接続し
た構成となる。なお、図16において、301 はサンプルホ
ールド・クロック入力端子、302 は出力端子、303,304
はD型フリップフロップ、305 は排他的論理和回路であ
る。この場合においても、入力信号の立ち上がり時や入
力信号安定時における外来ノイズによる信号の乱れが発
生すると、図12の出力cにヒゲが発生する。そして稀に
次段のD型フリップフロップ303 にこのヒゲが取り込ま
れると、図17において点線で示すような誤パルスを発生
してしまう。また図12に示したノイズ除去回路における
ワンショット・マルチバイブレータの時定数は、ノイズ
の発生時間により外付けの抵抗とコンデンサによって調
整する必要がある。このためピン数・回路規模とも増大
するという欠点がある。
【0007】本発明は、従来のノイズ除去回路における
上記問題点を解消するためになされたもので、請求項1
〜5記載の各発明の第1の目的は、両エッジ検出機能を
正確に行うことの可能なノイズ除去回路装置を提供する
ことである。また第2の目的は、ノイズの発生時間に応
じて簡単に対応できるノイズ除去回路装置を提供するこ
とである。更に第3の目的は、“H”決定条件及び
“L”決定条件以外では、前の入力状態を保持させヒゲ
が発生しないようにしたノイズ除去回路装置を提供する
ことである。また請求項4及び5の他の目的は、回路規
模の小さいノイズ除去回路装置を提供することである。
上記問題点を解消するためになされたもので、請求項1
〜5記載の各発明の第1の目的は、両エッジ検出機能を
正確に行うことの可能なノイズ除去回路装置を提供する
ことである。また第2の目的は、ノイズの発生時間に応
じて簡単に対応できるノイズ除去回路装置を提供するこ
とである。更に第3の目的は、“H”決定条件及び
“L”決定条件以外では、前の入力状態を保持させヒゲ
が発生しないようにしたノイズ除去回路装置を提供する
ことである。また請求項4及び5の他の目的は、回路規
模の小さいノイズ除去回路装置を提供することである。
【0008】
【課題を解決するための手段】上記問題点を解決するた
め、請求項1記載の発明は、“H”信号決定部と、
“L”信号決定部と、セット/リセット型記憶部と、デ
ータ入力端子と、データ出力端子とで構成され、前記デ
ータ入力端子は前記“H”信号決定部の入力と“L”信
号決定部の入力とに接続され、該“H”信号決定部の出
力と“L”信号決定部の出力はそれぞれ前記セット/リ
セット型記憶部のセット入力とリセット入力とに接続さ
れ、該セット/リセット型記憶部の出力は、前記データ
出力端子と接続してノイズ除去回路装置を構成するもの
である。
め、請求項1記載の発明は、“H”信号決定部と、
“L”信号決定部と、セット/リセット型記憶部と、デ
ータ入力端子と、データ出力端子とで構成され、前記デ
ータ入力端子は前記“H”信号決定部の入力と“L”信
号決定部の入力とに接続され、該“H”信号決定部の出
力と“L”信号決定部の出力はそれぞれ前記セット/リ
セット型記憶部のセット入力とリセット入力とに接続さ
れ、該セット/リセット型記憶部の出力は、前記データ
出力端子と接続してノイズ除去回路装置を構成するもの
である。
【0009】このように構成することにより、データ入
力端子にノイズを含んだ信号が入力されても、“H”信
号決定部又は“L”信号決定部において、“H”決定条
件(例えば“H”が3回以上続く条件)又は“L”決定
条件(例えば“L”が3回以上続く条件)のいずれかが
成立するまでは、セット/リセット型記憶部が前の状態
を保持しており、データ出力信号が変化しない。したが
って、ノイズが除去された出力信号をデータ出力端子よ
り得ることができる。
力端子にノイズを含んだ信号が入力されても、“H”信
号決定部又は“L”信号決定部において、“H”決定条
件(例えば“H”が3回以上続く条件)又は“L”決定
条件(例えば“L”が3回以上続く条件)のいずれかが
成立するまでは、セット/リセット型記憶部が前の状態
を保持しており、データ出力信号が変化しない。したが
って、ノイズが除去された出力信号をデータ出力端子よ
り得ることができる。
【0010】請求項2記載の発明は、N(1以上の正の
整数)個のデータ記憶部と、(N+1)個のインバータ
回路と、第1及び第2の(N+1)入力論理積回路と、
セット/リセット型ラッチと、データ入力端子と、サン
プルホールド・クロック入力端子と、データ出力端子と
で構成され、前記データ入力端子は前記第1のデータ記
憶部のデータ入力と接続され、前記第1から第(N−
1)までの各データ記憶部の出力は、次段の第2から第
Nまでの各データ記憶部のデータ入力ヘシリアルに接続
され、且つ該第1から第Nまでの各データ記憶部の出力
は、それぞれ前記第1の(N+1)入力論理積回路の1
からN番目の入力と接続されると共に、前記第1から第
Nまでのインバータ回路を介して前記第2の(N+1)
入力論理積回路の1からN番目の入力とに接続され、前
記サンプルホールド・クロック入力端子は、前記第1か
ら第Nまでの各データ記憶部のクロック入力と接続され
ると共に第(N+1)のインバータ回路を介して前記第
1及び第2の(N+1)入力論理積回路の(N+1)番
目の入力とそれぞれ接続され、該第1及び第2の(N+
1)入力論理積回路の出力は、それぞれ前記セット/リ
セット型ラッチのセット入力及びリセット入力と接続さ
れ、該セット/リセット型ラッチの出力は前記データ出
力端子と接続してノイズ除去回路装置を構成するもので
ある。
整数)個のデータ記憶部と、(N+1)個のインバータ
回路と、第1及び第2の(N+1)入力論理積回路と、
セット/リセット型ラッチと、データ入力端子と、サン
プルホールド・クロック入力端子と、データ出力端子と
で構成され、前記データ入力端子は前記第1のデータ記
憶部のデータ入力と接続され、前記第1から第(N−
1)までの各データ記憶部の出力は、次段の第2から第
Nまでの各データ記憶部のデータ入力ヘシリアルに接続
され、且つ該第1から第Nまでの各データ記憶部の出力
は、それぞれ前記第1の(N+1)入力論理積回路の1
からN番目の入力と接続されると共に、前記第1から第
Nまでのインバータ回路を介して前記第2の(N+1)
入力論理積回路の1からN番目の入力とに接続され、前
記サンプルホールド・クロック入力端子は、前記第1か
ら第Nまでの各データ記憶部のクロック入力と接続され
ると共に第(N+1)のインバータ回路を介して前記第
1及び第2の(N+1)入力論理積回路の(N+1)番
目の入力とそれぞれ接続され、該第1及び第2の(N+
1)入力論理積回路の出力は、それぞれ前記セット/リ
セット型ラッチのセット入力及びリセット入力と接続さ
れ、該セット/リセット型ラッチの出力は前記データ出
力端子と接続してノイズ除去回路装置を構成するもので
ある。
【0011】請求項3記載の発明は、N(1以上の正の
整数)個のデータ記憶部と、N個のインバータ回路と、
第1及び第2のN入力論理積回路と、JK型フリップフ
ロップと、データ入力端子と、サンプルホールド・クロ
ック入力端子と、データ出力端子とで構成され、前記デ
ータ入力端子は前記第1のデータ記憶部のデータ入力と
接続され、前記第1から第(N−1)までの各データ記
憶部の出力は、次段の第2から第Nまでの各データ記憶
部のデータ入力ヘシリアルに接続され、且つ該第1から
第Nまでの各データ記憶部の出力は、それぞれ前記第1
のN入力論理積回路の入力と接続されると共に、それぞ
れ前記第1から第Nまでのインバータ回路を介して前記
第2のN入力論理積回路の入力と接続され、前記サンプ
ルホールド・クロック入力端子は、前記第1から第Nま
での各データ記憶部及び前記JK型フリップフロップの
クロック入力と接続され、前記第1及び第2のN入力論
理積回路の各出力は、それぞれ前記JK型フリップフロ
ップのJ入力及びK入力と接続され、該JK型フリップ
フロップの出力は前記データ出力端子と接続してノイズ
除去回路装置を構成するものである。
整数)個のデータ記憶部と、N個のインバータ回路と、
第1及び第2のN入力論理積回路と、JK型フリップフ
ロップと、データ入力端子と、サンプルホールド・クロ
ック入力端子と、データ出力端子とで構成され、前記デ
ータ入力端子は前記第1のデータ記憶部のデータ入力と
接続され、前記第1から第(N−1)までの各データ記
憶部の出力は、次段の第2から第Nまでの各データ記憶
部のデータ入力ヘシリアルに接続され、且つ該第1から
第Nまでの各データ記憶部の出力は、それぞれ前記第1
のN入力論理積回路の入力と接続されると共に、それぞ
れ前記第1から第Nまでのインバータ回路を介して前記
第2のN入力論理積回路の入力と接続され、前記サンプ
ルホールド・クロック入力端子は、前記第1から第Nま
での各データ記憶部及び前記JK型フリップフロップの
クロック入力と接続され、前記第1及び第2のN入力論
理積回路の各出力は、それぞれ前記JK型フリップフロ
ップのJ入力及びK入力と接続され、該JK型フリップ
フロップの出力は前記データ出力端子と接続してノイズ
除去回路装置を構成するものである。
【0012】請求項4記載の発明は、請求項2記載のノ
イズ除去回路装置において、前記第1及び第2の(N+
1)入力論理積回路を、第1及び第2の(N+1)入力
NAND回路で構成すると共に、前記セット/リセット
型ラッチを第1及び第2の2入力NAND回路で構成
し、前記第1から第Nまでの各データ記憶部の出力は、
それぞれ前記第1の(N+1)入力NAND回路の1か
らN番目の入力に接続されると共に、前記第1から第N
までのインバータ回路を介して前記第2の(N+1)入
力NAND回路の1からN番目の入力に接続され、前記
第1及び第2の(N+1)入力NAND回路の出力は、
それぞれ前記第1及び第2の2入力NAND回路の一方
の入力と接続され、該第1の2入力NAND回路の出力
は前記第2の2入力NAND回路の他方の入力と前記デ
ータ出力端子とに接続され、前記第2の2入力NAND
回路の出力は前記第1の2入力NAND回路の他方の入
力に接続してノイズ除去回路装置を構成するものであ
る。
イズ除去回路装置において、前記第1及び第2の(N+
1)入力論理積回路を、第1及び第2の(N+1)入力
NAND回路で構成すると共に、前記セット/リセット
型ラッチを第1及び第2の2入力NAND回路で構成
し、前記第1から第Nまでの各データ記憶部の出力は、
それぞれ前記第1の(N+1)入力NAND回路の1か
らN番目の入力に接続されると共に、前記第1から第N
までのインバータ回路を介して前記第2の(N+1)入
力NAND回路の1からN番目の入力に接続され、前記
第1及び第2の(N+1)入力NAND回路の出力は、
それぞれ前記第1及び第2の2入力NAND回路の一方
の入力と接続され、該第1の2入力NAND回路の出力
は前記第2の2入力NAND回路の他方の入力と前記デ
ータ出力端子とに接続され、前記第2の2入力NAND
回路の出力は前記第1の2入力NAND回路の他方の入
力に接続してノイズ除去回路装置を構成するものであ
る。
【0013】請求項5記載の発明は、請求項2〜4のい
ずれか1項に記載のノイズ除去回路装置において、前記
N個のデータ記憶部(1,2,3・・・N)と第1から
第NまでのN個のインバータ回路とを、D型フリップフ
ロップで構成し、前記データ記憶部の出力を前記D型フ
リップフロップのQ出力に対応させ、前記インバータ回
路出力を前記D型フリップフロップのQ出力の反転出力
である/Q出力に対応させるものである。
ずれか1項に記載のノイズ除去回路装置において、前記
N個のデータ記憶部(1,2,3・・・N)と第1から
第NまでのN個のインバータ回路とを、D型フリップフ
ロップで構成し、前記データ記憶部の出力を前記D型フ
リップフロップのQ出力に対応させ、前記インバータ回
路出力を前記D型フリップフロップのQ出力の反転出力
である/Q出力に対応させるものである。
【0014】
【発明の実施の形態及び実施例】次に、発明の実施の形
態及び実施例について説明する。図1は本発明に係るノ
イズ除去回路装置の基本的な実施の形態を示すブロック
構成図で、1はデータ入力端子、2はデータ出力端子、
3は“H”信号決定部、4は“L”信号決定部、5はセ
ット/リセット型ラッチで“H”信号決定部3の出力は
セット入力へ、“L”信号決定部4の出力はリセット入
力へ、それぞれ接続され、セット/リセット型ラッチ5
の出力はデータ出力端子2に接続されている。
態及び実施例について説明する。図1は本発明に係るノ
イズ除去回路装置の基本的な実施の形態を示すブロック
構成図で、1はデータ入力端子、2はデータ出力端子、
3は“H”信号決定部、4は“L”信号決定部、5はセ
ット/リセット型ラッチで“H”信号決定部3の出力は
セット入力へ、“L”信号決定部4の出力はリセット入
力へ、それぞれ接続され、セット/リセット型ラッチ5
の出力はデータ出力端子2に接続されている。
【0015】次に、このように構成されたノイズ除去回
路装置の動作を、図2に示したタイミングチャートに基
づいて説明する。図2において、上向き矢印↑は、その
時点でデータ入力信号をセンスし、取り込んでいること
を示しており、また出力(a)は“H”信号決定部3の
出力を、出力(b)は“L”信号決定部4の出力を、そ
れぞれ示している。データ入力端子1にノイズを含んだ
データ入力信号が入力されても、図2に示すように、
“H”信号決定部3における“H”決定条件(この図示
例では“H”が3回以上続く条件)、又は“L”信号決
定部4における“L”決定条件(この図示例では“L”
が3回以上続く条件)のどちらかが成り立つまでは、セ
ット/リセット型ラッチ5が前の状態を保持しており、
データ出力信号が変化しない。したがって、ノイズが除
去された出力信号がデータ出力端子2より得ることがで
きる
路装置の動作を、図2に示したタイミングチャートに基
づいて説明する。図2において、上向き矢印↑は、その
時点でデータ入力信号をセンスし、取り込んでいること
を示しており、また出力(a)は“H”信号決定部3の
出力を、出力(b)は“L”信号決定部4の出力を、そ
れぞれ示している。データ入力端子1にノイズを含んだ
データ入力信号が入力されても、図2に示すように、
“H”信号決定部3における“H”決定条件(この図示
例では“H”が3回以上続く条件)、又は“L”信号決
定部4における“L”決定条件(この図示例では“L”
が3回以上続く条件)のどちらかが成り立つまでは、セ
ット/リセット型ラッチ5が前の状態を保持しており、
データ出力信号が変化しない。したがって、ノイズが除
去された出力信号がデータ出力端子2より得ることがで
きる
【0016】次に、具体的な第1実施例を図3の回路構
成図に基づいて説明する。この実施例は、請求項1,
2,4,5記載の各発明に対応するものである。図3に
おいて、1はデータ入力端子、2はデータ出力端子、6
はサンプルホールド・クロック入力端子、7〜9はD型
フリップフロップ、10,11は4入力NAND回路、12,
13は2入力NAND回路、14はインバータ回路である。
そして、2入力NAND回路12,13は“L”アクティブ
のセット/リセット型ラッチを構成しており、また前記
D型フリップフロップ7〜9は、全て立ち上がりエッジ
・トリガタイプで構成されている。
成図に基づいて説明する。この実施例は、請求項1,
2,4,5記載の各発明に対応するものである。図3に
おいて、1はデータ入力端子、2はデータ出力端子、6
はサンプルホールド・クロック入力端子、7〜9はD型
フリップフロップ、10,11は4入力NAND回路、12,
13は2入力NAND回路、14はインバータ回路である。
そして、2入力NAND回路12,13は“L”アクティブ
のセット/リセット型ラッチを構成しており、また前記
D型フリップフロップ7〜9は、全て立ち上がりエッジ
・トリガタイプで構成されている。
【0017】次に、このように構成されているノイズ除
去回路装置の動作を、図4に示すタイミングチャートを
参照しながら説明する。この実施例においては、3個の
D型フリップフロップ7〜9によって、データ入力を3
世代前まで記憶しておき、“H”決定条件〔D型フリッ
プフロップ7〜9の各出力(c),(d),(e)とも
“H”で、且つサンプルホールド・クロックが“L”と
いう条件〕が成立すれば、4入力NAND回路10の出力
(f)へ“L”を出力し、“L”決定条件〔D型フリッ
プフロップ7〜9の各出力(c),(d),(e)とも
“L”で、且つサンプルホールド・クロックが“L”と
いう条件〕が成立すれば、4入力NAND回路11の出力
(g)へ“L”を出力する。ここでサンプルホールド・
クロックが“L”という条件すなわちインバータ回路14
を挿入しているのは、D型フリップフロップの遅延時
間:tp LHとtp HLとの差により、ヒゲが発生する
ことを防止するためである。
去回路装置の動作を、図4に示すタイミングチャートを
参照しながら説明する。この実施例においては、3個の
D型フリップフロップ7〜9によって、データ入力を3
世代前まで記憶しておき、“H”決定条件〔D型フリッ
プフロップ7〜9の各出力(c),(d),(e)とも
“H”で、且つサンプルホールド・クロックが“L”と
いう条件〕が成立すれば、4入力NAND回路10の出力
(f)へ“L”を出力し、“L”決定条件〔D型フリッ
プフロップ7〜9の各出力(c),(d),(e)とも
“L”で、且つサンプルホールド・クロックが“L”と
いう条件〕が成立すれば、4入力NAND回路11の出力
(g)へ“L”を出力する。ここでサンプルホールド・
クロックが“L”という条件すなわちインバータ回路14
を挿入しているのは、D型フリップフロップの遅延時
間:tp LHとtp HLとの差により、ヒゲが発生する
ことを防止するためである。
【0018】そして、4入力NAND回路10の出力
(f)がセット/リセット型ラッチのセット入力へ、ま
た4入力NAND回路11の出力(g)がリセット入力へ
それぞれ接続されているので、確実にノイズが除去され
たデータ出力が出力端子2より得られる。この場合の遅
延時間は、データ入力信号に対して最大3クロック半と
なる。また、本実施例では、ノイズ除去時間を長くした
い場合、サンプルホールド・クロックの周期を長くした
り、D型フリップフロップの段数を増やすことにより簡
単に対応することができるので、その効果は大きい。
(f)がセット/リセット型ラッチのセット入力へ、ま
た4入力NAND回路11の出力(g)がリセット入力へ
それぞれ接続されているので、確実にノイズが除去され
たデータ出力が出力端子2より得られる。この場合の遅
延時間は、データ入力信号に対して最大3クロック半と
なる。また、本実施例では、ノイズ除去時間を長くした
い場合、サンプルホールド・クロックの周期を長くした
り、D型フリップフロップの段数を増やすことにより簡
単に対応することができるので、その効果は大きい。
【0019】次に、第2実施例を図5に基づいて説明す
る。図5において、1はデータ入力端子、2はデータ出
力端子、6はサンプルホールド・クロック入力端子、7
〜9はD型フリップフロップ、15,16は3入力AND回
路、17はJ・K型フリップフロップを示す。なお、前記
D型フリップフロップ7〜9及びJ・K型フリップフロ
ップ17は、全て立ち上がりエッジ・トリガタイプであ
る。
る。図5において、1はデータ入力端子、2はデータ出
力端子、6はサンプルホールド・クロック入力端子、7
〜9はD型フリップフロップ、15,16は3入力AND回
路、17はJ・K型フリップフロップを示す。なお、前記
D型フリップフロップ7〜9及びJ・K型フリップフロ
ップ17は、全て立ち上がりエッジ・トリガタイプであ
る。
【0020】次に、このように構成された第2実施例を
図6のタイミングチャートに基づいて説明する。この実
施例では、第1実施例と同様に図6に示すように、3個
のD型フリップフロップ7〜9によってデータ入力を3
世代前まで記憶しておき、“H”決定条件〔D型フリッ
プフロップ7〜9の各出力(c),(d),(e)とも
“H”という条件〕が成立すれば、3入力AND回路15
の出力(h)へ“H”を出力し、“L”決定条件〔D型
フリップフロップ7〜9の各出力(c),(d),
(e)とも“L”という条件〕が成立すれば、3入力A
ND回路16の出力(i)へ“H”を出力する。
図6のタイミングチャートに基づいて説明する。この実
施例では、第1実施例と同様に図6に示すように、3個
のD型フリップフロップ7〜9によってデータ入力を3
世代前まで記憶しておき、“H”決定条件〔D型フリッ
プフロップ7〜9の各出力(c),(d),(e)とも
“H”という条件〕が成立すれば、3入力AND回路15
の出力(h)へ“H”を出力し、“L”決定条件〔D型
フリップフロップ7〜9の各出力(c),(d),
(e)とも“L”という条件〕が成立すれば、3入力A
ND回路16の出力(i)へ“H”を出力する。
【0021】そして、3入力AND回路15の出力(h)
がJ・K型フリップフロップ17のJ入力へ、また3入力
AND回路16の出力(i)がJ・K型フリップフロップ
17のK入力へそれぞれ接続されているので、確実にノイ
ズが除去されたデータ出力が出力端子2より得られる。
この場合の遅延時間は、データ入力信号に対して最大4
クロックとなる。また、本実施例ではノイズ除去時間を
長くしたい場合、サンプルホールド・クロックの周期を
長くしたり、D型フリップフロップの段数を増やすこと
により簡単に対応することができる。更に、クロック同
期型回路なので、第1実施例に比べてサンプルホールド
・クロックを高速にすることができ、その効果は非常に
大きい。
がJ・K型フリップフロップ17のJ入力へ、また3入力
AND回路16の出力(i)がJ・K型フリップフロップ
17のK入力へそれぞれ接続されているので、確実にノイ
ズが除去されたデータ出力が出力端子2より得られる。
この場合の遅延時間は、データ入力信号に対して最大4
クロックとなる。また、本実施例ではノイズ除去時間を
長くしたい場合、サンプルホールド・クロックの周期を
長くしたり、D型フリップフロップの段数を増やすこと
により簡単に対応することができる。更に、クロック同
期型回路なので、第1実施例に比べてサンプルホールド
・クロックを高速にすることができ、その効果は非常に
大きい。
【0022】次に、第3実施例を図7に基づいて説明す
る。本実施例は図7で示すように、図5に示した第2実
施例に、D型フリップフロップ18,排他的論理和(Ex
−OR)回路19及びエッジ検出パルス出力端子20を追加
した構成となっている。なお、本実施例においても、D
型フリップフロップ7〜9及びJ・K型フリップフロッ
プ17は、全て立ち上がりエッジ・トリガタイプである。
る。本実施例は図7で示すように、図5に示した第2実
施例に、D型フリップフロップ18,排他的論理和(Ex
−OR)回路19及びエッジ検出パルス出力端子20を追加
した構成となっている。なお、本実施例においても、D
型フリップフロップ7〜9及びJ・K型フリップフロッ
プ17は、全て立ち上がりエッジ・トリガタイプである。
【0023】次に、このように構成された第3実施例の
動作を、図8のタイミングチャートに基づいて説明す
る。本実施例では、第2実施例と同様な作用により、図
8で示すように3個のD型フリップフロップ7〜9によ
って、データ入力を3世代前まで記憶しておき、“H”
決定条件〔D型フリップフロップ7〜9の各出力
(c),(d),(e)とも“H”という条件〕が成立
すれば、3入力AND回路15の出力(h)へ“H”を出
力し、“L”決定条件〔D型フリップフロップ7〜9の
各出力(c),(d),(e)とも“L”という条件〕
が成立すれば、3入力AND回路16の出力(i)へ
“H”をそれぞれ出力する。
動作を、図8のタイミングチャートに基づいて説明す
る。本実施例では、第2実施例と同様な作用により、図
8で示すように3個のD型フリップフロップ7〜9によ
って、データ入力を3世代前まで記憶しておき、“H”
決定条件〔D型フリップフロップ7〜9の各出力
(c),(d),(e)とも“H”という条件〕が成立
すれば、3入力AND回路15の出力(h)へ“H”を出
力し、“L”決定条件〔D型フリップフロップ7〜9の
各出力(c),(d),(e)とも“L”という条件〕
が成立すれば、3入力AND回路16の出力(i)へ
“H”をそれぞれ出力する。
【0024】そして、3入力AND回路15の出力(h)
がJ・K型フリップフロップ17のJ入力へ、また3入力
AND回路16の出力(i)がJ・K型フリップフロップ
17のK入力へそれぞれ接続されているので、確実にノイ
ズが除去されたデータ出力が出力端子2より得られる。
このデータ出力を前記D型フリップフロップ18によって
1クロック分だけディレイさせた信号(j)を出力さ
せ、前記排他的論理和回路19によって、信号の切り替わ
り目に1クロック分のパルス幅を出力し、エッジ検出パ
ルスを出力端子20より出力するように動作する。
がJ・K型フリップフロップ17のJ入力へ、また3入力
AND回路16の出力(i)がJ・K型フリップフロップ
17のK入力へそれぞれ接続されているので、確実にノイ
ズが除去されたデータ出力が出力端子2より得られる。
このデータ出力を前記D型フリップフロップ18によって
1クロック分だけディレイさせた信号(j)を出力さ
せ、前記排他的論理和回路19によって、信号の切り替わ
り目に1クロック分のパルス幅を出力し、エッジ検出パ
ルスを出力端子20より出力するように動作する。
【0025】以上述べてきた第3実施例における効果を
まとめると以下のようになる。 (1) ノイズ除去時間を長くしたい場合、サンプルホ
ールド・クロックの周期を長くしたり、D型フリップフ
ロップの段数を増やすことにより、簡単に対応すること
ができる。 (2) クロック同期型回路なので、第1実施例に比べ
てサンプルホールド・クロックを高速にすることができ
る。 (3) 図16で示した一般的な両エッジ検出回路より、
D型フリップフロップ1段分を省略することができる。
まとめると以下のようになる。 (1) ノイズ除去時間を長くしたい場合、サンプルホ
ールド・クロックの周期を長くしたり、D型フリップフ
ロップの段数を増やすことにより、簡単に対応すること
ができる。 (2) クロック同期型回路なので、第1実施例に比べ
てサンプルホールド・クロックを高速にすることができ
る。 (3) 図16で示した一般的な両エッジ検出回路より、
D型フリップフロップ1段分を省略することができる。
【0026】以上のように両エッジ検出回路において規
模が小さく、最適な回路装置を実現でき、また追加した
前記D型フリップフロップ18のクロック端子を、サンプ
ルホールド・クロックの加工したものに接続すれば、必
要なパルス幅を容易に変更できるので、その効果は非常
に大きい。
模が小さく、最適な回路装置を実現でき、また追加した
前記D型フリップフロップ18のクロック端子を、サンプ
ルホールド・クロックの加工したものに接続すれば、必
要なパルス幅を容易に変更できるので、その効果は非常
に大きい。
【0027】
【発明の効果】以上述べたように、請求項1〜5記載の
各発明によれば、両エッジ検出機能を正確に行うノイズ
除去回路装置を提供することができる。また、ノイズの
発生時間に応じて簡単に対応できるノイズ除去回路装置
を提供することができる。更に、“H”決定条件及び
“L”決定条件以外では、前の入力状態を保持している
ので、ヒゲが発生しないノイズ除去回路装置を提供する
ことができる。更にまた請求項4又は5記載の発明によ
れば、回路規模の小さいノイズ除去回路装置を提供する
ことができる。
各発明によれば、両エッジ検出機能を正確に行うノイズ
除去回路装置を提供することができる。また、ノイズの
発生時間に応じて簡単に対応できるノイズ除去回路装置
を提供することができる。更に、“H”決定条件及び
“L”決定条件以外では、前の入力状態を保持している
ので、ヒゲが発生しないノイズ除去回路装置を提供する
ことができる。更にまた請求項4又は5記載の発明によ
れば、回路規模の小さいノイズ除去回路装置を提供する
ことができる。
【図1】本発明に係るノイズ除去回路装置の基本的な実
施の形態を示すブロック構成図である。
施の形態を示すブロック構成図である。
【図2】図1に示したノイズ除去回路装置の動作を説明
するためのタイミングチャートである。
するためのタイミングチャートである。
【図3】本発明の具体的な第1実施例を示す回路構成図
である。
である。
【図4】図3に示した第1実施例の動作を説明するため
のタイミングチャートである。
のタイミングチャートである。
【図5】本発明の第2実施例を示す回路構成図である。
【図6】図5に示した第2実施例の動作を説明するため
のタイミングチャートである。
のタイミングチャートである。
【図7】本発明の第3実施例を示す回路構成図である。
【図8】図7に示した第3実施例の動作を説明するため
のタイミングチャートである。
のタイミングチャートである。
【図9】従来のノイズ除去回路の構成例を示すブロック
構成図である。
構成図である。
【図10】図9に示した従来例のデュアル4ビット・シフ
トレジスタの構成を示す図である。
トレジスタの構成を示す図である。
【図11】図9に示した従来例の動作を説明するためのタ
イミングチャートである。
イミングチャートである。
【図12】従来のノイズ除去回路の他の構成例を示すブロ
ック構成図である。
ック構成図である。
【図13】図12に示した従来例の動作を説明するためのタ
イミングチャートである。
イミングチャートである。
【図14】図9に示した従来例を利用した両エッジ検出回
路を示す図である。
路を示す図である。
【図15】図14に示した両エッジ検出回路の動作を説明す
るためのタイミングチャートである。
るためのタイミングチャートである。
【図16】図12に示した従来例を利用した両エッジ検出回
路を示す図である。
路を示す図である。
【図17】図16に示した両エッジ検出回路の動作を説明す
るためのタイミングチャートである。
るためのタイミングチャートである。
1 データ入力端子 2 データ出力端子 3 “H”信号決定部 4 “L”信号決定部 5 セット/リセット型ラッチ 6 サンプルホールド・クロック入力端子 7,8,9 D型フリップフロップ 10,11 4入力NAND回路 12,13 2入力NAND回路 14 インバータ回路 15,16 3入力AND回路 17 J・K型フリップフロップ 18 D型フリップフロップ 19 排他的論理和回路 20 エッジ検出パルス出力端子
Claims (5)
- 【請求項1】 “H”信号決定部と、“L”信号決定部
と、セット/リセット型記憶部と、データ入力端子と、
データ出力端子とで構成され、前記データ入力端子は前
記“H”信号決定部の入力と“L”信号決定部の入力と
に接続され、該“H”信号決定部の出力と“L”信号決
定部の出力は、それぞれ前記セット/リセット型記憶部
のセット入力とリセット入力とに接続され、該セット/
リセット型記憶部の出力は前記データ出力端子と接続さ
れていることを特徴とするノイズ除去回路装置。 - 【請求項2】 N(1以上の正の整数)個のデータ記憶
部と、(N+1)個のインバータ回路と、第1及び第2
の(N+1)入力論理積回路と、セット/リセット型ラ
ッチと、データ入力端子と、サンプルホールド・クロッ
ク入力端子と、データ出力端子とで構成され、前記デー
タ入力端子は前記第1のデータ記憶部のデータ入力と接
続され、前記第1から第(N−1)までの各データ記憶
部の出力は、次段の第2から第Nまでの各データ記憶部
のデータ入力ヘシリアルに接続され、且つ該第1から第
Nまでの各データ記憶部の出力は、それぞれ前記第1の
(N+1)入力論理積回路の1からN番目の入力と接続
されると共に、前記第1から第Nまでのインバータ回路
を介して前記第2の(N+1)入力論理積回路の1から
N番目の入力とに接続され、前記サンプルホールド・ク
ロック入力端子は、前記第1から第Nまでの各データ記
憶部のクロック入力と接続されると共に第(N+1)の
インバータ回路を介して前記第1及び第2の(N+1)
入力論理積回路の(N+1)番目の入力とそれぞれ接続
され、該第1及び第2の(N+1)入力論理積回路の出
力は、それぞれ前記セット/リセット型ラッチのセット
入力及びリセット入力と接続され、該セット/リセット
型ラッチの出力は前記データ出力端子と接続されている
ことを特徴とするノイズ除去回路装置。 - 【請求項3】 N(1以上の正の整数)個のデータ記憶
部と、N個のインバータ回路と、第1及び第2のN入力
論理積回路と、JK型フリップフロップと、データ入力
端子と、サンプルホールド・クロック入力端子と、デー
タ出力端子とで構成され、前記データ入力端子は前記第
1のデータ記憶部のデータ入力と接続され、前記第1か
ら第(N−1)までの各データ記憶部の出力は、次段の
第2から第Nまでの各データ記憶部のデータ入力ヘシリ
アルに接続され、且つ該第1から第Nまでの各データ記
憶部の出力は、それぞれ前記第1のN入力論理積回路の
入力と接続されると共に、それぞれ前記第1から第Nま
でのインバータ回路を介して前記第2のN入力論理積回
路の入力と接続され、前記サンプルホールド・クロック
入力端子は、前記第1から第Nまでの各データ記憶部及
び前記JK型フリップフロップのクロック入力と接続さ
れ、前記第1及び第2のN入力論理積回路の各出力は、
それぞれ前記JK型フリップフロップのJ入力及びK入
力と接続され、該JK型フリップフロップの出力は前記
データ出力端子と接続されていることを特徴とするノイ
ズ除去回路装置。 - 【請求項4】 前記第1及び第2の(N+1)入力論理
積回路を、第1及び第2の(N+1)入力NAND回路
で構成すると共に、前記セット/リセット型ラッチを第
1及び第2の2入力NAND回路で構成し、前記第1か
ら第Nまでの各データ記憶部の出力は、それぞれ前記第
1の(N+1)入力NAND回路の1からN番目の入力
に接続されると共に、前記第1から第Nまでのインバー
タ回路を介して前記第2の(N+1)入力NAND回路
の1からN番目の入力に接続され、前記第1及び第2の
(N+1)入力NAND回路の出力は、それぞれ前記第
1及び第2の2入力NAND回路の一方の入力と接続さ
れ、該第1の2入力NAND回路の出力は前記第2の2
入力NAND回路の他方の入力と前記データ出力端子と
に接続され、前記第2の2入力NAND回路の出力は前
記第1の2入力NAND回路の他方の入力に接続されて
いることを特徴とする請求項2記載のノイズ除去回路装
置。 - 【請求項5】 前記N個のデータ記憶部と第1から第N
までのN個のインバータ回路とを、D型フリップフロッ
プで構成し、前記データ記憶部の出力を前記D型フリッ
プフロップのQ出力に対応させ、前記インバータ回路出
力を前記D型フリップフロップのQ出力の反転出力であ
る/Q出力に対応させたことを特徴とする請求項2〜4
のいずれか1項に記載のノイズ除去回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7268983A JPH0993097A (ja) | 1995-09-25 | 1995-09-25 | ノイズ除去回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7268983A JPH0993097A (ja) | 1995-09-25 | 1995-09-25 | ノイズ除去回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0993097A true JPH0993097A (ja) | 1997-04-04 |
Family
ID=17466031
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7268983A Withdrawn JPH0993097A (ja) | 1995-09-25 | 1995-09-25 | ノイズ除去回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0993097A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006245977A (ja) * | 2005-03-03 | 2006-09-14 | Fuji Xerox Co Ltd | パルス信号再生装置 |
JP2009124380A (ja) * | 2007-11-14 | 2009-06-04 | Seiko Epson Corp | ノイズリダクション回路、および電子機器 |
JP2016063406A (ja) * | 2014-09-18 | 2016-04-25 | 株式会社デンソーウェーブ | デジタルフィルタ装置 |
-
1995
- 1995-09-25 JP JP7268983A patent/JPH0993097A/ja not_active Withdrawn
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006245977A (ja) * | 2005-03-03 | 2006-09-14 | Fuji Xerox Co Ltd | パルス信号再生装置 |
JP2009124380A (ja) * | 2007-11-14 | 2009-06-04 | Seiko Epson Corp | ノイズリダクション回路、および電子機器 |
JP2016063406A (ja) * | 2014-09-18 | 2016-04-25 | 株式会社デンソーウェーブ | デジタルフィルタ装置 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5087828A (en) | Timing circuit for single line serial data | |
US5250858A (en) | Double-edge triggered memory device and system | |
US5459855A (en) | Frequency ratio detector for determining fixed frequency ratios in a computer system | |
US5159278A (en) | State machine architecture providing increased resolution of output timing | |
JPH0993097A (ja) | ノイズ除去回路装置 | |
US6185720B1 (en) | Slaveless synchronous system design | |
EP0438126A2 (en) | Pipeline type digital signal processing device | |
US7054205B2 (en) | Circuit and method for determining integrated circuit propagation delay | |
JP2682520B2 (ja) | エッジ検出回路 | |
JP2643470B2 (ja) | 同期カウンタ | |
JP2984429B2 (ja) | 半導体集積回路 | |
JP2705174B2 (ja) | 発振回路 | |
JP3557836B2 (ja) | パルス幅変調回路及びこれを具備する半導体装置 | |
KR0136619B1 (ko) | 노이즈 제거 회로 | |
KR0118254Y1 (ko) | 디지탈 신호의 상승 에지 검출회로 | |
JP2964799B2 (ja) | 半導体集積回路 | |
JPH07273642A (ja) | 非同期式カウンタのテスト回路 | |
JP2565103B2 (ja) | 出力回路 | |
JP2003203045A (ja) | インタフェース回路 | |
KR100437833B1 (ko) | 클럭신호 스위치 회로 | |
JP2638337B2 (ja) | エラーカウンタ回路 | |
JPH0257732B2 (ja) | ||
JPH09186680A (ja) | データラッチ回路 | |
JPH0744399A (ja) | 割込制御回路 | |
JPS648485B2 (ja) |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20021203 |