JPH0993097A - ノイズ除去回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 両エッジ検出機能を正確に行うことの可能な
ノイズ除去回路装置を提供する。 【解決手段】 “Ｈ”信号決定部３と、“Ｌ”信号決定
部４と、セット／リセット型ラッチ５と、データ入力端
子１と、データ出力端子２とを備え、データ入力端子１
を“Ｈ”信号決定部３の入力と“Ｌ”信号決定部４の入
力とに接続し、“Ｈ”信号決定部３の出力をセット／リ
セット型ラッチ５のセット入力に、“Ｌ”信号決定部４
の出力をリセット入力にそれぞれ接続し、セット／リセ
ット型ラッチ５の出力をデータ出力端子に接続してノイ
ズ除去回路装置を構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ＭＯＳ集積回路
で構成された論理回路などに用いられるノイズ除去回路
装置に関する。

【０００２】

【従来の技術】従来、ノイズ除去回路としては、例え
ば、湯山俊夫著「デジタルＩＣ回路設計の基礎」（ＣＱ
出版社1986年３月15日初版発行，第210 〜212 頁）に記
載されているようなシフトレジスタを使ったノイズ除去
回路がある。このシフトレジスタを用いたノイズ除去回
路は、図９に示すように、信号入力端子101 と、信号出
力端子102 と、クロック入力端子103 と、デュアル４ビ
ット・シフトレジスタ104と、インバータ回路105 と、
４入力ＮＡＮＤ回路106 とで構成されており、デュアル
４ビット・シフトレジスタ104 は、図10に示すように、
４つのＤ型フリップフロップとインバータ回路とで構成
されている。

【０００３】次に、このように構成されているノイズ除
去回路の動作について説明する。入力端子101 に入力信
号にチャタリング（ノイズ）があると、シフトレジスタ
104の出力は、“Ｈ”と“Ｌ”の間をばたつく。しかし
ノイズがおさまると、出力には“Ｈ”が連続的にでる。
したがって、“ＬＨＨＨ”というパターンによりノイズ
が終了したことを検出して、パルスを出力する。すなわ
ち、この従来のノイズ除去回路は、ノイズを除去しなが
ら、立ち上がりエッジを検出して微分パルスを出力する
機能をもっており、この動作を説明するためのタイミン
グチャートを図11に示す。

【０００４】また、従来のノイズ除去回路としては、上
記同一文献の第206 〜207 頁に記載されている図12に示
すようなワンショット・マルチバイブレータを用いた構
成のものがある。図12において、111 は信号入力端子、
112 は信号出力端子、113 は２入力ＡＮＤ回路、114 は
ワンショット・マルチバイブレータで、トリガ入力の立
ち下がりによって“Ｌ”パルスを出力するタイプで構成
されている。このように構成されているノイズ除去回路
においては、ノイズ発生時間に比べてパルス幅が十分に
なるように、ワンショット・マルチバイブレータの時定
数を選ぶことにより、図13に示すように入力ａに対して
殆ど遅延のないノイズが除去された出力ｃが得られるよ
うになっている。

【０００５】

【発明が解決しようとする課題】ところで、上記従来の
ノイズ除去回路には、両エッジ検出に際して誤動作をし
てしまうという共通の欠点がある。すなわち、図９に示
したシフトレジスタを用いたノイズ除去回路を利用した
両エッジ検出回路は、図14に示すような構成となる。図
14において、201 は入力端子、202 はサンプルホールド
・クロック入力端子、203 は出力端子、204 〜207 はＤ
型フリップフロップ、208,209 は４入力ＡＮＤ回路、21
0 は２入力ＯＲ回路である。次に、このように構成され
た両エッジ検出回路の動作を、図15の（Ａ），（Ｂ）に
示したタイミングチャートに基づいて説明する。第１の
ＡＮＤ回路208 の出力端（ｅ）点では立ち上がりエッジ
検出パルスを出力し、第２のＡＮＤ回路209 の出力端
（ｆ）点では立ち下がりエッジ検出パルスを出力する。
このときの正常動作を図15の（Ａ）に示す。しかしなが
ら、入力信号安定時での外来ノイズによる信号の乱れに
対しては、図15の（Ｂ）に示すように動作し、ＯＲ回路
210 の出力端（ｇ）点すなわち出力端子203 では、点線
で示すような誤パルスを発生してしまう。また、出力に
必要なパルス幅によって、サンプルホールド・クロック
の周波数が決定されるので、ノイズの発生時間が長い場
合、シフトレジスタの段数が比例的に増大してしまうと
いう欠点がある。

【０００６】また、図12に示したワンショット・マルチ
バイブレータを用いたノイズ除去回路を利用した両エッ
ジ検出回路は、図16に示すように、図12に示したノイズ
除去回路の出力ｃに一般的な両エッジ検出回路を接続し
た構成となる。なお、図16において、301 はサンプルホ
ールド・クロック入力端子、302 は出力端子、303,304
はＤ型フリップフロップ、305 は排他的論理和回路であ
る。この場合においても、入力信号の立ち上がり時や入
力信号安定時における外来ノイズによる信号の乱れが発
生すると、図12の出力ｃにヒゲが発生する。そして稀に
次段のＤ型フリップフロップ303 にこのヒゲが取り込ま
れると、図17において点線で示すような誤パルスを発生
してしまう。また図12に示したノイズ除去回路における
ワンショット・マルチバイブレータの時定数は、ノイズ
の発生時間により外付けの抵抗とコンデンサによって調
整する必要がある。このためピン数・回路規模とも増大
するという欠点がある。

【０００７】本発明は、従来のノイズ除去回路における
上記問題点を解消するためになされたもので、請求項１
〜５記載の各発明の第１の目的は、両エッジ検出機能を
正確に行うことの可能なノイズ除去回路装置を提供する
ことである。また第２の目的は、ノイズの発生時間に応
じて簡単に対応できるノイズ除去回路装置を提供するこ
とである。更に第３の目的は、“Ｈ”決定条件及び
“Ｌ”決定条件以外では、前の入力状態を保持させヒゲ
が発生しないようにしたノイズ除去回路装置を提供する
ことである。また請求項４及び５の他の目的は、回路規
模の小さいノイズ除去回路装置を提供することである。

【０００８】

【課題を解決するための手段】上記問題点を解決するた
め、請求項１記載の発明は、“Ｈ”信号決定部と、
“Ｌ”信号決定部と、セット／リセット型記憶部と、デ
ータ入力端子と、データ出力端子とで構成され、前記デ
ータ入力端子は前記“Ｈ”信号決定部の入力と“Ｌ”信
号決定部の入力とに接続され、該“Ｈ”信号決定部の出
力と“Ｌ”信号決定部の出力はそれぞれ前記セット／リ
セット型記憶部のセット入力とリセット入力とに接続さ
れ、該セット／リセット型記憶部の出力は、前記データ
出力端子と接続してノイズ除去回路装置を構成するもの
である。

【０００９】このように構成することにより、データ入
力端子にノイズを含んだ信号が入力されても、“Ｈ”信
号決定部又は“Ｌ”信号決定部において、“Ｈ”決定条
件（例えば“Ｈ”が３回以上続く条件）又は“Ｌ”決定
条件（例えば“Ｌ”が３回以上続く条件）のいずれかが
成立するまでは、セット／リセット型記憶部が前の状態
を保持しており、データ出力信号が変化しない。したが
って、ノイズが除去された出力信号をデータ出力端子よ
り得ることができる。

【００１０】請求項２記載の発明は、Ｎ（１以上の正の
整数）個のデータ記憶部と、（Ｎ＋１）個のインバータ
回路と、第１及び第２の（Ｎ＋１）入力論理積回路と、
セット／リセット型ラッチと、データ入力端子と、サン
プルホールド・クロック入力端子と、データ出力端子と
で構成され、前記データ入力端子は前記第１のデータ記
憶部のデータ入力と接続され、前記第１から第（Ｎ−
１）までの各データ記憶部の出力は、次段の第２から第
Ｎまでの各データ記憶部のデータ入力ヘシリアルに接続
され、且つ該第１から第Ｎまでの各データ記憶部の出力
は、それぞれ前記第１の（Ｎ＋１）入力論理積回路の１
からＮ番目の入力と接続されると共に、前記第１から第
Ｎまでのインバータ回路を介して前記第２の（Ｎ＋１）
入力論理積回路の１からＮ番目の入力とに接続され、前
記サンプルホールド・クロック入力端子は、前記第１か
ら第Ｎまでの各データ記憶部のクロック入力と接続され
ると共に第（Ｎ＋１）のインバータ回路を介して前記第
１及び第２の（Ｎ＋１）入力論理積回路の（Ｎ＋１）番
目の入力とそれぞれ接続され、該第１及び第２の（Ｎ＋
１）入力論理積回路の出力は、それぞれ前記セット／リ
セット型ラッチのセット入力及びリセット入力と接続さ
れ、該セット／リセット型ラッチの出力は前記データ出
力端子と接続してノイズ除去回路装置を構成するもので
ある。

【００１１】請求項３記載の発明は、Ｎ（１以上の正の
整数）個のデータ記憶部と、Ｎ個のインバータ回路と、
第１及び第２のＮ入力論理積回路と、ＪＫ型フリップフ
ロップと、データ入力端子と、サンプルホールド・クロ
ック入力端子と、データ出力端子とで構成され、前記デ
ータ入力端子は前記第１のデータ記憶部のデータ入力と
接続され、前記第１から第（Ｎ−１）までの各データ記
憶部の出力は、次段の第２から第Ｎまでの各データ記憶
部のデータ入力ヘシリアルに接続され、且つ該第１から
第Ｎまでの各データ記憶部の出力は、それぞれ前記第１
のＮ入力論理積回路の入力と接続されると共に、それぞ
れ前記第１から第Ｎまでのインバータ回路を介して前記
第２のＮ入力論理積回路の入力と接続され、前記サンプ
ルホールド・クロック入力端子は、前記第１から第Ｎま
での各データ記憶部及び前記ＪＫ型フリップフロップの
クロック入力と接続され、前記第１及び第２のＮ入力論
理積回路の各出力は、それぞれ前記ＪＫ型フリップフロ
ップのＪ入力及びＫ入力と接続され、該ＪＫ型フリップ
フロップの出力は前記データ出力端子と接続してノイズ
除去回路装置を構成するものである。

【００１２】請求項４記載の発明は、請求項２記載のノ
イズ除去回路装置において、前記第１及び第２の（Ｎ＋
１）入力論理積回路を、第１及び第２の（Ｎ＋１）入力
ＮＡＮＤ回路で構成すると共に、前記セット／リセット
型ラッチを第１及び第２の２入力ＮＡＮＤ回路で構成
し、前記第１から第Ｎまでの各データ記憶部の出力は、
それぞれ前記第１の（Ｎ＋１）入力ＮＡＮＤ回路の１か
らＮ番目の入力に接続されると共に、前記第１から第Ｎ
までのインバータ回路を介して前記第２の（Ｎ＋１）入
力ＮＡＮＤ回路の１からＮ番目の入力に接続され、前記
第１及び第２の（Ｎ＋１）入力ＮＡＮＤ回路の出力は、
それぞれ前記第１及び第２の２入力ＮＡＮＤ回路の一方
の入力と接続され、該第１の２入力ＮＡＮＤ回路の出力
は前記第２の２入力ＮＡＮＤ回路の他方の入力と前記デ
ータ出力端子とに接続され、前記第２の２入力ＮＡＮＤ
回路の出力は前記第１の２入力ＮＡＮＤ回路の他方の入
力に接続してノイズ除去回路装置を構成するものであ
る。

【００１３】請求項５記載の発明は、請求項２〜４のい
ずれか１項に記載のノイズ除去回路装置において、前記
Ｎ個のデータ記憶部（１，２，３・・・Ｎ）と第１から
第ＮまでのＮ個のインバータ回路とを、Ｄ型フリップフ
ロップで構成し、前記データ記憶部の出力を前記Ｄ型フ
リップフロップのＱ出力に対応させ、前記インバータ回
路出力を前記Ｄ型フリップフロップのＱ出力の反転出力
である／Ｑ出力に対応させるものである。

【００１４】

【発明の実施の形態及び実施例】次に、発明の実施の形
態及び実施例について説明する。図１は本発明に係るノ
イズ除去回路装置の基本的な実施の形態を示すブロック
構成図で、１はデータ入力端子、２はデータ出力端子、
３は“Ｈ”信号決定部、４は“Ｌ”信号決定部、５はセ
ット／リセット型ラッチで“Ｈ”信号決定部３の出力は
セット入力へ、“Ｌ”信号決定部４の出力はリセット入
力へ、それぞれ接続され、セット／リセット型ラッチ５
の出力はデータ出力端子２に接続されている。

【００１５】次に、このように構成されたノイズ除去回
路装置の動作を、図２に示したタイミングチャートに基
づいて説明する。図２において、上向き矢印↑は、その
時点でデータ入力信号をセンスし、取り込んでいること
を示しており、また出力（ａ）は“Ｈ”信号決定部３の
出力を、出力（ｂ）は“Ｌ”信号決定部４の出力を、そ
れぞれ示している。データ入力端子１にノイズを含んだ
データ入力信号が入力されても、図２に示すように、
“Ｈ”信号決定部３における“Ｈ”決定条件（この図示
例では“Ｈ”が３回以上続く条件）、又は“Ｌ”信号決
定部４における“Ｌ”決定条件（この図示例では“Ｌ”
が３回以上続く条件）のどちらかが成り立つまでは、セ
ット／リセット型ラッチ５が前の状態を保持しており、
データ出力信号が変化しない。したがって、ノイズが除
去された出力信号がデータ出力端子２より得ることがで
きる

【００１６】次に、具体的な第１実施例を図３の回路構
成図に基づいて説明する。この実施例は、請求項１，
２，４，５記載の各発明に対応するものである。図３に
おいて、１はデータ入力端子、２はデータ出力端子、６
はサンプルホールド・クロック入力端子、７〜９はＤ型
フリップフロップ、10，11は４入力ＮＡＮＤ回路、12，
13は２入力ＮＡＮＤ回路、14はインバータ回路である。
そして、２入力ＮＡＮＤ回路12，13は“Ｌ”アクティブ
のセット／リセット型ラッチを構成しており、また前記
Ｄ型フリップフロップ７〜９は、全て立ち上がりエッジ
・トリガタイプで構成されている。

【００１７】次に、このように構成されているノイズ除
去回路装置の動作を、図４に示すタイミングチャートを
参照しながら説明する。この実施例においては、３個の
Ｄ型フリップフロップ７〜９によって、データ入力を３
世代前まで記憶しておき、“Ｈ”決定条件〔Ｄ型フリッ
プフロップ７〜９の各出力（ｃ），（ｄ），（ｅ）とも
“Ｈ”で、且つサンプルホールド・クロックが“Ｌ”と
いう条件〕が成立すれば、４入力ＮＡＮＤ回路10の出力
（ｆ）へ“Ｌ”を出力し、“Ｌ”決定条件〔Ｄ型フリッ
プフロップ７〜９の各出力（ｃ），（ｄ），（ｅ）とも
“Ｌ”で、且つサンプルホールド・クロックが“Ｌ”と
いう条件〕が成立すれば、４入力ＮＡＮＤ回路11の出力
（ｇ）へ“Ｌ”を出力する。ここでサンプルホールド・
クロックが“Ｌ”という条件すなわちインバータ回路14
を挿入しているのは、Ｄ型フリップフロップの遅延時
間：ｔ_p ＬＨとｔ_p ＨＬとの差により、ヒゲが発生する
ことを防止するためである。

【００１８】そして、４入力ＮＡＮＤ回路10の出力
（ｆ）がセット／リセット型ラッチのセット入力へ、ま
た４入力ＮＡＮＤ回路11の出力（ｇ）がリセット入力へ
それぞれ接続されているので、確実にノイズが除去され
たデータ出力が出力端子２より得られる。この場合の遅
延時間は、データ入力信号に対して最大３クロック半と
なる。また、本実施例では、ノイズ除去時間を長くした
い場合、サンプルホールド・クロックの周期を長くした
り、Ｄ型フリップフロップの段数を増やすことにより簡
単に対応することができるので、その効果は大きい。

【００１９】次に、第２実施例を図５に基づいて説明す
る。図５において、１はデータ入力端子、２はデータ出
力端子、６はサンプルホールド・クロック入力端子、７
〜９はＤ型フリップフロップ、15，16は３入力ＡＮＤ回
路、17はＪ・Ｋ型フリップフロップを示す。なお、前記
Ｄ型フリップフロップ７〜９及びＪ・Ｋ型フリップフロ
ップ17は、全て立ち上がりエッジ・トリガタイプであ
る。

【００２０】次に、このように構成された第２実施例を
図６のタイミングチャートに基づいて説明する。この実
施例では、第１実施例と同様に図６に示すように、３個
のＤ型フリップフロップ７〜９によってデータ入力を３
世代前まで記憶しておき、“Ｈ”決定条件〔Ｄ型フリッ
プフロップ７〜９の各出力（ｃ），（ｄ），（ｅ）とも
“Ｈ”という条件〕が成立すれば、３入力ＡＮＤ回路15
の出力（ｈ）へ“Ｈ”を出力し、“Ｌ”決定条件〔Ｄ型
フリップフロップ７〜９の各出力（ｃ），（ｄ），
（ｅ）とも“Ｌ”という条件〕が成立すれば、３入力Ａ
ＮＤ回路16の出力（ｉ）へ“Ｈ”を出力する。

【００２１】そして、３入力ＡＮＤ回路15の出力（ｈ）
がＪ・Ｋ型フリップフロップ17のＪ入力へ、また３入力
ＡＮＤ回路16の出力（ｉ）がＪ・Ｋ型フリップフロップ
17のＫ入力へそれぞれ接続されているので、確実にノイ
ズが除去されたデータ出力が出力端子２より得られる。
この場合の遅延時間は、データ入力信号に対して最大４
クロックとなる。また、本実施例ではノイズ除去時間を
長くしたい場合、サンプルホールド・クロックの周期を
長くしたり、Ｄ型フリップフロップの段数を増やすこと
により簡単に対応することができる。更に、クロック同
期型回路なので、第１実施例に比べてサンプルホールド
・クロックを高速にすることができ、その効果は非常に
大きい。

【００２２】次に、第３実施例を図７に基づいて説明す
る。本実施例は図７で示すように、図５に示した第２実
施例に、Ｄ型フリップフロップ18，排他的論理和（Ｅｘ
−ＯＲ）回路19及びエッジ検出パルス出力端子20を追加
した構成となっている。なお、本実施例においても、Ｄ
型フリップフロップ７〜９及びＪ・Ｋ型フリップフロッ
プ17は、全て立ち上がりエッジ・トリガタイプである。

【００２３】次に、このように構成された第３実施例の
動作を、図８のタイミングチャートに基づいて説明す
る。本実施例では、第２実施例と同様な作用により、図
８で示すように３個のＤ型フリップフロップ７〜９によ
って、データ入力を３世代前まで記憶しておき、“Ｈ”
決定条件〔Ｄ型フリップフロップ７〜９の各出力
（ｃ），（ｄ），（ｅ）とも“Ｈ”という条件〕が成立
すれば、３入力ＡＮＤ回路15の出力（ｈ）へ“Ｈ”を出
力し、“Ｌ”決定条件〔Ｄ型フリップフロップ７〜９の
各出力（ｃ），（ｄ），（ｅ）とも“Ｌ”という条件〕
が成立すれば、３入力ＡＮＤ回路16の出力（ｉ）へ
“Ｈ”をそれぞれ出力する。

【００２４】そして、３入力ＡＮＤ回路15の出力（ｈ）
がＪ・Ｋ型フリップフロップ17のＪ入力へ、また３入力
ＡＮＤ回路16の出力（ｉ）がＪ・Ｋ型フリップフロップ
17のＫ入力へそれぞれ接続されているので、確実にノイ
ズが除去されたデータ出力が出力端子２より得られる。
このデータ出力を前記Ｄ型フリップフロップ18によって
１クロック分だけディレイさせた信号（ｊ）を出力さ
せ、前記排他的論理和回路19によって、信号の切り替わ
り目に１クロック分のパルス幅を出力し、エッジ検出パ
ルスを出力端子20より出力するように動作する。

【００２５】以上述べてきた第３実施例における効果を
まとめると以下のようになる。 （１） ノイズ除去時間を長くしたい場合、サンプルホ
ールド・クロックの周期を長くしたり、Ｄ型フリップフ
ロップの段数を増やすことにより、簡単に対応すること
ができる。 （２） クロック同期型回路なので、第１実施例に比べ
てサンプルホールド・クロックを高速にすることができ
る。 （３） 図16で示した一般的な両エッジ検出回路より、
Ｄ型フリップフロップ１段分を省略することができる。

【００２６】以上のように両エッジ検出回路において規
模が小さく、最適な回路装置を実現でき、また追加した
前記Ｄ型フリップフロップ18のクロック端子を、サンプ
ルホールド・クロックの加工したものに接続すれば、必
要なパルス幅を容易に変更できるので、その効果は非常
に大きい。

【００２７】

【発明の効果】以上述べたように、請求項１〜５記載の
各発明によれば、両エッジ検出機能を正確に行うノイズ
除去回路装置を提供することができる。また、ノイズの
発生時間に応じて簡単に対応できるノイズ除去回路装置
を提供することができる。更に、“Ｈ”決定条件及び
“Ｌ”決定条件以外では、前の入力状態を保持している
ので、ヒゲが発生しないノイズ除去回路装置を提供する
ことができる。更にまた請求項４又は５記載の発明によ
れば、回路規模の小さいノイズ除去回路装置を提供する
ことができる。

【図面の簡単な説明】

【図１】本発明に係るノイズ除去回路装置の基本的な実
施の形態を示すブロック構成図である。

【図２】図１に示したノイズ除去回路装置の動作を説明
するためのタイミングチャートである。

【図３】本発明の具体的な第１実施例を示す回路構成図
である。

【図４】図３に示した第１実施例の動作を説明するため
のタイミングチャートである。

【図５】本発明の第２実施例を示す回路構成図である。

【図６】図５に示した第２実施例の動作を説明するため
のタイミングチャートである。

【図７】本発明の第３実施例を示す回路構成図である。

【図８】図７に示した第３実施例の動作を説明するため
のタイミングチャートである。

【図９】従来のノイズ除去回路の構成例を示すブロック
構成図である。

【図10】図９に示した従来例のデュアル４ビット・シフ
トレジスタの構成を示す図である。

【図11】図９に示した従来例の動作を説明するためのタ
イミングチャートである。

【図12】従来のノイズ除去回路の他の構成例を示すブロ
ック構成図である。

【図13】図12に示した従来例の動作を説明するためのタ
イミングチャートである。

【図14】図９に示した従来例を利用した両エッジ検出回
路を示す図である。

【図15】図14に示した両エッジ検出回路の動作を説明す
るためのタイミングチャートである。

【図16】図12に示した従来例を利用した両エッジ検出回
路を示す図である。

【図17】図16に示した両エッジ検出回路の動作を説明す
るためのタイミングチャートである。

【符号の説明】

１ データ入力端子 ２ データ出力端子 ３ “Ｈ”信号決定部 ４ “Ｌ”信号決定部 ５ セット／リセット型ラッチ ６ サンプルホールド・クロック入力端子 ７，８，９ Ｄ型フリップフロップ 10，11 ４入力ＮＡＮＤ回路 12，13 ２入力ＮＡＮＤ回路 14 インバータ回路 15，16 ３入力ＡＮＤ回路 17 Ｊ・Ｋ型フリップフロップ 18 Ｄ型フリップフロップ 19 排他的論理和回路 20 エッジ検出パルス出力端子

Claims (5)

【特許請求の範囲】
1. 【請求項１】 “Ｈ”信号決定部と、“Ｌ”信号決定部
   と、セット／リセット型記憶部と、データ入力端子と、
   データ出力端子とで構成され、前記データ入力端子は前
   記“Ｈ”信号決定部の入力と“Ｌ”信号決定部の入力と
   に接続され、該“Ｈ”信号決定部の出力と“Ｌ”信号決
   定部の出力は、それぞれ前記セット／リセット型記憶部
   のセット入力とリセット入力とに接続され、該セット／
   リセット型記憶部の出力は前記データ出力端子と接続さ
   れていることを特徴とするノイズ除去回路装置。
2. 【請求項２】 Ｎ（１以上の正の整数）個のデータ記憶
   部と、（Ｎ＋１）個のインバータ回路と、第１及び第２
   の（Ｎ＋１）入力論理積回路と、セット／リセット型ラ
   ッチと、データ入力端子と、サンプルホールド・クロッ
   ク入力端子と、データ出力端子とで構成され、前記デー
   タ入力端子は前記第１のデータ記憶部のデータ入力と接
   続され、前記第１から第（Ｎ−１）までの各データ記憶
   部の出力は、次段の第２から第Ｎまでの各データ記憶部
   のデータ入力ヘシリアルに接続され、且つ該第１から第
   Ｎまでの各データ記憶部の出力は、それぞれ前記第１の
   （Ｎ＋１）入力論理積回路の１からＮ番目の入力と接続
   されると共に、前記第１から第Ｎまでのインバータ回路
   を介して前記第２の（Ｎ＋１）入力論理積回路の１から
   Ｎ番目の入力とに接続され、前記サンプルホールド・ク
   ロック入力端子は、前記第１から第Ｎまでの各データ記
   憶部のクロック入力と接続されると共に第（Ｎ＋１）の
   インバータ回路を介して前記第１及び第２の（Ｎ＋１）
   入力論理積回路の（Ｎ＋１）番目の入力とそれぞれ接続
   され、該第１及び第２の（Ｎ＋１）入力論理積回路の出
   力は、それぞれ前記セット／リセット型ラッチのセット
   入力及びリセット入力と接続され、該セット／リセット
   型ラッチの出力は前記データ出力端子と接続されている
   ことを特徴とするノイズ除去回路装置。
3. 【請求項３】 Ｎ（１以上の正の整数）個のデータ記憶
   部と、Ｎ個のインバータ回路と、第１及び第２のＮ入力
   論理積回路と、ＪＫ型フリップフロップと、データ入力
   端子と、サンプルホールド・クロック入力端子と、デー
   タ出力端子とで構成され、前記データ入力端子は前記第
   １のデータ記憶部のデータ入力と接続され、前記第１か
   ら第（Ｎ−１）までの各データ記憶部の出力は、次段の
   第２から第Ｎまでの各データ記憶部のデータ入力ヘシリ
   アルに接続され、且つ該第１から第Ｎまでの各データ記
   憶部の出力は、それぞれ前記第１のＮ入力論理積回路の
   入力と接続されると共に、それぞれ前記第１から第Ｎま
   でのインバータ回路を介して前記第２のＮ入力論理積回
   路の入力と接続され、前記サンプルホールド・クロック
   入力端子は、前記第１から第Ｎまでの各データ記憶部及
   び前記ＪＫ型フリップフロップのクロック入力と接続さ
   れ、前記第１及び第２のＮ入力論理積回路の各出力は、
   それぞれ前記ＪＫ型フリップフロップのＪ入力及びＫ入
   力と接続され、該ＪＫ型フリップフロップの出力は前記
   データ出力端子と接続されていることを特徴とするノイ
   ズ除去回路装置。
4. 【請求項４】 前記第１及び第２の（Ｎ＋１）入力論理
   積回路を、第１及び第２の（Ｎ＋１）入力ＮＡＮＤ回路
   で構成すると共に、前記セット／リセット型ラッチを第
   １及び第２の２入力ＮＡＮＤ回路で構成し、前記第１か
   ら第Ｎまでの各データ記憶部の出力は、それぞれ前記第
   １の（Ｎ＋１）入力ＮＡＮＤ回路の１からＮ番目の入力
   に接続されると共に、前記第１から第Ｎまでのインバー
   タ回路を介して前記第２の（Ｎ＋１）入力ＮＡＮＤ回路
   の１からＮ番目の入力に接続され、前記第１及び第２の
   （Ｎ＋１）入力ＮＡＮＤ回路の出力は、それぞれ前記第
   １及び第２の２入力ＮＡＮＤ回路の一方の入力と接続さ
   れ、該第１の２入力ＮＡＮＤ回路の出力は前記第２の２
   入力ＮＡＮＤ回路の他方の入力と前記データ出力端子と
   に接続され、前記第２の２入力ＮＡＮＤ回路の出力は前
   記第１の２入力ＮＡＮＤ回路の他方の入力に接続されて
   いることを特徴とする請求項２記載のノイズ除去回路装
   置。
5. 【請求項５】 前記Ｎ個のデータ記憶部と第１から第Ｎ
   までのＮ個のインバータ回路とを、Ｄ型フリップフロッ
   プで構成し、前記データ記憶部の出力を前記Ｄ型フリッ
   プフロップのＱ出力に対応させ、前記インバータ回路出
   力を前記Ｄ型フリップフロップのＱ出力の反転出力であ
   る／Ｑ出力に対応させたことを特徴とする請求項２〜４
   のいずれか１項に記載のノイズ除去回路装置。