JPH0993052A - Multi-input differential amplifier circuit - Google Patents

Abstract

PROBLEM TO BE SOLVED: To provide a multi-input differential amplifier circuit by which a dynamic range can be expanded, circuit scale can be reduced and power consumption can be saved. SOLUTION: Currents are respectively separately supplied to pMOS transistors PT10 and PT11 constituting a differential pair and pMOS transistors PT20 and PT21 constituting a differential pair for each differential pair by pMOS transistors PT01 and PT02 constituting a current mirror circuit together with a pMOS transistor PT1 of a bias part 11. The output signal of a differential amplifier part 12a is inputted through a source follower part 13 constituted of pMOS transistors PT2 and PT3 to a push-pull output part 14 constituted of a pMOS transistor PT4 , nMOS transistor NT3 , resistor R10 and capacitor C10 , inverted and outputted to an output terminal TOUT.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】本発明は、２対以上の正と負
の入力端子を有する多入力差動増幅回路に関するもので
ある。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a multi-input differential amplifier circuit having two or more pairs of positive and negative input terminals.

【０００２】[0002]

【従来の技術】従来の多入力差動増幅回路、たとえば、
ＭＯＳ型４端子入力差動増幅回路を例として、従来の技
術について説明する。図１０はＭＯＳ型４端子入力差動
増幅回路１０の回路図である。図１０に示すように、こ
の差動増幅回路はバイアス部１１、差動増幅部１２、ソ
ースフォロワ部１３およびプッシュプル出力部１４から
構成されている。図１０において、ＰＴ₀ ，ＰＴ₁ ，Ｐ
Ｔ₂ ，ＰＴ₃ ，ＰＴ₄ ，ＰＴ₁₀，ＰＴ₁₁，ＰＴ₂₀，ＰＴ
₂₁はｐチャネルＭＯＳ（以下ｐＭＯＳという）トランジ
スタ、ＮＴ₁ ，ＮＴ₂ ，ＮＴ₃ はｎチャネルＭＯＳ（以
下ｎＭＯＳという）トランジスタ、ＣＵＲ₁ は電流源、
Ｒ₁₀は抵抗素子、Ｃ₁₀は容量素子、Ｔ₁₀，Ｔ₁₁，Ｔ₂₀，
Ｔ ₂₁は入力端子、Ｔ_OUT は出力端子をそれぞれ示してい
る。また、１５と１６はそれぞれ電源電圧Ｖ_DDおよび電
源電圧Ｖ_SSの供給線を示している。2. Description of the Related Art A conventional multi-input differential amplifier circuit, for example,
A conventional technique using a MOS 4-terminal input differential amplifier circuit as an example.
The technique will be described. Figure 10 is a MOS type 4-terminal input differential
3 is a circuit diagram of the amplifier circuit 10. FIG. As shown in FIG.
The differential amplifier circuit of the bias section 11, the differential amplifier section 12,
From the follower section 13 and push-pull output section 14
It is configured. In FIG. 10, PT₀, PT₁, P
T₂, PT_Three, PT_Four, PT_Ten, PT₁₁, PT₂₀, PT
_{twenty one}Is a p-channel MOS (hereinafter referred to as pMOS) transition
Star, NT₁, NT₂, NT_ThreeIs an n-channel MOS (below
Lower nMOS) transistor, CUR₁Is the current source,
R_TenIs a resistance element, C_TenIs a capacitive element, T_Ten, T₁₁, T₂₀,
T _{twenty one}Is the input terminal, T_OUTShows the output terminals respectively
You. Further, 15 and 16 are power supply voltage V, respectively._DDAnd electricity
Source voltage V_SSShows the supply line of.

【０００３】図１０に示す４端子入力差動増幅回路１０
においては、ｐＭＯＳトランジスタＰＴ₀ ，ＰＴ₁ ，Ｐ
Ｔ₂ がカレントミラー回路を構成し、また、ｎＭＯＳト
ランジスタＮＴ₁ ，ＮＴ₂ もカレントミラー回路を構成
している。A 4-terminal input differential amplifier circuit 10 shown in FIG.
, PMOS transistors PT ₀ , PT ₁ , P
T ₂ constitutes a current mirror circuit, and the nMOS transistors NT ₁ and NT ₂ also constitute a current mirror circuit.

【０００４】ｐＭＯＳトランジスタＰＴ₁ のソースが電
源電圧Ｖ_DDの供給線１５に接続され、ｐＭＯＳトランジ
スタＰＴ₁ のゲートとドレインが接続され、これらの接
続点によりノードＮＤ₁ が構成されている。ノードＮＤ
₁ と電源電圧Ｖ_SSの供給線１６との間に、電流源ＣＵＲ
₁ が接続されている。ｐＭＯＳトランジスタＰＴ₁ およ
び電流源ＣＵＲ₁ によって、バイアス部１１が構成され
ている。The source of the pMOS transistor PT ₁ is connected to the supply line 15 for the power supply voltage V _DD , the gate and drain of the pMOS transistor PT ₁ are connected, and the node ND ₁ is constituted by these connection points. Node ND
₁ and the supply line 16 of the power supply voltage V _SS , a current source CUR
₁ is connected. The pMOS transistor PT ₁ and the current source CUR _{1 form} a bias unit 11.

【０００５】ｐＭＯＳトランジスタＰＴ₀ のソースが電
源電圧Ｖ_DDの供給線１５に接続されている。そして、ｐ
ＭＯＳトランジスタＰＴ₀ のゲートがノードＮＤ₁ に接
続され、バイアス部１１のｐＭＯＳトランジスタＰＴ₁
と共にカレントミラー回路が構成され、ｐＭＯＳトラン
ジスタＰＴ₀ のドレインに電流源ＣＵＲ₁ の電流Ｉ₁に
応じた電流が供給される。The source of the pMOS transistor PT ₀ is connected to the supply line 15 for the power supply voltage V _DD . And p
The gate of the MOS transistor PT ₀ is connected to the node ND _1, and the pMOS transistor PT _{1 of the} bias section 11 is connected.
Together with this, a current mirror circuit is formed, and a current corresponding to the current I ₁ of the current source CUR ₁ is supplied to the drain of the pMOS transistor PT ₀ .

【０００６】ｐＭＯＳトランジスタＰＴ₁₀，ＰＴ₁₁，Ｐ
Ｔ₂₀，ＰＴ₂₁のソース同士が接続され、これらの接続点
によりノードＮＤ₂ が構成されている。ノードＮＤ₂ が
ｐＭＯＳトランジスタＰＴ₀ のドレインと接続されてい
る。ｐＭＯＳトランジスタＰＴ₁₁，ＰＴ₂₁のドレイン同
士が接続され、これらの接続点によりノードＮＤ₃ が構
成されている。ノードＮＤ₃ にｎＭＯＳトランジスタＮ
Ｔ₁ のドレインが接続されている。また、ｐＭＯＳトラ
ンジスタＰＴ₁₀，ＰＴ₂₀のドレイン同士が接続され、こ
れらの接続点によりノードＮＤ₄ が構成されている。ノ
ードＮＤ₄ にｎＭＯＳトランジスタＮＴ₂ のドレインが
接続されている。さらに、ｎＭＯＳトランジスタＮ
Ｔ₁ ，ＮＴ₂ のゲートがノードＮＤ₃ に接続され、ソー
スが電源電圧Ｖ_SSの供給線１６に接続されている。ｐＭ
ＯＳトランジスタＰＴ₁₀，ＰＴ₂₀，ＰＴ₁₁，ＰＴ₂₁のゲ
ートがそれぞれ入力端子Ｔ₁₀，Ｔ₂₀，Ｔ₁₁，Ｔ₂₁に接続
されている。上述した素子およびそれらの接続により、
回路の差動増幅部１２が構成されている。なお、ｐＭＯ
ＳトランジスタＰＴ₁₀，ＰＴ₂₀，ＰＴ₁₁，ＰＴ₂₁の基板
ノードはソースノードＮＤ₂ に接続されているが、電源
電圧Ｖ_DDの供給線１６に接続しても良い。PMOS transistors PT ₁₀ , PT ₁₁ , P
The sources of T ₂₀ and PT ₂₁ are connected to each other, and the node ND ₂ is constituted by these connection points. The node ND ₂ is connected to the drain of the pMOS transistor PT ₀ . The drains of the pMOS transistors PT ₁₁ and PT ₂₁ are connected to each other, and a node ND ₃ is constituted by the connection point of these. The nMOS transistor N is connected to the node ND _3.
The drain of T ₁ is connected. Further, the drains of the pMOS transistors PT ₁₀ and PT ₂₀ are connected to each other, and a node ND ₄ is formed by the connection point thereof. The drain of the nMOS transistor NT ₂ is connected to the node ND ₄ . In addition, the nMOS transistor N
The gates of T ₁ and NT ₂ are connected to the node ND ₃ , and the sources are connected to the supply line 16 of the power supply voltage V _SS . pM
The gate of the OS transistor _{PT 10, PT 20, PT 11} , PT 21 is connected to the input terminal _{T 10, T 20, T 11} , T 21 , respectively. Due to the above-mentioned elements and their connection,
A differential amplifier section 12 of the circuit is configured. Note that pMO
The substrate nodes of the S transistors PT ₁₀ , PT ₂₀ , PT ₁₁ and PT ₂₁ are connected to the source node ND ₂ , but they may be connected to the supply line 16 of the power supply voltage V _DD .

【０００７】ｐＭＯＳトランジスタＰＴ₂ のソースが電
源電圧Ｖ_DDの供給線１５に接続されている。そして、ｐ
ＭＯＳトランジスタＰＴ₂ のゲートがノードＮＤ₁ に接
続され、バイアス部１１のｐＭＯＳトランジスタＰＴ₁
と共にカレントミラー回路が構成され、ｐＭＯＳトラン
ジスタＰＴ₂ のドレインに電流源ＣＵＲ₁ の電流Ｉ₁に
応じた電流が供給される。ｐＭＯＳトランジスタＰＴ₂
のドレインがｐＭＯＳトランジスタＰＴ₃ のソースと接
続され、これらの接続点によりノードＮＤ₅ が構成され
ている。ｐＭＯＳトランジスタＰＴ₃ のゲートがノード
ＮＤ₄ に接続され、ｐＭＯＳトランジスタＰＴ₃ のドレ
インが電源電圧Ｖ_SSの供給線１６に接続されている。ｐ
ＭＯＳトランジスタＰＴ₂ およびｐＭＯＳトランジスタ
ＰＴ₃ によって、ソースフォロワ部１３が構成されてい
る。The source of the pMOS transistor PT ₂ is connected to the supply line 15 for the power supply voltage V _DD . And p
The gate of the MOS transistor PT ₂ is connected to the node ND _1, and the pMOS transistor PT _{1 of the} bias unit 11 is connected.
Together with this, a current mirror circuit is formed, and a current corresponding to the current I ₁ of the current source CUR ₁ is supplied to the drain of the pMOS transistor PT ₂ . pMOS transistor PT ₂
Is connected to the source of the pMOS transistor PT ₃ , and a node ND ₅ is constituted by these connection points. The gate of the pMOS transistor PT ₃ is connected to the node ND _4, and the drain of the pMOS transistor PT ₃ is connected to the supply line 16 of the power supply voltage V _SS . p
The source follower unit 13 is composed of the MOS transistor PT ₂ and the pMOS transistor PT ₃ .

【０００８】ｐＭＯＳトランジスタＰＴ₄ のソースが電
源電圧Ｖ_DDの供給線１５に接続され、一方、ｎＭＯＳト
ランジスタＮＴ₃ のソースが電源電圧Ｖ_SSの供給線１６
に接続されている。また、ｐＭＯＳトランジスタＰＴ₄
のドレインがｎＭＯＳトランジスタＮＴ₃ のドレインと
接続され、これらの接続点によりノードＮＤ₆ が構成さ
れている。ｐＭＯＳトランジスタＰＴ₄ のゲートがノー
ドＮＤ₅ に接続され、ｎＭＯＳトランジスタＮＴ₃ のゲ
ートがノードＮＤ₄ に接続されている。ノードＮＤ₆ と
ノードＮＤ₄ との間に、位相補償用の抵抗素子Ｒ₁₀およ
び容量素子Ｃ₁₀が直列に接続され、さらに、ノードＮＤ
₆ に出力端子Ｔ_OUT が接続されている。上記の素子およ
びそれらの接続によって、プッシュプル出力部１４が構
成されている。The source of the pMOS transistor PT ₄ is connected to the supply line 15 of the power supply voltage V _DD , while the source of the nMOS transistor NT ₃ is supplied to the supply line 16 of the power supply voltage V _SS.
It is connected to the. In addition, pMOS transistor PT ₄
Is connected to the drain of the nMOS transistor NT ₃ , and a node ND ₆ is constituted by these connection points. The gate of the pMOS transistor PT ₄ is connected to the node ND _5, and the gate of the nMOS transistor NT ₃ is connected to the node ND ₄ . A resistor element R ₁₀ and a capacitor element C ₁₀ for phase compensation are connected in series between the node ND ₆ and the node ND _4, and further, the node ND
_The output terminal T _OUT is connected to ₆ . A push-pull output unit 14 is configured by the above elements and their connections.

【０００９】以下、図１０を参照しながら、４端子入力
差動増幅回路１０の動作について説明する。この４端子
入力差動増幅回路１０には、最大４つの信号が同時に入
力できる。４つの入力端子の内、Ｔ₁₀とＴ₁₁，Ｔ₂₀とＴ
₂₁がそれぞれ差動入力端子になっている。そして、差動
増幅部１２において、差動入力端子Ｔ₁₀とＴ₁₁に入力さ
れた信号の差が取り出され、ノードＮＤ₄ に出力され、
同様に、差動入力端子Ｔ₂₀とＴ₂₁に入力された信号の差
が取り出され、ノードＮＤ₄ に出力される。The operation of the 4-terminal input differential amplifier circuit 10 will be described below with reference to FIG. Up to four signals can be simultaneously input to the four-terminal input differential amplifier circuit 10. Of the four input terminals, T ₁₀ and T ₁₁ , T ₂₀ and T
₂₁ are differential input terminals. Then, in the differential amplifier section 12, the difference between the signals input to the differential input terminals T ₁₀ and T ₁₁ is extracted and output to the node ND ₄ .
Similarly, the difference between the signals input to the differential input terminals T ₂₀ and T ₂₁ is extracted and output to the node ND ₄ .

【００１０】ソースフォロワ部１３において、ノードＮ
Ｄ₄ に現れた信号がノードＮＤ₅ 、すなわちｐＭＯＳト
ランジスタＰＴ₃ のソースに出力される。これによっ
て、ノードＮＤ₅ とノードＮＤ₄ とに同相の信号が現れ
る。In the source follower unit 13, the node N
The signal appearing at D ₄ is output to the node ND ₅ , that is, the source of the pMOS transistor PT ₃ . As a result, in-phase signals appear at the nodes ND ₅ and ND ₄ .

【００１１】さらに、ノードＮＤ₄ に現れた信号がプッ
シュプル出力部１４を構成するｎＭＯＳトランジスタＮ
Ｔ₃ のゲートに入力され、ノードＮＤ₅ に現れた信号が
プッシュプル出力部１４を構成するｐＭＯＳトランジス
タＰＴ₄ のゲートにそれぞれ入力される。これによっ
て、プッシュプル出力部１４において、ノードＮＤ₆ に
入力されたノードＮＤ₄ およびノードＮＤ₅ の信号の反
転された信号が現れ、出力端子Ｔ_OUT に出力される。ま
た、プッシュプル出力部１４において、ノードＮＤ₄ と
ノードＮＤ₆ との間に直列に接続された抵抗素子Ｒ₁₀お
よび容量素子Ｃ₁₀により、前段のソースフォロワ部１３
および前々段の差動増幅部１２に発生された信号の位相
ひずみが補償される。Further, the signal appearing at the node ND ₄ constitutes an nMOS transistor N constituting the push-pull output section 14.
The signals input to the gate of T ₃ and appearing at the node ND ₅ are input to the gates of the pMOS transistors PT ₄ forming the push-pull output section 14. As a result, in the push-pull output unit 14, an inverted signal of the signals of the node ND ₄ and the node ND ₅ input to the node ND ₆ appears and is output to the output terminal T _OUT . In the push-pull output unit 14, the resistance element R ₁₀ and the capacitance element C ₁₀ connected in series between the node ND ₄ and the node ND ₆ allow the source follower unit 13 in the preceding stage to operate.
And the phase distortion of the signal generated in the differential amplifier section 12 at the previous stage is compensated.

【００１２】以上、図１０に示す４端子入力差動増幅回
路１０の動作原理について説明を行った。この差動増幅
回路１０により、それぞれ差動入力端子を構成する入力
端子Ｔ₁₀，Ｔ₁₁、またＴ₂₀，Ｔ₂₁に入力された信号の差
が取り出され、その差動増幅回路の反転出力のさらに反
転された信号が出力端子Ｔ_OUT に出力される。出力端子
Ｔ_OUT に対して、Ｔ₁₀，Ｔ₂₀は同相入力端子、Ｔ₁₁，Ｔ
₂₁は反転入力端子である。このような構成における出力
端子Ｔ_OUT の出力電圧Ｖ_OUT は、次式で与えられる。The operation principle of the 4-terminal input differential amplifier circuit 10 shown in FIG. 10 has been described above. This differential amplifier circuit 10 takes out the difference between the signals input to the input terminals T ₁₀ , T ₁₁ and T ₂₀ , T ₂₁ , which form the differential input terminals, respectively, and outputs the inverted output of the differential amplifier circuit. Further, the inverted signal is output to the output terminal T _OUT . With respect to the output terminal T _OUT , T ₁₀ and T ₂₀ are common mode input terminals, and T ₁₁ and T _20
21 is an inverting input terminal. The output voltage V _OUT of the output terminal T _OUT in such a configuration is given by the following equation.

【数１】 Ｖ_OUT ＝ｇ（Ｖ₁₀−Ｖ₁₁＋Ｖ₂₀−Ｖ₂₁） …（１） ここで、Ｖ₁₀，Ｖ₁₁，Ｖ₂₀，Ｖ₂₁はそれぞれ入力端子Ｔ
₁₀，Ｔ₁₁，Ｔ₂₀，Ｔ₂₁への微小振幅の入力電圧、ｇは演
算増幅回路全体のゲインを示している。## EQU1 ## V _OUT = g (V ₁₀ −V ₁₁ + V ₂₀ −V ₂₁ ) ... (1) Here, V ₁₀ , V ₁₁ , V ₂₀ , and V ₂₁ are input terminals T, respectively.
Input voltage of minute amplitude to ₁₀ , T ₁₁ , T ₂₀ , and T ₂₁ , and g indicates the gain of the entire operational amplifier circuit.

【００１３】図１１は二つのトランスコンダクタンス・
アンプおよび他の素子によって構成されたバイポーラ型
４端子入力演算増幅回路の回路図を示している。図１０
に示す４端子入力差動増幅回路１０とは異なるが、この
バイポーラ型４端子入力演算増幅回路も従来の多入力差
動増幅回路の一例である。FIG. 11 shows two transconductances
FIG. 6 is a circuit diagram of a bipolar 4-terminal input operational amplifier circuit including an amplifier and other elements. FIG.
Although different from the 4-terminal input differential amplifier circuit 10 shown in FIG. 3, this bipolar 4-terminal input operational amplifier circuit is also an example of a conventional multi-input differential amplifier circuit.

【００１４】図１１において、１と２は利得ｇ_m のトラ
ンスコンダクタンス・アンプ、３は出力バッファ、
Ｒ_C ，Ｃ_C は抵抗素子と容量素子、Ｔ_X1，Ｔ_X2はトラン
スコンダクタンス・アンプ１の差動入力端子、Ｔ_Y1，Ｔ
_Y2はトランスコンダクタンス・アンプ２の差動入力端
子、Ｔ_OUT は出力端子をそれぞれ示している。図１１に
示すように、並列に接続されているトランスコンダクタ
ンス・アンプ１とトランスコンダクタンス・アンプ２は
電圧−電流変換部を構成し、並列に接続されている抵抗
素子Ｒ_C と容量素子Ｃ_C は高インピーダンスＺを持つ電
流−電圧変換部を構成している。In FIG. 11, 1 and 2 are transconductance amplifiers having a gain g _m , 3 is an output buffer,
R _C and C _C are resistance elements and capacitance elements, T _X1 and T _X2 are differential input terminals of the transconductance amplifier 1, T _Y1 and T _Y
Y2 indicates a differential input terminal of the transconductance amplifier 2, and T _OUT indicates an output terminal. As shown in FIG. 11, a transconductance amplifier 1 and a transconductance amplifier 2 connected in parallel Voltage - constitute a current converter, the connected resistor element R _C and the capacitive element C _C in parallel A current-voltage converter having a high impedance Z is configured.

【００１５】ここで、トランスコンダクタンス・アンプ
１の差動入力端子Ｔ_X1，Ｔ_X2に入力された電圧がそれぞ
れＶ_X1，Ｖ_X2とし、トランスコンダクタンス・アンプ２
の差動入力端子Ｔ_Y1，Ｔ_Y2に入力された電圧がそれぞれ
Ｖ_Y1，Ｖ_Y2とすると、トランスコンダクタンス・アンプ
１およびトランスコンダクタンス・アンプ２の出力端子
に次式に示す電流Ｉ_X ，Ｉ_Y が得られる。Here, the voltages input to the differential input terminals T _X1 and T _X2 of the transconductance amplifier 1 are V _X1 and V _X2 , respectively, and the transconductance amplifier 2
If the voltages input to the differential input terminals T _Y1 and T _Y2 are V _Y1 and V _Y2 , respectively, the currents I _X and I _Y shown in the following equations are output to the output terminals of the transconductance amplifier 1 and the transconductance amplifier 2. Is obtained.

【数２】 Ｉ_X ＝ｇ_m （Ｖ_X1−Ｖ_X2） Ｉ_Y ＝ｇ_m （Ｖ_Y1−Ｖ_Y2） …（２）[Number 2] _{I X = g m (V X1} -V X2) I Y = g m (V Y1 -V Y2) ... (2)

【００１６】並列に接続されている抵抗素子Ｒ_C と容量
素子Ｃ_C によって構成されている電流−電圧変換部のイ
ンピーダンスＺが次式に与えられる。The impedance Z of the current-voltage converter formed by the resistance element R _C and the capacitance element C _C connected in parallel is given by the following equation.

【数３】 Ｚ＝Ｒ_C ／（１＋ｊ２πｆＲ_C ・Ｃ_C ） …（３）[Equation 3] _{Z = R C / (1 +} j2πfR C · C C) ... (3)

【００１７】電圧−電流変換部において、トランスコン
ダクタンス・アンプ１と２によって出力された電流
Ｉ_X ，Ｉ_Y の和電流（Ｉ_X ＋Ｉ_Y ）が電流−電圧変換部
で電圧に変換され、次段の出力バッファ３に入力され
る。出力バッファの利得が、たとえば＋１とすると、出
力端子Ｔ_OUT に現れる出力電圧Ｖ_OUT が次式のように与
えられる。[0017] Voltage - the current converter, a transconductance amplifier 1 and the current I _X output by 2, the sum current of _{I Y (I X + I Y} ) current - is converted into a voltage by the voltage conversion unit, the next stage Input to the output buffer 3. If the gain of the output buffer is +1 for example, the output voltage V _OUT appearing at the output terminal T _OUT is given by the following equation.

【数４】 Ｖ_OUT ＝Ｚ（Ｉ_X ＋Ｉ_Y ） ＝ｇ_m ・Ｚ（Ｖ_X1−Ｖ_X2＋Ｖ_Y1−Ｖ_Y2） …（４）(4) V _OUT = Z (I _X + I _Y ) = g _m · Z (V _X1 −V _X2 + V _Y1 −V _Y2 ) (4)

【００１８】すなわち、式（４）のｇ_m ・Ｚはこのバイ
ポーラ型４端子入力演算増幅回路の開ループ・ゲインと
なり、この開ループ・ゲインはきわめて大きな値であ
る。That is, g _m · Z in the equation (4) is an open loop gain of the bipolar type four-terminal input operational amplifier circuit, and this open loop gain is an extremely large value.

【００１９】[0019]

【発明が解決しようとする課題】ところで、上述した従
来例の多入力差動増幅回路では、ダイナミックレンジが
狭かったり、高精度が得にくいなどの問題がある。By the way, the above-mentioned conventional multi-input differential amplifier circuit has problems such as a narrow dynamic range and difficulty in obtaining high accuracy.

【００２０】図１２は図１０に示した４端子入力差動増
幅回路１０によって構成された１／２ゲインの非反転増
幅器の回路図およびその入出力特性を示している。図１
２に示すように、演算増幅器１０の４つの入力端子
Ｔ₁₀，Ｔ₁₁，Ｔ₂₀，Ｔ ₂₁の内、Ｔ₁₁とＴ₂₁が出力端子Ｔ
_OUT に接続され、入力端子Ｔ₂₀がアナログ・グランド電
位ＡＧＮＤに接地され、入力端子Ｔ₁₀に電圧Ｖ_INが印加
される。FIG. 12 shows the 4-terminal input differential amplifier shown in FIG.
Non-inversion increase of 1/2 gain constituted by the width circuit 10.
The circuit diagram of the width device and its input / output characteristics are shown. FIG.
As shown in 2, the four input terminals of the operational amplifier 10
T_Ten, T₁₁, T₂₀, T _{twenty one}Of T₁₁And T_{twenty one}Is the output terminal T
_OUTConnected to the input terminal T₂₀Analog ground power
Grounded to the input terminal T_TenVoltage V_INIs applied
Is done.

【００２１】図１２（ｂ）は上記の接続における４端子
入力演算増幅器の入出力特性を示している。この図から
わかるように、４端子入力差動増幅回路１０によって構
成された１／２ゲインの非反転増幅器において、ゲイン
が１／２を満足するダイナミックレンジが非常に狭い。FIG. 12 (b) shows the input / output characteristics of the 4-terminal input operational amplifier in the above connection. As can be seen from this figure, in the 1/2 gain non-inverting amplifier constituted by the 4-terminal input differential amplifier circuit 10, the dynamic range in which the gain satisfies 1/2 is very narrow.

【００２２】次いで、図１０に示す４端子入力差動増幅
回路のような従来の多入力差動増幅回路のダイナミック
レンジが狭い原因について考察する。多入力差動増幅回
路のダイナミックレンジが狭い原因を理解しやすくする
ため、まず、通常の２端子入力差動増幅回路のダイナミ
ックレンジについて説明する。Next, the cause of the narrow dynamic range of the conventional multi-input differential amplifier circuit such as the 4-terminal input differential amplifier circuit shown in FIG. 10 will be considered. To facilitate understanding of the reason why the dynamic range of the multi-input differential amplifier circuit is narrow, the dynamic range of a normal two-terminal input differential amplifier circuit will be described first.

【００２３】図１３は通常の２端子入力差動増幅回路１
０ｄの回路図である。図示のように、２端子入力差動増
幅回路１０ｄはバイアス部１１、差動増幅部１２ｄ、ソ
ースフォロワ部１３およびプッシュプル出力部１４によ
って構成されている。そして、この２端子入力差動増幅
回路１０ｄにおいて、差動増幅部１２ｄを除いて、バイ
アス部１１、ソースフォロワ部１３およびプッシュプル
出力部１４は図１０に示した４端子入力差動増幅回路の
形態と同様であるため、ここでその詳細について、説明
を省略する。また、回路の同様な構成部分を図１０と同
じ符号を用いて表記する。FIG. 13 shows an ordinary 2-terminal input differential amplifier circuit 1.
It is a circuit diagram of 0d. As shown, the two-terminal input differential amplifier circuit 10d includes a bias unit 11, a differential amplifier unit 12d, a source follower unit 13, and a push-pull output unit 14. In the 2-terminal input differential amplifier circuit 10d, the bias unit 11, the source follower unit 13 and the push-pull output unit 14 are the same as those of the 4-terminal input differential amplifier circuit shown in FIG. Since it is similar to the embodiment, the detailed description thereof will be omitted here. Further, the same components of the circuit will be denoted by the same reference numerals as those in FIG.

【００２４】図１３に示すように、２端子入力差動増幅
回路１０ｄの差動増幅部１２ｄはカレントミラー回路を
構成するｐＭＯＳトランジスタＰＴ₀ 、差動入力素子を
構成するｐＭＯＳトランジスタＰＴ₁₀、ＰＴ₁₁、また、
カレントミラー回路を構成するｎＭＯＳトランジスタＮ
Ｔ₁ 、ＮＴ₂ によって構成されている。ｐＭＯＳトラン
ジスタＰＴ₁₀、ＰＴ₁₁のゲートが、それぞれ入力端子Ｔ
₁₀、Ｔ ₁₁に接続されている。As shown in FIG. 13, two-terminal input differential amplification
The differential amplifier 12d of the circuit 10d is a current mirror circuit.
Comprising pMOS transistor PT₀, Differential input element
Comprising pMOS transistor PT_Ten, PT₁₁,Also,
NMOS transistor N forming a current mirror circuit
T₁, NT₂It is composed by. pMOS transformer
Dista PT_Ten, PT₁₁Of the input terminals T
_Ten, T ₁₁It is connected to the.

【００２５】図１４（ａ）は図１３に示す２端子入力差
動増幅回路１０ｄを用いて構成されたボルテージフォロ
ワ回路である。図１４（ａ）に示すように２端子入力差
動増幅回路１０ｄの２つの入力端子Ｔ ₁₀、Ｔ₁₁の内、Ｔ
₁₁が出力端子Ｔ_OUT に接続され、入力端子Ｔ₁₀に電圧Ｖ
_INが印加される。上記接続において入力電圧Ｖ_INと出力
端子Ｔ_OUT の電圧Ｖ_OUT が同じ電圧値となる入力電圧範
囲を２端子入力差動増幅回路１０ｄのダイナミッックレ
ンジという。図１４（ｂ）は上記接続における２端子入
力差動増幅回路１０ｄの入出力特性の例を示している。
本例のダイナミックレンジは約０．３Ｖから４．５Ｖの
電圧範囲である。FIG. 14A shows the 2-terminal input difference shown in FIG.
Voltage follower configured using a dynamic amplifier circuit 10d
It is a circuit. 2 terminal input difference
Two input terminals T of the dynamic amplifier circuit 10d _Ten, T₁₁Of T
₁₁Is the output terminal T_OUTConnected to the input terminal T_TenVoltage V
_INIs applied. Input voltage V in the above connection_INAnd output
Terminal T_OUTVoltage V_OUTInput voltage range where
Enclose the dynamic range of the 2-terminal input differential amplifier circuit 10d.
It's called nge. Fig. 14 (b) shows the two terminals in the above connection.
An example of the input / output characteristics of the force differential amplifier circuit 10d is shown.
The dynamic range of this example is about 0.3V to 4.5V.
Voltage range.

【００２６】図１５（ａ）は図１４（ａ）の接続におけ
る２端子入力差動増幅回路の差動増幅回路１２ｄの部分
における内部電圧を入力電圧Ｖ_INを横軸として詳しく示
したものである。２端子入力差動増幅回路では、出力端
子Ｔ_OUT から反転入力端子Ｔ₁₁にネガティブフィードバ
ックをかけて使用する場合がほとんどであり、その場合
には、同相入力端子Ｔ₁₀と反転入力端子Ｔ₁₁の間には仮
想接地が成り立ち、反転入力端子Ｔ₁₁の電圧は同相入力
端子Ｔ₁₀の電圧と等しくなり、FIG. 15A shows the internal voltage in the differential amplifier circuit 12d of the two-terminal input differential amplifier circuit in the connection of FIG. 14A in detail with the input voltage V _IN as the horizontal axis. . In a two-terminal input differential amplifier circuit, it is almost always used by applying negative feedback from the output terminal T _OUT to the inverting input terminal T ₁₁ , and in that case, the in-phase input terminal T ₁₀ and the inverting input terminal T ₁₁ are used. Virtual ground is established between them, and the voltage at the inverting input terminal T ₁₁ becomes equal to the voltage at the in-phase input terminal T ₁₀ ,

【数５】 Ｖ_T10 ≒Ｖ_T11 …（５） すなわち、(5) V _T10 ≈ V _T11 (5) That is,

【数６】 Ｖ_OUT ≒Ｖ_IN …（６） となる。## EQU6 ## V _OUT ≈V _IN (6)

【００２７】図１５（ａ）に示すように入力電圧Ｖ_INが
Ｖ_SSあるいはＶ_DDにＶ_thの範囲で近くなった場合には、
電流を流せなくなって正常に動作しなくなったトランジ
スタが回路中に存在するようになり、すなわち、Ｖ_OUT
≠Ｖ_INとなる。このように、Ｖ_OUT ≒Ｖ_INが成り立つ範
囲、すなわち、ダイナミックレンジは、２端子入力差動
増幅回路が正常に動作する入力電圧範囲を示す重要な特
性であり、できるだけ広い入力電圧範囲で成り立つこと
が望ましい。As shown in FIG. 15A, when the input voltage V _IN becomes close to V _SS or V _DD in the range of V _th ,
There is a transistor in the circuit that cannot operate normally because it cannot pass current, that is, V _OUT
≠ V _IN . As described above, the range in which V _OUT ≈V _IN holds, that is, the dynamic range is an important characteristic indicating the input voltage range in which the two-terminal input differential amplifier circuit operates normally, and it holds in the widest input voltage range. Is desirable.

【００２８】図１５（ａ）に示すように差動増幅部１２
ｄの出力ノードＮＤ₃ の電圧は、入力電圧Ｖ_INが変わっ
てもほとんど変化しない。これは、ソースフォロワ部１
３とプッシュプル出力部１４の合わせた増幅率をｇ_spと
すると、差動増幅部１２ｄの出力ノードＮＤ₃ の電圧変
化は、Ｖ_OUT （≒Ｖ_IN）の電圧変化の１／ｇ_spになるた
めである。ソースフォロワ部１３とプッシュプル出力部
１４の合わせた増幅率ｇ_spは普通、２０ｄＢ〜４０ｄ、
すなわち数十倍〜数百倍の値が用いられている。As shown in FIG. 15A, the differential amplifier 12
The voltage of the output node ND ₃ of d hardly changes even if the input voltage V _IN changes. This is the source follower section 1
Assuming that the combined amplification factor of 3 and the push-pull output unit 14 is g _sp , the voltage change of the output node ND ₃ of the differential amplifier unit 12d becomes 1 / g _sp of the voltage change of V _OUT (≈V _IN ). This is because. The combined amplification factor g _sp of the source follower unit 13 and the push-pull output unit 14 is usually 20 dB to 40 d,
That is, a value of several ten times to several hundred times is used.

【００２９】図１５（ａ）に示すように差動増幅部１２
ｄの差動入力トランジスタＰＴ₁₀、ＰＴ₁₁のソースノー
ドＮＤ₂ の電圧は、入力電圧Ｖ_INの変化に対してレベル
がシフトした形で変化する。これは、ｐＭＯＳトランジ
スタＰＴ₁₀、ＰＴ₁₁のゲートＴ₁₀、Ｔ₁₁を入力端子と
し、ｐＭＯＳトランジスタＰＴ₀ を定電流源とし、ノー
ドＮＤ₂ を出力端子としたＯＲ型のソースフォロワ回路
を考えた場合にその出力電圧の特性として説明できる。As shown in FIG. 15A, the differential amplifier 12
The voltage of the source node ND ₂ of the differential input transistors PT ₁₀ and PT ₁₁ of d changes with the level being shifted with respect to the change of the input voltage V _IN . This is when considering an OR-type source follower circuit in which the gates T ₁₀ and T ₁₁ of the pMOS transistors PT ₁₀ and PT ₁₁ are input terminals, the pMOS transistor PT ₀ is a constant current source, and the node ND ₂ is an output terminal. It can be explained as the characteristic of the output voltage.

【００３０】図１５（ｂ）にボルテージフォロワ接続に
おける２端子入力差動増幅回路の差動増幅回路１２ｄの
部分における各トランジスタに流れる電流を、入力電圧
Ｖ_INを横軸として示す。ｐＭＯＳトランジスタＰＴ₀ に
流れる電流は、バイアス部のｐＭＯＳトランジスタＰＴ
₁ のドレイン電流、すなわち電流源ＣＵＲ₁ の電流Ｉ₁
に応じた電流Ｉ ₀ である。ただし、入力電圧Ｖ_IN（≒Ｖ
_OUT ）が電源電圧Ｖ_DDに近づくと、電流Ｉ₀ すなわち差
動増幅回路に流れる電流はｐＭＯＳトランジスタＰ
Ｔ₁₀、ＰＴ₁₁のゲート電圧によって制限されて減少す
る。ｎＭＯＳトランジスタＮＴ₁ 、ＮＴ₂ に流れる電流
は、この２つのトランジスタがカレントミラー回路を構
成しているため、ほとんど同じ電流値となりFIG. 15B shows a voltage follower connection.
Of the differential amplifier circuit 12d of the two-terminal input differential amplifier circuit in
The current flowing in each transistor in the part is the input voltage
V_INIs shown as the horizontal axis. pMOS transistor PT₀To
The flowing current is the pMOS transistor PT of the bias section.
₁Drain current, ie current source CUR₁Current I₁
Current I according to ₀It is. However, input voltage V_IN(≒ V
_OUT) Is the power supply voltage V_DDThe current I₀Ie the difference
The current flowing through the dynamic amplification circuit is the pMOS transistor P.
T_Ten, PT₁₁Limited by the gate voltage of
You. nMOS transistor NT₁, NT₂Current flowing through
These two transistors form a current mirror circuit.
Therefore, the current value is almost the same.

【数７】 Ｉ_NT1 ≒Ｉ_NT2 ≒Ｉ₀ ／２ …（７） となる。また、ｐＭＯＳトランジスタＰＴ₁₀、ＰＴ₁₁に
流れる電流は、それぞれｎＭＯＳトランジスタＮＴ₂ 、
ＮＴ₁ に流れる電流に等しく、結局[Equation 7] _{I NT1 ≒ I NT2 ≒ I 0} /2 ... is (7). In addition, the currents flowing through the pMOS transistors PT ₁₀ and PT ₁₁ are nMOS transistors NT ₂ and NT ₂ , respectively.
Equal to the current flowing through NT ₁ ,

【数８】 Ｉ_PT10≒Ｉ_PT11≒Ｉ₀ ／２ …（８） となる。[Equation 8] _{I PT10 ≒ I PT11 ≒ I 0} /2 ... is (8).

【００３１】図１５（ａ）に示された入力電圧Ｖ_INから
差動入力トランジスタのソースノードＮＤ₂ までのレベ
ルシフト量、すなわちｐＭＯＳトランジスタＰＴ₁₀ある
いはＰＴ₁₁のゲートソース間電位Ｖ_GSPT10（≒
Ｖ_GSPT11）は、ｐＭＯＳトランジスタの飽和領域の電流
式から求められる。The level shift amount from the input voltage V _IN shown in FIG. 15A to the source node ND ₂ of the differential input transistor, that is, the gate-source potential V _GSPT10 (≈ of the pMOS transistor PT ₁₀ or PT ₁₁ ).
V _GSPT11 ) is obtained from the current formula in the saturation region of the pMOS transistor.

【数９】 Ｉ_PT10＝（１／２）×β×（Ｖ_GSPT10−Ｖ_th）² …（９） ただし、β＝（μ／Ｃ_OX）×（Ｗ_eff ／Ｌ_eff ）。ここ
で、μはキャリア移動度、Ｃ_OXは単位面積あたりゲート
酸化膜の容量をそれぞれ示している。さらに、Ｖ_th、Ｗ
_eff 、Ｌ_eff はそれぞれｐＭＯＳトランジスタＰＴ₁₀お
よびＰＴ₁₁のしきい値電圧、Ｗ_eff は実行チャネル幅、
Ｌ_eff は実行チャネル長をそれぞれ示している。式
（８）と式（９）により、次式が求まる。I _PT10 = (1/2) × β × (V _GSPT10 −V _th ) ² (9) where β = (μ / C _OX ) × (W _eff / L _eff ). Here, μ is the carrier mobility and C _ox is the capacitance of the gate oxide film per unit area. Furthermore, V _th , W
_eff and L _eff are the threshold voltages of the pMOS transistors PT ₁₀ and PT ₁₁ , respectively, W _eff is the execution channel width,
L _eff indicates the execution channel length, respectively. The following equation is obtained from the equations (8) and (9).

【数１０】 Ｖ_GSPT10＝Ｖ_th−（Ｉ₀ ／β）^1/2 …（１０） ここでは、Ｖ_GSPT10およびＶ_thは、負の値である。V _GSPT10 = V _th − (I ₀ / β) ^1/2 (10) Here, V _GSPT10 and V _th are negative values.

【００３２】さて、上記の２端子入力差動増幅回路のダ
イナミックレンジの説明と比較をしながら従来の図１０
に示す４端子入力差動増幅回路のような多入力差動増幅
回路のダイナミックレンジが狭い原因について考察す
る。先に、２端子入力差動増幅回路における仮想接地
（Ｖ_T10 ≒Ｖ_T11 ）とダイナミックレンジについて順を
追って説明したが、多入力差動増幅回路における仮想接
地に相当する関係とダイナミックレンジに相当する入出
力特性について説明する。Now, comparing with the description of the dynamic range of the above-mentioned two-terminal input differential amplifier circuit, the conventional FIG.
Consider the cause of the narrow dynamic range of a multi-input differential amplifier circuit such as the 4-terminal input differential amplifier circuit shown in FIG. Although the virtual ground (V _T10 ≈V _T11 ) and the dynamic range in the two-terminal input differential amplifier circuit have been described in order above, the relationship and the dynamic range correspond to the virtual ground in the multi-input differential amplifier circuit. The input / output characteristics will be described.

【００３３】図１０に示したような多入力差動増幅回路
においては、同相入力端子、反転入力端子が各々複数個
あるため２端子入力差動増幅回路の場合とは異なり同相
側の総合した入力と反転側の総合した入力のバランスと
なる。In the multi-input differential amplifier circuit as shown in FIG. 10, since there are a plurality of in-phase input terminals and a plurality of inverting input terminals, respectively, unlike the case of the two-terminal input differential amplifier circuit, the integrated input on the in-phase side is obtained. And the total input balance on the inverting side.

【００３４】ここで、図１０に示す４端子入力差動増幅
回路１０の差動増幅部１２において、ｐＭＯＳトランジ
スタＰＴ₁₀、ＰＴ₁₁、ＰＴ₂₀、ＰＴ₂₁は同様の特性を持
つものとする。また、これらのｐＭＯＳトランジスタの
実効チャネル幅および実効チャネル長をそれぞれＷ_eff
およびＬ_eff とし、さらに、これらのｐＭＯＳトランジ
スタのしきい値電圧をＶ_thとし、ソース電圧をＶ_S とす
る。また、入力端子Ｔ ₁₀、Ｔ₁₁、Ｔ₂₀、Ｔ₂₁には、それ
ぞれＶ_T10 、Ｖ_T11 、Ｖ_T20 、Ｖ_T21 の電圧が印加され
るものとする。Here, the 4-terminal input differential amplification shown in FIG.
In the differential amplifier 12 of the circuit 10, the pMOS transistor
Star PT_Ten, PT₁₁, PT₂₀, PT_{twenty one}Have similar characteristics
Let's do it. In addition, these pMOS transistors
W is the effective channel width and effective channel length_eff
And L_effIn addition, these pMOS transistors
The threshold voltage of the_thAnd the source voltage is V_SToss
You. Also, the input terminal T _Ten, T₁₁, T₂₀, T_{twenty one}In it
Each V_T10, V_T11, V_T20, V_T21Voltage is applied
Shall be.

【００３５】図１０の４端子入力差動増幅回路１０にネ
ガティブフィードバックをかけて使用する場合、２端子
入力差動増幅回路における仮想接地（Ｖ_T10 ≒Ｖ_T11 ）
に相当する関係として、同相入力端子側に印加された入
力電圧の和は、反転入力端子側に印加された入力電圧の
和に等しくなるのが多入力差動増幅回路の特性として必
要である。すなわち、次の関係ができるだけ広い入力電
圧範囲に対して成り立つことが望まれる。When the 4-terminal input differential amplifier circuit 10 of FIG. 10 is used with negative feedback, the virtual ground (V _T10 ≈V _T11 ) in the 2-terminal input differential amplifier circuit is used.
As a relationship corresponding to, it is necessary as a characteristic of the multi-input differential amplifier circuit that the sum of input voltages applied to the in-phase input terminal side becomes equal to the sum of input voltages applied to the inverting input terminal side. That is, it is desired that the following relationship holds for a wide input voltage range.

【数１１】 Ｖ_T10 ＋Ｖ_T20 ≒Ｖ_T11 ＋Ｖ_T21 …（１１） また、このことは、２端子入力差動増幅回路がＶ_T10 ≒
Ｖ_T11 の入力条件下で動作すれば良いのに対し、多入力
差動増幅回路はＶ_T10 ≠Ｖ_T11 ≠Ｖ_T20 ≠Ｖ_{T2 1} によう
な各入力電圧が異なる条件下でも動作しなければならな
いことが要求される。[ _Equation 11] V _T10 + V _T20 ≈V _T11 + V _T21 (11) Also, this means that the two-terminal input differential amplifier circuit has V _T10 ≈
The multi-input differential amplifier circuit has to operate under the condition that each input voltage is different, such as V _T10 ≠ V _T11 ≠ V _T20 ≠ V _{T2 1} , whereas the multi-input differential amplifier circuit has to operate under the V _T11 input condition. Is required.

【００３６】図１２（ａ）の接続においては、 Ｖ_T10 ＝Ｖ_IN、Ｖ_T20 ＝Ｖ_AGND、Ｖ_T11 ＝Ｖ_T21 ＝Ｖ_OUT なので式（１１）によりIn the connection of FIG. 12A, V _T10 = V _IN , V _T20 = V _AGND , V _T11 = V _T21 = V _{OUT, and} therefore, according to equation (11).

【数１２】 Ｖ_OUT ≒（１／２）×（Ｖ_IN＋Ｖ_AGND） …（１２） となる。ここで、## EQU12 ## V _OUT ≈ (1/2) × (V _IN + V _AGND ) ... (12) here,

【数１３】 ｖ_in＝Ｖ_IN−Ｖ_AGND ｖ_out ＝Ｖ_OUT −Ｖ_AGND …（１３） と置き直して、式（１２）をアナログ・グランドＡＧＮ
Ｄを基準とする電圧の式に直すと、次式のようになる。[Equation 13] v _in = V _IN −V _AGND v _out = V _OUT −V _AGND (13) is replaced, and the equation (12) is converted to the analog ground AGN.
When the voltage equation with D as a reference is rewritten, the following equation is obtained.

【数１４】 ｖ_out ＝ｖ_in／２ …（１４）V _out = v _in / 2 (14)

【００３７】しかしながら、従来の多入力差動増幅回路
では式（１２）の関係を十分実用的な範囲で満足するこ
とはできなかった。However, the conventional multi-input differential amplifier circuit could not satisfy the relationship of the expression (12) in a sufficiently practical range.

【００３８】図１６（ａ）に図１２（ａ）の接続におけ
る従来の４端子入力差動増幅回路の差動増幅部１２のお
ける内部電圧を入力電圧Ｖ_INを横軸として詳しく示す。
また、そのときの各トランジスタに流れる電流を図１６
（ｂ）に示す。式（１２）の特性が得られるのは、Ｖ_IN
≒Ｖ_AGND（＝２．５Ｖ）の付近の極く狭い入力電圧範囲
である。FIG. 16A shows in detail the internal voltage in the differential amplifier section 12 of the conventional 4-terminal input differential amplifier circuit in the connection of FIG. 12A with the input voltage V _IN as the horizontal axis.
The current flowing through each transistor at that time is shown in FIG.
(B). The characteristic of equation (12) is obtained when V _IN
It is an extremely narrow input voltage range near ≈V _AGND (= 2.5V).

【００３９】このことは各入力トランジスタのゲートソ
ース間電圧と電流の関係からも導くことができる。ｐＭ
ＯＳトランジスタＰＴ₁₀に流れる電流をＩ₀ とすると、
カレントミラー回路を構成するｎＭＯＳトランジスタＮ
Ｔ₁ 、ＮＴ₂ に流れる電流はＩ₀ ／２となる。したがっ
て、ｐＭＯＳトランジスタＰＴ₁₀、ＰＴ₂₀、ＰＴ₁₁、Ｐ
Ｔ₂₁に流れる電流をそれぞれＩ_PT10、Ｉ_PT20、Ｉ_PT11、
Ｉ_PT21とするとThis can also be derived from the relationship between the gate-source voltage of each input transistor and the current. pM
If the current flowing through the OS transistor PT ₁₀ is I ₀ ,
NMOS transistor N forming a current mirror circuit
The current flowing through T ₁ and NT ₂ is I _0/2 . Therefore, the pMOS transistors PT ₁₀ , PT ₂₀ , PT ₁₁ , P
The currents flowing through T ₂₁ are I _PT10 , I _PT20 , I _PT11 ,
I _PT21

【数１５】 Ｉ_PT10＋Ｉ_PT20＝Ｉ₀ ／２ Ｉ_PT11＋Ｉ_PT21＝Ｉ₀ ／２ …（１５） となる。[Number 15] the _{I PT10 + I PT20 = I 0} /2 I PT11 + I PT21 = I 0/2 ... (15).

【００４０】ここで、各トランジスタが飽和領域で動作
している範囲においては、それぞれのトランジスタに対
して式（９）と同じような電流の式が成り立つから、式
（１５）によりHere, in the range where each transistor operates in the saturation region, a current equation similar to the equation (9) holds for each transistor, and therefore, according to the equation (15),

【数１６】 （β／２）×（Ｖ_IN−Ｖ_S −Ｖ_th）² ＋（β／２）×（Ｖ_AGND−Ｖ_S −Ｖ_th）² ＝Ｉ₀ ／２ （β／２）×（Ｖ_OUT −Ｖ_S −Ｖ_th）² ×２＝Ｉ₀ ／２ …（１６） となる。ここで、 ｖ_in ＝Ｖ_IN−Ｖ_AGND ｖ_out ＝Ｖ_OUT −Ｖ_AGND ｖ_S ＝Ｖ_S ＋Ｖ_th−Ｖ_AGND ｋ ＝Ｉ₀ ／２β と置き直して、式（１６）をアナログ・グランドＡＧＮ
Ｄを基準とする電圧に対して解くと、次式が得られる。Equation 16] (β / 2) × (V IN -V S -V th) 2 + (β / 2) × (V AGND -V S -V th) 2 = I 0/2 (β / 2) × to become _{(V OUT -V S -V th)} 2 × 2 = I 0/2 ... (16). Here, by replacing v _in = V _IN −V _AGND v _out = V _OUT −V _AGND v _S = V _S + V _th −V _AGND k = I ₀ / 2β, the equation (16) is replaced with the analog ground AGN.
Solving for a voltage referenced to D gives:

【００４１】[0041]

【数１７】 ｖ_out ＝（ｖ_in／２）−ｋ^1/2 ＋｛ｋ−（ｖ_in／２）² ｝^1/2 ｖ_S ＝（ｖ_in／２）＋｛ｋ−（ｖ_in／２）² ｝^1/2 …（１７）V _out = (v _in / 2) -k ^1/2 + {k- (v _in / 2) ² } ^1/2 v _S = (v _in / 2) + {k- (v _in / 2) ² } ^1/2 (17)

【００４２】さて、ｐＭＯＳトランジスタＰＴ₁₀に流れ
る電流は、次式で与えられる。The current flowing through the pMOS transistor PT ₁₀ is given by the following equation.

【数１８】 Ｉ_PT10＝（β／２）×（Ｖ_IN−Ｖ_S −Ｖ_th）² ＝（β／２）×（ｖ_in−ｖ_S ）² ＝（β／２）×〔（ｖ_in／２）−｛ｋ−（ｖ_in／２）² ｝^1/2 〕² …（１８） 式（１８）をｖ_inで微分すると、次式のようになる。I _PT10 = (β / 2) × (V _IN −V _S −V _th ) ² = (β / 2) × (v _in −v _S ) ² = (β / 2) × [(v _in / 2)-{k- (v _in / 2) ² } ^1/2 ] ² ... (18) When the equation (18) is differentiated with respect to v _in , the following equation is obtained.

【００４３】[0043]

【数１９】 ｄＩ_PT10／ｄｖ_in ＝（β／２）×〔ｖ_in／２−｛ｋ−（ｖ_in／２）² ｝^1/2 〕 ×〔１＋（ｖ_in／２）／｛ｋ−（ｖ_in／２）² ｝^1/2 〕 …（１９） ｖ_in＝０（Ｖ_IN＝Ｖ_AGND）のときの電流Ｉ_PT10のｖ_inに
対する傾きをｍとすると、式（１９）により、次式が得
られる。Equation 19] _{dI PT10 / dv in = (β} / 2) × _{[v in / 2- {k- (v} in / 2) 2} 1/2 ] × _{[1+ (v in / 2) /} {k- when (v _in / 2) ^{2} 1/2]} ... (19) v _in = 0 the gradient for v _in the current I _PT10 when the (V _iN = V _AGND) and m, by the equation (19), the following The formula is obtained.

【数２０】 ｍ＝ｄＩ_PT10／ｄｖ_in＝−（１／２）（Ｉ₀ ・β／２）^1/2 …（２０） ｐＭＯＳトランジスタＰＴ₁₀に流れる電流Ｉ_PT10は、ｖ
_in＝０のときの値Ｉ₀／４を中心として±Ｉ₀ ／４変化
する。したがって、ΔＶ＝（−Ｉ₀ ／４）／ｍとする
と、次式のようになる。[Number 20] _{m = dI PT10 / dv in =} - (1/2) (I 0 · β / 2) 1/2 ... (20) current I _PT10 flowing to the pMOS transistor PT ₁₀ is, v
± I _0/4 varies around the value I _0/4 in the case of _in = 0. Thus, [Delta] V = - When _{(I 0/4) / m} , expressed as follows.

【数２１】 ΔＶ＝（Ｉ₀ ／２β）^1/2 …（２１） ほぼＶ_AGND−ΔＶ＜Ｖ_IN＜Ｖ_AGND＋ΔＶの入力電圧範囲
で式（１７）は成り立つが、この範囲内においても、式
（１４）の関係を満たすのはその一部の範囲だけであ
る。[Expression 21] ΔV = (I ₀ / 2β) ^1/2 (21) Equation (17) holds in the input voltage range of approximately V _AGND −ΔV <V _IN <V _AGND + ΔV, but even within this range, Only a part of the range satisfies the relationship of Expression (14).

【００４４】Ｖ_IN＜Ｖ_AGND−ΔＶの入力電圧範囲では、
入力トランジスタの共通のソースとなっているノードＮ
Ｄ₂ の電圧Ｖ_S はほとんどＶ_INを入力としたソースフォ
ロワ回路の出力電圧として決まってしまい、ゲートにＶ
_AGNDが入力されるｐＭＯＳトランジスタＰＴ₂₀に電流が
流れなくなってしまう。式（１５）において、Ｉ_PT20＝
０とすると、次式のようになる。In the input voltage range of V _IN <V _AGND -ΔV,
Node N that is a common source of input transistors
The voltage V _{S of} D ₂ is almost determined as the output voltage of the source follower circuit with V _IN as the input, and V ₂ is applied to the gate.
_No current flows in the pMOS transistor PT ₂₀ to which _AGND is input. In equation (15), I _PT20 =
When set to 0, the following equation is obtained.

【数２２】 ｖ_out ＝ｖ_in＋（２^1/2 −１）ｋ^1/2 ｖ_S ＝ｖ_in＋（２ｋ）^1/2 …（２２）(22) v _out = v _in + (2 ^1/2 -1) k ^1/2 v _S = v _in + (2k) ^1/2 (22)

【００４５】Ｖ_IN＞Ｖ_AGND＋ΔＶの入力電圧範囲では、
入力トランジスタの共通のソースとなっているノードＮ
Ｄ₂ の電圧Ｖ_S はほとんどＶ_AGNDを入力としたソースフ
ォロワ回路の出力電圧として決まってしまい、ゲートに
Ｖ_INが入力されるｐＭＯＳトランジスタＰＴ₁₀には電流
が流れなくなってしまう。式（１５）において、Ｉ_PT10
＝０とすると、次式のようになる。In the input voltage range of V _IN > V _AGND + ΔV,
Node N that is a common source of input transistors
The voltage V _{S of} D ₂ is almost determined as the output voltage of the source follower circuit with V _AGND as input, and no current flows through the pMOS transistor PT ₁₀ having V _IN input to its gate. In the formula (15), I _PT10
When = 0, the following equation is obtained.

【数２３】 ｖ_out ＝（２^1/2 −１）ｋ^1/2 ｖ_S ＝（２ｋ）^1/2 …（２３）(23) v _out = (2 ^1/2 -1) k ^1/2 v _S = (2k) ^1/2 (23)

【００４６】また、図１１に示すバイポーラ型４端子入
力演算増幅回路においては、高抵抗素子を用いて電流を
電圧に変換するため、精度の良い抵抗素子を必要とする
か、あるいは補正する回路または他の補正手段が必要で
ある。Further, in the bipolar type four-terminal input operational amplifier circuit shown in FIG. 11, since a current is converted into a voltage by using a high resistance element, a highly accurate resistance element is required, or a circuit for correction or Other correction means are needed.

【００４７】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、ダイナミックレンジを広げるこ
とができ、回路規模の縮小、低消費電力化を図れる多入
力差動増幅回路を提供することにある。The present invention has been made in view of the above circumstances, and an object thereof is to provide a multi-input differential amplifier circuit capable of widening the dynamic range, reducing the circuit scale, and reducing the power consumption. Especially.

【００４８】[0048]

【課題を解決するための手段】上記目的を達成するた
め、本発明は、少なくとも２対以上の正負入力端子を有
する差動増幅部を備えた多入力差動増幅回路であって、
上記差動増幅部の各差動対がそれぞれ異なる電流源に接
続され、各差動対毎に個別に電流が供給される。To achieve the above object, the present invention provides a multi-input differential amplifier circuit including a differential amplifier section having at least two pairs of positive and negative input terminals.
Each differential pair of the differential amplifier section is connected to a different current source, and a current is individually supplied to each differential pair.

【００４９】また、本発明では、上記差動増幅部は、ゲ
ートが差動入力端子をなす少なくとも２対以上の金属絶
縁膜半導体トランジスタにより構成され、各トランジス
タ対のソース同士の接続点が上記電流源に接続され、正
側入力素子を構成する各トランジスタのドレイン同士が
共通のノードに接続され、負側入力素子を構成する各ト
ランジスタのドレイン同士が他の共通のノードに接続さ
れている。Further, in the present invention, the differential amplifier section is composed of at least two pairs of metal insulating film semiconductor transistors whose gates form differential input terminals, and the connection point between the sources of each transistor pair is the above-mentioned current. The drains of the transistors forming the positive side input element are connected to a common node, and the drains of the transistors forming the negative side input element are connected to another common node.

【００５０】また、本発明では、上記各電流源が電源と
各差動対のソース同士の接続点との間に接続された金属
絶縁膜半導体トランジスタにより構成され、差動入力素
子と電流源を構成する金属絶縁膜半導体トランジスタの
コンダクタンスが差動対毎に異なるように設定されてい
る。Further, in the present invention, each of the current sources is constituted by a metal insulating film semiconductor transistor connected between the power source and the connection point between the sources of the differential pairs, and the differential input element and the current source are connected. The conductance of the constituent metal insulating film semiconductor transistors is set to be different for each differential pair.

【００５１】本発明によれば、差動増幅部において、各
差動入力対毎に電流が供給される。これにより、差動増
幅回路のダイナミックレンジが広くなる。According to the present invention, a current is supplied to each differential input pair in the differential amplifier. This widens the dynamic range of the differential amplifier circuit.

【００５２】また、差動増幅部において、各差動入力対
ごとに差動入力素子としての金属絶縁膜半導体トランジ
スタおよび定電流を供給する金属絶縁膜半導体トランジ
スタのコンダクタンスを異なるように設定され、各入力
端子に入力された信号に対して重み付けが行われる。こ
れにより、ゲインが１より小さい任意の値の非反転増幅
器を構成することが可能である。In the differential amplifier section, the conductance of the metal insulating film semiconductor transistor as a differential input element and the metal insulating film semiconductor transistor for supplying a constant current are set to be different for each differential input pair. The signals input to the input terminals are weighted. As a result, it is possible to configure a non-inverting amplifier having an arbitrary gain value smaller than 1.

【００５３】また、本発明では、上記各入力端子への入
力を切り換えるスイッチ回路を有する。Further, the present invention has a switch circuit for switching the input to each of the input terminals.

【００５４】さらに、アナログスイッチにより各差動入
力対に入力信号またはそのレベルを切り換えることによ
り、たとえば、ゲインが１／２、１、２など可変に設定
でき、また反転および非反転が切り換えられる増幅器を
構成することが可能である。Further, by switching the input signal or the level thereof to each differential input pair by the analog switch, for example, the gain can be variably set such as 1/2, 1 and 2, and the inversion and non-inversion can be switched. Can be configured.

【００５５】[0055]

【発明の実施の形態】第１実施形態 図１は、本発明に係る多入力差動増幅回路の第１の実施
形態を示す回路図である。図１はＭＯＳ型４端子入力差
動増幅回路１０ａの回路図である。図１において、ＰＴ
₀₁，ＰＴ₀₂，ＰＴ₁ ，ＰＴ₂ ，ＰＴ₃ ，ＰＴ₄ ，Ｐ
Ｔ₁₀，ＰＴ₁₁，ＰＴ₂₀，ＰＴ₂₁はｐＭＯＳトランジス
タ、ＮＴ₁ ，ＮＴ₂ ，ＮＴ₃ はｎＭＯＳトランジスタ、
ＣＵＲ₁ は電流源、Ｒ₁₀は抵抗素子、Ｃ₁₀は容量素子、
Ｔ ₁₀，Ｔ₁₁，Ｔ₂₀，Ｔ₂₁は入力端子、Ｔ_OUT は出力端子
をそれぞれ示している。また、１５と１６はそれぞれ電
源電圧Ｖ_DDおよび電源電圧Ｖ_SSの供給線を示している。BEST MODE FOR CARRYING OUT THE INVENTIONFirst embodiment FIG. 1 shows a first embodiment of a multi-input differential amplifier circuit according to the present invention.
It is a circuit diagram which shows a form. Figure 1 shows a MOS type 4-terminal input difference
It is a circuit diagram of a dynamic amplifier circuit 10a. In FIG. 1, PT
₀₁, PT₀₂, PT₁, PT₂, PT_Three, PT_Four, P
T_Ten, PT₁₁, PT₂₀, PT_{twenty one}Is pMOS transistor
Ta, NT₁, NT₂, NT_ThreeIs an nMOS transistor,
CUR₁Is the current source, R_TenIs a resistance element, C_TenIs a capacitive element,
T _Ten, T₁₁, T₂₀, T_{twenty one}Is the input terminal, T_OUTIs the output terminal
Are shown respectively. Also, 15 and 16 are electric
Source voltage V_DDAnd power supply voltage V_SSShows the supply line of.

【００５６】図１に示すように、この差動増幅回路はバ
イアス部１１、差動増幅部１２ａ、ソースフォロワ部１
３およびプッシュプル出力部１４から構成されている。
ｐＭＯＳトランジスタＰＴ₀₁，ＰＴ₀₂，ＰＴ₁ ，ＰＴ₂
がカレントミラー回路を構成し、また、ｎＭＯＳトラン
ジスタＮＴ₁ ，ＮＴ₂ もカレントミラー回路を構成して
いる。As shown in FIG. 1, this differential amplifier circuit includes a bias section 11, a differential amplifier section 12a, and a source follower section 1.
3 and push-pull output unit 14.
pMOS transistors PT ₀₁ , PT ₀₂ , PT ₁ , PT ₂
Constitutes a current mirror circuit, and the nMOS transistors NT ₁ and NT ₂ also constitute a current mirror circuit.

【００５７】ｐＭＯＳトランジスタＰＴ₁ のソースが電
源電圧Ｖ_DDの供給線１５に接続され、ｐＭＯＳトランジ
スタＰＴ₁ のゲートとドレインが接続され、これらの接
続点によりノードＮＤ₁ が構成されている。ノードＮＤ
₁ と電源電圧Ｖ_SSの供給線１６との間に、電流源ＣＵＲ
₁ が接続されている。ｐＭＯＳトランジスタＰＴ₁ およ
び電流源ＣＵＲ₁ によって、バイアス部１１が構成され
ている。The source of the pMOS transistor PT ₁ is connected to the supply line 15 for the power supply voltage V _DD , the gate and drain of the pMOS transistor PT ₁ are connected, and the node ND ₁ is constituted by these connection points. Node ND
₁ and the supply line 16 of the power supply voltage V _SS , a current source CUR
₁ is connected. The pMOS transistor PT ₁ and the current source CUR _{1 form} a bias unit 11.

【００５８】ｐＭＯＳトランジスタＰＴ₀₁，ＰＴ₀₂のソ
ースが電源電圧Ｖ_DDの供給線１５に接続されている。そ
して、ｐＭＯＳトランジスタＰＴ₀₁，ＰＴ₀₂のゲートが
ノードＮＤ₁ に接続され、それぞれカレントミラー回路
が構成され、ｐＭＯＳトランジスタＰＴ₀₁，ＰＴ₀₂のド
レインに電流源ＣＵＲ₁ の電流Ｉ₁ に応じた電流が供給
される。The sources of the pMOS transistors PT ₀₁ and PT ₀₂ are connected to the supply line 15 for the power supply voltage V _DD . Then, the gates of the pMOS transistors PT ₀₁ and PT ₀₂ are connected to the node ND ₁ to form current mirror circuits respectively, and a current corresponding to the current I ₁ of the current source CUR ₁ is supplied to the drains of the pMOS transistors PT ₀₁ and PT _02. Supplied.

【００５９】ｐＭＯＳトランジスタＰＴ₁₀，ＰＴ₁₁のソ
ース同士が接続され、これらの接続点によりノードＮＤ
₂₁が構成され、第１の定電流源としてのｐＭＯＳトラン
ジスタＰＴ₀₁のドレインがノードＮＤ₂₁に接続されてい
る。ｐＭＯＳトランジスタＰＴ₂₀，ＰＴ₂₁のソース同士
が接続され、これらの接続点によりノードＮＤ₂₂が構成
され、第２の定電流源としてのｐＭＯＳトランジスタＰ
Ｔ₀₂のドレインがノードＮＤ₂₂に接続されている。ま
た、ｐＭＯＳトランジスタＰＴ₁₁，ＰＴ₂₁のドレイン同
士が接続され、これらの接続点によりノードＮＤ₃ が構
成されている。ノードＮＤ₃ にｎＭＯＳトランジスタＮ
Ｔ₁ のドレインが接続されている。また、ｐＭＯＳトラ
ンジスタＰＴ₁₀，ＰＴ₂₀のドレイン同士が接続され、こ
れらの接続点によりノードＮＤ₄ が構成されている。ノ
ードＮＤ₄ にｎＭＯＳトランジスタＮＴ₂ のドレインが
接続されている。さらに、ｎＭＯＳトランジスタＮ
Ｔ₁ ，ＮＴ₂ のゲートがノードＮＤ₃ に接続され、ソー
スが電源電圧Ｖ_SSの供給線１６に接続されている。The sources of the pMOS transistors PT ₁₀ and PT ₁₁ are connected to each other, and the node ND is connected by these connection points.
₂₁ is configured, and the drain of the pMOS transistor PT ₀₁ as the first constant current source is connected to the node ND ₂₁ . The sources of the pMOS transistors PT ₂₀ and PT ₂₁ are connected to each other, and a node ND ₂₂ is formed by the connection point of these, and the pMOS transistor P as a second constant current source.
The drain of T ₀₂ is connected to the node ND ₂₂ . Further, the drains of the pMOS transistors PT ₁₁ and PT ₂₁ are connected to each other, and a node ND ₃ is constituted by these connection points. The nMOS transistor N is connected to the node ND _3.
The drain of T ₁ is connected. Further, the drains of the pMOS transistors PT ₁₀ and PT ₂₀ are connected to each other, and a node ND ₄ is formed by the connection point thereof. The drain of the nMOS transistor NT ₂ is connected to the node ND ₄ . In addition, the nMOS transistor N
The gates of T ₁ and NT ₂ are connected to the node ND ₃ , and the sources are connected to the supply line 16 of the power supply voltage V _SS .

【００６０】ｐＭＯＳトランジスタＰＴ₁₀，ＰＴ₂₀，Ｐ
Ｔ₁₁，ＰＴ₂₁のゲートがそれぞれ入力端子Ｔ₁₀，Ｔ₂₀，
Ｔ₁₁，Ｔ₂₁に接続されている。上述した素子およびそれ
らの接続により、回路の差動増幅部１２ａが構成されて
いる。差動増幅部１２ａにおいて、ｐＭＯＳトランジス
タＰＴ₁₀およびｐＭＯＳトランジスタＰＴ₁₁が一つの差
動対を構成し、ｐＭＯＳトランジスタＰＴ₀₁はこの差動
対に電流源ＣＵＲ₁ の電流Ｉ₁ に応じた電流を供給す
る。また、ｐＭＯＳトランジスタＰＴ₂₀およびｐＭＯＳ
トランジスタＰＴ₂₁がもう一つの差動対を構成し、ｐＭ
ＯＳトランジスタＰＴ₀₂はこの差動対に電流源ＣＵＲ₁
の電流Ｉ₁に応じた電流を供給する。ｎＭＯＳトランジ
スタＮＴ₂ およびｎＭＯＳトランジスタＮＴ₂ がカレン
トミラー回路を構成し、差動増幅部１２ａの出力負荷を
構成している。PMOS transistors PT ₁₀ , PT ₂₀ , P
The gates of T ₁₁ and PT ₂₁ are input terminals T ₁₀ , T ₂₀ , and
It is connected to T ₁₁ and T ₂₁ . A differential amplifier section 12a of the circuit is configured by the above-mentioned elements and their connection. In the differential amplifier 12a, the pMOS transistor PT ₁₀ and the pMOS transistor PT _{11 form} one differential pair, and the pMOS transistor PT ₀₁ supplies a current corresponding to the current I ₁ of the current source CUR ₁ to this differential pair. To do. In addition, pMOS transistor PT ₂₀ and pMOS
Transistor PT ₂₁ constitutes another differential pair, pM
The OS transistor PT ₀₂ has a current source CUR _{1 for} this differential pair.
A current corresponding to the current I ₁ of is supplied. The nMOS transistor NT ₂ and the nMOS transistor NT _{2 form a} current mirror circuit, and form an output load of the differential amplifier 12a.

【００６１】ｐＭＯＳトランジスタＰＴ₂ のソースが電
源電圧Ｖ_DDの供給線１５に接続されている。そして、ｐ
ＭＯＳトランジスタＰＴ₂ のゲートがノードＮＤ₁ に接
続され、バイアス部１１のｐＭＯＳトランジスタＰＴ₁
と共にカレントミラー回路が構成され、ｐＭＯＳトラン
ジスタＰＴ₂ のドレインに電流源ＣＵＲ₁ の電流Ｉ₁に
応じた電流が供給される。ｐＭＯＳトランジスタＰＴ₂
のドレインがｐＭＯＳトランジスタＰＴ₃ のソースと接
続され、これらの接続点によりノードＮＤ₅ が構成され
ている。ｐＭＯＳトランジスタＰＴ₃ のゲートがノード
ＮＤ₄ と接続され、ｐＭＯＳトランジスタＰＴ₃ のドレ
インが電源電圧Ｖ_SSの供給線１６に接続されている。ｐ
ＭＯＳトランジスタＰＴ₂ およびｐＭＯＳトランジスタ
ＰＴ₃ によって、ソースフォロワ部１３が構成されてい
る。The source of the pMOS transistor PT ₂ is connected to the supply line 15 for the power supply voltage V _DD . And p
The gate of the MOS transistor PT ₂ is connected to the node ND _1, and the pMOS transistor PT _{1 of the} bias unit 11 is connected.
Together with this, a current mirror circuit is formed, and a current corresponding to the current I ₁ of the current source CUR ₁ is supplied to the drain of the pMOS transistor PT ₂ . pMOS transistor PT ₂
Is connected to the source of the pMOS transistor PT ₃ , and a node ND ₅ is constituted by these connection points. The gate of the pMOS transistor PT ₃ is connected to the node ND _4, and the drain of the pMOS transistor PT ₃ is connected to the supply line 16 of the power supply voltage V _SS . p
The source follower unit 13 is composed of the MOS transistor PT ₂ and the pMOS transistor PT ₃ .

【００６２】ｐＭＯＳトランジスタＰＴ₄ のソースが電
源電圧Ｖ_DDの供給線１５に接続され、一方、ｎＭＯＳト
ランジスタＮＴ₃ のソースが電源電圧Ｖ_SSの供給線１６
に接続されている。また、ｐＭＯＳトランジスタＰＴ₄
のドレインがｎＭＯＳトランジスタＮＴ₃ のドレインと
接続され、これらの接続点によりノードＮＤ₆ が構成さ
れている。ｐＭＯＳトランジスタＰＴ₄ のゲートがノー
ドＮＤ₅ に接続され、ｎＭＯＳトランジスタＮＴ₃ のゲ
ートがノードＮＤ₄ と接続されている。ノードＮＤ₆ と
ノードＮＤ₄ との間に、抵抗素子Ｒ₁₀と容量素子Ｃ₁₀が
直列に接続され、さらに、ノードＮＤ₆ に出力端子Ｔ
_OUT が接続されている。上記の素子およびそれらの接続
によって、差動増幅回路のプッシュプル出力部１４が構
成されている。The source of the pMOS transistor PT ₄ is connected to the supply line 15 of the power supply voltage V _DD , while the source of the nMOS transistor NT ₃ is supplied to the supply line 16 of the power supply voltage V _SS.
It is connected to the. In addition, pMOS transistor PT ₄
Is connected to the drain of the nMOS transistor NT ₃ , and a node ND ₆ is constituted by these connection points. The gate of the pMOS transistor PT ₄ is connected to the node ND _5, and the gate of the nMOS transistor NT ₃ is connected to the node ND ₄ . A resistance element R ₁₀ and a capacitance element C ₁₀ are connected in series between the node ND ₆ and the node ND _4, and the output terminal T is connected to the node ND _6.
OUT is connected. A push-pull output unit 14 of the differential amplifier circuit is configured by the above elements and their connections.

【００６３】以下、上記の構成において、図１に示す４
端子入力差動増幅回路の動作について説明する。この４
端子入力差動増幅回路には、最大４つの信号が同時に入
力できる。４つの入力端子の内、Ｔ₁₀とＴ₁₁，Ｔ₂₀とＴ
₂₁がそれぞれ差動入力端子になっている。そして、回路
の差動増幅部１２ａにおいて、差動入力端子Ｔ₁₀とＴ₁₁
に入力された信号の差が取り出され、ノードＮＤ₄ に出
力され、同様に、差動入力端子Ｔ ₂₀とＴ₂₁に入力された
信号の差が取り出され、ノードＮＤ₄ に出力される。Hereinafter, in the above-mentioned configuration, 4 shown in FIG.
The operation of the terminal input differential amplifier circuit will be described. This 4
Up to four signals can be simultaneously input to the terminal input differential amplifier circuit.
I can do it. T out of 4 input terminals_TenAnd T₁₁, T₂₀And T
_{twenty one}Are differential input terminals. And the circuit
Of the differential input terminal T_TenAnd T₁₁
The difference between the signals input to_FourOut
Similarly, the differential input terminal T ₂₀And T_{twenty one}Entered in
The signal difference is taken out and the node ND_FourIs output to

【００６４】ソースフォロワ部１３において、ノードＮ
Ｄ₄ に現れた信号がノードＮＤ₅ 、すなわちｐＭＯＳト
ランジスタＰＴ₃ のソースに出力される。これによっ
て、ノードＮＤ₅ とノードＮＤ₄ とに同相の信号が現れ
る。In the source follower unit 13, the node N
The signal appearing at D ₄ is output to the node ND ₅ , that is, the source of the pMOS transistor PT ₃ . As a result, in-phase signals appear at the nodes ND ₅ and ND ₄ .

【００６５】さらに、ノードＮＤ₄ に現れた信号がプッ
シュプル出力部１４を構成するｎＭＯＳトランジスタＮ
Ｔ₃ のゲートに入力され、ノードＮＤ₅ に現れた信号が
プッシュプル出力部１４を構成するｐＭＯＳトランジス
タＰＴ₄ のゲートにそれぞれ入力される。これによっ
て、プッシュプル出力部１４において、ノードＮＤ₆ に
入力されたノードＮＤ₄ およびノードＮＤ₅ の信号の反
転された信号が現れ、出力端子Ｔ_OUT に出力される。ま
た、プッシュプル出力部１４において、ノードＮＤ₄ と
ノードＮＤ₆ との間に位相補償用の抵抗素子Ｒ₁₀と容量
素子Ｃ₁₀が直列に接続され、前段のソースフォロワ部１
３および前々段の差動増幅部１２ａに発生された信号の
位相ひずみを補償する。Further, the signal appearing at the node ND ₄ constitutes the nMOS transistor N constituting the push-pull output section 14.
The signals input to the gate of T ₃ and appearing at the node ND ₅ are input to the gates of the pMOS transistors PT ₄ forming the push-pull output section 14. As a result, in the push-pull output unit 14, an inverted signal of the signals of the node ND ₄ and the node ND ₅ input to the node ND ₆ appears and is output to the output terminal T _OUT . Further, in the push-pull output section 14, the resistance element R ₁₀ for phase compensation and the capacitance element C ₁₀ are connected in series between the node ND ₄ and the node ND _6, and the source follower section 1 of the previous stage is connected.
3 and the phase distortion of the signal generated in the differential amplifying section 12a in the second previous stage is compensated.

【００６６】以上、図１に示す４端子入力差動増幅回路
の動作原理について説明を行った。この４端子入力差動
増幅回路により、それぞれ差動入力端子を構成する入力
端子Ｔ₁₀，Ｔ₁₁、またＴ₂₀，Ｔ₂₁に入力された信号の差
が取り出され、さらにプッシュプル出力部１４におい
て、反転された後、出力端子Ｔ_OUT に出力される。出力
端子Ｔ_OUT の出力に対して、入力端子Ｔ₁₀、Ｔ₂₀への入
力は同相入力となり、入力端子Ｔ₁₁、Ｔ₂₁への入力は反
転入力となる。演算増幅回路全体のゲインをｇとし、入
力端子Ｔ₁₀、Ｔ₁₁、Ｔ₂₀、Ｔ₂₁への微小振幅入力を
Ｖ₁₀、Ｖ₁₁、Ｖ ₂₀、Ｖ₂₁とすると、出力Ｖ_OUT は次式の
ようになる。As described above, the 4-terminal input differential amplifier circuit shown in FIG.
The operating principle of was explained. This 4-terminal input differential
Inputs that make up the differential input terminals by the amplifier circuit
Terminal T_Ten, T₁₁, Again T₂₀, T_{twenty one}Difference between signals input to
Is taken out, and is further placed in the push-pull output section 14.
Output terminal T after being inverted_OUTIs output to output
Terminal T_OUTInput terminal T for the output of_Ten, T₂₀Entry into
Force becomes in-phase input and input terminal T₁₁, T_{twenty one}Input to
It becomes a transfer input. Set the gain of the entire operational amplifier circuit to g and enter
Force terminal T_Ten, T₁₁, T₂₀, T_{twenty one}Small amplitude input to
V_Ten, V₁₁, V ₂₀, V_{twenty one}Then output V_OUTIs
Like

【数２４】 Ｖ_OUT ＝ｇ（Ｖ₁₀−Ｖ₁₁＋Ｖ₂₀−Ｖ₂₁） …（２４）V _OUT = g (V ₁₀ −V ₁₁ + V ₂₀ −V ₂₁ ) ... (24)

【００６７】次いで、上記の４端子入力差動増幅回路の
ダイナミックレンジについて考察する。ここで、差動増
幅部１２ａにおいて、ｐＭＯＳトランジスタＰＴ₁₀，Ｐ
Ｔ₁₁，ＰＴ₂₀，ＰＴ₂₁は同様な特性を持つものとする。
また、これらのｐＭＯＳトランジスタの実効チャネル幅
および実効チャネル長をそれぞれＷ_eff およびＬ_eff と
し、さらに、これらのｐＭＯＳトランジスタのしきい値
電圧をＶ_thとする。また、ｐＭＯＳトランジスタＰＴ₁₀
およびｐＭＯＳトランジスタＰＴ₁₁により構成された差
動対のソース電圧をＶ_S1とし、ｐＭＯＳトランジスタＰ
Ｔ₂₀およびｐＭＯＳトランジスタＰＴ₂₁により構成され
た差動対のソース電圧をＶ_S2とする。Next, the dynamic range of the 4-terminal input differential amplifier circuit will be considered. Here, in the differential amplifier 12a, pMOS transistors PT ₁₀ and P
T ₁₁ , PT ₂₀ , and PT ₂₁ have similar characteristics.
The effective channel width and effective channel length of these pMOS transistors are W _eff and L _eff , respectively, and the threshold voltage of these pMOS transistors is V _th . Also, the pMOS transistor PT ₁₀
And the source voltage of the differential pair formed by the pMOS transistor PT ₁₁ is V _S1 , and the pMOS transistor P
The source voltage of the differential pair formed by T ₂₀ and the pMOS transistor PT ₂₁ is V _S2 .

【００６８】図２（ａ）は図１に示す４端子入力差動増
幅回路を用いて構成された１／２ゲインの非反転演算増
幅回路の一例を示す回路図である。図２（ｂ）はこの１
／２ゲインの非反転演算増幅回路の入出力特性を示すグ
ラフである。FIG. 2A is a circuit diagram showing an example of a 1/2 gain non-inverting operational amplifier circuit configured by using the 4-terminal input differential amplifier circuit shown in FIG. 2 (b) is this one
It is a graph which shows the input / output characteristic of the non-inverting operational amplifier circuit of / 2 gain.

【００６９】図２（ａ）に示すように、４端子入力演算
増幅器１０ａの４つの入力端子Ｔ₁₀，Ｔ₁₁，Ｔ₂₀，Ｔ₂₁
の内、Ｔ₁₁とＴ₂₁が出力端子Ｔ_OUT に接続され、入力端
子Ｔ ₂₀がアナログ・グランド電位ＡＧＮＤに接地され
る。入力端子Ｔ₁₀に電圧Ｖ_INが印加される。As shown in FIG. 2A, 4-terminal input operation
The four input terminals T of the amplifier 10a_Ten, T₁₁, T₂₀, T_{twenty one}
Of T₁₁And T_{twenty one}Is the output terminal T_OUTConnected to the input end
Child T ₂₀Is grounded to the analog ground potential AGND
You. Input terminal T_TenVoltage V_INIs applied.

【００７０】図２（ｂ）は上記の接続における４端子入
力演算増幅器の入出力特性を示している。従来の４端子
入力演算増幅器１０によって構成された１／２ゲインの
非反転増幅器の入出力特性を示す図１２（ｂ）と比べて
みると、本発明の４端子入力演算増幅器１０ａにより構
成された１／２ゲインの非反転増幅器において、ゲイン
が１／２を満足するダイナミックレンジが大幅に改善さ
れたことがわかる。FIG. 2B shows the input / output characteristics of the 4-terminal input operational amplifier in the above connection. 12 (b) showing the input / output characteristics of the 1/2 gain non-inverting amplifier formed by the conventional 4-terminal input operational amplifier 10, it is formed by the 4-terminal input operational amplifier 10a of the present invention. It can be seen that in the 1/2 gain non-inverting amplifier, the dynamic range in which the gain satisfies 1/2 is significantly improved.

【００７１】このことは各入力トランジスタのゲートソ
ース間電圧と電流の関係からも導くことができる。差動
増幅部１２ａの定電流源となるｐＭＯＳトランジスタＰ
Ｔ₀₁およびｐＭＯＳトランジスタＰＴ₀₂に流れる電流を
Ｉ₀ ／２とする。カレントミラー回路を構成するｎＭＯ
ＳトランジスタＮＴ₁ 、ＮＴ₂ に流れる電流もＩ₀ ／２
となる。したがって、ｐＭＯＳトランジスタＰＴ₁₀、Ｐ
Ｔ₂₀、ＰＴ₁₁、ＰＴ₂₁に流れる電流をそれぞれＩ_PT10、
Ｉ_PT20、Ｉ_PT11、Ｉ_PT21とするとThis can also be derived from the relationship between the gate-source voltage of each input transistor and the current. PMOS transistor P serving as a constant current source of the differential amplifier 12a
The current flowing through T ₀₁ and the pMOS transistor PT ₀₂ is I _0/2 . NMO forming a current mirror circuit
The current flowing through the S transistors NT ₁ and NT ₂ is also I _0/2
Becomes Therefore, the pMOS transistors PT ₁₀ and P
The currents flowing through T ₂₀ , PT ₁₁ and PT ₂₁ are respectively I _PT10 ,
If I _PT20 , I _PT11 , I _PT21

【数２５】 Ｉ_PT10＋Ｉ_PT11＝Ｉ₀ ／２ Ｉ_PT20＋Ｉ_PT21＝Ｉ₀ ／２ Ｉ_PT10＋Ｉ_PT20＝Ｉ₀ ／２ Ｉ_PT11＋Ｉ_PT21＝Ｉ₀ ／２ …（２５） となる。式（２５）より、次式のようになる。[Number 25] the _{I PT10 + I PT11 = I 0} /2 I PT20 + I PT21 = I 0/2 I PT10 + I PT20 = I 0/2 I PT11 + I PT21 = I 0/2 ... (25). From the equation (25), the following equation is obtained.

【数２６】 Ｉ_PT10＝Ｉ_PT21 Ｉ_PT11＝Ｉ_PT20 …（２６）[ _Expression 26] I _PT10 = I _PT21 I _PT11 = I _PT20 (26)

【００７２】ここで、各トランジスタが飽和領域で動作
している範囲においては、それぞれのトランジスタに対
して式（９）と同じような電流の式が成り立つから、式
（２５）により、次式が求まる。Here, in the range in which each transistor operates in the saturation region, a current equation similar to the equation (9) holds for each transistor, and therefore the following equation is obtained from the equation (25). I want it.

【数２７】 （β／２）×（Ｖ_IN−Ｖ_S1−Ｖ_th）² ＋（β／２）×（Ｖ_OUT −Ｖ_S1−Ｖ_th）² ＝Ｉ₀ ／２…（２７）[Number 27] (β / 2) × (V IN -V S1 -V th) 2 + (β / 2) × (V OUT -V S1 -V th) 2 = I 0/2 ... (27)

【数２８】 （β／２）×（Ｖ_AGND−Ｖ_S2−Ｖ_th）² ＋（β／２）×（Ｖ_OUT −Ｖ_S2−Ｖ_th）² ＝Ｉ₀ ／２…（２８） 式（２６）により、次式が求まる。[Number 28] (β / 2) × (V AGND -V S2 -V th) 2 + (β / 2) × (V OUT -V S2 -V th) 2 = I 0/2 ... (28) the formula ( The following equation is obtained from 26).

【数２９】 （β／２）×（Ｖ_IN−Ｖ_S1−Ｖ_th）² ＝（β／２）×（Ｖ_OUT −Ｖ_S2−Ｖ_th）² …（２９）(Β / 2) × (V _IN −V _S1 −V _th ) ² = (β / 2) × (V _OUT −V _S2 −V _th ) ² (29)

【数３０】 （β／２）×（Ｖ_OUT −Ｖ_S1−Ｖ_th）² ＝（β／２）×（Ｖ_AGND−Ｖ_S2−Ｖ_th）² …（３０）(30) (β / 2) × (V _OUT −V _S1 −V _th ) ² = (β / 2) × (V _AGND −V _S2 −V _th ) ² (30)

【００７３】ここで、 ｖ_in ＝Ｖ_IN−Ｖ_AGND ｖ_out ＝Ｖ_OUT −Ｖ_AGND ｖ_S1＝Ｖ_S1＋Ｖ_th−Ｖ_AGND ｖ_S2＝Ｖ_S2＋Ｖ_th−Ｖ_AGND ｋ ＝Ｉ₀ ／２β と置き直して、式（２７）と式（３０）をアナログ・グ
ランドＡＧＮＤを基準とする電圧に対して解くと、Here, v _in = V _IN -V _AGND v _out = V _OUT -V _AGND v _S1 = V _S1 + V _th -V _AGND v _S2 = V _S2 + V _th -V _AGND k = I ₀ / 2β Solving the equations (27) and (30) for the voltage with the analog ground AGND as a reference,

【数３１】 ｖ_out ＝ｖ_in／２ …（３１）V _out = v _in / 2 (31)

【数３２】 ｖ_S1＝（３／４）×ｖ_in＋｛（ｋ／２）−（ｖ_in／４）² ｝^1/2 …（３２）(32) v _S1 = (3/4) × v _in + {(k / 2) − (v _in / 4) ² } ^1/2 (32)

【数３３】 ｖ_S2＝（１／４）×ｖ_in＋｛（ｋ／２）−（ｖ_in／４）² ｝^1/2 …（３３） となる。式（３２）および式（３３）により、次式が得
られる。(33) v _S2 = (1/4) × v _in + {(k / 2) − (v _in / 4) ² } ^1/2 (33) The following equation is obtained from the equations (32) and (33).

【数３４】 ｖ_S1−ｖ_S2＝ｖ_in／２ …（３４）(34) v _S1 −v _S2 = v _in / 2 (34)

【００７４】式（３１）は４端子入力差動増幅回路に必
要な特性とした式（１４）と同じであり、従来の４端子
差動増幅回路１０では実現できなかった入出力特性を本
発明により得られたことは明らかである。The equation (31) is the same as the equation (14) which is the characteristic required for the 4-terminal input differential amplifier circuit, and the input / output characteristic which cannot be realized by the conventional 4-terminal differential amplifier circuit 10 is provided by the present invention. It is clear that

【００７５】図３（ａ）に図２（ａ）の接続における４
端子入力差動増幅回路１０ａの差動増幅部１２における
内部電圧を入力電圧Ｖ_INを横軸として詳しく示す。ま
た、そのときの各トランジスタに流れる電流を図３
（ｂ）に示す。4 in the connection of FIG. 2A is shown in FIG.
The internal voltage in the differential amplifier section 12 of the terminal input differential amplifier circuit 10a is shown in detail with the input voltage V _IN as the horizontal axis. The current flowing through each transistor at that time is shown in FIG.
(B).

【００７６】さて、ｐＭＯＳトランジスタＰＴ₁₀に流れ
る電流は、Now, the current flowing through the pMOS transistor PT ₁₀ is

【数３５】 Ｉ_PT10＝（β／２）×（Ｖ_IN−Ｖ_S1−Ｖ_th）² ＝（β／２）×（ｖ_in−ｖ_S1）² ＝（β／２） ×〔（ｖ_in／４）−｛（ｋ／２）−（ｖ_in／４）² ｝^1/2 〕² …（３５） となる。式（３５）をｖ_inで微分すると、次式が求ま
る。(35) I _PT10 = (β / 2) × (V _IN −V _S1 −V _th ) ² = (β / 2) × (v _in −v _S1 ) ² = (β / 2) × [(v _in / 4) - a - {(k / 2) ( v in / 4) 2} 1/2 ] ² (35). Differentiating the expression (35) with respect to v _in , the following expression is obtained.

【数３６】 ｄＩ_PT10／ｄｖ_in ＝（β／４）×〔（ｖ_in／４）−｛（ｋ／２）−（ｖ_in／４）² ｝^1/2 〕 ×〔１＋（ｖ_in／４）／｛（ｋ／２）−（ｖ_in／４）² ｝^1/2 〕 …（３６） ｖ_in＝０（Ｖ_IN＝Ｖ_AGND）のときの電流Ｉ_PT10のｖ_inに
対する傾きをｍとすると、式（３６）により、次式が得
られる。Equation 36] _{dI PT10 / dv in = (β} / 4) × _{[(v in / 4) - {} (k / 2) - (v in / 4) 2} 1/2 ] × [1+ (v _in / 4) / {(k / 2)-(v _in / 4) ² } ^1/2 ] ... (36) When v _in = 0 (V _IN = V _AGND ), the slope of current I _PT10 with respect to v _in is m. Then, the following equation is obtained from the equation (36).

【数３７】 ｍ＝ｄＩ_PT10／ｄｖ_in＝−（１／８）（Ｉ₀ ・β）^1/2 …（３７） _M = dI _PT10 / dv _in = − (1/8) (I ₀ · β) ^1/2 (37)

【００７７】ｐＭＯＳトランジスタＰＴ₁₀に流れる電流
Ｉ_PT10は、ｖ_in＝０のときの値Ｉ₀／４を中心として±
Ｉ₀ ／４変化する。したがって、ΔＶ＝（−Ｉ₀ ／４）
／ｍとすると、次式のようになる。[0077] current I _PT10 flowing to the pMOS transistor PT ₁₀ is, ± about the value I _0/4 in the case of v _in = 0
I _0/4 changes. _{Therefore, ΔV = (- I 0/} 4)
/ M, the following equation is obtained.

【数３８】 ΔＶ＝２（Ｉ₀ ／β）^1/2 …（３８） ほぼＶ_AGND−ΔＶ＜Ｖ_IN＜Ｖ_AGND＋ΔＶの入力電圧範囲
で式（３１）は成り立ち、かつ、この範囲内においては
ほぼ全領域に対して式（１４）の関係を満たしている。
式（２１）と式（３８）を比較すると、ΔＶの値が２
・２^1/2 倍大きくなっていることがわかる。(38) ΔV = 2 (I ₀ / β) ^1/2 (38) Equation (31) holds in the input voltage range of approximately V _AGND −ΔV <V _IN <V _AGND + ΔV, and within this range. Satisfies the relationship of equation (14) for almost all regions.
Comparing equation (21) and equation (38), the value of ΔV is 2
・ It can be seen that it is 2 ^1/2 times larger.

【００７８】図３（ａ）に示した本例においては、Ｖ
_AGND−１．２Ｖ＜Ｖ_IN＜Ｖ_AGND＋１．２Ｖの入力電圧範
囲であり、十分実用的なものである。また、先に述べた
４端子入力差動増幅回路１０ａについての説明が、十分
満足できるものであることも明らかであろう。In the present example shown in FIG. 3A, V
The input voltage range is _AGND −1.2V <V _IN <V _AGND + 1.2V, which is sufficiently practical. It will also be apparent that the above description of the 4-terminal input differential amplifier circuit 10a is sufficiently satisfactory.

【００７９】以上説明したように、本第一の実施形態に
よれば、差動対を構成するｐＭＯＳトランジスタＰ
Ｔ₁₀，ＰＴ₁₁および差動対を構成するｐＭＯＳトランジ
スタＰＴ ₂₀，ＰＴ₂₁にバイアス部１１のｐＭＯＳトラン
ジスタＰＴ₁ と共にカレントミラー回路を構成するｐＭ
ＯＳトランジスタＰＴ₀₁，ＰＴ₀₂によって、それぞれ別
個に電流を供給するようにしたので、ダイナミックレン
ジが改善されたＭＯＳ型４端子入力差動増幅回路を実現
でき、ひいては、回路規模を縮小でき、低消費電力化を
図れる利点がある。As described above, in the first embodiment,
According to this, the pMOS transistor P forming the differential pair
T_Ten, PT₁₁And pMOS transistors forming a differential pair
Star PT ₂₀, PT_{twenty one}Is connected to the pMOS transistor of the bias unit 11.
Dista PT₁PM that composes a current mirror circuit with
OS transistor PT₀₁, PT₀₂According to each
Since the electric current is supplied to each
Realized MOS type 4-terminal input differential amplifier circuit
It is possible to reduce the circuit scale and power consumption.
There are advantages that can be achieved.

【００８０】第２実施形態 図４は本発明に係る多端子入力差動増幅回路の第２の実
施形態を示す回路図である。図４はＭＯＳ型６端子入力
差動増幅回路１０ｂの回路図である。図示のように、６
端子入力差動増幅回路１０ｂはバイアス部１１、差動増
幅部１２ｂ、ソースフォロワ部１３およびプッシュプル
出力部１４によって構成されている。そして、この６端
子入力差動増幅回路１０ｂにおいて、差動増幅部１２ｂ
を除いて、バイアス部１１、ソースフォロワ部１３部お
よびプッシュプル出力部１４は図１に示した本発明の第
一の実施形態と同様であるため、ここでその詳細につい
て、説明を省略する。また、回路の同様な構成部分を図
１と同じ符号を用いて表記する。 Second Embodiment FIG. 4 is a circuit diagram showing a second embodiment of the multi-terminal input differential amplifier circuit according to the present invention. FIG. 4 is a circuit diagram of the MOS type 6-terminal input differential amplifier circuit 10b. 6 as shown
The terminal input differential amplifier circuit 10b includes a bias unit 11, a differential amplifier unit 12b, a source follower unit 13, and a push-pull output unit 14. In the 6-terminal input differential amplifier circuit 10b, the differential amplifier section 12b
Except for the above, the bias unit 11, the source follower unit 13, and the push-pull output unit 14 are the same as those of the first embodiment of the present invention shown in FIG. 1, and therefore the detailed description thereof will be omitted here. Moreover, the same components of the circuit are denoted by the same reference numerals as those in FIG.

【００８１】図４に示すように、６端子入力差動増幅回
路１０ｂの差動増幅部１２ｂはカレントミラー回路を構
成するｐＭＯＳトランジスタＰＴ₀₁，ＰＴ₀₂，ＰＴ₀₃，
差動入力素子を構成するｐＭＯＳトランジスタＰＴ₁₀，
ＰＴ₂₀，ＰＴ₃₀，ＰＴ₁₁，ＰＴ₂₁，ＰＴ₃₁、また、カレ
ントミラー回路を構成するｎＭＯＳトランジスタＮ
Ｔ ₁ ，ＮＴ₂ によって構成されている。As shown in FIG. 4, a 6-terminal input differential amplification circuit is used.
The differential amplifier 12b of the path 10b constitutes a current mirror circuit.
PMOS transistor PT₀₁, PT₀₂, PT₀₃,
PMOS transistor PT forming a differential input element_Ten,
PT₂₀, PT₃₀, PT₁₁, PT_{twenty one}, PT₃₁, Again
NMOS transistor N forming a mirror circuit
T ₁, NT₂It is composed by.

【００８２】ｐＭＯＳトランジスタＰＴ₀₁，ＰＴ₀₂，Ｐ
Ｔ₀₃のソースが電源電圧Ｖ_DDの供給線１５に接続され、
ゲートがバイアス部１１のノードＮＤ₁ に接続されてい
る。ｐＭＯＳトランジスタＰＴ₁₀およびｐＭＯＳトラン
ジスタＰＴ₁₁のソースが接続され、ｐＭＯＳトランジス
タＰＴ₀₁のドレインに接続され、ノードＮＤ₂₁を構成す
る。ｐＭＯＳトランジスタＰＴ₂₀およびｐＭＯＳトラン
ジスタＰＴ₂₁のソースが接続され、ｐＭＯＳトランジス
タＰＴ₀₂のドレインに接続され、ノードＮＤ₂₂を構成す
る。ｐＭＯＳトランジスタＰＴ₃₀およびｐＭＯＳトラン
ジスタＰＴ₃₁のソースが接続され、ｐＭＯＳトランジス
タＰＴ₀₃のドレインに接続され、ノードＮＤ₂₃を構成す
る。PMOS transistors PT ₀₁ , PT ₀₂ , P
The source of T ₀₃ is connected to the supply line 15 of the power supply voltage V _DD ,
The gate is connected to the node ND ₁ of the bias unit 11. The sources of the pMOS transistor PT ₁₀ and the pMOS transistor PT ₁₁ are connected to each other and to the drain of the pMOS transistor PT ₀₁ to form a node ND ₂₁ . The sources of the pMOS transistor PT ₂₀ and pMOS transistor PT ₂₁ are connected to each other and to the drain of the pMOS transistor PT ₀₂ to form a node ND ₂₂ . The sources of the pMOS transistor PT ₃₀ and the pMOS transistor PT ₃₁ are connected to each other and to the drain of the pMOS transistor PT ₀₃ to form a node ND ₂₃ .

【００８３】ｐＭＯＳトランジスタＰＴ₁₀，ＰＴ₂₀，Ｐ
Ｔ₃₀のドレインが接続され、ノードＮＤ₄ が構成され、
ｐＭＯＳトランジスタＰＴ₁₁，ＰＴ₂₁，ＰＴ₃₁のドレイ
ンが接続され、ノードＮＤ₃ が構成されている。ｎＭＯ
ＳトランジスタＮＴ₁ とｎＭＯＳトランジスタＮＴ₂ の
ゲートが接続され、ノードＮＤ₃ に接続され、ｎＭＯＳ
トランジスタＮＴ₁ とｎＭＯＳトランジスタＮＴ₂ のド
レインがそれぞれノードＮＤ₃ 、ノードＮＤ₄ に接続さ
れている。さらに、ｎＭＯＳトランジスタＮＴ₁ ，ＮＴ
₂ のソースが電源電圧Ｖ_SSの供給線１６に接続されてい
る。ｎＭＯＳトランジスタＮＴ₁ ，ＮＴ₂ によってカレ
ントミラー回路が構成され、差動増幅部１２ｂの出力負
荷を構成する。PMOS transistors PT ₁₀ , PT ₂₀ , P
The drain of T ₃₀ is connected to form a node ND ₄ ,
The drains of the pMOS transistors PT ₁₁ , PT ₂₁ , and PT ₃₁ are connected to form a node ND ₃ . nMO
The gates of the S transistor NT ₁ and the nMOS transistor NT ₂ are connected to each other and to the node ND ₃ ,
The drains of the transistor NT ₁ and the nMOS transistor NT ₂ are connected to the nodes ND ₃ and ND ₄ , respectively. In addition, nMOS transistors NT ₁ and NT
The source of ₂ is connected to the supply line 16 of the power supply voltage V _SS . A current mirror circuit is configured by the nMOS transistors NT ₁ and NT ₂ and constitutes an output load of the differential amplifier 12b.

【００８４】ｐＭＯＳトランジスタＰＴ₁₀，ＰＴ₁₁のゲ
ートが入力端子Ｔ₁₀，Ｔ₁₁に接続され、第一の差動入力
端子を構成し、ｐＭＯＳトランジスタＰＴ₂₀，ＰＴ₂₁の
ゲートが入力端子Ｔ₂₀，Ｔ₂₁に接続され、第二の差動入
力対を構成し、ｐＭＯＳトランジスタＰＴ₃₀，ＰＴ₃₁の
ゲートが入力端子Ｔ₃₀，Ｔ₃₁に接続され、第三の差動入
力対を構成する。The gates of the pMOS transistors PT ₁₀ and PT ₁₁ are connected to the input terminals T ₁₀ and T ₁₁ to form a first differential input terminal, and the gates of the pMOS transistors PT ₂₀ and PT ₂₁ are input terminals T ₂₀ and It is connected to the T _21, to constitute a second differential input pair, the gate of the pMOS transistor PT _30, PT ₃₁ is connected to the input terminal T _30, T _31, constituting a third differential input pair.

【００８５】各入力端子に入力された信号が差動増幅部
１２ｂによって、信号の差が取り出され、差動増幅部１
２ｂのノードＮＤ₄ に出力される。そして、ノードＮＤ
₄ に出力された差動増幅部１２ｂの出力信号が、後段の
ソースフォロワ部１３およびプッシュプル出力部１４を
介して、反転され、出力端子Ｔ_OUT に出力される。The difference between the signals input to the respective input terminals is taken out by the differential amplifier 12b, and the differential amplifier 1
It is output to the node ND ₄ of 2b. And the node ND
The output signal of the differential amplification unit 12b output to ₄ is inverted via the source follower unit 13 and the push-pull output unit 14 in the subsequent stage and output to the output terminal T _OUT .

【００８６】図５は上記の６端子入力差動増幅回路１０
ｂによって構成された１／３ゲインの非反転増幅器の回
路図およびその入出力特性を示している。図５（ａ）は
６端子入力差動増幅回路１０ｂを用いて、１／３ゲイン
の非反転増幅器の回路図である。図示のように、入力端
子Ｔ₁₀に電圧Ｖ_INが入力され、入力端子Ｔ₂₀，Ｔ₃₀がア
ナログ・グランド電位ＡＧＮＤに接地され、さらに入力
端子Ｔ₁₁，Ｔ₂₁，Ｔ₃₁が出力端子Ｔ_OUT に接続されてい
る。図５（ｂ）はこの１／３ゲインの非反転増幅器の入
出力特性を示している。FIG. 5 shows the 6-terminal input differential amplifier circuit 10 described above.
The circuit diagram of the non-inverting amplifier of 1/3 gain comprised by b, and its input-output characteristic are shown. FIG. 5A is a circuit diagram of a 1/3 gain non-inverting amplifier using the 6-terminal input differential amplifier circuit 10b. As shown in the figure, the voltage V _IN is input to the input terminal T ₁₀ , the input terminals T ₂₀ and T ₃₀ are grounded to the analog ground potential AGND, and the input terminals T ₁₁ , T ₂₁ and T ₃₁ are output terminals T _OUT. It is connected to the. FIG. 5B shows the input / output characteristics of the 1/3 gain non-inverting amplifier.

【００８７】本実施形態によれば、ＭＯＳ型の多入力差
動増幅回路において、入力端子数は４入力に限らず、そ
れ以上にすることが可能である。これによって、たとえ
ば、ゲイン１／３の非反転増幅器を構成することができ
る。さらに、第１の実施形態と同様に、本第２の実施形
態によって、ダイナミックレンジが改善されたＭＯＳ型
多入力差動増幅回路を実現できる。According to this embodiment, in the MOS type multi-input differential amplifier circuit, the number of input terminals is not limited to four, and it is possible to increase the number. Thereby, for example, a non-inverting amplifier with a gain of 1/3 can be constructed. Further, as in the first embodiment, the second embodiment can realize a MOS multi-input differential amplifier circuit having an improved dynamic range.

【００８８】第３の実施形態 図６は本発明に係る多端子入力差動増幅回路の第３の実
施形態を示す回路図である。図６はＭＯＳ型４端子入力
差動増幅回路１０ｃの回路図である。この回路図が図１
に示す４端子入力差動増幅回路１０ａの回路図と略同で
あるが、差動入力素子を構成するｐＭＯＳトランジスタ
ＰＴ_20a ，ＰＴ_21a およびそれに定電流を供給するｐＭ
ＯＳトランジスタＰＴ_02a のサイズが差動増幅回路１０
ａとは異なるように設定されている。 Third Embodiment FIG. 6 is a circuit diagram showing a third embodiment of the multi-terminal input differential amplifier circuit according to the present invention. FIG. 6 is a circuit diagram of the MOS type four-terminal input differential amplifier circuit 10c. This circuit diagram is shown in Figure 1.
Is a circuit diagram and Hobodo of 4-terminal input differential amplifier circuit 10a shown in supplies pMOS transistor PT _20a, the PT _21a and therewith to the constant current of the differential input element pM
The size of the OS transistor PT _02a is the differential amplifier circuit 10.
It is set to be different from a.

【００８９】ここで、ＭＯＳトランジスタの特性を表す
パラメータβ_i を（β_i ＝Ｗ_eff ／Ｌ_eff ）と定義す
る。なお、すでに述べたように、Ｗ_eff およびＬ_eff は
それぞれＭＯＳトランジスタの実効チャネル幅および実
効チャネル長とする。Here, the parameter β _i representing the characteristics of the MOS transistor is defined as (β _i = W _eff / L _eff ). As already described, W _eff and L _eff are the effective channel width and effective channel length of the MOS transistor, respectively.

【００９０】本第３の実施形態においては、差動増幅部
１２ｃを構成するｐＭＯＳトランジスタＰＴ₁₀，Ｐ
Ｔ₁₁，ＰＴ_20a ，ＰＴ_21a および定電流を供給するｐＭ
ＯＳトランジスタＰＴ₀₁，ＰＴ_02a のそれぞれのパラメ
ータβ_i は以下の条件を満足するように設定されてい
る。In the third embodiment, the pMOS transistors PT ₁₀ , P constituting the differential amplifier section 12c are formed.
T ₁₁ , PT _20a , PT _21a and pM supplying constant current
The parameters β _i of the OS transistors PT ₀₁ and PT _02a are set so as to satisfy the following conditions.

【数３９】 β_PT10：β_PT11：β_PT20a ：β_PT21a ＝１：１：２：２ β_PT01：β_PT02a ＝１：２ …（３９）[Number 39] _{β PT10: β PT11: β PT20a} : β PT21a = 1: 1: 2: 2 β PT01: β PT02a = 1: 2 ... (39)

【００９１】すなわち、差動入力素子を構成するＭＯＳ
トランジスタおよび定電流を供給するＭＯＳトランジス
タのサイズを差動対ごとに異なるように設定することに
よって、各入力信号に対して重み付けをすることが可能
である。That is, a MOS that constitutes a differential input element
It is possible to weight each input signal by setting the size of the transistor and the size of the MOS transistor that supplies the constant current to be different for each differential pair.

【００９２】図７は上記の１：２重み付けされた４端子
入力差動増幅回路１０ｃを用いて構成された１／３ゲイ
ンの非反転増幅器の回路図およびその入出力特性を示し
ている。図７（ａ）に示すように、４端子入力差動増幅
回路１０ｃの４つの入力端子の内、Ｔ₂₀はアナログ・グ
ランド電位ＡＧＮＤに接地され、Ｔ₁₁，Ｔ₂₁が出力端子
ーＴ_OUT に接続され、入力端子Ｔ₁₀に電圧Ｖ_INが印加さ
れる。図７（ｂ）はこの１／３ゲインの非反転増幅器の
入出力特性を示している。FIG. 7 shows a circuit diagram of a 1/3 gain non-inverting amplifier constructed using the 1: 2 weighted 4-terminal input differential amplifier circuit 10c and its input / output characteristics. As shown in FIG. 7 (a), 4 of the four input terminals of the terminal input differential amplifier circuit 10c, T ₂₀ is grounded to the analog ground potential AGND, the T _11, T ₂₁ is the output terminal over T _OUT It is connected and the voltage V _IN is applied to the input terminal T ₁₀ . FIG. 7B shows the input / output characteristics of the 1/3 gain non-inverting amplifier.

【００９３】以上説明したように、本第３の実施形態に
よれば、差動増幅部１２ｃにおいて、差動対ごとにＭＯ
Ｓトランジスタのサイズを異なるように設定することに
よって、ゲインが１より小さい任意の値に設定できる非
反転増幅器を構成することができる。また、第２の実施
形態と同様に、本第３の実施形態によって、ダイナミッ
クレンジが改善されたＭＯＳ型多入力差動増幅回路を実
現できる。As described above, according to the third embodiment, in the differential amplifier section 12c, the MO is provided for each differential pair.
By setting the sizes of the S transistors differently, it is possible to configure a non-inverting amplifier whose gain can be set to an arbitrary value smaller than 1. Further, similar to the second embodiment, the third embodiment can realize a MOS multi-input differential amplifier circuit having an improved dynamic range.

【００９４】以上説明した各実施形態においては、各差
動入力素子がｐＭＯＳトランジスタにより構成されてい
るが、ｎＭＯＳトランジスタにより構成できることがい
うまでもない。また、出力負荷がｎＭＯＳトランジスタ
を用いたカレントミラー回路によって構成されている
が、カレントミラー回路以外の他の回路で構成すること
も可能である。また、定電流源がバイポーラ型回路によ
って構成されることも可能である。In each of the embodiments described above, each differential input element is composed of a pMOS transistor, but it goes without saying that it can be composed of an nMOS transistor. Further, although the output load is configured by the current mirror circuit using the nMOS transistor, it may be configured by a circuit other than the current mirror circuit. It is also possible that the constant current source is composed of a bipolar type circuit.

【００９５】さらに、上述した各実施形態において、差
動増幅回路はバイアス部、差動増幅部、ソースフォロワ
部およびプッシュプル出力部によって構成されている
が、プッシュプル出力部を省略して、ソースフォロワ部
によって出力するタイプでも良い。Further, in each of the above-described embodiments, the differential amplifier circuit is composed of the bias section, the differential amplifier section, the source follower section and the push-pull output section, but the push-pull output section is omitted and the source is omitted. It may be a type that outputs by the follower unit.

【００９６】以下、上述した第１および第３の実施形態
の４端子入力差動増幅回路１０ａ，１０ｃを用いる二つ
の応用例を図８および図９を用いて説明する。図８は４
端子入力差動増幅回路１０ａおよびアナログスイッチＡ
ＳＷ１，ＡＳＷ２，ＡＳＷ３，ＡＳＷ４を用いて構成さ
れたゲインが１／２，１，２可変型非反転増幅器の回路
図およびアナログスイッチのオン・オフ状態を示してい
る。図８（ａ）はゲイン可変型非反転増幅器の回路図を
示し、図８（ｂ）はアナログスイッチＡＳＷ１，ＡＳＷ
２，ＡＳＷ３，ＡＳＷ４のオン・オフ状態とゲインの関
係を示す図である。Two application examples using the four-terminal input differential amplifier circuits 10a and 10c of the above-described first and third embodiments will be described below with reference to FIGS. 8 and 9. 8 is 4
Terminal input differential amplifier circuit 10a and analog switch A
The circuit diagram of the gain 1 / 2,1,2 variable non-inverting amplifier comprised using SW1, ASW2, ASW3, ASW4, and the ON / OFF state of the analog switch are shown. FIG. 8A shows a circuit diagram of a variable gain type non-inverting amplifier, and FIG. 8B shows analog switches ASW1 and ASW.
It is a figure which shows the relationship between the on / off state of 2, ASW3, ASW4, and a gain.

【００９７】図８（ａ）に示すように、入力端子Ｔ₁₀に
電圧Ｖ_INが印加され、入力端子Ｔ₂₀がアナログスイッチ
ＡＳＷ１を介して、アナログ・グランド電位ＡＧＮＤに
接地される。また、入力端子Ｔ₁₀おび入力端子Ｔ₂₀の間
にアナログスイッチＡＳＷ２が接続されている。入力端
子Ｔ₁₁がアナログスイッチＡＳＷ３を介して、アナログ
・グランド電位ＡＧＮＤに接地され、入力端子Ｔ₂₁が出
力端子Ｔ_OUT と接続されている。さらに入力端子Ｔ₁₁お
よび入力端子Ｔ₂₁の間にアナログスイッチＡＳＷ４が接
続されている。As shown in FIG. 8A, the voltage V _IN is applied to the input terminal T ₁₀ , and the input terminal T ₂₀ is grounded to the analog ground potential AGND via the analog switch ASW1. An analog switch ASW2 is connected between the input terminal T _{10 and the} input terminal T ₂₀ . The input terminal T ₁₁ is grounded to the analog ground potential AGND via the analog switch ASW3, and the input terminal T ₂₁ is connected to the output terminal T _OUT . Further, the analog switch ASW4 is connected between the input terminal T ₁₁ and the input terminal T ₂₁ .

【００９８】上記の接続において、各アナログスイッチ
のオン・オフ状態と増幅器のゲインの関係を図８（ｂ）
に示している。図示のように、各アナログスイッチのオ
ン・オフ状態を変えることによって、増幅器のゲインが
１／２、１および２の三つに設定することができる。FIG. 8B shows the relationship between the on / off state of each analog switch and the gain of the amplifier in the above connection.
Is shown in As shown, the gain of the amplifier can be set to ½, 1 and 2 by changing the on / off state of each analog switch.

【００９９】図９は１：２に重み付けされた４端子入力
差動増幅回路１０ｃおよびアナログスイッチＡＳＷ１，
ＡＳＷ２，ＡＳＷ３，ＡＳＷ４を用いて構成されたゲイ
ンが１／２の非反転、反転切り換え可能な増幅器を示し
ている。図９（ａ）は非反転、反転切り換え可能な増幅
器の回路図を示し、図９（ｂ）はアナログスイッチＡＳ
Ｗ１，ＡＳＷ２，ＡＳＷ３，ＡＳＷ４のオン・オフ状態
とゲインの関係を示す図である。FIG. 9 shows a 4-terminal input differential amplifier circuit 10c weighted to 1: 2 and analog switches ASW1 ,.
It shows a non-inverting / inverting switching amplifier having a gain of 1/2, which is configured by using ASW2, ASW3, and ASW4. FIG. 9A shows a circuit diagram of an amplifier capable of non-inverting / inverting switching, and FIG. 9B shows an analog switch AS.
It is a figure which shows the ON / OFF state of W1, ASW2, ASW3, and ASW4, and the relationship of a gain.

【０１００】図９（ａ）に示すように、入力端子Ｔ₁₀お
よび入力端子Ｔ₁₁がそれぞれアナログスイッチＡＳＷ
２，ＡＳＷ４を介して、入力信号Ｖ_INに接続されてい
る。一方、入力端子Ｔ₁₀および入力端子Ｔ₁₁がそれぞれ
アナログスイッチＡＳＷ１，ＡＳＷ３を介して、アナロ
グ・グランド電位ＡＧＮＤに接地される。さらに、入力
端子Ｔ₂₀がアナログ・グランド電位ＡＧＮＤに接地さ
れ、入力端子Ｔ₂₁が出力端子Ｔ_OUT と接続されている。As shown in FIG. 9A, the input terminals T ₁₀ and T ₁₁ are respectively analog switches ASW.
2, connected to the input signal V _IN via ASW4. On the other hand, the input terminal T ₁₀ and the input terminal T ₁₁ are grounded to the analog ground potential AGND via the analog switches ASW1 and ASW3, respectively. Further, the input terminal T ₂₀ is grounded to the analog ground potential AGND, and the input terminal T ₂₁ is connected to the output terminal T _OUT .

【０１０１】上記の接続において、各アナログスイッチ
のオン・オフ状態と増幅器のゲインの関係を図９（ｂ）
に示している。図示のように、各アナログスイッチのオ
ン・オフ状態を変えることによって、増幅器がゲイン１
／２の非反転および反転状態に任意に設定することがで
きる。FIG. 9B shows the relationship between the on / off state of each analog switch and the gain of the amplifier in the above connection.
Is shown in As shown, by changing the on / off state of each analog switch, the amplifier gain 1
It can be arbitrarily set to the non-inversion state and the inversion state of / 2.

【０１０２】[0102]

【発明の効果】以上説明したように、本発明の多入力差
動増幅回路によれば、差動増幅回路のダイナミックレン
ジが大幅に改善され、かつ高入力インピーダンス回路が
実現できる。これによって、差動増幅回路の回路規模を
縮小でき、低消費電力化を図れる利点がある。As described above, according to the multi-input differential amplifier circuit of the present invention, the dynamic range of the differential amplifier circuit can be greatly improved and a high input impedance circuit can be realized. This has the advantage that the circuit scale of the differential amplifier circuit can be reduced and power consumption can be reduced.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明に係る４端子入力差動増幅回路の回路図
である。FIG. 1 is a circuit diagram of a 4-terminal input differential amplifier circuit according to the present invention.

【図２】４端子入力差動増幅回路を用いた１／２ゲイン
非反転増幅器の回路図および入出力特性を示す図であ
る。2A and 2B are a circuit diagram and an input / output characteristic of a 1/2 gain non-inverting amplifier using a 4-terminal input differential amplifier circuit.

【図３】本発明に係る４端子入力差動増幅回路を用いた
１／２ゲイン非反転増幅回路における入力電圧に対する
各部の電圧および差動増幅部トランジスタの電流を示す
図である。FIG. 3 is a diagram showing a voltage of each part and a current of a differential amplifier transistor with respect to an input voltage in a ½ gain non-inverting amplifier circuit using a 4-terminal input differential amplifier circuit according to the present invention.

【図４】本発明に係る６端子入力差動増幅回路の回路図
である。FIG. 4 is a circuit diagram of a 6-terminal input differential amplifier circuit according to the present invention.

【図５】６端子入力差動増幅回路を用いた１／３ゲイン
非反転増幅器の回路図および入出力特性を示す図であ
る。5A and 5B are a circuit diagram and an input / output characteristic of a 1/3 gain non-inverting amplifier using a 6-terminal input differential amplifier circuit.

【図６】入力信号１：２重み付けした４端子入力差動増
幅回路の回路図である。FIG. 6 is a circuit diagram of a 4-terminal input differential amplifier circuit in which an input signal is 1: 2 weighted.

【図７】入力信号１：２重み付けした４端子入力差動増
幅回路を用いた１／３ゲイン非反転増幅器の回路図およ
び入出力特性を示す図である。7A and 7B are a circuit diagram and an input / output characteristic of a 1/3 gain non-inverting amplifier using a 4-terminal input differential amplifier circuit in which an input signal 1: 2 is weighted.

【図８】４端子入力差動増幅回路を用いたゲイン可変型
非反転増幅器の回路図およびスイッチ状態とゲインの関
係図である。FIG. 8 is a circuit diagram of a variable gain type non-inverting amplifier using a 4-terminal input differential amplifier circuit and a relationship diagram of a switch state and a gain.

【図９】入力信号１：２重み付けした４端子入力差動増
幅回路を用いた非反転、反転切り換え増幅器の回路図お
よびスイッチ状態とゲインの関係図である。FIG. 9 is a circuit diagram of a non-inverting / inverting switching amplifier using a 4-terminal input differential amplifier circuit in which an input signal 1: 2 is weighted and a relationship diagram between a switch state and a gain.

【図１０】従来のＭＯＳ型４端子入力差動増幅回路の回
路図である。FIG. 10 is a circuit diagram of a conventional MOS 4-terminal input differential amplifier circuit.

【図１１】従来のバイポーラ型４端子入力演算増幅回路
の回路図である。FIG. 11 is a circuit diagram of a conventional bipolar 4-terminal input operational amplifier circuit.

【図１２】従来のＭＯＳ型４端子入力差動増幅回路を用
いた１／２ゲイン非反転増幅器の回路図および入出力特
性を示す図である。FIG. 12 is a circuit diagram of a 1/2 gain non-inverting amplifier using a conventional MOS 4-terminal input differential amplifier circuit and a diagram showing input / output characteristics.

【図１３】２端子入力差動増幅回路の回路図である。FIG. 13 is a circuit diagram of a two-terminal input differential amplifier circuit.

【図１４】２端子入力差動増幅回路を用いたボルテージ
フォロワ回路の回路図および入出力特性を示す図であ
る。14A and 14B are a circuit diagram and an input / output characteristic of a voltage follower circuit using a two-terminal input differential amplifier circuit.

【図１５】２端子入力差動増幅回路を用いたボルテージ
フォロワ回路における入力電圧に対する各部の電圧およ
び差動増幅部トランジスタの電流を示す図である。FIG. 15 is a diagram showing a voltage of each unit and a current of a differential amplifier unit transistor with respect to an input voltage in a voltage follower circuit using a two-terminal input differential amplifier circuit.

【図１６】従来のＭＯＳ型４端子入力差動増幅回路を用
いた１／２ゲイン非反転増幅回路における入力電圧に対
する各部の電圧および差動増幅部トランジスタの電流を
示す図である。FIG. 16 is a diagram showing a voltage of each unit and a current of a differential amplifier unit transistor with respect to an input voltage in a ½ gain non-inverting amplifier circuit using a conventional MOS 4-terminal input differential amplifier circuit.

【符号の説明】[Explanation of symbols]

１，２…トランスコンダクタンス・アンプ ３…出力バッファ １０…従来の４端子入力差動増幅回路 １０ａ，１０ｂ…本発明の４端子入力差動増幅回路 １０ｃ…本発明の６端子入力差動増幅回路 １１…バイアス部 １２，１２ａ，１２ｂ，１２ｃ，１２ｄ…差動増幅部 １３…ソースフォロワ部 １４…プッシュプル出力部 １５…電源電圧Ｖ_DDの供給線 １６…電源電圧Ｖ_SSの供給線 ＰＴ₀ ，ＰＴ₁ ，ＰＴ₂ ，ＰＴ₃ ，ＰＴ₄ ，ＰＴ₀₁，Ｐ
Ｔ₀₂，ＰＴ_02a ，ＰＴ ₀₃…ｐＭＯＳトランジスタ ＰＴ₁₀，ＰＴ₁₁，ＰＴ₂₀，ＰＴ₂₁，ＰＴ_20a ，Ｐ
Ｔ_21a ，ＰＴ₃₀，ＰＴ₃₁…ｐＭＯＳトランジスタにより
構成された差動入力素子 ＮＴ₁ ，ＮＴ₂ ，ＮＴ₃ …ｎＭＯＳトランジスタ ＣＵＲ₁ …電流源 Ｉ₁ …電流源ＣＵＲ₁ の電流値 Ｒ₁₀，Ｒ_C …抵抗素子 Ｃ₁₀，Ｃ_C …容量素子 Ｔ₁₀，Ｔ₁₁，Ｔ₂₀，Ｔ₂₁，Ｔ₃₀，Ｔ₃₁，Ｔ_X1，Ｔ_X2，Ｔ
_Y1，Ｔ_Y2…入力端子 Ｔ_OUT …出力端子 ＮＤ₁ ，ＮＤ₂ ，ＮＤ₂₁，ＮＤ₂₂，ＮＤ₂₃，ＮＤ₃ ，Ｎ
Ｄ₄ ，ＮＤ₅ ，ＮＤ₆…ノード ＡＳＷ１，ＡＳＷ２，ＡＳＷ３，ＡＳＷ４…アナログス
イッチ ＡＧＮＤ…アナログ・グランド電位 ｇ_sp…増幅率 μ…キャリア移動度 Ｃ_OX…単位面積当たりゲート酸化膜容量 Ｖ_DD，Ｖ_SS…電源電圧 1, 2 ... Transconductance amplifier 3 ... Output buffer 10 ... Conventional 4-terminal input differential amplifier circuit 10a, 10b ... 4-terminal input differential amplifier circuit 10c ... 6-terminal input differential amplifier circuit 11 of the present invention ... Bias section 12, 12a, 12b, 12c, 12d ... Differential amplification section 13 ... Source follower section 14 ... Push-pull output section 15 ... Power supply voltage V_DDSupply line 16 ... Power supply voltage V_SSSupply line PT₀, PT₁, PT₂, PT_Three, PT_Four, PT₀₁, P
T₀₂, PT_02a, PT ₀₃... pMOS transistor PT_Ten, PT₁₁, PT₂₀, PT_{twenty one}, PT_20a, P
T_21a, PT₃₀, PT₃₁... by pMOS transistor
Configured differential input element NT₁, NT₂, NT_Three... nMOS transistor CUR₁… Current source I₁… Current source CUR₁Current value R_Ten, R_C... Resistance element C_Ten, C_C… Capacitance element T_Ten, T₁₁, T₂₀, T_{twenty one}, T₃₀, T₃₁, T_X1, T_X2, T
_Y1, T_Y2… Input terminal T_OUT… Output terminal ND₁, ND₂, ND_{twenty one}, ND_{twenty two}, ND_{twenty three}, ND_Three, N
D_Four, ND_Five, ND₆… Nodes ASW1, ASW2, ASW3, ASW4… Analogs
Itch AGND ... Analog ground potential g_sp… Amplification factor μ… Carrier mobility C_OX... Capacity of gate oxide film per unit area V_DD, V_SS…Power-supply voltage

Claims (4)

【特許請求の範囲】[Claims] 【請求項１】 少なくとも２対以上の正負入力端子を有
する差動増幅部を備えた多入力差動増幅回路であって、 上記差動増幅部の各差動対がそれぞれ異なる電流源に接
続され、各差動対毎に個別に電流が供給される多入力差
動増幅回路。1. A multi-input differential amplifier circuit comprising a differential amplifier section having at least two pairs of positive and negative input terminals, wherein each differential pair of the differential amplifier section is connected to a different current source. , A multi-input differential amplifier circuit in which current is individually supplied to each differential pair. 【請求項２】 上記差動増幅部は、ゲートが入力端子を
なす少なくとも２対以上の金属絶縁膜半導体トランジス
タにより構成され、各トランジスタ対のソース同士の接
続点が上記電流源に接続され、正側入力素子を構成する
各トランジスタのドレイン同士が共通のノードに接続さ
れ、負側入力素子を構成する各トランジスタのドレイン
同士が他の共通のノードに接続されている請求項１記載
の多入力差動増幅回路。2. The differential amplifier section is composed of at least two pairs of metal insulating film semiconductor transistors whose gates form input terminals, and the connection point between the sources of each transistor pair is connected to the current source. 2. The multi-input difference according to claim 1, wherein the drains of the transistors forming the side input element are connected to a common node, and the drains of the transistors forming the negative side input element are connected to another common node. Dynamic amplification circuit. 【請求項３】 上記各電流源が電源と各差動対のソース
同士の接続点との間に接続された金属絶縁膜半導体トラ
ンジスタにより構成され、差動入力素子と電流源を構成
する金属絶縁膜半導体トランジスタのコンダクタンスが
差動対毎に異なるように設定されている請求項２記載の
多入力差動増幅回路。3. A metal insulating film which comprises a metal film insulating semiconductor transistor connected between a power source and a connection point between sources of each differential pair, and which constitutes a differential input element and a current source. 3. The multi-input differential amplifier circuit according to claim 2, wherein the conductance of the film semiconductor transistor is set to be different for each differential pair. 【請求項４】 上記各入力端子への入力を切り換えるス
イッチ回路を有する請求項１記載の多入力差動増幅回
路。4. The multi-input differential amplifier circuit according to claim 1, further comprising a switch circuit for switching an input to each of the input terminals.