JP3219651B2 - Bit phase synchronization circuit and bit phase synchronization device - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明はビット位相同期回路
及びビット位相同期装置に関し、例えば、１００Ｍｂｉ
ｔ／ｓ以上の高速のデータ伝送や、データ伝送タイミン
グ判定などに適用し得るものである。The present invention relates to a bit phase locked loop circuit.
And it relates to a bit phase synchronization equipment, for example, 100Mbi
It can be applied to high-speed data transmission of t / s or more, data transmission timing determination, and the like.

【０００２】[0002]

【従来の技術】従来、通信システムを構成する装置間で
は、大量のデータがやり取りされている。また、これら
のデータを処理するためのクロック信号は、基準クロッ
ク源から各装置に分配されている。データ速度が低い従
来の装置では、送信側装置から送出されたデータ信号を
受信側装置において分配されたクロックを用いて再生
し、処理することが容易にできていた。2. Description of the Related Art Conventionally, a large amount of data is exchanged between devices constituting a communication system. A clock signal for processing these data is distributed from a reference clock source to each device. At data rates less conventional apparatus, a data signal transmitted from the transmitting apparatus using the distributed clock at the receiving side apparatus reproduces were Tei can easily be processed.

【０００３】しかし、データ信号速度が高くなると、デ
ータ信号の経路とクロック信号の分配経路の遅延時間差
がデータ１ビット当たりの時間と同程度となることもあ
るため、受信側において分配されたクロックを用いてデ
ータ信号を再生し、処理することが困難となることもあ
った。However, as the data signal speed increases , the delay time difference between the data signal path and the clock signal distribution path may be almost equal to the time per data bit.
That reason, reproduction data signal using the distributed clock at the receiving side, it is difficult to process Kotomoa
Was .

【０００４】従来、このような問題を解決するための一
つの手段として、例えば、特開平４−３７３２３０号公
報に記載されているようなビット位相同期回路の技術が
提案されている。Conventionally, as one means for solving such a problem, for example, a technique of a bit phase synchronization circuit as described in Japanese Patent Application Laid-Open No. Hei 4-373230 has been proposed.

【０００５】図２は上述の文献に係るビット位相同期回
路のブロック図である。図２に示すように、このビット
位相同期回路は、受信側においてＰＬＬ回路等を用いて
多相クロックを生成し、連続した位相のクロックをラッ
チ回路１００〜１０２にそれぞれ入力し、各ラッチ回路
１００〜１０２で入力データをラッチし、ラッチ回路１
００及び１０１の出力を変化点検出回路１０４に入力
し、変化点検出回路１０４によってデータの変化点を検
出し、検出変化点に基づいて適正な位相のクロックをセ
レクタ制御回路１０５により制御される各セレクタ１０
６〜１０８で選択し、ラッチ回路１０２に与えるクロッ
クを出力クロックとすると共にラッチ回路１０２のラッ
チデータを出力データとするようになっている。FIG. 2 is a block diagram of a bit phase synchronization circuit according to the above-mentioned document . As shown in FIG. 2, the bit phase synchronization circuit generates a multi-phase clock on the receiving side using a PLL circuit or the like, inputs clocks of continuous phases to the latch circuits 100 to 102, and The input data is latched by the latch circuits 1 to 102.
The outputs of 00 and 101 are input to a change point detection circuit 104, a change point of data is detected by the change point detection circuit 104, and a clock having an appropriate phase is controlled by the selector control circuit 105 based on the detected change point. Selector 10
6 to 108 and select the clock to be given to the latch circuit 102.
Clock as an output clock, and the latch
Output data .

【０００６】[0006]

【発明が解決しようとする課題】しかしながら、上記従
来の回路では、多相クロックによって入力データの変化
点を検出し、その位相情報から安定にデータをラッチで
きると思われるクロック位相を選択しているため、本当
に正しく入力データに対するラッチができているか否か
の判断ができないという問題があった。However, in the above-mentioned conventional circuit, a change point of input data is detected by a multi-phase clock, and a clock phase which is considered to be able to latch data stably is selected from the phase information. Therefore, there is a problem that it cannot be determined whether or not the input data is latched correctly.

【０００７】また、クロック選択にセレクタを用いてい
るため、切り換えタイミングを調節しなければ、クロッ
ク波形にノイズが重畳してしまうという問題があった。Further, since the selector is used for clock selection, there is a problem that noise is superimposed on the clock waveform unless the switching timing is adjusted.

【０００８】これらのことから、入力データとクロック
との相互の位相関係が未知である場合において、最も適
正なタイミングでラッチしたデータに対して安定にビッ
ト位相同期をとることができるビット位相同期回路、パ
ラレルデータ伝送のビット位相同期を行う小型のビット
位相同期装置などの提供が要請されている。For these reasons, when the mutual phase relationship between input data and a clock is unknown, a bit phase synchronization circuit capable of stably performing bit phase synchronization with data latched at the most appropriate timing. the provision of such small bit phase synchronizing device is requested to perform a bit phase synchronization Pas <br/> Parallel data transmission.

【０００９】[0009]

【課題を解決するための手段】そこで、請求項１の発明
は、入力データと、この入力データのビット速度と同じ
周波数のクロックとのビット位相同期をとるビット位相
同期回路において、以下の特徴的な構成で、上述の課題
を解決した。SUMMARY OF THE INVENTION Accordingly, a first aspect of the present invention is a bit phase synchronization circuit for synchronizing a bit phase between input data and a clock having the same frequency as the bit rate of the input data. With a simple configuration, the above-described problem has been solved.

【００１０】即ち、請求項１の発明は、ｎ（ｎは３以上
の整数）相のクロックを形成するｎ相クロック形成手段
と、上記入力データから、この入力データよりハイレベ
ルのパルス幅が狭い第１のパルス幅信号、上記入力デー
タよりロウレベルのパルス幅が狭い第２のパルス幅信
号、又は、上記第１のパルス幅信号と上記第２のパルス
幅信号の両方の信号、のいずれかの信号を形成するデー
タラッチ用パルス形成手段と、上記ｎ相のクロックのそ
れぞれの位相のクロックを用いて、上記入力データと、
データラッチ用パルス形成手段で形成された上記信号と
をラッチし、これらのラッチ出力信号の値が一致するか
否かを判定してｎ相の一致判定信号を出力すると共に、
上記入力データをラッチしたラッチ出力データを出力す
る信号ラッチ判定手段と、上記ラッチ出力された各クロ
ック位相に対応した上記各ラッチ出力データを、ｎ相の
クロックのいずれかの位相に乗せ換えて、乗せ換えられ
たｎ相のデータを出力する乗せ換え手段と、上記ｎ相の
一致判定信号と、上記乗せ換え手段で使用した位相のク
ロックとを用いて、上記乗せ換え手段で乗せ換えられた
ｎ相のデータの内、上記乗せ換え手段で使用した位相の
クロックに同期したいずれかの位相のデータを選択出力
する位相同期判定出力手段とを備えたものである。[0010] That is, the invention of claim 1, and n-phase clock forming means n (n is the integer of 3 or more) to form a phase clock, from the input data, Hairebe from the input data
A first pulse width signal having a narrower pulse width, a second pulse width signal having a lower level pulse width than the input data, or both the first pulse width signal and the second pulse width signal. signal, a data latch pulse forming means for forming either of a signal, using a clock of the respective phase of the n-phase clocks, and the input data,
With latches and the signal formed by the data latch pulse forming means outputs a coincidence decision signal determines whether the value of these latch output signals coincide with n phases,
Outputs latch output data that latches the above input data.
A signal latch decision means that, each is the latch output black
Transfer means for transferring each of the latch output data corresponding to the clock phases to any one of the phases of the n-phase clock and outputting the transferred n-phase data; And the clock having the phase used by the transfer means, and any one of the phases synchronized with the clock of the phase used by the transfer means among the n-phase data transferred by the transfer means And a phase synchronization judgment output means for selectively outputting the data of (1).

【００１１】このような構成を採ることで、入力データ
と、ｎ相のクロックとの相互の位相関係が未知であって
も、位相同期判定出力手段によって位相変動を吸収し、
最も適正なタイミングでラッチ出力したデータを、いず
れかの位相のクロックに同期して安定に選択出力するこ
とができる。従って、高速のデータのビット位相同期に
おいては、最も適正なタイミングでラッチしたデータを
非常に安定的に出力することができる。また、請求項２
の発明は、上述の請求項１の位相同期判定出力手段が、
上記乗せ換え手段の出力であるｎ相のデータをそれぞ
れ、シフトレジスタでシフトして、位相変動吸収用にｍ
（ｍは２以上の整数）相に移相し、それらの中から選択
出力する構成である。By adopting such a configuration, even if the mutual phase relationship between the input data and the n-phase clock is unknown, the phase fluctuation is absorbed by the phase synchronization determination output means,
The data latched and output at the most appropriate timing can be stably selected and output in synchronization with a clock of any phase. Thus, in the bit phase synchronization of the high-speed data, Ru can output the data latched in the most proper timing very stably. Claim 2
In the invention, the phase synchronization determination output means according to claim 1 is provided as follows.
Each data is the output n phase of the resynchronization means, and the shift in the shift register, m for the phase fluctuation absorbing
(M is an integer of 2 or more), and the phase is selected and output.

【００１２】このような構成を取ることで、前後合わせ
てｍビット幅で位相変動を吸収することが容易にできる
ようになる。By adopting such a configuration, it is possible to easily absorb the phase fluctuation with an m bit width before and after.

【００１３】更に、請求項３の発明は、パラレルデータ
に対するビット位相同期をとるためのマスタ用ビット位
相同期回路とスレーブ用ビット位相同期回路とを備える
ビット位相同期装置であって、上記マスタ用ビット位相
同期回路は、上記パラレルデータの内のいずれかの１つ
のデータに対して請求項１又は２記載の構成のビット位
相同期回路を使用してビット位相同期をとると共に、上
記スレーブ用ビット位相同期回路用に、ｎ相クロック
と、これらのｎ相の内のいずれかの位相のクロックに同
期した位相のデータを選択制御するための選択制御信号
とを出力する構成である。上記スレーブ用ビット位相同
期回路は、上記パラレルデータの、上記マスタ用ビット
位相同期回路が処理する１つのデータに対して内の上記
第１のデータを除く他のデータに対するビット同期をと
るものであって、上記ｎ相のクロックのそれぞれの位相
のクロックを用いて、入力されたデータをラッチ出力す
るスレーブ用信号ラッチ手段と、上記ラッチ出力された
各クロック位相に対応した上記各ラッチ出力データを、
ｎ相のクロックのいずれかの位相に乗せ換えて、乗せ換
えられたｎ相のデータを出力するスレーブ用乗せ換え手
段と、上記スレーブ用乗せ換え手段で使用した位相のク
ロックを用いて、上記スレーブ用乗せ換え手段で乗せ換
えられたｎ相のデータの内、上記スレーブ用乗せ換え手
段で使用した位相のクロックに同期したいずれかの位相
のデータを上記マスタ用ビット位相同期回路からの選択
制御信号によって選択出力するスレーブ用位相同期判定
出力手段とを備えてビット位相同期をとる構成である。Further, a third aspect of the present invention is a bit phase synchronizing device including a master bit phase synchronizing circuit and a slave bit phase synchronizing circuit for synchronizing bit phases with respect to parallel data. phase locked loop, as well as take bit phase synchronization using the bit phase locked loop arrangement according to claim 1 or 2, wherein for any one <br/> data of said parallel data, the The configuration is such that an n-phase clock and a selection control signal for selectively controlling data of a phase synchronized with a clock of any one of the n phases are output for a bit phase synchronization circuit for a slave. The slave bit phase synchronizing circuit is configured to output the master bit of the parallel data.
Bit synchronization is performed with respect to one data processed by the phase synchronization circuit with respect to other data except for the first data, and using the clocks of the respective phases of the n-phase clocks , and the slave signal latch means for latching outputs the input data, the respective latch output data corresponding to each clock phase, which is the latch output,
a slave transfer means for transferring the data of the n-phase by transferring to any one of the phases of the n-phase clock; and the slave clock using the clock of the phase used in the slave transfer means. Among the n-phase data transferred by the transfer means, any one of phase data synchronized with the clock of the phase used by the slave transfer means is a selection control signal from the master bit phase synchronization circuit. And a slave phase synchronization determination output means for selecting and outputting a bit phase.

【００１４】このような構成を採ることで、クロックと
の位相関係が未知であるパラレルデータに対して上述の
請求項１又は２のビット位相同期回路と、スレーブ用ビ
ット位相同期回路を使用することで、位相変動を吸収
し、適正なタイミングでラッチしたパラレルデータと、
同期したクロックとを出力することができる。By adopting such a configuration, the bit phase synchronization circuit according to claim 1 or 2 and the slave bit phase synchronization circuit are used for parallel data whose phase relationship with the clock is unknown. Then, the parallel data that absorbs the phase fluctuation and is latched at the appropriate timing,
A synchronized clock can be output.

【００１５】[0015]

【発明の実施の形態】次に本発明の好適な実施の形態を
図面を用いて説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, a preferred embodiment of the present invention will be described with reference to the drawings.

【００１６】『第１の実施の形態』： （概略基本構成）： 図１は第１の実施の形態のビッ
ト位相同期回路の概略基本構成を示す機能構成図であ
る。この図１において、ビット位相同期回路は、内部ク
ロックの位相数を、１クロック幅をｎ等分したｎ相、位
相変動吸収幅をｍクロック幅として構成している。この
ビット位相同期回路は、パルス幅形成回路１と、ラッチ
タイミング判定回路２１〜２ｎと、フェーズアライン回
路３１〜３ｎと、シフトレジスタ回路４１〜４ｎと、セ
レクタ５１〜５ｎ、６と、セレクタ制御回路８とから構
成されている。[First Embodiment] (Schematic Basic Configuration): FIG. 1 is a functional configuration diagram showing a schematic basic configuration of a bit phase synchronization circuit according to a first embodiment. In FIG. 1, the bit phase synchronization circuit is configured such that the number of phases of the internal clock is n phases obtained by equally dividing one clock width into n, and the phase fluctuation absorption width is m clock width. The bit phase synchronizing circuit includes a pulse width forming circuit 1, latch timing determining circuits 21 to 2n, phase aligning circuits 31 to 3n, shift register circuits 41 to 4n, selectors 51 to 5n and 6, a selector control circuit. And 8.

【００１７】パルス幅形成回路１は、データ入力端子０
からのＮＲＺ信号の入力データのパルス幅を狭くして、
第１のパルス幅信号と、第２のパルス幅信号と、入力デ
ータを所定時間だけ遅延した遅延データとを出力するも
のである。第１のパルス幅信号は、入力データのハイレ
ベルのパルス幅を論理ゲート回路によって狭いパルス幅
に形成したものである。この第１のパルス幅信号は、入
力データのハイレベルの期間の最も信号レベルが確かな
中央付近のタイミングでラッチするために中央付近のタ
イミングに対応するものとして形成されているものであ
る。尚、このようなパルス幅の形成を行っても、パルス
周期は変更されず、元のデータ速度と同じである。The pulse width forming circuit 1 has a data input terminal 0
The pulse width of the input data of the NRZ signal from
It outputs a first pulse width signal, a second pulse width signal, and delayed data obtained by delaying input data by a predetermined time . The first pulse width signal is obtained by forming a high-level pulse width of input data into a narrow pulse width by a logic gate circuit. The first pulse width signal is formed as corresponding to the timing of the vicinity of the center in order to best signal level of the high level period of the input <br/> force data is latched at the timing of the vicinity of certain central Things. Even if such a pulse width is formed, the pulse period is not changed, and is the same as the original data rate.

【００１８】また、第２のパルス幅信号は、入力データ
のロウレベルのパルス幅を論理ゲート回路によって狭い
パルス幅に形成したものである。つまり、第２のパルス
幅信号は、入力データのロウレベルの期間の最も信号レ
ベルが確かな中央付近のタイミングでラッチするために
中央付近のタイミングに対応するものとして形成されて
いるものである。尚、このようなパルス幅の形成を行っ
ても、パルス周期は変更されず、元のデータ速度と同じ
である。The second pulse width signal is obtained by forming a low-level pulse width of input data into a narrow pulse width by a logic gate circuit. In other words, the second pulse width signals are <br/> formed as corresponding to the timing of the vicinity of the center in order to best signal level of the low level period of the input data is latched at the timing of certain central region Things. Even if such a pulse width is formed, the pulse period is not changed, and is the same as the original data rate.

【００１９】パルス幅形成回路１が狭めた第１のパルス
幅信号と第２のパルス幅信号とのパルス幅は、使用して
いる後述するラッチ回路が入力データを正常にラッチで
きる最小のセットアップ時間或いはホールド時間以上
で、且つ、ｎ相のクロックの少なくとも１つ以上の相の
クロックでラッチすることができる幅とする。The pulse width of the first pulse width signal and the second pulse width signal which pulse width forming circuit 1 is narrowed, the minimum setup can successfully latch the latch circuit the input data which will be described later using The width is longer than the time or the hold time and can be latched by at least one of the n- phase clocks.

【００２０】ｎ個のラッチタイミング判定回路２１、
…、２ｎは、上記パルス幅形成回路１から第１のパルス
幅信号と、第２のパルス幅信号と、遅延データとが与え
られると、それぞれ対応するクロックφ１、…、φｎで
ラッチする。そして、ラッチタイミング判定回路２１、
…、２ｎはそれぞれ、ラッチした３つのデータを照合す
る。３つのデータが全て同じ値であればそのラッチタイ
ミング判定回路に入力されているクロック位相は入力デ
ータをラッチするタイミングが適正であると判断し、一
方異なる値であればそのラッチタイミング判定回路に入
力されているクロック位相は入力データをラッチするタ
イミングが不適正であると判断し、判断結果をタイミン
グ判定結果信号Ｄ２として出力する。また、ラッチタイ
ミング判定回路２１、…、２ｎはそれぞれ、パルス幅形
成回路１からの遅延データをラッチしたものを、遅延デ
ータＤ１として出力する。ラッチタイミング判定回路２
１〜２ｎからのタイミング判定結果信号Ｄ２と遅延デー
タＤ１とはそれぞれ対応するフェーズアライン回路３１
〜３ｎに与えられる。The n latch timing decision circuits 21 ,
, 2n are latched by the corresponding clocks φ1 ,..., Φn when the first pulse width signal, the second pulse width signal, and the delay data are given from the pulse width forming circuit 1. Then, the latch timing determination circuit 21,
..., 2n respectively be matched three data latched
You. If all three data have the same value, the clock phase input to the latch timing determination circuit determines that the timing for latching the input data is appropriate. On the other hand, if the values are different, the clock phase is input to the latch timing determination circuit. The determined clock phase determines that the timing for latching the input data is inappropriate, and outputs the determination result as a timing determination result signal D2. Also, latch tie
, 2n are pulse width type
The latched delay data from the circuit 1 is
Data D1. Latch timing determination circuit 2
The timing determination result signal D2 and the delay data D1 from the first to the second data are respectively associated with the corresponding phase align circuits 31
Ru given to ~3n.

【００２１】ｎ個のフェーズアライン回路３１〜３ｎ
は、それぞれタイミング判定結果信号と遅延データとの
位相をクロックφ１の位相に乗せ換えるためのものであ
る。前ブロックのラッチタイミング判定回路２ｉがクロ
ックφｉで動作しているフェーズアライン回路３ｉ（ｉ
は１〜ｎ）は、その出力データ（タイミング判定結果信
号と遅延データと）を最も安定にラッチできるように、
まず初段ではクロックφｉ−１でラッチし、次段ではク
ロックφｉ−２でラッチし、同様な動作を行い、最終的
にクロックφ１でラッチするところまで行う。これらの
動作は、フェーズアライン回路３ｉのｉの値が小さいほ
ど少ない段数で実現できるが、フェーズアライン回路３
１〜３ｎの相互の面関係を保つため、段数は最も多段に
なるフェーズアライン回路３ｎのｎ−１段に合わせる。N phase-aligned circuits 31 to 3n
Are for changing the phases of the timing determination result signal and the delay data to the phase of the clock φ1. The latch timing determination circuit 2i of the previous block
Tsu phase is operating in click φi alignment circuit 3i (i
Are 1 to n) so that the output data (the timing determination result signal and the delay data) can be latched most stably.
Latched first in the first stage in the clock phi i-1, until it is latched in the next stage using the clock <br/> lock phi i-2, performs the same operation, latches in the final clock phi 1 Do. These operations can be realized with a smaller number of stages as the value of i of the phase-aligned circuit 3i is smaller.
In order to maintain the mutual surface relationship of 1 to 3n, the number of stages is adjusted to the (n-1) th stage of the phase-aligned circuit 3n, which has the largest number of stages.

【００２２】ここで、『面』とは、クロックφ１のある
立ち上がりエッジから、その次に来るクロックφｎの立
ち上がりエッジまでのｎ個の立ち上がりエッジによって
ラッチされたタイミングのデータのことを指す。ｎ個の
フェーズアライン回路３１〜３ｎは、クロックφ１の位
相に乗せ変えられたタイミング判定結果信号と遅延デー
タとを出力し、タイミング判定結果信号をセレクタ制御
回路８に与え、遅延データを対応するシフトレジスタ回
路４１〜４ｎに与える。[0022] Here, the term "surface", the rising edge of a clock .phi.1, to fingers that data of n timing latched by the rising edge to the rising edge of the clock φn to come next. The n phase-aligned circuits 31 to 3n output the timing determination result signal and the delay data changed to the phase of the clock φ1 and supply the timing determination result signal to the selector control circuit 8 to shift the delay data by the corresponding shift. It is given to register circuits 41 to 4n.

【００２３】ｎ個のシフトレジスタ回路４１〜４ｎは、
それぞれ遅延データを１ビットずつｍビットの位相分ず
らしたｍ本のデータを、対応するセレクタ５１〜５ｎに
出力するものである。セレクタ制御回路８は、セレクタ
５１〜５ｎ及び６への制御信号を形成するものである。
セレクタ制御回路８は、リセット信号入力端子７から入
力されるリセット信号により初期化され、初期設定とし
て、セレクタ５１〜５ｎがシフトレジスタ回路４１〜４
ｎの出力からｍ／２に最も近い整数ビットの出力面を選
択し、セレクタ６がセレクタ５１〜５ｎの出力からｎ／
２に最も近い整数番のクロック位相でラッチされたデー
タを選択できるような制御信号をそれぞれ形成して与え
る。The n shift register circuits 41 to 4n include:
The m pieces of data obtained by shifting the delayed data one bit at a time by the phase of m bits are output to the corresponding selectors 51 to 5n. The selector control circuit 8 includes a selector
It forms control signals to 51 to 5n and 6.
The selector control circuit 8 is initialized by a reset signal input from the reset signal input terminal 7, and as an initial setting, the selectors 51 to 5n are operated by the shift register circuits 41 to 4
n output or found m / 2 nearest integer bits of the output face selection in the
-Option, and whether the output selector 6 of the selector 51~5n et al n /
Data latched at the integer clock phase closest to 2.
Providing a control signal can be selected data to form respectively.

【００２４】更にセレクタ制御回路８は、フェーズアラ
イン回路３１〜３ｎのタイミング判定結果信号出力によ
り適正と判断された位相と現在選択されている位相の比
較を行い、新たに適正と判断される位相と面を決定し、
それに基づいて制御信号を生成する。そして、この制御
信号を生成するために用いたフェーズアライン回路３１
〜３ｎのタイミング判定結果信号出力と同じタイミング
で出力されたフェーズアライン回路３１〜３ｎの遅延デ
ータ出力がセレクタ５１〜５ｎの入力に現れるタイミン
グに合わせて、制御信号を送出する。こうして生成され
た制御信号はセレクタ５１〜５ｎ及びセレクタ６の制御
信号入力に入力される。セレクタ５１〜５ｎは、セレク
タ制御回路８からの制御信号によってそれぞれｍ個のデ
ータから１つを選択してセレクタ６に与える。セレクタ
６は、セレクタ制御回路８からの制御信号によってｎ個
のクロック位相のデータから１つを選択してデータ出力
端子９へ出力する。Further, the selector control circuit 8 compares the phase determined to be appropriate with the output of the timing determination result signals of the phase aligners 31 to 3n with the currently selected phase, and determines the new phase determined to be appropriate. Determine the plane,
A control signal is generated based thereon. Then, the phase alignment circuit 31 used to generate the control signal
The control signals are transmitted in accordance with the timings at which the delayed data outputs of the phase align circuits 31 to 3n output at the same timing as the timing determination result signal outputs of the signals .about.3n appear at the inputs of the selectors 51 to 5n. The control signals thus generated are input to the control signal inputs of the selectors 51 to 5n and the selector 6. Each of the selectors 51 to 5n selects one of m pieces of data according to a control signal from the selector control circuit 8 and supplies the selected data to the selector 6. The selector 6 selects one of the data of n clock phases according to the control signal from the selector control circuit 8 and outputs it to the data output terminal 9.

【００２５】（ｎ相クロックのタイミング）： 図３
は上述のラッチタイミング判定回路２１〜２ｎと、フェ
ーズアライン回路３１〜３ｎと、シフトレジスタ回路４
１〜４ｎと、セレクタ制御回路８とに与えられているｎ
相クロックのタイミングチャートである。この図３にお
いて、ｎ相のクロックφ１〜φｎは図１に示す回路に用
いられているものであり、クロックφ１のパルス周期を
Ｔとしたとき、クロックφ２はクロックφ１に対してＴ
／ｎ位相分遅れているものである。同様にして、クロッ
クφ３は、クロックφ１に対して２×Ｔ／ｎ位相分遅れ
ているものであり、クロックφ２に対しては、Ｔ／ｎ位
相分遅れているものである。(Timing of n-phase clock): FIG.
Are the latch timing determination circuits 21 to 2n, the phase alignment circuits 31 to 3n, and the shift register circuit 4
1 to 4n and n provided to the selector control circuit 8.
It is a timing chart of a phase clock. In FIG. 3, n-phase clocks φ1 to φn are used in the circuit shown in FIG. 1, and when the pulse period of clock φ1 is T, clock φ2 is T with respect to clock φ1.
/ N phase minute is something that lag is. Similarly, the clock φ3 is, 2 × T / n phase-part is delayed relative to the clock φ1
And it is those which, for the clock .phi.2, those are slow T / n phase-part.

【００２６】即ち、クロックφｉとφｉ＋１との位相関
係は、位相差が（１／ｎ）×１クロック幅となってお
り、φｉに対してφｉ＋１の位相は遅れている。尚、ク
ロックφ１〜φｎの周波数とデータ入力端子０から入力
されるデータのビットレートは同じであるが、位相関係
は未知である。That is, the phase relationship between the clocks φi and φi + 1 is such that the phase difference is ( 1 / n ) × 1 clock width, and the phase of φi + 1 is delayed with respect to φi. The frequencies of the clocks φ1 to φn and the bit rate of the data input from the data input terminal 0 are the same, but the phase relationship is unknown.

【００２７】クロックφ１〜φｎはそれぞれ、対応する
ラッチタイミング判定回路２１〜２ｎのクロック入力に
接続され、また、クロックφ１はフェーズアライン回路
３１〜３ｎのクロック入力に接続され、クロックφ２は
フェーズアライン回路３３〜３ｎのクロック入力に接続
され、クロックφｉはフェーズアライン回路３（ｉ＋
１）〜３ｎのクロック入力に接続される。ここで、フェ
ーズアライン回路３１、３２は単一位相のクロック入力
しか持たないが、フェーズアライン回路３３〜３ｎは複
数位相のクロック入力を備え、その数は例えば、フェー
ズアライン回路３ｉの場合、ｉ−１本のクロック入力を
持つ。更に、クロック入力φ１は図１に示す機能ブロッ
クの基準クロックであり、シフトレジスタ回路４１〜４
ｎとセレクタ制御回路８のクロック入力に接続される。The clocks φ1 to φn are respectively connected to the clock inputs of the corresponding latch timing determination circuits 21 to 2n, and the clock φ1 is connected to the clock inputs of the phase align circuits 31 to 3n. Is connected to the clock inputs of the phase-aligned circuits 33 to 3n, and the clock φi is connected to the phase-aligned circuit 3 (i +
1) to 3n clock inputs. Here, the phase-aligned circuits 31 and 32 have only a single-phase clock input, but the phase-aligned circuits 33 to 3n have multiple-phase clock inputs, and the number thereof is, for example, i− in the case of the phase-aligned circuit 3i. It has one clock input. Further, a clock input φ1 is a reference clock of the functional block shown in FIG.
n and the clock input of the selector control circuit 8.

【００２８】（動作）： データ入力端子０に与えら
れた入力データは、パルス幅形成回路１に入力されて第
１のパルス幅信号と第２のパルス幅信号とが形成され、
これら第１のパルス幅信号と第２のパルス幅信号と、第
１のパルス幅信号と第２のパルス幅信号との形成遅延に
係る所定時間だけ入力データを遅延させた遅延データと
が、ラッチタイミング判定回路２１〜２ｎに与えられ
る。一方、上述のデータの供給と共にクロックφ１〜φ
ｎがラッチタイミング判定回路２１〜２ｎに与えられ
る。これらのクロックφ１〜φｎによって、上述の第１
のパルス幅信号と第２のパルス幅信号と遅延データとが
ラッチされる。これらの３つのラッチ信号が照合され、
全て同じ値であればそのラッチタイミング判定回路に入
力されているクロック位相は入力データをラッチするタ
イミングとして適正であると判断し、一方異なる値であ
ればそのラッチタイミング判定回路に入力されているク
ロック位相は入力データをラッチするタイミングとして
不適正であると判断し、判断結果がタイミング判定結果
信号Ｄ２として出力される。同時に上記遅延データのラ
ッチ出力Ｄ１も出力される。(Operation): The input data given to the data input terminal 0 is inputted to the pulse width forming circuit 1 and
A first pulse width signal and a second pulse width signal are formed;
These first pulse width signal, second pulse width signal ,
Delay in the formation of the first pulse width signal and the second pulse width signal
And delay data obtained by delaying the input data by the predetermined time.
Is supplied to the latch timing determination circuits 21 to 2n. On the other hand, clocks φ1 to φ
n is given to the latch timing determination circuits 21 to 2n. By the clocks φ1 to φn, the first
, The second pulse width signal and the delay data are latched . These three latch signals are collated,
If the values are all the same, it is determined that the clock phase input to the latch timing determination circuit is appropriate as the timing for latching the input data. The phase is determined to be inappropriate as the timing for latching the input data, and the determination result is output as a timing determination result signal D2. At the same time, a latch output D1 of the delay data is also output.

【００２９】これらの遅延データＤ１とタイミング判定
結果信号Ｄ２とは、対応するフェーズアライン回路に供
給される。更にｎ個のフェーズアライン回路３１〜３ｎ
にはそれぞれタイミング判定結果信号と遅延データとの
位相をクロックφ１の位相に乗せ換えるためのクロック
（φ１〜φｎ）が供給されている。フェーズアライン回
路３ｉは、対応するラッチタイミング判定回路２ｉの出
力データＤ１、Ｄ２の位相を最も安定してクロックφ１
の位相に乗せ換えることができるように、先ず初段では
クロックφｉ−１でラッチし、次段ではクロックφｉ−
２でラッチし、同様な動作を行い、最終的にクロックφ
１でラッチする。これらの動作は、フェーズアライン回
路３ｉのｉの値が小さいほど少ない段数で実現できる
が、フェーズアライン回路３１〜３ｎの相互の面関係を
保つため、段数は最も多段になるフェーズアライン回路
３ｎのｎ−１段に合わせられており、このような段数で
も上述した機能が実現できるラッチ動作が行われ、クロ
ックφ１の位相に乗せ換えられた遅延データＤ１ａはシ
フトレジスタ回路４１〜４ｎに与えられ、クロックφ１
の位相に乗せ換えられたタイミング判定結果信号はセレ
クタ制御回路８に与えられる。[0029] from these delay data D1 and the timing decision result signal D2, is supplied to the phase alignment circuitry that corresponds. Further, n phase-aligned circuits 31 to 3n
Are clocks for changing the phases of the timing determination result signal and the delay data to the phase of the clock φ1 respectively.
( Φ1 to φn ) are supplied . Phase-aligned times
The path 3i is connected to the output of the corresponding latch timing determination circuit 2i.
The phase of the force data D1 and D2 is most stably
Of to be able to replace put in phase, first, in the first stage latches in <br/> clock phi i-1, in the next stage clock phi i-
Latched in 2 performs the same operation, and finally clock φ
Latch at 1 . These operations can be realized with a small number of stages as the value of i phase alignment circuit 3i is small, to maintain the mutual face relationship phase alignment circuit 31 to 3n, the number of stages is phase alignment circuit will most multistage 3n N-1 stages, and with such a number of stages
The latch operation that can realize the above-mentioned function is performed
The delayed data D1a replaced with the phase of the clock φ1 is supplied to shift register circuits 41 to 4n, and the clock φ1
The timing determination result signal changed to the phase of the above is supplied to the selector control circuit 8.

【００３０】上記遅延データＤ１ａは、対応するシフト
レジスタ回路４１〜４ｎでクロックφ１によって１ビッ
トずつｍビットの位相分ずらせられて、ｍ本の遅延デー
タＤ１ａｍが出力されて（シリアル／パラレル変換され
て）セレクタ５１〜５ｎに与えられる。セレクタ制御回
路８のリセット時には、セレクタ５１〜５ｎで対応する
シフトレジスタ回路４１〜４ｎの出力からｍ／２に最も
近い整数ビットの出力面を選択でき、セレクタ６がセレ
クタ５１〜５ｎの出力からｎ／２に最も近い整数番のク
ロック位相でラッチされたデータを選択できるような制
御信号がセレクタ制御回路８によって生成され、リセッ
ト後には、クロックφ１の位相に乗せ換えられたタイミ
ング判定結果信号に基づき、データの揺らぎに随時追従
するような制御信号が生成され、セレクタ５１〜５ｎと
セレクタ６とに与えられる。The delay data D1a is shifted in phase by m bits one bit at a time by the clock φ1 in the corresponding shift register circuits 41 to 4n to output m delay data D1am (serial / parallel conversion).
T ) is given to the selectors 51 to 5n . Selector to the reset of the control circuit 8, the output of the corresponding <br/> shift register circuit 41~4n selectors 51~5n can select the output surface of the nearest integer bits m / 2, selector 6 selector 51 to A control signal is generated by the selector control circuit 8 so that the data latched at the integer clock phase closest to n / 2 can be selected from the output of 5n, and after reset, the timing replaced with the phase of the clock φ1 is reset .
Based on the switching determination result signal, a control signal that follows the data fluctuation at any time is generated and provided to the selectors 51 to 5n and the selector 6.

【００３１】セレクタ制御回路８からの制御信号に応じ
て、セレクタ５１〜５ｎに与えられているｍ個の遅延デ
ータＤ１ａｍから１個が選択されて出力され、これらの
選択出力されたｎ個のデータがセレクタ６に与えられ、
セレクタ制御回路８からの制御信号によっていずれかの
最適タイミングのデータが選択されて出力される。（第
１の実施の形態の効果）： 以上の構成によって、入
力データと、この入力データの１クロック幅をｎ等分し
たｎ相のクロックφ１〜φｎとの相互の位相関係が未知
であっても、シフトレジスタ回路４１〜４ｎによって前
後合わせてｍビット幅の位相変動を吸収し、最も適正な
タイミングでフェーズアライン回路３１〜３ｎでラッチ
出力したデータを、クロックφ１に同期して安定にセレ
クタ６から出力することができる。In response to a control signal from selector control circuit 8
One of the m pieces of delay data D1am provided to the selectors 51 to 5n is selected and output, and the selected and output n pieces of data are provided to the selector 6 ,
One of the best timing of the data by a control signal from the selector control circuit 8 Ru is output after being selected. (Effect of First Embodiment) With the above configuration, the mutual phase relationship between input data and n-phase clocks φ1 to φn obtained by equally dividing one clock width of the input data by n is unknown. In addition, the shift register circuits 41 to 4n absorb the phase fluctuation of m bit width before and after, and the data latched and output by the phase align circuits 31 to 3n at the most appropriate timing is stably synchronized with the clock φ1 to the selector 6. Can be output from

【００３２】『第２の実施の形態』： 本発明の第２の実施の形態は、上述の第１の実施の形態
をより詳細に構成して本発明の具体的な特徴を示すもの
である。第２の実施の形態においては、多相クロックの
相数を、１クロック幅を４等分した４相、位相変動吸収
幅を３クロック幅として説明する。"Second Embodiment": The second embodiment of the present invention is a more detailed configuration of the above-described first embodiment, and shows specific features of the present invention. . In the second embodiment, the number of phases of the multiphase clocks, 4 equally divided four-phase one clock width, for explaining the phase fluctuation absorber width as 3 clock width.

【００３３】図４、図５は第２の実施の形態のビット位
相同期回路の機能構成図である。図４はセレクタ制御回
路８以外のビット位相同期回路の構成部分を示すもので
あり、図５はセレクタ制御回路８の詳細な構成を示すも
のである。図４、図５において、ビット位相同期回路
は、パルス幅形成回路１０と、ラッチタイミング判定回
路２１０〜２４０と、フェーズアライン回路３１０〜３
４０と、シフトレジスタ回路４１０〜４４０と、セレク
タ５１〜５４と、セレクタ６と、セレクタ制御回路８と
から構成されている。FIGS. 4 and 5 are functional configuration diagrams of the bit phase synchronization circuit according to the second embodiment. FIG. 4 shows a selector control circuit.
And shows the constituent parts of the bit phase synchronizing circuit other than road 8, FIG. 5 shows a detailed configuration of the selector control circuit 8. 4 and 5, the bit phase synchronizing circuit includes a pulse width forming circuit 10, and latches the timing decision circuit 210 to 240, phase alignment circuit 310-3
40, shift register circuits 410 to 440, selectors 51 to 54, a selector 6, and a selector control circuit 8.

【００３４】パルス幅形成回路１０は、遅延素子１１〜
１３と、３入力のＡＮＤ回路１４と、３入力のＯＲ回路
１５とから構成されている。パルス幅形成回路１０にお
いて、データ入力端子０からの入力データは遅延素子１
１とＡＮＤ回路１４と、ＯＲ回路１５とに与えられる。
遅延素子１１はＮＲＺ信号の入力データの１パルス幅を
ＴとしたときにＴ／４の時間分遅延させるものであり、
入力データをＴ／４だけ遅延させて、遅延データを次の
遅延素子１２に与えると共に、他の遅延素子１３と、Ａ
ＮＤ回路１４と、ＯＲ回路１５とにも与える。[0034] The pulse width forming circuit 10, delay element 11
13, a three-input AND circuit 14, and a three-input OR circuit 15. And have you <br/> the pulse width forming circuit 10, input data from the data input terminal 0 delay element 1
1 and an AND circuit 14 and an OR circuit 15.
Delay element 11 is intended to be time delayed for T / 4 when a pulse width of the input data of the NRZ signal is T,
The input data is delayed by T / 4 , the delayed data is given to the next delay element 12, and the other delay elements 13 and A
This is also applied to the ND circuit 14 and the OR circuit 15.

【００３５】遅延素子１２もＴ／４の時間分入力データ
を遅延させるものであり、遅延素子１１からの遅延デー
タを更にＴ／４の時間分遅延させた遅延データを出力し
てＡＮＤ回路１４と、ＯＲ回路１５とに与える。The delay element 12 also delays the input data by the time of T / 4 , and outputs the delay data obtained by further delaying the delay data from the delay element 11 by the time of T / 4. , OR circuit 15.

【００３６】遅延素子１３は、ＡＮＤ回路１４、ＯＲ回
路１５と同じ入出力遅延量分Ａ、入力データを遅延させ
るものであり、遅延素子１１からの遅延データを更に遅
延時間Ａだけ遅延させて遅延データを出力するものであ
る。この遅延データの波形を図６（ａ）に示している。The delay element 13, the AND circuit 14, OR circuit 15 and the same input-output delay amount A, and delays the input data, and further delayed by a delay time A delay data from the delay element 11 It outputs delay data. FIG. 6A shows the waveform of the delay data.

【００３７】ＡＮＤ回路１４は、入力データと、遅延素
子１１出力のＴ／４遅延データと、遅延素子１２出力の
２×Ｔ／４遅延データとの論理積をとり、ハイレベルの
パルス幅を狭くした、第１のパルス幅信号を出力する。
この第１のパルス幅信号の波形を図６（ｂ）に示してい
る。[0037] A ND circuit 14 takes input data, and the T / 4 delay data of the delay element 11 outputs a logical product of the 2 × T / 4 delay data of the delay element 12 outputs, the Hairebe Le <br / > Output a first pulse width signal with a reduced pulse width .
The waveform of the first pulse width signal of this is shown in Figure 6 (b).

【００３８】ＯＲ回路１５は、上記入力データと、遅延
素子１１出力のＴ／４遅延データと、遅延素子１２出力
の２×Ｔ／４遅延データとの論理和をとり、ロウレベル
のパルス幅を狭くした、第２のパルス幅信号を出力す
る。この第２のパルス幅信号を図６（ｃ）に示してい
る。[0038] O R circuit 15 takes the above input data, and the T / 4 delay data of the delay element 11 outputs a logical sum of the 2 × T / 4 delay data of the delay element 12 outputs, Rourebe Le
Pulse width is narrowed, and outputs a second pulse width No. signal. This second pulse width signal is shown in FIG.

【００３９】このパルス幅形成回路１０は、上記遅延デ
ータと第１のパルス幅信号と第２のパルス幅信号とをラ
ッチタイミング判定回路２１０〜２４０に与える。The pulse width forming circuit 10 of this gives the said delay data and the first pulse width signal and the second pulse width signal La <br/> pitch timing determination circuit 210-240.

【００４０】ラッチタイミング判定回路２１０〜２４０
は、それぞれ同じ回路構成であり、上記遅延データと第
１のパルス幅信号と第２のパルス幅信号とが与えられ、
対応するクロックφ１〜φ４で入力された３つのデータ
をラッチする。The latches timing determination circuit 210 to 240
Are each the same circuit configuration, the delay data and the first pulse width signal and the second pulse width signal is applied,
Latch three data inputted by corresponding clocks φ1 to φ4.

【００４１】図７は、これらのクロックφ１〜φ４のタ
イミング関係を示すタイミングチャートである。この図
７において、クロックφ１は、クロック周期Ｔを有する
ものであり、この周期Ｔが、上記入力データの１ビット
（１ビット期間）に対応するものである。クロックφ２
は、クロックφ１に対してＴ／４時間位相が遅れている
ものである。クロックφ３はクロックφ１に対して２×
Ｔ／４時間位相が遅れ、クロックφ２に対してＴ／４時
間位相が遅れているものである。クロックφ４はクロッ
クφ１に対して３×Ｔ／４時間位相が遅れ、クロックφ
２に対して２×Ｔ／４時間位相が遅れ、クロックφ３に
対してＴ／４時間位相が遅れているものである。FIG . 7 is a timing chart showing the timing relationship between these clocks φ1 to φ4. In FIG. 7, the clock φ1 has a clock periodic T
Is intended, the period T is, 1 bit of the input data
(One bit period) . Clock φ2
Is delayed by T / 4 time with respect to the clock φ1. The clock φ3 is 2 × the clock φ1.
The T / 4 time phase is delayed, and the T / 4 time phase is delayed with respect to the clock φ2. The clock φ4 has a 3 × T / 4 time delay with respect to the clock φ1,
In this case, the 2 × T / 4 time phase is delayed with respect to 2, and the T / 4 time phase is delayed with respect to the clock φ3.

【００４２】クロックφ１はラッチタイミング判定回路
２１０に与えられ、クロックφ２はラッチタイミング判
定回路２２０に与えられ、クロックφ３はラッチタイミ
ング判定回路２３０に与えられ、クロックφ４はラッチ
タイミング判定回路２４０に与えられ、このような位相
関係のクロックφ１〜φ４の１個を利用して、各ラッチ
タイミング判定回路２１０〜２４０は、上記遅延データ
と、第１のパルス幅信号と第２のパルス幅信号とをラッ
チする。ここで、代表してラッチタイミング判定回路２
１０の構成を説明する。このラッチタイミング判定回路
２１０は、ラッチ回路２１１〜２１３と、符号一致検出
回路２１４とから構成されている。ラッチ回路２１１〜
２１３にはクロックφ１が与えられている。ラッチ回路
２１１は遅延データをクロックφ１でラッチ出力すると
共に、ラッチ出力信号を符号一致検出回路２１４に与え
る。ラッチ回路２１２は、上記第１のパルス幅信号をク
ロックφ１でラッチ出力すると共に、ラッチ出力信号を
符号一致検出回路２１４に与える。ラッチ回路２１３
は、上記第２のパルス幅信号をクロックφ１でラッチ出
力すると共に、ラッチ出力信号を符号一致検出回路２１
４に与える。The clock φ1 is supplied to latches timing determination circuit 210, the clock φ2 is given to the latches timing determination circuit 220, the clock φ3 is applied to latches timing determination circuit 230, the clock φ4 is supplied to the latches timing determination circuit 240 Using one of the clocks φ1 to φ4 having such a phase relationship , each of the latch timing determination circuits 210 to 240 converts the delay data, the first pulse width signal and the second pulse width signal. you latch. Here, La on behalf pitch timing determination circuit 2
10 will be described. This latches the timing determination circuit 210 includes a latch circuit 211 to 213, and a code coincidence detecting circuit 214.. Latch circuits 211-
213 is supplied with a clock φ1. Latch circuit 211 latches the delayed data at clock φ1 and provides a latch output signal to code match detection circuit 214. The latch circuit 212 latches the first pulse width signal at the clock φ1 and supplies the latch output signal to the code coincidence detection circuit 214. Latch circuit 213
Latches the second pulse width signal at the clock φ1 and outputs the latched output signal to the sign match detection circuit 21.
Give to 4.

【００４３】符号一致検出回路２１４は、ラッチ回路２
１１のラッチ出力データと、ラッチ回路２１２のラッチ
出力信号と、ラッチ回路２１３のラッチ出力信号とを照
合し、全て同じ値（符号；ハイレベル又はロウレベル）
であればそのラッチタイミング判定回路に入力されてい
るクロック位相は入力データをラッチするタイミングが
適正であると判断し、一方異なる値であればそのラッチ
タイミング判定回路に入力されているクロック位相は入
力データをラッチするタイミングが不適正であると判断
し、判断結果をタイミング判定結果信号Ｄ２として、フ
ェーズアライン回路３１０に与える。また、ラッチ回路
２１１のラッチ出力データを遅延データＤ１として、フ
ェーズアライン回路３１０に与える。The sign match detection circuit 214 is provided by the latch circuit 2
11 and latch output data of the latch output signal of the latch circuit 212, a latch output signal of the latch circuit 213 irradiation
Combined, all the same value (reference numerals; high level or low level)
If it is, the clock phase input to the latch timing determination circuit determines that the timing for latching the input data is appropriate, while if different, the clock phase input to the latch timing determination circuit is the input phase. It is determined that the data latch timing is inappropriate, and the result of determination is given to the phase align circuit 310 as a timing determination result signal D2. Further, the latch output data of the latch circuit 211 and the delay data D1, gives the phase alignment circuitry 310.

【００４４】他のラッチタイミング判定回路２２０〜２
４０についても上述のラッチタイミング判定回路２１０
と同様であり、入力されたクロックφ２〜φ４で入力さ
れた３つのデータをラッチして、遅延データＤ１を出力
すると共に、タイミング判定結果信号Ｄ２を生成して対
応するフェーズアライン回路３２０〜３４０に与える。The other latches timing determination circuit 220-2
La also above the 40 pitch timing determination circuit 210
Is the same as that described above, and is input by the input clocks φ2 to φ4.
Latch three data and output delay data D1
And generates a timing determination result signal D2 to
The corresponding phase align circuits 320 to 340 are provided.

【００４５】４個のフェーズアライン回路３１０〜３４
０は、対応するラッチタイミング判定回路２１０〜２４
０から与えられる遅延データＤ１と、タイミング判定結
果信号Ｄ２との位相をクロックφ１の位相に乗せ換える
ものである。フェーズアライン回路３１０はクロックφ
１を用いて乗せ変えを行う。フェーズアライン回路３２
０はクロックφ１を用いて乗せ変えを行う。フェーズア
ライン回路３３０はクロックφ１とφ２を用いて乗せ変
えを行う。フェーズアライン回路３４０はクロックφ１
〜φ３を用いて乗せ変えを行う。Four phase-aligned circuits 310 to 34
0 indicates the corresponding latch timing determination circuits 210 to 24
A delay data D1 given from 0, Ru der those changing carrying the phases of the timing determination result signal D2 to the phase of the clock .phi.1. The phase align circuit 310 outputs the clock φ
Use 1 to change the position. Phase align circuit 32
0 is changed using the clock φ1. The phase-aligned circuit 330 performs the transfer using the clocks φ1 and φ2. The phase align circuit 340 generates the clock φ1
The change is carried out by using 〜3.

【００４６】４個のフェーズアライン回路３１０〜３４
０の回路構成は入力されるクロックが異なることを除
き、同じであるので、代表してフェーズアライン回路３
１０の機能を説明する。フェーズアライン回路３１０
は、６個のラッチ回路３１１〜３１６から構成されてい
る。これらのラッチ回路３１１〜３１６にはクロックφ
１が与えられている。直列に接続されたラッチ回路３１
１〜３１３は、クロックφ１によって上記遅延データＤ
１をラッチしてクロックφ１に同期した遅延データにし
て出力する。他方の直列に接続されたラッチ回路３１４
〜３１６は、タイミング判定結果信号Ｄ２をラッチして
クロックφ１に同期したタイミング判定結果信号にして
出力する。Four phase-aligned circuits 310 to 34
0 is the same except that the input clock is different, so that the phase-aligned circuit 3
10 functions will be described. Phase align circuit 310
It is composed of six latch circuits 311 to 31 6 or al. These latch circuits 311 to 316 have a clock φ
One is given. Latch circuit 31 connected in series
1 to 313 are the delayed data D by the clock φ1.
1 is latched and output as delayed data synchronized with the clock φ1. The other series-connected latch circuit 314
～316 is in the timing determination result signal in synchronism with the clock φ1 latches the timing decision result signal D2 outputted.

【００４７】４個のシフトレジスタ回路４１０〜４４０
は、それぞれ対応するフェーズアライン回路３１０〜３
４０からの遅延データを受けて、クロックφ１で１ビッ
トづつ位相をずらした３本の遅延データを形成してセレ
クタ５１〜５４に与える。シフトレジスタ回路４１０〜
４４０はそれぞれ同じ回路構成であるので、代表してシ
フトレジスタ回路４１０の回路構成を説明する。シフト
レジスタ回路４１０は、直列に接続された４個のラッチ
回路４１１〜４１４から構成されていて、クロックφ１
によって入力遅延データを１ビットづつシフトして、ラ
ッチ回路４１２の出力と、ラッチ回路４１３の出力と、
ラッチ回路４１４の出力とをセレクタ５１に与える。Four shift register circuits 410 to 440
Are the corresponding phase-aligned circuits 310-3
Receiving delay data from 40, and supplies the selector 51 to 54 to form a three delayed data obtained by shifting one bit Dzu one position phase clock .phi.1. Shift register circuit 410
Since 440 is respectively the same circuit configuration, to explain the circuit structure of the shift register circuit 410 as a representative. The shift register circuit 410 includes four latch circuits 411 to 414 connected in series.
The input delay data is shifted one bit at a time, and the output of the latch circuit 412, the output of the latch circuit 413,
The output of the latch circuit 414 is supplied to the selector 51.

【００４８】セレクタ制御回路８は、全てのフェーズア
ライン回路３１０〜３４０からのタイミング判定結果信
号Ｄ２を取り込み、セレクタ５１〜５ｎに対する制御信
号と、セレクタ６に対する制御信号とを生成して与える
ものである。The selector control circuit 8 takes in the timing determination result signals D2 from all the phase alignment circuits 310 to 340, and generates and provides a control signal for the selectors 51 to 5n and a control signal for the selector 6. .

【００４９】具体的には、図５に示すように、セレクタ
制御回路８は、データ選択決定回路１６と、アップダウ
ンカウンタ１７と、４ビットラッチ回路１０００と、シ
フトレジスタ回路１１１０〜１１４０と、セレクタ１４
１〜１４４と、出力タイミング調整回路１３００とから
構成されている。[0049] In concrete terms, as shown in FIG. 5, the selector control circuit 8 includes a data selection determination circuit 16, an up-down counter 17, a 4-bit latch circuit 1000, a shift register circuit 1110 to 1140, Selector 14
1 to 144, and an output timing adjustment circuit 1300.

【００５０】データ選択決定回路１６は、組み合わせ回
路で構成されており、その真理値表を図８に示す。図８
の各信号の意味について以下で説明する。The data selection decision circuit 16 is composed of a combinational circuit, and its truth table is shown in FIG. FIG.
The meaning of each signal is described below .

【００５１】ａ、ｂ、ｃ、ｄ入力はそれぞれ、フェーズ
アライン回路３１０〜３４０からのタイミング判定結果
信号であり、その信号が“１”であれば適正なタイミン
グを表し、“０”であれば不適正なタイミングを表して
いる。[0051] a, b, c, d input respectively, a timing determination result signal from the full Ezuarain circuit 310-340, if the signal is "1" represents a proper timing, if "0" It represents the improper timing
I have .

【００５２】Ａ、Ｂ、Ｃ、Ｄ入力はそれぞれ、クロック
φ１、φ２、φ３、φ４と対応しており、４ビットラッ
チ回路１０００からの直前に選択したクロック位相を示
している。その信号が“１”であればそのクロック位相
を選択したことを示す。図８に示すように、基本的に
は、Ａ、Ｂ、Ｃ、Ｄ入力の４ビット入力のうち、“１”
となる信号は１ビットだけである。また、当該セレクタ
制御回路８にリセット信号が入力された場合には、Ｂ入
力が“１”になり、Ａ、Ｃ、Ｄ入力が“０”になる。こ
こで、リセット信号が入力された場合に“１”となるの
はＢ入力でなくてもよい。The inputs A , B, C, and D correspond to the clocks φ1, φ2, φ3, and φ4, respectively , and indicate the clock phase selected immediately before from the 4-bit latch circuit 1000. If the signal is "1", it indicates that the clock phase has been selected. Basically, as shown in FIG.
Is "1" among the 4-bit inputs of A, B, C, and D inputs.
Is only one bit. Also, the selector
When a reset signal is input to the control circuit 8 , the B input becomes "1" and the A, C and D inputs become "0". Here, it is not necessary that the B input be "1" when the reset signal is input.

【００５３】また、データ選択決定回路１６は、ａ、
ｂ、ｃ、ｄ入力及びＡ、Ｂ、Ｃ、Ｄ入力の内容によって
決定した位相選択制御信号Ｑａ、Ｑｂ、Ｑｃ、Ｑｄ出力
を、シフトレジスタ回路１１１０〜１１４０に与えると
共に、直前の位相選択制御信号として４ビットラッチ回
路１０００に保持させる。さらに、データ選択決定回路
１６は、ａ、ｂ、ｃ、ｄ入力及びＡ、Ｂ、Ｃ、Ｄ入力の
内容によって決定したｕｐ、ｄｏｗｎ出力をアップダウ
ンカウンタ１７に与える。アップダウンカウンタ１７
は、図９に示すような動作設定を行うものである。アッ
プダウンカウンタ１７は、当該セレクタ制御回路８にリ
セット信号が入力された場合はＱ２出力を”１”に、Ｑ
１、Ｑ３出力を”０”に初期設定する。その後は、デー
タ選択決定回路１６からのアップ・ダウン信号（ｕｐ、
ｄｏｗｎ出力）を取り込み、基本的には、アップ入力
に”１”を受けると、Ｑｉ出力をＱｉ＋１出力にカウン
トアップし、ダウン入力に”１”を受けると、Ｑｉ出力
をＱｉ−１出力にカウントダウンする。アップダウンカ
ウンタ１７のＱ１〜Ｑ３出力は、最適クロック位相の変
化に応じて、面を選択制御させるための信号（面選択制
御信号）になっている。４ビットラッチ回路１０００
は、データ選択決定回路１６からの位相選択制御信号Ｑ
ａ、Ｑｂ、Ｑｃ、Ｑｄ出力を、直前の位相選択制御信号
として保持して再びデータ選択決定回路１６のＡ、Ｂ、
Ｃ、Ｄ入力に与える。Further, the data selection decision circuit 16 has a,
When the outputs of the phase selection control signals Qa, Qb, Qc, Qd determined by the contents of the b, c, d inputs and the A, B, C, D inputs are given to the shift register circuits 1110 to 1140
Both Ru is held as the immediately preceding phase selection control signal to the 4-bit latch circuit 1000. Furthermore, a data selection decision circuit
16 is a, b, c, d input and A, B, C, D input
Up and down output determined by contents
To the counter 17. Up / down counter 17
It is Ru der performs operation setting as shown in FIG. Up
When a reset signal is input to the selector control circuit 8, the pull-down counter 17 sets the output of Q 2 to “1”,
1. Initialize the Q3 output to "0". Its After the up-down signal from the data selection determination circuit 16 (Stay up-,
down output) , basically, when "1" is received at the up input, the Qi output is counted up to Qi + 1 output, and when "1" is received at the down input, the Qi output is counted down to Qi-1 output. I do. Up and down
The outputs Q1 to Q3 of the counter 17 change the optimum clock phase.
Signal to control the selection of the surface according to the
Control signal). 4-bit latch circuit 1000
Is the phase selection control signal Q from the data selection determination circuit 16.
a, Qb, Qc, and Qd outputs are held as the immediately preceding phase selection control signals, and A, B,
Give to C and D inputs.

【００５４】シフトレジスタ回路１１１０〜１１４０
は、データ選択決定回路１６からの対応する位相選択制
御信号Ｑａ、Ｑｂ、Ｑｃ、Ｑｄ出力を、クロックφ１で
１ビットづつシストし、それぞれ３本のシフト出力をセ
レクタ１４１〜１４４に与える。シフトレジスタ回路１
１１０〜１１４０は同じ回路構成であるので、代表して
シフトレジスタ回路１１１０の回路構成を説明する。こ
のシフトレジスタ回路１１１０は直列に接続されている
ラッチ回路１１１１〜１１１４から構成されていて、ラ
ッチ回路１１１１はデータ選択決定回路１６からの位相
選択制御信号Ｑａを受け、ラッチ回路１１１２のシフト
出力と、ラッチ回路１１１３のシフト出力と、ラッチ回
路１１１４のシフト出力とをセレクタ１４１に与える。Shift register circuits 1110 to 1140
The corresponding phase selection control signal Qa from the data selection determination circuit 16, Qb, Qc, the Qd output, and one bit cysts clock .phi.1, gives a shift output of each present 3 to the selector 141-144. Shift register circuit 1
Since 110 to 1140 have the same circuit configuration, the circuit configuration of the shift register circuit 1110 will be described as a representative. The shift register circuit 1110 includes latch circuits 1111 to 1114 connected in series. The latch circuit 1111 receives a phase selection control signal Qa from the data selection determination circuit 16, receives a shift output of the latch circuit 1112, The shift output of the latch circuit 1113 and the shift output of the latch circuit 1114 are provided to the selector 141.

【００５５】セレクタ１４１〜１４４は、出力タイミン
グ調整回路１３００からの３ビットの出力制御信号中
の第ｉ（ｉは１〜３）の制御信号が”１”であれば第ｉ
のデータ入力信号を選択出力する。すなわち、これらの
セレクタ１４１〜１４４は、最適クロックに応じて定ま
る適当な面の位相選択制御信号を選択して出力するもの
であり、これらの出力信号はセレクタ６に与えられる。[0055] The selector 141 to 144, 3-bit output control signal in the output timing adjusting circuit 1300
If the i- th control signal (i is 1 to 3) is “1”, the i-th control signal
And selectively outputs the data input signal. That is, these selectors 141 to 144 are determined according to the optimum clock.
That suitable surfaces by selecting a phase selection control signal to output the result, the output signal of these is Ru given to the selector 6.

【００５６】出力タイミング調整回路１３００は、セレ
クタ付ラッチ回路１３０１、１３０２、１３１１、１３
１２、１３２１、１３２２と、ラッチ回路１３０３、１
３１３、１３２３、１３３１、１３３２と、ＯＲ回路１
３３３とから構成されている。この出力タイミング調整
回路１３００は、アップダウンカウンタ１７から入力さ
れる面選択制御信号（Ｑ１〜Ｑ３）をタイミング調整し
て制御信号及びを形成し、セレクタ５１〜５４に制
御信号を与え、セレクタ１４１〜１４４に制御信号
を与える。図１０は、面選択制御信号と、制御信号
と、制御信号とのタイミングを示すものである。これ
らの制御信号及びとの位相は１ビット（期間）ずれ
ており、このようにさせることで面位相を進ませた場合
に同じデータの２度読みを防ぐものである。The output timing adjustment circuit 1300
Latch circuit 1301, 1302, 1311, 13
12, 1321, 1322And the latch circuit1303, 1
313, 1323,1331, 1332 and OR circuit 1
333. This output timing adjustment
The circuit 1300 receives an input from the up / down counter 17.
Plane selection control signal(Q1-Q3)Adjust the timing
Forming control signals and, Selector 51 to 54Control
Your signalgiveControl signals to the selectors 141 to 144
Togive. FIG., A face selection control signal,Control signal
And the timing with the control signal. this
Control signalsAndPhase is 1 bit(Period) gap
handAnd the surface phase is advanced by doing this
The same dataofThis prevents reading twice.

【００５７】具体的には、出力タイミング調整回路１３
００の内部において、Ｑ３入力信号はラッチ回路１３３
２のデータ入力とセレクタ付ラッチ回路１３０１、１３
０２の第１のデータ入力に与えられ、Ｑ２入力信号はラ
ッチ回路１３３１のデータ入力とセレクタ付ラッチ回路
１３１１、１３１２の第１のデータ入力に与えられ、Ｑ
１入力信号はセレクタ付ラッチ回路１３２１、１３２２
の第１のデータ入力に与えられる。Specifically, the output timing adjustment circuit 13
00, the Q3 input signal is
2 data input and latch circuits with selectors 1301, 13
02, and the Q2 input signal is applied to the data input of the latch circuit 1331 and the first data inputs of the latch circuits with selectors 1311 and 1312.
One input signal is a latch circuit with selector 1321, 1322
Of the first data input.

【００５８】また、セレクタ付ラッチ回路１３２１の第
２のデータ入力はハイレベルが与えられ、セレクタ付ラ
ッチ回路１３０１、１３１１の第２のデータ入力はロー
レベルが与えられ、セレクタ付ラッチ回路１３０１の出
力はセレクタ付ラッチ回路１３０２の第２のデータ入力
に与えられ、セレクタ付ラッチ回路１３１１の出力はセ
レクタ付ラッチ回路１３１２の第２のデータ入力に与え
られ、セレクタ付ラッチ回路１３２１の出力はセレクタ
付ラッチ回路１３２２の第２のデータ入力に与えられて
いる。[0058] The second data input of the selector with latch circuit 1321 is supplied with the Hairebe Le, a second data input of the selector with latch circuits 1301,1311 low level is applied, the output of the selector with latch circuit 1301 Is supplied to the second data input of the latch circuit with selector 1302, the output of the latch circuit with selector 1311 is supplied to the second data input of the latch circuit with selector 1312, and the output of the latch circuit with selector 1321 is supplied to the latch with selector. The second data input of circuit 1322 is provided.

【００５９】ラッチ回路１３３１のデータ出力は２入力
ＯＲ回路１３３３の入力に与えられ、ラッチ回路１３３
２の出力は２入力ＯＲ回路１３３３の入力とセレクタ付
ラッチ回路１３０２、１３１２、１３２２の制御信号入
力に与えられる。また、２入力ＯＲ回路１３３３の出力
はセレクタ付ラッチ回路１３０１、１３１１、１３２１
の制御信号入力に与えられる。また、セレクタ付ラッチ
回路１３０２の出力はラッチ回路１３０３のデータ入力
と出力タイミング調整回路１３００の制御信号出力と
される。セレクタ付ラッチ回路１３１２の出力はラッチ
回路１３１３のデータ入力と出力タイミング調整回路１
３００の制御信号出力とされる。セレクタ付ラッチ回
路１３２２の出力はラッチ回路１３２３のデータ入力と
出力タイミング調整回路１３００の制御信号出力とさ
れる。The data output of latch circuit 1331 is applied to the input of two-input OR circuit 1333, and latch circuit 133
The output of 2 is given to the input of a 2-input OR circuit 1333 and the control signal inputs of the latch circuits with selectors 1302, 1312, 1322. The output of the two-input OR circuit 1333 is connected to the latch circuits with selectors 1301, 1311, 1321.
To the control signal input. The output of the latch circuit with selector 1302 is used as the data input of the latch circuit 1303 and the control signal output of the output timing adjustment circuit 1300. The output of the latch circuit with selector 1312 is the data input of the latch circuit 1313 and the output timing adjustment circuit 1
The control signal output is 300. The output of the latch circuit with selector 1322 is the data input of the latch circuit 1323 and the control signal output of the output timing adjustment circuit 1300.

【００６０】また、ラッチ回路１３０３の出力は出力タ
イミング調整回路１３００の制御信号出力とされ、ラ
ッチ回路１３１３の出力は出力タイミング調整回路１３
００の制御信号出力とされ、ラッチ回路１３２３の出
力は出力タイミング調整回路１３００の制御信号出力
とされる。クロックφ１は出力タイミング調整回路１３
００の内部で使用されている全てのラッチ回路のクロッ
ク入力に与えられている。The output of the latch circuit 1303 is a control signal output of the output timing adjustment circuit 1300, and the output of the latch circuit 1313 is the output of the output timing adjustment circuit 1330.
00, and the output of the latch circuit 1323 is used as the control signal output of the output timing adjustment circuit 1300. Clock φ1 is output timing adjustment circuit 13
00 is supplied to the clock input of all the latch circuits used inside.

【００６１】（動作）： 次に、図４、図５に示すビ
ット位相同期回路の動作を説明する。先ず、ＮＲＺのデ
ジタル信号がデータ入力端子０に入力され、パルス幅形
成回路１０の入力データとなる。パルス幅形成回路１０
では、入力データが遅延素子１１と３入力ＡＮＤ回路１
４と３入力ＯＲ回路１５に与えられる。遅延素子１１で
入力データに対する遅延がかけられる。その遅延量はＴ
／４に設定されている。(Operation) Next, the operation of the bit phase synchronization circuit shown in FIGS. 4 and 5 will be described. First, an NRZ digital signal is input to the data input terminal 0 and becomes input data of the pulse width forming circuit 10. Pulse width forming circuit 10
Then, the input data is the delay element 11 and the three-input AND circuit 1
It is provided to a 4- and 3-input OR circuit 15. The delay element 11 delays the input data. The delay amount is T
/ 4 .

【００６２】尚、この遅延量はこれに限定されるもので
はない。遅延素子１１の出力信号は遅延素子１２、１３
と３入力ＡＮＤ回路１４と３入力ＯＲ回路１５に与えら
れる。遅延素子１２の遅延量はＴ／４に設定されてい
る。尚、この遅延量はこれに限定されるものではない。
遅延素子１２の出力信号は３入力ＡＮＤ回路１４と３入
力ＯＲ回路１５に与えられる。遅延素子１３の遅延量は
３入力ＡＮＤ回路１４と３入力ＯＲ回路１５の遅延量と
同じ値に設定されている。３入力ＡＮ回路Ｄ１４と３入
力ＯＲ回路１５の遅延量も同じ値になるように設定され
ている。The amount of delay is limited to this.
There is no . The output signal of the delay element 11 is
And a 3-input AND circuit 14 and a 3-input OR circuit 15. The delay amount of the delay element 12 is set to T / 4 . Note that this delay amount is not limited to this.
The output signal of delay element 12 is applied to three-input AND circuit 14 and three-input OR circuit 15. The delay amount of the delay element 13 is set to the same value as the delay amounts of the three-input AND circuit 14 and the three-input OR circuit 15. The delay amounts of the three-input AND circuit D14 and the three-input OR circuit 15 are also set to have the same value.

【００６３】遅延素子１３と３入力ＡＮＤ回路１４と３
入力ＯＲ回路１５の出力信号はそれぞれ、遅延データ、
第１のパルス幅信号、第２のパルス幅信号として、パル
ス幅形成回路１０から出力される。このパルス幅形成回
路１０からの遅延データ、第１のパルス幅信号、第２の
パルス幅信号の波形を図６に示している。Delay element 13 and 3-input AND circuits 14 and 3
Each output signal of the input OR circuit 15, the delay data,
A pulse is used as the first pulse width signal and the second pulse width signal .
It is output from the width forming circuit 10 . FIG. 6 shows the waveforms of the delay data, the first pulse width signal, and the second pulse width signal from the pulse width forming circuit 10.

【００６４】この図６に示すように、入力データに対し
て第１のパルス幅信号はハイレベル期間の立ち上がり側
と立ち下がり側をそれぞれＴ／４狭めている。また、第
２のパルス幅信号は同様にロウレベル期間をそれぞれＴ
／４狭めている。As shown in FIG. 6, the first pulse width signal for the input data has the rising side and the falling side of the high level period narrowed by T / 4 . The second pulse width signal is likewise b c level period of each T
/ 4 is narrowed.

【００６５】このパルス幅形成回路１０からの遅延デー
タ、第１のパルス幅信号、第２のパルス幅信号は、全て
のラッチタイミング判定回路２１０〜２４０に与えられ
る。The delay data, the first pulse width signal, and the second pulse width signal from the pulse width forming circuit 10 are all
Are provided to the latch timing determination circuits 210 to 240.

【００６６】クロックφ１〜φ４はそれぞれ、対応する
ラッチタイミング判定回路２１０〜２４０に入力され
る。ラッチタイミング判定回路２１０〜２４０では、３
種類の入力データが全て対応する入力クロックφ１〜φ
４でラッチされ、遅延データを入力クロックφ１〜φ４
でラッチしたデータが出力されるとともに、３種類のラ
ッチデータに基づいて、ラッチタイミングが適正か否か
（言い換えるとクロックの位相が入力データに対して適
正か否か）が判定され、この判定結果が出力される。The clocks φ1 to φ4 are input to the corresponding latch timing determination circuits 210 to 240, respectively. In the latch timing determination circuits 210 to 240, 3
Input clocks φ1 to φ corresponding to all types of input data
4 and the delayed data is supplied to the input clocks φ1 to φ4.
The latched data is output , and three types of latches are output.
Latch timing is appropriate based on latch data
(In other words, if the clock phase is
Positive or not) is determined, the determination result is outputted.

【００６７】例えば、ラッチタイミング判定回路２１０
の場合、遅延データ、第１のパルス幅信号、第２のパル
ス幅信号はそれぞれラッチ回路２１１〜２１３に与えら
れる。これらの入力信号はラッチタイミング判定回路２
１０に入力されているクロックφ１によってラッチされ
る。ラッチ回路２１１〜２１３の出力信号は符号一致検
出回路２１４に与えられ、また、ラッチ回路２１１の出
力信号はラッチタイミング判定回路２１０のデータ出力
として出力される。符号一致検出回路２１４の出力信号
はラッチタイミング判定回路２１０のタイミング判定結
果信号として適正なタイミングと判定されれば、“１”
が出力され、不適正と判断すれば、“０”が出力され
る。For example, the latch timing determination circuit 210
In this case, the delay data, the first pulse width signal, and the second pulse width signal are supplied to the latch circuits 211 to 213, respectively. These input signals are supplied to the latch timing determination circuit 2
10 is latched by the clock φ1 inputted in the
You . The output signals of the latch circuits 211 to 213 are supplied to the code match detection circuit 214, and the output signal of the latch circuit 211 is output as the data output of the latch timing determination circuit 210. The output signal of the code match detection circuit 214 is “1” if it is determined that the timing is appropriate as the timing determination result signal of the latch timing determination circuit 210.
Is output, and if it is determined to be inappropriate, "0" is output.

【００６８】ラッチタイミング判定回路２１０〜２４０
のデータ出力はそれぞれ対応するフェーズアライン回路
３１０〜３４０に与えられ、ラッチタイミング判定回路
２１０〜２４０からのラッチタイミング判定結果信号も
それぞれ対応するフェーズアライン回路３１０〜３４０
に与えられる。Latch timing determination circuits 210 to 240
Data output is given to the corresponding phase alignment circuitry 310 to 340, phase align circuit also correspond <br/> latch timing determination result signal from the latch timing determination circuit 210 to 240 310 to 340
Given to.

【００６９】また、クロックφ１はフェーズアライン回
路３１０の第１〜第３のクロック入力と、フェーズアラ
イン回路３２０の第１〜第３のクロック入力と、フェー
ズアライン回路３３０の第２、第３のクロック入力と、
フェーズアライン回路３４０の第３のクロック入力に与
えられ、クロックφ２はフェーズアライン回路３３０の
第１のクロック入力と、フェーズアライン回路３４０の
第２のクロック入力とに与えられ、クロックφ３はフェ
ーズアライン回路３４０の第１のクロック入力に与えら
れる。[0069] The clock φ1 is the first to third clock input of the phase alignment circuitry 310, the first to third clock input of the phase alignment circuitry 320, second, third clock phase alignment circuit 330 Input and
Clock φ2 is provided to a third clock input of phase-aligned circuit 340, clock φ2 is provided to a first clock input of phase-aligned circuit 330, and clock φ3 is provided to a second clock input of phase-aligned circuit 340. 340 is provided to a first clock input.

【００７０】フェーズアライン回路３１０〜３４０で
は、それぞれの入力データの位相がクロックφ１の位相
に乗せ換えられる。例えば、フェーズアライン回路３４
０の場合、入力データＤ１とラッチタイミング判定結果
信号Ｄ２は共に、初段のラッチ段であるラッチ回路３４
１、３４４でラッチされる。そのラッチタイミングはフ
ェーズアライン回路３４０の第１のクロック入力である
クロックφ３にてラッチされる。クロックφ３の位相で
ラッチする理由は、入力された２種類のデータＤ１及び
Ｄ２はクロックφ４でラッチされたデータであるので、
クロックφ４よりＴ／４位相だけ進んだクロックφ３で
安定にラッチさせるためである。すなわち、クロックφ
１の位相に乗せ換えるのを、Ｔ／４ずつ乗せ換えること
を繰り返すことにより行い、１回のラッチ動作での移相
量をＴ／４に抑えることでラッチ動作が安定するためで
ある。ラッチ回路３４１、３４４の出力は次段のラッチ
段であるラッチ回路３４２、３４５でラッチされる。そ
のラッチタイミングはフェーズアライン回路３４０の第
２のクロック入力であるクロックφ２にてラッチされ
る。更に、それらの出力は次段のラッチ段であるラッチ
回路３４３、３４６でラッチされる。そのラッチタイミ
ングはフェーズアライン回路３４０の第３のクロック入
力であるクロックφ１にてラッチされる。これらの出力
信号はそれぞれ、フェーズアライン回路３４０からの出
力データとなる。 フェーズアライン回路３１０〜３４０
からの遅延データはそれぞれ対応するシフトレジスタ回
路４１０〜４４０に与えられる。In the phase align circuits 310 to 340, the phase of each input data is the phase of the clock φ1 .
Can be replaced . For example, the phase align circuit 34
If 0, input data D1 and latch timing determination result
The signal D2 is supplied to the latch circuit 34 which is the first latch stage.
Latched at 1,344. The latch timing is latched by the clock φ3 which is the first clock input of the phase align circuit 340. The reason for latching at the phase of clock φ3 is that two types of input data D1 and
Since D2 is data latched by clock φ4,
At the clock φ4 than T / 4 phase only advanced clock φ3
It is for latching the stable. That is, the clock φ
Changing the phase of 1 to T / 4
By repeating the phase shift in one latch operation.
The latch operation is stabilized by suppressing the amount to T / 4.
is there. Outputs of the latch circuits 341 and 344 are latched by latch circuits 342 and 345 which are the next latch stages. The latch timing is latched by the clock φ2 which is the second clock input of the phase align circuit 340. Further, their outputs are latched by latch circuits 343 and 346 which are the next latch stages. The latch timing is latched by the clock φ1 which is the third clock input of the phase align circuit 340. These output signals are output from the phase align circuit 340, respectively.
It becomes force data. Off Ezuarain circuit 310 to 340
Delay data from is supplied to the shift register circuit 410 to 440 corresponding respectively.

【００７１】シフトレジスタ回路４１０〜４４０は、シ
リアル／パラレル変換に利用される通常のシフトレジス
タと同じ機能であり、例えば、シフトレジスタ回路４１
０の場合、前述したように４個のラッチ回路４１１〜４
１４を備え、クロックφ１によってデータがシフトさ
れ、ラッチ回路４１２〜４１４の出力信号がそれぞれシ
フトレジスタ回路４１０の第１〜第３のデータ出力とし
てパラレルに出力される。[0071] The shift register circuit 410 to 440 is to
It has the same function as a normal shift register used for real / parallel conversion.
In the case of 0, as described above, the four latch circuits 411 to 4
14, the data is shifted by the clock φ1, and the output signals of the latch circuits 412 to 414 are output in parallel as the first to third data outputs of the shift register circuit 410, respectively.

【００７２】シフトレジスタ回路４１０〜４４０からの
第１、第２、第３のデータ出力はそれぞれ、対応する３
入力１出力セレクタ５１〜５４の第１、第２、第３のデ
ータ入力に与えられる。The first, second and third data outputs from the shift register circuits 410 to 440 correspond to the corresponding 3
The input 1 output is supplied to first, second, and third data inputs of the selectors 51 to 54.

【００７３】フェーズアライン回路３１０〜３４０から
のラッチタイミング判定結果信号はデータ選択決定回路
１６のａ〜ｄ入力に与えられる。データ選択決定回路１
６のＱａ〜Ｑｄ出力はそれぞれシフトレジスタ回路１１
００〜１１４０のデータ入力と４ビットラッチ回路１０
００の第１〜第４のデータ入力に与えられる。４ビット
ラッチ回路１０００では、第１、第２、第３、第４のデ
ータ入力に与えられるデータがクロックφ１によってラ
ッチされ、第１〜第４のデータ出力とされる。From phase align circuits 310 to 340
Latch timing determination result signal is supplied to a~d input data selection determination circuit 16. Data selection decision circuit 1
6 are output from the shift register circuit 11 respectively.
Data input of 00 to 1140 and 4-bit latch circuit 10
00 to the first to fourth data inputs. In 4-bit latch circuit 1000, first, second, third, data supplied to the fourth data input is latched by the clock .phi.1, it is the first to fourth data output.

【００７４】４ビットラッチ回路１０００の第１〜第４
のデータ出力はそれぞれデータ選択決定回路１６のＡ〜
Ｄ入力に与えられる。データ選択決定回路１６のａ〜ｄ
入力はそれぞれクロックφ１〜φ４で入力データをラッ
チしたタイミングの判定結果を示しており、その信号が
“１”であれば適正なタイミングを表し、“０”であれ
ば不適正なタイミングを表している。Ａ〜Ｄ入力にはそ
れぞれクロックφ１〜φ４と対応しており、直前に選択
されたクロック位相を示している。その信号（Ａ〜Ｄ）
が“１”であればそのクロック位相を選択したことを示
す。Ａ〜Ｄ入力の４ビット入力のうち、“１”となる信
号は誤動作を起こしていない限り１ビットだけである。
また、リセット信号が入力された場合はＢ入力が“１”
になり、Ａ〜Ｄ入力が“０”になる。ここで、リセット
信号が入力された場合に“１”となるのはＢ入力でなく
てもよい。The first to fourth of the 4-bit latch circuit 1000
Are output from the data selection determining circuit 16 through A to
It is provided to the D input. A to d of the data selection decision circuit 16
The input shows the determination result of the timing at which the input data is latched by the clocks φ1 to φ4. If the signal is “1”, it indicates an appropriate timing, and if the signal is “0”, it indicates an inappropriate timing. I have . A to D inputs correspond to clocks φ1 to φ4, respectively, and are selected immediately before
Shows the clock phase. The signals (AD)
Is "1", indicating that the clock phase has been selected. Of the four bit inputs A to D, the signal which becomes "1" is only one bit unless a malfunction occurs.
When a reset signal is input, the B input becomes “1”.
, And the A to D inputs become “0”. Here, it is not necessary that the B input be "1" when the reset signal is input.

【００７５】データ選択決定回路１６では、例えば、直
前に選択したクロック位相が内側に位置する位相（Ｂ或
いはＣ入力が“１”）であるとすると、現在適正と判断
された位相の中で対応する位相が“１”であれば、直前
に選択したクロック位相を保持し、対応する位相が
“０”で隣合った位相が“１”であれば、その位相を選
択するように変更し、対応する位相とその隣合った位相
が“０”でそれ以外の位相に“１”があれば、その位相
を選択するように変更し、現在適正と判断された位相が
なければ、直前に選択したクロック位相を保持する。[0075] In the data selection determination circuit 16, for example, when the clock phase that was selected directly before is the phase (the B or C type "1") located inside the a, corresponding in phase it is determined that the current proper If the phase to be performed is “1”, the clock phase selected immediately before is held, and if the corresponding phase is “0” and the adjacent phase is “1”, the phase is changed to be selected. If the corresponding phase and its adjacent phase are “0” and the other phases are “1”, change to select that phase. If there is no phase that is currently determined to be appropriate, select the previous phase to hold the clock phase.

【００７６】他方、直前に選択したクロック位相が外側
に位置する位相（Ａ或いはＤ入力が“１”）であるとす
ると、現在適正と判断された位相で対応する位相が
“１”であれば、直前に選択したクロック位相が保持さ
れ、対応する位相が“０”で、内側に隣合った位相が
“１”であれば、その位相が選択されるように変更さ
れ、対応する位相と内側に隣合った位相が“０”で直前
に選択したクロック位相に対し他端の位相が“１”であ
れば、その位相が選択され、この場合には面が移動した
と考えられ、面の選択も変更される。On the other hand, assuming that the clock phase selected immediately before is the phase located outside (the A or D input is “1”), if the corresponding phase determined to be currently appropriate is “1”, If the clock phase selected immediately before is held and the corresponding phase is “0” and the phase adjacent to the inside is “1”, the phase is changed so as to be selected, and the corresponding phase and the inside phase are changed. If the adjacent phase is “0” and the phase at the other end is “1” with respect to the clock phase selected immediately before, that phase is selected. In this case, it is considered that the surface has moved, and The selection changes.

【００７７】面選択の変更は、例えば、ＡからＤに位相
選択が変更された場合、クロックに対してデータが進め
られたと考え、アップ出力端子に“１”が出力され、面
が進められる。逆に、ＤからＡに位相選択が変更された
場合、クロックに対してデータが遅れたと考えられ、ダ
ウン出力端子に“１”が出力され、面が遅らされる。対
応する位相と内側に隣合った位相と他端の位相が“０”
でそれ以外の位相に“１”があれば、その位相が選択さ
れるように変更され、現在適正と判断された位相がなけ
れば、直前に選択したクロック位相が保持される。[0077] the surface selection change, for example, if the phase selection is changed from A to D, considered data is advanced with respect to the clock, outputs "1" to the up output terminal is surface progresses Me . Conversely, when the phase selection is changed from D to A, it is considered that data is delayed with respect to the clock, and "1" is output to the down output terminal, and the plane is delayed. The phase adjacent to the corresponding phase inside and the phase at the other end are “0”
If the other phase is "1", the phase is changed so as to be selected. If there is no phase determined to be appropriate at present, the clock phase selected immediately before is held.

【００７８】このようにデータ選択決定回路１６によっ
て決定された位相選択制御信号Ｑａ〜Ｑｄ出力は、直前
の位相選択制御信号としてその値が４ビットラッチ回路
１０００にて保持される。また、面選択変更信号である
アップ、ダウン出力信号はそれぞれアップダウンカウン
タ１７のアップ・ダウン入力端子に与えられる。The output of the phase selection control signals Qa to Qd determined by the data selection determination circuit 16 is held in the 4-bit latch circuit 1000 as the immediately preceding phase selection control signal. The up and down output signals , which are the surface selection change signals , are given to the up / down input terminals of the up / down counter 17, respectively.

【００７９】アップダウンカウンタ１７では、リセット
信号が入力された場合、Ｑ２出力を“１”に、Ｑ１、Ｑ
３出力が“０”に初期設定される。以降、アップ入力に
“１”が入力された場合、Ｑｉ出力がＱｉ＋１出力にカ
ウントアップされ、ダウン入力端子に“１”が入力され
た場合、Ｑｉ出力がＱｉ−１出力にカウントダウンされ
る。また、ｉ＝３でアップ信号が与えられた場合と、ｉ
＝１でダウン信号が与えられた場合には、Ｑ２出力が
“１”になるように自己リセット（ＲＳＴ）をかける。[0079] In the up-down counter 17, when the reset signal is input, the Q2 output to "1", Q1, Q
The three outputs are initialized to "0". Thereafter, when "1" is input to the up input, the Qi output is counted up to the Qi + 1 output, and when "1" is input to the down input terminal, the Qi output is counted down to the Qi-1 output. Also, when the up signal is given at i = 3, i
= When the down signal is given by 1, kicking or self reset (RST) as Q2 output becomes "1".

【００８０】アップダウンカウンタ１７のＱ１〜Ｑ３出
力は面選択制御信号であり、出力タイミング調整回路１
３００の第１、第２、第３のデータ入力として入力され
る。出力タイミング調整回路１３００では、入力された
面選択制御信号がタイミング調整された後、制御信号
として出力される。このタイミングを図１０に示して
いる。The outputs Q1 to Q3 of the up / down counter 17 are plane selection control signals, and the output timing adjustment circuit 1
300 as first, second and third data inputs. In the output timing adjustment circuit 1300, the input surface selection control signal is output as a control signal after the timing is adjusted. This timing is shown in FIG.

【００８１】ここで、制御信号は入力データに対する
面選択制御信号であり、制御信号は位相制御選択信号
に対する面選択制御信号である。これらの位相は１ビッ
ト期間ずらしており、こうすることによって面位相を進
ませた場合に同じデータの２度読みを防ぐことができる
ようにされている。Here, the control signal is a plane selection control signal for the input data, and the control signal is a plane selection control signal for the phase control selection signal. These phases are shifted by one bit period , so that the same data can be prevented from being read twice when the surface phase is advanced.

【００８２】こうして出力タイミング調整回路１３００
から出力された面選択制御信号である制御信号（３ビ
ットデータ）は、３入力１出力のセレクタ５１〜５４の
制御信号入力に入力され、制御信号（３ビットデー
タ）は、３入力１出力のセレクタ１４１〜１４４に入力
される。Thus, output timing adjusting circuit 1300
Control signal (3 bits)
The control data (3-bit data) is input to the control signal inputs of the selectors 51 to 54 having three inputs and one output.
) Are input to selectors 141 to 144 having three inputs and one output .

【００８３】セレクタ５１〜５４、１４１〜１４４で
は、例えば、第ｉの制御信号入力が“１”であれば第ｉ
のデータ入力を選択出力する。その結果、セレクタ５１
〜５４で適当な面のデータが選択され、セレクタ１４１
〜１４４で適当な面の位相制御信号が選択され、その位
相制御信号が４入力１出力セレクタ６に入力され、セレ
クタ６で適正な位相のデータが選択され、データ出力端
子９に出力される。[0083] In selector 51～54,141～144, for example, the i if the control signal input of the i "1"
Select and output the data input of. As a result, selector 51
Data suitable surface with through 54 is selected, selector 141
Phase control signal of a suitable surface is selected in to 144, the phase control signal is input to the 4-input 1-output selector 6, the appropriate phase of the data in the Selector <br/> Kuta 6 is selected, the data output terminal 9 is output.

【００８４】（第２の実施の形態の効果）： 以上の
構成によって、入力データと、この入力データの１クロ
ック幅を４等分した４相のクロックφ１〜φ４との相互
の位相関係が未知であっても、シフトレジスタ回路４１
０〜４４０によって前後合わせて３ビット幅の位相変動
を吸収し、最も適正なタイミングでフェーズアライン回
路３１０〜３４０でラッチ出力したデータを、クロック
φ１に同期して安定にセレクタ６から出力することがで
きる。また、ノイズの発生もなく安定に出力することが
できる。(Effect of Second Embodiment) With the above configuration, the mutual phase relationship between input data and four-phase clocks φ1 to φ4 obtained by dividing one clock width of this input data into four equal parts is unknown. However, the shift register circuit 41
0 to 440 absorbs a phase fluctuation of 3 bits width before and after, and the data latched and output by the phase align circuits 310 to 340 at the most appropriate timing can be stably output from the selector 6 in synchronization with the clock φ1. it can. In addition, stable output can be achieved without generating noise.

【００８５】（変形例）： 図１１は図４に示すパル
ス幅形成回路１０の第１の変形例を示す構成図である。
図１１に示すように、この第１の変形例においては、図
４のパルス幅形成回路１０の３入力ＯＲ回路１５を削除
して回路規模の小型化を図っている。(Modification) FIG. 11 is a block diagram showing a first modification of the pulse width forming circuit 10 shown in FIG.
As shown in FIG. 11, in the first modification, the three-input OR circuit 15 of the pulse width forming circuit 10 shown in FIG. 4 is deleted to reduce the circuit size.

【００８６】図１２は上述の図４に示すパルス幅形成回
路１０の第２の変形例を示す構成図である。図１２に示
すように、第２の変形例においては、図４のパルス幅形
成回路１０の３入力ＡＮＤ回路１４を削除して回路規模
の小型化を図っている。FIG. 12 is a block diagram showing a second modification of the pulse width forming circuit 10 shown in FIG . As shown in FIG. 12, in the second modification, the three-input AND circuit 14 of the pulse width forming circuit 10 shown in FIG. 4 is deleted to reduce the circuit size.

【００８７】図１３は図４に示すラッチタイミング判定
回路２１０の変形例を示す構成図である。図１３に示す
ように、このラッチタイミング判定回路においては、図
４に示すラッチタイミング判定回路２１０のラッチ回路
２１３を削除して回路規模の小型化を図っている。尚、
図４に示すラッチタイミング判定回路２２０〜２４０
も、図１３と同様の構成にすることができる。FIG. 13 is a block diagram showing a modification of the latch timing determination circuit 210 shown in FIG . As shown in FIG. 13, in this latch timing determination circuit, the latch circuit 213 of the latch timing determination circuit 210 shown in FIG. 4 is deleted to reduce the circuit size. still,
Latch timing determination circuits 220 to 240 shown in FIG.
Can be configured similarly to FIG.

【００８８】次に、上述の図１１〜図１３に示す回路構
成に基づいてビット位相同期の動作を説明する。一般
に、入力データの“１”の１ビット幅と“０”の１ビッ
ト幅は同じであり、図１１に示す第１の変形例のパルス
幅形成回路のように、入力遅延データと第１のパルス幅
信号だけを生成し、図１３に示すラッチタイミング判定
回路でそれらのデータを比較するか、図１２に示す第２
の変形例のパルス幅形成回路のように、入力遅延データ
と第２のパルス幅信号だけを生成し、図１３に示すラッ
チタイミング判定回路でそれらのデータを比較すること
で、上述の第２の実施の形態におけるパルス幅形成回路
１０、及びラッチタイミング判定回路２１０〜２４０と
同等の機能が得られる。Next, the operation of the bit phase synchronization will be described based on the circuit configuration shown in FIGS. Generally <br/>, 1 bit width of 1 bit wide and "0" for "1" of the input data is the same as the pulse width forming circuit of the first modification shown in FIG. 11, the input Only the delayed data and the first pulse width signal are generated, and those data are compared by the latch timing determination circuit shown in FIG. 13 or the second data shown in FIG.
By generating only the input delay data and the second pulse width signal as in the pulse width forming circuit according to the modification of the first embodiment, and comparing these data with the latch timing determination circuit shown in FIG. Functions equivalent to those of the pulse width forming circuit 10 and the latch timing determination circuits 210 to 240 in the embodiment can be obtained.

【００８９】以上のように、パルス幅形成回路１０を図
１１、図１２に示す第１、第２の変形例のごとく構成
し、またラッチタイミング判定回路２１０〜２４０を図
１３の変形例のごとく構成すれば、上述の第２の実施の
形態と同等の効果を得ながら、回路規模を縮小すること
ができる。As described above, the pulse width forming circuit 10 is configured as in the first and second modified examples shown in FIGS. 11 and 12, and the latch timing determination circuits 210 to 240 are configured as in the modified example in FIG. With this configuration, the circuit scale can be reduced while obtaining the same effects as those of the above-described second embodiment.

【００９０】『第３の実施の形態』： 図１４は本発明の第３の実施の形態のビット位相同期装
置の構成図である。この図１４に示す第３の実施の形態
では、入力データがパラレルデータである場合に本発明
を適用したもので、パラレルデータがｊビットのデータ
で、多相クロックの相数はｎ相で、位相吸収幅はｍビッ
ト幅である。[Third Embodiment] FIG. 14 shows a bit phase synchronization device according to a third embodiment of the present invention.
It is a block diagram of a location. In the third embodiment shown in FIG. 14, in which input data to the present invention in the case of parallel data, in the data of the parallel data j bits, the number of phases of the multiphase clocks is n-phase Where the phase absorption width is m bits wide.

【００９１】このビット位相同期装置は、ビット位相同
期マスタ回路３と、複数のビット位相同期スレーブ回路
７１〜７ｊ−１とを備えている。データ入力端子０１〜
０ｊ−１からそれぞれビット位相同期スレーブ回路７１
〜７ｊ−１のデータ入力端子に入力データが与えられ、
データ入力端子０ｊからはビット位相同期マスタ回路３
のデータ入力端子に入力データが与えられ、ビット位相
同期マスタ回路３からの位相制御信号出力及び面位相制
御信号出力はそれぞれビット位相同期スレーブ回路７１
〜７ｊ−１の位相制御信号入力端子及び面位相制御信号
入力端子に与えられ、ビット位相同期スレーブ回路７１
〜７ｊ−１のデータ出力はそれぞれ外部データ出力端子
８１〜８ｊ−１に出力され、ビット位相同期マスタ回路
３のデータ出力はデータ出力端子８ｊに出力される。This bit phase synchronization device has a bit phase synchronization master circuit 3 and a plurality of bit phase synchronization slave circuits 71 to 7j-1. Data input terminal 01 ~
0j-1 to the bit phase synchronization slave circuit 71
To 7j-1 are provided with input data,
From the data input terminal 0j, the bit phase synchronization master circuit 3
Of the bit phase synchronization master circuit 3 and the phase control signal output from the bit phase synchronization master circuit 3 are respectively supplied to the bit phase synchronization slave circuit 71.
7j-1 to the phase control signal input terminal and the plane phase control signal input terminal,
7j-1 are output to external data output terminals 81 to 8j-1, respectively, and the data output of the bit phase synchronization master circuit 3 is output to a data output terminal 8j.

【００９２】ビット位相同期マスタ回路３は、上述の第
１の実施の形態に係る図１で示した機能構成を有し、図
１のセレクタ制御回路８の制御信号出力をビット位相同
期スレーブ回路７１〜７ｊ−１に分配するようにしたも
のである。ビット位相同期スレーブ回路７１〜７ｊ−１
はそれぞれビット位相同期マスタ回路３のデータ経路の
機能のみを抽出したものである。The bit phase synchronization master circuit 3 has the functional configuration shown in FIG. 1 according to the first embodiment, and outputs the control signal output of the selector control circuit 8 in FIG. ~ 7j-1. Bit phase synchronization slave circuits 71 to 7j-1
Are extracts of only the function of the data path of the bit phase synchronization master circuit 3.

【００９３】ビット位相同期スレーブ回路７１〜７ｊ−
１の構成は、ビット位相同期スレーブ回路７１を例に説
明すると、ビット位相同期マスタ回路３のパルス幅形成
回路を遅延素子７１００に置き換え、ラッチタイミング
判定回路をラッチ回路７１１１〜７１ｎ１に置き換え、
フェーズアライン回路７１１２〜７１ｎ２をデータ１入
力の分だけにし、セレクタ制御回路は省略し、それ以外
の構成はビット位相同期マスタ回路３と同じ構成にして
いる。同じ構成部分として、ｍ入力１出力のセレクタ７
１１４〜７１ｎ４、ｎ入力１出力のセレクタ７１１５を
備えている。その他のビット位相同期スレーブ回路７２
〜７ｊ−１も同様である。Bit phase synchronization slave circuits 71-7j-
1 configuration, the theory of the bit phase locked slave circuit 71 as an example
When light, replacing the pulse width forming circuit of a bit phase synchronization master circuit 3 to the delay element 7100, replacing the latch timing determination circuit in the latch circuit 7111～71N1,
The phase-aligned circuits 7112 to 71n2 are only for data 1 input, the selector control circuit is omitted, and the other configuration is the same as that of the bit phase synchronization master circuit 3. As the same component , a selector 7 of m inputs and 1 output
114～71N4, the selector 7115 of the n inputs and one output are <br/> Bei Ete. Other Bit Phase Synchronization Slave Circuit 72
The same applies to ７7j-1.

【００９４】（動作）： 次に図１４の第３の実施の
形態のビット位相同期装置の動作を説明する。[0094] (Operation): Next will be described the operation of the third embodiment of the bit phase synchronization apparatus of FIG. 14.

【００９５】まず、パラレルデータ入力がデータ入力端
子０１〜０ｊに入力される。このパラレルデータは変化
点の位相がほぼ揃っているものとする。この内、外部デ
ータ入力端子０ｊに入力されたデータをマスタデータと
して、ビット位相同期マスタ回路３によって適正なタイ
ミングでラッチできたデータを選択するように位相選択
制御信号及び面選択制御信号を生成する。これらの信号
はビット位相同期スレーブ回路７１〜７ｊ−１に入力さ
れる。ビット位相同期スレーブ回路７１〜７ｊ−１及び
ビット位相同期マスタ回路３では、位相選択制御信号及
び面選択制御信号によって適正なデータを選択し、デー
タ出力端子８１〜８ｊへ出力する。[0095] or not a, it is input to the parallel data input is de over data input terminal 01~0j. Parallel data of this it is assumed that the phase of the change point is almost complete. Among them, a phase selection control signal and a plane selection control signal are generated such that data input to the external data input terminal 0j is used as master data to select data that can be latched at appropriate timing by the bit phase synchronization master circuit 3. . These signals
Is input to the bit phase synchronization slave circuits 71~7j-1 is
Re that. The bit phase synchronization slave circuits 71 to 7j-1 and the bit phase synchronization master circuit 3 select appropriate data according to the phase selection control signal and the plane selection control signal, and output them to the data output terminals 81 to 8j.

【００９６】（第３の実施の形態の効果）： 以上の
第３の実施の形態の構成、動作によって、多相クロック
との位相関係が未知である入力パラレルデータに対し前
後合わせてｍビットの位相変動を吸収し、適正なタイミ
ングでラッチしたパラレルデータと、それと同期したク
ロックを安定に出力することができる。(Effect of Third Embodiment) By the configuration and operation of the third embodiment described above, input parallel data whose phase relation with the multiphase clock is unknown is m bits before and after. It is possible to absorb the phase fluctuation and stably output the parallel data latched at an appropriate timing and the clock synchronized therewith.

【００９７】（他の実施の形態）： （１）尚、パル
ス幅形成回路及びラッチタイミング判定回路を組み合わ
せたデータラッチタイミング判定回路を、外部にデータ
或いはクロックの位相を可変できる素子を配置し、入力
データと入力クロックのタイミングをその素子によって
手動で調整するような装置においても、適用することが
できる。このような場合は、一般にオシロスコープ等で
入力データと入力クロックをモニタしながら調整すると
いう作業が必要であったが、オシロスコープ等の高価な
測定器を必要とし、更に、信号が高速である場合、モニ
タプローブの負荷によって信号のタイミングが変動して
しまう。(Other Embodiments) (1) A data latch timing determining circuit combining a pulse width forming circuit and a latch timing determining circuit is provided, and an element capable of varying the phase of data or clock is arranged outside. The present invention can also be applied to a device in which the timing of input data and input clock is manually adjusted by the element. In such a case, it is generally necessary to adjust the input data and the input clock while monitoring the input clock with an oscilloscope or the like.However, an expensive measuring instrument such as an oscilloscope is required. The timing of the signal fluctuates depending on the load of the monitor probe.

【００９８】そこで、本発明のデータラッチタイミング
判定回路を用いてタイミング判定結果信号により点灯す
る発光ダイオード等を外部に付けておけば、発光ダイオ
ードの点灯、消灯によりタイミングを調節することが可
能で、更に、モニタプローブを付ける必要がないので、
実際のタイミングで調整を行うことができる。Therefore, if a light emitting diode or the like which is turned on by a timing judgment result signal is externally attached using the data latch timing judgment circuit of the present invention, the timing can be adjusted by turning on and off the light emitting diode. Furthermore, since there is no need to attach a monitor probe,
Adjustment can be performed at actual timing.

【００９９】また、入力データと入力クロックが固定の
位相で入力されるようなインタフェースにおいても、本
発明のデータラッチタイミング判定回路をインタフェー
ス部の回路に挿入するだけで容易にタイミング検証を行
うことができる。In an interface in which input data and an input clock are input at a fixed phase, timing verification can be easily performed simply by inserting the data latch timing determination circuit of the present invention into the interface circuit. it can.

【０１００】（２）また、クロックφ１からクロックφ
１〜φｎの多相クロックの生成は、マルチバイブレータ
回路や、リングオシレータ回路などで容易に実現するこ
とができる。(2) In addition, the clock φ1 to the clock φ
Generation of the multiphase clocks of 1 to φn can be easily realized by a multivibrator circuit, a ring oscillator circuit, or the like.

【０１０１】（３）更に、上述の第１のパルス幅信号、
第２のパルス幅信号のパルス幅は、安定なレベルをラッ
チし得るタイミングのパルス幅であれば良く、絶対的な
幅である必要はない。(3) Further, the first pulse width signal described above,
The pulse width of the second pulse width signal, if the pulse width of the timing capable of latching a stable level rather good, absolute
It does not need to be width .

【０１０２】（４）更にまた、上述のようなビット位相
同期回路は、高速の例えば、１００Ｍｂｉｔ／ｓ以上な
どにおけるデータ伝送を行う伝送装置や交換装置や通信
装置などに適用して効果的である。また、入力データは
ＮＲＺ信号の他、ＲＺ信号でもよい。(4) Furthermore, the above-described bit phase synchronization circuit is effective when applied to a transmission device, a switching device, a communication device, or the like that performs high-speed data transmission at, for example, 100 Mbit / s or more. . The input data may be an RZ signal in addition to the NRZ signal.

【０１０３】[0103]

【発明の効果】以上のように、第１の発明によれば、入
力データとクロックとの相互の位相関係が未知である場
合において、最も適正なタイミングでラッチしたデータ
を安定にビット位相同期をとるビット位相同期回路を実
現することができる。As described above , according to the first aspect, when the mutual phase relationship between the input data and the clock is unknown, the data latched at the most appropriate timing is stabilized. Thus, it is possible to realize a bit phase synchronization circuit that performs bit phase synchronization.

【０１０４】また、第２の発明によれば、パラレルデー
タ伝送における受信側での同期確立を容易に行うことが
でき、装置を小型にするビット位相同期装置を実現する
ことができる。[0104] Further, according to the second invention, it is possible to establish synchronization with your Keru receiving side the parallel data transmission can be easily realized a bit phase synchronization device to reduce the size of the device.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の第１の実施の形態のビット位相同期回
路の基本構成を示すブロック図である。FIG. 1 is a block diagram illustrating a basic configuration of a bit phase synchronization circuit according to a first embodiment of the present invention.

【図２】従来例に係るビット位相同期回路のブロック図
である。FIG. 2 is a block diagram of a bit phase synchronization circuit according to a conventional example.

【図３】第１の実施の形態のｎ相のクロックのタイミン
グチャートである。FIG. 3 is a timing chart of an n-phase clock according to the first embodiment;

【図４】本発明の第２の実施の形態のビット位相同期回
路の機能構成図である。FIG. 4 is a functional configuration diagram of a bit phase synchronization circuit according to a second embodiment of the present invention.

【図５】第２の実施の形態のセレクタ制御回路の構成図
である。FIG. 5 is a configuration diagram of a selector control circuit according to a second embodiment.

【図６】第２の実施の形態のパルス幅形成回路の出力信
号の波形図である。FIG. 6 is a waveform diagram of an output signal of the pulse width forming circuit according to the second embodiment.

【図７】第２の実施の形態のクロックの波形図である。FIG. 7 is a waveform diagram of a clock according to the second embodiment.

【図８】第２の実施の形態のデータ選択決定回路の真理
値を示す図表である。FIG. 8 is a table showing truth values of the data selection determining circuit according to the second embodiment;

【図９】第２の実施の形態のアップダウンカウンタの動
作を示す図表である。FIG. 9 is a chart showing the operation of the up / down counter according to the second embodiment;

【図１０】第２の実施の形態の出力タイミング調整回路
の出力データの説明図である。FIG. 10 is an explanatory diagram of output data of an output timing adjustment circuit according to the second embodiment.

【図１１】図４に示すパルス幅形成回路の第１の変形例
を示す構成図である。FIG. 11 is a configuration diagram showing a first modification of the pulse width formation circuit shown in FIG. 4;

【図１２】図４に示すパルス幅形成回路の第２の変形例
を示す構成図である。FIG. 12 is a configuration diagram showing a second modification of the pulse width forming circuit shown in FIG. 4;

【図１３】図４に示すラッチタイミング判定回路の変形
例を示す構成図である。FIG. 13 is a configuration diagram showing a modification of the latch timing determination circuit shown in FIG. 4;

【図１４】本発明の第３の実施の形態のビット位相同期
装置の構成図である。FIG. 14 shows a bit phase synchronization according to the third embodiment of the present invention.
It is a block diagram of an apparatus .

【符号の説明】[Explanation of symbols]

０…データ入力端子、１…パルス幅形成回路、２１〜２
ｎ…ラッチタイミング判定回路、３１〜３ｎ…フェーズ
アライン回路、４１〜４ｎ…シフトレジスタ回路、５１
〜５ｎ…ｍ：１セレクタ、６…ｎ：１セレクタ、７…リ
セット信号入力端子、８…セレクタ制御回路、９…デー
タ出力端子。0: data input terminal, 1: pulse width forming circuit, 21-2
n: latch timing determination circuit, 31-3n: phase alignment circuit, 41-4n: shift register circuit, 51
... 5n... M: 1 selector, 6... N: 1 selector, 7... Reset signal input terminal, 8.

───────────────────────────────────────────────────── フロントページの続き (72)発明者 太矢 隆士 東京都港区虎ノ門１丁目７番12号 沖電 気工業株式会社内 (56)参考文献 特開 平６−237246（ＪＰ，Ａ) 特開 平４−13325（ＪＰ，Ａ) 特開 昭63−173434（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04L 7/02 H04L 7/00 H04L 25/40 ──────────────────────────────────────────────────続 き Continuation of front page (72) Inventor Takashi Oya 1-7-12 Toranomon, Minato-ku, Tokyo Oki Electric Industry Co., Ltd. (56) References JP-A-6-237246 (JP, A) JP-A-4-13325 (JP, A) JP-A-63-173434 (JP, A) (58) Fields investigated (Int. Cl. ⁷ , DB name) H04L 7/02 H04L 7/00 H04L 25/40

Claims (3)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 入力データと、この入力データのビット
速度と同じ周波数のクロックとのビット位相同期をとる
ビット位相同期回路において、ｎ （ｎは３以上の整数）相のクロックを形成するｎ相ク
ロック形成手段と、 上記入力データから、入力データよりハイレベルのパル
ス幅が狭い第１のパルス幅信号、上記入力データよりロ
ウレベルのパルス幅が狭い第２のパルス幅信号、又は、
上記第１のパルス幅信号と上記第２のパルス幅信号の両
方の信号、のいずれかの信号を形成するデータラッチ用
パルス形成手段と、 上記ｎ相のクロックのそれぞれの位相のクロックを用い
て、上記入力データと、上記データラッチ用パルス形成
手段で形成された上記信号とをラッチし、これらのラッ
チ出力信号の値が一致するか否かを判定してｎ相の一致
判定信号を出力すると共に、上記入力データをラッチし
たラッチ出力データを出力する信号ラッチ判定手段と、 上記ラッチ出力された各クロック位相に対応した上記各
ラッチ出力データを、ｎ相のクロックのいずれかの位相
に乗せ換えて、乗せ換えられたｎ相のデータを出力する
乗せ換え手段と、 上記ｎ相の一致判定信号と、上記乗せ換え手段で使用し
た位相のクロックとを用いて、上記乗せ換え手段で乗せ
換えられたｎ相のデータの内、上記乗せ換え手段で使用
した位相のクロックに同期したいずれかの位相のデータ
を選択出力する位相同期判定出力手段とを備えたことを
特徴とするビット位相同期回路。1. A bit phase synchronization circuit for performing bit phase synchronization between input data and a clock having the same frequency as the bit rate of the input data, wherein an n- phase clock forming an n (n is an integer of 3 or more) clock A clock forming means, and a pulse having a higher level than the input data is obtained from the input data.
First pulse width signal-width is narrow, b from the input data
The pulse width of Ureberu narrow second pulse width signal, or,
The upper Symbol first pulse width signal and the two signals of the second pulse width signal, the data latch pulse forming means for forming either of a signal, using a clock of the respective phase of the n-phase clocks Te, and the upper entry force data, the latches an upper SL signal formed by the data latch pulse forming means, matching to determine whether or not the value of these latch output signal matches the n-phase Outputs the judgment signal and latches the input data.
A signal latch judging means for outputting the latched output data, the respective latch output data corresponding to each clock phase, which is the latch output, n phases of any phase of the clock
Using the transfer means for outputting the transferred n-phase data, the n-phase coincidence determination signal, and the clock having the phase used in the transfer means. And a phase synchronization determination output means for selectively outputting data of any phase synchronized with the clock of the phase used by the transfer means among the transferred n-phase data. Synchronous circuit. 【請求項２】 上記位相同期判定出力手段は、上記乗せ
換え手段の出力であるｎ相のデータをそれぞれ、シフト
レジスタでシフトして、位相変動吸収用にｍ（ｍは２以
上の整数）相に移相し、それらの中から選択出力するこ
とを特徴とする請求項１記載のビット位相同期回路。Wherein said phase synchronization determination output means, respectively n phase data which is the output of the resynchronization means, and shifted in shift register, m for the phase fluctuation absorber (m is an integer of 2 or more) shifting the phase Soshi, bit phase synchronizing circuit according to claim 1, wherein the benzalkonium <br/> select output from them. 【請求項３】 パラレルデータに対するビット位相同期
をとるためのマスタ用ビット位相同期回路とスレーブ用
ビット位相同期回路とを備えるビット位相同期装置であ
って、 上記マスタ用ビット位相同期回路は、上記パラレルデー
タの内のいずれか１つのデータに対して請求項１又は２
記載の構成のビット位相同期回路を使用してビット位相
同期をとると共に、上記スレーブ用ビット位相同期回路
用に、ｎ相クロックと、これらのｎ相の内のいずれかの
位相のクロックに同期した位相のデータを選択制御する
ための選択制御信号とを出力する構成であり、 上記スレーブ用ビット位相同期回路は、 上記パラレルデータの内の、上記マスタ用ビット位相同
期回路が処理する１つのデータを除く他のデータに対す
るビット位相同期をとるものであって、 上記ｎ相のクロックのそれぞれの位相のクロックを用い
て、入力されたデータをラッチ出力するスレーブ用信号
ラッチ手段と、 上記ラッチ出力された各クロック位相に対応した上記各
ラッチ出力データを、上記ｎ相のクロックのいずれかの
位相に乗せ換えて、乗せ換えられたｎ相のデータを出力
するスレーブ用乗せ換え手段と、 上記スレーブ用乗せ換え手段で使用した位相のクロック
を用いて、上記スレーブ用乗せ換え手段で乗せ換えられ
たｎ相のデータの内、上記スレーブ用乗せ換え手段で使
用した位相のクロックに同期したいずれかの位相のデー
タを上記マスタ用ビット位相同期回路からの選択制御信
号によって選択出力するスレーブ用位相同期判定出力手
段とを備えてビット位相同期をとる構成であることを特
徴とするビット位相同期装置。3. A bit phase synchronizing device comprising a master bit phase synchronizing circuit for synchronizing bit phase with parallel data and a slave bit phase synchronizing circuit, wherein the master bit phase synchronizing circuit comprises 3. The method according to claim 1, wherein the data is any one of the data.
The bit phase synchronization circuit having the configuration described was used to synchronize the bit phase, and for the slave bit phase synchronization circuit, synchronized with an n-phase clock and a clock of any one of these n phases. And a selection control signal for selectively controlling phase data. The slave bit phase synchronizing circuit outputs the master bit phase of the parallel data.
And a bit signal for synchronizing bit phases with respect to other data except one data to be processed by the synchronization circuit, and using the clocks of the respective phases of the n-phase clocks, latching and outputting input data. and latch means, the respective latch output data corresponding to each clock phase, which is the latch output, instead put on any of the phases of the n-phase clocks, slave for outputting data were replaced put n phase Transfer means, and using the clock of the phase used in the slave transfer means, of the n-phase data transferred by the slave transfer means, of the phase used in the slave transfer means. A slave position that selects and outputs any phase data synchronized with the clock by a selection control signal from the master bit phase synchronization circuit. Bit phase synchronization apparatus characterized by comprising a synchronization decision output unit is configured to synchronize bit phase.