JPH0974343A - 電流制限回路 - Google Patents
電流制限回路Info
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- JPH0974343A JPH0974343A JP22827895A JP22827895A JPH0974343A JP H0974343 A JPH0974343 A JP H0974343A JP 22827895 A JP22827895 A JP 22827895A JP 22827895 A JP22827895 A JP 22827895A JP H0974343 A JPH0974343 A JP H0974343A
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- current
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Abstract
(57)【要約】
【課題】 製造ばらつきや温度変化などの影響を受ける
ことなく負荷電流を制御できる電流制限回路を実現す
る。 【解決手段】 ＣＰＵ１は、一定周期のタイミング信号
ＣＬＫを出力し、また基準電圧ＶE を生成する。Ｄフリ
ップフロップ２は、コンパレータ３の出力によりリセッ
トされると、出力Ｑを「Ｌ」にする。また、Ｄフリップ
フロップ２は、タイミング信号ＣＬＫの立上りエッジを
検出すると、出力Ｑを「Ｈ」にする。トランジスタＴＲ
は、出力Ｑが「Ｌ」のときにオフ状態となり、出力Ｑが
「Ｈ」のときにオン状態となる。コンパレータ３は、負
荷電流Ｉに基づいて決まるオペアンプ５１の出力と基準
電圧ＶE とを比較し、負荷電流Ｉが予め設定した上限値
を越えるとＤフリップフロップ２をリセットする。
ことなく負荷電流を制御できる電流制限回路を実現す
る。 【解決手段】 ＣＰＵ１は、一定周期のタイミング信号
ＣＬＫを出力し、また基準電圧ＶE を生成する。Ｄフリ
ップフロップ２は、コンパレータ３の出力によりリセッ
トされると、出力Ｑを「Ｌ」にする。また、Ｄフリップ
フロップ２は、タイミング信号ＣＬＫの立上りエッジを
検出すると、出力Ｑを「Ｈ」にする。トランジスタＴＲ
は、出力Ｑが「Ｌ」のときにオフ状態となり、出力Ｑが
「Ｈ」のときにオン状態となる。コンパレータ３は、負
荷電流Ｉに基づいて決まるオペアンプ５１の出力と基準
電圧ＶE とを比較し、負荷電流Ｉが予め設定した上限値
を越えるとＤフリップフロップ２をリセットする。
Description
【０００１】
【産業上の利用分野】本発明は、負荷電流の平均値のば
らつきが少なく、精度の良い電力制御が行える電流制限
回路に関する。
らつきが少なく、精度の良い電力制御が行える電流制限
回路に関する。
【０００２】
【従来の技術】パワーデバイス等のスイッチング素子を
オン／オフ制御することによって負荷に流れる電流を制
御する回路は従来から知られている。このような電流制
限回路では、通常、スイッチング素子をオン状態とする
時間とオフ状態とする時間の比率を適当に設定すること
により、負荷電流の平均値が所望の値となるように制御
している。
オン／オフ制御することによって負荷に流れる電流を制
御する回路は従来から知られている。このような電流制
限回路では、通常、スイッチング素子をオン状態とする
時間とオフ状態とする時間の比率を適当に設定すること
により、負荷電流の平均値が所望の値となるように制御
している。
【０００３】図６は、従来の電流制限回路の回路図であ
る。同図において、トランジスタＴＲは、電力制御に用
いられるスイッチング素子であり、ＡＮＤゲート５４の
出力に応じてオン／オフ状態が制御される。
る。同図において、トランジスタＴＲは、電力制御に用
いられるスイッチング素子であり、ＡＮＤゲート５４の
出力に応じてオン／オフ状態が制御される。
【０００４】トランジスタＴＲのエミッタ側には、負荷
抵抗Ｒ１、コイルＬ、電流値検出用シャント抵抗Ｒ２、
およびフライホイール用ダイオードＤが接続されてい
る。トランジスタＴＲをオン状態にすると、負荷抵抗Ｒ
１、コイルＬ（これらの２つで「負荷」という）に負荷
電流Ｉが流れる。この負荷電流Ｉは、電流値検出用シャ
ント抵抗Ｒ２を流れ、その両端に電圧が発生する。この
電圧は、オペアンプ５１よりなる増幅回路で増幅され
る。オペアンプ５１の出力は、コンパレータ５２の非反
転端子へ入力される。コンパレータ５２の反転入力端子
には、検出基準電圧ＶE が設定されている。
抵抗Ｒ１、コイルＬ、電流値検出用シャント抵抗Ｒ２、
およびフライホイール用ダイオードＤが接続されてい
る。トランジスタＴＲをオン状態にすると、負荷抵抗Ｒ
１、コイルＬ（これらの２つで「負荷」という）に負荷
電流Ｉが流れる。この負荷電流Ｉは、電流値検出用シャ
ント抵抗Ｒ２を流れ、その両端に電圧が発生する。この
電圧は、オペアンプ５１よりなる増幅回路で増幅され
る。オペアンプ５１の出力は、コンパレータ５２の非反
転端子へ入力される。コンパレータ５２の反転入力端子
には、検出基準電圧ＶE が設定されている。
【０００５】検出基準電圧ＶE は、抵抗Ｒ３およびＲ４
を用いて、負荷電流Ｉが予め設定した上限値となったと
きのオペアンプ５１の出力電圧と同じ値になるように設
定する。
を用いて、負荷電流Ｉが予め設定した上限値となったと
きのオペアンプ５１の出力電圧と同じ値になるように設
定する。
【０００６】オペアンプ５１の出力電圧が検出基準電圧
ＶE を越えると、すなわち負荷電流Ｉが予め設定した上
限値を越えると、コンパレータ５２の出力は「Ｈ」状態
となる。このコンパレータ５２の出力の変化により、ワ
ンショットタイマＩＣ５３の入力端子Ａに立上りエッジ
が入力される。
ＶE を越えると、すなわち負荷電流Ｉが予め設定した上
限値を越えると、コンパレータ５２の出力は「Ｈ」状態
となる。このコンパレータ５２の出力の変化により、ワ
ンショットタイマＩＣ５３の入力端子Ａに立上りエッジ
が入力される。
【０００７】ワンショットタイマＩＣ５３は、入力端子
Ａで立上りエッジを受信した時点から時間Ｔの間、その
出力（Ｑの反転出力）を「Ｌ」状態にする。この時間Ｔ
（出力パルス幅）は、ワンショットタイマＩＣ５３に対
して設けられる外付け抵抗Ｒ５と外付けコンデンサＣの
値の積によって決定する。
Ａで立上りエッジを受信した時点から時間Ｔの間、その
出力（Ｑの反転出力）を「Ｌ」状態にする。この時間Ｔ
（出力パルス幅）は、ワンショットタイマＩＣ５３に対
して設けられる外付け抵抗Ｒ５と外付けコンデンサＣの
値の積によって決定する。
【０００８】ここで、外付け抵抗Ｒ５の抵抗値を２００
ｋΩ、外付けコンデンサＣの容量を０．００１μＦとす
ると、パルス幅Ｔは以下の式（１）によって求まり、２
００μｓとなる。
ｋΩ、外付けコンデンサＣの容量を０．００１μＦとす
ると、パルス幅Ｔは以下の式（１）によって求まり、２
００μｓとなる。
【０００９】 Ｔ＝Ｃ×Ｒ＝０．００１（μＦ）×２００（ｋΩ）・・・（１） ワンショットタイマＩＣ５３の出力は、アンドゲート５
４の一方の入力端子に入力される。また、アンドゲート
５４の他方の入力端子には、外部よりドライブ信号が入
力している。このドライブ信号は、負荷に電流を流すと
きには「Ｈ」状態である。
４の一方の入力端子に入力される。また、アンドゲート
５４の他方の入力端子には、外部よりドライブ信号が入
力している。このドライブ信号は、負荷に電流を流すと
きには「Ｈ」状態である。
【００１０】ワンショットタイマＩＣ５３が「Ｌ」を出
力している期間は、アンドゲート５４の出力も「Ｌ」状
態となり、トランジスタＴＲはオフ状態となる。このた
め、負荷電流Ｉが上限値を越えると、その後２００μｓ
の間、トランジスタＴＲは強制的にオフ状態にされる。
力している期間は、アンドゲート５４の出力も「Ｌ」状
態となり、トランジスタＴＲはオフ状態となる。このた
め、負荷電流Ｉが上限値を越えると、その後２００μｓ
の間、トランジスタＴＲは強制的にオフ状態にされる。
【００１１】トランジスタＴＲをオフ状態とすると、負
荷電流は、フライホイール用ダイオードＤを介して流れ
る電流のみとなるので、徐々に減少してゆく。そして、
２００μｓが経過すると、ワンショットタイマＩＣ５３
の出力が「Ｈ」状態に戻るので、トランジスタＴＲはオ
ン状態となり、負荷電流は上昇する。このようなトラン
ジスタＴＲのオン／オフ状態を繰り返すことにより、負
荷電流の平均値を制御する。
荷電流は、フライホイール用ダイオードＤを介して流れ
る電流のみとなるので、徐々に減少してゆく。そして、
２００μｓが経過すると、ワンショットタイマＩＣ５３
の出力が「Ｈ」状態に戻るので、トランジスタＴＲはオ
ン状態となり、負荷電流は上昇する。このようなトラン
ジスタＴＲのオン／オフ状態を繰り返すことにより、負
荷電流の平均値を制御する。
【００１２】このように、従来の電流制限回路では、負
荷電流Ｉが上限値を越えたことを検出すると、外付け抵
抗Ｒ５と外付けコンデンサＣの値の積によって決定され
る時間Ｔの間だけトランジスタＴＲがオフ状態にされ、
時間Ｔが経過した後は再び負荷電流値が上限値を越える
までトランジスタＴＲはオン状態にされる。そして、こ
の制御を繰り返すことにより、負荷電流の平均値が一定
になるように制御している。
荷電流Ｉが上限値を越えたことを検出すると、外付け抵
抗Ｒ５と外付けコンデンサＣの値の積によって決定され
る時間Ｔの間だけトランジスタＴＲがオフ状態にされ、
時間Ｔが経過した後は再び負荷電流値が上限値を越える
までトランジスタＴＲはオン状態にされる。そして、こ
の制御を繰り返すことにより、負荷電流の平均値が一定
になるように制御している。
【００１３】
【発明が解決しようとする課題】上述のように、従来の
電流制限回路では、外付け抵抗Ｒ５および外付けコンデ
ンサＣを用いてトランジスタＴＲをオフ状態とする時間
Ｔを決めていた。ところが、通常、抵抗値やコンデンサ
容量は、製造ばらつきのため素子（ロット）によってば
らつきがある。さらに、コンデンサ容量は、温度による
変動が比較的大きい。このため、ワンショットタイマＩ
Ｃ５３の出力パルス幅である時間Ｔは、素子あるいは温
度によって変動してしまう。この結果、トランジスタＴ
Ｒのオフ時間が変動するので負荷電流の平均値がばらつ
いてしまうという問題があった。
電流制限回路では、外付け抵抗Ｒ５および外付けコンデ
ンサＣを用いてトランジスタＴＲをオフ状態とする時間
Ｔを決めていた。ところが、通常、抵抗値やコンデンサ
容量は、製造ばらつきのため素子（ロット）によってば
らつきがある。さらに、コンデンサ容量は、温度による
変動が比較的大きい。このため、ワンショットタイマＩ
Ｃ５３の出力パルス幅である時間Ｔは、素子あるいは温
度によって変動してしまう。この結果、トランジスタＴ
Ｒのオフ時間が変動するので負荷電流の平均値がばらつ
いてしまうという問題があった。
【００１４】たとえば、外付け抵抗Ｒ５の抵抗値の製造
ばらつきを±５％、外付けコンデンサＣの容量の製造ば
らつきを±１０％、外付けコンデンサＣの温度特性によ
る容量変動を＋５％〜−１０％とすると、上記した時間
Ｔ＝２００μｓの場合を例にすると、ワンショットタイ
マＩＣ５７の「Ｌ」出力パルス幅の最小値Ｔ(MIN) 、最
大値Ｔ(MAX) は、次式の通り算出される。 Ｔ(MIN) ＝２００（ｋΩ）×０．９５×０．００１（μＦ）×０．９×０．９ ≒１５４（μｓ） Ｔ(MAX) ＝２００（ｋΩ）×１．０５×０．００１（μＦ）×１．１×１．０５ ≒２２０（μｓ） このように、ワンショットタイマＩＣ５７の出力パルス
幅は、１５４〜２２０μｓの範囲でばらつくことにな
る。
ばらつきを±５％、外付けコンデンサＣの容量の製造ば
らつきを±１０％、外付けコンデンサＣの温度特性によ
る容量変動を＋５％〜−１０％とすると、上記した時間
Ｔ＝２００μｓの場合を例にすると、ワンショットタイ
マＩＣ５７の「Ｌ」出力パルス幅の最小値Ｔ(MIN) 、最
大値Ｔ(MAX) は、次式の通り算出される。 Ｔ(MIN) ＝２００（ｋΩ）×０．９５×０．００１（μＦ）×０．９×０．９ ≒１５４（μｓ） Ｔ(MAX) ＝２００（ｋΩ）×１．０５×０．００１（μＦ）×１．１×１．０５ ≒２２０（μｓ） このように、ワンショットタイマＩＣ５７の出力パルス
幅は、１５４〜２２０μｓの範囲でばらつくことにな
る。
【００１５】図７は、従来の電流制限回路による負荷電
流の波形図である。同図において、縦軸は負荷電流値Ｉ
であり、横軸は時間ｔを表す。同図左側はパルス幅が最
小になった場合（Ｔ(MIN) ）の負荷電流の波形を表し、
同図右側はパルス幅が最大になった場合（Ｔ(MAX) ）の
負荷電流の波形を示す。なお、負荷電流Ｉの増減の割合
（負荷電流波形の傾き）は、負荷（負荷抵抗Ｒ１および
コイルＬ）によって決まる。
流の波形図である。同図において、縦軸は負荷電流値Ｉ
であり、横軸は時間ｔを表す。同図左側はパルス幅が最
小になった場合（Ｔ(MIN) ）の負荷電流の波形を表し、
同図右側はパルス幅が最大になった場合（Ｔ(MAX) ）の
負荷電流の波形を示す。なお、負荷電流Ｉの増減の割合
（負荷電流波形の傾き）は、負荷（負荷抵抗Ｒ１および
コイルＬ）によって決まる。
【００１６】電流制限レベル（上限値）は、予め設定し
た固定値である。したがって、トランジスタＴＲがオフ
状態となる時間が長くなると、負荷電流が減少する時間
が長くなるので、負荷電流の平均値は小さくなる。図７
においては、ワンショットタイマＩＣ５７の出力パルス
幅が最小になった場合の平均電流値Ａ1 が、出力パルス
幅が最大になった場合の平均電流値Ａ2 よりも大きくな
っていることを示している。
た固定値である。したがって、トランジスタＴＲがオフ
状態となる時間が長くなると、負荷電流が減少する時間
が長くなるので、負荷電流の平均値は小さくなる。図７
においては、ワンショットタイマＩＣ５７の出力パルス
幅が最小になった場合の平均電流値Ａ1 が、出力パルス
幅が最大になった場合の平均電流値Ａ2 よりも大きくな
っていることを示している。
【００１７】このように、従来の電流制限回路では、パ
ワートランジスタのオフ制御時間にばらつきが生じるこ
とより、負荷電流Ｉの平均電流値が変動し、精度の良い
電力制御が行えないという問題があった。
ワートランジスタのオフ制御時間にばらつきが生じるこ
とより、負荷電流Ｉの平均電流値が変動し、精度の良い
電力制御が行えないという問題があった。
【００１８】本発明は、上記課題を解決するものであ
り、製造ばらつきや温度変化などの影響を受けることな
く負荷電流を制御できる電流制限回路を実現することを
目的とする。
り、製造ばらつきや温度変化などの影響を受けることな
く負荷電流を制御できる電流制限回路を実現することを
目的とする。
【００１９】
【課題を解決するための手段】本発明の電流制限回路
は、スイッチング素子をオン／オフ制御して負荷電流を
制限する構成を前提とし、以下の手段を有する。検出手
段は、負荷電流を検出する。比較手段は、検出手段の検
出結果と予め設定した負荷電流の上限値とを比較する。
オフ制御手段は、比較手段により負荷電流が上記上限値
を越えたことが検出されると、上記スイッチング素子を
オフ状態にする。オン制御手段は、所定の周期で上記ス
イッチング素子をオン状態にする。
は、スイッチング素子をオン／オフ制御して負荷電流を
制限する構成を前提とし、以下の手段を有する。検出手
段は、負荷電流を検出する。比較手段は、検出手段の検
出結果と予め設定した負荷電流の上限値とを比較する。
オフ制御手段は、比較手段により負荷電流が上記上限値
を越えたことが検出されると、上記スイッチング素子を
オフ状態にする。オン制御手段は、所定の周期で上記ス
イッチング素子をオン状態にする。
【００２０】上記オン制御手段は、たとえば、ＣＰＵが
生成する所定周期のタイミング信号を用いて上記スイッ
チング素子をオン制御する。また、上記上限値は、たと
えばＣＰＵが生成する値を用いる。
生成する所定周期のタイミング信号を用いて上記スイッ
チング素子をオン制御する。また、上記上限値は、たと
えばＣＰＵが生成する値を用いる。
【００２１】
【作用】負荷電流が予め設定した上限値を越えると、オ
フ制御手段がスイッチング素子をオフ状態にする。この
ことにより、負荷電流は減少してゆく。一方、オン制御
手段が上記スイッチング素子をオン状態にすると、負荷
電流は増加してゆく。ここで、上記オン制御手段は、所
定間隔ごとにスイッチング手段をオン状態にするので、
スイッチング素子は、負荷電流が予め設定した上限値を
越えてから所定時間だけオフ状態にされた後に再びオン
状態にされる。負荷電流の平均値は、スイッチング素子
をオフ状態とする時間に依存する。したがって、負荷電
流の平均値は、オン制御手段が一定周期毎に上記スイッ
チング素子をオン状態にすることにより一定の値にな
る。
フ制御手段がスイッチング素子をオフ状態にする。この
ことにより、負荷電流は減少してゆく。一方、オン制御
手段が上記スイッチング素子をオン状態にすると、負荷
電流は増加してゆく。ここで、上記オン制御手段は、所
定間隔ごとにスイッチング手段をオン状態にするので、
スイッチング素子は、負荷電流が予め設定した上限値を
越えてから所定時間だけオフ状態にされた後に再びオン
状態にされる。負荷電流の平均値は、スイッチング素子
をオフ状態とする時間に依存する。したがって、負荷電
流の平均値は、オン制御手段が一定周期毎に上記スイッ
チング素子をオン状態にすることにより一定の値にな
る。
【００２２】
【実施例】以下、図面を参照しながら、本発明の実施例
について説明する。図１は、本発明の電流制限回路の一
実施例の回路図である。同図において、図６で用いた符
号と同一の符号を付してあるものは、同じものを示す。
について説明する。図１は、本発明の電流制限回路の一
実施例の回路図である。同図において、図６で用いた符
号と同一の符号を付してあるものは、同じものを示す。
【００２３】図１において、アンドゲート５４の出力に
よりトランジスタＴＲをオン／オフ制御する構成、およ
び、電流値検出用シャント抵抗Ｒ２の両端に発生する電
圧をを用いて負荷電流値を検出する構成については、図
６に示した従来の電流制限回路と同様であり、説明は省
略する。
よりトランジスタＴＲをオン／オフ制御する構成、およ
び、電流値検出用シャント抵抗Ｒ２の両端に発生する電
圧をを用いて負荷電流値を検出する構成については、図
６に示した従来の電流制限回路と同様であり、説明は省
略する。
【００２４】ＣＰＵ１は、所定周期のタイミング信号Ｃ
ＬＫを出力する。このタイミング信号ＣＬＫの周波数は
５ｋHzである。すなわち、タイミング信号ＣＬＫの周期
は２００μｓである。また、ＣＰＵ１は、検出基準電圧
ＶE を生成する。この検出基準電圧ＶE は、負荷電流Ｉ
が予め決めてある上限値になったときのオペアンプ５１
の出力電圧である。検出基準電圧ＶE は、外部の検査装
置等との通信によって調整することができる。なお、Ｃ
ＰＵ１は、たとえば、本実施例の電流制限回路により電
力制御される装置全体の動作を制御するために用いられ
ている中央処理装置である。
ＬＫを出力する。このタイミング信号ＣＬＫの周波数は
５ｋHzである。すなわち、タイミング信号ＣＬＫの周期
は２００μｓである。また、ＣＰＵ１は、検出基準電圧
ＶE を生成する。この検出基準電圧ＶE は、負荷電流Ｉ
が予め決めてある上限値になったときのオペアンプ５１
の出力電圧である。検出基準電圧ＶE は、外部の検査装
置等との通信によって調整することができる。なお、Ｃ
ＰＵ１は、たとえば、本実施例の電流制限回路により電
力制御される装置全体の動作を制御するために用いられ
ている中央処理装置である。
【００２５】Ｄフリップフロップ（Ｄ−ＦＦ）２のＣＫ
端子には、上記タイミング信号ＣＬＫが入力される。ま
た、そのＤ端子には、制御電源Ｅによって常に「Ｈ」状
態が入力されている。さらに、Ｄ−ＦＦ２のＣＬＲ端子
には、コンパレータ３の出力が入力されている。
端子には、上記タイミング信号ＣＬＫが入力される。ま
た、そのＤ端子には、制御電源Ｅによって常に「Ｈ」状
態が入力されている。さらに、Ｄ−ＦＦ２のＣＬＲ端子
には、コンパレータ３の出力が入力されている。
【００２６】コンパレータ３は、その反転入力端子にオ
ペアンプ５１の出力が入力され、非反転入力端子にはＣ
ＰＵ１によって生成される検出基準電圧ＶE が入力され
ている。そして、オペアンプ５１の出力値が検出基準電
圧ＶE の値より大きいとき、コンパレータ３は「Ｌ」を
出力する。
ペアンプ５１の出力が入力され、非反転入力端子にはＣ
ＰＵ１によって生成される検出基準電圧ＶE が入力され
ている。そして、オペアンプ５１の出力値が検出基準電
圧ＶE の値より大きいとき、コンパレータ３は「Ｌ」を
出力する。
【００２７】次に、上記構成の電流制限回路の動作を説
明する。負荷電流Ｉが予め設定してある上限値よりも小
さいときは、オペアンプ５１の出力電圧が検出基準電圧
ＶE よりも低いので、コンパレータ３の出力は「Ｈ」で
ある。このとき、Ｄ−ＦＦ２の出力Ｑが「Ｈ」であると
すると、トランジスタＴＲはオン状態であり、負荷電流
Ｉは徐々に大きくなっていく。ここで、トランジスタＴ
Ｒがオン状態のときに負荷電流Ｉが上昇していく割合
は、負荷（抵抗Ｒ１およびコイルＬ）の時定数によって
決まる。
明する。負荷電流Ｉが予め設定してある上限値よりも小
さいときは、オペアンプ５１の出力電圧が検出基準電圧
ＶE よりも低いので、コンパレータ３の出力は「Ｈ」で
ある。このとき、Ｄ−ＦＦ２の出力Ｑが「Ｈ」であると
すると、トランジスタＴＲはオン状態であり、負荷電流
Ｉは徐々に大きくなっていく。ここで、トランジスタＴ
Ｒがオン状態のときに負荷電流Ｉが上昇していく割合
は、負荷（抵抗Ｒ１およびコイルＬ）の時定数によって
決まる。
【００２８】負荷電流Ｉが上昇し、予め設定してある上
限値を越えると、オペアンプ５１の出力電圧が検出基準
電圧ＶE よりも高くなり、コンパレータ３の出力は
「Ｌ」となる。コンパレータ３の出力が「Ｌ」となる
と、Ｄ−ＦＦ２はリセットされ、出力Ｑは「Ｌ」状態に
なる。出力Ｑが「Ｌ」となると、アンドゲート５４の出
力も「Ｌ」となるので、トランジスタＴＲはオフ状態と
なる。このことにより、負荷電流Ｉは徐々に減少してゆ
く。ここで、トランジスタＴＲがオフ状態のときに負荷
電流Ｉが減少していく割合は、負荷の時定数によって決
まる。このように、負荷電流Ｉが予め設定してある上限
値を越えると、トランジスタＴＲを強制的にオフ状態に
してその電流値を小さくする。
限値を越えると、オペアンプ５１の出力電圧が検出基準
電圧ＶE よりも高くなり、コンパレータ３の出力は
「Ｌ」となる。コンパレータ３の出力が「Ｌ」となる
と、Ｄ−ＦＦ２はリセットされ、出力Ｑは「Ｌ」状態に
なる。出力Ｑが「Ｌ」となると、アンドゲート５４の出
力も「Ｌ」となるので、トランジスタＴＲはオフ状態と
なる。このことにより、負荷電流Ｉは徐々に減少してゆ
く。ここで、トランジスタＴＲがオフ状態のときに負荷
電流Ｉが減少していく割合は、負荷の時定数によって決
まる。このように、負荷電流Ｉが予め設定してある上限
値を越えると、トランジスタＴＲを強制的にオフ状態に
してその電流値を小さくする。
【００２９】負荷電流Ｉが減少し、予め設定してある上
限値よりも小さくなると、オペアンプ５１の出力電圧が
検出基準電圧ＶE よりも低くなるので、コンパレータ３
の出力が「Ｈ」に戻り、Ｄ−ＦＦ２のリセット状態は解
除されるが、Ｄ−ＦＦ２はその出力状態を保持するの
で、出力Ｑは「Ｌ」のままである。
限値よりも小さくなると、オペアンプ５１の出力電圧が
検出基準電圧ＶE よりも低くなるので、コンパレータ３
の出力が「Ｈ」に戻り、Ｄ−ＦＦ２のリセット状態は解
除されるが、Ｄ−ＦＦ２はその出力状態を保持するの
で、出力Ｑは「Ｌ」のままである。
【００３０】一方、Ｄ−ＦＦ２のＣＫ端子にはタイミン
グ信号ＣＬＫが入力されている。そして、Ｄ−ＦＦ２
は、Ｄ−ＦＦ２のリセット状態が解除された後にタイミ
ング信号ＣＬＫの立上りエッジを受信すると、その出力
Ｑを「Ｈ」とする。このことにより、トランジスタＴＲ
がオン状態となり、負荷電流Ｉが上昇しはじめる。
グ信号ＣＬＫが入力されている。そして、Ｄ−ＦＦ２
は、Ｄ−ＦＦ２のリセット状態が解除された後にタイミ
ング信号ＣＬＫの立上りエッジを受信すると、その出力
Ｑを「Ｈ」とする。このことにより、トランジスタＴＲ
がオン状態となり、負荷電流Ｉが上昇しはじめる。
【００３１】このように、負荷電流Ｉが上限値を越えた
ことを検出するとトランジスタＴＲをオフ状態にし、所
定周期のタイミング信号ＣＬＫに従ってトランジスタＴ
Ｒをオン状態にする動作を繰り返し、負荷電流Ｉの平均
値が所望の値となるように制御する。
ことを検出するとトランジスタＴＲをオフ状態にし、所
定周期のタイミング信号ＣＬＫに従ってトランジスタＴ
Ｒをオン状態にする動作を繰り返し、負荷電流Ｉの平均
値が所望の値となるように制御する。
【００３２】図２は、本実施例の電流制限回路の動作タ
イミングチャートである。同図(a)は負荷電流Ｉの波
形、(b) はトランジスタＴＲのオン／オフ状態、(c) は
Ｄ−ＦＦ２の出力Ｑ、(d)はタイミング信号ＣＬＫを示
す。
イミングチャートである。同図(a)は負荷電流Ｉの波
形、(b) はトランジスタＴＲのオン／オフ状態、(c) は
Ｄ−ＦＦ２の出力Ｑ、(d)はタイミング信号ＣＬＫを示
す。
【００３３】負荷電流が電流制限レベルを越えるタイミ
ングとタイミング信号ＣＬＫとは非同期なので、初期状
態では、同図に示すように、トランジスタＴＲがオフ状
態となる時間が短くなることもある。その後は、負荷電
流Ｉが増減する周期は、タイミング信号ＣＬＫにより一
定（２００μｓ）に保たれる。すなわち、タイミング信
号ＣＬＫの立上りエッジによってトランジスタＴＲをオ
ン状態にして負荷電流Ｉを増加させ、負荷電流Ｉが電流
制限レベルをこえるとトランジスタＴＲを強制的にオフ
状態にしてその負荷電流Ｉを減少させながら次のタイミ
ング信号ＣＬＫの立上りエッジを待つという動作を所定
周期で繰り返す。
ングとタイミング信号ＣＬＫとは非同期なので、初期状
態では、同図に示すように、トランジスタＴＲがオフ状
態となる時間が短くなることもある。その後は、負荷電
流Ｉが増減する周期は、タイミング信号ＣＬＫにより一
定（２００μｓ）に保たれる。すなわち、タイミング信
号ＣＬＫの立上りエッジによってトランジスタＴＲをオ
ン状態にして負荷電流Ｉを増加させ、負荷電流Ｉが電流
制限レベルをこえるとトランジスタＴＲを強制的にオフ
状態にしてその負荷電流Ｉを減少させながら次のタイミ
ング信号ＣＬＫの立上りエッジを待つという動作を所定
周期で繰り返す。
【００３４】ところで、負荷電流の上限値（電流制限レ
ベル）は、予め決められた固定値である。また、トラン
ジスタＴＲをオン／オフ制御することによって負荷電流
Ｉが増加・減少する割合は、負荷の時定数によって決ま
る。さらに、トランジスタＴＲをオン状態にする時間と
オフ状態にする時間は、上記２つの条件の下では、タイ
ミング信号ＣＬＫの周期によって決まる。このため、負
荷電流Ｉの平均値は、タイミング信号ＣＬＫの周期が固
定であれば、一定の値となる。
ベル）は、予め決められた固定値である。また、トラン
ジスタＴＲをオン／オフ制御することによって負荷電流
Ｉが増加・減少する割合は、負荷の時定数によって決ま
る。さらに、トランジスタＴＲをオン状態にする時間と
オフ状態にする時間は、上記２つの条件の下では、タイ
ミング信号ＣＬＫの周期によって決まる。このため、負
荷電流Ｉの平均値は、タイミング信号ＣＬＫの周期が固
定であれば、一定の値となる。
【００３５】タイミング信号ＣＬＫは、上記実施例の場
合、ＣＰＵ１で生成している。すなわち、温度依存のあ
る部品等を用いることなく生成している。このため、素
子のばらつきや温度に影響されることなくトランジスタ
ＴＲがオン／オフ状態を制御することができ、負荷電流
Ｉの平均値のばらつきを非常に小さくできる。なお、上
記実施例においては、タイミング信号ＣＬＫの周波数を
５ｋHzとして説明したが、これに限るものではない。
合、ＣＰＵ１で生成している。すなわち、温度依存のあ
る部品等を用いることなく生成している。このため、素
子のばらつきや温度に影響されることなくトランジスタ
ＴＲがオン／オフ状態を制御することができ、負荷電流
Ｉの平均値のばらつきを非常に小さくできる。なお、上
記実施例においては、タイミング信号ＣＬＫの周波数を
５ｋHzとして説明したが、これに限るものではない。
【００３６】図３(a) は、タイミング信号ＣＬＫの周波
数（トランジスタＴＲをスイッチングする周波数ｆ）と
負荷電流Ｉの変動幅の関係を示し、図３(b) は、タイミ
ング信号ＣＬＫの周波数と負荷電流Ｉの平均値の関係を
示す。
数（トランジスタＴＲをスイッチングする周波数ｆ）と
負荷電流Ｉの変動幅の関係を示し、図３(b) は、タイミ
ング信号ＣＬＫの周波数と負荷電流Ｉの平均値の関係を
示す。
【００３７】周波数ｆを高くするほど負荷電流Ｉの変動
幅が小さくなり、また、その平均値が電流制限レベルに
近づく。ところが、周波数ｆを高くすると、トランジス
タＴＲがより高速でスイッチングするので、電力損失が
増加してしまう。従って、タイミング信号ＣＬＫの周波
数は、これらの要因を考慮して適切に設定する。
幅が小さくなり、また、その平均値が電流制限レベルに
近づく。ところが、周波数ｆを高くすると、トランジス
タＴＲがより高速でスイッチングするので、電力損失が
増加してしまう。従って、タイミング信号ＣＬＫの周波
数は、これらの要因を考慮して適切に設定する。
【００３８】なお、上記実施例では、ＣＰＵ１がタイミ
ング信号ＣＬＫを生成しているが、この構成に限定され
るものではなく、所定周期の信号を生成するものであれ
ばよい。たとえば、水晶発振器やカウンタを用いて構成
してもよい。また、上記実施例では、Ｄフリップフロッ
プを用いてトランジスタＴＲのオン／オフ状態を保持し
ているが、他の構成であってもよい。
ング信号ＣＬＫを生成しているが、この構成に限定され
るものではなく、所定周期の信号を生成するものであれ
ばよい。たとえば、水晶発振器やカウンタを用いて構成
してもよい。また、上記実施例では、Ｄフリップフロッ
プを用いてトランジスタＴＲのオン／オフ状態を保持し
ているが、他の構成であってもよい。
【００３９】次に、本発明の他の実施例について説明す
る。図４は、本発明の他の実施例の電流制限回路の回路
図である。同図において、図１で用いた符号と同一の符
号を付してあるものは、同じものを示す。また、図４に
おいて、トランジスタＴＲ、オペアンプ５１、アンドゲ
ート５４等による構成は、図１に示した構成と同じであ
り、説明を省略する。
る。図４は、本発明の他の実施例の電流制限回路の回路
図である。同図において、図１で用いた符号と同一の符
号を付してあるものは、同じものを示す。また、図４に
おいて、トランジスタＴＲ、オペアンプ５１、アンドゲ
ート５４等による構成は、図１に示した構成と同じであ
り、説明を省略する。
【００４０】この実施例の電流制限回路では、トランジ
スタＴＲをオン／オフする制御信号として、ヒステリシ
ス特性を持つコンパレータの出力を用いている。コンパ
レータ４は、抵抗Ｒ６およびＲ７を用いてその非反転入
力に正帰還をかけると、ヒステリシス特性を持つように
なる。このヒステリシスの上側の閾値であるＵＴＰ（Up
per Trip Point）を負荷電流の上限値に対応づけ、下側
の閾値であるＬＴＰ（Lower Trip Point）を負荷電流の
下限値に対応づける。これらの設定は、抵抗Ｒ６および
Ｒ７を製造時にトリミングすることにより行う。
スタＴＲをオン／オフする制御信号として、ヒステリシ
ス特性を持つコンパレータの出力を用いている。コンパ
レータ４は、抵抗Ｒ６およびＲ７を用いてその非反転入
力に正帰還をかけると、ヒステリシス特性を持つように
なる。このヒステリシスの上側の閾値であるＵＴＰ（Up
per Trip Point）を負荷電流の上限値に対応づけ、下側
の閾値であるＬＴＰ（Lower Trip Point）を負荷電流の
下限値に対応づける。これらの設定は、抵抗Ｒ６および
Ｒ７を製造時にトリミングすることにより行う。
【００４１】負荷電流Ｉが増加して上限値に達すると、
オペアンプ５１の出力値がＵＴＰとなり、コンパレータ
４の出力が「Ｈ」から「Ｌ」になる。これより、トラン
ジスタＴＲはオフ状態になる。トランジスタＴＲがオフ
状態になると、負荷電流Ｉは徐々に減少してゆき、その
値が予め設定した下限値に達すると、オペアンプ５１の
出力値がＬＴＰとなり、コンパレータ４の出力は「Ｌ」
から「Ｈ」になる。これより、トランジスタＴＲはオン
状態になる。ここで、負荷電流Ｉの平均値が目標とする
値となるように負荷電流Ｉの上限値および下限値を設定
すれば、温度変化などによって負荷電流Ｉの平均値が変
動することはない。また、この構成により、電流制限回
路ごとに負荷電流の変動幅を決めることができる。
オペアンプ５１の出力値がＵＴＰとなり、コンパレータ
４の出力が「Ｈ」から「Ｌ」になる。これより、トラン
ジスタＴＲはオフ状態になる。トランジスタＴＲがオフ
状態になると、負荷電流Ｉは徐々に減少してゆき、その
値が予め設定した下限値に達すると、オペアンプ５１の
出力値がＬＴＰとなり、コンパレータ４の出力は「Ｌ」
から「Ｈ」になる。これより、トランジスタＴＲはオン
状態になる。ここで、負荷電流Ｉの平均値が目標とする
値となるように負荷電流Ｉの上限値および下限値を設定
すれば、温度変化などによって負荷電流Ｉの平均値が変
動することはない。また、この構成により、電流制限回
路ごとに負荷電流の変動幅を決めることができる。
【００４２】図５は、図４に示す電流制限回路の負荷電
流の波形図である。同図に示されるように、負荷電流Ｉ
は、予め設定される上限値および下限値の間で一定の割
合で増減を繰り返す。
流の波形図である。同図に示されるように、負荷電流Ｉ
は、予め設定される上限値および下限値の間で一定の割
合で増減を繰り返す。
【００４３】このように、図４に示す電流制限回路で
は、予め設定した上限値と下限値の間で負荷電流Ｉを増
減させているので、素子のばらつきや温度に影響される
ことなく負荷電流の平均値を一定にすることができる。
は、予め設定した上限値と下限値の間で負荷電流Ｉを増
減させているので、素子のばらつきや温度に影響される
ことなく負荷電流の平均値を一定にすることができる。
【００４４】検出基準電圧ＶE の設定方法について説明
する。図６に示す従来の構成では、まず、負荷に負荷電
流Ｉの上限値の電流を流す。そして、この状態で、オペ
アンプ５１の出力電圧と、抵抗Ｒ３とＲ４の接続点の電
位とが一致するように抵抗Ｒ３またはＲ４をトリミング
する。
する。図６に示す従来の構成では、まず、負荷に負荷電
流Ｉの上限値の電流を流す。そして、この状態で、オペ
アンプ５１の出力電圧と、抵抗Ｒ３とＲ４の接続点の電
位とが一致するように抵抗Ｒ３またはＲ４をトリミング
する。
【００４５】一方、図１に示す構成では、ＣＰＵ１が検
出基準電圧ＶE を生成する。すなわち、検査装置をＣＰ
Ｕ１とデータ通信ができるように接続する。そして、検
出基準電圧ＶE を最低値から徐々に上げるとともに、検
査装置によって負荷電流の上限値をモニタする。このと
き、検出基準電圧ＶE の上昇とともに、負荷電流の上限
値も上昇する。そして、負荷電流の上限値が所望のレベ
ルに達したところでその時の検出基準電圧ＶE をＣＰＵ
１内に設定値として記憶させる。この設定方法によれ
ば、トリミング工程を削除することができる。
出基準電圧ＶE を生成する。すなわち、検査装置をＣＰ
Ｕ１とデータ通信ができるように接続する。そして、検
出基準電圧ＶE を最低値から徐々に上げるとともに、検
査装置によって負荷電流の上限値をモニタする。このと
き、検出基準電圧ＶE の上昇とともに、負荷電流の上限
値も上昇する。そして、負荷電流の上限値が所望のレベ
ルに達したところでその時の検出基準電圧ＶE をＣＰＵ
１内に設定値として記憶させる。この設定方法によれ
ば、トリミング工程を削除することができる。
【００４６】
【発明の効果】スイッチング素子をオン／オフ制御して
負荷電流を制御する電流制限回路において、負荷電流が
設定値を越えたことを示す信号および一定周期のタイミ
ング信号を用いてスイッチング素子をオン／オフ制御す
るので、素子の製造ばらつきや温度の影響を受けること
なく、負荷電流を精度良く制御することができる。
負荷電流を制御する電流制限回路において、負荷電流が
設定値を越えたことを示す信号および一定周期のタイミ
ング信号を用いてスイッチング素子をオン／オフ制御す
るので、素子の製造ばらつきや温度の影響を受けること
なく、負荷電流を精度良く制御することができる。
【図１】本発明の電流制限回路の一実施例の回路図であ
る。
る。
【図２】図１の電流制限回路の動作を説明するタイミン
グチャートである。
グチャートである。
【図３】(a) スイッチング周波数と負荷電流の変動幅を
示す図であり、(b) はスイッチング周波数と負荷電流の
平均値の関係を示す図である。
示す図であり、(b) はスイッチング周波数と負荷電流の
平均値の関係を示す図である。
【図４】本発明の電流制限回路の他の実施例の回路図で
ある。
ある。
【図５】図４の電流制限回路の負荷電流波形図である。
【図６】従来の電流制限回路の回路図である。
【図７】従来の電流制限回路による負荷電流の波形図で
ある。
ある。
１ ＣＰＵ ２ Ｄフリップフロップ（Ｄ−ＦＦ） ３ コンパレータ ４ コンパレータ（ヒステリシスを持つ） ５１ オペアンプ ５２ コンパレータ ５３ ワンショットタイマＩＣ ５４ アンドゲート Ｌ コイル Ｒ１ 負荷抵抗 Ｒ２ 電流値検出用シャント抵抗 Ｒ３，Ｒ４ 抵抗 Ｒ５ 外付け抵抗 Ｃ 外付けコンデンサ
Claims (6)
- 【請求項１】 スイッチング素子をオン／オフ制御して
負荷電流を制御する電流制限回路において、 負荷電流を検出する検出手段と、 該検出手段の検出結果と予め設定した負荷電流の上限値
とを比較する比較手段と、 該比較手段により負荷電流が上記上限値を越えたことが
検出されると、上記スイッチング素子をオフ状態にする
オフ制御手段と、 所定の周期で上記スイッチング素子をオン状態にするオ
ン制御手段と、 を有することを特徴とする電流制限回路。 - 【請求項２】 上記オン制御手段は、ＣＰＵが生成する
所定周期のタイミング信号を用いることを特徴とする請
求項１に記載の電流制限回路。 - 【請求項３】 上記上限値は、ＣＰＵが生成する値を用
いることを特徴とする請求項１に記載の電流制限回路。 - 【請求項４】 スイッチング素子をオン／オフ制御して
負荷電流を制御する電流制限回路において、 負荷電流値を検出する検出手段と、 該検出手段の検出結果と予め設定した負荷電流の上限値
とを比較し、負荷電流が上記上限値を越えたときに制限
信号を出力する比較手段と、 所定周期のタイミング信号を出力するクロック手段と、 上記制限信号を受信するとオフ状態を保持し、上記タイ
ミング信号を受信するとオン状態を保持する状態保持手
段と、 を有し、上記状態保持手段がオフ状態のときには上記ス
イッチング素子をオフ状態とし、上記状態保持手段がオ
ン状態のときには上記スイッチング素子をオン状態とす
ることを特徴とする電流制限回路。 - 【請求項５】 スイッチング素子をオン／オフ制御して
負荷電流を制御する電流制限回路において、 負荷電流値を検出する検出手段と、 該検出手段の検出結果と予め設定した負荷電流の上限お
よび下限を示す各閾値とを比較する比較手段と、 該比較手段による比較結果に応じて前記スイッチング素
子をオン／オフ制御する制御手段と、 を有することを特徴とする電流制限回路。 - 【請求項６】 上記比較手段は、ヒステリシス特性を持
つコンパレータよりなることを特徴とする請求項５に記
載の電流制限回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22827895A JPH0974343A (ja) | 1995-09-05 | 1995-09-05 | 電流制限回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22827895A JPH0974343A (ja) | 1995-09-05 | 1995-09-05 | 電流制限回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0974343A true JPH0974343A (ja) | 1997-03-18 |
Family
ID=16873981
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22827895A Pending JPH0974343A (ja) | 1995-09-05 | 1995-09-05 | 電流制限回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0974343A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10101978A1 (de) * | 2001-01-17 | 2002-07-25 | Infineon Technologies Ag | Schaltungsanordnung zur Ansteuerung einer Last |
| US11316429B2 (en) | 2019-06-26 | 2022-04-26 | Fanuc Corporation | Switching regulator circuit to convert input DC voltage to output DC voltage with setting a switching frequency according to load current |
-
1995
- 1995-09-05 JP JP22827895A patent/JPH0974343A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10101978A1 (de) * | 2001-01-17 | 2002-07-25 | Infineon Technologies Ag | Schaltungsanordnung zur Ansteuerung einer Last |
| DE10101978B4 (de) * | 2001-01-17 | 2005-04-07 | Infineon Technologies Ag | Schaltungsanordnung zur Ansteuerung einer Last |
| US11316429B2 (en) | 2019-06-26 | 2022-04-26 | Fanuc Corporation | Switching regulator circuit to convert input DC voltage to output DC voltage with setting a switching frequency according to load current |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040127 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040326 |
|
| A02 | Decision of refusal |
Effective date: 20040518 Free format text: JAPANESE INTERMEDIATE CODE: A02 |