JP2974104B2 - インテリジェントパワスイッチ用回路 - Google Patents
インテリジェントパワスイッチ用回路Info
- Publication number
- JP2974104B2 JP2974104B2 JP5076497A JP7649793A JP2974104B2 JP 2974104 B2 JP2974104 B2 JP 2974104B2 JP 5076497 A JP5076497 A JP 5076497A JP 7649793 A JP7649793 A JP 7649793A JP 2974104 B2 JP2974104 B2 JP 2974104B2
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- JP
- Japan
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- load
- circuit
- short
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- output terminal
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- Expired - Lifetime
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- Electronic Switches (AREA)
- Testing Of Short-Circuits, Discontinuities, Leakage, Or Incorrect Line Connections (AREA)
- Control Of Voltage And Current In General (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、負荷のショート・オー
プンを検出してステータス信号を出力できる集積化に適
したインテリジェントパワスイッチ用回路に関するもの
である。
プンを検出してステータス信号を出力できる集積化に適
したインテリジェントパワスイッチ用回路に関するもの
である。
【０００２】
【従来の技術】従来、この種の回路としてＩＣ化した図
４のブロック図に示すような構成のものが使用されてい
る。同図において、１はスイッチング部として働く出力
電界効果トランジスタ（ＦＥＴ）であり、直流電源が接
続される電源端子Ｔ１と負荷などが接続される出力端子
Ｔ２との間に接続され、その制御電極にはチャージポン
プ２及びアンプ３を介して制御信号入力端子Ｔ３が接続
されている。
４のブロック図に示すような構成のものが使用されてい
る。同図において、１はスイッチング部として働く出力
電界効果トランジスタ（ＦＥＴ）であり、直流電源が接
続される電源端子Ｔ１と負荷などが接続される出力端子
Ｔ２との間に接続され、その制御電極にはチャージポン
プ２及びアンプ３を介して制御信号入力端子Ｔ３が接続
されている。
【０００３】４は出力端子Ｔ１の状態を監視して負荷の
ショート状態を検出する負荷ショート検出回路、５は負
荷のオープン状態を検出する負荷オープン検出回路であ
り、その入力が出力ＦＥＴ１の出力に接続され、その出
力がＯＲゲート６を介してステータス（状態）出力端子
Ｔ４に接続されている。なお、Ｔ５は接地端子である。
ショート状態を検出する負荷ショート検出回路、５は負
荷のオープン状態を検出する負荷オープン検出回路であ
り、その入力が出力ＦＥＴ１の出力に接続され、その出
力がＯＲゲート６を介してステータス（状態）出力端子
Ｔ４に接続されている。なお、Ｔ５は接地端子である。
【０００４】より詳細には、出力ＦＥＴ１は、図５に示
すように、ソースが電源端子Ｔ１に、ドレインが出力端
子Ｔ２に、そしてゲートがチャージポンプ２にそれぞれ
接続された小電流タイプのＦＥＴ１1 〜１n を並列に例
えば数千個配し、合計で数Ａの電流を制御できるように
構成されている。更に、ソースが電源端子Ｔに、ゲート
がチャージポンプ２に、そしてドレインが抵抗Ｒｓを介
してアースに接続された検知用ＦＥＴ１0 が設けられて
いる。例えば、検知用ＦＥＴ１0 とＦＥＴ１1〜１n の
各々とはカレントミラー回路を構成し、その個数の比率
が１：２０００であるとすると、出力２Ａの時の検知用
ＦＥＴ１0 には１／２０００の１ｍＡの電流が流れる。
すように、ソースが電源端子Ｔ１に、ドレインが出力端
子Ｔ２に、そしてゲートがチャージポンプ２にそれぞれ
接続された小電流タイプのＦＥＴ１1 〜１n を並列に例
えば数千個配し、合計で数Ａの電流を制御できるように
構成されている。更に、ソースが電源端子Ｔに、ゲート
がチャージポンプ２に、そしてドレインが抵抗Ｒｓを介
してアースに接続された検知用ＦＥＴ１0 が設けられて
いる。例えば、検知用ＦＥＴ１0 とＦＥＴ１1〜１n の
各々とはカレントミラー回路を構成し、その個数の比率
が１：２０００であるとすると、出力２Ａの時の検知用
ＦＥＴ１0 には１／２０００の１ｍＡの電流が流れる。
【０００５】そして出力端子Ｔ２に接続した負荷がショ
ートのときに５Ａの電流が流れるとすると、検知用ＦＥ
Ｔ１0 には2.５ｍＡの電流が流れるようになる。従って
抵抗Ｒｓの両端の電位差を監視することで負荷ショート
を検出することができる。また、出力端子Ｔ２の電圧は
負荷が正常のときとオープのときで電源端子Ｔ１の電圧
に対する差が変化し、オープンのときには正常時よりも
小さくなる。従って電源端子Ｔ１と出力端子Ｔ２との電
圧差を監視することで負荷オープンを検出することがで
きる。
ートのときに５Ａの電流が流れるとすると、検知用ＦＥ
Ｔ１0 には2.５ｍＡの電流が流れるようになる。従って
抵抗Ｒｓの両端の電位差を監視することで負荷ショート
を検出することができる。また、出力端子Ｔ２の電圧は
負荷が正常のときとオープのときで電源端子Ｔ１の電圧
に対する差が変化し、オープンのときには正常時よりも
小さくなる。従って電源端子Ｔ１と出力端子Ｔ２との電
圧差を監視することで負荷オープンを検出することがで
きる。
【０００６】すなわち、負荷ショート検出回路４を構成
するコンパレータ４ａの非反転入力端子は、検知用ＦＥ
Ｔ１ 0 のソースと抵抗Ｒｓに接続され、抵抗Ｒｓの他端
が反転入力端子が接続されており、コンパレータ４ａ
は、図６に示すように、制御信号入力端子Ｔ３へのオン
制御信号の入力に応じて、正常時では、抵抗Ｒｓの両端
に発生する電位差が小さく、その出力がＬレベルになる
が、ショート時は、抵抗Ｒｓの両端に発生する電位差が
大きく、その出力は、（ｃ）に示すようにＨレベルにな
る。なお、図６は、負荷状態が、正常、ショート、オー
プンの各状態における波形を示しており、（ａ）は、図
４の制御信号入力端子Ｔ３の入力信号の波形を示し、
（ｂ）は、図４の出力端子Ｔ２の出力波形を示し、
（ｃ）はステータス出力端子Ｔ４の出力波形を示してい
る。
するコンパレータ４ａの非反転入力端子は、検知用ＦＥ
Ｔ１ 0 のソースと抵抗Ｒｓに接続され、抵抗Ｒｓの他端
が反転入力端子が接続されており、コンパレータ４ａ
は、図６に示すように、制御信号入力端子Ｔ３へのオン
制御信号の入力に応じて、正常時では、抵抗Ｒｓの両端
に発生する電位差が小さく、その出力がＬレベルになる
が、ショート時は、抵抗Ｒｓの両端に発生する電位差が
大きく、その出力は、（ｃ）に示すようにＨレベルにな
る。なお、図６は、負荷状態が、正常、ショート、オー
プンの各状態における波形を示しており、（ａ）は、図
４の制御信号入力端子Ｔ３の入力信号の波形を示し、
（ｂ）は、図４の出力端子Ｔ２の出力波形を示し、
（ｃ）はステータス出力端子Ｔ４の出力波形を示してい
る。
【０００７】また、負荷のオープンを検出する負荷オー
プン回路５を構成するコンパレータ５ａの反転入力端子
と非反転入力端子が電源端子Ｔ１と出力端子Ｔ２にそれ
ぞれ接続されている。コンパレータ５ａは、正常時に電
源端子Ｔ１と出力端子Ｔ２との間に発生する電位差が大
きく、その出力は、図６の（ｃ）に示すように、Ｌレベ
ルになっている。オープン時には、出力端子Ｔ２が
（ｂ）に示すようにＨレベルであり、電源端子Ｔ１と出
力端子Ｔ２との間に発生する電位差が小さく、コンパレ
ータ５ａの出力がＨレベルになるように働き、（ｃ）に
示したようにステータス出力端子Ｔ４の出力波形がＨレ
ベルとなる。
プン回路５を構成するコンパレータ５ａの反転入力端子
と非反転入力端子が電源端子Ｔ１と出力端子Ｔ２にそれ
ぞれ接続されている。コンパレータ５ａは、正常時に電
源端子Ｔ１と出力端子Ｔ２との間に発生する電位差が大
きく、その出力は、図６の（ｃ）に示すように、Ｌレベ
ルになっている。オープン時には、出力端子Ｔ２が
（ｂ）に示すようにＨレベルであり、電源端子Ｔ１と出
力端子Ｔ２との間に発生する電位差が小さく、コンパレ
ータ５ａの出力がＨレベルになるように働き、（ｃ）に
示したようにステータス出力端子Ｔ４の出力波形がＨレ
ベルとなる。
【０００８】上述したインテリジェントパワスイッチ
（ＩＰＳ）では、負荷がショートのときとオープンのと
きに、両者を区別することなく同じＨレベルのステータ
ス信号を出力するようになっている。
（ＩＰＳ）では、負荷がショートのときとオープンのと
きに、両者を区別することなく同じＨレベルのステータ
ス信号を出力するようになっている。
【０００９】
【発明が解決しようとする課題】しかし、上述したＩＰ
Ｓを例えば図７（ａ）に示すように出力端子Ｔ２とアー
スとの間に負荷Ｌと手動スイッチＳＷを接続したり、
（ｂ）に示すように出力端子Ｔ２とアースとの間に制御
ユニットＣＵと負荷Ｌを接続して使用した場合のよう
に、手動スイッチＳＷや制御ユニットＣＵの状態によっ
ては負荷Ｌのオープンと同じ状態が生じるときには、シ
ョートのみを検出することが必要になる。
Ｓを例えば図７（ａ）に示すように出力端子Ｔ２とアー
スとの間に負荷Ｌと手動スイッチＳＷを接続したり、
（ｂ）に示すように出力端子Ｔ２とアースとの間に制御
ユニットＣＵと負荷Ｌを接続して使用した場合のよう
に、手動スイッチＳＷや制御ユニットＣＵの状態によっ
ては負荷Ｌのオープンと同じ状態が生じるときには、シ
ョートのみを検出することが必要になる。
【００１０】このショートとオープンを区別して検出す
るには、図８に示すように、ＩＰＳの制御信号入力端子
Ｔ３、ステータス出力端子Ｔ４及び出力端子Ｔ２の状態
を、予め定めた制御プログラムに従って動作するマイク
ロコンピュータ（ＣＰＵ）により監視し、入力端子Ｔ３
及びステータス出力端子Ｔ４が共にオンで出力端子Ｔ２
がオフのとき負荷Ｌがショートしていることを、入力端
子Ｔ３及びステータス出力端子Ｔ４が共にオンで出力端
子Ｔ２がオンのとき負荷Ｌがオープンとなっていること
をそれぞれ検出すればよいが、この方法では監視点が多
くなるという問題があった。
るには、図８に示すように、ＩＰＳの制御信号入力端子
Ｔ３、ステータス出力端子Ｔ４及び出力端子Ｔ２の状態
を、予め定めた制御プログラムに従って動作するマイク
ロコンピュータ（ＣＰＵ）により監視し、入力端子Ｔ３
及びステータス出力端子Ｔ４が共にオンで出力端子Ｔ２
がオフのとき負荷Ｌがショートしていることを、入力端
子Ｔ３及びステータス出力端子Ｔ４が共にオンで出力端
子Ｔ２がオンのとき負荷Ｌがオープンとなっていること
をそれぞれ検出すればよいが、この方法では監視点が多
くなるという問題があった。
【００１１】よって本発明は、上述した従来の問題点に
鑑み、負荷のショート及びオープンの異常を直接検出で
きるステータス信号を出力できるようにしたインテリジ
ェントパワスイッチ用回路を提供することを目的として
いる。
鑑み、負荷のショート及びオープンの異常を直接検出で
きるステータス信号を出力できるようにしたインテリジ
ェントパワスイッチ用回路を提供することを目的として
いる。
【００１２】
【課題を解決するための手段】上記目的を達成するため
本発明により成されたインテリジェントパワスイッチ用
回路は、直流電源が供給される電源端子と出力端子間に
接続され、制御信号入力端子への制御信号の入力に応じ
てオンされて電源電圧を前記出力端子に接続された負荷
に供給するスイッチング手段と、前記負荷がショートし
ているとき前記制御信号が入力されている期間、異常信
号を発生する負荷ショート検出回路と、前記負荷がオー
プンしているとき、前記制御信号が入力されている期
間、異常信号を発生する負荷オープン検出回路とを備
え、前記負荷ショート検出回路及び前記負荷オープン検
出回路からの異常信号をステータス出力端子から出力す
るようにしたインテリジェントパワスイッチ用回路にお
いて、前記負荷ショート検出回路又は前記負荷オープン
検出回路の出力端に、異常信号の立ち下がりを遅延する
立下り遅延回路を設けたことを特徴としている。
本発明により成されたインテリジェントパワスイッチ用
回路は、直流電源が供給される電源端子と出力端子間に
接続され、制御信号入力端子への制御信号の入力に応じ
てオンされて電源電圧を前記出力端子に接続された負荷
に供給するスイッチング手段と、前記負荷がショートし
ているとき前記制御信号が入力されている期間、異常信
号を発生する負荷ショート検出回路と、前記負荷がオー
プンしているとき、前記制御信号が入力されている期
間、異常信号を発生する負荷オープン検出回路とを備
え、前記負荷ショート検出回路及び前記負荷オープン検
出回路からの異常信号をステータス出力端子から出力す
るようにしたインテリジェントパワスイッチ用回路にお
いて、前記負荷ショート検出回路又は前記負荷オープン
検出回路の出力端に、異常信号の立ち下がりを遅延する
立下り遅延回路を設けたことを特徴としている。
【００１３】
【作用】上記構成により、負荷ショート検出回路又は負
荷オープン検出回路の出力に、異常信号の立ち下がりを
遅延する立下り遅延回路が設けられているので、立下り
遅延回路が設けられている側の検出回路が出力する異常
信号は、立下り遅延回路が設けられていない検出回路が
出力する異常信号に比べて、その立ち下がりが遅くなる
ので、ステータス出力端子のステータス信号を監視し、
制御信号がなくなった後もステータス出力端子がＨレベ
ルになっているかどうかを検出することによって、ショ
ート、オープンのいずれの異常が生じているかを区別し
て判断することができる。
荷オープン検出回路の出力に、異常信号の立ち下がりを
遅延する立下り遅延回路が設けられているので、立下り
遅延回路が設けられている側の検出回路が出力する異常
信号は、立下り遅延回路が設けられていない検出回路が
出力する異常信号に比べて、その立ち下がりが遅くなる
ので、ステータス出力端子のステータス信号を監視し、
制御信号がなくなった後もステータス出力端子がＨレベ
ルになっているかどうかを検出することによって、ショ
ート、オープンのいずれの異常が生じているかを区別し
て判断することができる。
【００１４】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１は本発明によるインテリジェントパワスイッ
チ用回路の一実施例を示し、同図において、図４につい
て上述したものと同一の部分には同一符号を付し、詳細
な説明を省略する。本実施例では、負荷ショート検出回
路４の出力とＯＲゲート６との間に立下り遅延回路７を
設けている。この立下り遅延回路７は、負荷がショート
状態にあるとき、負荷ショート検出回路４の出力が入力
端子Ｔ３への制御信号がオンに応じてＬからＨレベルに
立ち上がり、制御信号のオフに応じてＨからＬレベルに
立ち下がっても、ステータス信号は直ちに立ち下がら
ず、図２（ｃ）に示すように、一定時間Ｔの間Ｈレベル
を保った後Ｌレベルに立ち下げるように働く。
する。図１は本発明によるインテリジェントパワスイッ
チ用回路の一実施例を示し、同図において、図４につい
て上述したものと同一の部分には同一符号を付し、詳細
な説明を省略する。本実施例では、負荷ショート検出回
路４の出力とＯＲゲート６との間に立下り遅延回路７を
設けている。この立下り遅延回路７は、負荷がショート
状態にあるとき、負荷ショート検出回路４の出力が入力
端子Ｔ３への制御信号がオンに応じてＬからＨレベルに
立ち上がり、制御信号のオフに応じてＨからＬレベルに
立ち下がっても、ステータス信号は直ちに立ち下がら
ず、図２（ｃ）に示すように、一定時間Ｔの間Ｈレベル
を保った後Ｌレベルに立ち下げるように働く。
【００１５】よって、制御信号入力端子Ｔ３がオフにな
った後もステータス信号が一定時間Ｈレベルを保持して
いることを検出することによって、負荷のショート状態
を、オープン状態と区別して検出することができる。因
みに、図２は、負荷状態が、正常、ショート、オープン
の各状態における波形を示しており、（ａ）は、図１の
制御信号入力端子Ｔ３の入力信号の波形を示し、（ｂ）
は、図１の出力端子Ｔ２の出力波形を示し、（ｃ）はス
テータス出力端子Ｔ４の出力波形を示している。
った後もステータス信号が一定時間Ｈレベルを保持して
いることを検出することによって、負荷のショート状態
を、オープン状態と区別して検出することができる。因
みに、図２は、負荷状態が、正常、ショート、オープン
の各状態における波形を示しており、（ａ）は、図１の
制御信号入力端子Ｔ３の入力信号の波形を示し、（ｂ）
は、図１の出力端子Ｔ２の出力波形を示し、（ｃ）はス
テータス出力端子Ｔ４の出力波形を示している。
【００１６】上記立下り遅延回路７としては、具体的に
は図３に示すような構成のものが適用でき、負荷ショー
ト検出回路４の出力が抵抗７ａを介してＮＰＮスイッチ
ングトランジスタ７ｂのベースに接続されると共にコン
デンサ７ｃを介してアースに接続され、かつトランジス
タ７ｂのベースが抵抗７ｄを介してアースに接続されて
いる。トランジスタ７ｂのエミッタがアースに接続さ
れ、コレクタが抵抗７ｅ及び７ｆを介して直流電源に接
続されている。抵抗７ｅ及び７ｆの接続点が、エミッタ
が直流電源に、コレクタが抵抗７ｇを介してアースにそ
れぞれ接続されているＰＮＰスイッチングトランジスタ
７ｈのベースに接続されている。そしてトランジスタ７
ｈのコレクタと抵抗７ｇとの接続点を出力としてＯＲゲ
ート６の一方の入力に接続するようにしている。
は図３に示すような構成のものが適用でき、負荷ショー
ト検出回路４の出力が抵抗７ａを介してＮＰＮスイッチ
ングトランジスタ７ｂのベースに接続されると共にコン
デンサ７ｃを介してアースに接続され、かつトランジス
タ７ｂのベースが抵抗７ｄを介してアースに接続されて
いる。トランジスタ７ｂのエミッタがアースに接続さ
れ、コレクタが抵抗７ｅ及び７ｆを介して直流電源に接
続されている。抵抗７ｅ及び７ｆの接続点が、エミッタ
が直流電源に、コレクタが抵抗７ｇを介してアースにそ
れぞれ接続されているＰＮＰスイッチングトランジスタ
７ｈのベースに接続されている。そしてトランジスタ７
ｈのコレクタと抵抗７ｇとの接続点を出力としてＯＲゲ
ート６の一方の入力に接続するようにしている。
【００１７】この立下り遅延回路７では、負荷ショート
検出回路４の出力がＬからＨレベルに立ち上がると、コ
ンデンサ７ｃが急速充電され、これに応じてスイッチン
グトランジスタ７ｂがオンして直流電源から抵抗７ｅ及
び７ｆとトランジスタ７ｂとを通じてアースに電流が流
れ、これに応じてトランジスタ７ｈがオンして直流電源
からトランジスタ７ｈ及び抵抗７ｇを通じて電流が流れ
てトランジスタ７ｈのコレクタと抵抗７ｇとの接続点の
電圧がＬからＨレベルに立ち上がるようになる。そし
て、負荷ショート検出回路４の出力がＨからＬレベルに
立ち下がると、コンデンサ７ｃに充電された電荷が抵抗
７ａ及び７ｄを通じてアースに放電される。これによっ
てトランジスタ７ｂはコンデンサ７ｃの充電電圧が所定
レベルになる一定時間後までオン状態に維持され、これ
に伴ってトランジスタ７ｈもオン状態に維持された後オ
フするので、図２（ｃ）に示すように、ステータス信号
はその立ち下がりが一定時間遅延される。
検出回路４の出力がＬからＨレベルに立ち上がると、コ
ンデンサ７ｃが急速充電され、これに応じてスイッチン
グトランジスタ７ｂがオンして直流電源から抵抗７ｅ及
び７ｆとトランジスタ７ｂとを通じてアースに電流が流
れ、これに応じてトランジスタ７ｈがオンして直流電源
からトランジスタ７ｈ及び抵抗７ｇを通じて電流が流れ
てトランジスタ７ｈのコレクタと抵抗７ｇとの接続点の
電圧がＬからＨレベルに立ち上がるようになる。そし
て、負荷ショート検出回路４の出力がＨからＬレベルに
立ち下がると、コンデンサ７ｃに充電された電荷が抵抗
７ａ及び７ｄを通じてアースに放電される。これによっ
てトランジスタ７ｂはコンデンサ７ｃの充電電圧が所定
レベルになる一定時間後までオン状態に維持され、これ
に伴ってトランジスタ７ｈもオン状態に維持された後オ
フするので、図２（ｃ）に示すように、ステータス信号
はその立ち下がりが一定時間遅延される。
【００１８】なお、実施例では、立下り遅延回路７を負
荷ショート検出回路４とＯＲゲート６との間に設けてい
るが、この代わりに負荷オープ検出回路５とＯＲゲート
６との間に設けるようにしてもよい。
荷ショート検出回路４とＯＲゲート６との間に設けてい
るが、この代わりに負荷オープ検出回路５とＯＲゲート
６との間に設けるようにしてもよい。
【００１９】
【発明の効果】以上説明したように本発明によれば、負
荷のショート及びオープンの異常を直接検出できるステ
ータス信号を出力できるので、ステータス信号を監視
し、制御信号がなくなった後もステータス信号がＨレベ
ルになっているかどうかを検出することによって、ショ
ート、オープンのいずれの異常が生じているかを区別し
て判断することができる。
荷のショート及びオープンの異常を直接検出できるステ
ータス信号を出力できるので、ステータス信号を監視
し、制御信号がなくなった後もステータス信号がＨレベ
ルになっているかどうかを検出することによって、ショ
ート、オープンのいずれの異常が生じているかを区別し
て判断することができる。
【図１】本発明によるインテリジェントパワスイッチ用
回路の一実施例を示す図である。
回路の一実施例を示す図である。
【図２】図１の各部の状態を示すタイミングチャート図
である。
である。
【図３】図２中の立下り遅延回路の具体的回路例を示す
図である。
図である。
【図４】従来のインテリジェントパワスイッチ用回路の
一例を示す図である。
一例を示す図である。
【図５】図４の回路の具体的回路例を示す図である。
【図６】図４の各部の状態を示すタイミングチャート図
である。
である。
【図７】従来のインテリジェントパワスイッチの使用例
を示す図である。
を示す図である。
【図８】従来のインテリジェントパワスイッチの他の使
用例を示す図である。
用例を示す図である。
【符号の説明】 １ 出力ＦＥＴ（スイッチング手段） ４ 負荷ショート検出回路 ５ 負荷オープン検出回路 ７ 立下り遅延回路 Ｔ１ 電源端子 Ｔ２ 出力端子 Ｔ３ 制御信号入力端子 Ｔ４ ステータス出力端子
Claims (1)
- 【請求項１】 直流電源が供給される電源端子と出力端
子間に接続され、制御信号入力端子への制御信号の入力
に応じてオンされて電源電圧を前記出力端子に接続され
た負荷に供給するスイッチング手段と、 前記負荷がショートしているとき前記制御信号が入力さ
れている期間、異常信号を発生する負荷ショート検出回
路と、 前記負荷がオープンしているとき、前記制御信号が入力
されている期間、異常信号を発生する負荷オープン検出
回路とを備え、 前記負荷ショート検出回路及び前記負荷オープン検出回
路からの異常信号をステータス出力端子から出力するよ
うにしたインテリジェントパワスイッチ用回路におい
て、 前記負荷ショート検出回路又は前記負荷オープン検出回
路の出力端に、異常信号の立ち下がりを遅延する立下り
遅延回路を設けたことを特徴とするインテリジェントパ
ワスイッチ用回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5076497A JP2974104B2 (ja) | 1993-04-02 | 1993-04-02 | インテリジェントパワスイッチ用回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5076497A JP2974104B2 (ja) | 1993-04-02 | 1993-04-02 | インテリジェントパワスイッチ用回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06289087A JPH06289087A (ja) | 1994-10-18 |
| JP2974104B2 true JP2974104B2 (ja) | 1999-11-08 |
Family
ID=13606867
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5076497A Expired - Lifetime JP2974104B2 (ja) | 1993-04-02 | 1993-04-02 | インテリジェントパワスイッチ用回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2974104B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007139108A1 (ja) * | 2006-06-01 | 2007-12-06 | Autonetworks Technologies, Ltd. | 電力供給制御装置 |
| JP6029490B2 (ja) * | 2013-02-25 | 2016-11-24 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP6330571B2 (ja) * | 2014-08-19 | 2018-05-30 | 富士電機株式会社 | 半導体装置 |
| JP2016050893A (ja) | 2014-09-01 | 2016-04-11 | セイコーインスツル株式会社 | 検出回路及び半導体装置 |
| US9772365B2 (en) | 2015-01-23 | 2017-09-26 | Sii Semiconductor Corporation | Detection circuit |
| JP2016139390A (ja) | 2015-01-23 | 2016-08-04 | エスアイアイ・セミコンダクタ株式会社 | 検出回路 |
-
1993
- 1993-04-02 JP JP5076497A patent/JP2974104B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06289087A (ja) | 1994-10-18 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990727 |