JPH0974199A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 サリサイド構造を有し、パターンの微細化に
対応した低抵抗値を有するＦＥＴを配置した半導体装置
を提供する。 【解決手段】 素子分離２で囲まれる活性領域のシリコ
ン基板１の上にゲート酸化膜３を介してポリシリコン電
極４ａを設け、素子分離２の上にポリシリコン配線４ｂ
を設け、ポリシリコン電極４ａの両側方にソース・ドレ
イン領域８を設ける。電極４ａ及び配線４ｂを構成する
ポリシリコン膜の両側方にポリシリコン膜の高さの４／
５以下の高さを有するサイドウォール７ａ，７ｂを形成
し、さらにポリシリコン膜の上面と両側面のサイドウォ
ールよりも上方の部分とに接するシリサイド層９ａ，９
ｂと、ソース・ドレイン領域８に接するシリサイド層９
ｃとを設ける。シリサイド層９ａ，９ｂの断面積が拡大
するので、ポリシリコン膜の寸法が微細化されても抵抗
値を小さく維持できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、シリサイド化され
た電極を有するＦＥＴを搭載した半導体装置及びその製
造方法に係り、特に抵抗値の低減対策に関する。

【０００２】

【従来の技術】超ＬＳＩの分野では、最近素子の微細
化、高密度化、高速化、低消費電力化が進んでいる。そ
のため、超ＬＳＩを製造するためのプロセスにおいて
は、ＭＯＳトランジスタのポリシリコンゲート電極、ポ
リシリコン配線、ソース・ドレイン拡散層の抵抗を低減
し、ソース・ドレイン拡散層容量を低減することで、素
子の微細化、高密度化、高速化、低消費電力化の向上を
図っている。その場合、一般的に、ＭＯＳトランジスタ
のポリシリコンゲート電極やソース・ドレイン領域、あ
るいはポリシリコン配線の抵抗を低減するための１つの
技術として、シリコンと金属の化合物であるシリサイド
を使用するシリサイドプロセスが知られている。また、
このシリサイドプロセスを介して形成される半導体装置
では、ソース・ドレイン領域の抵抗の低減が可能となる
ことから、ソース・ドレイン領域の面積の縮小と、ソー
ス・ドレイン領域の寄生容量の低減と、超ＬＳＩの高速
化とが可能となる。

【０００３】ここで、上記シリサイドプロセスの中で、
いわゆるサリサイド（Self AlignedSilicide ）プロセ
スと呼ばれるプロセスが開発されている。このサリサイ
ドプロセスでは、ＭＯＳトランジスタの構造として、下
層のポリシリコン電極と上層のシリサイド層とからなる
ゲート電極と、ソース・ドレイン領域に接するシリサイ
ド層とを備えたもので、工程中では、ポリシリコン電極
とソース・ドレイン領域とを同時にシリサイド化させる
ようにしている。すなわち、サリサイドプロセスを採用
すると、同一工程でゲート電極及びソース・ドレイン領
域をシリサイド化できるため、工程数が少なく、かつコ
ストも低コストになる。このような利点があるので、サ
リサイドプロセスは素子の微細化に必要なプロセスとし
て今後有望視され、研究開発も盛んになってきている。

【０００４】以下、従来のサリサイド構造及びサリサイ
ドプロセスについて、図２２及び図２３（ａ）〜（ｆ）
を参照しながら説明する。

【０００５】図２２は、従来のサリサイド構造を有する
ＭＯＳトランジスタの断面構造の一例を示す。図２２に
おいて、各符号と部材との関係は以下の通りである。１
はシリコン基板を示す。２ａは半導体基板１の上に形成
される各ＭＯＳトランジスタが配置される活性領域を取
り囲んで電気的に分離するために設けられた素子分離を
示す。３はゲート酸化膜を示す。４ａは活性領域上に形
成されゲートとして機能するポリシリコン電極であり、
４ｂは素子分離２ａ上に形成され配線として機能するポ
リシリコン配線であって、上記ポリシリコン電極４ａ及
びポリシリコン配線４ｂは同時に堆積されたポリシリコ
ン膜で構成されている。５はポリシリコン電極４ａ等を
保護するために形成された保護酸化膜を示す。６はトラ
ンジスタの信頼性向上として動作時の局所的な電界を緩
和するために低濃度の不純物をドープして形成された低
濃度ソース・ドレイン領域を示す。７はサイドウォール
であり、いわゆるＬＤＤ構造を採用するときに、高濃度
ソース・ドレイン領域を形成する時のイオン注入マスク
として使用される。８は高濃度の不純物をドープして形
成された高濃度ソース・ドレイン領域を示す。高濃度ソ
ース・ドレイン領域８は、Ｎーｃｈトランジスタでは、
例えばＡｓ等が注入されたｎ+ 領域を示し、Ｐーｃｈト
ランジスタでは、例えばＢＦ2 等が注入されたｐ+ 領域
を示す。９ａはポリシリコン電極４ａの上に形成された
電極部シリサイド膜を示し、９ｂはポリシリコン配線４
ｂの上に形成された配線部シリサイド層を示し、９ｃは
高濃度ソース・ドレイン領域８の上に形成された基板部
シリサイド層を示す。各シリサイド層９ａ〜９ｃは、サ
リサイドプロセスでポリシリコン電極４ａ、ポリシリコ
ン配線４ｂ，及び高濃度ソース・ドレイン領域８の表面
付近の部分を同時にシリサイド化することで形成され
る。シリサイド材料としては、一般的にＴｉＳｉ2等の
材料が多く用いられている。その他のシリサイド材料と
して、ＣｏＳｉ2 ，ＮｉＳｉ、ＷＳｉ，ＰｔＳｉ2 等も
用いられている。

【０００６】図２２の構造を有する半導体装置において
は、ポリシリコン電極４ａ、ポリシリコン配線４ｂ及び
高濃度ソース・ドレイン領域８に接するシリサイド層９
ａ〜９ｃが形成されているので、それぞれの抵抗値を削
減できる。例えば、シリサイド層が形成されていないポ
リシリコン電極，ポリシリコン配線を有する半導体装置
の場合、ポリシリコン膜の厚さが３３０ｎｍであるとポ
リシリコン膜中にリンをドーピングしても、ポリシリコ
ン膜のシート抵抗値は約３０Ω／□程度である。一方、
図２２に示すシリサイド層９ａ，９ｂを含むポリシリコ
ン膜のシート抵抗値は３Ω／□以下に低減できる。又、
基板部シリサイド９ｃを含む高濃度ソース・ドレイン領
域８のシート抵抗値は、シリサイド層が形成されていな
い時の値約１００Ω／□から３Ω／□以下に低減され
る。更に、図２２には示していないが、サリサイド構造
を有するＭＯＳトランジスタにおいては、ポリシリコン
配線４ｂや高濃度ソース・ドレイン領域８とトランジス
タ間を接続する配線金属とのコンタクトが、非サリサイ
ド構造における配線金属とシリコンとの接合ではなく、
配線金属とシリサイド層との接合となるため、コンタク
ト抵抗が１／１０以下の値に低減される。

【０００７】以上説明したように、ポリシリコン電極４
ａ，ポリシリコン配線４ｂ及び高濃度ソース・ドレイン
領域８の上部をシリサイド化することで、抵抗値が減小
するので、配線や素子の微細化、高密度化、高速化、低
消費電力化を促進させることが可能となる。

【０００８】次に、図２３（ａ）〜（ｆ）を参照しなが
ら、従来のサリサイド構造を有するＭＯＳトランジスタ
の製造方法について説明する。

【０００９】まず、図２３（ａ）に示すように、シリコ
ン基板１の表面付近の領域において、素子分離２ａで囲
まれる活性領域の中に、ゲート酸化膜３とポリシリコン
電極４ａとを形成し、全面に保護酸化膜５を形成する。
このとき、素子分離２ａの上にも、ポリシリコン電極４
ａと同時に堆積され同時にパターニングされたポリシリ
コン配線４ｂ及び保護酸化膜５が形成されている。さら
に、ゲート電極４ａ及び保護酸化膜５をマスクとして、
シリコン基板１の活性領域内に不純物イオンを低濃度で
注入し、低濃度ソース・ドレイン領域６を形成する。そ
の後、化学的気相成長法（ＣＶＤ）を用いて堆積した厚
い酸化膜に異方性エッチングを施して、ポリシリコン電
極４ａ及びポリシリコン配線４ｂの両側方に、サイドウ
ォール７を形成する。図２３（ａ）は、このサイドウォ
ール７の形成が完了した時の基板の断面状態を示す。

【００１０】次に、図２３（ｂ）に示すように、ポリシ
リコン電極４ａ及びサイドウォール７をマスクとして、
シリコン基板１の活性領域内に不純物イオンを高濃度で
注入し、高濃度ソース・ドレイン領域８を形成する。

【００１１】次に、図２３（ｃ）に示すように、ポリシ
リコン電極４ａ，ポリシリコン配線４ｂ及び高濃度ソー
ス・ドレイン領域８の上に残存する保護酸化膜５をウエ
ット処理により除去し、ポリシリコン膜及びシリコン基
板の表面を露出させた後、スパッタリング法を用いて、
基板の全面上に金属膜１０（例えばチタン膜）を堆積す
る。

【００１２】さらに、図２３（ｄ）に示すように、６０
０℃〜７００℃でＲＴＡ（Rapid Thermal Annealing ）
処理［急速熱処理］を行い、ポリシリコン電極４ａ，ポ
リシリコン配線４ｂ及び高濃度ソース・ドレイン領域８
を構成するシリコンとチタンとを反応させて、ＴｉＳｉ
2 膜からなるシリサイド層１１ａ〜１１ｃを形成する。
このとき、素子分離２ａ及びサイドウォール７の上のチ
タン膜１０は、下地にシリコンが存在しないためシリサ
イド化されないで、未反応のチタンで構成されている。

【００１３】その後、図２３（ｅ）に示すように、ウエ
ットエッチングを行なって、各シリサイド層１１ａ〜１
１ｃは残しながら、素子分離２ａ及びサイドウォール７
の上の未反応チタンからなるチタン膜１０のみを選択的
に除去する。通常、選択ウエットエッチング液として、
アンモニア−過酸化水素水や硫酸−過酸化水素水等を用
いる。

【００１４】ただし、図２３（ｅ）に示す各シリサイド
層１１ａ〜１１ｃを構成するＴｉＳｉ2 膜（Ｃ４９）
は、熱処理温度が比較的低い温度（６００℃〜７００
℃）で形成される膜で抵抗率が若干高い。そこで、図２
３（ｆ）に示すように、形成されたシリサイド層（Ｔｉ
Ｓｉ2 ）１１ａ〜１１ｃの抵抗を更に低下させるため
に、２回目のＲＴＡ処理を比較的高温（７５０℃〜８５
０℃）で行なって、抵抗率の低いＴｉＳｉ2 膜（Ｃ５
４）からなるシリサイド層９ａ〜９ｃを形成する。その
後の工程における基板の断面状態の図示は省略するが、
層間絶縁膜の堆積、平坦化、コンタクトホールの開口、
金属配線膜の堆積、金属配線の形成等を行って、ＬＳＩ
を形成していく。

【００１５】以上のような工程によって、図２２に示す
ようなサリサイド構造を有するＭＯＳトランジスタを製
造することができる。

【００１６】

【発明が解決しようとする課題】以上のように、超ＬＳ
Ｉの性能向上を行う上で開発，実用化が進められてきた
サリサイドプロセスであるが、超ＬＳＩの微細化が進み
設計ルールも０．３５μｍ，０．２５μｍと微細化され
ていくにともない、ポリシリコン電極及びフイールド酸
化膜上のポリシリコン配線の幅も０．３５μｍ，０．２
５μｍと細線化されていく。そして、このようなポリシ
リコン電極４ａ，ポリシリコン配線４ｂの細線化に伴
い、ポリシリコン膜の単位面積当たりの抵抗値（シート
抵抗値）は変化しないが、ポリシリコン膜そのものの抵
抗値はその幅の逆数に比例して増加するという問題があ
る。

【００１７】特に問題となるのは、シリサイド材料とし
て最も多く使用され、プロセス上最も導入が容易なＴｉ
Ｓｉ2 膜の場合であり、ポリシリコン膜の幅が１．０μ
ｍを下回るようになると単位面積当たりの抵抗値（シー
ト抵抗値）自体が非常に上昇するという特性を持つ。し
たがって、ＴｉＳｉ2 の場合、設計ルールが０．３５μ
ｍ，０．２５μｍと微細化された場合、１．０μｍを上
回る配線のシート抵抗にくらべ、最小線幅の０．３５μ
ｍ，０．２５μｍの配線のシート抵抗値は非常に高くな
り、シリサイド化したＬＳＩ配線として、その有効性を
発揮できなくなる（日経マイクロデバイス ６月号，１
９９４，５２〜５９頁参照）。なお、ＴｉＳｉ2 以外の
高融点材料としてＣｏＳｉ2 、ＮｉＳｉ等があり、これ
らの材料はＴｉＳｉ2 にくらべ比較的、細線化による単
位面積当たりの抵抗値（シート抵抗値）の増加は少ない
が、細線化が更に進むと、やはりＴｉＳｉ2 と同様の問
題が発生するつまり抵抗値が増大する虞れがあったり、
実用化が困難であるという問題がある。

【００１８】本発明は斯かる点に鑑みてなされたもので
あり、その目的は、ポリシリコン電極等の上にシリサイ
ド層を有するトランジスタを搭載した半導体装置の構造
又は製造方法として、ポリシリコン電極等の寸法の微細
化にも対応し得る抵抗値の極めて小さな半導体装置及び
その製造方法を提供することにある。

【００１９】

【課題を解決するための手段】上記目的を達成するため
に、本発明が講じた解決手段は、ポリシリコン膜の上面
だけでなく側面をもシリサイド化することで、抵抗値の
低減を図ったものである。

【００２０】具体的に本発明に係る第１の半導体装置
は、請求項１に記載されるように、半導体基板の一部に
設けられた活性領域と、上記活性領域を取り囲む素子分
離と、少なくとも上記活性領域の上に形成され上記活性
領域上でゲート電極として機能する線状のポリシリコン
膜と、上記ポリシリコン膜の両側面の上に形成され上記
ポリシリコン膜の高さの４／５以下の高さを有する絶縁
膜からなる１対のサイドウォールと、上記ポリシリコン
膜の上面と上記ポリシリコン膜の両側面のうち上記サイ
ドウォールの上方となる部分とに接して形成され上記活
性領域上で上記ポリシリコン膜と共にゲート電極として
機能するシリサイド層と、上記活性領域のうち上記ポリ
シリコン膜の両側方に位置する領域に形成されたソース
・ドレイン領域とを少なくとも備えている。

【００２１】この構成により、ポリシリコン膜の上面だ
けでなく両側面の一部に接するシリサイド層が設けられ
ているので、その分シリサイド層とポリシリコン膜とで
構成されるゲート電極の抵抗値が低減する。したがっ
て、ゲート電極の寸法が微細化されても、十分小さい抵
抗値が得られる。

【００２２】請求項２に記載されるように、請求項１に
おいて、上記ポリシリコン膜を上記活性領域及び素子分
離の上に形成し、上記素子分離上の上記ポリシリコン膜
と上記素子分離上の上記シリサイド層とにより配線を構
成することができる。

【００２３】この構成により、ゲート電極となる部分よ
りも大きい割合を占める配線部分の抵抗値も低減される
ことになる。

【００２４】請求項３に記載されるように、請求項１又
は２において、上記ポリシリコン膜のうち上記サイドウ
ォールの上方となる部分の高さと最小線幅との比を１／
２以上として、上記シリサイド層を、上記ポリシリコン
膜の両側面からシリサイド化された部分が中央で相接触
して形成されている構成とすることができる。

【００２５】この構成により、さらにゲート電極が微細
化された場合にも、電気抵抗値を低減することが可能と
なる。

【００２６】請求項４に記載されるように、請求項１，
２又は３において、上記ソース・ドレイン領域に接して
形成された第２のシリサイド層をさらに設けることがで
きる。

【００２７】この構成により、ソース・ドレイン領域に
接する第２シリサイド層が形成され、いわゆるサリサイ
ド構造となるので、半導体装置が微細化されても、全体
としての抵抗値が小さく維持され、サリサイド構造の利
点を損ねることがない。

【００２８】請求項５に記載されるように、請求項１，
２又は３において、上記素子分離をトレンチ型素子分離
とし、かつ上記素子分離の上面が上記活性領域内の上記
半導体基板の上面よりもステップ状に高いように構成す
ることができる。

【００２９】この構成により、素子分離がサイドウォー
ル形成時における膜厚の減小による素子分離機能の劣化
を防止可能な構造となるので、ポリシリコン膜の高さよ
りも低いサイドウォールを容易に形成可能な構造とな
る。したがって、半導体装置の製造工程が安定し、半導
体装置の歩留まり及び信頼性が向上する。

【００３０】請求項６に記載されるように、請求項５に
おいて、上記ポリシリコン膜を、少なくとも上記活性領
域上では第１ポリシリコン膜と該第１ポリシリコン膜上
に堆積された第２ポリシリコン膜とからなる２層膜で構
成し、上記サイドウォールの高さが上記第１ポリシリコ
ン膜及び上記第２ポリシリコン膜の合計膜厚よりも小さ
くなるように構成することができる。

【００３１】この構成により、第１ポリシリコン膜と第
２ポリシリコン膜の不純物濃度等の特性を半導体装置の
使用目的や種類に応じて適宜調整することが可能とな
る。

【００３２】請求項７に記載されるように、請求項６に
おいて、上記素子分離上に上記第２ポリシリコン膜のみ
からなる配線を形成して、上記素子分離の上面の高さ位
置が上記活性領域上の上記第１ポリシリコン膜の上面の
高さ位置とほぼ同じになるように構成することができ
る。

【００３３】この構成により、第２ポリシリコン膜の下
地がフラットな構造となるので、ポリシリコン膜を形成
時におけるパターニング精度が向上する。すなわち、半
導体装置が微細化された場合にも、ゲート電極の高い寸
法精度を維持することができる。

【００３４】請求項８に記載されるように、請求項５，
６又は７において、上記第１ポリシリコン膜に高濃度の
第１導電型不純物がドープされ、上記第２ポリシリコン
膜に低濃度の第１導電型不純物がドープされている構成
とすることができる。

【００３５】この構成により、第１ポリシリコン膜の抵
抗値が低くなるとともに、第２ポリシリコン膜はシリサ
イド化が容易な構造となる。したがって、ポリシリコン
膜トータルの抵抗値を大幅に低減することができる。

【００３６】請求項９に記載されるように、請求項１又
は５において、上記サイドウォールを一般的な構造式が
Ｓｉx Ｎy で表されるシリコン窒化膜で構成し、上記シ
リコン窒化膜と上記ポリシリコン膜及び上記半導体基板
との間に保護酸化膜を介設する構成とすることができ
る。

【００３７】この構成により、シリコン窒化膜と酸化膜
とのエッチング選択比が高いことから、サイドウォール
形成時における素子分離の膜厚の減小を可及的に少なく
できる。したがって、素子分離機能が向上することにな
る。

【００３８】本発明に係る第２の半導体装置は、請求項
１０に記載されるように、半導体基板の一部に設けられ
た活性領域と、上記活性領域を取り囲む素子分離と、少
なくとも上記活性領域の上に形成され上記活性領域上で
ゲート電極として機能する線状のポリシリコン膜と、上
記ポリシリコン電極の両側面の上に形成された垂直部と
該垂直部の基端部から上記ポリシリコン電極とは対向す
る側に延びる水平部とを含むほぼ一定厚さのＬ字状の絶
縁膜からなる１対の電極部サイドウォールと、上記ポリ
シリコン膜の上面と上記ポリシリコン膜の両側面のうち
上記サイドウォールの上方となる部分とに接して形成さ
れ上記活性領域上で上記ポリシリコン膜と共にゲート電
極として機能するシリサイド層と、上記活性領域のうち
上記ポリシリコン膜の両側方に位置する領域に形成され
たソース・ドレイン領域とを少なくとも備えている。

【００３９】この構成により、サイドウォールが高さを
制御しやすい構造となる。したがって、請求項１の作用
をより確実に得ることができる。

【００４０】請求項１１に記載されるように、請求項１
０において、上記ポリシリコン膜を上記活性領域及び素
子分離の上に形成して、上記素子分離上の上記ポリシリ
コン膜と上記素子分離上の上記シリサイド層とにより配
線を構成することができる。

【００４１】請求項１２に記載されるように、請求項１
０又は１１において、上記ポリシリコン膜のうち上記サ
イドウォールの上方となる部分の高さと最小線幅との比
を１／２以上として、上記シリサイド層を、上記ポリシ
リコン膜の両側面からシリサイド化された部分が中央で
相接触して形成されている構成とすることができる。

【００４２】請求項１３に記載されるように、請求項１
０，１１又は１２において、上記ソース・ドレイン領域
に接して形成された第２のシリサイド層をさらに設ける
ことができる。

【００４３】請求項１４に記載されるように、請求項１
０，１１又は１２において、上記素子分離をトレンチ型
素子分離として、かつ上記素子分離の上面が上記活性領
域内の上記半導体基板の上面よりもステップ状に高くな
るように構成することができる。

【００４４】請求項１５に記載されるように、請求項１
４において、上記ポリシリコン膜を少なくとも活性領域
上では第１ポリシリコン膜と該第１ポリシリコン膜上に
堆積された第２ポリシリコン膜とからなる２層膜で構成
し、上記サイドウォールの高さが上記第１ポリシリコン
膜及び第２ポリシリコン膜の合計膜厚よりも小さくなる
ように構成することができる。

【００４５】請求項１６に記載されるように、請求項１
５において、上記素子分離上に上記第２ポリシリコン膜
のみからなる配線を形成して、上記素子分離の上面の高
さ位置が上記活性領域上の上記第１ポリシリコン膜の上
面の高さ位置とほぼ同じになるように構成することがで
きる。

【００４６】請求項１７に記載されるように、請求項１
４，１５又は１６において、上記第１ポリシリコン膜に
高濃度の第１導電型不純物がドープされ、上記第２ポリ
シリコン膜に低濃度の第１導電型不純物がドープされて
いる構成とすることができる。

【００４７】請求項１８に記載されるように、請求項１
０又は１４において、上記サイドウォールを一般的な構
造式がＳｉx Ｎy で表されるシリコン窒化膜で構成し、
上記シリコン窒化膜と上記ポリシリコン膜及び上記半導
体基板との間に保護酸化膜を介設することができる。

【００４８】請求項１１〜１８の構成により、請求項１
０の作用に加えて、上述の請求項２〜９の作用が付加さ
れる。

【００４９】本発明に係る第１の半導体装置の製造方法
は、請求項１９に記載されるように、半導体基板の表面
付近の領域に活性領域を取り囲む素子分離を形成する第
１の工程と、上記活性領域内の半導体基板上にゲート絶
縁膜を形成する第２の工程と、上記ゲート絶縁膜及び上
記素子分離の上に平板状ポリシリコン膜を堆積する第３
の工程と、上記平板状ポリシリコン膜をエッチングによ
り選択的に除去して、少なくとも上記活性領域上に線状
ポリシリコン膜を形成する第４の工程と、上記線状ポリ
シリコン膜が形成された基板上にサイドウォール用絶縁
膜を堆積する第５の工程と、上記サイドウォール用絶縁
膜をエッチバックして、上記線状ポリシリコン膜の両側
方に線状ポリシリコン膜の高さの４／５以下の高さを有
するサイドウォールを形成する第６の工程と、上記活性
領域内の上記線状ポリシリコン膜の両側方に位置する半
導体基板内に不純物を導入してソース・ドレイン領域を
形成する第７の工程と、上記線状ポリシリコン膜の上面
と、上記線状ポリシリコン膜の両側面のうち上記サイド
ウォールよりも上方となる部分とが露出した状態で基板
の全面上に金属膜を堆積する第８の工程と、高温熱処理
により、上記金属膜と上記線状ポリシリコン膜の露出し
た部分とを反応させて、上記線状ポリシリコン膜の上面
と両側面の一部とに接するシリサイド層を形成する第９
の工程と、上記金属膜の未反応部を除去する第１０の工
程とを備えている。

【００５０】請求項２０に記載されるように、請求項１
９において、上記第４の工程では、上記活性領域及び上
記素子分離の上に線状ポリシリコン膜を形成することが
できる。

【００５１】請求項２１に記載されるように、請求項１
９又は２０において、上記第６の工程では、上記線状ポ
リシリコン膜のうち上記サイドウォールの上方となる部
分の高さと最小線幅との比が１／２以上となるように上
記サイドウォールを形成し、上記第９の工程では、上記
線状ポリシリコン膜の両側面から進行するシリサイド層
を中央で相接触させて、上記線状ポリシリコン膜のうち
上記サイドウォールの上方となる部分全体をシリサイド
化することができる。

【００５２】請求項２２に記載されるように、請求項１
９，２０又は２１において、上記第８の工程では、上記
ソース・ドレイン領域の表面が露出した状態で上記金属
膜を堆積し、上記第９の工程では、ソース・ドレイン領
域に接する第２のシリサイド層を同時に形成することを
特徴とする半導体装置の製造方法。

【００５３】請求項１９〜２２の方法により、請求項１
〜４の構成を有する半導体装置を容易に製造することが
できる。

【００５４】請求項２３に記載されるように、請求項１
９，２０又は２１において、上記第６の工程では、異方
性ドライエッチングを施して、上記線状ポリシリコン膜
の厚さとほぼ等しい高さを有するサイドウォールを形成
した後、等方性エッチングを施して、上記サイドウォー
ルの高さを低減することが好ましい。

【００５５】この方法により、ウェットエッチングでは
サイドウォールと素子分離とのエッチング選択比を高く
し得るという特性を利用して、第６工程における素子分
離の膜厚の減小を可及的に少なくすることができる。

【００５６】請求項２４に記載されるように、請求項１
９，２０又は２１において、上記第５の工程では、サイ
ドウォール用絶縁膜として一般的な構造式がＳｉx Ｎy
で表されるシリコン窒化膜を堆積し、上記第４の工程の
後上記第５の工程の前に、少なくとも上記線状ポリシリ
コン膜及び半導体基板の表面上に保護酸化膜を堆積する
工程をさらに設けることができる。

【００５７】請求項２５に記載されるように、請求項１
９，２０又は２１において、上記第１の工程を、上記半
導体基板上にエッチングストッパ膜を堆積する工程と、
上記エッチングストッパ膜の上に素子分離形成領域を開
口したマスクを形成しこのマスクを用いてエッチングを
行い上記マスクの開口部にある上記エッチングストッパ
膜を除去した後半導体基板の一部を表面から所定深さま
で堀込んでトレンチを形成する工程と、上記トレンチが
形成された基板上にトレンチ埋め込み用絶縁膜を堆積す
る工程と、上記トレンチ埋め込み用絶縁膜をエッチバッ
クして少なくとも上記エッチングストッパ膜の表面が露
出するまで基板の表面をほぼ平坦にする工程と、上記エ
ッチングストッパ膜を選択的に除去する工程とで構成
し、上記トレンチ内に残存する上記トレンチ埋め込み用
絶縁膜により、上記活性領域の半導体基板の上面よりも
ステップ状に高い上面を有するトレンチ型素子分離を構
成するように行うことができる。

【００５８】この方法により、第６の工程における素子
分離の膜厚の減小が生じても、膜厚の減小を見越した段
差を予め設けておけば、素子分離機能が劣化するという
不具合は生じない。したがって、第６の工程を行う際の
条件の選択の幅が拡大し、製造が容易となる。

【００５９】請求項２６に記載されるように、請求項１
９，２０又は２１において、上記第１の工程を、上記半
導体基板上に下層用ポリシリコン膜を堆積する工程と、
上記下層用ポリシリコン膜の上に素子分離形成領域を開
口したマスクを形成しこのマスクを用いてエッチングを
行い上記マスクの開口部にある上記下層用ポリシリコン
膜を除去した後半導体基板の一部を表面から所定深さま
で堀込んでトレンチを形成する工程と、上記トレンチが
形成された基板上にトレンチ埋め込み用絶縁膜を堆積す
る工程と、上記トレンチ埋め込み用絶縁膜をエッチバッ
クして少なくとも上記下層用ポリシリコン膜の表面が露
出するまで基板の表面をほぼ平坦にする工程とで構成
し、上記トレンチ内に残存する上記トレンチ埋め込み用
絶縁膜により上記活性領域の半導体基板の上面よりもス
テップ状に高い上面を有するトレンチ型素子分離を構成
するとともに、上記第２の工程を上記第１の工程のうち
上記下層用ポリシリコン膜を堆積する工程の前に行い、
上記第３の工程では上記下層用ポリシリコン膜及び上記
トレンチ型素子分離の上に上記平板状ポリシリコン膜を
堆積し、上記第４の工程では上記活性領域上においては
上記下層用ポリシリコン膜及び上記平板状ポリシリコン
膜から上記線状ポリシリコン膜を形成する一方上記トレ
ンチ型素子分離上においては上記平板状ポリシリコン膜
のみから上記線状ポリシリコン膜を形成するように行う
ことができる。

【００６０】この方法により、請求項２５と同じ作用に
加えて、ゲート電極をパターニングする際の精度が向上
する。

【００６１】請求項２７に記載されるように、請求項２
５又は２６において、上記第６の工程では、異方性ドラ
イエッチングを施して、上記線状ポリシリコン膜の厚さ
とほぼ等しい高さを有するサイドウォールを形成した
後、さらに異方性ドライエッチングのオーバーエッチン
グを行うことによりサイドウォールの高さを低減するこ
とができる。

【００６２】この方法により、エッチング量の制御性の
よいドライエッチングによりサイドウォールの高さを調
整することができるので、プロセスの安定性が向上す
る。

【００６３】本発明に係る第２の半導体装置の製造方法
は、請求項２８に記載されるように、半導体基板の表面
付近の領域に活性領域を取り囲む素子分離を形成する第
１の工程と、上記活性領域内の半導体基板上にゲート絶
縁膜を形成する第２の工程と、上記ゲート絶縁膜及び素
子分離の上に平板状ポリシリコン膜を堆積する第３の工
程と、上記平板状ポリシリコン膜をエッチングにより選
択的に除去して、少なくとも上記活性領域に線状ポリシ
リコン膜を形成する第４の工程と、上記半導体基板，素
子分離及び線状ポリシリコン膜の上に、サイドウォール
用絶縁膜を上記半導体基板，素子分離及び線状ポリシリ
コン膜の表面形状に倣った形状で堆積する第５の工程
と、上記サイドウォール用絶縁膜の上に上記サイドウォ
ール用絶縁膜とはエッチング選択比の高い材質からなる
マスク膜を堆積した後、上記マスク膜をエッチバックし
て、上記サイドウォール用絶縁膜の隅部のみに上記マス
ク膜を残す第６の工程と、上記サイドウォール用絶縁膜
の隅部に残されたマスク膜をマスクとしてエッチングを
行い、上記線状ポリシリコン膜の両側方に上記線状ポリ
シリコン膜の高さよりも低い高さを有するＬ字状サイド
ウォールを形成する第７の工程と、上記活性領域内の上
記線状ポリシリコン膜の両側方に位置する半導体基板内
に不純物を導入してソース・ドレイン領域を形成する第
８の工程と、上記マスク膜を除去した後、上記線状ポリ
シリコン膜の上面と上記線状ポリシリコン膜の両側面の
うち上記サイドウォールよりも上方となる部分とが露出
した状態で基板の全面上に金属膜を堆積する第９の工程
と、高温熱処理により、上記金属膜と上記線状ポリシリ
コン膜の露出した部分とを反応させて、上記線状ポリシ
リコン膜の上面と両側面の一部とに接するシリサイド層
を形成する第１０の工程と、上記金属膜の未反応部を除
去する第１１の工程とを備えている。

【００６４】請求項２９に記載されるように、請求項２
８において、上記第４の工程では、上記活性領域及び上
記素子分離の上に線状ポリシリコン膜を形成することが
できる。

【００６５】請求項３０に記載されるように、請求項２
８又は２９において、上記第７の工程では、上記線状ポ
リシリコン膜のうち上記サイドウォールの上方となる部
分の高さと最小線幅との比が１／２以上となるように上
記サイドウォールを形成し、上記第１０の工程では、上
記線状ポリシリコン膜の両側面から進行するシリサイド
層を中央で相接触させて、上記線状ポリシリコン膜のう
ち上記サイドウォールの上方となる部分全体をシリサイ
ド化することができる。

【００６６】請求項３１に記載されるように、請求項２
８，２９又は３０において、上記第９の工程では、上記
ソース・ドレイン領域の表面が露出した状態で上記金属
膜を堆積し、上記第１０の工程では、ソース・ドレイン
領域に接する第２のシリサイド層を同時に形成すること
ができる。

【００６７】請求項２８〜３１の方法により、請求項１
０〜１３の構成を有する半導体装置が容易に製造され
る。

【００６８】請求項３２に記載されるように、請求項２
８，２９又は３０において、上記第５の工程では、サイ
ドウォール用絶縁膜として一般的な構造式がＳｉx Ｎy
で表されるシリコン窒化膜を堆積し、上記第４の工程の
後上記第５の工程の前に、少なくとも上記線状ポリシリ
コン膜及び半導体基板の表面上に保護酸化膜を堆積する
工程をさらに設けることができる。

【００６９】請求項３３に記載されるように、請求項２
８，２９又は３０において、上記第１の工程を、上記半
導体基板上にエッチングストッパ膜を堆積する工程と、
上記エッチングストッパ膜の上に素子分離形成領域を開
口したマスクを形成しこのマスクを用いてエッチングを
行い上記マスクの開口部にある上記エッチングストッパ
膜を除去した後半導体基板の一部を表面から所定深さま
で堀込んでトレンチを形成する工程と、上記トレンチが
形成された基板上にトレンチ埋め込み用絶縁膜を堆積す
る工程と、上記トレンチ埋め込み用絶縁膜をエッチバッ
クして少なくとも上記エッチングストッパ膜の表面が露
出するまで基板の表面をほぼ平坦にする工程と、上記エ
ッチングストッパ膜を選択的に除去する工程とで構成
し、上記トレンチ内に残存する上記トレンチ埋め込み用
絶縁膜により、上記活性領域の半導体基板の上面よりも
ステップ状に高い上面を有するトレンチ型素子分離を構
成するように行うことができる。

【００７０】請求項３４に記載されるように、請求項２
８，２９又は３０において、上記第１の工程を、上記半
導体基板上に下層用ポリシリコン膜を堆積する工程と、
上記下層用ポリシリコン膜の上に素子分離形成領域を開
口したマスクを形成しこのマスクを用いてエッチングを
行い上記マスクの開口部にある上記下層用ポリシリコン
膜を除去した後半導体基板の一部を表面から所定深さま
で堀込んでトレンチを形成する工程と、上記トレンチが
形成された基板上にトレンチ埋め込み用絶縁膜を堆積す
る工程と、上記トレンチ埋め込み用絶縁膜をエッチバッ
クして少なくとも上記下層用ポリシリコン膜の表面が露
出するまで基板の表面をほぼ平坦にする工程とで構成
し、上記トレンチ内に残存する上記トレンチ埋め込み用
絶縁膜により、上記活性領域の半導体基板の上面よりも
ステップ状に高い上面を有するトレンチ型素子分離を構
成するとともに、上記第２の工程を上記第１の工程のう
ち上記下層用ポリシリコン膜を堆積する工程の前に行
い、上記第３の工程では上記下層用ポリシリコン膜及び
トレンチ型素子分離の上に平板状ポリシリコン膜を堆積
し、上記第４の工程では上記活性領域上においては上記
下層用ポリシリコン膜及び上記平板状ポリシリコン膜か
ら線状ポリシリコン膜を形成する一方、上記トレンチ型
素子分離上においては上記平板状ポリシリコン膜のみか
ら線状ポリシリコン膜を形成することができる。

【００７１】請求項３２，３３，３４の方法により、上
述の請求項２８の作用に加えて、上述の請求項２４，２
５，２６と同じ作用が得られることになる。

【００７２】

【発明の実施の形態】

（第１の実施形態）まず、第１の実施形態について、図
１及び図２（ａ）〜（ｆ）を参照しながら説明する。

【００７３】図１は第１の実施形態における半導体装置
の断面構造を示す。図１において、各符号と部材名との
関係は以下の通りである。１はシリコン基板を示す。２
ａは各々の活性領域を区画するために設けられた素子分
離を示し、該素子分離２ａは、ＬＯＣＯＳ分離法によっ
て形成された厚さが３５０ｎｍのシリコン酸化膜で構成
されている。３はゲート酸化膜を示し、厚さが９ｎｍの
シリコン酸化膜で構成されている。４ａは、最小線幅が
０．３５μｍ（３５０ｎｍ）、厚さが３３０ｎｍの線状
ポリシリコン膜内にＡｓをイオン注入によりドープして
なるポリシリコン電極４ａを示す。また、４ｂは、素子
分離２ａの上に形成されたポリシリコン配線を示し、該
ポリシリコン配線４ｂは、上記ポリシリコン電極４ａを
構成するポリシリコン膜と同じ材料，同じ最小線幅及び
厚さで構成されている。ただし、ポリシリコン配線４ｂ
の一部が半導体基板上に存在していてもよいものとす
る。５は、ポリシリコン電極４ａ等を保護するために形
成された保護酸化膜を示し、該保護酸化膜５は、厚さが
約１０ｎｍのシリコン膜からなる。６は、シリコン基板
１の活性領域内に不純物イオンを低濃度で注入して形成
された低濃度ソース・ドレイン領域を示す。７ａはポリ
シリコン電極４ａの両側方に形成された電極部サイドウ
ォールを、７ｂはポリシリコン配線４ｂの両側方に形成
された配線部サイドウォールをそれぞれ示す。各サイド
ウォール７ａ，７ｂは、同時に堆積されたシリコン窒化
膜で構成され、かつ同じ幅７０ｎｍと同じ高さ２００ｎ
ｍとを有する。すなわち、サイドウォール７ａ，７ｂの
高さは、ポリシリコン電極４ａ及びポリシリコン配線４
ｂの厚さ３３０ｎｍより１３０ｎｍ低い。つまり、ポリ
シリコン電極４ａ及びポリシリコン配線４ｂの各側面の
うちサイドウォール７ａ，７ｂよりも上方に位置する部
分の長さは１３０ｎｍである。８は、シリコン基板１の
活性領域内に不純物イオンを高濃度で注入して形成され
た高濃度ソース・ドレイン領域を示し、該ソース・ドレ
イン領域８は、上記低濃度ソース・ドレイン領域６に対
してポリシリコン電極４ａとは対向する側に位置する。

【００７４】ここで、本実施形態の特徴として、ポリシ
リコン電極４ａの上面と、ポリシリコン電極４ａの両側
面のうち電極部サイドウォール７ａよりも上方の部分と
に接するように、チタンとシリコンとの反応生成物Ｔｉ
Ｓｉ2 からなる電極部シリサイド層９ａが形成されてい
る。そして、上記ポリシリコン電極４ａ及び電極部シリ
サイド層９ａにより、ゲート電極が構成されている。ま
た、ポリシリコン配線４ｂの上面と、ポリシリコン配線
４ｂの両側面のうち配線部サイドウォール７ｂよりも上
方の部分とに接するように、ＴｉＳｉ2 からなる配線部
シリサイド層９ｂが形成されている。そして、上記ポリ
シリコン配線４ｂと配線部シリサイド層９ｂとによりゲ
ート配線が構成されている。さらに、高濃度ソース・ド
レイン領域８に接するＴｉＳｉ2 からなる基板部シリサ
イド層９ｃが形成されている。本実施形態では、各シリ
サイド層９ａ〜９ｃは、厚さが約１２０ｎｍのＴｉＳｉ
2膜で構成されている。

【００７５】このように構成された本実施形態の半導体
装置では、ＭＯＳトランジスタのポリシリコン電極４ａ
及びポリシリコン配線４ｂの上面と両側面の一部（断面
内において、ポリシリコン膜の厚さの１／５以上の長さ
を有する部分）とに接するシリサイド層９ａ，９ｂが形
成されている。一方、図２３に示すような従来のサリサ
イド構造を有する半導体装置では、ＭＯＳトランジスタ
のポリシリコン電極４ａ及びポリシリコン配線４ｂの上
面にのみ接するシリサイド層９ａ，９ｂが形成されてい
る。したがって、本実施形態における半導体装置の構造
では、各シリサイド層９ａ，９ｂがポリシリコン電極９
ａ及びポリシリコン配線４ｂの両側面上に接する領域に
まで亘って形成されている分、ゲート電極及びゲート配
線の抵抗値をさらに低減できる。すなわち、従来のシリ
サイド層９ａ，９ｂの幅は、ポリシリコン膜の幅３５０
ｎｍに等しいが、本実施形態のシリサイド層９ａ，９ｂ
の幅は、ポリシリコン膜の幅３５０ｎｍに左右のポリシ
リコン側面の長さ（１３０ｎｍ＋１３０ｎｍ）２６０ｎ
ｍを加算した合計した値６１０ｎｍとなる。したがっ
て、従来の構造に比較してシリサイド層９ａ，９ｂの面
積が１．８５倍になるため、ゲート電極及びゲート配線
の抵抗値も０．５４倍に低減できる。

【００７６】なお、本実施形態では、ポリシリコン電極
４ａ及びポリシリコン配線４ｂを構成するポリシリコン
膜の両側部のうちシリサイド化される部分の長さを１３
０ｎｍとしているが、本発明は斯かる実施形態に限定さ
れるものではない。ポリシリコン膜の厚さが厚ければ厚
いほど、あるいはサイドウォール７ａ，７ｂが低くけれ
ば低いほど、ポリシリコン膜のシリサイド化される領域
の面積を大きくできるので、ゲート電極及びゲート配線
の抵抗値を低減でき、その効果は非常に大きくなる。

【００７７】また、本実施形態においては、シリサイド
層をＴｉＳｉ2 膜で構成したが、その他の材料として、
ＣｏＳｉ2 膜，ＮｉＳｉ膜、ＷＳｉ膜，ＰｔＳｉ2 膜等
でシリサイド層を構成してもよい。

【００７８】更に、各サイドウォール７ａ，７ｂをシリ
コン窒化膜で構成したが、ＳｉＯ2膜あるいはその他の
絶縁膜で構成することもできる。なお、シリコン窒化膜
の組成は、本実施形態におけるＳｉ3 Ｎ4 に限定される
ものではなく、一般的な組成式Ｓｉx Ｎy を満足するも
のであればよい。

【００７９】また、ポリシリコン電極４ａ及びポリシリ
コン配線４ｂを構成するポリシリコン膜の幅，厚さや、
各サイドウォール７ａ，７ｂの幅や高さ、各シリサイド
層９ａ〜９ｃを構成するＴｉＳｉ2 膜の厚さ等は、本実
施形態で示した値に限定されるものではない。

【００８０】また、サイドウォール７ａ，７ｂとポリシ
リコン電極４ａ，ポリシリコン配線４ｂ及びシリコン基
板１との間に保護酸化膜５は必ずしも設けなくてもよ
い。ただし、本実施形態のごとくサイドウォールを窒化
シリコン膜で構成する場合には、下地のポリシリコン膜
及びシリコン基板との密着性等を向上する上で、サイド
ウォールの下方に保護酸化膜を介在させることが好まし
い。

【００８１】次に、図２（ａ）〜（ｆ）を参照しなが
ら、上記図１に示す半導体装置の製造方法について説明
する。

【００８２】まず、図２（ａ）に示すように、シリコン
基板１の表面付近の領域において、活性領域を取り囲む
ための素子分離２ａを形成し、活性領域内のシリコン基
板１上にゲート酸化膜３を形成した後、基板全体にポリ
シリコン膜を堆積する。そして、フォトレジストマスク
を用いて（図示せず）、エッチングによりポリシリコン
膜を選択的に除去して、活性領域の中にポリシリコン電
極４ａを、素子分離２ａの上にポリシリコン配線４ａを
それぞれ同時にパターニングする。その後、基板上に保
護酸化膜５を形成する。

【００８３】本実施形態では、素子分離２ａを形成する
際にＬＯＣＯＳ分離法を用い、厚さが３５０ｎｍのシリ
コン酸化膜からなる素子分離２ａを設けている。ゲート
酸化膜３の厚さは９ｎｍである。ポリシリコン電極４ａ
及びポリシリコン配線４ｂを形成する際、厚さが３３０
ｎｍのポリシリコン膜を堆積し、これを最小線幅０．３
５μｍの細線にパターニングしている。さらに、ポリシ
リコン電極４ａ及び保護酸化膜５をマスクとして、活性
領域のシリコン基板１内に不純物イオンを低濃度で注入
し、低濃度ソース・ドレイン領域６を形成する。その
後、化学的気相成長法（ＣＶＤ）を用いて堆積した厚い
シリコン窒化膜に異方性エッチングを施して、ポリシリ
コン電極４ａ及びポリシリコン配線４ｂの両側方に電極
部サイドウォール７ａ及び配線部サイドウォール７ｂを
形成する。ただし、各サイドウォール７ａ，７ｂを形成
する際、厚さが２００ｎｍのシリコン窒化膜を堆積し、
異方性エッチングを行なって、幅が２００ｎｍ，厚さが
３３０ｎｍのサイドウォール７ａ，７ｂを形成する。

【００８４】次に、図２（ｂ）に示すように、ウエット
エッチングあるいはドライエッチングによりサイドウォ
ール７ａ，７ｂの高さを低減し、その後不純物イオンを
高濃度で注入して高濃度ソース・ドレイン領域８を形成
した後、注入された不純物を活性化するための熱処理を
行なう。

【００８５】この図２（ｂ）に示す工程において、本実
施形態では、サイドウォール７ａ，７ｂの高さを低減す
る方法として、熱燐酸（Ｈ3 ＰＯ4 ）によるウエットエ
ッチングを使用しているが、サイドウォール７ａ，７ｂ
がシリコン窒化膜で構成されているため、保護酸化膜５
及び素子分離２ａを構成するＳｉＯ2 やポリシリコンと
のエッチング選択比が大きく取れる。例えば、１５０℃
の濃度制御された熱燐酸（Ｈ3 ＰＯ4 ）液を使用すれ
ば、シリコン窒化膜のエッチングレートは３５Ａ／ｍｉ
ｎで選択比は３０以上となる。そして、等方的エッチン
グとなり、素子分離２ａ等をほとんど除去することな
く、シリコン窒化膜からなるサイドウォール７ａ，７ｂ
の寸法を、幅２００ｎｍ、高さ３３０ｎｍから幅７０ｎ
ｍ、高さ２００ｎｍまで縮小できる。この時のウエット
エッチング時間は、約４０ｍｉｎである。なお、ドライ
エッチングにおいて、シリコン窒化膜とポリシリコン、
酸化膜の選択比を大きく取れば、図２（ａ）に示すサイ
ドウォール形成時にオーバーエッチングを行なって、図
２（ｂ）に示すサイドウォール７ａ，７ｂの寸法まで縮
小することができる。

【００８６】本実施形態ではサイドウォール７ａ，７ｂ
をシリコン窒化膜で構成して、熱燐酸によるウェットエ
ッチングを行うようにしているので、その際素子分離２
ａがエッチングされず、素子分離２ａの膜厚の減小に起
因する分離リーク等の発生もなく安定してトランジスタ
を形成できる利点がある。

【００８７】次に、図２（ｃ）に示すように、ポリシリ
コン電極４ａ，ポリシリコン配線４ｂ及び高濃度ソース
・ドレイン領域８の上に残存する保護酸化膜５をウエッ
ト処理により除去し、ポリシリコン電極４ａ及びポリシ
リコン配線４ｂ及びシリコン基板１の表面を露出させ
る。このとき、本実施形態では、ＮＨ4 Ｆ対ＨＦに対す
るエッチング速度比が２０対１である溶液を用いて、２
０ｓｅｃの間ウエットエッチングしている。

【００８８】次に、図２（ｄ）に示すように、スパッタ
リング法を用いて、基板の全面上にチタン膜１０を堆積
する。このチタン膜１０の厚さは５０ｎｍである。

【００８９】さらに、図２（ｅ）に示すように、６５０
℃でＲＴＡ（Rapid Thermal Annealing ）処理［急速熱
処理］を行い、ポリシリコン電極４ａ，ポリシリコン配
線４ｂ及び高濃度ソース・ドレイン領域８を構成するシ
リコンとチタンとを反応させて、ＴｉＳｉ2 膜からなる
シリサイド層１１ａ〜１１ｃを形成する。このとき、ポ
リシリコン電極４ａ及びポリシリコン配線４ｂの上面及
び両側面の一部がシリサイド化される。そして、素子分
離２ａ及びサイドウォール７ａ，７ｂの上のチタン膜１
０は、下地にシリコンが存在しないためシリサイド化さ
れないで、未反応のチタンのままで残っている。

【００９０】その後、図２（ｆ）に示すように、ウエッ
トエッチングを行なって、各シリサイド層１１ａ〜１１
ｃは残しながら、素子分離２ａ及びサイドウォール７
ａ，７ｂの上の未反応チタンからなるチタン膜１０のみ
を選択的に除去する。本実施形態では、選択ウエットエ
ッチング液として、アンモニア−過酸化水素水を用いて
いる。さらに、図２（ｅ）に示す各シリサイド層１１ａ
〜１１ｃを構成するＴｉＳｉ2 膜（Ｃ４９）は、熱処理
温度が比較的低い温度（６５０℃）で形成される膜で抵
抗率が若干高いことから、２回目のＲＴＡ処理を比較的
高温（８２５℃）で行ない、抵抗率の低いＴｉＳｉ2 膜
（Ｃ５４）からなる電極部シリサイド層９ａ，配線部シ
リサイド層９ｂ及び基板部シリサイド層９ｃを形成す
る。その後の工程における基板の断面状態の図示は省略
するが、層間絶縁膜の堆積、平坦化、コンタクトホール
の開口、金属配線膜の堆積、金属配線の形成等を行っ
て、ＬＳＩを形成する。

【００９１】以上の工程により、図１に示すサリサイド
構造を有するＭＯＳトランジスタを搭載した半導体装置
を形成することができる。

【００９２】（第２の実施形態）次に、第２の実施形態
における半導体装置の構造について、図３を参照しなが
ら説明する。

【００９３】図３において、上記図１に示す半導体装置
の部材と同じ部材には同じ符号を付して、説明を省略す
る。図３に示すように、本実施形態における半導体装置
の構造は、上記第１の実施形態の図１に示す半導体装置
の構造とほぼ同じである。ただし、本実施形態では、ポ
リシリコン電極４ａ及びポリシリコン配線４ｂの幅が非
常に微細化されているので、ポリシリコン電極４ａ及び
ポリシリコン配線４ｂの両側部に形成された各シリサイ
ド層９ａ，９ｂがポリシリコン膜の中央で互いに接触し
ている。つまり、各サイドウォール７ａ，７ｂよりも上
方に位置するポリシリコン膜がすべてシリサイド化され
ている点が本実施形態の特徴である。この場合、ポリシ
リコン電極４ａ及びポリシリコン配線４ｂを構成するポ
リシリコン膜の最小線幅は、ポリシリコン膜のうちシリ
サイド化される層の深さの２倍以下である。例えばポリ
シリコン膜のシリサイド化される深さが１２０ｎｍの場
合には、ポリシリコン膜の最小線幅は２４０ｎｍ以下で
ある。その場合には、ポリシリコン膜の両側面から漸次
シリサイド化されていく部分が、ポリシリコン膜の上面
からシリサイド化されていく部分がサイドウォール７
ａ，７ｂの上端と同じ高さ位置まで到達するよりも早く
互いに接するようになる。本実施形態では、将来の超微
細化ＬＳＩにも十分対応し得る利点がある。

【００９４】なお、本実施形態における半導体装置の構
造を得るための製造工程は、上記第１の実施形態におい
て説明した図２（ａ）〜（ｆ）に示す工程と基本的に同
じであるので、図示及び説明を省略する。

【００９５】（第３の実施形態）次に、第３の実施形態
における半導体装置の構造について、図４〜図６を参照
しながら説明する。図４は第３の実施形態における半導
体装置の製造工程中における状態を示す斜視図であり、
図５は図４に示すＶ−Ｖ線における断面図である。図４
及び図５において、上記第１の実施形態の図１に示す部
材と同じ部材には同じ符号を付して、説明を省略する。
図５に示すように、本実施形態における半導体装置の構
造は、上記第１の実施形態の図１に示す半導体装置の構
造とほぼ同じである。ただし、本実施形態では、第１の
実施形態と異なり、ポリシリコン電極４ａの両側面上の
サイドウォール７の高さがポリシリコン膜の厚さとほぼ
同等であり、電極部シリサイド層９ａはポリシリコン電
極４ａの上面に接する部分のみに形成されている。一
方、ポリシリコン電極４ａに近い部分を除くポリシリコ
ン配線４ｂにはサイドウォールが存在せず、配線部シリ
サイド層９ｂは、ポリシリコン配線４ｂの上面および両
側面の上に接するように形成されている。なお、基板部
シリサイド層９ｃの構造は、上記第１の実施形態におけ
る基板部シリサイド層９ｃの構造と同じである。

【００９６】本実施形態における半導体装置の構造で
は、通常のＭＯＳＬＳＩにおいてトランジスタの能動領
域（活性領域）に存在するポリシリコン電極４ａがポリ
シリコン膜全体に占める割合は、素子分離２ａ上のポリ
シリコン配線４ｂが占める割合に比べ非常に小さい。素
子分離２ａ上のポリシリコン配線４ｂは各トランジスタ
の接続等に使用されているからである。したがって、素
子分離２ａ上のポリシリコン配線４ｂの抵抗値を低減す
るだけでも、ＭＯＳＬＳＩの高速化、高密度化に寄与し
その効果は非常に大きい。本実施形態において、例え
ば、第１の実施形態と同じくポリシリコン膜の最小線幅
が０．３５μｍ（３５０ｎｍ）、ポリシリコン膜の厚さ
が３３０ｎｍである場合、配線部シリサイド層９ｂの図
４の断面内における合計長さは、ポリシリコン配線４ｂ
の最小線幅の３５０ｎｍと左右ポリシリコン配線４ｂの
両側方の高さ（３３０ｎｍ＋３３０ｎｍ）の合計１０１
０ｎｍとなる。したがって、従来例と比較して約２．９
倍の面積がシリサイド化され、抵抗値も単純計算で０．
３４倍に低減でき、抵抗値の低減効果が特に大きい。

【００９７】次に、本実施形態における半導体装置の製
造工程について、図６を参照しながら説明する。

【００９８】まず、図６（ａ）に示すように、上記第１
の実施形態における図２（ａ）で説明した工程と同じ工
程を実施する。ただし、本実施形態では、サイドウォー
ル７を形成するためのシリコン窒化膜の厚さは１００ｎ
ｍとしている。

【００９９】次に、図６（ｂ）に示すように、ＣＶＤ法
により、基板の全面上に厚さが２０ｎｍのエッチング用
酸化膜１２を堆積する。

【０１００】次に、図６（ｃ）に示すように、ＮＨ4 Ｆ
対ＨＦの比が２０対１の溶液を用いて、上記エッチング
用酸化膜１２のうち活性領域及び活性領域の近辺を除く
素子分離２ａ上の部分を除去する。このとき、図示しな
いが、エッチング用酸化膜１２の除去領域のみを開口し
たフォトレジストマスクを形成して、エッチング用酸化
膜のエッチングを行なう。

【０１０１】次に、図６（ｄ）に示すように、１５０℃
の熱燐酸を用いたウェットエッチングにより、活性領域
上のポリシリコン電極４ａの両側方のサイドウォール７
は残し、素子分離２ａ上のポリシリコン配線４ｂの両側
方のサイドウォール７を除去する。ただし、図６（ｄ）
には示されていないが図５に示すように、活性領域の近
辺のポリシリコン配線４ｂの両側方のサイドウォール７
は残存している。

【０１０２】次に、図６（ｅ）に示すように、ＮＨ4 Ｆ
対ＨＦの比が２０対１の溶液を用いて、上記エッチング
用酸化膜１１の残存部分をすべて除去した後、活性領域
のポリシリコン電極４ａ及びサイドウォール７をマスク
として不純物イオンを高濃度で注入し、高濃度ソース・
ドレイン領域８を形成する。その後、注入された不純物
を活性化するための熱処理を行ない、保護酸化膜５のう
ち活性領域内のシリコン基板１上で露出した部分及びポ
リシリコン膜の周囲のサイドウォール７で覆われていな
い部分をウェットエッチングにより除去する。その後、
基板の全面上に厚さが５０ｎｍのチタン膜１０を堆積す
る。

【０１０３】さらに、図６（ｆ）に示すように、１回目
のＲＴＡ処理により、ポリシリコン膜とチタン膜１０と
が接触する部分及びシリコン基板１とチタン膜１０とが
接触する部分でチタンとシリコンとを反応させて、Ｔｉ
Ｓｉ2 膜よりなるシリサイド層を形成した後、チタン膜
１０の未反応部を除去した後、２回目のＲＴＡ処理を行
なって、抵抗率の低いシリサイド層９ａ〜９ｃを形成す
る。その後、層間絶縁膜の堆積、平坦化、コンタクトホ
ールの開口、金属配線膜の堆積、金属配線の形成等を行
って、ＬＳＩを形成する。

【０１０４】以上の工程によって、図４及び図５に示す
サリサイド構造を有するＭＯＳトランジスタを搭載した
半導体装置を形成することができる。

【０１０５】なお、本実施形態の工程では、ポリシリコ
ン電極４ａの側方にのみサイドウォールを形成するため
に、電極部サイドウォール９ａ及び配線部サイドウォー
ル９ｂを形成した後、エッチング用酸化膜１２を形成し
て配線部サイドウォール９ｂを除去するようにしたが、
例えば活性領域内の基板上にのみサイドウォール形成用
の絶縁膜を堆積し、異方性エッチングにより電極部サイ
ドウォールを形成するようにしてもよい。

【０１０６】（第４の実施形態）次に、第４の実施形態
における半導体装置について、図７を参照しながら説明
する。図７は第４の実施形態における半導体装置の構造
を示す断面図である。図７に示すように、本実施形態の
半導体装置の構造は、上記第３の実施形態における図４
に示す半導体装置の構造とほぼ同じであるが、本実施形
態では、第１の実施形態と同様に、電極部シリサイド層
９ａが、ポリシリコン電極４ａの上面と両側面の一部と
に接するように形成されている点が異なる。すなわち、
サイドウォール７よりも上方に位置するポリシリコン電
極４ａの両側面の上に亘って電極部シリサイド層９ａが
形成されている。

【０１０７】したがって、本実施形態では、第３の実施
形態におけるポリシリコン配線４ｂの周囲に形成された
電極部シリサイド層９ｂによる大きな抵抗値の低減効果
に加え、配線部シリサイド層９ａによる抵抗値の低減効
果をも発揮することができる。

【０１０８】（第５の実施形態）次に、第５の実施形態
について、図８〜図１１を参照しながら説明する。

【０１０９】図８は本実施形態に係る半導体装置の構造
を示す断面図であり、図９は図８の一部を拡大した断面
図である。同図において、上記第１の実施形態の図１に
示す部材と同じ部材には同じ符号を付して、説明を省略
する。図８に示すように、本実施形態における半導体装
置の構造は、上記第１の実施形態の図１に示す半導体装
置の構造とほぼ同じであるが、本実施形態では、ポリシ
リコン電極４ａ及びポリシリコン配線４ｂの両側方に保
護酸化膜５を介してＬ字状の電極部サイドウォール７ａ
及び配線部サイドウォール７ｂが設けられている点が第
１の実施形態と異なる。そして、電極部シリサイド層９
ａ，配線部シリサイド層９ｂ及び基板部シリサイド層９
ｃの構造は、上記第１の実施形態の図１に示す構造と基
本的に同じである。

【０１１０】本実施形態では、後述のように、製造工程
において、ポリシリコン電極４ａ及びポリシリコン配線
４ｂを構成するポリシリコン膜の厚さ以下の高さを有す
るＬ字状のサイドウォール７ａ，７ｂを確実に作り込め
る利点がある。また、電極部サイドウォール７ａの幅を
ある程度維持しながら高さを低減することが容易となる
ので、ＬＤＤ構造によるＭＯＳトランジスタの高速動作
や高耐圧性を維持しながら、抵抗値の低減を図ることが
できる利点がある。

【０１１１】次に、上記図８及び図９に示す構造を有す
る半導体装置の製造工程について、図１０（ａ）〜
（ｆ）及び図１１を参照しながら説明する。ただし、図
１０（ａ）〜（ｆ）は本実施形態に係る半導体装置の製
造工程における構造の変化を示す断面図であり、図１１
は図１０（ｃ）に示す状態における半導体装置の一部を
拡大して示す断面図である。

【０１１２】まず、図１０（ａ）に示すように、シリコ
ン基板１の活性領域内に、ゲート酸化膜３を介してポリ
シリコン電極４ａを形成する一方、素子分離２ａの上に
ポリシリコン配線４ｂを形成する。ただし、これらの部
材の材質や形成方法は上記第１の実施形態と同様であ
る。この状態で、基板全体の上に保護酸化膜５を堆積
し、ポリシリコン電極４ａ及びその両側方の保護酸化膜
５をマスクとして、不純物イオンを低濃度で注入して、
低濃度ソース・ドレイン領域６を形成する。さらに、保
護酸化膜５の上に、サイドウォール用のシリコン窒化膜
７ｘと、マスク用ポリシリコン膜１４とを、いずれもＣ
ＶＤ法により堆積する。このとき、図１１に示すよう
に、ポリシリコン電極４ａ及びポリシリコン配線４ｂを
構成するポリシリコン膜の厚みは３３０ｎｍ，最小線幅
は０．３５ミクロンであり、保護酸化膜５の厚みは２０
ｎｍであり、シリコン窒化膜７の厚さは３０ｎｍであ
り、ポリシリコン膜１４の厚さは１００ｎｍである。

【０１１３】次に、図１０（ｂ）に示すように、ＲＩＥ
により、ポリシリコン膜１４をオーバーエッチングし、
コーナー部のみ残して他の部分を除去する。この処理に
よって、ポリシリコン電極４ａとポリシリコン配線４ｂ
の基端付近の両コーナー部にそれぞれ電極部ポリシリコ
ンマスク１４ａと配線部ポリシリコンマスク１４ｂとを
形成する。このとき、ポリシリコン膜１４とシリコン窒
化膜７ｘとのエッチング選択比は大きい。

【０１１４】次に、図１０（ｃ）に示すように、残存す
るポリシリコンマスク１４ａ，１４ｂをマスクとしてＨ
3 ＰＯ4 （１５０℃の熱燐酸）によるウェットエッチン
グを行ない、シリコン窒化膜７ｘのうち各ポリシリコン
マスク１４ａ，１４ｂに覆われた部分のみ残し他の部分
を除去する。このとき、シリコン窒化膜７ｘとポリシリ
コンマスク１４ａ，１４ｂとのエッチングの選択比は、
３０：１程度にすることができる。この工程により、ポ
リシリコン電極４ａ及びポリシリコン配線４ｂの両側方
に、いずれもＬ字状の電極部サイドウォール９ａ及び配
線部サイドウォール９ｂが形成される。この各サイドウ
ォール９ａ，９ｂの高さは、ポリシリコン電極４ａ及び
ポリシリコン配線４ｂを構成するポリシリコン膜の厚さ
よりもかなり小さくすることができる。その理由は、上
記第１の実施形態の場合には、余りに長時間のエッチン
グを行ってサイドウォール７ａ，７ｂの高さを低くしよ
うとすると、素子分離２ａの膜厚の減小を招き、素子分
離機能が劣化する虞れがあったが、本実施形態では斯か
る虞れはないからである。

【０１１５】次に、図１０（ｄ）に示すように、ポリシ
リコン電極４ａ，電極部ポリシリコンマスク１４ａ及び
電極部サイドウォール９ａをマスクとして、活性領域の
シリコン基板１内に不純物イオンを高濃度で注入し、高
濃度ソース・ドレイン領域８を形成する。その後、ドラ
イエッチング又はウェットエッチングにより、ポリシリ
コンマスク１４ａ，１４ｂを除去する。

【０１１６】次に、図１０（ｅ）に示すように、ＨＦ系
のエッチング液を用いて、基板上で露出した部分の保護
酸化膜５を除去する。その後、チタン膜を堆積し、１回
目のＲＴＡ処理を行なって、チタンとシリコンとの反応
によりＴｉＳｉ2 膜からなるシリサイド層を形成する。
このときの状態は、上記各実施形態の製造工程で図示し
たとおりであるので、図示は省略する。

【０１１７】そして、図１０（ｆ）に示すように、チタ
ン膜を除去した後、２回目のＲＴＡ処理を行なって、抵
抗率の低いシリサイド層９ａ〜９ｃを形成する。その
後、層間絶縁膜の堆積、平坦化、コンタクトホールの開
口、金属配線膜の堆積、金属配線の形成等を行って、Ｌ
ＳＩを形成する。

【０１１８】以上の工程によって、図８及び図９に示す
サリサイド構造を有するＭＯＳトランジスタを搭載した
半導体装置を形成することができる。

【０１１９】本実施形態に係る半導体装置の製造方法で
は、ポリシリコン膜１４をエッチバックしてポリシリコ
ンマスク１４ａ，１４ｂを形成する際に、保護酸膜５に
よってポリシリコン膜１４の下方が覆われているので、
長時間のドライエッチングを行っても下地のシリコン基
板１や素子分離２ａをエッチングしてしまうことがな
い。すなわち、上記第１の実施形態において、図２
（ｂ）に示す工程で、ドライエッチングのオーバーエッ
チングにより高さの低いサイドウォール７ａ，７ｂを形
成しようとすると、素子分離２ａの膜厚の減小が大きく
なり、素子分離機能が劣化する虞れがある。そこで、上
記第１の実施形態では、ウェットエッチングにより高さ
の低いサイドウォール７ａ，７ｂを形成するようにして
いるが、ウェットエッチングの場合、サイドウォールの
形状の制御性がドライエッチングよりも劣る。その点、
本実施形態では、素子分離２ａの素子分離機能の劣化を
防止しながら、非エッチング物の形状の制御性のよいド
ライエッチングによりサイドウォール７ａ，７ｂを形成
することができる。

【０１２０】なお、本実施形態では、Ｌ字状のサイドウ
ォール７ａ，７ｂの高さはポリシリコン電極４ａ，ポリ
シリコン配線４ｂの高さの４／５以下であることが、抵
抗値の低減のためには好ましい。ただし、特に本実施形
態では、サイドウォール高さのバラツキを極めて小さく
抑制できるので、ポリシリコン膜の４／５以上を越える
場合でも、ある程度の効果を発揮し得る。

【０１２１】（第６の実施形態）まず、第６の実施形態
について、図１２，図１３（ａ）〜（ｅ）及び図１４
（ａ）〜（ｅ）を参照しながら説明する。

【０１２２】図１２は第６の実施形態における半導体装
置の断面構造を示す。本実施形態に係る半導体装置の構
造は、図１に示す上記第１の実施形態に係る半導体装置
の構造と基本的に同じであり、図１に示す部材と同じ部
材は同じ符号を付して、説明を省略する。本実施形態で
は、上記第１の実施形態におけるＬＯＣＯＳ膜からなる
素子分離２ａに代えて、トレンチ分離法によって形成さ
れたシリコン酸化膜で構成される素子分離２ｂを設けて
いる。本実施形態でも、ポリシリコン電極４ａ及びポリ
シリコン配線４ｂは、上記第１の実施形態におけると同
様の幅，厚さを有し、含有する不純物の種類，材料も同
じである。また、各サイドウォール７ａ，７ｂ及びゲー
ト酸化膜３の材質，厚さも、第１の実施形態において説
明した通りである。さらに、本実施形態においても、第
１の実施形態におけると同様の材質，厚みを有する電極
部シリサイド層９ａと、配線部シリサイド層９ｂと、基
板部シリサイド層９ｃとが形成されている。

【０１２３】このように構成された本実施形態の半導体
装置では、第１の実施形態と同様に、各シリサイド層９
ａ，９ｂがポリシリコン膜の側面にまで亘る分、更に抵
抗値を低減できる。

【０１２４】特に本実施形態では、ＭＯＳトランジスタ
を形成する活性領域を区画するために、トレンチ分離法
で形成された素子分離２ｂを用いているので、サイドウ
ォール７ａ，７ｂを形成する材料が素子分離２ｂを構成
する材料と同じシリコン酸化膜（ＣＶＤによって堆積さ
れたＳｉＯ2 膜）である場合でも安定なプロセスを提供
できる。すなわち、このようなポリシリコン膜の高さよ
りも低いサイドウォール７ａ，７ｂを有する構造では、
サイドウォール形成のための異方性エッチング工程にお
いて、サイドウォール高さを低減するためにオーバーエ
ッチングを行う必要がある。その際、分離絶縁膜（例え
ばシリコン酸化膜）がサイドウォールのオーバーエッチ
ングと同時にエッチングされても形状が垂直であるた
め、エッチングによる除去領域の横方向への拡がり（分
離絶縁膜幅の減少）が抑えられ、分離耐圧の低下（分離
リ−クの発生）を招く虞れがない。

【０１２５】また、ゲート長の小さい微細化されたＭＯ
Ｓトランジスタを搭載した半導体装置では、ＬＯＣＯＳ
法により形成された素子分離はバーズビークが生じる等
トレンチ構造の素子分離よりも問題が多い。したがっ
て、トレンチ型素子分離の使用はＬＳＩの素子集積度を
向上させる点でも有利であるとともに、サイドウォール
高さを低減する上で安定なプロセスを提供でき、ポリシ
リコン膜の両側部の一部までシリサイド化することによ
る効果と相俟って著効を発揮することができる。

【０１２６】なお、本実施形態では、ポリシリコン電極
４ａ及びポリシリコン配線４ｂを構成するポリシリコン
膜の側面のうちシリサイド化される部分の長さを１３０
ｎｍとしているが、ポリシリコン膜の厚さが厚ければ厚
いほど、あるいはサイドウォール７ａ，７ｂの高さが低
ければ低いほど、ポリシリコン膜の側方のシリサイド化
される領域の面積を大きくできるので、ゲート電極及び
ゲート配線の抵抗値を低減でき、よって、その効果は非
常に大きくなる。

【０１２７】また、本実施形態においては、シリサイド
層をＴｉＳｉ2 膜で構成したが、その他の材料として、
ＣｏＳｉ2 膜，ＮｉＳｉ膜、ＷＳｉ膜，ＰｔＳｉ2 膜等
でシリサイド層を構成してもよい。

【０１２８】更に、各サイドウォール７ａ，７ｂをＳｉ
Ｏ2 膜で構成したが、シリコン窒化膜あるいはその他の
絶縁膜で構成することもできる。

【０１２９】また、ポリシリコン電極４ａ及びポリシリ
コン配線４ｂを構成するポリシリコン膜の幅，厚さや、
各サイドウォール７ａ，７ｂの幅や高さ、各シリサイド
層９ａ〜９ｃを構成するＴｉＳｉ2 膜の厚さ等は、本実
施形態で示した値に限定されるものではない。

【０１３０】次に、図１３（ａ）〜（ｅ）及び図１４
（ａ）〜（ｅ）を参照しながら、上記図１２に示す半導
体装置の製造方法について説明する。

【０１３１】まず、図１３（ａ）に示すように、トレン
チ型素子分離を形成するために、シリコン基板１の上
に、下敷き酸化膜２１と、トレンチへの埋め込み用シリ
コン酸化膜を平坦化する際のエッチングストッパ−とな
るシリコン窒化膜２２とを堆積し、さらにその上にトレ
ンチ形成領域を開口したレジスト膜２３を形成する。

【０１３２】次に、図１３（ｂ）に示すように、レジス
ト膜２３をマスクとして、シリコン窒化膜２２、下敷き
酸化膜２１をエッチングし、更にシリコン基板１を垂直
にエッチングして、深さが約３００ｎｍのトレンチ２４
を形成する。

【０１３３】次に、図１３（ｃ）に示すように、基板表
面に対して若干熱酸化を行った後、基板の全面上に厚さ
が約１μｍのトレンチへの埋め込み用シリコン酸化膜２
ｘをＣＶＤ法を用いて堆積する。

【０１３４】次に、図１３（ｄ）に示すように、埋め込
み用シリコン酸化膜２ｘをＣＭＰ法を用いて平坦化する
と同時に、埋め込み用シリコン酸化膜２ｘから素子分離
２ｂをパターニングする。ここで、本実施形態では、平
坦化時のエッチングストッパ−としてシリコン窒化膜２
２を用いているが、ポリシリコン膜を用いてもよい。
又、平坦化法としてＣＭＰ法の代わりにレジスト膜を堆
積してエッチバックする等の平坦化法を用いてもよい。

【０１３５】次に、図１３（ｅ）に示すように、エッチ
ングストッパ−として用いたシリコン窒化膜２２と下敷
き酸化膜２１とをエッチングにより除去する。

【０１３６】次に、図１４（ａ）に示すように、ゲ−ト
酸化を行った後、ポリシリコン膜４ｘを堆積し、ゲ−ト
電極パタ−ン用のレジスト膜３１を形成する。本実施形
態では、ゲ−ト酸化膜３の膜厚は９ｎｍ、ポリシリコン
膜４ｘの厚みは３３０ｎｍである。

【０１３７】次に、図１４（ｂ）に示すように、レジス
ト膜３１をマスクとしてエッチングを行ってポリシリコ
ン膜４ｘ及びゲート酸化膜３をパターニングし、ゲート
長が約０．３５μｍのポリシリコン電極４ａと、ポリシ
リコン配線４ｂとを形成する。その後、ポリシリコン電
極４ａ，ポリシリコン配線４ａ及び素子分離２ｂをマス
クとしてシリコン基板１内に不純物イオンを低濃度で注
入し、低濃度ソース・ドレイン領域６を形成する。

【０１３８】次に、図１４（ｃ）に示すように、基板上
にサイドウォール形成用のシリコン酸化膜７ｘを堆積す
る。本実施形態におけるこのシリコン酸化膜７ｘの厚み
は１２０ｎｍであり、第１の実施形態におけるサイドウ
ォール形成用のシリコン酸化膜の厚み（３５０ｎｍ）よ
りもかなり薄い。これは、次の工程で、異方性の強いド
ライエッチングによサイドウォールを形成するからであ
る。

【０１３９】次に、図１４（ｄ）に示すように、上記シ
リコン酸化膜７ｘの異方性エッチングを行って、ポリシ
リコン電極４ａ及びポリシリコン配線４ｂの両側方に電
極部サイドウォール７ａ及び配線部サイドウォール７ｂ
を形成する。

【０１４０】、本実施形態では、サイドウォール高さを
低減するためにドライエッチング時のオ−バ−エッチン
グ量を大きくしており、各サイドウォール７ａ，７ｂの
高さを２００ｎｍ（酸化膜を２５０ｎｍエッチングする
ことに相当）とし、ポリシリコン膜７ｘの厚み以下まで
低減している。また、このサイドウォール高さを低減す
るためのオ−バ−エッチングによって、素子分離２ｂの
一部も同時にエッチングされる。しかし、トレンチ構造
をしている素子分離２ｂの側面は垂直方向に延びてお
り、しかも素子分離２ｂの上面は、エッチングストッパ
−膜であるシリコン窒化膜２２の膜厚の分だけゲ−ト酸
化膜３より高い位置にある。したがって、素子分離２ｂ
の一部がある程度除去されても、素子分離２ｂのうち素
子分離として機能する部分の幅は低減することがなく、
ＬＯＣＯＳ法によって形成される素子分離のようにオー
バーエッチングによってその幅が低減することに起因す
るリークの発生等の問題がない。その後、ポリシリコン
電極４ａ，ポリシリコン配線４ｂ，電極部サイドウォー
ル７ａ，配線部サイドウォール７ｂ及び素子分離２ｂを
マスクとして、シリコン基板１内に不純物イオンを高濃
度で注入しさらに熱処理を行って高濃度ソース・ドレイ
ン領域８を形成する。また、これにより低濃度ソース・
ドレイン領域６の範囲も決定される。

【０１４１】次に、図１４（ｅ）に示す工程で、上記第
１の実施形態における図２（ｃ）〜（ｆ）に示す工程と
同じ処理を行って、ポリシリコン電極４ａ，ポリシリコ
ン配線４ｂ及び高濃度ソース・ドレイン領域８を構成す
るシリコンとチタンとを反応させて、ＴｉＳｉ2 膜から
なるシリサイド層を形成する。その後、層間絶縁膜の堆
積、平坦化、コンタクトホ−ルの開口、金属配線膜の堆
積、金属配線の形成等を行ってＬＳＩを形成する。

【０１４２】以上のＭＯＳトランジスタの製造方法によ
り、図１３に示すＭＯＳトランジスタの構造を作製で
き、低抵抗のポリシリコン電極、配線を容易に形成でき
る。なお、本実施形態ではサイドウォール材料としてシ
リコン酸化膜（ＳｉＯ2 ）を使用したが、シリコン酸化
膜以外の窒化膜やその他材料を使用しても差支えない。

【０１４３】また、シリサイド材料としてＴｉＳｉ2 を
使用したが、その他の材料、例えば、ＣｏＳｉ2 ，Ｎｉ
Ｓｉ，ＰｔＳｉ等を使用してもよい。

【０１４４】（第７の実施形態）次に、第７の実施形態
について、図１５，図１６（ａ）〜（ｅ）及び図１７
（ａ）〜（ｅ）を参照しながら説明する。

【０１４５】図１５は、第７の実施形態におけるＭＯＳ
トランジスタの断面構造の一例を示すものである。図１
５において、上記第６の実施形態における図１２に示す
符号と同じ符号を付したものは同一の部材を示し、説明
を省略する。

【０１４６】第６の実施形態とは異なり本実施形態で
は、活性領域上には第１ポリシリコン電極４a1とその上
の第２ポリシリコン電極４a2とが形成され、活性領域以
外のトレンチ型素子分離となる素子分離２ｂ上では、上
記第２ポリシリコン配線４b2のみが設けられ、第１ポリ
シリコン配線４b1は存在しない。ただし、シリコン基板
１上でもポリシリコン膜がゲートとして機能しない部分
には、第１ポリシリコン配線４b1及び第２ポリシリコン
配線４b2が形成されている。そして、第１ポリシリコン
電極４a1の側面のほぼ全体が電極部サイドウォール７ａ
で覆われ、第２ポリシリコン電極４a2の上面及びその両
側面に接する電極部シリサイド層９ａが形成され、第２
ポリシリコン配線４b2の上面及びその側面に接する配線
部シリサイド層９ｂが形成され、高濃度ソース・ドレイ
ン領域８に接する基板部シリサイド層９ｃが形成されて
いる。そして、第１，第２ポリシリコン電極４a1，４a2
及び電極部シリサイド層９ａによりゲート電極が構成さ
れ、第１，第２ポリシリコン配線４b1，４b2及び配線部
シリサイド層９ｂによりゲート配線が構成されている。

【０１４７】後述するように、このような構造を有する
トランジスタの製造工程では、トレンチ型素子分離を形
成する前に、第１ポリシリコン電極４a1及び第１ポリシ
リコン配線４b1となるポリシリコン膜を堆積すること
で、活性領域上の第１ポリシリコン電極４a1や第１ポリ
シリコン配線４b1と素子分離の上面とが同じ高さにな
る。したがって、それらの上に形成される第２ポリシリ
コン配線４b2内の段差がなくなるので、安定したトラン
ジスタ形成とポリシリコン配線の信頼性の向上とを可能
としている。

【０１４８】このように構成された本実施形態の半導体
装置では、ＭＯＳトランジスタの第２ポリシリコン電極
４a2及び第２ポリシリコン配線４b2に対し、その上面及
び各側面の一部に接するシリサイド層９ａ，９ｂが形成
されているので、上記第１の実施形態と同様にゲート電
極やゲート配線の抵抗値を低減することができる。ま
た、ＭＯＳトランジスタを形成する活性領域を区画する
ために、トレンチ分離法で形成された素子分離２ｂを用
いているので、上記第１の実施形態と同様にサイドウォ
ール７を形成する材料がシリコン酸化膜（ＣＶＤによっ
て堆積されたシリコン酸化膜）である場合でも、素子分
離２ｂの幅の減小を招くことがなく分離耐圧の低下を防
止できる等、安定なプロセスを提供できる。

【０１４９】加えて、本実施形態では、ポリシリコン電
極を２つのポリシリコン膜からなる２層構造としている
ので、例えば第１ポリシリコン電極４a1は高濃度不純物
を含むポリシリコン膜（例えば高濃度ｎ+ ポリシリコ
ン）で構成し、第２ポリシリコン電極４a2は低濃度不純
物を含むポリシリコン膜で構成することで、電極部シリ
サイド層９ａを安定に形成できるという利点がある。不
純物濃度が低いポリシリコン膜の方がシリサイド層を安
定して形成するために好ましい理由は、不純物として使
用される砒素（Ａｓ）や燐（Ｐ）がシリサイド層の形成
を阻害するので、一般的には高濃度不純物がドープされ
たシリサイド層ではシ−ト抵抗が上昇するからである。
したがって、高濃度ｎ+ ポリシリコン膜で第１ポリシリ
コン電極４a1を構成し、低濃度ｎ- ポリシリコン膜で第
２ポリシリコン電極４a2を構成して、第２ポリシリコン
電極４a2の上面及びその両側面の上にシリサイド層９ａ
を形成することで、非常に低抵抗のゲ−ト電極を形成す
ることが可能となる。この効果は、第１，第２ポリシリ
コン配線４b1，４b2で構成されるポリシリコン配線４ｂ
及び配線部シリサイド層９ｂについても同様である。

【０１５０】なお、第１の実施形態と同様に、本実施形
態では、各シリサイド層９ａ，９ｂ，９ｃをＴｉＳｉ2
で構成したが、ＣｏＳｉ2 ，ＮｉＳｉ、ＷＳｉ，ＰｔＳ
ｉ2等の他のシリサイドで構成するようにしてもよい。
さらに、サイドウォール７ａをＳｉＯ2 で構成したが、
Ｓｉ3 Ｎ4 あるいはその他の材料で構成してもよい。

【０１５１】また、ポリシリコン膜の幅，膜厚あるいは
サイドウォールの幅，高さや、シリサイド層の膜厚等は
本実施形態の寸法に限定されるものではない。

【０１５２】さらに、各ポリシリコン膜にドーピングさ
れる不純物の導電型をｎ型としたがｐ型としてもよい。

【０１５３】次に、図１６（ａ）〜（ｅ）及び図１７
（ａ）〜（ｅ）を参照しながら、上記図１５に示す半導
体装置の製造方法について説明する。

【０１５４】まず、図１６（ａ）に示すように、シリコ
ン基板１の上に、ゲート酸化膜３及び第１ポリシリコン
膜４x1を堆積し、その上にトレンチ形成領域を開口した
レジスト膜２３を形成する。ゲ−ト酸化膜３と第１ポリ
シリコン膜４x1とは、後の工程で埋め込み用酸化膜を平
坦化するためのエッチングストッパ−としても兼用させ
る。本実施形態では、ゲ−ト酸化膜３の膜厚は９ｎｍ、
第１ポリシリコン膜４x1の膜厚は２００ｎｍである。

【０１５５】次に、図１６（ｂ）に示すように、レジス
ト膜２３をマスクとして、第１ポリシリコン膜４x1、ゲ
ート酸化膜３をエッチングし、更にシリコン基板１を垂
直にエッチングして、トレンチ２４を形成する。

【０１５６】次に、図１６（ｃ）に示すように、基板表
面に対して若干熱酸化を行った後、基板の全面上にトレ
ンチへの埋め込み用シリコン酸化膜２ｘをＣＶＤ法を用
いて堆積する。

【０１５７】次に、図１６（ｄ）に示すように、シリコ
ン酸化膜２ｘをＣＭＰ法を用いて平坦化すると同時に、
シリコン酸化膜２ｘから素子分離２ｂをパターニングす
る。ここで、平坦化時のエッチングストッパ−として第
１ポリシリコン膜４x1を用いる。又、平坦化法としてＣ
ＭＰ法の代わりにレジスト膜を堆積してエッチバックす
る等の平坦化法を用いてもよい。また、第１ポリシリコ
ン膜４x1への不純物（ｐ+ 型不純物）の導入は、図５
（ａ）に示す第１ポリシリコン膜４x1の堆積工程の後
か、図５（ｄ）に示す平坦化工程の後に行う。

【０１５８】次に、図１６（ｅ）に示すように、基板上
に第２ポリシリコン膜４x2を堆積する。本実施形態で
は、第２ポリシリコン膜４x2の膜厚は１３０ｎｍであ
る。その後、第２ポリシリコン膜４x2内に低濃度不純物
（ｎ- 型不純物）を導入する。

【０１５９】次に、図１７（ａ）に示すように、第２ポ
リシリコン膜４x2の上に、ゲ−ト電極パターニング用の
レジスト膜３１を形成する。

【０１６０】次に、図１７（ｂ）に示すように、レジス
ト膜３１を用いて第１，第２ポリシリコン膜４x1，４x2
及びゲート酸化膜３をパターニングし、ゲート長が約
０．３５μｍの第１，第２ポリシリコン電極４a1，４a2
と、第１，第２ポリシリコン配線４b1，４b2とを形成す
る。その後、ポリシリコン電極４a1，４a2，ポリシリコ
ン配線４b1，４b2及び素子分離２ｂをマスクとしてシリ
コン基板１内に不純物イオンを低濃度で注入し、低濃度
ソース・ドレイン領域６を形成する。

【０１６１】次に、図１７（ｃ）に示すように、厚みが
１２０ｎｍ程度のサイドウォール形成用のシリコン酸化
膜７ｘを堆積する。

【０１６２】次に、図１７（ｄ）に示すように、上記シ
リコン酸化膜７ｘの異方性エッチングを行って、第１ポ
リシリコン電極４a1の両側面上に電極部サイドウォール
７ａを形成する。本実施形態では、素子分離２ｂ上の第
２ポリシリコン配線４b2の両側面上にはほとんどサイド
ウォールは形成されない。

【０１６３】その後、各ポリシリコン電極４a1,4a2、各
ポリシリコン配線４b1,4b2、電極部サイドウォール７
ａ，配線部サイドウォール７ｂ及び素子分離２ｂををマ
スクとして、シリコン基板１内に不純物イオンを高濃度
で注入しさらに熱処理を行って高濃度ソース・ドレイン
領域８を形成する。また、これにより低濃度ソース・ド
レイン領域６の範囲も決定される。

【０１６４】次に、図１７（ｅ）に示す工程で、上記第
１実施形態における図１（ｃ）〜（ｆ）に示す工程と同
じ処理を行って、各シリサイド層９ａ〜９ｃを形成す
る。その後、層間絶縁膜の堆積、平坦化、コンタクトホ
−ルの開口、金属配線膜の堆積、金属配線の形成等を行
ってＬＳＩを形成する。

【０１６５】以上のＭＯＳトランジスタの製造方法によ
り、図１５に示すＭＯＳトランジスタの構造を作製で
き、低抵抗のポリシリコン電極、配線を容易に形成でき
る。特に、第５の実施形態の製造方法と比較して、各ポ
リシリコン電極４a1，４a2及びポリシリコン配線４b1，
４b2をパターニングする際に、下地が完全にフラットに
なっているので、パターニング性が向上する利点があ
る。

【０１６６】（第８の実施形態）次に、第８の実施形態
について、図１８及び図１９（ａ）〜（ｆ）を参照しな
がら説明する。

【０１６７】図１８は、本実施形態に係る半導体装置の
断面図である。同図に示すように、本実施形態では、ト
レンチ構造の素子分離２ｂが設けられており、さらに、
ポリシリコン電極４ａ及びポリシリコン配線４ｂの側面
上に保護酸化膜５を介して絶縁膜からなるＬ字状のサイ
ドウォール７ａ，７ｂがそれぞれ形成されている。その
他の構造は、上記図８に示す構造と同じである。

【０１６８】本実施形態の半導体装置により、上記第６
の実施形態と同様の効果を発揮することができる。加え
て、本実施形態では、後述するように、Ｌ字状サイドウ
ォール７ａ，７ｂを形成するためのオーバーエッチング
時に、トレンチ構造の素子分離２ｂの膜厚の減小を防止
できる利点がある。すなわち、素子分離２ｂと活性領域
の基板面との段差をそれほど大きくしなくても素子分離
２ｂの素子分離機能を確実に保持することができる、し
たがって、ポリシリコン電極４ａとポリシリコン配線４
ｂとの高低差を低減することができ、ポリシリコンゲー
ト４ａのパターニング精度の向上を図ることができる。

【０１６９】次に、図１９（ａ）〜（ｆ）を参照しなが
ら、図１８に示す半導体装置の製造工程を説明する。

【０１７０】まず、図１９（ａ）に示す状態は、シリコ
ン基板１の活性領域内に、ゲート酸化膜３を介してポリ
シリコン電極４ａを形成する一方、素子分離２ａの上に
ポリシリコン配線４ｂを形成する。この状態で、基板全
体の上に保護酸化膜５を堆積し、ポリシリコン電極４ａ
及びその両側方の保護酸化膜５をマスクとして、不純物
イオンを低濃度で注入して、低濃度ソース・ドレイン領
域６を形成する。さらに、保護酸化膜５の上に、サイド
ウォール用のシリコン窒化膜７ｘと、マスク用ポリシリ
コン膜１４とを、いずれもＣＶＤ法により堆積する。こ
のとき、ポリシリコン電極４ａ及びポリシリコン配線４
ｂ，保護酸化膜５，シリコン窒化膜７ｘ，ポリシリコン
膜１４の寸法は、上記第５の実施形態と同じであり、素
子分離２ｂのトレンチの深さは及び全体の厚さは上記第
６の実施形態と同じである。

【０１７１】次に、図１９（ｂ）に示すように、ＲＩＥ
により、ポリシリコン膜１４をオーバーエッチングし、
コーナー部のみ残して他の部分を除去する。この処理に
よって、ポリシリコン電極４ａとポリシリコン配線４ｂ
の基端付近の両コーナー部にそれぞれ電極部ポリシリコ
ンマスク１４ａと配線部ポリシリコンマスク１４ｂとを
形成する。このとき、ポリシリコン膜１４とシリコン窒
化膜７ｘとのエッチング選択比は大きい。なお、素子分
離２ｂとシリコン基板面との段差が大きい場合には素子
分離２ｂの側面上にもポリシリコン膜１４の一部が残る
場合があり得るが、本実施形態のごとく段差がそれほど
大きくない場合には、素子分離２ｂの側面上にはポリシ
リコン膜１４が残らない。

【０１７２】次に、図１９（ｃ）〜（ｆ）に示す工程
で、上記第５の実施形態における図１０（ｃ）〜（ｆ）
に示す工程と同じ工程を行う。その後、層間絶縁膜の堆
積、平坦化、コンタクトホールの開口、金属配線膜の堆
積、金属配線の形成等を行って、ＬＳＩを形成する。

【０１７３】以上の工程によって、図１８に示すサリサ
イド構造を有するＭＯＳトランジスタを搭載した半導体
装置を容易に形成することができる。

【０１７４】特に、本実施形態の方法では、図１９
（ｄ）に示す工程で、酸化保護膜５が素子分離２ｂ及び
活性領域のシリコン基板の上に形成されているので、サ
イドウォール７ａ，７ｂを形成する際に素子分離２ｂの
膜厚の減小が生じない。したがって、その分素子分離２
ｂとシリコン基板１との間の段差を低減することがで
き、ゲートのパターニング精度の向上を図ることができ
る。

【０１７５】（第９の実施形態）次に、第９の実施形態
について、図２０（ａ）〜（ｅ）及び図２１（ａ）〜
（ｅ）を参照しながら説明する。本実施形態でも、トレ
ンチ構造を有する素子分離とＬ字状のサイドウォールを
設けている点は、上記第８の実施形態と同じである。た
だし、本実施形態では、図２１（ｅ）に示すように、素
子分離２ｂが活性領域のシリコン基板と同じ高さ位置に
形成されており、ポリシリコン電極９ａ及びポリシリコ
ン配線４ｂの下地が完全に平坦化されている。

【０１７６】まず、図２０（ａ）〜（ｅ）に示す工程
で、上記第６の実施形態における図１３（ａ）〜（ｅ）
とほぼ同様の工程を行う。ただし、本実施形態では、図
２０（ｅ）に示す工程で、素子分離２ｂと活性領域のシ
リコン基板とがほぼ平坦化される。このような平坦化
は、図２０（ａ）に示す工程でシリコン窒化膜２２の厚
みを薄めにしておき、図２０（ｅ）に示す工程で、シリ
コン窒化膜２２及び下敷き酸化膜２１をエッチングする
際に、素子分離２ｂを同時にエッチングして最終的にほ
ぼ平坦化することで容易に実現する。つまり、各部のエ
ッチング比等を考慮して、予めシリコン窒化膜２２の厚
みを決定しておけばよい。あるいは、図２０（ｄ）に示
す状態からさらにシリコン窒化膜２２及び下敷き酸化膜
２１を除去するようにＣＭＰを行うこともできる。

【０１７７】その後、図２１（ａ）〜（ｅ）に示す工程
で、上記第８の実施形態における図１９（ａ）〜（ｆ）
と同じ工程を行う。ただし、本実施形態では、図１９
（（ｄ）に示す工程に対応する工程の図示を省略してい
る。

【０１７８】本実施形態で形成される半導体装置の構造
は、素子分離２ｂの上面と活性領域のシリコン基板１の
上面との間に段差がないことを除けば、上記第８の実施
形態による半導体装置の構造と同じである。したがっ
て、上記第８の実施形態とほぼ同じ効果を発揮し、特
に、本実施形態では、ポリシリコン電極４ａ及びポリシ
リコン配線４ｂのパターニング時に素子分離２ｂと活性
領域のシリコン基板１とが完全に平坦化されているの
で、パターニング精度が極めて高くなるという著効を発
揮することができる。

【０１７９】

【発明の効果】請求項１〜９によれば、半導体装置のゲ
ート電極等を構成する線状のポリシリコン膜の高さより
も低いサイドウォールを設け、ポリシリコン膜の上面と
両側面のうちサイドウォールよりも上方の部分とに接す
るシリサイド層を設ける構成としたので、寸法が微細化
されたポリシリコン電極等においても抵抗値の低減を図
ることができる。

【０１８０】請求項１０〜１８によれば、半導体装置の
ゲート電極等を構成する線状のポリシリコン膜の高さよ
りも低いほぼ一定の厚みを有するＬ字状のサイドウォー
ルを設け、ポリシリコン膜の上面と両側面のうちＬ字状
のサイドウォールよりも上方の部分とに接するシリサイ
ド層を設ける構成としたので、シリサイド層の高さをよ
り安定して形成することができる。

【０１８１】請求項１９〜２７によれば、請求項１〜９
の構成を有する半導体装置を容易に製造することができ
る。

【０１８２】請求項２８〜３４によれば、請求項１０〜
１８の構成を有する半導体装置を容易に製造することが
できる。

【図面の簡単な説明】

【図１】第１の実施形態に係る半導体装置の断面図であ
る。

【図２】第１の実施形態に係る半導体装置の製造工程を
示す断面図である。

【図３】第２の実施形態に係る半導体装置の断面図であ
る。

【図４】第３の実施形態に係る半導体装置の斜視図であ
る。

【図５】図４に示すＶ−Ｖ線における半導体装置の断面
図である。

【図６】第３の実施形態に係る半導体装置の製造工程を
示す断面図である。

【図７】第４の実施形態に係る半導体装置の断面図であ
る。

【図８】第５の実施形態に係る半導体装置の断面図であ
る。

【図９】第５の実施形態に係る半導体装置の一部を拡大
して示す断面図である。

【図１０】第５の実施形態に係る半導体装置の製造工程
を示す断面図である。

【図１１】第５の実施形態に係る半導体装置の製造工程
の途中における構造を拡大して示す断面図である。

【図１２】第６の実施形態に係る半導体装置の断面図で
ある。

【図１３】第６の実施形態に係る半導体装置の製造工程
のうち素子分離を形成するまでの工程を示す断面図であ
る。

【図１４】第６の実施形態に係る半導体装置の製造工程
のうち素子分離を形成した後の工程を示す断面図であ
る。

【図１５】第７の実施形態に係る半導体装置の断面図で
ある。

【図１６】第７の実施形態に係る半導体装置の製造工程
のうち第２ポリシリコン膜を形成するまでの工程を示す
断面図である。

【図１７】第７の実施形態に係る半導体装置の製造工程
のうち第２ポリシリコン膜を形成した後の工程を示す断
面図である。

【図１８】第８の実施形態に係る半導体装置の断面図で
ある。

【図１９】第８の実施形態に係る半導体装置の製造工程
を示す断面図である。

【図２０】第９の実施形態に係る半導体装置の製造工程
のうち素子分離を形成するまでの工程を示す断面図であ
る。

【図２１】第９の実施形態に係る半導体装置の製造工程
のうち素子分離を形成した後の工程を示す断面図であ
る。

【図２２】従来のサリサイド構造を有する半導体装置の
断面図である。

【図２３】従来の半導体装置の製造工程を示す断面図で
ある。

【符号の説明】

１ シリコン基板（半導体基板） ２ 素子分離 ３ ゲート酸化膜 ４ ポリシリコン電極 ５ 保護酸化膜 ６ 低濃度ソース・ドレイン領域 ７ａ 電極部サイドウォール ７ｂ 配線部サイドウォール ８ 高濃度ソース・ドレイン領域 ９ａ 電極部シリサイド層 ９ｂ 配線部シリサイド層 ９ａ 基板部シリサイド層 １０ チタン膜（金属膜） １１ シリサイド層 １２ エッチング用酸化膜 １４ マスク用ポリシリコン膜

Claims (34)

【特許請求の範囲】
1. 【請求項１】 半導体基板の一部に設けられた活性領域
   と、 上記活性領域を取り囲む素子分離と、 少なくとも上記活性領域の上に形成され上記活性領域上
   でゲート電極として機能する線状のポリシリコン膜と、 上記ポリシリコン膜の両側面の上に形成され上記ポリシ
   リコン膜の高さの４／５以下の高さを有する絶縁膜から
   なる１対のサイドウォールと、 上記ポリシリコン膜の上面と上記ポリシリコン膜の両側
   面のうち上記サイドウォールの上方となる部分とに接し
   て形成され上記活性領域上で上記ポリシリコン膜と共に
   ゲート電極として機能するシリサイド層と、 上記活性領域のうち上記ポリシリコン膜の両側方に位置
   する領域に形成されたソース・ドレイン領域とを少なく
   とも備えていることを特徴とする半導体装置。
2. 【請求項２】 請求項１記載の半導体装置において、 上記ポリシリコン膜は、上記活性領域及び素子分離の上
   に形成されており、上記素子分離上の上記ポリシリコン
   膜と上記素子分離上の上記シリサイド層とにより配線が
   構成されていることを特徴とする半導体装置。
3. 【請求項３】 請求項１又は２記載の半導体装置におい
   て、 上記ポリシリコン膜のうち上記サイドウォールの上方と
   なる部分の高さと最小線幅との比が１／２以上であり、 上記シリサイド層は、上記ポリシリコン膜の両側面から
   シリサイド化された部分が中央で相接触して形成されて
   いることを特徴とする半導体装置。
4. 【請求項４】 請求項１，２又は３記載の半導体装置に
   おいて、 上記ソース・ドレイン領域に接して形成された第２のシ
   リサイド層をさらに備えていることを特徴とする半導体
   装置。
5. 【請求項５】 請求項１，２又は３記載の半導体装置に
   おいて、 上記素子分離はトレンチ型素子分離であり、かつ上記素
   子分離の上面は上記活性領域内の上記半導体基板の上面
   よりもステップ状に高いことを特徴とする半導体装置。
6. 【請求項６】 請求項５記載の半導体装置において、 上記ポリシリコン膜は、少なくとも上記活性領域上では
   第１ポリシリコン膜と該第１ポリシリコン膜上に堆積さ
   れた第２ポリシリコン膜とからなる２層膜で構成されて
   おり、 上記サイドウォールの高さは上記第１ポリシリコン膜及
   び上記第２ポリシリコン膜の合計膜厚よりも小さいこと
   を特徴とする半導体装置。
7. 【請求項７】 請求項６記載の半導体装置において、 上記素子分離上には、上記第２ポリシリコン膜のみから
   なる配線が形成されていて、 上記素子分離の上面の高さ位置は、上記活性領域上の上
   記第１ポリシリコン膜の上面の高さ位置とほぼ同じであ
   ることを特徴とする半導体装置。
8. 【請求項８】 請求項５，６又は７記載の半導体装置に
   おいて、 上記第１ポリシリコン膜には、高濃度の第１導電型不純
   物がドープされており、 上記第２ポリシリコン膜には、低濃度の第１導電型不純
   物がドープされていることを特徴とする半導体装置。
9. 【請求項９】 請求項１又は５記載の半導体装置におい
   て、 上記サイドウォールは、一般的な構造式がＳｉx Ｎy で
   表されるシリコン窒化膜からなり、 上記シリコン窒化膜と上記ポリシリコン膜及び上記半導
   体基板との間には保護酸化膜が介在することを特徴とす
   る半導体装置。
10. 【請求項１０】 半導体基板の一部に設けられた活性領
    域と、 上記活性領域を取り囲む素子分離と、 少なくとも上記活性領域の上に形成され上記活性領域上
    でゲート電極として機能する線状のポリシリコン膜と、 上記ポリシリコン電極の両側面の上に形成された垂直部
    と該垂直部の基端部から上記ポリシリコン電極とは対向
    する側に延びる水平部とを含むほぼ一定厚さのＬ字状の
    絶縁膜からなる１対の電極部サイドウォールと、 上記ポリシリコン膜の上面と上記ポリシリコン膜の両側
    面のうち上記サイドウォールの上方となる部分とに接し
    て形成され上記活性領域上で上記ポリシリコン膜と共に
    ゲート電極として機能するシリサイド層と、 上記活性領域のうち上記ポリシリコン膜の両側方に位置
    する領域に形成されたソース・ドレイン領域とを少なく
    とも備えていることを特徴とする半導体装置。
11. 【請求項１１】 請求項１０記載の半導体装置におい
    て、 上記ポリシリコン膜は、上記活性領域及び素子分離の上
    に形成されており、上記素子分離上の上記ポリシリコン
    膜と上記素子分離上の上記シリサイド層とにより配線が
    構成されていることを特徴とする半導体装置。
12. 【請求項１２】 請求項１０又は１１記載の半導体装置
    において、 上記ポリシリコン膜のうち上記サイドウォールの上方と
    なる部分の高さと最小線幅との比が１／２以上であり、 上記シリサイド層は、上記ポリシリコン膜の両側面から
    シリサイド化された部分が中央で相接触して形成されて
    いることを特徴とする半導体装置。
13. 【請求項１３】 請求項１０，１１又は１２記載の半導
    体装置において、 上記ソース・ドレイン領域に接して形成された第２のシ
    リサイド層をさらに備えていることを特徴とする半導体
    装置。
14. 【請求項１４】 請求項１０，１１又は１２記載の半導
    体装置において、 上記素子分離はトレンチ型素子分離であり、かつ上記素
    子分離の上面は上記活性領域内の上記半導体基板の上面
    よりもステップ状に高いことを特徴とする半導体装置。
15. 【請求項１５】 請求項１４記載の半導体装置におい
    て、 上記ポリシリコン膜は、少なくとも活性領域上では第１
    ポリシリコン膜と該第１ポリシリコン膜上に堆積された
    第２ポリシリコン膜とからなる２層膜で構成されてお
    り、 上記サイドウォールの高さは上記第１ポリシリコン膜及
    び第２ポリシリコン膜の合計膜厚よりも小さいことを特
    徴とする半導体装置。
16. 【請求項１６】 請求項１５記載の半導体装置におい
    て、 上記素子分離上には、上記第２ポリシリコン膜のみから
    なる配線が形成されていて、 上記素子分離の上面の高さ位置は、上記活性領域上の上
    記第１ポリシリコン膜の上面の高さ位置とほぼ同じであ
    ることを特徴とする半導体装置。
17. 【請求項１７】 請求項１４，１５又は１６記載の半導
    体装置において、 上記第１ポリシリコン膜には、高濃度の第１導電型不純
    物がドープされており、 上記第２ポリシリコン膜には、低濃度の第１導電型不純
    物がドープされていることを特徴とする半導体装置。
18. 【請求項１８】 請求項１０又は１４記載の半導体装置
    において、 上記サイドウォールは、一般的な構造式がＳｉx Ｎy で
    表されるシリコン窒化膜からなり、 上記シリコン窒化膜と上記ポリシリコン膜及び上記半導
    体基板との間には保護酸化膜が介在することを特徴とす
    る半導体装置。
19. 【請求項１９】 半導体基板の表面付近の領域に活性領
    域を取り囲む素子分離を形成する第１の工程と、 上記活性領域内の半導体基板上にゲート絶縁膜を形成す
    る第２の工程と、 上記ゲート絶縁膜及び上記素子分離の上に平板状ポリシ
    リコン膜を堆積する第３の工程と、 上記平板状ポリシリコン膜をエッチングにより選択的に
    除去して、少なくとも上記活性領域上に線状ポリシリコ
    ン膜を形成する第４の工程と、 上記線状ポリシリコン膜が形成された基板上にサイドウ
    ォール用絶縁膜を堆積する第５の工程と、 上記サイドウォール用絶縁膜をエッチバックして、上記
    線状ポリシリコン膜の両側方に線状ポリシリコン膜の高
    さの４／５以下の高さを有するサイドウォールを形成す
    る第６の工程と、 上記活性領域内の上記線状ポリシリコン膜の両側方に位
    置する半導体基板内に不純物を導入してソース・ドレイ
    ン領域を形成する第７の工程と、 上記線状ポリシリコン膜の上面と、上記線状ポリシリコ
    ン膜の両側面のうち上記サイドウォールよりも上方とな
    る部分とが露出した状態で基板の全面上に金属膜を堆積
    する第８の工程と、 高温熱処理により、上記金属膜と上記線状ポリシリコン
    膜の露出した部分とを反応させて、上記線状ポリシリコ
    ン膜の上面と両側面の一部とに接するシリサイド層を形
    成する第９の工程と、 上記金属膜の未反応部を除去する第１０の工程とを備え
    ていることを特徴とする半導体装置の製造方法。
20. 【請求項２０】 請求項１９記載の半導体装置の製造方
    法において、 上記第４の工程では、上記活性領域及び上記素子分離の
    上に線状ポリシリコン膜を形成することを特徴とする半
    導体装置の製造方法。
21. 【請求項２１】 請求項１９又は２０記載の半導体装置
    の製造方法において、 上記第６の工程では、上記線状ポリシリコン膜のうち上
    記サイドウォールの上方となる部分の高さと最小線幅と
    の比が１／２以上となるように上記サイドウォールを形
    成し、 上記第９の工程では、上記線状ポリシリコン膜の両側面
    から進行するシリサイド層を中央で相接触させて、上記
    線状ポリシリコン膜のうち上記サイドウォールの上方と
    なる部分全体をシリサイド化することを特徴とする半導
    体装置の製造方法。
22. 【請求項２２】 請求項１９，２０又は２１記載の半導
    体装置の製造方法において、 上記第８の工程では、上記ソース・ドレイン領域の表面
    が露出した状態で上記金属膜を堆積し、 上記第９の工程では、ソース・ドレイン領域に接する第
    ２のシリサイド層を同時に形成することを特徴とする半
    導体装置の製造方法。
23. 【請求項２３】 請求項１９，２０又は２１記載の半導
    体装置の製造方法において、 上記第６の工程では、異方性ドライエッチングを施し
    て、上記線状ポリシリコン膜の厚さとほぼ等しい高さを
    有するサイドウォールを形成した後、等方性エッチング
    を施して、上記サイドウォールの高さを低減することを
    特徴とする半導体装置の製造方法。
24. 【請求項２４】 請求項１９，２０又は２１記載の半導
    体装置の製造方法において、 上記第５の工程では、サイドウォール用絶縁膜として一
    般的な構造式がＳｉxＮy で表されるシリコン窒化膜を
    堆積し、 上記第４の工程の後上記第５の工程の前に、少なくとも
    上記線状ポリシリコン膜及び半導体基板の表面上に保護
    酸化膜を堆積する工程をさらに備えていることを特徴と
    する半導体装置の製造方法。
25. 【請求項２５】 請求項１９，２０又は２１記載の半導
    体装置の製造方法において、 上記第１の工程は、 上記半導体基板上にエッチングストッパ膜を堆積する工
    程と、 上記エッチングストッパ膜の上に素子分離形成領域を開
    口したマスクを形成し、このマスクを用いてエッチング
    を行い、上記マスクの開口部にある上記エッチングスト
    ッパ膜を除去した後半導体基板の一部を表面から所定深
    さまで堀込んでトレンチを形成する工程と、 上記トレンチが形成された基板上にトレンチ埋め込み用
    絶縁膜を堆積する工程と、 上記トレンチ埋め込み用絶縁膜をエッチバックして、少
    なくとも上記エッチングストッパ膜の表面が露出するま
    で基板の表面をほぼ平坦にする工程と、 上記エッチングストッパ膜を選択的に除去する工程とか
    らなり、 上記トレンチ内に残存する上記トレンチ埋め込み用絶縁
    膜により、上記活性領域の半導体基板の上面よりもステ
    ップ状に高い上面を有するトレンチ型素子分離が構成さ
    れることを特徴とする半導体装置の製造方法。
26. 【請求項２６】 請求項１９，２０又は２１記載の半導
    体装置の製造方法において、 上記第１の工程は、 上記半導体基板上に下層用ポリシリコン膜を堆積する工
    程と、 上記下層用ポリシリコン膜の上に素子分離形成領域を開
    口したマスクを形成し、このマスクを用いてエッチング
    を行い、上記マスクの開口部にある上記下層用ポリシリ
    コン膜を除去した後半導体基板の一部を表面から所定深
    さまで堀込んでトレンチを形成する工程と、 上記トレンチが形成された基板上にトレンチ埋め込み用
    絶縁膜を堆積する工程と、 上記トレンチ埋め込み用絶縁膜をエッチバックして、少
    なくとも上記下層用ポリシリコン膜の表面が露出するま
    で基板の表面をほぼ平坦にする工程とからなり、 上記トレンチ内に残存する上記トレンチ埋め込み用絶縁
    膜により、上記活性領域の半導体基板の上面よりもステ
    ップ状に高い上面を有するトレンチ型素子分離を構成す
    るとともに、 上記第２の工程は、上記第１の工程のうち上記下層用ポ
    リシリコン膜を堆積する工程の前に行い、 上記第３の工程では、上記下層用ポリシリコン膜及び上
    記トレンチ型素子分離の上に上記平板状ポリシリコン膜
    を堆積し、 上記第４の工程では、上記活性領域上においては上記下
    層用ポリシリコン膜及び上記平板状ポリシリコン膜から
    上記線状ポリシリコン膜を形成する一方、上記トレンチ
    型素子分離上においては上記平板状ポリシリコン膜のみ
    から上記線状ポリシリコン膜を形成することを特徴とす
    る半導体装置の製造方法。
27. 【請求項２７】 請求項２５又は２６記載の半導体装置
    の製造方法において、 上記第６の工程では、異方性ドライエッチングを施し
    て、上記線状ポリシリコン膜の厚さとほぼ等しい高さを
    有するサイドウォールを形成した後、さらに異方性ドラ
    イエッチングのオーバーエッチングを行うことによりサ
    イドウォールの高さを低減することを特徴とする半導体
    装置の製造方法。
28. 【請求項２８】 半導体基板の表面付近の領域に活性領
    域を取り囲む素子分離を形成する第１の工程と、 上記活性領域内の半導体基板上にゲート絶縁膜を形成す
    る第２の工程と、 上記ゲート絶縁膜及び素子分離の上に平板状ポリシリコ
    ン膜を堆積する第３の工程と、 上記平板状ポリシリコン膜をエッチングにより選択的に
    除去して、少なくとも上記活性領域に線状ポリシリコン
    膜を形成する第４の工程と、 上記半導体基板，素子分離及び線状ポリシリコン膜の上
    に、サイドウォール用絶縁膜を上記半導体基板，素子分
    離及び線状ポリシリコン膜の表面形状に倣った形状で堆
    積する第５の工程と、 上記サイドウォール用絶縁膜の上に上記サイドウォール
    用絶縁膜とはエッチング選択比の高い材質からなるマス
    ク膜を堆積した後、上記マスク膜をエッチバックして、
    上記サイドウォール用絶縁膜の隅部のみに上記マスク膜
    を残す第６の工程と、 上記サイドウォール用絶縁膜の隅部に残されたマスク膜
    をマスクとしてエッチングを行い、上記線状ポリシリコ
    ン膜の両側方に上記線状ポリシリコン膜の高さよりも低
    い高さを有するＬ字状サイドウォールを形成する第７の
    工程と、 上記活性領域内の上記線状ポリシリコン膜の両側方に位
    置する半導体基板内に不純物を導入してソース・ドレイ
    ン領域を形成する第８の工程と、 上記マスク膜を除去した後、上記線状ポリシリコン膜の
    上面と上記線状ポリシリコン膜の両側面のうち上記サイ
    ドウォールよりも上方となる部分とが露出した状態で基
    板の全面上に金属膜を堆積する第９の工程と、 高温熱処理により、上記金属膜と上記線状ポリシリコン
    膜の露出した部分とを反応させて、上記線状ポリシリコ
    ン膜の上面と両側面の一部とに接するシリサイド層を形
    成する第１０の工程と、 上記金属膜の未反応部を除去する第１１の工程とを備え
    ていることを特徴とする半導体装置の製造方法。
29. 【請求項２９】 請求項２８記載の半導体装置の製造方
    法において、 上記第４の工程では、上記活性領域及び上記素子分離の
    上に線状ポリシリコン膜を形成することを特徴とする半
    導体装置の製造方法。
30. 【請求項３０】 請求項２８又は２９記載の半導体装置
    の製造方法において、 上記第７の工程では、上記線状ポリシリコン膜のうち上
    記サイドウォールの上方となる部分の高さと最小線幅と
    の比が１／２以上となるように上記サイドウォールを形
    成し、 上記第１０の工程では、上記線状ポリシリコン膜の両側
    面から進行するシリサイド層を中央で相接触させて、上
    記線状ポリシリコン膜のうち上記サイドウォールの上方
    となる部分全体をシリサイド化することを特徴とする半
    導体装置の製造方法。
31. 【請求項３１】 請求項２８，２９又は３０記載の半導
    体装置の製造方法において、 上記第９の工程では、上記ソース・ドレイン領域の表面
    が露出した状態で上記金属膜を堆積し、 上記第１０の工程では、ソース・ドレイン領域に接する
    第２のシリサイド層を同時に形成することを特徴とする
    半導体装置の製造方法。
32. 【請求項３２】 請求項２８，２９又は３０記載の半導
    体装置の製造方法において、 上記第５の工程では、サイドウォール用絶縁膜として一
    般的な構造式がＳｉxＮy で表されるシリコン窒化膜を
    堆積し、 上記第４の工程の後上記第５の工程の前に、少なくとも
    上記線状ポリシリコン膜及び半導体基板の表面上に保護
    酸化膜を堆積する工程をさらに備えていることを特徴と
    する半導体装置の製造方法。
33. 【請求項３３】 請求項２８，２９又は３０記載の半導
    体装置の製造方法において、 上記第１の工程は、 上記半導体基板上にエッチングストッパ膜を堆積する工
    程と、 上記エッチングストッパ膜の上に素子分離形成領域を開
    口したマスクを形成し、このマスクを用いてエッチング
    を行い、上記マスクの開口部にある上記エッチングスト
    ッパ膜を除去した後半導体基板の一部を表面から所定深
    さまで堀込んでトレンチを形成する工程と、 上記トレンチが形成された基板上にトレンチ埋め込み用
    絶縁膜を堆積する工程と、 上記トレンチ埋め込み用絶縁膜をエッチバックして、少
    なくとも上記エッチングストッパ膜の表面が露出するま
    で基板の表面をほぼ平坦にする工程と、 上記エッチングストッパ膜を選択的に除去する工程とか
    らなり、 上記トレンチ内に残存する上記トレンチ埋め込み用絶縁
    膜により、上記活性領域の半導体基板の上面よりもステ
    ップ状に高い上面を有するトレンチ型素子分離が構成さ
    れることを特徴とする半導体装置の製造方法。
34. 【請求項３４】 請求項２８，２９又は３０記載の半導
    体装置の製造方法において、 上記第１の工程は、 上記半導体基板上に下層用ポリシリコン膜を堆積する工
    程と、 上記下層用ポリシリコン膜の上に素子分離形成領域を開
    口したマスクを形成し、このマスクを用いてエッチング
    を行い、上記マスクの開口部にある上記下層用ポリシリ
    コン膜を除去した後半導体基板の一部を表面から所定深
    さまで堀込んでトレンチを形成する工程と、 上記トレンチが形成された基板上にトレンチ埋め込み用
    絶縁膜を堆積する工程と、 上記トレンチ埋め込み用絶縁膜をエッチバックして、少
    なくとも上記下層用ポリシリコン膜の表面が露出するま
    で基板の表面をほぼ平坦にする工程とからなり、 上記トレンチ内に残存する上記トレンチ埋め込み用絶縁
    膜により、上記活性領域の半導体基板の上面よりもステ
    ップ状に高い上面を有するトレンチ型素子分離を構成す
    るとともに、 上記第２の工程は、上記第１の工程のうち上記下層用ポ
    リシリコン膜を堆積する工程の前に行い、 上記第３の工程では、上記下層用ポリシリコン膜及びト
    レンチ型素子分離の上に平板状ポリシリコン膜を堆積
    し、 上記第４の工程では、上記活性領域上においては上記下
    層用ポリシリコン膜及び上記平板状ポリシリコン膜から
    線状ポリシリコン膜を形成する一方、上記トレンチ型素
    子分離上においては上記平板状ポリシリコン膜のみから
    線状ポリシリコン膜を形成することを特徴とする半導体
    装置の製造方法。