JPH0974199A - Semiconductor device and its manufacture - Google Patents
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- JPH0974199A JPH0974199A JP33011995A JP33011995A JPH0974199A JP H0974199 A JPH0974199 A JP H0974199A JP 33011995 A JP33011995 A JP 33011995A JP 33011995 A JP33011995 A JP 33011995A JP H0974199 A JPH0974199 A JP H0974199A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、シリサイド化され
た電極を有するＦＥＴを搭載した半導体装置及びその製
造方法に係り、特に抵抗値の低減対策に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device equipped with an FET having a silicided electrode and a method of manufacturing the same, and more particularly to a resistance reduction measure.
【０００２】[0002]
【従来の技術】超ＬＳＩの分野では、最近素子の微細
化、高密度化、高速化、低消費電力化が進んでいる。そ
のため、超ＬＳＩを製造するためのプロセスにおいて
は、ＭＯＳトランジスタのポリシリコンゲート電極、ポ
リシリコン配線、ソース・ドレイン拡散層の抵抗を低減
し、ソース・ドレイン拡散層容量を低減することで、素
子の微細化、高密度化、高速化、低消費電力化の向上を
図っている。その場合、一般的に、ＭＯＳトランジスタ
のポリシリコンゲート電極やソース・ドレイン領域、あ
るいはポリシリコン配線の抵抗を低減するための１つの
技術として、シリコンと金属の化合物であるシリサイド
を使用するシリサイドプロセスが知られている。また、
このシリサイドプロセスを介して形成される半導体装置
では、ソース・ドレイン領域の抵抗の低減が可能となる
ことから、ソース・ドレイン領域の面積の縮小と、ソー
ス・ドレイン領域の寄生容量の低減と、超ＬＳＩの高速
化とが可能となる。2. Description of the Related Art Recently, in the field of VLSI, miniaturization, high density, high speed and low power consumption of elements have been advanced. Therefore, in the process for manufacturing the VLSI, the resistance of the polysilicon gate electrode of the MOS transistor, the polysilicon wiring, the source / drain diffusion layer is reduced, and the source / drain diffusion layer capacitance is reduced, so that the device We are working to improve miniaturization, higher density, higher speed, and lower power consumption. In that case, generally, as one technique for reducing the resistance of the polysilicon gate electrode of the MOS transistor, the source / drain regions, or the polysilicon wiring, a silicidation process using silicide which is a compound of silicon and metal is used. Are known. Also,
In the semiconductor device formed through this silicide process, the resistance of the source / drain region can be reduced, so that the area of the source / drain region can be reduced and the parasitic capacitance of the source / drain region can be reduced. It is possible to speed up the LSI.
【０００３】ここで、上記シリサイドプロセスの中で、
いわゆるサリサイド（Self AlignedSilicide ）プロセ
スと呼ばれるプロセスが開発されている。このサリサイ
ドプロセスでは、ＭＯＳトランジスタの構造として、下
層のポリシリコン電極と上層のシリサイド層とからなる
ゲート電極と、ソース・ドレイン領域に接するシリサイ
ド層とを備えたもので、工程中では、ポリシリコン電極
とソース・ドレイン領域とを同時にシリサイド化させる
ようにしている。すなわち、サリサイドプロセスを採用
すると、同一工程でゲート電極及びソース・ドレイン領
域をシリサイド化できるため、工程数が少なく、かつコ
ストも低コストになる。このような利点があるので、サ
リサイドプロセスは素子の微細化に必要なプロセスとし
て今後有望視され、研究開発も盛んになってきている。Here, in the silicide process,
A so-called salicide (Self Aligned Silicide) process has been developed. In this salicide process, the structure of the MOS transistor is provided with a gate electrode composed of a lower polysilicon electrode and an upper silicide layer, and a silicide layer in contact with the source / drain regions. The source and drain regions are simultaneously silicided. That is, when the salicide process is adopted, the gate electrode and the source / drain regions can be silicidized in the same step, so that the number of steps is small and the cost is low. Because of these advantages, the salicide process is expected to be a promising process required for device miniaturization, and research and development are becoming more active.
【０００４】以下、従来のサリサイド構造及びサリサイ
ドプロセスについて、図２２及び図２３（ａ）〜（ｆ）
を参照しながら説明する。Hereinafter, a conventional salicide structure and a salicide process will be described with reference to FIGS.
Will be described with reference to.
【０００５】図２２は、従来のサリサイド構造を有する
ＭＯＳトランジスタの断面構造の一例を示す。図２２に
おいて、各符号と部材との関係は以下の通りである。１
はシリコン基板を示す。２ａは半導体基板１の上に形成
される各ＭＯＳトランジスタが配置される活性領域を取
り囲んで電気的に分離するために設けられた素子分離を
示す。３はゲート酸化膜を示す。４ａは活性領域上に形
成されゲートとして機能するポリシリコン電極であり、
４ｂは素子分離２ａ上に形成され配線として機能するポ
リシリコン配線であって、上記ポリシリコン電極４ａ及
びポリシリコン配線４ｂは同時に堆積されたポリシリコ
ン膜で構成されている。５はポリシリコン電極４ａ等を
保護するために形成された保護酸化膜を示す。６はトラ
ンジスタの信頼性向上として動作時の局所的な電界を緩
和するために低濃度の不純物をドープして形成された低
濃度ソース・ドレイン領域を示す。７はサイドウォール
であり、いわゆるＬＤＤ構造を採用するときに、高濃度
ソース・ドレイン領域を形成する時のイオン注入マスク
として使用される。８は高濃度の不純物をドープして形
成された高濃度ソース・ドレイン領域を示す。高濃度ソ
ース・ドレイン領域８は、Ｎーｃｈトランジスタでは、
例えばＡｓ等が注入されたｎ+ 領域を示し、Ｐーｃｈト
ランジスタでは、例えばＢＦ2 等が注入されたｐ+ 領域
を示す。９ａはポリシリコン電極４ａの上に形成された
電極部シリサイド膜を示し、９ｂはポリシリコン配線４
ｂの上に形成された配線部シリサイド層を示し、９ｃは
高濃度ソース・ドレイン領域８の上に形成された基板部
シリサイド層を示す。各シリサイド層９ａ〜９ｃは、サ
リサイドプロセスでポリシリコン電極４ａ、ポリシリコ
ン配線４ｂ，及び高濃度ソース・ドレイン領域８の表面
付近の部分を同時にシリサイド化することで形成され
る。シリサイド材料としては、一般的にＴｉＳｉ2等の
材料が多く用いられている。その他のシリサイド材料と
して、ＣｏＳｉ2 ，ＮｉＳｉ、ＷＳｉ，ＰｔＳｉ2 等も
用いられている。FIG. 22 shows an example of a sectional structure of a conventional MOS transistor having a salicide structure. In FIG. 22, the relationship between each symbol and the members is as follows. 1
Indicates a silicon substrate. Reference numeral 2a indicates an element isolation provided for surrounding and electrically isolating an active region in which each MOS transistor formed on the semiconductor substrate 1 is arranged. Reference numeral 3 indicates a gate oxide film. 4a is a polysilicon electrode which is formed on the active region and functions as a gate,
Reference numeral 4b denotes a polysilicon wiring formed on the element isolation 2a and functioning as a wiring. The polysilicon electrode 4a and the polysilicon wiring 4b are composed of a polysilicon film deposited at the same time. Reference numeral 5 denotes a protective oxide film formed to protect the polysilicon electrode 4a and the like. Reference numeral 6 denotes a low-concentration source / drain region formed by doping a low-concentration impurity in order to alleviate a local electric field during operation to improve the reliability of the transistor. Reference numeral 7 is a sidewall, which is used as an ion implantation mask when forming a high concentration source / drain region when a so-called LDD structure is adopted. Reference numeral 8 denotes a high-concentration source / drain region formed by doping high-concentration impurities. In the N-ch transistor, the high concentration source / drain region 8 is
For example, it shows an n + region in which As or the like is implanted, and in a P-channel transistor, it indicates a p + region in which BF2 or the like is implanted. 9a indicates an electrode portion silicide film formed on the polysilicon electrode 4a, and 9b indicates a polysilicon wiring 4
The wiring portion silicide layer is formed on b, and the substrate portion silicide layer is formed on the high-concentration source / drain region 8. Each of the silicide layers 9a to 9c is formed by simultaneously siliciding the polysilicon electrode 4a, the polysilicon wiring 4b, and the portion near the surface of the high-concentration source / drain region 8 by a salicide process. Generally, a material such as TiSi2 is often used as the silicide material. CoSi2, NiSi, WSi, PtSi2, etc. are also used as other silicide materials.
【０００６】図２２の構造を有する半導体装置において
は、ポリシリコン電極４ａ、ポリシリコン配線４ｂ及び
高濃度ソース・ドレイン領域８に接するシリサイド層９
ａ〜９ｃが形成されているので、それぞれの抵抗値を削
減できる。例えば、シリサイド層が形成されていないポ
リシリコン電極，ポリシリコン配線を有する半導体装置
の場合、ポリシリコン膜の厚さが３３０ｎｍであるとポ
リシリコン膜中にリンをドーピングしても、ポリシリコ
ン膜のシート抵抗値は約３０Ω／□程度である。一方、
図２２に示すシリサイド層９ａ，９ｂを含むポリシリコ
ン膜のシート抵抗値は３Ω／□以下に低減できる。又、
基板部シリサイド９ｃを含む高濃度ソース・ドレイン領
域８のシート抵抗値は、シリサイド層が形成されていな
い時の値約１００Ω／□から３Ω／□以下に低減され
る。更に、図２２には示していないが、サリサイド構造
を有するＭＯＳトランジスタにおいては、ポリシリコン
配線４ｂや高濃度ソース・ドレイン領域８とトランジス
タ間を接続する配線金属とのコンタクトが、非サリサイ
ド構造における配線金属とシリコンとの接合ではなく、
配線金属とシリサイド層との接合となるため、コンタク
ト抵抗が１／１０以下の値に低減される。In the semiconductor device having the structure of FIG. 22, a silicide layer 9 in contact with the polysilicon electrode 4a, the polysilicon wiring 4b and the high concentration source / drain region 8 is formed.
Since a to 9c are formed, each resistance value can be reduced. For example, in the case of a semiconductor device having a polysilicon electrode and a polysilicon wiring in which a silicide layer is not formed, if the thickness of the polysilicon film is 330 nm, even if phosphorus is doped into the polysilicon film, the polysilicon film The sheet resistance value is about 30Ω / □. on the other hand,
The sheet resistance value of the polysilicon film including the silicide layers 9a and 9b shown in FIG. 22 can be reduced to 3Ω / □ or less. or,
The sheet resistance value of the high-concentration source / drain region 8 including the substrate portion silicide 9c is reduced from about 100 Ω / □ when the silicide layer is not formed to 3 Ω / □ or less. Further, although not shown in FIG. 22, in the MOS transistor having the salicide structure, the contact between the polysilicon wiring 4b or the high-concentration source / drain region 8 and the wiring metal connecting the transistors is the wiring in the non-salicide structure. Instead of joining metal and silicon,
Since the wiring metal and the silicide layer are joined, the contact resistance is reduced to 1/10 or less.
【０００７】以上説明したように、ポリシリコン電極４
ａ，ポリシリコン配線４ｂ及び高濃度ソース・ドレイン
領域８の上部をシリサイド化することで、抵抗値が減小
するので、配線や素子の微細化、高密度化、高速化、低
消費電力化を促進させることが可能となる。As described above, the polysilicon electrode 4
a, the polysilicon wiring 4b and the upper portions of the high-concentration source / drain regions 8 are silicidized to reduce the resistance value. It can be promoted.
【０００８】次に、図２３（ａ）〜（ｆ）を参照しなが
ら、従来のサリサイド構造を有するＭＯＳトランジスタ
の製造方法について説明する。Next, a method of manufacturing a conventional MOS transistor having a salicide structure will be described with reference to FIGS.
【０００９】まず、図２３（ａ）に示すように、シリコ
ン基板１の表面付近の領域において、素子分離２ａで囲
まれる活性領域の中に、ゲート酸化膜３とポリシリコン
電極４ａとを形成し、全面に保護酸化膜５を形成する。
このとき、素子分離２ａの上にも、ポリシリコン電極４
ａと同時に堆積され同時にパターニングされたポリシリ
コン配線４ｂ及び保護酸化膜５が形成されている。さら
に、ゲート電極４ａ及び保護酸化膜５をマスクとして、
シリコン基板１の活性領域内に不純物イオンを低濃度で
注入し、低濃度ソース・ドレイン領域６を形成する。そ
の後、化学的気相成長法（ＣＶＤ）を用いて堆積した厚
い酸化膜に異方性エッチングを施して、ポリシリコン電
極４ａ及びポリシリコン配線４ｂの両側方に、サイドウ
ォール７を形成する。図２３（ａ）は、このサイドウォ
ール７の形成が完了した時の基板の断面状態を示す。First, as shown in FIG. 23A, a gate oxide film 3 and a polysilicon electrode 4a are formed in an active region surrounded by an element isolation 2a in a region near the surface of a silicon substrate 1. A protective oxide film 5 is formed on the entire surface.
At this time, the polysilicon electrode 4 is also formed on the element isolation 2a.
A polysilicon wiring 4b and a protective oxide film 5 which are deposited at the same time as a and patterned at the same time are formed. Further, using the gate electrode 4a and the protective oxide film 5 as a mask,
Impurity ions are implanted into the active region of the silicon substrate 1 at a low concentration to form low concentration source / drain regions 6. Then, the thick oxide film deposited by chemical vapor deposition (CVD) is anisotropically etched to form sidewalls 7 on both sides of the polysilicon electrode 4a and the polysilicon wiring 4b. FIG. 23A shows a sectional state of the substrate when the formation of the sidewall 7 is completed.
【００１０】次に、図２３（ｂ）に示すように、ポリシ
リコン電極４ａ及びサイドウォール７をマスクとして、
シリコン基板１の活性領域内に不純物イオンを高濃度で
注入し、高濃度ソース・ドレイン領域８を形成する。Next, as shown in FIG. 23B, the polysilicon electrode 4a and the sidewall 7 are used as a mask.
Impurity ions are implanted at high concentration into the active region of the silicon substrate 1 to form the high concentration source / drain regions 8.
【００１１】次に、図２３（ｃ）に示すように、ポリシ
リコン電極４ａ，ポリシリコン配線４ｂ及び高濃度ソー
ス・ドレイン領域８の上に残存する保護酸化膜５をウエ
ット処理により除去し、ポリシリコン膜及びシリコン基
板の表面を露出させた後、スパッタリング法を用いて、
基板の全面上に金属膜１０（例えばチタン膜）を堆積す
る。Next, as shown in FIG. 23C, the protective oxide film 5 remaining on the polysilicon electrode 4a, the polysilicon wiring 4b, and the high-concentration source / drain regions 8 is removed by a wet process to remove poly. After exposing the surface of the silicon film and the silicon substrate, using a sputtering method,
A metal film 10 (for example, a titanium film) is deposited on the entire surface of the substrate.
【００１２】さらに、図２３（ｄ）に示すように、６０
０℃〜７００℃でＲＴＡ（Rapid Thermal Annealing ）
処理［急速熱処理］を行い、ポリシリコン電極４ａ，ポ
リシリコン配線４ｂ及び高濃度ソース・ドレイン領域８
を構成するシリコンとチタンとを反応させて、ＴｉＳｉ
2 膜からなるシリサイド層１１ａ〜１１ｃを形成する。
このとき、素子分離２ａ及びサイドウォール７の上のチ
タン膜１０は、下地にシリコンが存在しないためシリサ
イド化されないで、未反応のチタンで構成されている。Further, as shown in FIG.
RTA (Rapid Thermal Annealing) at 0 ℃ -700 ℃
A process [rapid heat treatment] is performed to perform the polysilicon electrode 4a, the polysilicon wiring 4b, and the high-concentration source / drain region 8.
By reacting silicon and titanium that constitute
The silicide layers 11a to 11c made of two films are formed.
At this time, the titanium film 10 on the element isolation 2a and the sidewall 7 is not silicided because silicon is not present in the base, and is composed of unreacted titanium.
【００１３】その後、図２３（ｅ）に示すように、ウエ
ットエッチングを行なって、各シリサイド層１１ａ〜１
１ｃは残しながら、素子分離２ａ及びサイドウォール７
の上の未反応チタンからなるチタン膜１０のみを選択的
に除去する。通常、選択ウエットエッチング液として、
アンモニア−過酸化水素水や硫酸−過酸化水素水等を用
いる。Then, as shown in FIG. 23 (e), wet etching is performed to form the silicide layers 11a-1.
The element isolation 2a and the sidewall 7 are left while leaving 1c.
Only the titanium film 10 made of unreacted titanium on the top of the film is selectively removed. Normally, as a selective wet etching solution,
Ammonia-hydrogen peroxide solution or sulfuric acid-hydrogen peroxide solution is used.
【００１４】ただし、図２３（ｅ）に示す各シリサイド
層１１ａ〜１１ｃを構成するＴｉＳｉ2 膜（Ｃ４９）
は、熱処理温度が比較的低い温度（６００℃〜７００
℃）で形成される膜で抵抗率が若干高い。そこで、図２
３（ｆ）に示すように、形成されたシリサイド層（Ｔｉ
Ｓｉ2 ）１１ａ〜１１ｃの抵抗を更に低下させるため
に、２回目のＲＴＡ処理を比較的高温（７５０℃〜８５
０℃）で行なって、抵抗率の低いＴｉＳｉ2 膜（Ｃ５
４）からなるシリサイド層９ａ〜９ｃを形成する。その
後の工程における基板の断面状態の図示は省略するが、
層間絶縁膜の堆積、平坦化、コンタクトホールの開口、
金属配線膜の堆積、金属配線の形成等を行って、ＬＳＩ
を形成していく。However, a TiSi2 film (C49) forming each of the silicide layers 11a to 11c shown in FIG.
Is a temperature at which the heat treatment temperature is relatively low (600 ° C to 700 ° C).
The film has a slightly higher resistivity. Therefore, FIG.
As shown in FIG. 3 (f), the formed silicide layer (Ti
In order to further reduce the resistance of Si2) 11a to 11c, the second RTA treatment is performed at a relatively high temperature (750 ° C to 85 ° C).
The TiSi2 film (C5
4) Silicide layers 9a to 9c are formed. Although illustration of the cross-sectional state of the substrate in the subsequent steps is omitted,
Interlayer insulating film deposition, planarization, contact hole opening,
The metal wiring film is deposited, the metal wiring is formed, and the like.
To form.
【００１５】以上のような工程によって、図２２に示す
ようなサリサイド構造を有するＭＯＳトランジスタを製
造することができる。Through the above steps, a MOS transistor having a salicide structure as shown in FIG. 22 can be manufactured.
【００１６】[0016]
【発明が解決しようとする課題】以上のように、超ＬＳ
Ｉの性能向上を行う上で開発，実用化が進められてきた
サリサイドプロセスであるが、超ＬＳＩの微細化が進み
設計ルールも０．３５μｍ，０．２５μｍと微細化され
ていくにともない、ポリシリコン電極及びフイールド酸
化膜上のポリシリコン配線の幅も０．３５μｍ，０．２
５μｍと細線化されていく。そして、このようなポリシ
リコン電極４ａ，ポリシリコン配線４ｂの細線化に伴
い、ポリシリコン膜の単位面積当たりの抵抗値（シート
抵抗値）は変化しないが、ポリシリコン膜そのものの抵
抗値はその幅の逆数に比例して増加するという問題があ
る。DISCLOSURE OF THE INVENTION Problems to be Solved by the Invention
This is a salicide process that has been developed and put to practical use for improving the performance of I. However, as the miniaturization of VLSI progresses and the design rule becomes finer at 0.35 μm and 0.25 μm, The width of the polysilicon wiring on the silicon electrode and the field oxide film is 0.35 μm, 0.2
The line will be thinned to 5 μm. With the thinning of the polysilicon electrode 4a and the polysilicon wiring 4b, the resistance value (sheet resistance value) per unit area of the polysilicon film does not change, but the resistance value of the polysilicon film itself does not change. There is a problem that it increases in proportion to the reciprocal of.
【００１７】特に問題となるのは、シリサイド材料とし
て最も多く使用され、プロセス上最も導入が容易なＴｉ
Ｓｉ2 膜の場合であり、ポリシリコン膜の幅が１．０μ
ｍを下回るようになると単位面積当たりの抵抗値（シー
ト抵抗値）自体が非常に上昇するという特性を持つ。し
たがって、ＴｉＳｉ2 の場合、設計ルールが０．３５μ
ｍ，０．２５μｍと微細化された場合、１．０μｍを上
回る配線のシート抵抗にくらべ、最小線幅の０．３５μ
ｍ，０．２５μｍの配線のシート抵抗値は非常に高くな
り、シリサイド化したＬＳＩ配線として、その有効性を
発揮できなくなる（日経マイクロデバイス ６月号，１
９９４，５２〜５９頁参照）。なお、ＴｉＳｉ2 以外の
高融点材料としてＣｏＳｉ2 、ＮｉＳｉ等があり、これ
らの材料はＴｉＳｉ2 にくらべ比較的、細線化による単
位面積当たりの抵抗値（シート抵抗値）の増加は少ない
が、細線化が更に進むと、やはりＴｉＳｉ2 と同様の問
題が発生するつまり抵抗値が増大する虞れがあったり、
実用化が困難であるという問題がある。A particular problem is that Ti, which is most often used as a silicide material and is most easily introduced in the process.
In case of Si2 film, width of polysilicon film is 1.0μ
When it is less than m, it has a characteristic that the resistance value per unit area (sheet resistance value) itself is greatly increased. Therefore, in the case of TiSi2, the design rule is 0.35μ
m, 0.25 μm, the minimum line width is 0.35 μ compared to the sheet resistance of wiring exceeding 1.0 μm.
The sheet resistance value of the wiring of m, 0.25 μm becomes very high, and its effectiveness as a silicided LSI wiring cannot be exhibited (Nikkei Microdevice June issue, 1
994, 52-59). Note that there are high melting point materials other than TiSi2, such as CoSi2 and NiSi. These materials have a relatively small increase in the resistance value (sheet resistance value) per unit area due to the thinning, compared to TiSi2. As it progresses, the same problem as TiSi2 may occur, that is, the resistance value may increase,
There is a problem that practical application is difficult.
【００１８】本発明は斯かる点に鑑みてなされたもので
あり、その目的は、ポリシリコン電極等の上にシリサイ
ド層を有するトランジスタを搭載した半導体装置の構造
又は製造方法として、ポリシリコン電極等の寸法の微細
化にも対応し得る抵抗値の極めて小さな半導体装置及び
その製造方法を提供することにある。The present invention has been made in view of the above points, and an object thereof is to provide a polysilicon electrode or the like as a structure or a manufacturing method of a semiconductor device having a transistor having a silicide layer on a polysilicon electrode or the like. It is an object of the present invention to provide a semiconductor device having an extremely small resistance value which can cope with the miniaturization of the dimensions and its manufacturing method.
【００１９】[0019]
【課題を解決するための手段】上記目的を達成するため
に、本発明が講じた解決手段は、ポリシリコン膜の上面
だけでなく側面をもシリサイド化することで、抵抗値の
低減を図ったものである。In order to achieve the above object, the means for solving the problems according to the present invention is to reduce the resistance value by silicidizing not only the upper surface but also the side surface of the polysilicon film. It is a thing.
【００２０】具体的に本発明に係る第１の半導体装置
は、請求項１に記載されるように、半導体基板の一部に
設けられた活性領域と、上記活性領域を取り囲む素子分
離と、少なくとも上記活性領域の上に形成され上記活性
領域上でゲート電極として機能する線状のポリシリコン
膜と、上記ポリシリコン膜の両側面の上に形成され上記
ポリシリコン膜の高さの４／５以下の高さを有する絶縁
膜からなる１対のサイドウォールと、上記ポリシリコン
膜の上面と上記ポリシリコン膜の両側面のうち上記サイ
ドウォールの上方となる部分とに接して形成され上記活
性領域上で上記ポリシリコン膜と共にゲート電極として
機能するシリサイド層と、上記活性領域のうち上記ポリ
シリコン膜の両側方に位置する領域に形成されたソース
・ドレイン領域とを少なくとも備えている。Specifically, according to a first semiconductor device of the present invention, as described in claim 1, at least an active region provided in a part of a semiconductor substrate, element isolation surrounding the active region, and at least A linear polysilicon film formed on the active region and functioning as a gate electrode on the active region, and 4/5 or less of the height of the polysilicon film formed on both side faces of the polysilicon film. A pair of sidewalls made of an insulating film having a height of, and formed on and in contact with the upper surface of the polysilicon film and portions of both side surfaces of the polysilicon film above the sidewalls. A silicide layer that functions as a gate electrode together with the polysilicon film and source / drain regions formed in regions of the active region located on both sides of the polysilicon film. It has even without.
【００２１】この構成により、ポリシリコン膜の上面だ
けでなく両側面の一部に接するシリサイド層が設けられ
ているので、その分シリサイド層とポリシリコン膜とで
構成されるゲート電極の抵抗値が低減する。したがっ
て、ゲート電極の寸法が微細化されても、十分小さい抵
抗値が得られる。With this structure, since the silicide layer which is in contact with not only the upper surface of the polysilicon film but also a part of both side surfaces thereof is provided, the resistance value of the gate electrode composed of the silicide layer and the polysilicon film is correspondingly increased. Reduce. Therefore, a sufficiently small resistance value can be obtained even if the dimensions of the gate electrode are miniaturized.
【００２２】請求項２に記載されるように、請求項１に
おいて、上記ポリシリコン膜を上記活性領域及び素子分
離の上に形成し、上記素子分離上の上記ポリシリコン膜
と上記素子分離上の上記シリサイド層とにより配線を構
成することができる。According to a second aspect of the present invention, in the first aspect, the polysilicon film is formed on the active region and element isolation, and the polysilicon film on the element isolation and the element isolation on the element isolation. A wiring can be formed by the silicide layer.
【００２３】この構成により、ゲート電極となる部分よ
りも大きい割合を占める配線部分の抵抗値も低減される
ことになる。With this structure, the resistance value of the wiring portion, which occupies a larger proportion than that of the gate electrode portion, is also reduced.
【００２４】請求項３に記載されるように、請求項１又
は２において、上記ポリシリコン膜のうち上記サイドウ
ォールの上方となる部分の高さと最小線幅との比を１／
２以上として、上記シリサイド層を、上記ポリシリコン
膜の両側面からシリサイド化された部分が中央で相接触
して形成されている構成とすることができる。According to a third aspect of the present invention, in the first or second aspect, the ratio of the height of a portion of the polysilicon film above the sidewall to the minimum line width is 1 /.
The number of the silicide layers may be two or more, and the silicide layer may be formed such that portions silicified from both side surfaces of the polysilicon film are in phase contact with each other at the center.
【００２５】この構成により、さらにゲート電極が微細
化された場合にも、電気抵抗値を低減することが可能と
なる。With this structure, the electric resistance value can be reduced even when the gate electrode is further miniaturized.
【００２６】請求項４に記載されるように、請求項１，
２又は３において、上記ソース・ドレイン領域に接して
形成された第２のシリサイド層をさらに設けることがで
きる。As described in claim 4, claim 1,
In 2 or 3, a second silicide layer formed in contact with the source / drain region can be further provided.
【００２７】この構成により、ソース・ドレイン領域に
接する第２シリサイド層が形成され、いわゆるサリサイ
ド構造となるので、半導体装置が微細化されても、全体
としての抵抗値が小さく維持され、サリサイド構造の利
点を損ねることがない。With this structure, the second silicide layer in contact with the source / drain regions is formed, and a so-called salicide structure is formed. Therefore, even if the semiconductor device is miniaturized, the resistance value as a whole is kept small, and the salicide structure is reduced. It does not spoil the benefits.
【００２８】請求項５に記載されるように、請求項１，
２又は３において、上記素子分離をトレンチ型素子分離
とし、かつ上記素子分離の上面が上記活性領域内の上記
半導体基板の上面よりもステップ状に高いように構成す
ることができる。As described in claim 5, claim 1,
In 2 or 3, the element isolation may be trench type element isolation, and the upper surface of the element isolation may be stepwise higher than the upper surface of the semiconductor substrate in the active region.
【００２９】この構成により、素子分離がサイドウォー
ル形成時における膜厚の減小による素子分離機能の劣化
を防止可能な構造となるので、ポリシリコン膜の高さよ
りも低いサイドウォールを容易に形成可能な構造とな
る。したがって、半導体装置の製造工程が安定し、半導
体装置の歩留まり及び信頼性が向上する。With this structure, the element isolation has a structure capable of preventing the deterioration of the element isolation function due to the reduction of the film thickness at the time of forming the sidewall, so that the sidewall which is lower than the height of the polysilicon film can be easily formed. It becomes a simple structure. Therefore, the manufacturing process of the semiconductor device is stabilized, and the yield and reliability of the semiconductor device are improved.
【００３０】請求項６に記載されるように、請求項５に
おいて、上記ポリシリコン膜を、少なくとも上記活性領
域上では第１ポリシリコン膜と該第１ポリシリコン膜上
に堆積された第２ポリシリコン膜とからなる２層膜で構
成し、上記サイドウォールの高さが上記第１ポリシリコ
ン膜及び上記第２ポリシリコン膜の合計膜厚よりも小さ
くなるように構成することができる。According to a sixth aspect of the present invention, in the fifth aspect, the polysilicon film includes a first polysilicon film at least on the active region and a second polysilicon film deposited on the first polysilicon film. A two-layer film including a silicon film may be used, and the height of the sidewall may be smaller than the total film thickness of the first polysilicon film and the second polysilicon film.
【００３１】この構成により、第１ポリシリコン膜と第
２ポリシリコン膜の不純物濃度等の特性を半導体装置の
使用目的や種類に応じて適宜調整することが可能とな
る。With this structure, the characteristics such as the impurity concentration of the first polysilicon film and the second polysilicon film can be adjusted appropriately according to the purpose and type of use of the semiconductor device.
【００３２】請求項７に記載されるように、請求項６に
おいて、上記素子分離上に上記第２ポリシリコン膜のみ
からなる配線を形成して、上記素子分離の上面の高さ位
置が上記活性領域上の上記第１ポリシリコン膜の上面の
高さ位置とほぼ同じになるように構成することができ
る。According to a seventh aspect of the present invention, in the sixth aspect, the wiring formed of only the second polysilicon film is formed on the element isolation, and the height position of the upper surface of the element isolation is the active position. The height position of the upper surface of the first polysilicon film on the region may be substantially the same as the height position.
【００３３】この構成により、第２ポリシリコン膜の下
地がフラットな構造となるので、ポリシリコン膜を形成
時におけるパターニング精度が向上する。すなわち、半
導体装置が微細化された場合にも、ゲート電極の高い寸
法精度を維持することができる。With this structure, since the base of the second polysilicon film has a flat structure, the patterning accuracy at the time of forming the polysilicon film is improved. That is, even when the semiconductor device is miniaturized, high dimensional accuracy of the gate electrode can be maintained.
【００３４】請求項８に記載されるように、請求項５，
６又は７において、上記第１ポリシリコン膜に高濃度の
第１導電型不純物がドープされ、上記第２ポリシリコン
膜に低濃度の第１導電型不純物がドープされている構成
とすることができる。As described in claim 8, claim 5,
6 or 7, the first polysilicon film may be doped with a high concentration first conductivity type impurity, and the second polysilicon film may be doped with a low concentration first conductivity type impurity. .
【００３５】この構成により、第１ポリシリコン膜の抵
抗値が低くなるとともに、第２ポリシリコン膜はシリサ
イド化が容易な構造となる。したがって、ポリシリコン
膜トータルの抵抗値を大幅に低減することができる。With this structure, the resistance value of the first polysilicon film is lowered, and the second polysilicon film has a structure in which silicidation is easy. Therefore, the total resistance value of the polysilicon film can be significantly reduced.
【００３６】請求項９に記載されるように、請求項１又
は５において、上記サイドウォールを一般的な構造式が
Ｓｉx Ｎy で表されるシリコン窒化膜で構成し、上記シ
リコン窒化膜と上記ポリシリコン膜及び上記半導体基板
との間に保護酸化膜を介設する構成とすることができ
る。According to a ninth aspect, in the first or fifth aspect, the sidewall is formed of a silicon nitride film having a general structural formula represented by Six Ny, and the silicon nitride film and the poly nitride film are formed. A protective oxide film may be provided between the silicon film and the semiconductor substrate.
【００３７】この構成により、シリコン窒化膜と酸化膜
とのエッチング選択比が高いことから、サイドウォール
形成時における素子分離の膜厚の減小を可及的に少なく
できる。したがって、素子分離機能が向上することにな
る。With this structure, since the etching selection ratio between the silicon nitride film and the oxide film is high, it is possible to minimize the reduction in the film thickness of element isolation during the sidewall formation. Therefore, the element isolation function is improved.
【００３８】本発明に係る第２の半導体装置は、請求項
１０に記載されるように、半導体基板の一部に設けられ
た活性領域と、上記活性領域を取り囲む素子分離と、少
なくとも上記活性領域の上に形成され上記活性領域上で
ゲート電極として機能する線状のポリシリコン膜と、上
記ポリシリコン電極の両側面の上に形成された垂直部と
該垂直部の基端部から上記ポリシリコン電極とは対向す
る側に延びる水平部とを含むほぼ一定厚さのＬ字状の絶
縁膜からなる１対の電極部サイドウォールと、上記ポリ
シリコン膜の上面と上記ポリシリコン膜の両側面のうち
上記サイドウォールの上方となる部分とに接して形成さ
れ上記活性領域上で上記ポリシリコン膜と共にゲート電
極として機能するシリサイド層と、上記活性領域のうち
上記ポリシリコン膜の両側方に位置する領域に形成され
たソース・ドレイン領域とを少なくとも備えている。In a second semiconductor device according to the present invention, as described in claim 10, an active region provided in a part of a semiconductor substrate, element isolation surrounding the active region, and at least the active region. A linear polysilicon film that is formed on the active region and functions as a gate electrode on the active region, a vertical portion formed on both side surfaces of the polysilicon electrode, and the polysilicon from the base end portion of the vertical portion. A pair of electrode part sidewalls made of an L-shaped insulating film having a substantially constant thickness including a horizontal part extending to the side facing the electrodes, and an upper surface of the polysilicon film and both side surfaces of the polysilicon film. A silicide layer which is formed in contact with a portion of the active region above the sidewall and functions as a gate electrode together with the polysilicon film on the active region, and the polysilicon in the active region. Comprises of the both sides is formed in a region located in the source and drain regions at least.
【００３９】この構成により、サイドウォールが高さを
制御しやすい構造となる。したがって、請求項１の作用
をより確実に得ることができる。With this structure, the sidewall has a structure in which the height can be easily controlled. Therefore, the action of claim 1 can be obtained more reliably.
【００４０】請求項１１に記載されるように、請求項１
０において、上記ポリシリコン膜を上記活性領域及び素
子分離の上に形成して、上記素子分離上の上記ポリシリ
コン膜と上記素子分離上の上記シリサイド層とにより配
線を構成することができる。As described in claim 11, claim 1
0, the polysilicon film can be formed on the active region and the element isolation, and a wiring can be formed by the polysilicon film on the element isolation and the silicide layer on the element isolation.
【００４１】請求項１２に記載されるように、請求項１
０又は１１において、上記ポリシリコン膜のうち上記サ
イドウォールの上方となる部分の高さと最小線幅との比
を１／２以上として、上記シリサイド層を、上記ポリシ
リコン膜の両側面からシリサイド化された部分が中央で
相接触して形成されている構成とすることができる。As described in claim 12, claim 1
0 or 11, the ratio of the height of the portion of the polysilicon film above the sidewall to the minimum line width is set to 1/2 or more, and the silicide layer is silicidized from both side surfaces of the polysilicon film. It is possible to adopt a configuration in which the formed portions are in contact with each other at the center.
【００４２】請求項１３に記載されるように、請求項１
０，１１又は１２において、上記ソース・ドレイン領域
に接して形成された第２のシリサイド層をさらに設ける
ことができる。As described in claim 13, claim 1
At 0, 11 or 12, a second silicide layer formed in contact with the source / drain region can be further provided.
【００４３】請求項１４に記載されるように、請求項１
０，１１又は１２において、上記素子分離をトレンチ型
素子分離として、かつ上記素子分離の上面が上記活性領
域内の上記半導体基板の上面よりもステップ状に高くな
るように構成することができる。As described in claim 14, claim 1
At 0, 11 or 12, the element isolation may be trench type element isolation and the upper surface of the element isolation may be stepwise higher than the upper surface of the semiconductor substrate in the active region.
【００４４】請求項１５に記載されるように、請求項１
４において、上記ポリシリコン膜を少なくとも活性領域
上では第１ポリシリコン膜と該第１ポリシリコン膜上に
堆積された第２ポリシリコン膜とからなる２層膜で構成
し、上記サイドウォールの高さが上記第１ポリシリコン
膜及び第２ポリシリコン膜の合計膜厚よりも小さくなる
ように構成することができる。As described in claim 15, claim 1
4, the polysilicon film is formed of a two-layer film including a first polysilicon film and a second polysilicon film deposited on the first polysilicon film at least on the active region, and the height of the sidewall is increased. May be smaller than the total film thickness of the first polysilicon film and the second polysilicon film.
【００４５】請求項１６に記載されるように、請求項１
５において、上記素子分離上に上記第２ポリシリコン膜
のみからなる配線を形成して、上記素子分離の上面の高
さ位置が上記活性領域上の上記第１ポリシリコン膜の上
面の高さ位置とほぼ同じになるように構成することがで
きる。As described in claim 16, claim 1
5, wiring formed of only the second polysilicon film is formed on the element isolation, and the height position of the upper surface of the element isolation is the height position of the upper surface of the first polysilicon film on the active region. Can be configured to be approximately the same as.
【００４６】請求項１７に記載されるように、請求項１
４，１５又は１６において、上記第１ポリシリコン膜に
高濃度の第１導電型不純物がドープされ、上記第２ポリ
シリコン膜に低濃度の第１導電型不純物がドープされて
いる構成とすることができる。As described in claim 17, claim 1
4, 15, or 16, the first polysilicon film is doped with a high-concentration first conductivity type impurity, and the second polysilicon film is doped with a low-concentration first conductivity type impurity. You can
【００４７】請求項１８に記載されるように、請求項１
０又は１４において、上記サイドウォールを一般的な構
造式がＳｉx Ｎy で表されるシリコン窒化膜で構成し、
上記シリコン窒化膜と上記ポリシリコン膜及び上記半導
体基板との間に保護酸化膜を介設することができる。As described in claim 18, claim 1
0 or 14, the side wall is made of a silicon nitride film whose general structural formula is represented by Six Ny,
A protective oxide film may be provided between the silicon nitride film, the polysilicon film, and the semiconductor substrate.
【００４８】請求項１１〜１８の構成により、請求項１
０の作用に加えて、上述の請求項２〜９の作用が付加さ
れる。According to the constitutions of claims 11 to 18, claim 1
In addition to the action of 0, the actions of claims 2 to 9 described above are added.
【００４９】本発明に係る第１の半導体装置の製造方法
は、請求項１９に記載されるように、半導体基板の表面
付近の領域に活性領域を取り囲む素子分離を形成する第
１の工程と、上記活性領域内の半導体基板上にゲート絶
縁膜を形成する第２の工程と、上記ゲート絶縁膜及び上
記素子分離の上に平板状ポリシリコン膜を堆積する第３
の工程と、上記平板状ポリシリコン膜をエッチングによ
り選択的に除去して、少なくとも上記活性領域上に線状
ポリシリコン膜を形成する第４の工程と、上記線状ポリ
シリコン膜が形成された基板上にサイドウォール用絶縁
膜を堆積する第５の工程と、上記サイドウォール用絶縁
膜をエッチバックして、上記線状ポリシリコン膜の両側
方に線状ポリシリコン膜の高さの４／５以下の高さを有
するサイドウォールを形成する第６の工程と、上記活性
領域内の上記線状ポリシリコン膜の両側方に位置する半
導体基板内に不純物を導入してソース・ドレイン領域を
形成する第７の工程と、上記線状ポリシリコン膜の上面
と、上記線状ポリシリコン膜の両側面のうち上記サイド
ウォールよりも上方となる部分とが露出した状態で基板
の全面上に金属膜を堆積する第８の工程と、高温熱処理
により、上記金属膜と上記線状ポリシリコン膜の露出し
た部分とを反応させて、上記線状ポリシリコン膜の上面
と両側面の一部とに接するシリサイド層を形成する第９
の工程と、上記金属膜の未反応部を除去する第１０の工
程とを備えている。A first method of manufacturing a semiconductor device according to the present invention comprises, as described in claim 19, a first step of forming an element isolation surrounding an active region in a region near the surface of a semiconductor substrate, A second step of forming a gate insulating film on the semiconductor substrate in the active region, and a third step of depositing a flat polysilicon film on the gate insulating film and the element isolation.
And the fourth step of selectively removing the flat polysilicon film by etching to form a linear polysilicon film on at least the active region, and the linear polysilicon film is formed. Fifth step of depositing the sidewall insulating film on the substrate, and etching back the sidewall insulating film to obtain a thickness of 4 / Sixth step of forming sidewalls having a height of 5 or less, and forming source / drain regions by introducing impurities into the semiconductor substrate located on both sides of the linear polysilicon film in the active region. And the upper surface of the linear polysilicon film and portions of both side surfaces of the linear polysilicon film above the sidewalls are exposed, and the metal film is formed on the entire surface of the substrate. The eighth step of depositing and the high-temperature heat treatment cause the metal film and the exposed portion of the linear polysilicon film to react with each other, and the silicide that comes into contact with the upper surface of the linear polysilicon film and a part of both side surfaces thereof. Ninth forming layer
And the tenth step of removing the unreacted portion of the metal film.
【００５０】請求項２０に記載されるように、請求項１
９において、上記第４の工程では、上記活性領域及び上
記素子分離の上に線状ポリシリコン膜を形成することが
できる。As described in claim 20, claim 1
9, in the fourth step, a linear polysilicon film can be formed on the active region and the element isolation.
【００５１】請求項２１に記載されるように、請求項１
９又は２０において、上記第６の工程では、上記線状ポ
リシリコン膜のうち上記サイドウォールの上方となる部
分の高さと最小線幅との比が１／２以上となるように上
記サイドウォールを形成し、上記第９の工程では、上記
線状ポリシリコン膜の両側面から進行するシリサイド層
を中央で相接触させて、上記線状ポリシリコン膜のうち
上記サイドウォールの上方となる部分全体をシリサイド
化することができる。As described in claim 21, claim 1
9 or 20, in the sixth step, the sidewall is formed so that the ratio of the height of the portion of the linear polysilicon film above the sidewall to the minimum line width is 1/2 or more. In the ninth step, the silicide layers that advance from both side surfaces of the linear polysilicon film are brought into phase contact with each other at the center, and the entire portion of the linear polysilicon film above the sidewall is formed. It can be silicidized.
【００５２】請求項２２に記載されるように、請求項１
９，２０又は２１において、上記第８の工程では、上記
ソース・ドレイン領域の表面が露出した状態で上記金属
膜を堆積し、上記第９の工程では、ソース・ドレイン領
域に接する第２のシリサイド層を同時に形成することを
特徴とする半導体装置の製造方法。As described in claim 22, claim 1
9, 20 or 21, in the eighth step, the metal film is deposited with the surface of the source / drain region exposed, and in the ninth step, the second silicide in contact with the source / drain region is formed. A method for manufacturing a semiconductor device, which comprises simultaneously forming layers.
【００５３】請求項１９〜２２の方法により、請求項１
〜４の構成を有する半導体装置を容易に製造することが
できる。According to the method of claims 19 to 22, claim 1
It is possible to easily manufacture the semiconductor device having the configurations of 4 to 4.
【００５４】請求項２３に記載されるように、請求項１
９，２０又は２１において、上記第６の工程では、異方
性ドライエッチングを施して、上記線状ポリシリコン膜
の厚さとほぼ等しい高さを有するサイドウォールを形成
した後、等方性エッチングを施して、上記サイドウォー
ルの高さを低減することが好ましい。As described in claim 23, claim 1
9, 20, or 21, in the sixth step, anisotropic dry etching is performed to form sidewalls having a height approximately equal to the thickness of the linear polysilicon film, and then isotropic etching is performed. It is preferable to reduce the height of the side wall by performing the treatment.
【００５５】この方法により、ウェットエッチングでは
サイドウォールと素子分離とのエッチング選択比を高く
し得るという特性を利用して、第６工程における素子分
離の膜厚の減小を可及的に少なくすることができる。This method makes it possible to reduce the film thickness of the element isolation in the sixth step as much as possible by utilizing the characteristic that the etching selection ratio between the sidewall and the element isolation can be increased in the wet etching. be able to.
【００５６】請求項２４に記載されるように、請求項１
９，２０又は２１において、上記第５の工程では、サイ
ドウォール用絶縁膜として一般的な構造式がＳｉx Ｎy
で表されるシリコン窒化膜を堆積し、上記第４の工程の
後上記第５の工程の前に、少なくとも上記線状ポリシリ
コン膜及び半導体基板の表面上に保護酸化膜を堆積する
工程をさらに設けることができる。As described in claim 24, claim 1
9, 20, or 21, in the fifth step, a general structural formula for the sidewall insulating film is Six Ny.
And a step of depositing a protective oxide film on at least the surface of the linear polysilicon film and the semiconductor substrate after the fourth step and before the fifth step. Can be provided.
【００５７】請求項２５に記載されるように、請求項１
９，２０又は２１において、上記第１の工程を、上記半
導体基板上にエッチングストッパ膜を堆積する工程と、
上記エッチングストッパ膜の上に素子分離形成領域を開
口したマスクを形成しこのマスクを用いてエッチングを
行い上記マスクの開口部にある上記エッチングストッパ
膜を除去した後半導体基板の一部を表面から所定深さま
で堀込んでトレンチを形成する工程と、上記トレンチが
形成された基板上にトレンチ埋め込み用絶縁膜を堆積す
る工程と、上記トレンチ埋め込み用絶縁膜をエッチバッ
クして少なくとも上記エッチングストッパ膜の表面が露
出するまで基板の表面をほぼ平坦にする工程と、上記エ
ッチングストッパ膜を選択的に除去する工程とで構成
し、上記トレンチ内に残存する上記トレンチ埋め込み用
絶縁膜により、上記活性領域の半導体基板の上面よりも
ステップ状に高い上面を有するトレンチ型素子分離を構
成するように行うことができる。As described in claim 25, claim 1
9, 20 or 21, the step of depositing an etching stopper film on the semiconductor substrate,
A mask having an element isolation formation region is formed on the etching stopper film, etching is performed using this mask to remove the etching stopper film in the opening of the mask, and then a part of the semiconductor substrate is cut from the surface to a predetermined size. A step of forming a trench by digging to a depth, a step of depositing a trench-filling insulating film on the substrate in which the trench is formed, and a step of etching back the trench-filling insulating film to remove at least the surface of the etching stopper film. The semiconductor substrate in the active region is formed by the step of flattening the surface of the substrate until it is exposed and the step of selectively removing the etching stopper film, and the insulating film for burying the trench remaining in the trench. To form a trench-type device isolation having an upper surface stepwise higher than the upper surface of the trench. Can.
【００５８】この方法により、第６の工程における素子
分離の膜厚の減小が生じても、膜厚の減小を見越した段
差を予め設けておけば、素子分離機能が劣化するという
不具合は生じない。したがって、第６の工程を行う際の
条件の選択の幅が拡大し、製造が容易となる。According to this method, even if the film thickness of the element isolation in the sixth step is reduced, if the step is formed in advance in consideration of the reduction of the film thickness, the element isolation function is deteriorated. Does not happen. Therefore, the range of selection of conditions for performing the sixth step is expanded, and the manufacturing is facilitated.
【００５９】請求項２６に記載されるように、請求項１
９，２０又は２１において、上記第１の工程を、上記半
導体基板上に下層用ポリシリコン膜を堆積する工程と、
上記下層用ポリシリコン膜の上に素子分離形成領域を開
口したマスクを形成しこのマスクを用いてエッチングを
行い上記マスクの開口部にある上記下層用ポリシリコン
膜を除去した後半導体基板の一部を表面から所定深さま
で堀込んでトレンチを形成する工程と、上記トレンチが
形成された基板上にトレンチ埋め込み用絶縁膜を堆積す
る工程と、上記トレンチ埋め込み用絶縁膜をエッチバッ
クして少なくとも上記下層用ポリシリコン膜の表面が露
出するまで基板の表面をほぼ平坦にする工程とで構成
し、上記トレンチ内に残存する上記トレンチ埋め込み用
絶縁膜により上記活性領域の半導体基板の上面よりもス
テップ状に高い上面を有するトレンチ型素子分離を構成
するとともに、上記第２の工程を上記第１の工程のうち
上記下層用ポリシリコン膜を堆積する工程の前に行い、
上記第３の工程では上記下層用ポリシリコン膜及び上記
トレンチ型素子分離の上に上記平板状ポリシリコン膜を
堆積し、上記第４の工程では上記活性領域上においては
上記下層用ポリシリコン膜及び上記平板状ポリシリコン
膜から上記線状ポリシリコン膜を形成する一方上記トレ
ンチ型素子分離上においては上記平板状ポリシリコン膜
のみから上記線状ポリシリコン膜を形成するように行う
ことができる。As described in claim 26, claim 1
9, 20 or 21, the step of depositing the lower-layer polysilicon film on the semiconductor substrate, the first step,
After forming a mask having an element isolation formation region on the lower polysilicon film and performing etching using the mask to remove the lower polysilicon film in the opening of the mask, a part of the semiconductor substrate Forming a trench by digging the trench to a predetermined depth from the surface, depositing a trench filling insulating film on the substrate in which the trench is formed, and etching back the trench filling insulating film for at least the lower layer. And a step of flattening the surface of the substrate until the surface of the polysilicon film is exposed. The insulating film for filling the trench remaining in the trench makes the step region higher than the upper surface of the semiconductor substrate. A trench type element isolation having an upper surface is formed, and the second step is performed in the first step, and the lower layer polysilicon is used. It performed prior to the step of depositing a down film,
In the third step, the flat polysilicon film is deposited on the lower layer polysilicon film and the trench type element isolation, and in the fourth step, the lower layer polysilicon film and the lower layer polysilicon film are deposited on the active region. The linear polysilicon film may be formed from the flat polysilicon film, while the linear polysilicon film may be formed only from the flat polysilicon film on the trench type element isolation.
【００６０】この方法により、請求項２５と同じ作用に
加えて、ゲート電極をパターニングする際の精度が向上
する。By this method, in addition to the same effect as the twenty-fifth aspect, the precision in patterning the gate electrode is improved.
【００６１】請求項２７に記載されるように、請求項２
５又は２６において、上記第６の工程では、異方性ドラ
イエッチングを施して、上記線状ポリシリコン膜の厚さ
とほぼ等しい高さを有するサイドウォールを形成した
後、さらに異方性ドライエッチングのオーバーエッチン
グを行うことによりサイドウォールの高さを低減するこ
とができる。As described in claim 27, claim 2
5 or 26, in the sixth step, anisotropic dry etching is performed to form sidewalls having a height approximately equal to the thickness of the linear polysilicon film, and then anisotropic dry etching is further performed. By performing over-etching, the height of the sidewall can be reduced.
【００６２】この方法により、エッチング量の制御性の
よいドライエッチングによりサイドウォールの高さを調
整することができるので、プロセスの安定性が向上す
る。According to this method, since the height of the sidewall can be adjusted by dry etching with a good controllability of the etching amount, the process stability is improved.
【００６３】本発明に係る第２の半導体装置の製造方法
は、請求項２８に記載されるように、半導体基板の表面
付近の領域に活性領域を取り囲む素子分離を形成する第
１の工程と、上記活性領域内の半導体基板上にゲート絶
縁膜を形成する第２の工程と、上記ゲート絶縁膜及び素
子分離の上に平板状ポリシリコン膜を堆積する第３の工
程と、上記平板状ポリシリコン膜をエッチングにより選
択的に除去して、少なくとも上記活性領域に線状ポリシ
リコン膜を形成する第４の工程と、上記半導体基板，素
子分離及び線状ポリシリコン膜の上に、サイドウォール
用絶縁膜を上記半導体基板，素子分離及び線状ポリシリ
コン膜の表面形状に倣った形状で堆積する第５の工程
と、上記サイドウォール用絶縁膜の上に上記サイドウォ
ール用絶縁膜とはエッチング選択比の高い材質からなる
マスク膜を堆積した後、上記マスク膜をエッチバックし
て、上記サイドウォール用絶縁膜の隅部のみに上記マス
ク膜を残す第６の工程と、上記サイドウォール用絶縁膜
の隅部に残されたマスク膜をマスクとしてエッチングを
行い、上記線状ポリシリコン膜の両側方に上記線状ポリ
シリコン膜の高さよりも低い高さを有するＬ字状サイド
ウォールを形成する第７の工程と、上記活性領域内の上
記線状ポリシリコン膜の両側方に位置する半導体基板内
に不純物を導入してソース・ドレイン領域を形成する第
８の工程と、上記マスク膜を除去した後、上記線状ポリ
シリコン膜の上面と上記線状ポリシリコン膜の両側面の
うち上記サイドウォールよりも上方となる部分とが露出
した状態で基板の全面上に金属膜を堆積する第９の工程
と、高温熱処理により、上記金属膜と上記線状ポリシリ
コン膜の露出した部分とを反応させて、上記線状ポリシ
リコン膜の上面と両側面の一部とに接するシリサイド層
を形成する第１０の工程と、上記金属膜の未反応部を除
去する第１１の工程とを備えている。According to a second method for manufacturing a semiconductor device of the present invention, as described in claim 28, a first step of forming an element isolation surrounding an active region in a region near a surface of a semiconductor substrate, A second step of forming a gate insulating film on the semiconductor substrate in the active region, a third step of depositing a flat polysilicon film on the gate insulating film and element isolation, and the flat polysilicon. A fourth step of selectively removing the film by etching to form a linear polysilicon film in at least the active region, and a sidewall insulating film on the semiconductor substrate, element isolation and linear polysilicon film. The fifth step of depositing a film in a shape following the surface shape of the semiconductor substrate, the element isolation and the linear polysilicon film, and the sidewall insulating film on the sidewall insulating film are A sixth step of depositing a mask film made of a material having a high etching selection ratio and then etching back the mask film to leave the mask film only at a corner portion of the sidewall insulating film; Etching is performed using the mask film left at the corners of the insulating film as a mask to form L-shaped sidewalls having a height lower than the height of the linear polysilicon film on both sides of the linear polysilicon film. A seventh step of forming a source / drain region by introducing impurities into the semiconductor substrate located on both sides of the linear polysilicon film in the active region, and the mask film After the removal, a metal film is deposited on the entire surface of the substrate with the upper surface of the linear polysilicon film and portions of both side surfaces of the linear polysilicon film above the sidewalls exposed. And a high temperature heat treatment to react the metal film with the exposed portion of the linear polysilicon film to contact the upper surface of the linear polysilicon film and a part of both side surfaces of the silicide layer. And a eleventh step of removing the unreacted portion of the metal film.
【００６４】請求項２９に記載されるように、請求項２
８において、上記第４の工程では、上記活性領域及び上
記素子分離の上に線状ポリシリコン膜を形成することが
できる。As described in claim 29, claim 2
8, in the fourth step, a linear polysilicon film can be formed on the active region and the element isolation.
【００６５】請求項３０に記載されるように、請求項２
８又は２９において、上記第７の工程では、上記線状ポ
リシリコン膜のうち上記サイドウォールの上方となる部
分の高さと最小線幅との比が１／２以上となるように上
記サイドウォールを形成し、上記第１０の工程では、上
記線状ポリシリコン膜の両側面から進行するシリサイド
層を中央で相接触させて、上記線状ポリシリコン膜のう
ち上記サイドウォールの上方となる部分全体をシリサイ
ド化することができる。As described in claim 30, claim 2
8 or 29, in the seventh step, the sidewall is formed so that the ratio of the height of the portion of the linear polysilicon film above the sidewall to the minimum line width is 1/2 or more. In the tenth step, the silicide layers advancing from the both side surfaces of the linear polysilicon film are brought into phase contact with each other at the center, and the entire portion of the linear polysilicon film above the sidewall is formed. It can be silicidized.
【００６６】請求項３１に記載されるように、請求項２
８，２９又は３０において、上記第９の工程では、上記
ソース・ドレイン領域の表面が露出した状態で上記金属
膜を堆積し、上記第１０の工程では、ソース・ドレイン
領域に接する第２のシリサイド層を同時に形成すること
ができる。As described in claim 31, claim 2
8, 29 or 30, in the ninth step, the metal film is deposited with the surface of the source / drain region exposed, and in the tenth step, the second silicide in contact with the source / drain region. The layers can be formed simultaneously.
【００６７】請求項２８〜３１の方法により、請求項１
０〜１３の構成を有する半導体装置が容易に製造され
る。According to the method of claims 28 to 31, claim 1
A semiconductor device having a configuration of 0 to 13 is easily manufactured.
【００６８】請求項３２に記載されるように、請求項２
８，２９又は３０において、上記第５の工程では、サイ
ドウォール用絶縁膜として一般的な構造式がＳｉx Ｎy
で表されるシリコン窒化膜を堆積し、上記第４の工程の
後上記第５の工程の前に、少なくとも上記線状ポリシリ
コン膜及び半導体基板の表面上に保護酸化膜を堆積する
工程をさらに設けることができる。As described in claim 32, claim 2
8, 29 or 30, in the fifth step, a general structural formula for the sidewall insulating film is Six Ny.
And a step of depositing a protective oxide film on at least the surface of the linear polysilicon film and the semiconductor substrate after the fourth step and before the fifth step. Can be provided.
【００６９】請求項３３に記載されるように、請求項２
８，２９又は３０において、上記第１の工程を、上記半
導体基板上にエッチングストッパ膜を堆積する工程と、
上記エッチングストッパ膜の上に素子分離形成領域を開
口したマスクを形成しこのマスクを用いてエッチングを
行い上記マスクの開口部にある上記エッチングストッパ
膜を除去した後半導体基板の一部を表面から所定深さま
で堀込んでトレンチを形成する工程と、上記トレンチが
形成された基板上にトレンチ埋め込み用絶縁膜を堆積す
る工程と、上記トレンチ埋め込み用絶縁膜をエッチバッ
クして少なくとも上記エッチングストッパ膜の表面が露
出するまで基板の表面をほぼ平坦にする工程と、上記エ
ッチングストッパ膜を選択的に除去する工程とで構成
し、上記トレンチ内に残存する上記トレンチ埋め込み用
絶縁膜により、上記活性領域の半導体基板の上面よりも
ステップ状に高い上面を有するトレンチ型素子分離を構
成するように行うことができる。As described in claim 33, claim 2
8, 29 or 30, the step of depositing an etching stopper film on the semiconductor substrate, the first step,
A mask having an element isolation formation region is formed on the etching stopper film, etching is performed using this mask to remove the etching stopper film in the opening of the mask, and then a part of the semiconductor substrate is cut from the surface to a predetermined size. A step of forming a trench by digging to a depth, a step of depositing a trench-filling insulating film on the substrate in which the trench is formed, and a step of etching back the trench-filling insulating film to remove at least the surface of the etching stopper film. The semiconductor substrate in the active region is formed by the step of flattening the surface of the substrate until it is exposed and the step of selectively removing the etching stopper film, and the insulating film for burying the trench remaining in the trench. To form a trench-type device isolation having an upper surface stepwise higher than the upper surface of the trench. Can.
【００７０】請求項３４に記載されるように、請求項２
８，２９又は３０において、上記第１の工程を、上記半
導体基板上に下層用ポリシリコン膜を堆積する工程と、
上記下層用ポリシリコン膜の上に素子分離形成領域を開
口したマスクを形成しこのマスクを用いてエッチングを
行い上記マスクの開口部にある上記下層用ポリシリコン
膜を除去した後半導体基板の一部を表面から所定深さま
で堀込んでトレンチを形成する工程と、上記トレンチが
形成された基板上にトレンチ埋め込み用絶縁膜を堆積す
る工程と、上記トレンチ埋め込み用絶縁膜をエッチバッ
クして少なくとも上記下層用ポリシリコン膜の表面が露
出するまで基板の表面をほぼ平坦にする工程とで構成
し、上記トレンチ内に残存する上記トレンチ埋め込み用
絶縁膜により、上記活性領域の半導体基板の上面よりも
ステップ状に高い上面を有するトレンチ型素子分離を構
成するとともに、上記第２の工程を上記第１の工程のう
ち上記下層用ポリシリコン膜を堆積する工程の前に行
い、上記第３の工程では上記下層用ポリシリコン膜及び
トレンチ型素子分離の上に平板状ポリシリコン膜を堆積
し、上記第４の工程では上記活性領域上においては上記
下層用ポリシリコン膜及び上記平板状ポリシリコン膜か
ら線状ポリシリコン膜を形成する一方、上記トレンチ型
素子分離上においては上記平板状ポリシリコン膜のみか
ら線状ポリシリコン膜を形成することができる。As described in claim 34, claim 2
8, 29 or 30, the step of depositing a lower-layer polysilicon film on the semiconductor substrate, the first step,
After forming a mask having an element isolation formation region on the lower polysilicon film and performing etching using the mask to remove the lower polysilicon film in the opening of the mask, a part of the semiconductor substrate Forming a trench by digging the trench to a predetermined depth from the surface, depositing a trench filling insulating film on the substrate in which the trench is formed, and etching back the trench filling insulating film for at least the lower layer. And a step of flattening the surface of the substrate until the surface of the polysilicon film is exposed, and by the insulating film for filling the trench remaining in the trench, the insulating film for filling the trench is stepped from the upper surface of the semiconductor substrate in the active region. A trench type element isolation having a high upper surface is formed, and the second step is carried out in the lower layer policy in the first step. It is performed before the step of depositing the con-concentration film, in the third step, a flat polysilicon film is deposited on the lower-layer polysilicon film and the trench type element isolation, and in the fourth step, on the active region. In, a linear polysilicon film is formed from the lower-layer polysilicon film and the plate-like polysilicon film, while a linear polysilicon film is formed only from the plate-like polysilicon film on the trench type element isolation. be able to.
【００７１】請求項３２，３３，３４の方法により、上
述の請求項２８の作用に加えて、上述の請求項２４，２
５，２６と同じ作用が得られることになる。According to the methods of claims 32, 33 and 34, in addition to the operation of claim 28, the above claims 24 and 2
The same effects as 5, 26 are obtained.
【００７２】[0072]
（第１の実施形態）まず、第１の実施形態について、図
１及び図２（ａ）〜（ｆ）を参照しながら説明する。(First Embodiment) First, a first embodiment will be described with reference to FIGS. 1 and 2A to 2F.
【００７３】図１は第１の実施形態における半導体装置
の断面構造を示す。図１において、各符号と部材名との
関係は以下の通りである。１はシリコン基板を示す。２
ａは各々の活性領域を区画するために設けられた素子分
離を示し、該素子分離２ａは、ＬＯＣＯＳ分離法によっ
て形成された厚さが３５０ｎｍのシリコン酸化膜で構成
されている。３はゲート酸化膜を示し、厚さが９ｎｍの
シリコン酸化膜で構成されている。４ａは、最小線幅が
０．３５μｍ（３５０ｎｍ）、厚さが３３０ｎｍの線状
ポリシリコン膜内にＡｓをイオン注入によりドープして
なるポリシリコン電極４ａを示す。また、４ｂは、素子
分離２ａの上に形成されたポリシリコン配線を示し、該
ポリシリコン配線４ｂは、上記ポリシリコン電極４ａを
構成するポリシリコン膜と同じ材料，同じ最小線幅及び
厚さで構成されている。ただし、ポリシリコン配線４ｂ
の一部が半導体基板上に存在していてもよいものとす
る。５は、ポリシリコン電極４ａ等を保護するために形
成された保護酸化膜を示し、該保護酸化膜５は、厚さが
約１０ｎｍのシリコン膜からなる。６は、シリコン基板
１の活性領域内に不純物イオンを低濃度で注入して形成
された低濃度ソース・ドレイン領域を示す。７ａはポリ
シリコン電極４ａの両側方に形成された電極部サイドウ
ォールを、７ｂはポリシリコン配線４ｂの両側方に形成
された配線部サイドウォールをそれぞれ示す。各サイド
ウォール７ａ，７ｂは、同時に堆積されたシリコン窒化
膜で構成され、かつ同じ幅７０ｎｍと同じ高さ２００ｎ
ｍとを有する。すなわち、サイドウォール７ａ，７ｂの
高さは、ポリシリコン電極４ａ及びポリシリコン配線４
ｂの厚さ３３０ｎｍより１３０ｎｍ低い。つまり、ポリ
シリコン電極４ａ及びポリシリコン配線４ｂの各側面の
うちサイドウォール７ａ，７ｂよりも上方に位置する部
分の長さは１３０ｎｍである。８は、シリコン基板１の
活性領域内に不純物イオンを高濃度で注入して形成され
た高濃度ソース・ドレイン領域を示し、該ソース・ドレ
イン領域８は、上記低濃度ソース・ドレイン領域６に対
してポリシリコン電極４ａとは対向する側に位置する。FIG. 1 shows a sectional structure of the semiconductor device according to the first embodiment. In FIG. 1, the relationship between each symbol and the member name is as follows. Reference numeral 1 denotes a silicon substrate. Two
Reference symbol a indicates an element isolation provided to partition each active region, and the element isolation 2a is formed of a silicon oxide film having a thickness of 350 nm formed by the LOCOS isolation method. Reference numeral 3 denotes a gate oxide film, which is composed of a silicon oxide film having a thickness of 9 nm. Reference numeral 4a denotes a polysilicon electrode 4a formed by doping As into a linear polysilicon film having a minimum line width of 0.35 μm (350 nm) and a thickness of 330 nm by ion implantation. Reference numeral 4b denotes a polysilicon wiring formed on the element isolation 2a. The polysilicon wiring 4b is made of the same material as the polysilicon film forming the polysilicon electrode 4a and has the same minimum line width and thickness. It is configured. However, polysilicon wiring 4b
It is assumed that a part of the above may exist on the semiconductor substrate. Reference numeral 5 denotes a protective oxide film formed to protect the polysilicon electrode 4a and the like, and the protective oxide film 5 is made of a silicon film having a thickness of about 10 nm. Reference numeral 6 denotes a low concentration source / drain region formed by implanting impurity ions at a low concentration into the active region of the silicon substrate 1. Reference numeral 7a denotes an electrode portion sidewall formed on both sides of the polysilicon electrode 4a, and 7b denotes a wiring portion sidewall formed on both sides of the polysilicon wiring 4b. Each of the sidewalls 7a and 7b is made of a silicon nitride film deposited at the same time and has the same width of 70 nm and the same height of 200 n.
m and. That is, the heights of the sidewalls 7a and 7b are the same as those of the polysilicon electrode 4a and the polysilicon wiring 4.
The thickness of b is 130 nm lower than 330 nm. That is, the length of the portion of each side surface of the polysilicon electrode 4a and the polysilicon wiring 4b located above the sidewalls 7a and 7b is 130 nm. Reference numeral 8 indicates a high-concentration source / drain region formed by implanting impurity ions into the active region of the silicon substrate 1 at a high concentration. The source / drain region 8 is different from the low-concentration source / drain region 6 in FIG. And is located on the side facing the polysilicon electrode 4a.
【００７４】ここで、本実施形態の特徴として、ポリシ
リコン電極４ａの上面と、ポリシリコン電極４ａの両側
面のうち電極部サイドウォール７ａよりも上方の部分と
に接するように、チタンとシリコンとの反応生成物Ｔｉ
Ｓｉ2 からなる電極部シリサイド層９ａが形成されてい
る。そして、上記ポリシリコン電極４ａ及び電極部シリ
サイド層９ａにより、ゲート電極が構成されている。ま
た、ポリシリコン配線４ｂの上面と、ポリシリコン配線
４ｂの両側面のうち配線部サイドウォール７ｂよりも上
方の部分とに接するように、ＴｉＳｉ2 からなる配線部
シリサイド層９ｂが形成されている。そして、上記ポリ
シリコン配線４ｂと配線部シリサイド層９ｂとによりゲ
ート配線が構成されている。さらに、高濃度ソース・ド
レイン領域８に接するＴｉＳｉ2 からなる基板部シリサ
イド層９ｃが形成されている。本実施形態では、各シリ
サイド層９ａ〜９ｃは、厚さが約１２０ｎｍのＴｉＳｉ
2膜で構成されている。Here, as a feature of this embodiment, titanium and silicon are provided so as to come into contact with the upper surface of the polysilicon electrode 4a and portions of both side surfaces of the polysilicon electrode 4a above the electrode side wall 7a. Reaction product of Ti
An electrode portion silicide layer 9a made of Si2 is formed. A gate electrode is constituted by the polysilicon electrode 4a and the electrode portion silicide layer 9a. Further, a wiring portion silicide layer 9b made of TiSi2 is formed so as to contact the upper surface of the polysilicon wiring 4b and portions of both side surfaces of the polysilicon wiring 4b above the wiring portion sidewall 7b. The polysilicon wiring 4b and the wiring portion silicide layer 9b constitute a gate wiring. Further, a substrate portion silicide layer 9c made of TiSi2 is formed in contact with the high concentration source / drain regions 8. In this embodiment, each of the silicide layers 9a to 9c has a thickness of about 120 nm and is made of TiSi.
It is composed of two membranes.
【００７５】このように構成された本実施形態の半導体
装置では、ＭＯＳトランジスタのポリシリコン電極４ａ
及びポリシリコン配線４ｂの上面と両側面の一部（断面
内において、ポリシリコン膜の厚さの１／５以上の長さ
を有する部分）とに接するシリサイド層９ａ，９ｂが形
成されている。一方、図２３に示すような従来のサリサ
イド構造を有する半導体装置では、ＭＯＳトランジスタ
のポリシリコン電極４ａ及びポリシリコン配線４ｂの上
面にのみ接するシリサイド層９ａ，９ｂが形成されてい
る。したがって、本実施形態における半導体装置の構造
では、各シリサイド層９ａ，９ｂがポリシリコン電極９
ａ及びポリシリコン配線４ｂの両側面上に接する領域に
まで亘って形成されている分、ゲート電極及びゲート配
線の抵抗値をさらに低減できる。すなわち、従来のシリ
サイド層９ａ，９ｂの幅は、ポリシリコン膜の幅３５０
ｎｍに等しいが、本実施形態のシリサイド層９ａ，９ｂ
の幅は、ポリシリコン膜の幅３５０ｎｍに左右のポリシ
リコン側面の長さ（１３０ｎｍ＋１３０ｎｍ）２６０ｎ
ｍを加算した合計した値６１０ｎｍとなる。したがっ
て、従来の構造に比較してシリサイド層９ａ，９ｂの面
積が１．８５倍になるため、ゲート電極及びゲート配線
の抵抗値も０．５４倍に低減できる。In the semiconductor device of this embodiment having such a configuration, the polysilicon electrode 4a of the MOS transistor is formed.
Also, silicide layers 9a and 9b are formed in contact with the upper surface of the polysilicon wiring 4b and a part of both side surfaces (a portion having a length of ⅕ or more of the thickness of the polysilicon film in the cross section). On the other hand, in the semiconductor device having the conventional salicide structure as shown in FIG. 23, silicide layers 9a and 9b are formed so as to contact only the upper surfaces of the polysilicon electrode 4a and the polysilicon wiring 4b of the MOS transistor. Therefore, in the structure of the semiconductor device according to the present embodiment, the respective silicide layers 9a and 9b are formed by the polysilicon electrode 9
The resistance value of the gate electrode and the gate wiring can be further reduced because the gate electrode and the gate wiring are formed so as to extend to the regions in contact with both side surfaces of a and the polysilicon wiring 4b. That is, the width of the conventional silicide layers 9a and 9b is equal to the width 350 of the polysilicon film.
nm, but the silicide layers 9a and 9b of the present embodiment
Of the width of the polysilicon film is 350 nm, and the length of the left and right polysilicon side surfaces (130 nm + 130 nm) is 260 n.
The total value obtained by adding m is 610 nm. Therefore, the area of the silicide layers 9a and 9b is 1.85 times larger than that of the conventional structure, so that the resistance values of the gate electrode and the gate wiring can be reduced to 0.54 times.
【００７６】なお、本実施形態では、ポリシリコン電極
４ａ及びポリシリコン配線４ｂを構成するポリシリコン
膜の両側部のうちシリサイド化される部分の長さを１３
０ｎｍとしているが、本発明は斯かる実施形態に限定さ
れるものではない。ポリシリコン膜の厚さが厚ければ厚
いほど、あるいはサイドウォール７ａ，７ｂが低くけれ
ば低いほど、ポリシリコン膜のシリサイド化される領域
の面積を大きくできるので、ゲート電極及びゲート配線
の抵抗値を低減でき、その効果は非常に大きくなる。In this embodiment, the length of the silicidized portion of both sides of the polysilicon film forming the polysilicon electrode 4a and the polysilicon wiring 4b is set to 13.
Although it is set to 0 nm, the present invention is not limited to such an embodiment. The thicker the polysilicon film is, or the lower the sidewalls 7a and 7b are, the larger the area of the silicided region of the polysilicon film can be. Therefore, the resistance value of the gate electrode and the gate wiring can be increased. Can be reduced, and the effect becomes very large.
【００７７】また、本実施形態においては、シリサイド
層をＴｉＳｉ2 膜で構成したが、その他の材料として、
ＣｏＳｉ2 膜，ＮｉＳｉ膜、ＷＳｉ膜，ＰｔＳｉ2 膜等
でシリサイド層を構成してもよい。Further, in the present embodiment, the silicide layer is made of a TiSi2 film, but as another material,
The silicide layer may be formed of a CoSi2 film, a NiSi film, a WSi film, a PtSi2 film, or the like.
【００７８】更に、各サイドウォール７ａ，７ｂをシリ
コン窒化膜で構成したが、ＳｉＯ2膜あるいはその他の
絶縁膜で構成することもできる。なお、シリコン窒化膜
の組成は、本実施形態におけるＳｉ3 Ｎ4 に限定される
ものではなく、一般的な組成式Ｓｉx Ｎy を満足するも
のであればよい。Further, although each of the side walls 7a and 7b is made of a silicon nitride film, it may be made of a SiO2 film or another insulating film. The composition of the silicon nitride film is not limited to Si3 N4 in this embodiment, but may be any composition satisfying the general composition formula Six Ny.
【００７９】また、ポリシリコン電極４ａ及びポリシリ
コン配線４ｂを構成するポリシリコン膜の幅，厚さや、
各サイドウォール７ａ，７ｂの幅や高さ、各シリサイド
層９ａ〜９ｃを構成するＴｉＳｉ2 膜の厚さ等は、本実
施形態で示した値に限定されるものではない。The width and thickness of the polysilicon film forming the polysilicon electrode 4a and the polysilicon wiring 4b,
The width and height of each sidewall 7a, 7b, the thickness of the TiSi2 film forming each of the silicide layers 9a to 9c, etc. are not limited to the values shown in this embodiment.
【００８０】また、サイドウォール７ａ，７ｂとポリシ
リコン電極４ａ，ポリシリコン配線４ｂ及びシリコン基
板１との間に保護酸化膜５は必ずしも設けなくてもよ
い。ただし、本実施形態のごとくサイドウォールを窒化
シリコン膜で構成する場合には、下地のポリシリコン膜
及びシリコン基板との密着性等を向上する上で、サイド
ウォールの下方に保護酸化膜を介在させることが好まし
い。The protective oxide film 5 does not necessarily have to be provided between the side walls 7a and 7b and the polysilicon electrode 4a, the polysilicon wiring 4b and the silicon substrate 1. However, when the sidewalls are formed of a silicon nitride film as in the present embodiment, a protective oxide film is interposed below the sidewalls in order to improve the adhesion with the underlying polysilicon film and the silicon substrate. It is preferable.
【００８１】次に、図２（ａ）〜（ｆ）を参照しなが
ら、上記図１に示す半導体装置の製造方法について説明
する。Next, a method of manufacturing the semiconductor device shown in FIG. 1 will be described with reference to FIGS.
【００８２】まず、図２（ａ）に示すように、シリコン
基板１の表面付近の領域において、活性領域を取り囲む
ための素子分離２ａを形成し、活性領域内のシリコン基
板１上にゲート酸化膜３を形成した後、基板全体にポリ
シリコン膜を堆積する。そして、フォトレジストマスク
を用いて（図示せず）、エッチングによりポリシリコン
膜を選択的に除去して、活性領域の中にポリシリコン電
極４ａを、素子分離２ａの上にポリシリコン配線４ａを
それぞれ同時にパターニングする。その後、基板上に保
護酸化膜５を形成する。First, as shown in FIG. 2A, an element isolation 2a for surrounding the active region is formed in a region near the surface of the silicon substrate 1, and a gate oxide film is formed on the silicon substrate 1 in the active region. After forming 3, the polysilicon film is deposited on the entire substrate. Then, using a photoresist mask (not shown), the polysilicon film is selectively removed by etching to form a polysilicon electrode 4a in the active region and a polysilicon wiring 4a on the element isolation 2a. Simultaneously pattern. Then, the protective oxide film 5 is formed on the substrate.
【００８３】本実施形態では、素子分離２ａを形成する
際にＬＯＣＯＳ分離法を用い、厚さが３５０ｎｍのシリ
コン酸化膜からなる素子分離２ａを設けている。ゲート
酸化膜３の厚さは９ｎｍである。ポリシリコン電極４ａ
及びポリシリコン配線４ｂを形成する際、厚さが３３０
ｎｍのポリシリコン膜を堆積し、これを最小線幅０．３
５μｍの細線にパターニングしている。さらに、ポリシ
リコン電極４ａ及び保護酸化膜５をマスクとして、活性
領域のシリコン基板１内に不純物イオンを低濃度で注入
し、低濃度ソース・ドレイン領域６を形成する。その
後、化学的気相成長法（ＣＶＤ）を用いて堆積した厚い
シリコン窒化膜に異方性エッチングを施して、ポリシリ
コン電極４ａ及びポリシリコン配線４ｂの両側方に電極
部サイドウォール７ａ及び配線部サイドウォール７ｂを
形成する。ただし、各サイドウォール７ａ，７ｂを形成
する際、厚さが２００ｎｍのシリコン窒化膜を堆積し、
異方性エッチングを行なって、幅が２００ｎｍ，厚さが
３３０ｎｍのサイドウォール７ａ，７ｂを形成する。In this embodiment, the LOCOS isolation method is used when forming the element isolation 2a, and the element isolation 2a made of a silicon oxide film having a thickness of 350 nm is provided. The thickness of the gate oxide film 3 is 9 nm. Polysilicon electrode 4a
When the polysilicon wiring 4b is formed, the thickness is 330
nm polysilicon film is deposited and the minimum line width is 0.3
It is patterned into a fine line of 5 μm. Further, using the polysilicon electrode 4a and the protective oxide film 5 as a mask, impurity ions are implanted into the silicon substrate 1 in the active region at a low concentration to form the low concentration source / drain regions 6. After that, anisotropic etching is performed on the thick silicon nitride film deposited by chemical vapor deposition (CVD) to form the electrode side wall 7a and the wiring part on both sides of the polysilicon electrode 4a and the polysilicon wiring 4b. The sidewall 7b is formed. However, when forming the sidewalls 7a and 7b, a silicon nitride film having a thickness of 200 nm is deposited,
Anisotropic etching is performed to form sidewalls 7a and 7b having a width of 200 nm and a thickness of 330 nm.
【００８４】次に、図２（ｂ）に示すように、ウエット
エッチングあるいはドライエッチングによりサイドウォ
ール７ａ，７ｂの高さを低減し、その後不純物イオンを
高濃度で注入して高濃度ソース・ドレイン領域８を形成
した後、注入された不純物を活性化するための熱処理を
行なう。Next, as shown in FIG. 2B, the height of the sidewalls 7a and 7b is reduced by wet etching or dry etching, and then impurity ions are implanted at high concentration to form high concentration source / drain regions. After forming No. 8, heat treatment for activating the implanted impurities is performed.
【００８５】この図２（ｂ）に示す工程において、本実
施形態では、サイドウォール７ａ，７ｂの高さを低減す
る方法として、熱燐酸（Ｈ3 ＰＯ4 ）によるウエットエ
ッチングを使用しているが、サイドウォール７ａ，７ｂ
がシリコン窒化膜で構成されているため、保護酸化膜５
及び素子分離２ａを構成するＳｉＯ2 やポリシリコンと
のエッチング選択比が大きく取れる。例えば、１５０℃
の濃度制御された熱燐酸（Ｈ3 ＰＯ4 ）液を使用すれ
ば、シリコン窒化膜のエッチングレートは３５Ａ／ｍｉ
ｎで選択比は３０以上となる。そして、等方的エッチン
グとなり、素子分離２ａ等をほとんど除去することな
く、シリコン窒化膜からなるサイドウォール７ａ，７ｂ
の寸法を、幅２００ｎｍ、高さ３３０ｎｍから幅７０ｎ
ｍ、高さ２００ｎｍまで縮小できる。この時のウエット
エッチング時間は、約４０ｍｉｎである。なお、ドライ
エッチングにおいて、シリコン窒化膜とポリシリコン、
酸化膜の選択比を大きく取れば、図２（ａ）に示すサイ
ドウォール形成時にオーバーエッチングを行なって、図
２（ｂ）に示すサイドウォール７ａ，７ｂの寸法まで縮
小することができる。In the step shown in FIG. 2B, in this embodiment, wet etching with hot phosphoric acid (H3 PO4) is used as a method for reducing the height of the side walls 7a and 7b. Walls 7a, 7b
Is composed of a silicon nitride film, the protective oxide film 5
In addition, a large etching selection ratio can be obtained with respect to SiO2 or polysilicon forming the element isolation 2a. For example, 150 ℃
If a hot phosphoric acid (H3 PO4) solution whose concentration is controlled is used, the etching rate of the silicon nitride film is 35 A / mi.
When n, the selection ratio is 30 or more. Then, isotropic etching is performed, and the sidewalls 7a and 7b made of a silicon nitride film are hardly removed by the element isolation 2a and the like.
Width of 200 nm, height of 330 nm to width of 70 n
m and height can be reduced to 200 nm. The wet etching time at this time is about 40 min. In the dry etching, silicon nitride film and polysilicon,
If the selection ratio of the oxide film is large, overetching can be performed at the time of forming the sidewall shown in FIG. 2A to reduce the dimensions of the sidewalls 7a and 7b shown in FIG. 2B.
【００８６】本実施形態ではサイドウォール７ａ，７ｂ
をシリコン窒化膜で構成して、熱燐酸によるウェットエ
ッチングを行うようにしているので、その際素子分離２
ａがエッチングされず、素子分離２ａの膜厚の減小に起
因する分離リーク等の発生もなく安定してトランジスタ
を形成できる利点がある。In this embodiment, the sidewalls 7a and 7b are provided.
Is composed of a silicon nitride film and is subjected to wet etching with hot phosphoric acid.
There is an advantage that the transistor a can be stably formed without etching of a and no occurrence of isolation leak or the like due to the reduction of the film thickness of the element isolation 2a.
【００８７】次に、図２（ｃ）に示すように、ポリシリ
コン電極４ａ，ポリシリコン配線４ｂ及び高濃度ソース
・ドレイン領域８の上に残存する保護酸化膜５をウエッ
ト処理により除去し、ポリシリコン電極４ａ及びポリシ
リコン配線４ｂ及びシリコン基板１の表面を露出させ
る。このとき、本実施形態では、ＮＨ4 Ｆ対ＨＦに対す
るエッチング速度比が２０対１である溶液を用いて、２
０ｓｅｃの間ウエットエッチングしている。Next, as shown in FIG. 2C, the protective oxide film 5 remaining on the polysilicon electrode 4a, the polysilicon wiring 4b, and the high-concentration source / drain region 8 is removed by a wet process, The surfaces of the silicon electrode 4a, the polysilicon wiring 4b, and the silicon substrate 1 are exposed. At this time, in this embodiment, a solution having an etching rate ratio of NH4F to HF of 20: 1 is used,
Wet etching is performed for 0 sec.
【００８８】次に、図２（ｄ）に示すように、スパッタ
リング法を用いて、基板の全面上にチタン膜１０を堆積
する。このチタン膜１０の厚さは５０ｎｍである。Next, as shown in FIG. 2D, a titanium film 10 is deposited on the entire surface of the substrate by using the sputtering method. The thickness of this titanium film 10 is 50 nm.
【００８９】さらに、図２（ｅ）に示すように、６５０
℃でＲＴＡ（Rapid Thermal Annealing ）処理［急速熱
処理］を行い、ポリシリコン電極４ａ，ポリシリコン配
線４ｂ及び高濃度ソース・ドレイン領域８を構成するシ
リコンとチタンとを反応させて、ＴｉＳｉ2 膜からなる
シリサイド層１１ａ〜１１ｃを形成する。このとき、ポ
リシリコン電極４ａ及びポリシリコン配線４ｂの上面及
び両側面の一部がシリサイド化される。そして、素子分
離２ａ及びサイドウォール７ａ，７ｂの上のチタン膜１
０は、下地にシリコンが存在しないためシリサイド化さ
れないで、未反応のチタンのままで残っている。Further, as shown in FIG.
RTA (Rapid Thermal Annealing) treatment [rapid heat treatment] is performed at ℃ to react the silicon and titanium constituting the polysilicon electrode 4a, the polysilicon wiring 4b, and the high-concentration source / drain region 8 with a silicide made of a TiSi2 film. Form layers 11a-11c. At this time, the upper surface and part of both side surfaces of the polysilicon electrode 4a and the polysilicon wiring 4b are silicided. Then, the titanium film 1 on the element isolation 2a and the sidewalls 7a and 7b.
0 is not silicidated because there is no silicon in the base, and remains unreacted titanium.
【００９０】その後、図２（ｆ）に示すように、ウエッ
トエッチングを行なって、各シリサイド層１１ａ〜１１
ｃは残しながら、素子分離２ａ及びサイドウォール７
ａ，７ｂの上の未反応チタンからなるチタン膜１０のみ
を選択的に除去する。本実施形態では、選択ウエットエ
ッチング液として、アンモニア−過酸化水素水を用いて
いる。さらに、図２（ｅ）に示す各シリサイド層１１ａ
〜１１ｃを構成するＴｉＳｉ2 膜（Ｃ４９）は、熱処理
温度が比較的低い温度（６５０℃）で形成される膜で抵
抗率が若干高いことから、２回目のＲＴＡ処理を比較的
高温（８２５℃）で行ない、抵抗率の低いＴｉＳｉ2 膜
（Ｃ５４）からなる電極部シリサイド層９ａ，配線部シ
リサイド層９ｂ及び基板部シリサイド層９ｃを形成す
る。その後の工程における基板の断面状態の図示は省略
するが、層間絶縁膜の堆積、平坦化、コンタクトホール
の開口、金属配線膜の堆積、金属配線の形成等を行っ
て、ＬＳＩを形成する。After that, as shown in FIG. 2F, wet etching is performed to form each of the silicide layers 11a-11.
While leaving c, the element isolation 2a and the sidewall 7
Only the titanium film 10 made of unreacted titanium on a and 7b is selectively removed. In this embodiment, ammonia-hydrogen peroxide solution is used as the selective wet etching solution. Further, each silicide layer 11a shown in FIG.
The TiSi2 film (C49) that constitutes ~ 11c is a film formed at a relatively low heat treatment temperature (650 ° C) and has a slightly high resistivity. Therefore, the second RTA treatment is performed at a relatively high temperature (825 ° C). Then, the electrode portion silicide layer 9a, the wiring portion silicide layer 9b and the substrate portion silicide layer 9c which are made of a TiSi2 film (C54) having a low resistivity are formed. Although illustration of the cross-sectional state of the substrate in subsequent steps is omitted, deposition of an interlayer insulating film, planarization, opening of contact holes, deposition of a metal wiring film, formation of a metal wiring, and the like are performed to form an LSI.
【００９１】以上の工程により、図１に示すサリサイド
構造を有するＭＯＳトランジスタを搭載した半導体装置
を形成することができる。Through the above steps, the semiconductor device having the MOS transistor having the salicide structure shown in FIG. 1 can be formed.
【００９２】（第２の実施形態）次に、第２の実施形態
における半導体装置の構造について、図３を参照しなが
ら説明する。(Second Embodiment) Next, the structure of a semiconductor device according to the second embodiment will be described with reference to FIG.
【００９３】図３において、上記図１に示す半導体装置
の部材と同じ部材には同じ符号を付して、説明を省略す
る。図３に示すように、本実施形態における半導体装置
の構造は、上記第１の実施形態の図１に示す半導体装置
の構造とほぼ同じである。ただし、本実施形態では、ポ
リシリコン電極４ａ及びポリシリコン配線４ｂの幅が非
常に微細化されているので、ポリシリコン電極４ａ及び
ポリシリコン配線４ｂの両側部に形成された各シリサイ
ド層９ａ，９ｂがポリシリコン膜の中央で互いに接触し
ている。つまり、各サイドウォール７ａ，７ｂよりも上
方に位置するポリシリコン膜がすべてシリサイド化され
ている点が本実施形態の特徴である。この場合、ポリシ
リコン電極４ａ及びポリシリコン配線４ｂを構成するポ
リシリコン膜の最小線幅は、ポリシリコン膜のうちシリ
サイド化される層の深さの２倍以下である。例えばポリ
シリコン膜のシリサイド化される深さが１２０ｎｍの場
合には、ポリシリコン膜の最小線幅は２４０ｎｍ以下で
ある。その場合には、ポリシリコン膜の両側面から漸次
シリサイド化されていく部分が、ポリシリコン膜の上面
からシリサイド化されていく部分がサイドウォール７
ａ，７ｂの上端と同じ高さ位置まで到達するよりも早く
互いに接するようになる。本実施形態では、将来の超微
細化ＬＳＩにも十分対応し得る利点がある。In FIG. 3, the same members as the members of the semiconductor device shown in FIG. 1 are designated by the same reference numerals and the description thereof will be omitted. As shown in FIG. 3, the structure of the semiconductor device in this embodiment is almost the same as the structure of the semiconductor device shown in FIG. 1 of the first embodiment. However, in the present embodiment, since the widths of the polysilicon electrode 4a and the polysilicon wiring 4b are extremely miniaturized, the silicide layers 9a and 9b formed on both sides of the polysilicon electrode 4a and the polysilicon wiring 4b, respectively. Touch each other at the center of the polysilicon film. That is, the feature of this embodiment is that all the polysilicon films located above the sidewalls 7a and 7b are silicided. In this case, the minimum line width of the polysilicon film forming the polysilicon electrode 4a and the polysilicon wiring 4b is not more than twice the depth of the silicided layer of the polysilicon film. For example, when the silicidation depth of the polysilicon film is 120 nm, the minimum line width of the polysilicon film is 240 nm or less. In that case, the side wall 7 is a portion where the silicide film is gradually silicified from both side surfaces and the portion where the silicide film is silicided from the upper surface.
They come into contact with each other faster than they reach the same height as the upper ends of a and 7b. This embodiment has an advantage that it can sufficiently support future ultra-miniaturized LSIs.
【００９４】なお、本実施形態における半導体装置の構
造を得るための製造工程は、上記第１の実施形態におい
て説明した図２（ａ）〜（ｆ）に示す工程と基本的に同
じであるので、図示及び説明を省略する。The manufacturing process for obtaining the structure of the semiconductor device in this embodiment is basically the same as the process shown in FIGS. 2A to 2F described in the first embodiment. , Illustration and description are omitted.
【００９５】（第３の実施形態）次に、第３の実施形態
における半導体装置の構造について、図４〜図６を参照
しながら説明する。図４は第３の実施形態における半導
体装置の製造工程中における状態を示す斜視図であり、
図５は図４に示すＶ−Ｖ線における断面図である。図４
及び図５において、上記第１の実施形態の図１に示す部
材と同じ部材には同じ符号を付して、説明を省略する。
図５に示すように、本実施形態における半導体装置の構
造は、上記第１の実施形態の図１に示す半導体装置の構
造とほぼ同じである。ただし、本実施形態では、第１の
実施形態と異なり、ポリシリコン電極４ａの両側面上の
サイドウォール７の高さがポリシリコン膜の厚さとほぼ
同等であり、電極部シリサイド層９ａはポリシリコン電
極４ａの上面に接する部分のみに形成されている。一
方、ポリシリコン電極４ａに近い部分を除くポリシリコ
ン配線４ｂにはサイドウォールが存在せず、配線部シリ
サイド層９ｂは、ポリシリコン配線４ｂの上面および両
側面の上に接するように形成されている。なお、基板部
シリサイド層９ｃの構造は、上記第１の実施形態におけ
る基板部シリサイド層９ｃの構造と同じである。(Third Embodiment) Next, a structure of a semiconductor device according to a third embodiment will be described with reference to FIGS. FIG. 4 is a perspective view showing a state in the manufacturing process of the semiconductor device according to the third embodiment,
FIG. 5 is a sectional view taken along line VV shown in FIG. FIG.
In FIG. 5 and FIG. 5, the same members as those shown in FIG. 1 of the first embodiment are designated by the same reference numerals and the description thereof will be omitted.
As shown in FIG. 5, the structure of the semiconductor device in this embodiment is almost the same as the structure of the semiconductor device shown in FIG. 1 of the first embodiment. However, in the present embodiment, unlike the first embodiment, the height of the sidewalls 7 on both side surfaces of the polysilicon electrode 4a is substantially equal to the thickness of the polysilicon film, and the electrode silicide layer 9a is formed of polysilicon. It is formed only on the portion in contact with the upper surface of the electrode 4a. On the other hand, there is no sidewall in the polysilicon wiring 4b except the portion near the polysilicon electrode 4a, and the wiring portion silicide layer 9b is formed so as to contact the upper surface and both side surfaces of the polysilicon wiring 4b. . The structure of the substrate portion silicide layer 9c is the same as the structure of the substrate portion silicide layer 9c in the first embodiment.
【００９６】本実施形態における半導体装置の構造で
は、通常のＭＯＳＬＳＩにおいてトランジスタの能動領
域（活性領域）に存在するポリシリコン電極４ａがポリ
シリコン膜全体に占める割合は、素子分離２ａ上のポリ
シリコン配線４ｂが占める割合に比べ非常に小さい。素
子分離２ａ上のポリシリコン配線４ｂは各トランジスタ
の接続等に使用されているからである。したがって、素
子分離２ａ上のポリシリコン配線４ｂの抵抗値を低減す
るだけでも、ＭＯＳＬＳＩの高速化、高密度化に寄与し
その効果は非常に大きい。本実施形態において、例え
ば、第１の実施形態と同じくポリシリコン膜の最小線幅
が０．３５μｍ（３５０ｎｍ）、ポリシリコン膜の厚さ
が３３０ｎｍである場合、配線部シリサイド層９ｂの図
４の断面内における合計長さは、ポリシリコン配線４ｂ
の最小線幅の３５０ｎｍと左右ポリシリコン配線４ｂの
両側方の高さ（３３０ｎｍ＋３３０ｎｍ）の合計１０１
０ｎｍとなる。したがって、従来例と比較して約２．９
倍の面積がシリサイド化され、抵抗値も単純計算で０．
３４倍に低減でき、抵抗値の低減効果が特に大きい。In the structure of the semiconductor device according to the present embodiment, the polysilicon electrode 4a existing in the active region (active region) of a transistor in a normal MOS LSI occupies the whole polysilicon film in the ratio of the polysilicon wiring on the element isolation 2a. It is much smaller than the ratio occupied by 4b. This is because the polysilicon wiring 4b on the element isolation 2a is used for connecting each transistor. Therefore, even if only the resistance value of the polysilicon wiring 4b on the element isolation 2a is reduced, it contributes to the speeding up and the density densification of the MOS LSI, and the effect is very large. In this embodiment, for example, when the minimum line width of the polysilicon film is 0.35 μm (350 nm) and the thickness of the polysilicon film is 330 nm as in the first embodiment, the wiring silicide layer 9b of FIG. The total length in the cross section is the polysilicon wiring 4b.
Of a minimum line width of 350 nm and the height of both sides of the left and right polysilicon wirings 4b (330 nm + 330 nm), a total of 101
It becomes 0 nm. Therefore, compared with the conventional example, about 2.9.
Double the area is silicidized and the resistance value is 0.
It can be reduced 34 times, and the effect of reducing the resistance value is particularly large.
【００９７】次に、本実施形態における半導体装置の製
造工程について、図６を参照しながら説明する。Next, the manufacturing process of the semiconductor device in this embodiment will be described with reference to FIG.
【００９８】まず、図６（ａ）に示すように、上記第１
の実施形態における図２（ａ）で説明した工程と同じ工
程を実施する。ただし、本実施形態では、サイドウォー
ル７を形成するためのシリコン窒化膜の厚さは１００ｎ
ｍとしている。First, as shown in FIG. 6A, the first
2A in the above embodiment is performed. However, in this embodiment, the thickness of the silicon nitride film for forming the sidewall 7 is 100 n.
m.
【００９９】次に、図６（ｂ）に示すように、ＣＶＤ法
により、基板の全面上に厚さが２０ｎｍのエッチング用
酸化膜１２を堆積する。Next, as shown in FIG. 6B, a 20 nm-thick etching oxide film 12 is deposited on the entire surface of the substrate by the CVD method.
【０１００】次に、図６（ｃ）に示すように、ＮＨ4 Ｆ
対ＨＦの比が２０対１の溶液を用いて、上記エッチング
用酸化膜１２のうち活性領域及び活性領域の近辺を除く
素子分離２ａ上の部分を除去する。このとき、図示しな
いが、エッチング用酸化膜１２の除去領域のみを開口し
たフォトレジストマスクを形成して、エッチング用酸化
膜のエッチングを行なう。Next, as shown in FIG. 6 (c), NH4F
A solution having a ratio of HF to HF of 20: 1 is used to remove a portion of the etching oxide film 12 above the element isolation 2a except the active region and the vicinity of the active region. At this time, although not shown, a photoresist mask having an opening only in the removed region of the etching oxide film 12 is formed, and the etching oxide film is etched.
【０１０１】次に、図６（ｄ）に示すように、１５０℃
の熱燐酸を用いたウェットエッチングにより、活性領域
上のポリシリコン電極４ａの両側方のサイドウォール７
は残し、素子分離２ａ上のポリシリコン配線４ｂの両側
方のサイドウォール７を除去する。ただし、図６（ｄ）
には示されていないが図５に示すように、活性領域の近
辺のポリシリコン配線４ｂの両側方のサイドウォール７
は残存している。Next, as shown in FIG. 6D, 150 ° C.
By wet etching using hot phosphoric acid, the side walls 7 on both sides of the polysilicon electrode 4a on the active region.
And the sidewalls 7 on both sides of the polysilicon wiring 4b on the element isolation 2a are removed. However, FIG. 6 (d)
Although not shown in FIG. 5, as shown in FIG. 5, sidewalls 7 on both sides of the polysilicon wiring 4b near the active region are formed.
Remains.
【０１０２】次に、図６（ｅ）に示すように、ＮＨ4 Ｆ
対ＨＦの比が２０対１の溶液を用いて、上記エッチング
用酸化膜１１の残存部分をすべて除去した後、活性領域
のポリシリコン電極４ａ及びサイドウォール７をマスク
として不純物イオンを高濃度で注入し、高濃度ソース・
ドレイン領域８を形成する。その後、注入された不純物
を活性化するための熱処理を行ない、保護酸化膜５のう
ち活性領域内のシリコン基板１上で露出した部分及びポ
リシリコン膜の周囲のサイドウォール７で覆われていな
い部分をウェットエッチングにより除去する。その後、
基板の全面上に厚さが５０ｎｍのチタン膜１０を堆積す
る。Next, as shown in FIG. 6 (e), NH4F
After removing all the remaining portion of the etching oxide film 11 using a solution having a ratio of HF to HF of 20: 1, impurity ions are implanted at a high concentration using the polysilicon electrode 4a and the sidewall 7 in the active region as a mask. And high concentration sauce
The drain region 8 is formed. After that, a heat treatment for activating the implanted impurities is performed to expose a portion of the protective oxide film 5 on the silicon substrate 1 in the active region and a portion not covered with the sidewall 7 around the polysilicon film. Are removed by wet etching. afterwards,
A titanium film 10 having a thickness of 50 nm is deposited on the entire surface of the substrate.
【０１０３】さらに、図６（ｆ）に示すように、１回目
のＲＴＡ処理により、ポリシリコン膜とチタン膜１０と
が接触する部分及びシリコン基板１とチタン膜１０とが
接触する部分でチタンとシリコンとを反応させて、Ｔｉ
Ｓｉ2 膜よりなるシリサイド層を形成した後、チタン膜
１０の未反応部を除去した後、２回目のＲＴＡ処理を行
なって、抵抗率の低いシリサイド層９ａ〜９ｃを形成す
る。その後、層間絶縁膜の堆積、平坦化、コンタクトホ
ールの開口、金属配線膜の堆積、金属配線の形成等を行
って、ＬＳＩを形成する。Further, as shown in FIG. 6 (f), by the first RTA treatment, titanium is added to the contact portion between the polysilicon film and the titanium film 10 and the contact portion between the silicon substrate 1 and the titanium film 10. React with silicon, Ti
After the silicide layer made of the Si2 film is formed, the unreacted portion of the titanium film 10 is removed, and then the second RTA process is performed to form the silicide layers 9a to 9c having a low resistivity. Then, an LSI is formed by depositing an interlayer insulating film, flattening, opening a contact hole, depositing a metal wiring film, forming a metal wiring, and the like.
【０１０４】以上の工程によって、図４及び図５に示す
サリサイド構造を有するＭＯＳトランジスタを搭載した
半導体装置を形成することができる。Through the above steps, the semiconductor device having the MOS transistor having the salicide structure shown in FIGS. 4 and 5 can be formed.
【０１０５】なお、本実施形態の工程では、ポリシリコ
ン電極４ａの側方にのみサイドウォールを形成するため
に、電極部サイドウォール９ａ及び配線部サイドウォー
ル９ｂを形成した後、エッチング用酸化膜１２を形成し
て配線部サイドウォール９ｂを除去するようにしたが、
例えば活性領域内の基板上にのみサイドウォール形成用
の絶縁膜を堆積し、異方性エッチングにより電極部サイ
ドウォールを形成するようにしてもよい。In the process of this embodiment, in order to form the sidewall only on the side of the polysilicon electrode 4a, after forming the electrode sidewall 9a and the wiring sidewall 9b, the etching oxide film 12 is formed. Was formed to remove the wiring portion sidewall 9b.
For example, the insulating film for forming the sidewall may be deposited only on the substrate in the active region, and the sidewall of the electrode portion may be formed by anisotropic etching.
【０１０６】（第４の実施形態）次に、第４の実施形態
における半導体装置について、図７を参照しながら説明
する。図７は第４の実施形態における半導体装置の構造
を示す断面図である。図７に示すように、本実施形態の
半導体装置の構造は、上記第３の実施形態における図４
に示す半導体装置の構造とほぼ同じであるが、本実施形
態では、第１の実施形態と同様に、電極部シリサイド層
９ａが、ポリシリコン電極４ａの上面と両側面の一部と
に接するように形成されている点が異なる。すなわち、
サイドウォール７よりも上方に位置するポリシリコン電
極４ａの両側面の上に亘って電極部シリサイド層９ａが
形成されている。(Fourth Embodiment) Next, a semiconductor device according to a fourth embodiment will be described with reference to FIG. FIG. 7 is a sectional view showing the structure of the semiconductor device according to the fourth embodiment. As shown in FIG. 7, the structure of the semiconductor device of this embodiment is similar to that of the third embodiment.
Although the structure is substantially the same as that of the semiconductor device shown in FIG. 3, in the present embodiment, the electrode portion silicide layer 9a is in contact with the upper surface of the polysilicon electrode 4a and a part of both side surfaces thereof, as in the first embodiment. It is different in that it is formed in. That is,
An electrode portion silicide layer 9a is formed over both side surfaces of the polysilicon electrode 4a located above the sidewall 7.
【０１０７】したがって、本実施形態では、第３の実施
形態におけるポリシリコン配線４ｂの周囲に形成された
電極部シリサイド層９ｂによる大きな抵抗値の低減効果
に加え、配線部シリサイド層９ａによる抵抗値の低減効
果をも発揮することができる。Therefore, in this embodiment, in addition to the effect of reducing the large resistance value by the electrode portion silicide layer 9b formed around the polysilicon wiring 4b in the third embodiment, the resistance value by the wiring portion silicide layer 9a is reduced. A reduction effect can also be exhibited.
【０１０８】（第５の実施形態）次に、第５の実施形態
について、図８〜図１１を参照しながら説明する。(Fifth Embodiment) Next, a fifth embodiment will be described with reference to FIGS.
【０１０９】図８は本実施形態に係る半導体装置の構造
を示す断面図であり、図９は図８の一部を拡大した断面
図である。同図において、上記第１の実施形態の図１に
示す部材と同じ部材には同じ符号を付して、説明を省略
する。図８に示すように、本実施形態における半導体装
置の構造は、上記第１の実施形態の図１に示す半導体装
置の構造とほぼ同じであるが、本実施形態では、ポリシ
リコン電極４ａ及びポリシリコン配線４ｂの両側方に保
護酸化膜５を介してＬ字状の電極部サイドウォール７ａ
及び配線部サイドウォール７ｂが設けられている点が第
１の実施形態と異なる。そして、電極部シリサイド層９
ａ，配線部シリサイド層９ｂ及び基板部シリサイド層９
ｃの構造は、上記第１の実施形態の図１に示す構造と基
本的に同じである。FIG. 8 is a sectional view showing the structure of the semiconductor device according to the present embodiment, and FIG. 9 is an enlarged sectional view of a part of FIG. In the figure, the same members as those shown in FIG. 1 of the first embodiment are designated by the same reference numerals, and the description thereof will be omitted. As shown in FIG. 8, the structure of the semiconductor device in this embodiment is almost the same as the structure of the semiconductor device shown in FIG. 1 of the first embodiment, but in this embodiment, the polysilicon electrode 4a and the polysilicon electrode 4a are used. L-shaped electrode sidewalls 7a are formed on both sides of the silicon wiring 4b with a protective oxide film 5 interposed therebetween.
Also, the wiring side wall 7b is different from that of the first embodiment. Then, the electrode portion silicide layer 9
a, wiring portion silicide layer 9b, and substrate portion silicide layer 9
The structure of c is basically the same as the structure shown in FIG. 1 of the first embodiment.
【０１１０】本実施形態では、後述のように、製造工程
において、ポリシリコン電極４ａ及びポリシリコン配線
４ｂを構成するポリシリコン膜の厚さ以下の高さを有す
るＬ字状のサイドウォール７ａ，７ｂを確実に作り込め
る利点がある。また、電極部サイドウォール７ａの幅を
ある程度維持しながら高さを低減することが容易となる
ので、ＬＤＤ構造によるＭＯＳトランジスタの高速動作
や高耐圧性を維持しながら、抵抗値の低減を図ることが
できる利点がある。In the present embodiment, as will be described later, in the manufacturing process, L-shaped sidewalls 7a, 7b having a height equal to or less than the thickness of the polysilicon film forming the polysilicon electrode 4a and the polysilicon wiring 4b are formed. There is an advantage that can be surely created. Further, since it becomes easy to reduce the height while maintaining the width of the electrode side wall 7a to some extent, it is possible to reduce the resistance value while maintaining high-speed operation and high withstand voltage of the MOS transistor having the LDD structure. There is an advantage that can be.
【０１１１】次に、上記図８及び図９に示す構造を有す
る半導体装置の製造工程について、図１０（ａ）〜
（ｆ）及び図１１を参照しながら説明する。ただし、図
１０（ａ）〜（ｆ）は本実施形態に係る半導体装置の製
造工程における構造の変化を示す断面図であり、図１１
は図１０（ｃ）に示す状態における半導体装置の一部を
拡大して示す断面図である。Next, the manufacturing process of the semiconductor device having the structure shown in FIGS. 8 and 9 will be described with reference to FIGS.
This will be described with reference to (f) and FIG. 11. However, FIGS. 10A to 10F are cross-sectional views showing a structural change in the manufacturing process of the semiconductor device according to the present embodiment.
FIG. 11 is an enlarged cross-sectional view showing a part of the semiconductor device in the state shown in FIG.
【０１１２】まず、図１０（ａ）に示すように、シリコ
ン基板１の活性領域内に、ゲート酸化膜３を介してポリ
シリコン電極４ａを形成する一方、素子分離２ａの上に
ポリシリコン配線４ｂを形成する。ただし、これらの部
材の材質や形成方法は上記第１の実施形態と同様であ
る。この状態で、基板全体の上に保護酸化膜５を堆積
し、ポリシリコン電極４ａ及びその両側方の保護酸化膜
５をマスクとして、不純物イオンを低濃度で注入して、
低濃度ソース・ドレイン領域６を形成する。さらに、保
護酸化膜５の上に、サイドウォール用のシリコン窒化膜
７ｘと、マスク用ポリシリコン膜１４とを、いずれもＣ
ＶＤ法により堆積する。このとき、図１１に示すよう
に、ポリシリコン電極４ａ及びポリシリコン配線４ｂを
構成するポリシリコン膜の厚みは３３０ｎｍ，最小線幅
は０．３５ミクロンであり、保護酸化膜５の厚みは２０
ｎｍであり、シリコン窒化膜７の厚さは３０ｎｍであ
り、ポリシリコン膜１４の厚さは１００ｎｍである。First, as shown in FIG. 10A, the polysilicon electrode 4a is formed in the active region of the silicon substrate 1 through the gate oxide film 3, while the polysilicon wiring 4b is formed on the element isolation 2a. To form. However, the materials and forming methods of these members are the same as those in the first embodiment. In this state, a protective oxide film 5 is deposited on the entire substrate, impurity ions are implanted at a low concentration using the polysilicon electrode 4a and the protective oxide films 5 on both sides thereof as a mask,
A low concentration source / drain region 6 is formed. Further, on the protective oxide film 5, a silicon nitride film 7x for sidewalls and a polysilicon film 14 for a mask are both formed by C
It is deposited by the VD method. At this time, as shown in FIG. 11, the thickness of the polysilicon film forming the polysilicon electrode 4a and the polysilicon wiring 4b is 330 nm, the minimum line width is 0.35 μm, and the thickness of the protective oxide film 5 is 20 nm.
nm, the silicon nitride film 7 has a thickness of 30 nm, and the polysilicon film 14 has a thickness of 100 nm.
【０１１３】次に、図１０（ｂ）に示すように、ＲＩＥ
により、ポリシリコン膜１４をオーバーエッチングし、
コーナー部のみ残して他の部分を除去する。この処理に
よって、ポリシリコン電極４ａとポリシリコン配線４ｂ
の基端付近の両コーナー部にそれぞれ電極部ポリシリコ
ンマスク１４ａと配線部ポリシリコンマスク１４ｂとを
形成する。このとき、ポリシリコン膜１４とシリコン窒
化膜７ｘとのエッチング選択比は大きい。Then, as shown in FIG. 10B, RIE is performed.
To over-etch the polysilicon film 14,
Remove the other parts, leaving only the corners. By this process, the polysilicon electrode 4a and the polysilicon wiring 4b are
An electrode polysilicon mask 14a and a wiring polysilicon mask 14b are formed at both corners near the base end of the. At this time, the etching selection ratio between the polysilicon film 14 and the silicon nitride film 7x is large.
【０１１４】次に、図１０（ｃ）に示すように、残存す
るポリシリコンマスク１４ａ，１４ｂをマスクとしてＨ
3 ＰＯ4 （１５０℃の熱燐酸）によるウェットエッチン
グを行ない、シリコン窒化膜７ｘのうち各ポリシリコン
マスク１４ａ，１４ｂに覆われた部分のみ残し他の部分
を除去する。このとき、シリコン窒化膜７ｘとポリシリ
コンマスク１４ａ，１４ｂとのエッチングの選択比は、
３０：１程度にすることができる。この工程により、ポ
リシリコン電極４ａ及びポリシリコン配線４ｂの両側方
に、いずれもＬ字状の電極部サイドウォール９ａ及び配
線部サイドウォール９ｂが形成される。この各サイドウ
ォール９ａ，９ｂの高さは、ポリシリコン電極４ａ及び
ポリシリコン配線４ｂを構成するポリシリコン膜の厚さ
よりもかなり小さくすることができる。その理由は、上
記第１の実施形態の場合には、余りに長時間のエッチン
グを行ってサイドウォール７ａ，７ｂの高さを低くしよ
うとすると、素子分離２ａの膜厚の減小を招き、素子分
離機能が劣化する虞れがあったが、本実施形態では斯か
る虞れはないからである。Next, as shown in FIG. 10C, the remaining polysilicon masks 14a and 14b are used as masks for H
Wet etching with 3 PO4 (hot phosphoric acid at 150 ° C.) is performed to remove only the portion of the silicon nitride film 7x covered by the polysilicon masks 14a and 14b, and the other portions. At this time, the etching selection ratio between the silicon nitride film 7x and the polysilicon masks 14a and 14b is
It can be about 30: 1. Through this step, the L-shaped electrode portion sidewalls 9a and the wiring portion sidewalls 9b are formed on both sides of the polysilicon electrode 4a and the polysilicon wiring 4b. The height of each sidewall 9a, 9b can be made considerably smaller than the thickness of the polysilicon film forming the polysilicon electrode 4a and the polysilicon wiring 4b. The reason is that, in the case of the first embodiment, if etching is performed for an excessively long time to reduce the height of the sidewalls 7a and 7b, the film thickness of the element isolation 2a is reduced and the element isolation 2a is reduced. This is because there is a possibility that the separation function may deteriorate, but this possibility does not occur in this embodiment.
【０１１５】次に、図１０（ｄ）に示すように、ポリシ
リコン電極４ａ，電極部ポリシリコンマスク１４ａ及び
電極部サイドウォール９ａをマスクとして、活性領域の
シリコン基板１内に不純物イオンを高濃度で注入し、高
濃度ソース・ドレイン領域８を形成する。その後、ドラ
イエッチング又はウェットエッチングにより、ポリシリ
コンマスク１４ａ，１４ｂを除去する。Next, as shown in FIG. 10 (d), with the polysilicon electrode 4a, the electrode portion polysilicon mask 14a, and the electrode portion sidewall 9a as masks, impurity ions are highly concentrated in the silicon substrate 1 in the active region. Then, high concentration source / drain regions 8 are formed. Then, the polysilicon masks 14a and 14b are removed by dry etching or wet etching.
【０１１６】次に、図１０（ｅ）に示すように、ＨＦ系
のエッチング液を用いて、基板上で露出した部分の保護
酸化膜５を除去する。その後、チタン膜を堆積し、１回
目のＲＴＡ処理を行なって、チタンとシリコンとの反応
によりＴｉＳｉ2 膜からなるシリサイド層を形成する。
このときの状態は、上記各実施形態の製造工程で図示し
たとおりであるので、図示は省略する。Next, as shown in FIG. 10E, the protective oxide film 5 on the exposed portion on the substrate is removed by using an HF-based etching solution. Then, a titanium film is deposited and the first RTA process is performed to form a silicide layer made of a TiSi2 film by the reaction between titanium and silicon.
Since the state at this time is as illustrated in the manufacturing process of each of the above-described embodiments, the illustration is omitted.
【０１１７】そして、図１０（ｆ）に示すように、チタ
ン膜を除去した後、２回目のＲＴＡ処理を行なって、抵
抗率の低いシリサイド層９ａ〜９ｃを形成する。その
後、層間絶縁膜の堆積、平坦化、コンタクトホールの開
口、金属配線膜の堆積、金属配線の形成等を行って、Ｌ
ＳＩを形成する。Then, as shown in FIG. 10F, after the titanium film is removed, a second RTA process is performed to form silicide layers 9a-9c having a low resistivity. After that, deposition of an interlayer insulating film, planarization, opening of a contact hole, deposition of a metal wiring film, formation of a metal wiring, etc. are performed, and L
Form SI.
【０１１８】以上の工程によって、図８及び図９に示す
サリサイド構造を有するＭＯＳトランジスタを搭載した
半導体装置を形成することができる。Through the above steps, the semiconductor device having the MOS transistor having the salicide structure shown in FIGS. 8 and 9 can be formed.
【０１１９】本実施形態に係る半導体装置の製造方法で
は、ポリシリコン膜１４をエッチバックしてポリシリコ
ンマスク１４ａ，１４ｂを形成する際に、保護酸膜５に
よってポリシリコン膜１４の下方が覆われているので、
長時間のドライエッチングを行っても下地のシリコン基
板１や素子分離２ａをエッチングしてしまうことがな
い。すなわち、上記第１の実施形態において、図２
（ｂ）に示す工程で、ドライエッチングのオーバーエッ
チングにより高さの低いサイドウォール７ａ，７ｂを形
成しようとすると、素子分離２ａの膜厚の減小が大きく
なり、素子分離機能が劣化する虞れがある。そこで、上
記第１の実施形態では、ウェットエッチングにより高さ
の低いサイドウォール７ａ，７ｂを形成するようにして
いるが、ウェットエッチングの場合、サイドウォールの
形状の制御性がドライエッチングよりも劣る。その点、
本実施形態では、素子分離２ａの素子分離機能の劣化を
防止しながら、非エッチング物の形状の制御性のよいド
ライエッチングによりサイドウォール７ａ，７ｂを形成
することができる。In the method of manufacturing the semiconductor device according to the present embodiment, when the polysilicon film 14 is etched back to form the polysilicon masks 14a and 14b, the lower portion of the polysilicon film 14 is covered with the protective acid film 5. Because
Even if dry etching is performed for a long time, the underlying silicon substrate 1 and the element isolation 2a are not etched. That is, in the first embodiment, as shown in FIG.
If it is attempted to form the sidewalls 7a and 7b having a low height by overetching of dry etching in the step shown in (b), the film thickness of the element isolation 2a is greatly reduced, which may deteriorate the element isolation function. There is. Therefore, in the first embodiment, the sidewalls 7a and 7b having a low height are formed by wet etching, but in the case of wet etching, the controllability of the shape of the sidewall is inferior to that of dry etching. That point,
In the present embodiment, the sidewalls 7a and 7b can be formed by dry etching with good controllability of the shape of the non-etched material while preventing deterioration of the element isolation function of the element isolation 2a.
【０１２０】なお、本実施形態では、Ｌ字状のサイドウ
ォール７ａ，７ｂの高さはポリシリコン電極４ａ，ポリ
シリコン配線４ｂの高さの４／５以下であることが、抵
抗値の低減のためには好ましい。ただし、特に本実施形
態では、サイドウォール高さのバラツキを極めて小さく
抑制できるので、ポリシリコン膜の４／５以上を越える
場合でも、ある程度の効果を発揮し得る。In the present embodiment, the height of the L-shaped sidewalls 7a and 7b is 4/5 or less of the height of the polysilicon electrode 4a and the polysilicon wiring 4b, so that the resistance value can be reduced. Is preferred for. However, particularly in this embodiment, the variation in the height of the sidewall can be suppressed to an extremely small level, and therefore, even when the thickness of the polysilicon film exceeds 4/5, a certain degree of effect can be exhibited.
【０１２１】（第６の実施形態）まず、第６の実施形態
について、図１２，図１３（ａ）〜（ｅ）及び図１４
（ａ）〜（ｅ）を参照しながら説明する。(Sixth Embodiment) First, a sixth embodiment will be described with reference to FIGS. 12, 13A to 13E and FIG.
This will be described with reference to (a) to (e).
【０１２２】図１２は第６の実施形態における半導体装
置の断面構造を示す。本実施形態に係る半導体装置の構
造は、図１に示す上記第１の実施形態に係る半導体装置
の構造と基本的に同じであり、図１に示す部材と同じ部
材は同じ符号を付して、説明を省略する。本実施形態で
は、上記第１の実施形態におけるＬＯＣＯＳ膜からなる
素子分離２ａに代えて、トレンチ分離法によって形成さ
れたシリコン酸化膜で構成される素子分離２ｂを設けて
いる。本実施形態でも、ポリシリコン電極４ａ及びポリ
シリコン配線４ｂは、上記第１の実施形態におけると同
様の幅，厚さを有し、含有する不純物の種類，材料も同
じである。また、各サイドウォール７ａ，７ｂ及びゲー
ト酸化膜３の材質，厚さも、第１の実施形態において説
明した通りである。さらに、本実施形態においても、第
１の実施形態におけると同様の材質，厚みを有する電極
部シリサイド層９ａと、配線部シリサイド層９ｂと、基
板部シリサイド層９ｃとが形成されている。FIG. 12 shows a sectional structure of the semiconductor device according to the sixth embodiment. The structure of the semiconductor device according to this embodiment is basically the same as the structure of the semiconductor device according to the first embodiment shown in FIG. 1, and the same members as those shown in FIG. , Description is omitted. In this embodiment, instead of the element isolation 2a made of the LOCOS film in the first embodiment, an element isolation 2b made of a silicon oxide film formed by a trench isolation method is provided. Also in this embodiment, the polysilicon electrode 4a and the polysilicon wiring 4b have the same width and thickness as those in the first embodiment, and the types and materials of impurities contained therein are also the same. The materials and thicknesses of the sidewalls 7a and 7b and the gate oxide film 3 are also as described in the first embodiment. Further, also in the present embodiment, the electrode portion silicide layer 9a, the wiring portion silicide layer 9b, and the substrate portion silicide layer 9c having the same material and thickness as those in the first embodiment are formed.
【０１２３】このように構成された本実施形態の半導体
装置では、第１の実施形態と同様に、各シリサイド層９
ａ，９ｂがポリシリコン膜の側面にまで亘る分、更に抵
抗値を低減できる。In the semiconductor device of this embodiment having the above structure, each silicide layer 9 is formed as in the first embodiment.
Since a and 9b extend to the side surface of the polysilicon film, the resistance value can be further reduced.
【０１２４】特に本実施形態では、ＭＯＳトランジスタ
を形成する活性領域を区画するために、トレンチ分離法
で形成された素子分離２ｂを用いているので、サイドウ
ォール７ａ，７ｂを形成する材料が素子分離２ｂを構成
する材料と同じシリコン酸化膜（ＣＶＤによって堆積さ
れたＳｉＯ2 膜）である場合でも安定なプロセスを提供
できる。すなわち、このようなポリシリコン膜の高さよ
りも低いサイドウォール７ａ，７ｂを有する構造では、
サイドウォール形成のための異方性エッチング工程にお
いて、サイドウォール高さを低減するためにオーバーエ
ッチングを行う必要がある。その際、分離絶縁膜（例え
ばシリコン酸化膜）がサイドウォールのオーバーエッチ
ングと同時にエッチングされても形状が垂直であるた
め、エッチングによる除去領域の横方向への拡がり（分
離絶縁膜幅の減少）が抑えられ、分離耐圧の低下（分離
リ−クの発生）を招く虞れがない。Particularly in the present embodiment, since the element isolation 2b formed by the trench isolation method is used to partition the active region forming the MOS transistor, the material forming the sidewalls 7a and 7b is the element isolation. A stable process can be provided even if the same silicon oxide film (SiO2 film deposited by CVD) as the material forming 2b is used. That is, in the structure having the sidewalls 7a and 7b lower than the height of the polysilicon film,
In the anisotropic etching process for forming the sidewall, it is necessary to perform over-etching to reduce the height of the sidewall. At that time, even if the isolation insulating film (for example, a silicon oxide film) is etched at the same time when the sidewalls are over-etched, the shape is vertical, so that the removed region in the lateral direction (reduction of the isolation insulating film width) due to etching is reduced. It is suppressed, and there is no risk of lowering the isolation breakdown voltage (occurrence of isolation leak).
【０１２５】また、ゲート長の小さい微細化されたＭＯ
Ｓトランジスタを搭載した半導体装置では、ＬＯＣＯＳ
法により形成された素子分離はバーズビークが生じる等
トレンチ構造の素子分離よりも問題が多い。したがっ
て、トレンチ型素子分離の使用はＬＳＩの素子集積度を
向上させる点でも有利であるとともに、サイドウォール
高さを低減する上で安定なプロセスを提供でき、ポリシ
リコン膜の両側部の一部までシリサイド化することによ
る効果と相俟って著効を発揮することができる。Also, a miniaturized MO having a small gate length
In the semiconductor device equipped with S-transistor, LOCOS
The element isolation formed by the method has more problems than the element isolation of the trench structure such as bird's beak. Therefore, the use of the trench type device isolation is advantageous in improving the device integration degree of the LSI, and can provide a stable process for reducing the height of the sidewall, and even a part of both sides of the polysilicon film can be provided. In combination with the effect of silicidation, a remarkable effect can be exhibited.
【０１２６】なお、本実施形態では、ポリシリコン電極
４ａ及びポリシリコン配線４ｂを構成するポリシリコン
膜の側面のうちシリサイド化される部分の長さを１３０
ｎｍとしているが、ポリシリコン膜の厚さが厚ければ厚
いほど、あるいはサイドウォール７ａ，７ｂの高さが低
ければ低いほど、ポリシリコン膜の側方のシリサイド化
される領域の面積を大きくできるので、ゲート電極及び
ゲート配線の抵抗値を低減でき、よって、その効果は非
常に大きくなる。In this embodiment, the length of the silicidized portion of the side surface of the polysilicon film forming the polysilicon electrode 4a and the polysilicon wiring 4b is set to 130.
Although the thickness is set to nm, the thicker the polysilicon film is, or the lower the height of the sidewalls 7a and 7b is, the larger the area of the silicided region on the side of the polysilicon film can be. Therefore, the resistance values of the gate electrode and the gate wiring can be reduced, and the effect is greatly enhanced.
【０１２７】また、本実施形態においては、シリサイド
層をＴｉＳｉ2 膜で構成したが、その他の材料として、
ＣｏＳｉ2 膜，ＮｉＳｉ膜、ＷＳｉ膜，ＰｔＳｉ2 膜等
でシリサイド層を構成してもよい。Further, in the present embodiment, the silicide layer is made of the TiSi2 film, but as other materials,
The silicide layer may be formed of a CoSi2 film, a NiSi film, a WSi film, a PtSi2 film, or the like.
【０１２８】更に、各サイドウォール７ａ，７ｂをＳｉ
Ｏ2 膜で構成したが、シリコン窒化膜あるいはその他の
絶縁膜で構成することもできる。Furthermore, the sidewalls 7a and 7b are made of Si.
Although it is composed of an O2 film, it may be composed of a silicon nitride film or another insulating film.
【０１２９】また、ポリシリコン電極４ａ及びポリシリ
コン配線４ｂを構成するポリシリコン膜の幅，厚さや、
各サイドウォール７ａ，７ｂの幅や高さ、各シリサイド
層９ａ〜９ｃを構成するＴｉＳｉ2 膜の厚さ等は、本実
施形態で示した値に限定されるものではない。The width and thickness of the polysilicon film forming the polysilicon electrode 4a and the polysilicon wiring 4b,
The width and height of each sidewall 7a, 7b, the thickness of the TiSi2 film forming each of the silicide layers 9a to 9c, etc. are not limited to the values shown in this embodiment.
【０１３０】次に、図１３（ａ）〜（ｅ）及び図１４
（ａ）〜（ｅ）を参照しながら、上記図１２に示す半導
体装置の製造方法について説明する。Next, FIGS. 13A to 13E and FIG.
A method of manufacturing the semiconductor device shown in FIG. 12 will be described with reference to (a) to (e).
【０１３１】まず、図１３（ａ）に示すように、トレン
チ型素子分離を形成するために、シリコン基板１の上
に、下敷き酸化膜２１と、トレンチへの埋め込み用シリ
コン酸化膜を平坦化する際のエッチングストッパ−とな
るシリコン窒化膜２２とを堆積し、さらにその上にトレ
ンチ形成領域を開口したレジスト膜２３を形成する。First, as shown in FIG. 13A, the underlying oxide film 21 and the silicon oxide film for filling the trench are flattened on the silicon substrate 1 to form the trench type element isolation. A silicon nitride film 22 serving as an etching stopper at that time is deposited, and a resist film 23 having a trench formation region opened is formed thereon.
【０１３２】次に、図１３（ｂ）に示すように、レジス
ト膜２３をマスクとして、シリコン窒化膜２２、下敷き
酸化膜２１をエッチングし、更にシリコン基板１を垂直
にエッチングして、深さが約３００ｎｍのトレンチ２４
を形成する。Next, as shown in FIG. 13B, with the resist film 23 as a mask, the silicon nitride film 22 and the underlying oxide film 21 are etched, and further the silicon substrate 1 is vertically etched to reduce the depth. Trench 24 of about 300 nm
To form
【０１３３】次に、図１３（ｃ）に示すように、基板表
面に対して若干熱酸化を行った後、基板の全面上に厚さ
が約１μｍのトレンチへの埋め込み用シリコン酸化膜２
ｘをＣＶＤ法を用いて堆積する。Next, as shown in FIG. 13C, after the surface of the substrate is slightly thermally oxidized, a silicon oxide film 2 for burying a trench having a thickness of about 1 μm is formed on the entire surface of the substrate.
x is deposited using the CVD method.
【０１３４】次に、図１３（ｄ）に示すように、埋め込
み用シリコン酸化膜２ｘをＣＭＰ法を用いて平坦化する
と同時に、埋め込み用シリコン酸化膜２ｘから素子分離
２ｂをパターニングする。ここで、本実施形態では、平
坦化時のエッチングストッパ−としてシリコン窒化膜２
２を用いているが、ポリシリコン膜を用いてもよい。
又、平坦化法としてＣＭＰ法の代わりにレジスト膜を堆
積してエッチバックする等の平坦化法を用いてもよい。Next, as shown in FIG. 13D, the buried silicon oxide film 2x is planarized by the CMP method, and at the same time, the element isolation 2b is patterned from the buried silicon oxide film 2x. Here, in the present embodiment, the silicon nitride film 2 is used as an etching stopper during planarization.
Although 2 is used, a polysilicon film may be used.
Further, as the flattening method, a flattening method such as depositing a resist film and etching back may be used instead of the CMP method.
【０１３５】次に、図１３（ｅ）に示すように、エッチ
ングストッパ−として用いたシリコン窒化膜２２と下敷
き酸化膜２１とをエッチングにより除去する。Next, as shown in FIG. 13E, the silicon nitride film 22 used as the etching stopper and the underlying oxide film 21 are removed by etching.
【０１３６】次に、図１４（ａ）に示すように、ゲ−ト
酸化を行った後、ポリシリコン膜４ｘを堆積し、ゲ−ト
電極パタ−ン用のレジスト膜３１を形成する。本実施形
態では、ゲ−ト酸化膜３の膜厚は９ｎｍ、ポリシリコン
膜４ｘの厚みは３３０ｎｍである。Next, as shown in FIG. 14A, after gate oxidation is performed, a polysilicon film 4x is deposited to form a resist film 31 for a gate electrode pattern. In this embodiment, the gate oxide film 3 has a thickness of 9 nm, and the polysilicon film 4x has a thickness of 330 nm.
【０１３７】次に、図１４（ｂ）に示すように、レジス
ト膜３１をマスクとしてエッチングを行ってポリシリコ
ン膜４ｘ及びゲート酸化膜３をパターニングし、ゲート
長が約０．３５μｍのポリシリコン電極４ａと、ポリシ
リコン配線４ｂとを形成する。その後、ポリシリコン電
極４ａ，ポリシリコン配線４ａ及び素子分離２ｂをマス
クとしてシリコン基板１内に不純物イオンを低濃度で注
入し、低濃度ソース・ドレイン領域６を形成する。Next, as shown in FIG. 14B, etching is performed using the resist film 31 as a mask to pattern the polysilicon film 4x and the gate oxide film 3 to form a polysilicon electrode having a gate length of about 0.35 μm. 4a and a polysilicon wiring 4b are formed. Then, impurity ions are implanted in the silicon substrate 1 at a low concentration using the polysilicon electrode 4a, the polysilicon wiring 4a and the element isolation 2b as a mask to form the low concentration source / drain regions 6.
【０１３８】次に、図１４（ｃ）に示すように、基板上
にサイドウォール形成用のシリコン酸化膜７ｘを堆積す
る。本実施形態におけるこのシリコン酸化膜７ｘの厚み
は１２０ｎｍであり、第１の実施形態におけるサイドウ
ォール形成用のシリコン酸化膜の厚み（３５０ｎｍ）よ
りもかなり薄い。これは、次の工程で、異方性の強いド
ライエッチングによサイドウォールを形成するからであ
る。Next, as shown in FIG. 14C, a silicon oxide film 7x for forming sidewalls is deposited on the substrate. The thickness of this silicon oxide film 7x in the present embodiment is 120 nm, which is considerably thinner than the thickness (350 nm) of the silicon oxide film for forming the sidewalls in the first embodiment. This is because the sidewalls are formed by dry etching having strong anisotropy in the next step.
【０１３９】次に、図１４（ｄ）に示すように、上記シ
リコン酸化膜７ｘの異方性エッチングを行って、ポリシ
リコン電極４ａ及びポリシリコン配線４ｂの両側方に電
極部サイドウォール７ａ及び配線部サイドウォール７ｂ
を形成する。Next, as shown in FIG. 14D, the silicon oxide film 7x is anisotropically etched to form the electrode side wall 7a and the wiring on both sides of the polysilicon electrode 4a and the polysilicon wiring 4b. Section sidewall 7b
To form
【０１４０】、本実施形態では、サイドウォール高さを
低減するためにドライエッチング時のオ−バ−エッチン
グ量を大きくしており、各サイドウォール７ａ，７ｂの
高さを２００ｎｍ（酸化膜を２５０ｎｍエッチングする
ことに相当）とし、ポリシリコン膜７ｘの厚み以下まで
低減している。また、このサイドウォール高さを低減す
るためのオ−バ−エッチングによって、素子分離２ｂの
一部も同時にエッチングされる。しかし、トレンチ構造
をしている素子分離２ｂの側面は垂直方向に延びてお
り、しかも素子分離２ｂの上面は、エッチングストッパ
−膜であるシリコン窒化膜２２の膜厚の分だけゲ−ト酸
化膜３より高い位置にある。したがって、素子分離２ｂ
の一部がある程度除去されても、素子分離２ｂのうち素
子分離として機能する部分の幅は低減することがなく、
ＬＯＣＯＳ法によって形成される素子分離のようにオー
バーエッチングによってその幅が低減することに起因す
るリークの発生等の問題がない。その後、ポリシリコン
電極４ａ，ポリシリコン配線４ｂ，電極部サイドウォー
ル７ａ，配線部サイドウォール７ｂ及び素子分離２ｂを
マスクとして、シリコン基板１内に不純物イオンを高濃
度で注入しさらに熱処理を行って高濃度ソース・ドレイ
ン領域８を形成する。また、これにより低濃度ソース・
ドレイン領域６の範囲も決定される。In this embodiment, the over-etching amount at the time of dry etching is increased in order to reduce the height of the side wall, and the height of each side wall 7a, 7b is 200 nm (the oxide film is 250 nm). (Corresponding to etching), the thickness is reduced to the thickness of the polysilicon film 7x or less. Also, part of the element isolation 2b is etched at the same time by over-etching for reducing the height of the side wall. However, the side surface of the element isolation 2b having the trench structure extends in the vertical direction, and the upper surface of the element isolation 2b has a gate oxide film corresponding to the thickness of the silicon nitride film 22 which is an etching stopper film. Higher than 3. Therefore, the element isolation 2b
Even if a part of the element isolation is removed to some extent, the width of the element isolation 2b that functions as element isolation does not decrease,
There is no problem such as the occurrence of leakage due to the reduction of the width due to overetching as in the element isolation formed by the LOCOS method. After that, using the polysilicon electrode 4a, the polysilicon wiring 4b, the electrode side wall 7a, the wiring side wall 7b, and the element isolation 2b as a mask, impurity ions are implanted at a high concentration in the silicon substrate 1 and further heat-treated to increase Concentrated source / drain regions 8 are formed. In addition, this allows low-concentration sauce
The range of the drain region 6 is also determined.
【０１４１】次に、図１４（ｅ）に示す工程で、上記第
１の実施形態における図２（ｃ）〜（ｆ）に示す工程と
同じ処理を行って、ポリシリコン電極４ａ，ポリシリコ
ン配線４ｂ及び高濃度ソース・ドレイン領域８を構成す
るシリコンとチタンとを反応させて、ＴｉＳｉ2 膜から
なるシリサイド層を形成する。その後、層間絶縁膜の堆
積、平坦化、コンタクトホ−ルの開口、金属配線膜の堆
積、金属配線の形成等を行ってＬＳＩを形成する。Next, in the step shown in FIG. 14E, the same processing as the steps shown in FIGS. 2C to 2F in the first embodiment is performed to perform the polysilicon electrode 4a and the polysilicon wiring. 4b and the silicon forming the high-concentration source / drain regions 8 are reacted with titanium to form a silicide layer made of a TiSi2 film. Then, an LSI is formed by depositing an interlayer insulating film, flattening, opening a contact hole, depositing a metal wiring film, forming a metal wiring, and the like.
【０１４２】以上のＭＯＳトランジスタの製造方法によ
り、図１３に示すＭＯＳトランジスタの構造を作製で
き、低抵抗のポリシリコン電極、配線を容易に形成でき
る。なお、本実施形態ではサイドウォール材料としてシ
リコン酸化膜（ＳｉＯ2 ）を使用したが、シリコン酸化
膜以外の窒化膜やその他材料を使用しても差支えない。By the method for manufacturing a MOS transistor described above, the structure of the MOS transistor shown in FIG. 13 can be manufactured, and the low resistance polysilicon electrode and wiring can be easily formed. In this embodiment, the silicon oxide film (SiO2) is used as the sidewall material, but a nitride film other than the silicon oxide film or another material may be used.
【０１４３】また、シリサイド材料としてＴｉＳｉ2 を
使用したが、その他の材料、例えば、ＣｏＳｉ2 ，Ｎｉ
Ｓｉ，ＰｔＳｉ等を使用してもよい。Although TiSi2 is used as the silicide material, other materials such as CoSi2 and Ni are used.
You may use Si, PtSi etc.
【０１４４】（第７の実施形態）次に、第７の実施形態
について、図１５，図１６（ａ）〜（ｅ）及び図１７
（ａ）〜（ｅ）を参照しながら説明する。(Seventh Embodiment) Next, a seventh embodiment will be described with reference to FIGS. 15, 16A to 16E and FIG.
This will be described with reference to (a) to (e).
【０１４５】図１５は、第７の実施形態におけるＭＯＳ
トランジスタの断面構造の一例を示すものである。図１
５において、上記第６の実施形態における図１２に示す
符号と同じ符号を付したものは同一の部材を示し、説明
を省略する。FIG. 15 shows a MOS according to the seventh embodiment.
1 illustrates an example of a cross-sectional structure of a transistor. FIG.
5, the same reference numerals as those shown in FIG. 12 in the sixth embodiment denote the same members, and a description thereof will be omitted.
【０１４６】第６の実施形態とは異なり本実施形態で
は、活性領域上には第１ポリシリコン電極４a1とその上
の第２ポリシリコン電極４a2とが形成され、活性領域以
外のトレンチ型素子分離となる素子分離２ｂ上では、上
記第２ポリシリコン配線４b2のみが設けられ、第１ポリ
シリコン配線４b1は存在しない。ただし、シリコン基板
１上でもポリシリコン膜がゲートとして機能しない部分
には、第１ポリシリコン配線４b1及び第２ポリシリコン
配線４b2が形成されている。そして、第１ポリシリコン
電極４a1の側面のほぼ全体が電極部サイドウォール７ａ
で覆われ、第２ポリシリコン電極４a2の上面及びその両
側面に接する電極部シリサイド層９ａが形成され、第２
ポリシリコン配線４b2の上面及びその側面に接する配線
部シリサイド層９ｂが形成され、高濃度ソース・ドレイ
ン領域８に接する基板部シリサイド層９ｃが形成されて
いる。そして、第１，第２ポリシリコン電極４a1，４a2
及び電極部シリサイド層９ａによりゲート電極が構成さ
れ、第１，第２ポリシリコン配線４b1，４b2及び配線部
シリサイド層９ｂによりゲート配線が構成されている。Unlike the sixth embodiment, in the present embodiment, the first polysilicon electrode 4a1 and the second polysilicon electrode 4a2 on the first polysilicon electrode 4a1 are formed on the active region, and the trench type element isolation except the active region is formed. Only the second polysilicon wiring 4b2 is provided and the first polysilicon wiring 4b1 does not exist on the element isolation 2b. However, the first polysilicon wiring 4b1 and the second polysilicon wiring 4b2 are formed in the portion of the silicon substrate 1 where the polysilicon film does not function as a gate. Then, almost the entire side surface of the first polysilicon electrode 4a1 is formed on the electrode side wall 7a.
And an electrode portion silicide layer 9a that is in contact with the upper surface of the second polysilicon electrode 4a2 and both side surfaces thereof is formed.
A wiring portion silicide layer 9b is formed in contact with the upper surface and the side surface of the polysilicon wiring 4b2, and a substrate portion silicide layer 9c is formed in contact with the high concentration source / drain regions 8. Then, the first and second polysilicon electrodes 4a1 and 4a2
And the electrode portion silicide layer 9a form a gate electrode, and the first and second polysilicon wirings 4b1 and 4b2 and the wiring portion silicide layer 9b form a gate wiring.
【０１４７】後述するように、このような構造を有する
トランジスタの製造工程では、トレンチ型素子分離を形
成する前に、第１ポリシリコン電極４a1及び第１ポリシ
リコン配線４b1となるポリシリコン膜を堆積すること
で、活性領域上の第１ポリシリコン電極４a1や第１ポリ
シリコン配線４b1と素子分離の上面とが同じ高さにな
る。したがって、それらの上に形成される第２ポリシリ
コン配線４b2内の段差がなくなるので、安定したトラン
ジスタ形成とポリシリコン配線の信頼性の向上とを可能
としている。As will be described later, in the manufacturing process of the transistor having such a structure, a polysilicon film to be the first polysilicon electrode 4a1 and the first polysilicon wiring 4b1 is deposited before the trench type element isolation is formed. By doing so, the first polysilicon electrode 4a1 and the first polysilicon wiring 4b1 on the active region and the upper surface of the element isolation have the same height. Therefore, since there is no step in the second polysilicon wiring 4b2 formed on them, it is possible to form a stable transistor and improve the reliability of the polysilicon wiring.
【０１４８】このように構成された本実施形態の半導体
装置では、ＭＯＳトランジスタの第２ポリシリコン電極
４a2及び第２ポリシリコン配線４b2に対し、その上面及
び各側面の一部に接するシリサイド層９ａ，９ｂが形成
されているので、上記第１の実施形態と同様にゲート電
極やゲート配線の抵抗値を低減することができる。ま
た、ＭＯＳトランジスタを形成する活性領域を区画する
ために、トレンチ分離法で形成された素子分離２ｂを用
いているので、上記第１の実施形態と同様にサイドウォ
ール７を形成する材料がシリコン酸化膜（ＣＶＤによっ
て堆積されたシリコン酸化膜）である場合でも、素子分
離２ｂの幅の減小を招くことがなく分離耐圧の低下を防
止できる等、安定なプロセスを提供できる。In the semiconductor device of this embodiment having the above-described structure, the silicide layers 9a, which are in contact with the upper surface and a part of each side surface of the second polysilicon electrode 4a2 and the second polysilicon wiring 4b2 of the MOS transistor, Since 9b is formed, the resistance value of the gate electrode and the gate wiring can be reduced as in the first embodiment. In addition, since the element isolation 2b formed by the trench isolation method is used to partition the active region forming the MOS transistor, the material forming the sidewall 7 is silicon oxide as in the first embodiment. Even in the case of a film (a silicon oxide film deposited by CVD), it is possible to provide a stable process such that the isolation breakdown voltage can be prevented from being lowered without reducing the width of the element isolation 2b.
【０１４９】加えて、本実施形態では、ポリシリコン電
極を２つのポリシリコン膜からなる２層構造としている
ので、例えば第１ポリシリコン電極４a1は高濃度不純物
を含むポリシリコン膜（例えば高濃度ｎ+ ポリシリコ
ン）で構成し、第２ポリシリコン電極４a2は低濃度不純
物を含むポリシリコン膜で構成することで、電極部シリ
サイド層９ａを安定に形成できるという利点がある。不
純物濃度が低いポリシリコン膜の方がシリサイド層を安
定して形成するために好ましい理由は、不純物として使
用される砒素（Ａｓ）や燐（Ｐ）がシリサイド層の形成
を阻害するので、一般的には高濃度不純物がドープされ
たシリサイド層ではシ−ト抵抗が上昇するからである。
したがって、高濃度ｎ+ ポリシリコン膜で第１ポリシリ
コン電極４a1を構成し、低濃度ｎ- ポリシリコン膜で第
２ポリシリコン電極４a2を構成して、第２ポリシリコン
電極４a2の上面及びその両側面の上にシリサイド層９ａ
を形成することで、非常に低抵抗のゲ−ト電極を形成す
ることが可能となる。この効果は、第１，第２ポリシリ
コン配線４b1，４b2で構成されるポリシリコン配線４ｂ
及び配線部シリサイド層９ｂについても同様である。In addition, in this embodiment, since the polysilicon electrode has a two-layer structure composed of two polysilicon films, for example, the first polysilicon electrode 4a1 is a polysilicon film containing a high concentration impurity (for example, a high concentration n + Polysilicon), and the second polysilicon electrode 4a2 is formed of a polysilicon film containing a low concentration impurity, there is an advantage that the electrode portion silicide layer 9a can be stably formed. The reason why a polysilicon film having a low impurity concentration is preferable for stably forming a silicide layer is that arsenic (As) and phosphorus (P) used as impurities hinder the formation of a silicide layer. This is because the sheet resistance increases in the silicide layer doped with high-concentration impurities.
Therefore, the high-concentration n + polysilicon film constitutes the first polysilicon electrode 4a1 and the low-concentration n- polysilicon film constitutes the second polysilicon electrode 4a2, and the upper surface of the second polysilicon electrode 4a2 and both sides thereof are formed. Silicide layer 9a on the surface
By forming the gate electrode, it is possible to form a gate electrode having a very low resistance. This effect is obtained by the polysilicon wiring 4b composed of the first and second polysilicon wirings 4b1 and 4b2.
The same applies to the wiring portion silicide layer 9b.
【０１５０】なお、第１の実施形態と同様に、本実施形
態では、各シリサイド層９ａ，９ｂ，９ｃをＴｉＳｉ2
で構成したが、ＣｏＳｉ2 ，ＮｉＳｉ、ＷＳｉ，ＰｔＳ
ｉ2等の他のシリサイドで構成するようにしてもよい。
さらに、サイドウォール７ａをＳｉＯ2 で構成したが、
Ｓｉ3 Ｎ4 あるいはその他の材料で構成してもよい。As in the first embodiment, in the present embodiment, the silicide layers 9a, 9b, 9c are made of TiSi2.
It is composed of CoSi2, NiSi, WSi, PtS.
It may be made of other silicide such as i2.
Further, the side wall 7a is made of SiO2,
It may be composed of Si3 N4 or other materials.
【０１５１】また、ポリシリコン膜の幅，膜厚あるいは
サイドウォールの幅，高さや、シリサイド層の膜厚等は
本実施形態の寸法に限定されるものではない。Further, the width and film thickness of the polysilicon film, the width and height of the sidewall, the film thickness of the silicide layer, etc. are not limited to the dimensions of this embodiment.
【０１５２】さらに、各ポリシリコン膜にドーピングさ
れる不純物の導電型をｎ型としたがｐ型としてもよい。Further, the conductivity type of the impurity doped in each polysilicon film is n-type, but it may be p-type.
【０１５３】次に、図１６（ａ）〜（ｅ）及び図１７
（ａ）〜（ｅ）を参照しながら、上記図１５に示す半導
体装置の製造方法について説明する。Next, FIGS. 16A to 16E and FIG.
A method of manufacturing the semiconductor device shown in FIG. 15 will be described with reference to (a) to (e).
【０１５４】まず、図１６（ａ）に示すように、シリコ
ン基板１の上に、ゲート酸化膜３及び第１ポリシリコン
膜４x1を堆積し、その上にトレンチ形成領域を開口した
レジスト膜２３を形成する。ゲ−ト酸化膜３と第１ポリ
シリコン膜４x1とは、後の工程で埋め込み用酸化膜を平
坦化するためのエッチングストッパ−としても兼用させ
る。本実施形態では、ゲ−ト酸化膜３の膜厚は９ｎｍ、
第１ポリシリコン膜４x1の膜厚は２００ｎｍである。First, as shown in FIG. 16A, a gate oxide film 3 and a first polysilicon film 4x1 are deposited on a silicon substrate 1, and a resist film 23 having a trench forming region opened is formed thereon. Form. The gate oxide film 3 and the first polysilicon film 4x1 also serve as an etching stopper for flattening the buried oxide film in a later step. In this embodiment, the gate oxide film 3 has a thickness of 9 nm,
The thickness of the first polysilicon film 4x1 is 200 nm.
【０１５５】次に、図１６（ｂ）に示すように、レジス
ト膜２３をマスクとして、第１ポリシリコン膜４x1、ゲ
ート酸化膜３をエッチングし、更にシリコン基板１を垂
直にエッチングして、トレンチ２４を形成する。Next, as shown in FIG. 16B, with the resist film 23 as a mask, the first polysilicon film 4x1 and the gate oxide film 3 are etched, and further the silicon substrate 1 is vertically etched to form a trench. 24 is formed.
【０１５６】次に、図１６（ｃ）に示すように、基板表
面に対して若干熱酸化を行った後、基板の全面上にトレ
ンチへの埋め込み用シリコン酸化膜２ｘをＣＶＤ法を用
いて堆積する。Next, as shown in FIG. 16C, after slightly oxidizing the surface of the substrate, a silicon oxide film 2x for filling the trench is deposited on the entire surface of the substrate by the CVD method. To do.
【０１５７】次に、図１６（ｄ）に示すように、シリコ
ン酸化膜２ｘをＣＭＰ法を用いて平坦化すると同時に、
シリコン酸化膜２ｘから素子分離２ｂをパターニングす
る。ここで、平坦化時のエッチングストッパ−として第
１ポリシリコン膜４x1を用いる。又、平坦化法としてＣ
ＭＰ法の代わりにレジスト膜を堆積してエッチバックす
る等の平坦化法を用いてもよい。また、第１ポリシリコ
ン膜４x1への不純物（ｐ+ 型不純物）の導入は、図５
（ａ）に示す第１ポリシリコン膜４x1の堆積工程の後
か、図５（ｄ）に示す平坦化工程の後に行う。Next, as shown in FIG. 16D, the silicon oxide film 2x is planarized by the CMP method, and at the same time,
The element isolation 2b is patterned from the silicon oxide film 2x. Here, the first polysilicon film 4x1 is used as an etching stopper during planarization. Also, as a flattening method, C
Instead of the MP method, a flattening method such as depositing a resist film and etching back may be used. In addition, the introduction of impurities (p + type impurities) into the first polysilicon film 4x1 is performed as shown in FIG.
This is performed after the step of depositing the first polysilicon film 4x1 shown in (a) or after the planarization step shown in FIG. 5 (d).
【０１５８】次に、図１６（ｅ）に示すように、基板上
に第２ポリシリコン膜４x2を堆積する。本実施形態で
は、第２ポリシリコン膜４x2の膜厚は１３０ｎｍであ
る。その後、第２ポリシリコン膜４x2内に低濃度不純物
（ｎ- 型不純物）を導入する。Next, as shown in FIG. 16E, a second polysilicon film 4x2 is deposited on the substrate. In this embodiment, the film thickness of the second polysilicon film 4x2 is 130 nm. Then, a low concentration impurity (n-type impurity) is introduced into the second polysilicon film 4x2.
【０１５９】次に、図１７（ａ）に示すように、第２ポ
リシリコン膜４x2の上に、ゲ−ト電極パターニング用の
レジスト膜３１を形成する。Next, as shown in FIG. 17A, a resist film 31 for patterning the gate electrode is formed on the second polysilicon film 4x2.
【０１６０】次に、図１７（ｂ）に示すように、レジス
ト膜３１を用いて第１，第２ポリシリコン膜４x1，４x2
及びゲート酸化膜３をパターニングし、ゲート長が約
０．３５μｍの第１，第２ポリシリコン電極４a1，４a2
と、第１，第２ポリシリコン配線４b1，４b2とを形成す
る。その後、ポリシリコン電極４a1，４a2，ポリシリコ
ン配線４b1，４b2及び素子分離２ｂをマスクとしてシリ
コン基板１内に不純物イオンを低濃度で注入し、低濃度
ソース・ドレイン領域６を形成する。Next, as shown in FIG. 17B, the resist film 31 is used to form the first and second polysilicon films 4x1 and 4x2.
And the gate oxide film 3 is patterned to form the first and second polysilicon electrodes 4a1 and 4a2 having a gate length of about 0.35 μm.
And first and second polysilicon wirings 4b1 and 4b2 are formed. After that, low concentration source / drain regions 6 are formed by implanting low concentration impurity ions into the silicon substrate 1 using the polysilicon electrodes 4a1 and 4a2, the polysilicon wirings 4b1 and 4b2 and the element isolation 2b as a mask.
【０１６１】次に、図１７（ｃ）に示すように、厚みが
１２０ｎｍ程度のサイドウォール形成用のシリコン酸化
膜７ｘを堆積する。Next, as shown in FIG. 17C, a silicon oxide film 7x for forming a sidewall having a thickness of about 120 nm is deposited.
【０１６２】次に、図１７（ｄ）に示すように、上記シ
リコン酸化膜７ｘの異方性エッチングを行って、第１ポ
リシリコン電極４a1の両側面上に電極部サイドウォール
７ａを形成する。本実施形態では、素子分離２ｂ上の第
２ポリシリコン配線４b2の両側面上にはほとんどサイド
ウォールは形成されない。Next, as shown in FIG. 17D, the silicon oxide film 7x is anisotropically etched to form electrode side walls 7a on both side surfaces of the first polysilicon electrode 4a1. In this embodiment, almost no sidewall is formed on both side surfaces of the second polysilicon wiring 4b2 on the element isolation 2b.
【０１６３】その後、各ポリシリコン電極４a1,4a2、各
ポリシリコン配線４b1,4b2、電極部サイドウォール７
ａ，配線部サイドウォール７ｂ及び素子分離２ｂををマ
スクとして、シリコン基板１内に不純物イオンを高濃度
で注入しさらに熱処理を行って高濃度ソース・ドレイン
領域８を形成する。また、これにより低濃度ソース・ド
レイン領域６の範囲も決定される。After that, the polysilicon electrodes 4a1 and 4a2, the polysilicon wirings 4b1 and 4b2, the electrode side wall 7 are formed.
High concentration source / drain regions 8 are formed by implanting impurity ions in the silicon substrate 1 at a high concentration and further heat-treating it using a, the wiring portion sidewall 7b and the element isolation 2b as a mask. Further, this also determines the range of the low concentration source / drain regions 6.
【０１６４】次に、図１７（ｅ）に示す工程で、上記第
１実施形態における図１（ｃ）〜（ｆ）に示す工程と同
じ処理を行って、各シリサイド層９ａ〜９ｃを形成す
る。その後、層間絶縁膜の堆積、平坦化、コンタクトホ
−ルの開口、金属配線膜の堆積、金属配線の形成等を行
ってＬＳＩを形成する。Next, in the step shown in FIG. 17E, the same processing as the step shown in FIGS. 1C to 1F in the first embodiment is performed to form the silicide layers 9a to 9c. . Then, an LSI is formed by depositing an interlayer insulating film, flattening, opening a contact hole, depositing a metal wiring film, forming a metal wiring, and the like.
【０１６５】以上のＭＯＳトランジスタの製造方法によ
り、図１５に示すＭＯＳトランジスタの構造を作製で
き、低抵抗のポリシリコン電極、配線を容易に形成でき
る。特に、第５の実施形態の製造方法と比較して、各ポ
リシリコン電極４a1，４a2及びポリシリコン配線４b1，
４b2をパターニングする際に、下地が完全にフラットに
なっているので、パターニング性が向上する利点があ
る。By the method for manufacturing a MOS transistor described above, the structure of the MOS transistor shown in FIG. 15 can be manufactured, and the low resistance polysilicon electrode and wiring can be easily formed. In particular, compared with the manufacturing method of the fifth embodiment, the polysilicon electrodes 4a1 and 4a2 and the polysilicon wirings 4b1 and
When patterning 4b2, the underlying layer is completely flat, which has the advantage of improving the patterning property.
【０１６６】（第８の実施形態）次に、第８の実施形態
について、図１８及び図１９（ａ）〜（ｆ）を参照しな
がら説明する。(Eighth Embodiment) Next, an eighth embodiment will be described with reference to FIGS. 18 and 19A to 19F.
【０１６７】図１８は、本実施形態に係る半導体装置の
断面図である。同図に示すように、本実施形態では、ト
レンチ構造の素子分離２ｂが設けられており、さらに、
ポリシリコン電極４ａ及びポリシリコン配線４ｂの側面
上に保護酸化膜５を介して絶縁膜からなるＬ字状のサイ
ドウォール７ａ，７ｂがそれぞれ形成されている。その
他の構造は、上記図８に示す構造と同じである。FIG. 18 is a sectional view of the semiconductor device according to this embodiment. As shown in the figure, in the present embodiment, an element isolation 2b having a trench structure is provided, and further,
L-shaped sidewalls 7a and 7b made of an insulating film are formed on the side surfaces of the polysilicon electrode 4a and the polysilicon wiring 4b with a protective oxide film 5 interposed therebetween. The other structure is the same as the structure shown in FIG.
【０１６８】本実施形態の半導体装置により、上記第６
の実施形態と同様の効果を発揮することができる。加え
て、本実施形態では、後述するように、Ｌ字状サイドウ
ォール７ａ，７ｂを形成するためのオーバーエッチング
時に、トレンチ構造の素子分離２ｂの膜厚の減小を防止
できる利点がある。すなわち、素子分離２ｂと活性領域
の基板面との段差をそれほど大きくしなくても素子分離
２ｂの素子分離機能を確実に保持することができる、し
たがって、ポリシリコン電極４ａとポリシリコン配線４
ｂとの高低差を低減することができ、ポリシリコンゲー
ト４ａのパターニング精度の向上を図ることができる。According to the semiconductor device of this embodiment, the sixth
The same effect as that of the above embodiment can be exhibited. In addition, in the present embodiment, as will be described later, there is an advantage that it is possible to prevent the film thickness of the element isolation 2b having the trench structure from being reduced during overetching for forming the L-shaped sidewalls 7a and 7b. That is, the element isolation function of the element isolation 2b can be surely maintained without increasing the step between the element isolation 2b and the substrate surface of the active region so much. Therefore, the polysilicon electrode 4a and the polysilicon wiring 4 are retained.
It is possible to reduce the difference in height with respect to b, and it is possible to improve the patterning accuracy of the polysilicon gate 4a.
【０１６９】次に、図１９（ａ）〜（ｆ）を参照しなが
ら、図１８に示す半導体装置の製造工程を説明する。The manufacturing process of the semiconductor device shown in FIG. 18 will be described below with reference to FIGS.
【０１７０】まず、図１９（ａ）に示す状態は、シリコ
ン基板１の活性領域内に、ゲート酸化膜３を介してポリ
シリコン電極４ａを形成する一方、素子分離２ａの上に
ポリシリコン配線４ｂを形成する。この状態で、基板全
体の上に保護酸化膜５を堆積し、ポリシリコン電極４ａ
及びその両側方の保護酸化膜５をマスクとして、不純物
イオンを低濃度で注入して、低濃度ソース・ドレイン領
域６を形成する。さらに、保護酸化膜５の上に、サイド
ウォール用のシリコン窒化膜７ｘと、マスク用ポリシリ
コン膜１４とを、いずれもＣＶＤ法により堆積する。こ
のとき、ポリシリコン電極４ａ及びポリシリコン配線４
ｂ，保護酸化膜５，シリコン窒化膜７ｘ，ポリシリコン
膜１４の寸法は、上記第５の実施形態と同じであり、素
子分離２ｂのトレンチの深さは及び全体の厚さは上記第
６の実施形態と同じである。First, in the state shown in FIG. 19A, while the polysilicon electrode 4a is formed in the active region of the silicon substrate 1 through the gate oxide film 3, the polysilicon wiring 4b is formed on the element isolation 2a. To form. In this state, the protective oxide film 5 is deposited on the entire substrate, and the polysilicon electrode 4a is formed.
Using the protective oxide film 5 on both sides thereof as a mask, impurity ions are implanted at a low concentration to form low concentration source / drain regions 6. Further, a silicon nitride film 7x for sidewalls and a polysilicon film 14 for a mask are both deposited on the protective oxide film 5 by a CVD method. At this time, the polysilicon electrode 4a and the polysilicon wiring 4
The dimensions of b, the protective oxide film 5, the silicon nitride film 7x, and the polysilicon film 14 are the same as those in the fifth embodiment, and the trench depth and the total thickness of the element isolation 2b are the same as those in the sixth embodiment. This is the same as the embodiment.
【０１７１】次に、図１９（ｂ）に示すように、ＲＩＥ
により、ポリシリコン膜１４をオーバーエッチングし、
コーナー部のみ残して他の部分を除去する。この処理に
よって、ポリシリコン電極４ａとポリシリコン配線４ｂ
の基端付近の両コーナー部にそれぞれ電極部ポリシリコ
ンマスク１４ａと配線部ポリシリコンマスク１４ｂとを
形成する。このとき、ポリシリコン膜１４とシリコン窒
化膜７ｘとのエッチング選択比は大きい。なお、素子分
離２ｂとシリコン基板面との段差が大きい場合には素子
分離２ｂの側面上にもポリシリコン膜１４の一部が残る
場合があり得るが、本実施形態のごとく段差がそれほど
大きくない場合には、素子分離２ｂの側面上にはポリシ
リコン膜１４が残らない。Next, as shown in FIG. 19B, RIE is performed.
To over-etch the polysilicon film 14,
Remove the other parts, leaving only the corners. By this process, the polysilicon electrode 4a and the polysilicon wiring 4b are
An electrode polysilicon mask 14a and a wiring polysilicon mask 14b are formed at both corners near the base end of the. At this time, the etching selection ratio between the polysilicon film 14 and the silicon nitride film 7x is large. When the step difference between the element isolation 2b and the silicon substrate surface is large, a part of the polysilicon film 14 may remain on the side surface of the element isolation 2b, but the step difference is not so large as in the present embodiment. In this case, the polysilicon film 14 does not remain on the side surface of the element isolation 2b.
【０１７２】次に、図１９（ｃ）〜（ｆ）に示す工程
で、上記第５の実施形態における図１０（ｃ）〜（ｆ）
に示す工程と同じ工程を行う。その後、層間絶縁膜の堆
積、平坦化、コンタクトホールの開口、金属配線膜の堆
積、金属配線の形成等を行って、ＬＳＩを形成する。Next, in the steps shown in FIGS. 19C to 19F, FIGS. 10C to 10F in the fifth embodiment are performed.
The same process as the process shown in is performed. Then, an LSI is formed by depositing an interlayer insulating film, flattening, opening a contact hole, depositing a metal wiring film, forming a metal wiring, and the like.
【０１７３】以上の工程によって、図１８に示すサリサ
イド構造を有するＭＯＳトランジスタを搭載した半導体
装置を容易に形成することができる。Through the above steps, the semiconductor device having the MOS transistor having the salicide structure shown in FIG. 18 can be easily formed.
【０１７４】特に、本実施形態の方法では、図１９
（ｄ）に示す工程で、酸化保護膜５が素子分離２ｂ及び
活性領域のシリコン基板の上に形成されているので、サ
イドウォール７ａ，７ｂを形成する際に素子分離２ｂの
膜厚の減小が生じない。したがって、その分素子分離２
ｂとシリコン基板１との間の段差を低減することがで
き、ゲートのパターニング精度の向上を図ることができ
る。In particular, in the method of this embodiment, FIG.
In the step shown in (d), since the oxidation protection film 5 is formed on the element isolation 2b and the silicon substrate in the active region, the film thickness of the element isolation 2b is reduced when the sidewalls 7a and 7b are formed. Does not occur. Therefore, the element isolation 2
The step between b and the silicon substrate 1 can be reduced, and the patterning accuracy of the gate can be improved.
【０１７５】（第９の実施形態）次に、第９の実施形態
について、図２０（ａ）〜（ｅ）及び図２１（ａ）〜
（ｅ）を参照しながら説明する。本実施形態でも、トレ
ンチ構造を有する素子分離とＬ字状のサイドウォールを
設けている点は、上記第８の実施形態と同じである。た
だし、本実施形態では、図２１（ｅ）に示すように、素
子分離２ｂが活性領域のシリコン基板と同じ高さ位置に
形成されており、ポリシリコン電極９ａ及びポリシリコ
ン配線４ｂの下地が完全に平坦化されている。(Ninth Embodiment) Next, a ninth embodiment will be described with reference to FIGS. 20 (a) to 20 (e) and 21 (a) to 21 (a).
This will be described with reference to (e). This embodiment is also the same as the eighth embodiment in that the element isolation having the trench structure and the L-shaped sidewall are provided. However, in this embodiment, as shown in FIG. 21E, the element isolation 2b is formed at the same height position as the silicon substrate in the active region, and the base of the polysilicon electrode 9a and the polysilicon wiring 4b is completely formed. Has been flattened.
【０１７６】まず、図２０（ａ）〜（ｅ）に示す工程
で、上記第６の実施形態における図１３（ａ）〜（ｅ）
とほぼ同様の工程を行う。ただし、本実施形態では、図
２０（ｅ）に示す工程で、素子分離２ｂと活性領域のシ
リコン基板とがほぼ平坦化される。このような平坦化
は、図２０（ａ）に示す工程でシリコン窒化膜２２の厚
みを薄めにしておき、図２０（ｅ）に示す工程で、シリ
コン窒化膜２２及び下敷き酸化膜２１をエッチングする
際に、素子分離２ｂを同時にエッチングして最終的にほ
ぼ平坦化することで容易に実現する。つまり、各部のエ
ッチング比等を考慮して、予めシリコン窒化膜２２の厚
みを決定しておけばよい。あるいは、図２０（ｄ）に示
す状態からさらにシリコン窒化膜２２及び下敷き酸化膜
２１を除去するようにＣＭＰを行うこともできる。First, in the steps shown in FIGS. 20A to 20E, FIGS. 13A to 13E in the sixth embodiment are performed.
The steps similar to the above are performed. However, in this embodiment, the element isolation 2b and the silicon substrate in the active region are substantially flattened in the step shown in FIG. For such planarization, the silicon nitride film 22 is thinned in the step shown in FIG. 20A, and the silicon nitride film 22 and the underlying oxide film 21 are etched in the step shown in FIG. 20E. At this time, the element isolation 2b is simultaneously etched and finally substantially flattened, so that it is easily realized. That is, the thickness of the silicon nitride film 22 may be determined in advance in consideration of the etching ratio of each part. Alternatively, CMP can be performed so as to further remove the silicon nitride film 22 and the underlying oxide film 21 from the state shown in FIG.
【０１７７】その後、図２１（ａ）〜（ｅ）に示す工程
で、上記第８の実施形態における図１９（ａ）〜（ｆ）
と同じ工程を行う。ただし、本実施形態では、図１９
（（ｄ）に示す工程に対応する工程の図示を省略してい
る。After that, in steps shown in FIGS. 21A to 21E, FIGS. 19A to 19F in the eighth embodiment described above are used.
Perform the same process as. However, in the present embodiment, FIG.
(The illustration of steps corresponding to the step shown in (d) is omitted.
【０１７８】本実施形態で形成される半導体装置の構造
は、素子分離２ｂの上面と活性領域のシリコン基板１の
上面との間に段差がないことを除けば、上記第８の実施
形態による半導体装置の構造と同じである。したがっ
て、上記第８の実施形態とほぼ同じ効果を発揮し、特
に、本実施形態では、ポリシリコン電極４ａ及びポリシ
リコン配線４ｂのパターニング時に素子分離２ｂと活性
領域のシリコン基板１とが完全に平坦化されているの
で、パターニング精度が極めて高くなるという著効を発
揮することができる。The structure of the semiconductor device formed in this embodiment is the semiconductor according to the eighth embodiment except that there is no step between the upper surface of the element isolation 2b and the upper surface of the silicon substrate 1 in the active region. It has the same structure as the device. Therefore, the same effect as that of the eighth embodiment is exhibited, and in particular, in this embodiment, the element isolation 2b and the silicon substrate 1 in the active region are completely flat when patterning the polysilicon electrode 4a and the polysilicon wiring 4b. Therefore, the remarkable effect that the patterning accuracy becomes extremely high can be exhibited.
【０１７９】[0179]
【発明の効果】請求項１〜９によれば、半導体装置のゲ
ート電極等を構成する線状のポリシリコン膜の高さより
も低いサイドウォールを設け、ポリシリコン膜の上面と
両側面のうちサイドウォールよりも上方の部分とに接す
るシリサイド層を設ける構成としたので、寸法が微細化
されたポリシリコン電極等においても抵抗値の低減を図
ることができる。According to the first to ninth aspects of the present invention, a sidewall that is lower than the height of the linear polysilicon film forming the gate electrode of the semiconductor device is provided, and the upper surface of the polysilicon film and the side wall of both side surfaces are provided. Since the silicide layer is provided so as to be in contact with the portion above the wall, the resistance value can be reduced even in the case of a polysilicon electrode or the like whose dimensions are miniaturized.
【０１８０】請求項１０〜１８によれば、半導体装置の
ゲート電極等を構成する線状のポリシリコン膜の高さよ
りも低いほぼ一定の厚みを有するＬ字状のサイドウォー
ルを設け、ポリシリコン膜の上面と両側面のうちＬ字状
のサイドウォールよりも上方の部分とに接するシリサイ
ド層を設ける構成としたので、シリサイド層の高さをよ
り安定して形成することができる。According to the tenth to eighteenth aspects, the L-shaped sidewall having a substantially constant thickness lower than the height of the linear polysilicon film forming the gate electrode of the semiconductor device is provided, and the polysilicon film is provided. Since the silicide layer is provided so as to be in contact with the upper surface and the portions of both side surfaces above the L-shaped sidewall, the height of the silicide layer can be formed more stably.
【０１８１】請求項１９〜２７によれば、請求項１〜９
の構成を有する半導体装置を容易に製造することができ
る。According to claims 19 to 27, claims 1 to 9
A semiconductor device having the above structure can be easily manufactured.
【０１８２】請求項２８〜３４によれば、請求項１０〜
１８の構成を有する半導体装置を容易に製造することが
できる。According to Claims 28 to 34, Claims 10 to 10
The semiconductor device having the structure of 18 can be easily manufactured.
【図１】第１の実施形態に係る半導体装置の断面図であ
る。FIG. 1 is a cross-sectional view of a semiconductor device according to a first embodiment.
【図２】第１の実施形態に係る半導体装置の製造工程を
示す断面図である。FIG. 2 is a sectional view illustrating a manufacturing process of the semiconductor device according to the first embodiment.
【図３】第２の実施形態に係る半導体装置の断面図であ
る。FIG. 3 is a sectional view of a semiconductor device according to a second embodiment.
【図４】第３の実施形態に係る半導体装置の斜視図であ
る。FIG. 4 is a perspective view of a semiconductor device according to a third embodiment.
【図５】図４に示すＶ−Ｖ線における半導体装置の断面
図である。5 is a cross-sectional view of the semiconductor device taken along the line VV shown in FIG.
【図６】第３の実施形態に係る半導体装置の製造工程を
示す断面図である。FIG. 6 is a cross-sectional view showing the manufacturing process of the semiconductor device according to the third embodiment.
【図７】第４の実施形態に係る半導体装置の断面図であ
る。FIG. 7 is a sectional view of a semiconductor device according to a fourth embodiment.
【図８】第５の実施形態に係る半導体装置の断面図であ
る。FIG. 8 is a sectional view of a semiconductor device according to a fifth embodiment.
【図９】第５の実施形態に係る半導体装置の一部を拡大
して示す断面図である。FIG. 9 is an enlarged cross-sectional view showing a part of a semiconductor device according to a fifth embodiment.
【図１０】第５の実施形態に係る半導体装置の製造工程
を示す断面図である。FIG. 10 is a cross-sectional view showing the manufacturing process of the semiconductor device according to the fifth embodiment.
【図１１】第５の実施形態に係る半導体装置の製造工程
の途中における構造を拡大して示す断面図である。FIG. 11 is an enlarged cross-sectional view showing a structure in the middle of a manufacturing process of a semiconductor device according to a fifth embodiment.
【図１２】第６の実施形態に係る半導体装置の断面図で
ある。FIG. 12 is a sectional view of a semiconductor device according to a sixth embodiment.
【図１３】第６の実施形態に係る半導体装置の製造工程
のうち素子分離を形成するまでの工程を示す断面図であ
る。FIG. 13 is a cross-sectional view showing a process of forming a device isolation in a manufacturing process of a semiconductor device according to a sixth embodiment.
【図１４】第６の実施形態に係る半導体装置の製造工程
のうち素子分離を形成した後の工程を示す断面図であ
る。FIG. 14 is a cross-sectional view showing a step after forming an element isolation in the manufacturing process of the semiconductor device according to the sixth embodiment.
【図１５】第７の実施形態に係る半導体装置の断面図で
ある。FIG. 15 is a sectional view of a semiconductor device according to a seventh embodiment.
【図１６】第７の実施形態に係る半導体装置の製造工程
のうち第２ポリシリコン膜を形成するまでの工程を示す
断面図である。FIG. 16 is a cross-sectional view showing a process up to forming a second polysilicon film in the manufacturing process of the semiconductor device according to the seventh embodiment.
【図１７】第７の実施形態に係る半導体装置の製造工程
のうち第２ポリシリコン膜を形成した後の工程を示す断
面図である。FIG. 17 is a cross-sectional view showing a step after the second polysilicon film is formed in the manufacturing process of the semiconductor device according to the seventh embodiment.
【図１８】第８の実施形態に係る半導体装置の断面図で
ある。FIG. 18 is a sectional view of a semiconductor device according to an eighth embodiment.
【図１９】第８の実施形態に係る半導体装置の製造工程
を示す断面図である。FIG. 19 is a cross-sectional view showing the manufacturing process of the semiconductor device according to the eighth embodiment.
【図２０】第９の実施形態に係る半導体装置の製造工程
のうち素子分離を形成するまでの工程を示す断面図であ
る。FIG. 20 is a cross-sectional view showing a process of forming a device isolation in a process of manufacturing a semiconductor device according to a ninth embodiment.
【図２１】第９の実施形態に係る半導体装置の製造工程
のうち素子分離を形成した後の工程を示す断面図であ
る。FIG. 21 is a cross-sectional view showing a step after the element isolation is formed in the manufacturing process of the semiconductor device according to the ninth embodiment.
【図２２】従来のサリサイド構造を有する半導体装置の
断面図である。FIG. 22 is a cross-sectional view of a semiconductor device having a conventional salicide structure.
【図２３】従来の半導体装置の製造工程を示す断面図で
ある。FIG. 23 is a cross-sectional view showing the manufacturing process of the conventional semiconductor device.
１ シリコン基板（半導体基板） ２ 素子分離 ３ ゲート酸化膜 ４ ポリシリコン電極 ５ 保護酸化膜 ６ 低濃度ソース・ドレイン領域 ７ａ 電極部サイドウォール ７ｂ 配線部サイドウォール ８ 高濃度ソース・ドレイン領域 ９ａ 電極部シリサイド層 ９ｂ 配線部シリサイド層 ９ａ 基板部シリサイド層 １０ チタン膜（金属膜） １１ シリサイド層 １２ エッチング用酸化膜 １４ マスク用ポリシリコン膜 1 Silicon substrate (semiconductor substrate) 2 Element isolation 3 Gate oxide film 4 Polysilicon electrode 5 Protective oxide film 6 Low concentration source / drain region 7a Electrode side wall 7b Wiring side wall 8 High concentration source / drain region 9a Electrode silicide Layer 9b Wiring part silicide layer 9a Substrate part silicide layer 10 Titanium film (metal film) 11 Silicide layer 12 Oxide film for etching 14 Polysilicon film for mask
Claims (34)
と、 上記活性領域を取り囲む素子分離と、 少なくとも上記活性領域の上に形成され上記活性領域上
でゲート電極として機能する線状のポリシリコン膜と、 上記ポリシリコン膜の両側面の上に形成され上記ポリシ
リコン膜の高さの４／５以下の高さを有する絶縁膜から
なる１対のサイドウォールと、 上記ポリシリコン膜の上面と上記ポリシリコン膜の両側
面のうち上記サイドウォールの上方となる部分とに接し
て形成され上記活性領域上で上記ポリシリコン膜と共に
ゲート電極として機能するシリサイド層と、 上記活性領域のうち上記ポリシリコン膜の両側方に位置
する領域に形成されたソース・ドレイン領域とを少なく
とも備えていることを特徴とする半導体装置。1. An active region provided in a part of a semiconductor substrate, element isolation surrounding the active region, and a linear poly that is formed on at least the active region and functions as a gate electrode on the active region. An upper surface of the polysilicon film; a pair of sidewalls made of a silicon film, insulating films formed on both side surfaces of the polysilicon film and having a height not more than 4/5 of the height of the polysilicon film; And a silicide layer formed in contact with both side surfaces of the polysilicon film above the sidewall and functioning as a gate electrode together with the polysilicon film on the active region, and the polysilicon layer of the active region. A semiconductor device comprising at least source / drain regions formed in regions located on both sides of a silicon film.
に形成されており、上記素子分離上の上記ポリシリコン
膜と上記素子分離上の上記シリサイド層とにより配線が
構成されていることを特徴とする半導体装置。2. The semiconductor device according to claim 1, wherein the polysilicon film is formed on the active region and element isolation, and the polysilicon film on the element isolation and the polysilicon layer on the element isolation. A semiconductor device characterized in that a wiring is constituted by a silicide layer.
て、 上記ポリシリコン膜のうち上記サイドウォールの上方と
なる部分の高さと最小線幅との比が１／２以上であり、 上記シリサイド層は、上記ポリシリコン膜の両側面から
シリサイド化された部分が中央で相接触して形成されて
いることを特徴とする半導体装置。3. The semiconductor device according to claim 1, wherein a ratio of a height of a portion of the polysilicon film above the sidewall to a minimum line width is 1/2 or more, and the silicide layer. Is a semiconductor device characterized in that silicidized portions from both sides of the polysilicon film are formed in phase contact with each other at the center.
おいて、 上記ソース・ドレイン領域に接して形成された第２のシ
リサイド層をさらに備えていることを特徴とする半導体
装置。4. The semiconductor device according to claim 1, further comprising a second silicide layer formed in contact with the source / drain regions.
おいて、 上記素子分離はトレンチ型素子分離であり、かつ上記素
子分離の上面は上記活性領域内の上記半導体基板の上面
よりもステップ状に高いことを特徴とする半導体装置。5. The semiconductor device according to claim 1, wherein the element isolation is trench type element isolation, and an upper surface of the element isolation is step-like than an upper surface of the semiconductor substrate in the active region. A semiconductor device characterized by being extremely expensive.
第１ポリシリコン膜と該第１ポリシリコン膜上に堆積さ
れた第２ポリシリコン膜とからなる２層膜で構成されて
おり、 上記サイドウォールの高さは上記第１ポリシリコン膜及
び上記第２ポリシリコン膜の合計膜厚よりも小さいこと
を特徴とする半導体装置。6. The semiconductor device according to claim 5, wherein the polysilicon film is composed of a first polysilicon film and a second polysilicon film deposited on the first polysilicon film at least on the active region. The semiconductor device is characterized in that the height of the sidewall is smaller than the total film thickness of the first polysilicon film and the second polysilicon film.
なる配線が形成されていて、 上記素子分離の上面の高さ位置は、上記活性領域上の上
記第１ポリシリコン膜の上面の高さ位置とほぼ同じであ
ることを特徴とする半導体装置。7. The semiconductor device according to claim 6, wherein a wiring made of only the second polysilicon film is formed on the element isolation, and the height position of the upper surface of the element isolation is the active area. A semiconductor device, wherein the height position of the upper surface of the first polysilicon film on the region is substantially the same as the height position.
おいて、 上記第１ポリシリコン膜には、高濃度の第１導電型不純
物がドープされており、 上記第２ポリシリコン膜には、低濃度の第１導電型不純
物がドープされていることを特徴とする半導体装置。8. The semiconductor device according to claim 5, 6 or 7, wherein the first polysilicon film is doped with a high concentration of a first conductivity type impurity, and the second polysilicon film is A semiconductor device characterized by being doped with a low-concentration first conductivity type impurity.
て、 上記サイドウォールは、一般的な構造式がＳｉx Ｎy で
表されるシリコン窒化膜からなり、 上記シリコン窒化膜と上記ポリシリコン膜及び上記半導
体基板との間には保護酸化膜が介在することを特徴とす
る半導体装置。9. The semiconductor device according to claim 1, wherein the sidewall is made of a silicon nitride film represented by a general structural formula of Six Ny, and the silicon nitride film, the polysilicon film, and the silicon nitride film. A semiconductor device having a protective oxide film interposed between the semiconductor device and the semiconductor substrate.
域と、 上記活性領域を取り囲む素子分離と、 少なくとも上記活性領域の上に形成され上記活性領域上
でゲート電極として機能する線状のポリシリコン膜と、 上記ポリシリコン電極の両側面の上に形成された垂直部
と該垂直部の基端部から上記ポリシリコン電極とは対向
する側に延びる水平部とを含むほぼ一定厚さのＬ字状の
絶縁膜からなる１対の電極部サイドウォールと、 上記ポリシリコン膜の上面と上記ポリシリコン膜の両側
面のうち上記サイドウォールの上方となる部分とに接し
て形成され上記活性領域上で上記ポリシリコン膜と共に
ゲート電極として機能するシリサイド層と、 上記活性領域のうち上記ポリシリコン膜の両側方に位置
する領域に形成されたソース・ドレイン領域とを少なく
とも備えていることを特徴とする半導体装置。10. An active region provided in a part of a semiconductor substrate, element isolation surrounding the active region, and a linear poly that is formed on at least the active region and functions as a gate electrode on the active region. A substantially constant thickness L including a silicon film, a vertical portion formed on both side surfaces of the polysilicon electrode, and a horizontal portion extending from a base end portion of the vertical portion to a side facing the polysilicon electrode. A pair of electrode sidewalls made of a V-shaped insulating film, and an upper surface of the polysilicon film and both side surfaces of the polysilicon film, which are above the sidewalls and are in contact with each other, and are formed on the active region. A silicide layer that functions as a gate electrode together with the polysilicon film, and source / drain regions formed in regions of the active region on both sides of the polysilicon film. A semiconductor device characterized by comprising at least a.
て、 上記ポリシリコン膜は、上記活性領域及び素子分離の上
に形成されており、上記素子分離上の上記ポリシリコン
膜と上記素子分離上の上記シリサイド層とにより配線が
構成されていることを特徴とする半導体装置。11. The semiconductor device according to claim 10, wherein the polysilicon film is formed on the active region and element isolation, and the polysilicon film on the element isolation and the polysilicon layer on the element isolation. A semiconductor device characterized in that a wiring is constituted by a silicide layer.
において、 上記ポリシリコン膜のうち上記サイドウォールの上方と
なる部分の高さと最小線幅との比が１／２以上であり、 上記シリサイド層は、上記ポリシリコン膜の両側面から
シリサイド化された部分が中央で相接触して形成されて
いることを特徴とする半導体装置。12. The semiconductor device according to claim 10, wherein a ratio of a height of a portion of the polysilicon film above the sidewall to a minimum line width is 1/2 or more, and the silicide layer. Is a semiconductor device characterized in that silicidized portions from both sides of the polysilicon film are formed in phase contact with each other at the center.
体装置において、 上記ソース・ドレイン領域に接して形成された第２のシ
リサイド層をさらに備えていることを特徴とする半導体
装置。13. The semiconductor device according to claim 10, 11 or 12, further comprising a second silicide layer formed in contact with the source / drain regions.
体装置において、 上記素子分離はトレンチ型素子分離であり、かつ上記素
子分離の上面は上記活性領域内の上記半導体基板の上面
よりもステップ状に高いことを特徴とする半導体装置。14. The semiconductor device according to claim 10, 11 or 12, wherein the element isolation is trench type element isolation, and an upper surface of the element isolation is step-shaped than an upper surface of the semiconductor substrate in the active region. A semiconductor device characterized by being extremely expensive.
て、 上記ポリシリコン膜は、少なくとも活性領域上では第１
ポリシリコン膜と該第１ポリシリコン膜上に堆積された
第２ポリシリコン膜とからなる２層膜で構成されてお
り、 上記サイドウォールの高さは上記第１ポリシリコン膜及
び第２ポリシリコン膜の合計膜厚よりも小さいことを特
徴とする半導体装置。15. The semiconductor device according to claim 14, wherein the polysilicon film has a first film at least on an active region.
The sidewalls are formed of a two-layer film including a polysilicon film and a second polysilicon film deposited on the first polysilicon film, and the height of the sidewall is the first polysilicon film and the second polysilicon film. A semiconductor device characterized by being smaller than the total film thickness of the films.
て、 上記素子分離上には、上記第２ポリシリコン膜のみから
なる配線が形成されていて、 上記素子分離の上面の高さ位置は、上記活性領域上の上
記第１ポリシリコン膜の上面の高さ位置とほぼ同じであ
ることを特徴とする半導体装置。16. The semiconductor device according to claim 15, wherein a wiring formed of only the second polysilicon film is formed on the element isolation, and a height position of an upper surface of the element isolation is the active position. A semiconductor device, wherein the height position of the upper surface of the first polysilicon film on the region is substantially the same as the height position.
体装置において、 上記第１ポリシリコン膜には、高濃度の第１導電型不純
物がドープされており、 上記第２ポリシリコン膜には、低濃度の第１導電型不純
物がドープされていることを特徴とする半導体装置。17. The semiconductor device according to claim 14, 15 or 16, wherein said first polysilicon film is doped with a high concentration of first conductivity type impurities, and said second polysilicon film is A semiconductor device characterized by being doped with a low-concentration first conductivity type impurity.
において、 上記サイドウォールは、一般的な構造式がＳｉx Ｎy で
表されるシリコン窒化膜からなり、 上記シリコン窒化膜と上記ポリシリコン膜及び上記半導
体基板との間には保護酸化膜が介在することを特徴とす
る半導体装置。18. The semiconductor device according to claim 10, wherein the sidewall is formed of a silicon nitride film having a general structural formula of Six Ny, and the silicon nitride film, the polysilicon film, and the silicon nitride film. A semiconductor device having a protective oxide film interposed between the semiconductor device and the semiconductor substrate.
域を取り囲む素子分離を形成する第１の工程と、 上記活性領域内の半導体基板上にゲート絶縁膜を形成す
る第２の工程と、 上記ゲート絶縁膜及び上記素子分離の上に平板状ポリシ
リコン膜を堆積する第３の工程と、 上記平板状ポリシリコン膜をエッチングにより選択的に
除去して、少なくとも上記活性領域上に線状ポリシリコ
ン膜を形成する第４の工程と、 上記線状ポリシリコン膜が形成された基板上にサイドウ
ォール用絶縁膜を堆積する第５の工程と、 上記サイドウォール用絶縁膜をエッチバックして、上記
線状ポリシリコン膜の両側方に線状ポリシリコン膜の高
さの４／５以下の高さを有するサイドウォールを形成す
る第６の工程と、 上記活性領域内の上記線状ポリシリコン膜の両側方に位
置する半導体基板内に不純物を導入してソース・ドレイ
ン領域を形成する第７の工程と、 上記線状ポリシリコン膜の上面と、上記線状ポリシリコ
ン膜の両側面のうち上記サイドウォールよりも上方とな
る部分とが露出した状態で基板の全面上に金属膜を堆積
する第８の工程と、 高温熱処理により、上記金属膜と上記線状ポリシリコン
膜の露出した部分とを反応させて、上記線状ポリシリコ
ン膜の上面と両側面の一部とに接するシリサイド層を形
成する第９の工程と、 上記金属膜の未反応部を除去する第１０の工程とを備え
ていることを特徴とする半導体装置の製造方法。19. A first step of forming an element isolation surrounding an active region in a region near a surface of a semiconductor substrate, a second step of forming a gate insulating film on the semiconductor substrate in the active region, A third step of depositing a flat polysilicon film on the gate insulating film and the element isolation, and by selectively removing the flat polysilicon film by etching to form a linear polysilicon on at least the active region. A fourth step of forming a film; a fifth step of depositing a sidewall insulating film on the substrate on which the linear polysilicon film is formed; and a step of etching back the sidewall insulating film, A sixth step of forming sidewalls having a height of 4/5 or less of the height of the linear polysilicon film on both sides of the linear polysilicon film; Seventh step of forming source / drain regions by introducing impurities into the semiconductor substrate located on both sides, the upper surface of the linear polysilicon film, and the side of the both side surfaces of the linear polysilicon film. Eighth step of depositing a metal film on the entire surface of the substrate in a state where the portion above the wall is exposed, and the high temperature heat treatment causes the metal film and the exposed portion of the linear polysilicon film to react with each other. And a ninth step of forming a silicide layer in contact with the upper surface of the linear polysilicon film and a part of both side surfaces thereof, and a tenth step of removing an unreacted portion of the metal film. A method of manufacturing a semiconductor device, comprising:
法において、 上記第４の工程では、上記活性領域及び上記素子分離の
上に線状ポリシリコン膜を形成することを特徴とする半
導体装置の製造方法。20. The method of manufacturing a semiconductor device according to claim 19, wherein in the fourth step, a linear polysilicon film is formed on the active region and the element isolation. Production method.
の製造方法において、 上記第６の工程では、上記線状ポリシリコン膜のうち上
記サイドウォールの上方となる部分の高さと最小線幅と
の比が１／２以上となるように上記サイドウォールを形
成し、 上記第９の工程では、上記線状ポリシリコン膜の両側面
から進行するシリサイド層を中央で相接触させて、上記
線状ポリシリコン膜のうち上記サイドウォールの上方と
なる部分全体をシリサイド化することを特徴とする半導
体装置の製造方法。21. The method of manufacturing a semiconductor device according to claim 19, wherein in the sixth step, a height and a minimum line width of a portion of the linear polysilicon film above the sidewall are defined. The sidewalls are formed so that the ratio becomes 1/2 or more, and in the ninth step, the silicide layers advancing from both side surfaces of the linear polysilicon film are brought into phase contact with each other at the center to form the linear polysilicon film. A method of manufacturing a semiconductor device, characterized in that the entire portion of the silicon film above the sidewall is silicidized.
体装置の製造方法において、 上記第８の工程では、上記ソース・ドレイン領域の表面
が露出した状態で上記金属膜を堆積し、 上記第９の工程では、ソース・ドレイン領域に接する第
２のシリサイド層を同時に形成することを特徴とする半
導体装置の製造方法。22. The method of manufacturing a semiconductor device according to claim 19, 20 or 21, wherein in the eighth step, the metal film is deposited with a surface of the source / drain region exposed. In the step of, the method of manufacturing a semiconductor device is characterized in that the second silicide layer in contact with the source / drain regions is simultaneously formed.
体装置の製造方法において、 上記第６の工程では、異方性ドライエッチングを施し
て、上記線状ポリシリコン膜の厚さとほぼ等しい高さを
有するサイドウォールを形成した後、等方性エッチング
を施して、上記サイドウォールの高さを低減することを
特徴とする半導体装置の製造方法。23. The method of manufacturing a semiconductor device according to claim 19, 20 or 21, wherein in the sixth step, anisotropic dry etching is performed to obtain a height substantially equal to a thickness of the linear polysilicon film. Is formed, and then isotropic etching is performed to reduce the height of the sidewall.
体装置の製造方法において、 上記第５の工程では、サイドウォール用絶縁膜として一
般的な構造式がＳｉxＮy で表されるシリコン窒化膜を
堆積し、 上記第４の工程の後上記第５の工程の前に、少なくとも
上記線状ポリシリコン膜及び半導体基板の表面上に保護
酸化膜を堆積する工程をさらに備えていることを特徴と
する半導体装置の製造方法。24. The method of manufacturing a semiconductor device according to claim 19, 20 or 21, wherein in the fifth step, a silicon nitride film having a general structural formula represented by SixNy is deposited as a sidewall insulating film. The method further comprises a step of depositing a protective oxide film on at least the surface of the linear polysilicon film and the semiconductor substrate after the fourth step and before the fifth step. Device manufacturing method.
体装置の製造方法において、 上記第１の工程は、 上記半導体基板上にエッチングストッパ膜を堆積する工
程と、 上記エッチングストッパ膜の上に素子分離形成領域を開
口したマスクを形成し、このマスクを用いてエッチング
を行い、上記マスクの開口部にある上記エッチングスト
ッパ膜を除去した後半導体基板の一部を表面から所定深
さまで堀込んでトレンチを形成する工程と、 上記トレンチが形成された基板上にトレンチ埋め込み用
絶縁膜を堆積する工程と、 上記トレンチ埋め込み用絶縁膜をエッチバックして、少
なくとも上記エッチングストッパ膜の表面が露出するま
で基板の表面をほぼ平坦にする工程と、 上記エッチングストッパ膜を選択的に除去する工程とか
らなり、 上記トレンチ内に残存する上記トレンチ埋め込み用絶縁
膜により、上記活性領域の半導体基板の上面よりもステ
ップ状に高い上面を有するトレンチ型素子分離が構成さ
れることを特徴とする半導体装置の製造方法。25. The method of manufacturing a semiconductor device according to claim 19, 20 or 21, wherein the first step comprises a step of depositing an etching stopper film on the semiconductor substrate, and an element on the etching stopper film. A mask with an opening in the isolation formation region is formed, etching is performed using this mask, and after removing the etching stopper film in the opening of the mask, a part of the semiconductor substrate is dug to a predetermined depth from the surface to form a trench. A step of forming, a step of depositing an insulating film for filling the trench on the substrate in which the trench is formed, and a step of etching back the insulating film for filling the trench, at least until the surface of the etching stopper film is exposed. The method includes a step of substantially flattening the surface and a step of selectively removing the etching stopper film. By the trench embedded insulating film remaining in the wrench, a method of manufacturing a semiconductor device characterized by a trench type element isolation can be configured to have a high top stepwise from the upper surface of the semiconductor substrate in the active region.
体装置の製造方法において、 上記第１の工程は、 上記半導体基板上に下層用ポリシリコン膜を堆積する工
程と、 上記下層用ポリシリコン膜の上に素子分離形成領域を開
口したマスクを形成し、このマスクを用いてエッチング
を行い、上記マスクの開口部にある上記下層用ポリシリ
コン膜を除去した後半導体基板の一部を表面から所定深
さまで堀込んでトレンチを形成する工程と、 上記トレンチが形成された基板上にトレンチ埋め込み用
絶縁膜を堆積する工程と、 上記トレンチ埋め込み用絶縁膜をエッチバックして、少
なくとも上記下層用ポリシリコン膜の表面が露出するま
で基板の表面をほぼ平坦にする工程とからなり、 上記トレンチ内に残存する上記トレンチ埋め込み用絶縁
膜により、上記活性領域の半導体基板の上面よりもステ
ップ状に高い上面を有するトレンチ型素子分離を構成す
るとともに、 上記第２の工程は、上記第１の工程のうち上記下層用ポ
リシリコン膜を堆積する工程の前に行い、 上記第３の工程では、上記下層用ポリシリコン膜及び上
記トレンチ型素子分離の上に上記平板状ポリシリコン膜
を堆積し、 上記第４の工程では、上記活性領域上においては上記下
層用ポリシリコン膜及び上記平板状ポリシリコン膜から
上記線状ポリシリコン膜を形成する一方、上記トレンチ
型素子分離上においては上記平板状ポリシリコン膜のみ
から上記線状ポリシリコン膜を形成することを特徴とす
る半導体装置の製造方法。26. The method of manufacturing a semiconductor device according to claim 19, 20 or 21, wherein the first step is a step of depositing a lower-layer polysilicon film on the semiconductor substrate, and the lower-layer polysilicon film. A mask having an element isolation formation region opened is formed on the top surface of the semiconductor substrate, and etching is performed using this mask to remove the lower-layer polysilicon film in the opening of the mask. A step of forming a trench by digging to a depth, a step of depositing an insulating film for filling a trench on the substrate in which the trench is formed, an etching back of the insulating film for filling a trench, and a polysilicon film for at least the lower layer. Of the insulating film for filling the trench remaining in the trench. And forming a trench type element isolation having an upper surface stepwise higher than the upper surface of the semiconductor substrate in the active region, and in the second step, depositing the lower layer polysilicon film in the first step. In the third step, the flat polysilicon film is deposited on the lower-layer polysilicon film and the trench type element isolation, and in the fourth step, the flat polysilicon film is formed on the active region. In the above, the linear polysilicon film is formed from the lower-layer polysilicon film and the plate-like polysilicon film, while the linear polysilicon film is formed only from the plate-like polysilicon film on the trench type element isolation. A method of manufacturing a semiconductor device, which comprises forming the semiconductor device.
の製造方法において、 上記第６の工程では、異方性ドライエッチングを施し
て、上記線状ポリシリコン膜の厚さとほぼ等しい高さを
有するサイドウォールを形成した後、さらに異方性ドラ
イエッチングのオーバーエッチングを行うことによりサ
イドウォールの高さを低減することを特徴とする半導体
装置の製造方法。27. The method of manufacturing a semiconductor device according to claim 25 or 26, wherein in the sixth step, anisotropic dry etching is performed to have a height substantially equal to a thickness of the linear polysilicon film. A method for manufacturing a semiconductor device, which comprises forming a sidewall and further performing anisotropic dry etching overetching to reduce the height of the sidewall.
域を取り囲む素子分離を形成する第１の工程と、 上記活性領域内の半導体基板上にゲート絶縁膜を形成す
る第２の工程と、 上記ゲート絶縁膜及び素子分離の上に平板状ポリシリコ
ン膜を堆積する第３の工程と、 上記平板状ポリシリコン膜をエッチングにより選択的に
除去して、少なくとも上記活性領域に線状ポリシリコン
膜を形成する第４の工程と、 上記半導体基板，素子分離及び線状ポリシリコン膜の上
に、サイドウォール用絶縁膜を上記半導体基板，素子分
離及び線状ポリシリコン膜の表面形状に倣った形状で堆
積する第５の工程と、 上記サイドウォール用絶縁膜の上に上記サイドウォール
用絶縁膜とはエッチング選択比の高い材質からなるマス
ク膜を堆積した後、上記マスク膜をエッチバックして、
上記サイドウォール用絶縁膜の隅部のみに上記マスク膜
を残す第６の工程と、 上記サイドウォール用絶縁膜の隅部に残されたマスク膜
をマスクとしてエッチングを行い、上記線状ポリシリコ
ン膜の両側方に上記線状ポリシリコン膜の高さよりも低
い高さを有するＬ字状サイドウォールを形成する第７の
工程と、 上記活性領域内の上記線状ポリシリコン膜の両側方に位
置する半導体基板内に不純物を導入してソース・ドレイ
ン領域を形成する第８の工程と、 上記マスク膜を除去した後、上記線状ポリシリコン膜の
上面と上記線状ポリシリコン膜の両側面のうち上記サイ
ドウォールよりも上方となる部分とが露出した状態で基
板の全面上に金属膜を堆積する第９の工程と、 高温熱処理により、上記金属膜と上記線状ポリシリコン
膜の露出した部分とを反応させて、上記線状ポリシリコ
ン膜の上面と両側面の一部とに接するシリサイド層を形
成する第１０の工程と、 上記金属膜の未反応部を除去する第１１の工程とを備え
ていることを特徴とする半導体装置の製造方法。28. A first step of forming an element isolation surrounding an active region in a region near a surface of a semiconductor substrate, a second step of forming a gate insulating film on the semiconductor substrate in the active region, A third step of depositing a flat polysilicon film on the gate insulating film and the element isolation, and selectively removing the flat polysilicon film by etching to form a linear polysilicon film in at least the active region. A fourth step of forming, in which a sidewall insulating film is formed on the semiconductor substrate, element isolation and linear polysilicon film in a shape that follows the surface shape of the semiconductor substrate, element isolation and linear polysilicon film. Fifth step of depositing, and after depositing a mask film made of a material having a high etching selection ratio with respect to the sidewall insulating film on the sidewall insulating film, the mask film Is etched back,
A sixth step of leaving the mask film only at the corners of the sidewall insulating film, and etching using the mask film left at the corners of the sidewall insulating film as a mask to form the linear polysilicon film. A seventh step of forming L-shaped sidewalls having a height lower than that of the linear polysilicon film on both sides of the linear polysilicon film, and on both sides of the linear polysilicon film in the active region. Eighth step of introducing impurities into the semiconductor substrate to form the source / drain regions, and after removing the mask film, of the upper surface of the linear polysilicon film and both side surfaces of the linear polysilicon film. Ninth step of depositing a metal film on the entire surface of the substrate in a state where the portion above the sidewall is exposed, and the exposed portion of the metal film and the linear polysilicon film by high temperature heat treatment. A tenth step of forming a silicide layer in contact with the upper surface of the linear polysilicon film and a part of both side surfaces thereof, and an eleventh step of removing an unreacted portion of the metal film. A method of manufacturing a semiconductor device, comprising:
法において、 上記第４の工程では、上記活性領域及び上記素子分離の
上に線状ポリシリコン膜を形成することを特徴とする半
導体装置の製造方法。29. The method of manufacturing a semiconductor device according to claim 28, wherein in the fourth step, a linear polysilicon film is formed on the active region and the element isolation. Production method.
の製造方法において、 上記第７の工程では、上記線状ポリシリコン膜のうち上
記サイドウォールの上方となる部分の高さと最小線幅と
の比が１／２以上となるように上記サイドウォールを形
成し、 上記第１０の工程では、上記線状ポリシリコン膜の両側
面から進行するシリサイド層を中央で相接触させて、上
記線状ポリシリコン膜のうち上記サイドウォールの上方
となる部分全体をシリサイド化することを特徴とする半
導体装置の製造方法。30. The method of manufacturing a semiconductor device according to claim 28, wherein in the seventh step, a height of a portion of the linear polysilicon film above the sidewall and a minimum line width thereof are set. The sidewalls are formed so that the ratio becomes 1/2 or more, and in the tenth step, the silicide layers advancing from the both side surfaces of the linear polysilicon film are brought into phase contact with each other at the center to form the linear polysilicon film. A method of manufacturing a semiconductor device, characterized in that the entire portion of the silicon film above the sidewall is silicidized.
体装置の製造方法において、 上記第９の工程では、上記ソース・ドレイン領域の表面
が露出した状態で上記金属膜を堆積し、 上記第１０の工程では、ソース・ドレイン領域に接する
第２のシリサイド層を同時に形成することを特徴とする
半導体装置の製造方法。31. The method of manufacturing a semiconductor device according to claim 28, 29 or 30, wherein in the ninth step, the metal film is deposited with the surface of the source / drain region exposed. In the step of, the method of manufacturing a semiconductor device is characterized in that the second silicide layer in contact with the source / drain regions is simultaneously formed.
体装置の製造方法において、 上記第５の工程では、サイドウォール用絶縁膜として一
般的な構造式がＳｉxＮy で表されるシリコン窒化膜を
堆積し、 上記第４の工程の後上記第５の工程の前に、少なくとも
上記線状ポリシリコン膜及び半導体基板の表面上に保護
酸化膜を堆積する工程をさらに備えていることを特徴と
する半導体装置の製造方法。32. The method of manufacturing a semiconductor device according to claim 28, 29 or 30, wherein in the fifth step, a silicon nitride film having a general structural formula of SixNy is deposited as an insulating film for sidewalls. The method further comprises a step of depositing a protective oxide film on at least the surface of the linear polysilicon film and the semiconductor substrate after the fourth step and before the fifth step. Device manufacturing method.
体装置の製造方法において、 上記第１の工程は、 上記半導体基板上にエッチングストッパ膜を堆積する工
程と、 上記エッチングストッパ膜の上に素子分離形成領域を開
口したマスクを形成し、このマスクを用いてエッチング
を行い、上記マスクの開口部にある上記エッチングスト
ッパ膜を除去した後半導体基板の一部を表面から所定深
さまで堀込んでトレンチを形成する工程と、 上記トレンチが形成された基板上にトレンチ埋め込み用
絶縁膜を堆積する工程と、 上記トレンチ埋め込み用絶縁膜をエッチバックして、少
なくとも上記エッチングストッパ膜の表面が露出するま
で基板の表面をほぼ平坦にする工程と、 上記エッチングストッパ膜を選択的に除去する工程とか
らなり、 上記トレンチ内に残存する上記トレンチ埋め込み用絶縁
膜により、上記活性領域の半導体基板の上面よりもステ
ップ状に高い上面を有するトレンチ型素子分離が構成さ
れることを特徴とする半導体装置の製造方法。33. The method of manufacturing a semiconductor device according to claim 28, 29 or 30, wherein the first step comprises a step of depositing an etching stopper film on the semiconductor substrate, and an element on the etching stopper film. A mask with an opening in the isolation formation region is formed, etching is performed using this mask, and after removing the etching stopper film in the opening of the mask, a part of the semiconductor substrate is dug to a predetermined depth from the surface to form a trench. A step of forming, a step of depositing an insulating film for filling the trench on the substrate in which the trench is formed, and a step of etching back the insulating film for filling the trench, at least until the surface of the etching stopper film is exposed. The method includes a step of substantially flattening the surface and a step of selectively removing the etching stopper film. By the trench embedded insulating film remaining in the wrench, a method of manufacturing a semiconductor device characterized by a trench type element isolation can be configured to have a high top stepwise from the upper surface of the semiconductor substrate in the active region.
体装置の製造方法において、 上記第１の工程は、 上記半導体基板上に下層用ポリシリコン膜を堆積する工
程と、 上記下層用ポリシリコン膜の上に素子分離形成領域を開
口したマスクを形成し、このマスクを用いてエッチング
を行い、上記マスクの開口部にある上記下層用ポリシリ
コン膜を除去した後半導体基板の一部を表面から所定深
さまで堀込んでトレンチを形成する工程と、 上記トレンチが形成された基板上にトレンチ埋め込み用
絶縁膜を堆積する工程と、 上記トレンチ埋め込み用絶縁膜をエッチバックして、少
なくとも上記下層用ポリシリコン膜の表面が露出するま
で基板の表面をほぼ平坦にする工程とからなり、 上記トレンチ内に残存する上記トレンチ埋め込み用絶縁
膜により、上記活性領域の半導体基板の上面よりもステ
ップ状に高い上面を有するトレンチ型素子分離を構成す
るとともに、 上記第２の工程は、上記第１の工程のうち上記下層用ポ
リシリコン膜を堆積する工程の前に行い、 上記第３の工程では、上記下層用ポリシリコン膜及びト
レンチ型素子分離の上に平板状ポリシリコン膜を堆積
し、 上記第４の工程では、上記活性領域上においては上記下
層用ポリシリコン膜及び上記平板状ポリシリコン膜から
線状ポリシリコン膜を形成する一方、上記トレンチ型素
子分離上においては上記平板状ポリシリコン膜のみから
線状ポリシリコン膜を形成することを特徴とする半導体
装置の製造方法。34. The method of manufacturing a semiconductor device according to claim 28, 29 or 30, wherein the first step is a step of depositing a polysilicon film for a lower layer on the semiconductor substrate, and the polysilicon film for a lower layer. A mask having an element isolation formation region opened is formed on the top surface of the semiconductor substrate, and etching is performed using this mask to remove the lower-layer polysilicon film in the opening of the mask. A step of forming a trench by digging to a depth, a step of depositing an insulating film for filling a trench on the substrate in which the trench is formed, an etching back of the insulating film for filling a trench, and a polysilicon film for at least the lower layer. Of the insulating film for filling the trench remaining in the trench. And forming a trench type element isolation having an upper surface stepwise higher than the upper surface of the semiconductor substrate in the active region, and in the second step, depositing the lower layer polysilicon film in the first step. In the third step, a flat plate-like polysilicon film is deposited on the lower layer polysilicon film and the trench-type element isolation, and in the fourth step, the flat polysilicon film is deposited on the active region. A linear polysilicon film is formed from the lower polysilicon film and the flat polysilicon film, while a linear polysilicon film is formed only from the flat polysilicon film on the trench type element isolation. A method for manufacturing a characteristic semiconductor device.
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