JP3190858B2 - Semiconductor device and method of manufacturing the same - Google Patents
Semiconductor device and method of manufacturing the sameInfo
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Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特に拡散層のシリサイド化技術を
使用した半導体装置の構造およびその製造方法に関す
る。The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a structure of a semiconductor device using a technique of siliciding a diffusion layer and a method of manufacturing the same.
【０００２】[0002]
【従来の技術】半導体素子の構造の微細化及び高密度化
は依然として精力的に推し進められている。微細化につ
いては、現在では０．２５μｍ寸法で形成された半導体
素子が用いられ、この寸法を設計基準にしたメモリデバ
イスあるいはロジックデバイス等の半導体装置が実用化
されてきている。2. Description of the Related Art The miniaturization and higher density of the structure of semiconductor devices are still being vigorously pursued. For miniaturization, a semiconductor element formed with a size of 0.25 μm is currently used, and semiconductor devices such as a memory device or a logic device based on this size as a design standard have been put to practical use.
【０００３】このような微細化は、半導体装置の高集積
化、高速化等による高性能化あるいは多機能化にとって
最も効果的な手法であり、今後の半導体装置の製造にと
って必須となっている。そして、このような半導体素子
の微細化に伴い、ソース、ドレイン領域を形成する不純
物拡散層を極めて浅く作り込む必要が出てきた。ところ
が、拡散層を浅くすることはソース、ドレイン領域の高
抵抗化につながり、絶縁ゲート電界効果トランジスタ
（以下、ＭＯＳトランジスタという）の電流駆動能力を
著しく低下させ半導体装置の高速化の阻害要因となる。
このような問題を解決するために、ソース・ドレインを
構成する拡散層上に選択的にシリサイド層を形成し、ソ
ース・ドレインの抵抗を極めて低くした、いわゆるシリ
サイド構造のＭＯＳトランジスタが用いられてきてい
る。[0003] Such miniaturization is the most effective method for achieving high performance or multifunctionality due to high integration, high speed, etc. of a semiconductor device, and is indispensable for the manufacture of semiconductor devices in the future. With the miniaturization of such semiconductor elements, it has become necessary to make the impurity diffusion layers for forming source and drain regions extremely shallow. However, making the diffusion layer shallow leads to an increase in resistance of the source and drain regions, significantly lowering the current driving capability of an insulated gate field effect transistor (hereinafter, referred to as a MOS transistor), and hindering the speeding up of the semiconductor device. .
In order to solve such a problem, a MOS transistor having a so-called silicide structure in which a silicide layer is selectively formed on a diffusion layer forming a source / drain and the resistance of the source / drain is extremely reduced has been used. I have.
【０００４】しかし、このシリサイド構造のＭＯＳトラ
ンジスタでは、拡散層（ソース・ドレイン）抵抗が小さ
いために大電流が流れやすく、半導体装置がＥＳＤ（Ｅ
ｌｅｃｔｒｏ−Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）等
による静電破壊に弱くなるという欠点がある。そこで、
例えば特開平１−２５９５６０号公報に示されているよ
うに、半導体集積回路の入出力部は選択的にシリサイド
化しないようにしなければならなくなる。このような半
導体装置の従来の製造方法を図２を用いて説明する（以
下、第１の従来例と記す）。However, in this silicide structure MOS transistor, since a diffusion layer (source / drain) resistance is small, a large current easily flows, and the semiconductor device is ESD (E)
There is a drawback that the device is susceptible to electrostatic breakdown due to electro-static discharge or the like. Therefore,
For example, as disclosed in Japanese Patent Application Laid-Open No. 1-259560, the input / output section of the semiconductor integrated circuit must not be selectively silicided. A conventional method for manufacturing such a semiconductor device will be described with reference to FIG. 2 (hereinafter, referred to as a first conventional example).
【０００５】まず図２（ａ）に示すように、シリコン基
板１１上に溝形成と選択酸化により素子分離用のフィー
ルド酸化膜１２を形成する。次にゲート酸化膜１３を介
してゲート電極１４、絶縁膜からなるサイドウォール１
５及びソース・ドレインを構成する不純物の拡散層１６
を形成する。First, as shown in FIG. 2A, a field oxide film 12 for element isolation is formed on a silicon substrate 11 by forming a groove and performing selective oxidation. Next, the gate electrode 14 and the sidewall 1 made of an insulating film are interposed via the gate oxide film 13.
5 and diffusion layer 16 of impurities constituting source / drain
To form
【０００６】次に図２（ｂ）に示すように、基板上に化
学気相成長（ＣＶＤ）法を用いて酸化膜を堆積させた
後、入出力回路部のＭＯＳトランジスタすなわち入出力
トランジスタ（Ｔｒ）領域のみにマスク酸化膜１７を残
すようにパターニングを施したフォトレジストのマスク
を形成し、プラズマエッチングによって、入出力トラン
ジスタ領域以外にある酸化膜を除去する。Next, as shown in FIG. 2B, after an oxide film is deposited on the substrate by a chemical vapor deposition (CVD) method, a MOS transistor of an input / output circuit section, that is, an input / output transistor (Tr) is formed. A) A photoresist mask patterned to leave the mask oxide film 17 only in the region is formed, and the oxide film other than the input / output transistor region is removed by plasma etching.
【０００７】次に図２（ｃ）に示すように、チタン（Ｔ
ｉ）膜の堆積とアニールによるチタンのシリサイデーシ
ョンを行い内部回路部のＭＯＳトランジスタすなわち内
部トランジスタ（Ｔｒ）領域の拡散層１６上にＴｉシリ
サイド層１８を選択的に形成する。このとき、マスク酸
化膜１７が入出力トランジスタ領域の拡散層１６のシリ
サイド化を防止する保護膜となる。Next, as shown in FIG. 2C, titanium (T
i) Titanium silicidation is performed by depositing and annealing a film to selectively form a Ti silicide layer 18 on the MOS transistor in the internal circuit portion, that is, on the diffusion layer 16 in the internal transistor (Tr) region. At this time, the mask oxide film 17 becomes a protective film for preventing the diffusion layer 16 in the input / output transistor region from being silicided.
【０００８】ところで、図２（ｂ）に示したように、マ
スク酸化膜１７形成のためののプラズマエッチング時に
は、内部トランジスタ領域のフィールド酸化膜１２はオ
ーバーエッチングにより膜減りし、フィールド酸化膜１
２の表面がシリコン基板表面より下がるようになる。そ
して、極端な場合には大きな凹部が生じ、この領域で図
２（ｃ）に示すようにシリコン基板１１と拡散層１６が
Ｔｉシリサイド層１８を通して短絡するようになる。By the way, as shown in FIG. 2B, during plasma etching for forming the mask oxide film 17, the field oxide film 12 in the internal transistor region is reduced by overetching, and the field oxide film 1 is removed.
2 is lower than the silicon substrate surface. In an extreme case, a large concave portion is formed. In this region, the silicon substrate 11 and the diffusion layer 16 are short-circuited through the Ti silicide layer 18 as shown in FIG.
【０００９】そこで、本発明者は特願平８−２８２３１
８号にこのような問題を解決する方法を提案した。以下
に図３を用いてこの方法について説明する（以下、第２
の従来例と記す）。Therefore, the present inventor has filed Japanese Patent Application No. 8-28231.
No. 8 proposed a method for solving such a problem. Hereinafter, this method will be described with reference to FIG.
Described as a conventional example).
【００１０】まず図３（ａ）に示すように、第１の従来
例と同様にして、シリコン基板１１上に薄い酸化膜と窒
化膜とを形成したのちエッチングし、シリコン基板１１
に深さ約６０ｎｍの溝を形成した後選択酸化し、素子領
域を分離するフィールド酸化膜１２を形成する。次にゲ
ート酸化膜１３を形成したのちポリシリコン膜とシリサ
イド膜を堆積し、パターニングしてゲート電極１４を形
成する。次にＣＶＤ法により全面に厚さ約２００ｎｍの
酸化膜（又は窒化膜）を形成したのち異方性エッチング
し、ゲート電極１４の側面にサイドウォール１５を形成
する。次にフィールド酸化膜１２、ゲート電極１４及び
サイドウォール１５をマスクとして不純物を導入し、ソ
ース・ドレインを構成する拡散層１６を形成する。First, as shown in FIG. 3A, a thin oxide film and a nitride film are formed on a silicon substrate 11 in the same manner as in the first prior art, and then the silicon substrate 11 is etched.
Then, a trench having a depth of about 60 nm is formed and then selectively oxidized to form a field oxide film 12 for separating an element region. Next, after forming a gate oxide film 13, a polysilicon film and a silicide film are deposited and patterned to form a gate electrode. Next, an oxide film (or a nitride film) having a thickness of about 200 nm is formed on the entire surface by the CVD method, and then anisotropically etched to form sidewalls 15 on the side surfaces of the gate electrode 14. Next, an impurity is introduced using the field oxide film 12, the gate electrode 14, and the sidewalls 15 as a mask to form a diffusion layer 16 constituting source / drain.
【００１１】次に図３（ｂ）に示すように、ＣＶＤ法に
より全面に厚さ５０〜１５０ｎｍのシリコン酸化膜を形
成したのち全面にフォトレジスト膜を形成する。次にこ
のフォトレジスト膜を入出力トランジスタ領域及び内部
トランジスタ領域のフィールド酸化膜１２を完全に覆う
ように残し、このフォトレジスト膜をマスクとして上記
シリコン酸化膜をドライエッチングして除去しマスク酸
化膜１９を形成する。ついで、マスクとして用いたフォ
トレジスト膜を除去する。この工程は、静電破壊対策と
して入出力トランジスタ上にマスク酸化膜１９を残すと
共に、内部トランジスタ領域ではフィールド酸化膜１２
上に残して、マスク酸化膜１９のエッチング時のオーバ
ーエッチングによるフィールド酸化膜１２の膜減りを防
止するためである。Next, as shown in FIG. 3B, a silicon oxide film having a thickness of 50 to 150 nm is formed on the entire surface by the CVD method, and then a photoresist film is formed on the entire surface. Next, the photoresist film is left so as to completely cover the field oxide film 12 in the input / output transistor region and the internal transistor region, and the silicon oxide film is dry-etched and removed using the photoresist film as a mask to remove the mask oxide film 19. To form Next, the photoresist film used as the mask is removed. In this step, the mask oxide film 19 is left on the input / output transistor as a measure against electrostatic breakdown, and the field oxide film 12 is formed in the internal transistor region.
This is to prevent the field oxide film 12 from being thinned due to over-etching when the mask oxide film 19 is etched.
【００１２】マスク酸化膜１９のパターニング工程で
は、シリコン基板上に形成されたフォトレジスト膜を縮
小投影露光機（ステッパー）を用いて露光するため、
「目ずれ」が必然的に発生する。しかし、本発明の目的
から目ずれが発生した場合にも、フィールド酸化膜１２
の端部が露出しないようにマスク酸化膜１９をパターニ
ングしなければならないので、マスク酸化膜１９のエッ
チング端は、図３（ｂ）に示したように、内部トランジ
スタ領域の拡散層１６上に迄位置するように延在部２０
を設けている。この延在部２０の幅は、製品の目ずれ許
容範囲を越えないようにする。In the step of patterning the mask oxide film 19, the photoresist film formed on the silicon substrate is exposed using a reduction projection exposure machine (stepper).
"Displacement" inevitably occurs. However, even if misalignment occurs for the purpose of the present invention, the field oxide film 12
Since the mask oxide film 19 must be patterned so that the end of the mask oxide film 19 is not exposed, the etching end of the mask oxide film 19 extends over the diffusion layer 16 in the internal transistor region as shown in FIG. Extension 20 to be positioned
Is provided. The width of the extending portion 20 does not exceed the allowable misalignment range of the product.
【００１３】次に図３（ｃ）に示すように、全面に厚さ
約３５ｎｍのＴｉ膜をスパッタ法により形成したのち、
不活性ガス雰囲気中で加熱し、内部トランジスタ領域の
拡散層１６上にＴｉシリサイド層２１を形成する。未反
応のＴｉ膜はアンモニア水及び過酸化水素水を用いるウ
ェットエッチングにより除去する。以後、層間絶縁膜、
コンタクトホール、配線等通常のＭＯＳトランジスタの
製造プロセスにより半導体装置を完成させる。Next, as shown in FIG. 3C, a Ti film having a thickness of about 35 nm is formed on the entire surface by a sputtering method.
Heating is performed in an inert gas atmosphere to form a Ti silicide layer 21 on the diffusion layer 16 in the internal transistor region. The unreacted Ti film is removed by wet etching using aqueous ammonia and aqueous hydrogen peroxide. After that, interlayer insulating film,
A semiconductor device is completed by a normal manufacturing process of a MOS transistor such as a contact hole and a wiring.
【００１４】このように第２の従来例によれば、入出力
トランジスタ領域とともに、内部トランジスタ領域のフ
ィールド酸化膜１２もマスク酸化膜１９に覆われている
ため、拡散層１６上に形成されるＴｉシリサイド層２１
はフィールド酸化膜１２の端部から離間して形成され
る。従ってＴｉシリサイド層２１がシリコン基板１１と
接することはなくなる。As described above, according to the second conventional example, since the field oxide film 12 in the internal transistor region as well as the input / output transistor region is covered with the mask oxide film 19, the Ti formed on the diffusion layer 16 is formed. Silicide layer 21
Are formed at a distance from the end of the field oxide film 12. Therefore, the Ti silicide layer 21 does not come into contact with the silicon substrate 11.
【００１５】[0015]
【発明が解決しようとする課題】上記の第１の従来例で
は、内部回路部のＭＯＳトランジスタ領域のフィールド
酸化膜１２が、オーバーエッチングによりソース・ドレ
インを構成する拡散層１６の深さより大きく膜減りした
場合、膜減りで露出したシリコン基板１１の表面にもＴ
ｉシリサイド層１８が形成されるため、Ｔｉシリサイド
層とシリコン基板がショートし、リーク電流が増大する
等により所望の集積回路特性が得られないという問題が
ある。In the above-mentioned first conventional example, the field oxide film 12 in the MOS transistor region of the internal circuit portion is reduced by overetching so as to be larger than the depth of the diffusion layer 16 constituting the source / drain. In this case, the surface of the silicon substrate 11 exposed due to the decrease in film thickness also has T
Since the i-silicide layer 18 is formed, a short circuit occurs between the Ti silicide layer and the silicon substrate, and there is a problem that desired integrated circuit characteristics cannot be obtained due to an increase in leak current.
【００１６】第２の従来例では、拡散層１６の一部を覆
う延在部２０の形成が必須である。しかし、半導体素子
が更に微細化してくると拡散層１６領域が狭まり、延在
部２０の形成が難しくなる。このため、この方法では半
導体素子の微細化に対応するのが難しくなる。In the second conventional example, it is essential to form the extension 20 covering a part of the diffusion layer 16. However, when the semiconductor element is further miniaturized, the region of the diffusion layer 16 is narrowed, and it is difficult to form the extending portion 20. Therefore, this method makes it difficult to cope with miniaturization of semiconductor elements.
【００１７】本発明の目的は、上記の問題を全て解決
し、ソース・ドレインがシリサイド化され静電破壊耐性
に優れ、しかも、簡便な方法で微細化に対応できる半導
体装置およびその製造方法を提供することにある。An object of the present invention is to provide a semiconductor device which solves all of the above problems, has a source and a drain which are silicidized, has excellent electrostatic breakdown resistance, and which can cope with miniaturization by a simple method, and a method of manufacturing the same. Is to do.
【００１８】[0018]
【課題を解決するための手段】このために本発明の半導
体装置では、ＭＯＳトランジスタで構成される半導体集
積回路において、内部回路を構成するＭＯＳトランジス
タの拡散層上には所定の膜厚の第１のシリサイド層が形
成され、入出力回路を構成するＭＯＳトランジスタの拡
散層上には前記第１のシリサイド層より薄い膜厚の第２
のシリサイド層が形成されている。For this purpose, in the semiconductor device of the present invention, in a semiconductor integrated circuit composed of MOS transistors, a first film of a predetermined thickness is formed on a diffusion layer of a MOS transistor constituting an internal circuit. A second silicide layer having a smaller thickness than the first silicide layer is formed on the diffusion layer of the MOS transistor constituting the input / output circuit.
Is formed.
【００１９】あるいは、ＭＯＳトランジスタで構成され
る半導体集積回路において、内部回路を構成するＭＯＳ
トランジスタの拡散層上には低抵抗相であるＣ５４結晶
構造のチタンシリサイド層が形成され、入出力回路を構
成するＭＯＳトランジスタの拡散層上には高抵抗相であ
るＣ４９結晶構造のチタンシリサイド層が形成されてい
る。ここで、前記Ｃ５４結晶構造のチタンシリサイド層
の膜厚が前記Ｃ４９結晶構造のチタンシリサイド層の膜
厚より厚く形成される。Alternatively, in a semiconductor integrated circuit composed of MOS transistors, a MOS
A titanium silicide layer having a C54 crystal structure having a low resistance phase is formed on a diffusion layer of the transistor, and a titanium silicide layer having a C49 crystal structure having a high resistance phase is formed on a diffusion layer of a MOS transistor constituting an input / output circuit. Is formed. Here, the thickness of the titanium silicide layer having the C54 crystal structure is formed to be larger than the thickness of the titanium silicide layer having the C49 crystal structure.
【００２０】[0020]
【００２１】また、本発明の半導体装置の製造方法は、
半導体基板上のＭＯＳトランジスタのソース・ドレイン
となる拡散層を高融点金属でシリサイド化する方法であ
って、半導体基板上の所定領域の拡散層表面をアモルフ
ァス化する工程と、前記アモルファス化後に全面に高融
点金属膜を堆積し熱処理する工程とを有し、前記所定領
域の拡散層上に膜厚が厚く低抵抗のシリサイド層を形成
すると同時に前記所定領域外の拡散層上に膜厚が薄く高
抵抗のシリサイド層を形成する。ここで、前記アモルフ
ァス化がヒ素あるいはシリコンのイオン注入で行われる
ようになる。Further, the method of manufacturing a semiconductor device according to the present invention
A method of silicidizing a diffusion layer serving as a source / drain of a MOS transistor on a semiconductor substrate with a high melting point metal, comprising the steps of: amorphizing a surface of a diffusion layer in a predetermined region on a semiconductor substrate; Depositing a refractory metal film and performing a heat treatment, forming a thick, low-resistance silicide layer on the diffusion layer in the predetermined region and simultaneously forming a thin, high-resistance silicide layer on the diffusion layer outside the predetermined region. A resistor silicide layer is formed. Here, the amorphization is performed by arsenic or silicon ion implantation.
【００２２】半導体装置を構成するＭＯＳトランジスタ
のソース・ドレインとなる拡散層表面がアモルファス化
されていると、アモルファス化されていない拡散層表面
よりシリサイド化は大幅に促進する。特に、チタンシリ
サイド層の形成では、適当なシリサイド化のための熱処
理を通して、モルファス化されている拡散層表面のシリ
サイド層すなわち第１のシリサイド層がＣ５４結晶構造
になり低抵抗化されるようになる。そして、同時に形成
される、アモルファス化されていない拡散層表面のシリ
サイド層すなわち第２のシリサイド層はＣ４９結晶構造
になり高抵抗になる。この第２のシリサイド層が容易に
高抵抗化されるために、半導体装置の静電破壊耐性が容
易に向上するようになる。If the surface of the diffusion layer which becomes the source / drain of the MOS transistor constituting the semiconductor device is made amorphous, silicidation is greatly promoted from the surface of the non-amorphized diffusion layer. In particular, in the formation of the titanium silicide layer, the silicide layer on the surface of the diffusion layer, that is, the first silicide layer, that is, the first silicide layer has a C54 crystal structure and has a low resistance through heat treatment for appropriate silicidation. . The simultaneously formed silicide layer on the surface of the diffusion layer that has not been made amorphous, that is, the second silicide layer has a C49 crystal structure and has a high resistance. Since the resistance of the second silicide layer is easily increased, the electrostatic breakdown resistance of the semiconductor device is easily improved.
【００２３】[0023]
【発明の実施の形態】次に本発明について図面を参照し
て説明する。図１（ａ）〜図１（ｃ）は本発明の実施の
形態を説明するための半導体チップの断面図である。DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, the present invention will be described with reference to the drawings. 1A to 1C are cross-sectional views of a semiconductor chip for describing an embodiment of the present invention.
【００２４】まず図１（ａ）に示すように、従来の技術
と同様にして、シリコン基板１上に薄い酸化膜と窒化膜
とを形成したのちエッチングし、シリコン基板１に深さ
約６０ｎｍの溝を形成した後選択酸化し、素子領域を分
離するフィールド酸化膜２を形成する。次にゲート酸化
膜３を形成したのちポリシリコン膜とシリサイド膜を堆
積し、パターニングしてゲート電極４を形成する。次に
ＣＶＤ法により全面に厚さ約２００ｎｍの酸化膜（又は
窒化膜）を形成したのち異方性エッチングし、ゲート電
極４の側面にサイドウォール５を形成する。次にフィー
ルド酸化膜２、ゲート電極４及びサイドウォール５をマ
スクとして不純物を導入し、ソース・ドレインを構成す
る拡散層６を形成する。First, as shown in FIG. 1A, a thin oxide film and a nitride film are formed on a silicon substrate 1 and etched in the same manner as in the prior art, and the silicon substrate 1 is etched to a depth of about 60 nm. After the grooves are formed, selective oxidation is performed to form a field oxide film 2 for isolating the element region. Next, after forming a gate oxide film 3, a polysilicon film and a silicide film are deposited and patterned to form a gate electrode 4. Next, an oxide film (or nitride film) having a thickness of about 200 nm is formed on the entire surface by the CVD method, and then anisotropically etched to form sidewalls 5 on the side surfaces of the gate electrode 4. Next, impurities are introduced by using the field oxide film 2, the gate electrode 4 and the side walls 5 as a mask to form a diffusion layer 6 constituting a source / drain.
【００２５】次に図１（ｂ）に示すように、全面にフォ
トレジスト膜を形成し、ついでこのフォトレジスト膜を
入出力回路部のＭＯＳトランジスタ領域すなわち入出力
トランジスタ領域を完全に覆うようにレジストマスク７
を形成する。Next, as shown in FIG. 1 (b), a photoresist film is formed on the entire surface, and the photoresist film is formed so as to completely cover the MOS transistor region of the input / output circuit section, that is, the input / output transistor region. Mask 7
To form
【００２６】次に、レジストマスク７、内部回路部のＭ
ＯＳトランジスタ領域すなわち内部トランジスタ領域の
ゲート電極４およびサイドウォール５をマスクにしてヒ
素をイオン注入する。ここで、ヒ素の注入エネルギーは
３０ｋｅＶであり、そのドーズ量は１×１０14イオン／
ｃｍ2 である。このイオン注入により内部トラジスタ領
域の拡散層６表面にアモルファス層８を選択的に形成す
る。なお、アモルファス層８の深さは１５ｎｍ程度であ
る。ここで、内部トランジスタ領域にあるｎチャネル型
ＭＯＳトランジスタおよびｐチャネル型ＭＯＳトランジ
スタの拡散層上に、上記のヒ素イオンは注入される。な
お、Ｐチャネル型ＭＯＳトランジスタの拡散層でその導
電型が変わることはない。この拡散領域のヒ素濃度がボ
ロン濃度より低くなるからである。Next, the resist mask 7 and the M
Arsenic is ion-implanted using the gate electrode 4 and the side wall 5 in the OS transistor region, that is, the internal transistor region as a mask. Here, the arsenic implantation energy is 30 keV and the dose is 1 × 10 14 ions /
cm 2 . By this ion implantation, an amorphous layer 8 is selectively formed on the surface of the diffusion layer 6 in the internal transistor region. Note that the depth of the amorphous layer 8 is about 15 nm. Here, the arsenic ions are implanted into the diffusion layers of the n-channel MOS transistor and the p-channel MOS transistor in the internal transistor region. The conductivity type does not change in the diffusion layer of the P-channel MOS transistor. This is because the arsenic concentration in this diffusion region becomes lower than the boron concentration.
【００２７】そして、ヒ素イオン注入マスクとして用い
たレジストマスク７を公知の方法で除去した後、全面に
厚さ約３５ｎｍのＴｉ膜をスパッタ法により形成したの
ち熱処理を施す。ここで、この熱処理は窒素ガス雰囲気
中で７００〜７５０℃温度の加熱処理である。図１
（ｃ）に示すように、この熱処理により、内部トランジ
スタ領域の拡散層６上に第１のシリサイド層９が形成さ
れ、同時に、入出力トランジスタ領域の拡散層６上に第
２のシリサイド層１０が形成される。After the resist mask 7 used as the arsenic ion implantation mask is removed by a known method, a Ti film having a thickness of about 35 nm is formed on the entire surface by a sputtering method, and then heat treatment is performed. Here, this heat treatment is a heat treatment at a temperature of 700 to 750 ° C. in a nitrogen gas atmosphere. FIG.
As shown in (c), the heat treatment forms a first silicide layer 9 on the diffusion layer 6 in the internal transistor region, and at the same time, forms a second silicide layer 10 on the diffusion layer 6 in the input / output transistor region. It is formed.
【００２８】上記の熱処理の工程で、内部トランジスタ
領域のアモルファス層８はＴｉ膜のシリサイド化を促進
させる。このために、第１のシリサイド層９の膜厚が２
０ｎｍ程度になるのに対し、第２のシリサイド層１０の
膜厚はその半分すなわち１０ｎｍ程度になる。しかも、
アモルファス層８はシリサイド化後のチタンシリサイド
層を低抵抗化する。すなわち、アモルファス層８では、
形成された第１のシリサイド層９は、低抵抗相であるＣ
５４といわれる結晶構造になりやすい。これに対し、上
記の熱処理温度では、第２のシリサイド層１０は高抵抗
相であるＣ４９といわれる結晶構造になる。In the above heat treatment step, the amorphous layer 8 in the internal transistor region promotes the silicidation of the Ti film. Therefore, the thickness of the first silicide layer 9 is 2
While the thickness is about 0 nm, the thickness of the second silicide layer 10 is a half thereof, that is, about 10 nm. Moreover,
The amorphous layer 8 lowers the resistance of the silicided titanium silicide layer. That is, in the amorphous layer 8,
The formed first silicide layer 9 has a low resistance phase of C
It tends to have a crystal structure called 54. On the other hand, at the above heat treatment temperature, the second silicide layer 10 has a crystal structure called C49 which is a high resistance phase.
【００２９】以上のようにして、内部トランジスタ領域
のシリサイド化後の拡散層の層抵抗は５Ω／□以下に低
抵抗化される。そして、入出力トランジスタ領域のシリ
サイド化後の層抵抗は１００Ω／□以上に高抵抗化され
る。なお、上記の熱処理で未反応のＴｉ膜はアンモニア
水及び過酸化水素水を用いるウェットエッチングにより
除去する。以後、層間絶縁膜、コンタクトホール、配線
等通常のＭＯＳトランジスタの製造プロセスにより半導
体装置を完成させる。As described above, the layer resistance of the diffusion layer after silicidation of the internal transistor region is reduced to 5Ω / □ or less. The layer resistance of the input / output transistor region after silicidation is increased to 100Ω / □ or more. The unreacted Ti film in the above heat treatment is removed by wet etching using aqueous ammonia and aqueous hydrogen peroxide. Thereafter, a semiconductor device is completed by a normal process of manufacturing a MOS transistor such as an interlayer insulating film, a contact hole, and a wiring.
【００３０】このようにして、ゲート酸化膜３，ゲート
電極４を有し内部回路部を構成するＭＯＳトランジスタ
では、比較的厚い膜厚であってＣ５４構造の第１のシリ
サイド層９で低抵抗化された拡散層６がこのＭＯＳトラ
ンジスタのソース・ドレインとなる。As described above, in the MOS transistor having the gate oxide film 3 and the gate electrode 4 and constituting an internal circuit portion, the first silicide layer 9 having a relatively large thickness and a C54 structure reduces the resistance. The diffused layer 6 becomes the source / drain of this MOS transistor.
【００３１】そして、同様に入出力回路部を構成するＭ
ＯＳトランジスタでは、薄い膜厚であってＣ４９構造の
第２のシリサイド層１０で高低抗化された拡散層６がこ
のＭＯＳトランジスタのソース・ドレインとなる。Then, similarly, M
In the case of the OS transistor, the diffusion layer 6 having a small film thickness and a high / low resistance made by the second silicide layer 10 having the C49 structure serves as a source and a drain of the MOS transistor.
【００３２】以上に説明したような方法であれば、非常
に簡便な半導体装置の製造方法で入出力回路部のＭＯＳ
トランジスタの拡散層に高抵抗のシリサイド層が形成で
きる。このため、半導体装置の静電破壊耐性は大幅に向
上するようになる。また、同時に内部回路部のＭＯＳト
ランジスタの拡散層に低抵抗のシリサイド層が形成でき
る。このために、微細構造の半導体装置は容易に高性能
化する。According to the above-described method, a very simple method of manufacturing a semiconductor device can be used.
A high-resistance silicide layer can be formed in a diffusion layer of a transistor. For this reason, the electrostatic breakdown resistance of the semiconductor device is greatly improved. At the same time, a low-resistance silicide layer can be formed in the diffusion layer of the MOS transistor in the internal circuit portion. For this reason, the performance of the semiconductor device having a fine structure is easily improved.
【００３３】以上の実施の形態では、アモルファス層８
を形成するために内部トランジスタ領域に選択的にヒ素
イオンを注入した。ここで、ヒ素イオンの代わりにシリ
コンイオンを選択的にイオン注入してもよい。In the above embodiment, the amorphous layer 8
Was formed, arsenic ions were selectively implanted into the internal transistor region. Here, silicon ions may be selectively implanted instead of arsenic ions.
【００３４】シリコンイオンをイオン注入してアモルフ
ァス層８を形成する場合には、注入エネルギーは１５ｋ
ｅＶ程度に設定される。そして、ドーズ量は１×１０15
イオン／ｃｍ2 に設定される。なお、この場合にはＴｉ
膜のシリサイド化のための熱処理の温度は６５０〜７０
０℃とヒ素イオン注入の場合より低温化される。これ
は、アモルファス層８に過剰のシリコン原子が存在する
ことで、Ｔｉ膜のシリサイド化がさらに促進するように
なるからである。また、上記熱処理の温度が下がると、
雰囲気ガスである窒素とＴｉ膜との反応速度の方がシリ
サイド化の反応速度より大きくなる。すなわち窒化チタ
ン形成の方がシリサイド形成より勝ってくる。これは、
シリコンイオンの注入されていない領域すなわち入出力
回路部のＭＯＳトランジスタの拡散層上で顕著になる。When the amorphous layer 8 is formed by ion implantation of silicon ions, the implantation energy is 15 k
It is set to about eV. And the dose amount is 1 × 10 15
Set to ions / cm 2 . In this case, Ti
The temperature of the heat treatment for silicidation of the film is 650 to 70
0 ° C., lower than in the case of arsenic ion implantation. This is because the presence of excessive silicon atoms in the amorphous layer 8 further promotes silicidation of the Ti film. Also, when the temperature of the heat treatment is lowered,
The reaction rate between the atmosphere gas nitrogen and the Ti film is higher than the reaction rate for silicidation. That is, titanium nitride formation is superior to silicide formation. this is,
This is noticeable in a region where silicon ions are not implanted, that is, on a diffusion layer of a MOS transistor in an input / output circuit portion.
【００３５】そして、Ｔｉ膜のシリサイド化後、内部回
路部のＭＯＳトランジスタの拡散層６上に膜厚２０ｎｍ
のシリサイド層が形成されると、入出力回路部のＭＯＳ
トランジスタの拡散層６上には５ｎｍ以下のシリサイド
層が形成されるようになる。このために、入出力回路部
のＭＯＳトランジスタのソース・ドレインの抵抗が上が
り、さらに、半導体装置の静電破壊耐性が向上するよう
になる。After silicidation of the Ti film, a 20 nm thick film is formed on the diffusion layer 6 of the MOS transistor in the internal circuit portion.
Is formed, the MOS of the input / output circuit section is formed.
On the diffusion layer 6 of the transistor, a silicide layer of 5 nm or less is formed. For this reason, the resistance of the source / drain of the MOS transistor in the input / output circuit section increases, and furthermore, the electrostatic breakdown resistance of the semiconductor device improves.
【００３６】シリコンイオンのイオン注入でアモルファ
ス層８を形成する場合には、さらにシリコンイオンの注
入条件あるいは熱処理条件を最適化すると、内部回路部
のＭＯＳトランジスタの拡散層上にのみ選択的にシリサ
イド層を形成できるようになる。When the amorphous layer 8 is formed by ion implantation of silicon ions, if the conditions for implanting silicon ions or the heat treatment conditions are further optimized, the silicide layer is selectively formed only on the diffusion layer of the MOS transistor in the internal circuit portion. Can be formed.
【００３７】なお、以上のシリサイド化ではチタンシリ
サイド層形成について説明した。本発明はチタンシリサ
イド層の形成に限定されない。本発明の方法はコバルト
あるいはタングステン等の高融点金属のシリサイド化で
も同様に適用できることに言及しておく。In the above silicidation, the formation of the titanium silicide layer has been described. The present invention is not limited to forming a titanium silicide layer. It should be noted that the method of the present invention is equally applicable to silicidation of refractory metals such as cobalt or tungsten.
【００３８】[0038]
【発明の効果】以上説明したように本発明では、ＭＯＳ
トランジスタで構成される半導体集積回路において、内
部回路を構成するＭＯＳトランジスタの拡散層上には所
定の膜厚の第１のシリサイド層が形成され、入出力回路
を構成するＭＯＳトランジスタの拡散層上には第１のシ
リサイド層より薄い膜厚の第２のシリサイド層が形成さ
れる。ここで、第１のシリサイド層は低抵抗相であるＣ
５４結晶構造のチタンシリサイド層が形成され、第２の
シリサイド層は高抵抗相であるＣ４９結晶構造のチタン
シリサイド層が形成される。As described above, according to the present invention, the MOS
In a semiconductor integrated circuit composed of transistors, a first silicide layer having a predetermined thickness is formed on a diffusion layer of a MOS transistor forming an internal circuit, and is formed on a diffusion layer of a MOS transistor forming an input / output circuit. A second silicide layer having a thickness smaller than that of the first silicide layer is formed. Here, the first silicide layer has a low resistance phase of C
A titanium silicide layer having a 54 crystal structure is formed, and a titanium silicide layer having a C49 crystal structure, which is a high resistance phase, is formed as a second silicide layer.
【００３９】このような２種類のシリサイド層を形成す
る方法は、半導体基板上の所定領域の拡散層表面をアモ
ルファス化する工程と上記アモルファス化後に全面に高
融点金属膜を堆積し熱処理する工程とを有する。そし
て、上記所定領域の拡散層上に第１のシリサイド層を形
成すると同時に所定領域外の拡散層上に第２のシリサイ
ド層を形成するようになる。The method of forming these two types of silicide layers includes a step of amorphizing the surface of the diffusion layer in a predetermined region on the semiconductor substrate, and a step of depositing a high melting point metal film over the entire surface after the amorphization and performing a heat treatment. Having. Then, simultaneously with forming the first silicide layer on the diffusion layer in the predetermined region, a second silicide layer is formed on the diffusion layer outside the predetermined region.
【００４０】このようにして、非常に簡便な半導体装置
の製造方法で、半導体装置の入出力回路部のＭＯＳトラ
ンジスタの拡散層に高抵抗のシリサイド層が形成でき
る。このため、半導体装置の静電破壊耐性は大幅に向上
するようになる。In this manner, a highly-resistive silicide layer can be formed in a diffusion layer of a MOS transistor in an input / output circuit portion of a semiconductor device by a very simple method of manufacturing a semiconductor device. For this reason, the electrostatic breakdown resistance of the semiconductor device is greatly improved.
【００４１】また、同時に半導体装置の内部回路部のＭ
ＯＳトランジスタの拡散層に低抵抗のシリサイド層が形
成できる。このために、半導体装置は容易に高性能化で
きるようになる。At the same time, M
A low-resistance silicide layer can be formed in a diffusion layer of the OS transistor. Therefore, the performance of the semiconductor device can be easily improved.
【００４２】以上のようにして、微細でしかもソース・
ドレインがシリサイド化されたＭＯＳトランジスタで構
成される半導体装置の静電破壊耐性が高信頼性で且つ簡
便な方法でもって容易に向上するようになる。As described above, the fine and source
The electrostatic breakdown resistance of a semiconductor device including a MOS transistor whose drain is silicided can be easily improved by a highly reliable and simple method.
【図１】本発明の実施の形態を説明するための製造工程
順の断面図である。FIG. 1 is a cross-sectional view in the order of manufacturing steps for describing an embodiment of the present invention.
【図２】第１の従来例を説明するための製造工程順の断
面図である。FIG. 2 is a cross-sectional view illustrating a first conventional example in the order of manufacturing steps.
【図３】第２の従来例を説明するための製造工程順の断
面図である。FIG. 3 is a cross-sectional view in the order of manufacturing steps for explaining a second conventional example.
１，１１ シリコン基板 ２，１２ フィールド酸化膜 ３，１３ ゲート酸化膜 ４，１４ ゲート電極 ５，１５ サイドウォール ６，１６ 拡散層 ７ レジストマスク ８ アモルファス層 ９ 第１のシリサイド層 １０ 第２のシリサイド層 １７，１９ マスク酸化膜 １８，２１ Ｔｉシリサイド層 ２０ 延在部 DESCRIPTION OF SYMBOLS 1,11 Silicon substrate 2,12 Field oxide film 3,13 Gate oxide film 4,14 Gate electrode 5,15 Side wall 6,16 Diffusion layer 7 Resist mask 8 Amorphous layer 9 First silicide layer 10 Second silicide layer 17, 19 Mask oxide film 18, 21 Ti silicide layer 20 Extension
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/088 H01L 21/8234 H01L 21/28 H01L 29/78 H01L 21/336 ──────────────────────────────────────────────────続 き Continued on the front page (58) Field surveyed (Int.Cl. 7 , DB name) H01L 27/088 H01L 21/8234 H01L 21/28 H01L 29/78 H01L 21/336
Claims (5)
される半導体集積回路において、内部回路を構成する絶
縁ゲート電界効果トランジスタの拡散層上には所定の膜
厚の第１のシリサイド層が形成され、入出力回路を構成
する絶縁ゲート電界効果トランジスタの拡散層上には前
記第１のシリサイド層より薄い膜厚の第２のシリサイド
層が形成されていることを特徴とする半導体装置。In a semiconductor integrated circuit including an insulated gate field effect transistor, a first silicide layer having a predetermined thickness is formed on a diffusion layer of an insulated gate field effect transistor forming an internal circuit. A semiconductor device, wherein a second silicide layer having a smaller thickness than the first silicide layer is formed on a diffusion layer of an insulated gate field effect transistor constituting an output circuit.
される半導体集積回路において、内部回路を構成する絶
縁ゲート電界効果トランジスタの拡散層上に低抵抗相で
あるＣ５４結晶構造のチタンシリサイド層が形成され、
入出力回路を構成する絶縁ゲート電界効果トランジスタ
の拡散層上に高抵抗相であるＣ４９結晶構造のチタンシ
リサイド層が形成されていることを特徴とする半導体装
置。2. A semiconductor integrated circuit comprising an insulated gate field effect transistor, wherein a titanium silicide layer of a C54 crystal structure having a low resistance phase is formed on a diffusion layer of the insulated gate field effect transistor forming an internal circuit;
A semiconductor device, wherein a titanium silicide layer having a C49 crystal structure having a high resistance phase is formed on a diffusion layer of an insulated gate field effect transistor forming an input / output circuit.
層の膜厚が前記Ｃ４９結晶構造のチタンシリサイド層の
膜厚より厚く形成されていることを特徴とする請求項２
記載の半導体装置。3. The titanium silicide layer having a C54 crystal structure is formed to be thicker than the titanium silicide layer having a C49 crystal structure.
13. The semiconductor device according to claim 1.
ンジスタのソース・ドレインとなる拡散層を高融点金属
でシリサイド化する方法であって、半導体基板上の所定
領域の拡散層表面をアモルファス化する工程と、前記ア
モルファス化後に全面に高融点金属膜を堆積し熱処理す
る工程とを有し、前記所定領域の拡散層上に膜厚が厚く
低抵抗のシリサイド層を形成すると同時に前記所定領域
外の拡散層上に膜厚が薄く高抵抗のシリサイド層を形成
することを特徴とする半導体装置の製造方法。4. A method of siliciding a diffusion layer serving as a source / drain of an insulated gate field effect transistor on a semiconductor substrate with a refractory metal, wherein the surface of the diffusion layer in a predetermined region on the semiconductor substrate is made amorphous. And depositing a refractory metal film over the entire surface after the amorphization and heat-treating, forming a thick low-resistance silicide layer on the diffusion layer in the predetermined region and simultaneously diffusing the silicide layer outside the predetermined region. A method for manufacturing a semiconductor device, comprising: forming a thin, high-resistance silicide layer on a layer.
コンのイオン注入で行われることを特徴とする請求項４
記載の半導体装置の製造方法。5. The method according to claim 4, wherein said amorphization is performed by ion implantation of arsenic or silicon.
The manufacturing method of the semiconductor device described in the above.
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|---|---|---|---|---|
| US6355642B1 (en) | 1996-06-28 | 2002-03-12 | Meiji Seika Kaisha, Ltd. | Tetrahydrobenzindole compounds |
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| DE10208904B4 (en) | 2002-02-28 | 2007-03-01 | Advanced Micro Devices, Inc., Sunnyvale | Method for producing different silicide areas on different silicon-containing areas in a semiconductor element |
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| BE1015722A4 (en) * | 2003-10-17 | 2005-07-05 | Uni Microelektronica Ct Vzw | Formation of semiconductor structure for CMOS device port electrodes, by applying metal silicide formation rate retarding or accelerating agents to metal silicide regions |
-
1997
- 1997-07-23 JP JP19752297A patent/JP3190858B2/en not_active Expired - Fee Related
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