JPH0974191A - 炭化珪素半導体装置の製造方法 - Google Patents
炭化珪素半導体装置の製造方法Info
- Publication number
- JPH0974191A JPH0974191A JP7229485A JP22948595A JPH0974191A JP H0974191 A JPH0974191 A JP H0974191A JP 7229485 A JP7229485 A JP 7229485A JP 22948595 A JP22948595 A JP 22948595A JP H0974191 A JPH0974191 A JP H0974191A
- Authority
- JP
- Japan
- Prior art keywords
- groove
- semiconductor layer
- silicon carbide
- semiconductor
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 182
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 title claims abstract description 66
- 229910010271 silicon carbide Inorganic materials 0.000 title claims abstract description 60
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 37
- 239000010410 layer Substances 0.000 claims abstract description 163
- 239000000758 substrate Substances 0.000 claims abstract description 33
- 239000013078 crystal Substances 0.000 claims abstract description 13
- 239000002344 surface layer Substances 0.000 claims abstract description 6
- 238000010030 laminating Methods 0.000 claims abstract description 3
- 238000000034 method Methods 0.000 claims description 49
- 230000003647 oxidation Effects 0.000 claims description 20
- 238000007254 oxidation reaction Methods 0.000 claims description 20
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 9
- 229910052799 carbon Inorganic materials 0.000 claims description 9
- 238000001312 dry etching Methods 0.000 claims description 6
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 6
- 230000000149 penetrating effect Effects 0.000 claims description 3
- 230000001590 oxidative effect Effects 0.000 claims 1
- 150000002500 ions Chemical class 0.000 abstract description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 9
- 229920005591 polysilicon Polymers 0.000 abstract description 9
- 230000003247 decreasing effect Effects 0.000 abstract description 2
- 239000012535 impurity Substances 0.000 description 22
- 230000000694 effects Effects 0.000 description 18
- 230000015572 biosynthetic process Effects 0.000 description 11
- 238000010586 diagram Methods 0.000 description 11
- 230000015556 catabolic process Effects 0.000 description 8
- 239000000463 material Substances 0.000 description 7
- 238000013461 design Methods 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 4
- 230000005684 electric field Effects 0.000 description 3
- 230000005669 field effect Effects 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000002474 experimental method Methods 0.000 description 2
- 230000009257 reactivity Effects 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 238000000349 field-emission scanning electron micrograph Methods 0.000 description 1
- NRQNMMBQPIGPTB-UHFFFAOYSA-N methylaluminum Chemical compound [CH3].[Al] NRQNMMBQPIGPTB-UHFFFAOYSA-N 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
- 238000001947 vapour-phase growth Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7827—Vertical transistors
- H01L29/7828—Vertical transistors without inversion channel, e.g. vertical ACCUFETs, normally-on vertical MISFETs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
- H01L21/048—Making electrodes
- H01L21/049—Conductor-insulator-semiconductor electrodes, e.g. MIS contacts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
- H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Manufacturing & Machinery (AREA)
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
き、さらに、チャネル形成面にイオンダメージや凹凸を
低減することでMOS界面特性を改善しスイッチング特
性に優れた炭化珪素半導体装置の製造方法を提供する。 【解決手段】n+ 型単結晶SiC基板1とn型エピタキ
シャル層2とp型エピタキシャル層3とを順次積層して
半導体基板4を形成し、p型エピタキシャル層3の表層
部の所定領域にn+ ソース領域6を形成し、n+ ソース
領域6とp型エピタキシャル層3を貫通しn型エピタキ
シャル層2に達する溝9を形成し、溝9の内壁にエピタ
キシャル層11を形成し、エピタキシャル層11の表面
にゲート酸化熱膜12を形成し、ゲート熱酸化膜12の
表面にポリシリコン層13a,13bを形成し、領域
3,6の表面にソース電極膜15を形成するとともに、
n+ 型単結晶SiC基板1の表面にドレイン電極膜16
を形成する。
Description
装置の製造方法に関するものであり、その用途としては
例えば、絶縁ゲート型電界効果トランジスタ、とりわけ
大電力用の縦型MOSFET等の製造方法に用いて好適
である。
素単結晶材料を使用した縦型パワーMOSFETが提案
されている。電力用トランジスタの損失を低減するため
にはオン抵抗の低減が必要であり、効果的にオン抵抗低
減が可能な素子構造として図11に示す溝ゲート型パワ
ーMOSFET(例えば、特開平4−239778号公
報)が提案されている。図11における溝ゲート型パワ
ーMOSFETは炭化珪素の基板30上に第1半導体領
域31が形成され、第1半導体領域31上に第2半導体
領域32が形成され、さらに、第2半導体領域32の所
定領域に第3半導体領域33が形成されている。又、第
3半導体領域33と第2半導体領域32を貫通して第1
半導体領域31に達する溝34が形成され、溝34内に
はゲート絶縁膜35を介してゲート電極36が充填され
ている。ゲート電極36の上面には絶縁膜37が形成さ
れ、絶縁膜37上を含む第3半導体領域33上にはソー
ス電極膜38が形成されている。又、基板30の表面に
はドレイン電極膜39が形成されている。
体領域31,32を炭化珪素のエピタキシャル層で形成
してそのエピタキシャル成長時に不純物を途中から導入
して、第2半導体領域32の表層部に第3半導体領域3
3を形成するとともに、ソース電極膜38とコンタクト
をとるための領域に不純物を導入して所定領域にのみ第
3半導体領域33を配置する。そして、第2半導体領域
32を貫いて第1半導体領域31に達するように溝34
を堀り込み、溝34内にゲート電極36を嵌め込む。炭
化珪素は不純物の熱拡散が困難であるが、このようにす
ることにより、第1および第2半導体領域31,32に
対して後から不純物を拡散させずに第2半導体領域32
を形成できる。
だ構造とし、溝34の側面のゲート絶縁膜34に接する
第2半導体領域32の部分をチャネル形成面としてい
る。さらに、炭化珪素の許容最大電界強度が高い特長を
利用してその第1半導体領域31内の電界強度を高く設
定することにより電界効果トランジスタの耐圧を向上す
るとともに、この電界強度の設定値に合わせて第1半導
体領域31の厚さを最適化することにより電界効果トラ
ンジスタの順方向電圧の低減を可能にできるとしてい
る。
に示すような溝ゲート型パワーMOSFETを製造する
場合、チャネル形成面の不純物濃度は第2半導体領域3
2の不純物濃度と同じ濃度となっていた。パワーMOS
FETを設計する上で第2半導体領域32の不純物濃度
と膜厚はソース・ドレイン間の耐圧を決定する上での主
要な設計パラメータであり、一方チャネル形成面の不純
物濃度はゲートの閾値電圧とチャネルでのドロップ電圧
を決定する上での主要な設計パラメータである。パワー
MOSFETを高耐圧、低オン抵抗でかつ閾値電圧を小
さく設計するためには第2半導体領域32とチャネル形
成面の不純物濃度を独立で制御できることがデバイス設
計上重要であるが、チャネル形成面と第2半導体領域3
2のキャリア濃度を従来の方法では独立に制御できない
という問題があった。
り形成される場合は、チャネル形成面にイオンエッチン
グによるダメージが生じMOS界面特性が劣化し、MO
Sスイッチング特性が劣化するという問題があった。
ン抵抗でかつ閾値電圧を小さくでき、さらに、チャネル
形成面にイオンダメージや凹凸を低減することでMOS
界面特性を改善しスイッチング特性に優れた炭化珪素半
導体装置の製造方法を提供することにある。
は、第1導電型の低抵抗半導体層と第1導電型の高抵抗
半導体層と第2導電型の第1の半導体層とを順に積層し
て単結晶炭化珪素よりなる半導体基板を形成するととも
に、前記第1の半導体層内の表層部の所定領域に第1導
電型の半導体領域を形成する第1工程と、前記半導体領
域と前記第1の半導体層を貫通し前記高抵抗半導体層に
達する溝を形成する第2工程と、前記溝の内壁における
少なくとも側面に、単結晶炭化珪素よりなる第2の半導
体層を形成する第3工程と、前記溝内における前記第2
の半導体層の表面にゲート酸化膜を形成する第4工程
と、前記溝内における前記ゲート酸化膜の表面にゲート
電極膜を形成する第5工程と、前記第1の半導体層の表
面と前記半導体領域の表面のうちの少なくとも前記半導
体領域の表面に第1の電極を形成するとともに、前記低
抵抗半導体層の表面に第2の電極を形成する第6工程と
を備えた炭化珪素半導体装置の製造方法をその要旨とす
る。
の発明における前記半導体基板を構成する炭化珪素が六
方晶系であり、かつ表面の面方位が略(0001)カー
ボン面である請求項1に記載の炭化珪素半導体装置の製
造方法をその要旨とする。
に記載の発明における前記第3工程は、前記第1の半導
体層および半導体領域の表面と前記溝の側面および底面
に第2の半導体層を形成するものであり、その後に、前
記溝の側面における前記第2の半導体層に比べ前記第1
の半導体層および半導体領域の表面と前記溝の底面にお
ける前記第2の半導体層を厚く熱酸化して前記溝の側面
にのみ前記第2の半導体層を残す工程を含む炭化珪素半
導体装置の製造方法をその要旨とする。
いずれか1項に記載の発明における前記第3工程は、前
記第2の半導体層をエピタキシャル成長法により形成す
る炭化珪素半導体装置の製造方法をその要旨とする。
いずれか1項に記載の発明における前記第1工程は、前
記半導体領域をエピタキシャル成長法にて形成する炭化
珪素半導体装置の製造方法をその要旨とする。
いずれか1項に記載の発明における前記第2工程は、前
記溝の内壁における底面に比べ側面が薄い酸化膜を形成
および除去する工程を含む炭化珪素半導体装置の製造方
法をその要旨とする。
いずれか1項に記載の発明における前記第2工程は、ド
ライエッチングにより前記溝を形成するとともに、溝の
内壁における底面に比べ側面が薄い酸化膜を形成および
除去する工程を含む炭化珪素半導体装置の製造方法をそ
の要旨とする。
いずれか1項に記載の発明における前記第3工程は、異
方性エピタキシャル成長法により前記溝の内壁において
底面に比べ側面が厚い前記第2の半導体層を形成する炭
化珪素半導体装置の製造方法をその要旨とする。
いずれか1項に記載の発明における前記第4工程は、異
方性熱酸化法により前記溝の内壁における底面に比べ側
面が薄い前記ゲート酸化膜を形成する炭化珪素半導体装
置の製造方法をその要旨とする。 (作用)請求項1に記載の発明によれば、第1工程によ
り、第1導電型の低抵抗半導体層と第1導電型の高抵抗
半導体層と第2導電型の第1の半導体層とを順に積層し
て単結晶炭化珪素よりなる半導体基板が形成されるとと
もに、第1の半導体層内の表層部の所定領域に第1導電
型の半導体領域が形成される。そして、第2工程により
半導体領域と第1の半導体層を貫通し高抵抗半導体層に
達する溝が形成され、第3工程により、溝の内壁におけ
る少なくとも側面に、単結晶炭化珪素よりなる第2の半
導体層が形成される。さらに、第4工程により溝内にお
ける第2の半導体層の表面にゲート酸化膜が形成され、
第5工程により溝内におけるゲート酸化膜の表面にゲー
ト電極膜が形成される。第6工程により、第1の半導体
層の表面と半導体領域の表面のうちの少なくとも半導体
領域の表面に第1の電極が形成されるとともに、低抵抗
半導体層の表面に第2の電極が形成される。
体層および第1の半導体層の形成と、第3工程における
第2の半導体層の形成とが、独立に行われる。よって、
チャネルを形成する第2の半導体層の不純物濃度を、ソ
ース・ドレイン間耐圧を設計するのに必要な高抵抗半導
体層と第1の半導体層の不純物濃度に対して独立に設計
でき任意な値とすることができる。その結果、チャネル
移動度の不純物散乱を抑えることでチャネル部でのドロ
ップ電圧を小さくし、かつ閾電圧が低い高耐圧低損失パ
ワーMOSFETを得ることができる。
層が形成されるので、この第2の半導体層においてはイ
オンダメージの無い半導体層が配置できる。よって、チ
ャネル形成面にイオンダメージや凹凸を低減することで
MOS界面特性が改善されスイッチング特性に優れた炭
化珪素半導体装置が製造される。
に記載の発明の作用に加え、半導体基板を構成する炭化
珪素が六方晶系であり、かつ表面の面方位が略(000
1)カーボン面となっており、その他の面に対して化学
反応性の高い面を表面としたので、プロセス温度を下げ
ることが可能で、またプロセス時間を短くできる。
又は2に記載の発明の作用に加え、第3工程において、
第1の半導体層および半導体領域の表面と溝の側面およ
び底面に第2の半導体層が形成され、その後に、溝の側
面における第2の半導体層に比べ第1の半導体層および
半導体領域の表面と溝の底面における第2の半導体層が
厚く熱酸化されて溝の側面にのみ第2の半導体層が残さ
れる。つまり、溝側面の酸化膜は薄く、基板表面、溝底
面の酸化膜は厚くできる。このことは図9に示すように
本発明者らの実験により明らかにされたSiC酸化異方
性の発見に基づく。この異方酸化工程により第2の半導
体層の除去を最小限に抑えて、基板表面と溝底面の不必
要な第2の半導体層を取り除くことが可能となる。
〜3のいずれか1項に記載の発明の作用に加え、第3工
程において、第2の半導体層がエピタキシャル成長法に
より形成される。よって、溝の側面に一様に第2の半導
体層を高品位に形成できる。この方法により得られた第
2の半導体層は移動度がその他の層の不純物の影響を受
けず移動度が大きい。
〜4のいずれか1項に記載の発明の作用に加え、第1工
程において、半導体領域がエピタキシャル成長法にて形
成される。よって、厚いソース領域を形成することがで
き、また低抵抗なソース領域をエピタキシャル成長法に
より形成することができる。
〜4のいずれか1項に記載の発明の作用に加え、第2工
程において、溝の内壁における底面に比べ側面が薄い酸
化膜が形成および除去される。よって、局所異方性熱酸
化法により相対的に薄い酸化膜が形成され、溝内壁にイ
オンダメージの無い溝を形成することで、この溝側面に
形成する第2の半導体層を高品位に形成でき、この第2
の半導体層に形成されるMOS界面は良好なものとな
る。
〜4のいずれか1項に記載の発明の作用に加え、第2工
程において、ドライエッチングにより溝が形成されると
ともに、溝の内壁における底面に比べ側面が薄い酸化膜
が形成および除去される。よって、溝側面に形成する第
2の半導体層を高品位に形成でき、この第2の半導体層
に形成されるMOS界面は良好なものとなる。
〜4のいずれか1項に記載の発明の作用に加え、第3工
程は、異方性エピタキシャル成長法により溝の内壁にお
いて底面に比べ側面が厚い第2の半導体層が形成され
る。つまり、異方性エピタキシャル成長法により第2の
半導体層を形成することで、溝側面にホモエピタキシャ
ル成長でき、かつ溝側面のエピタキシャル層の厚さを基
板表面及び溝底面のエピタキシャル層の厚さに対して1
0倍以上厚く成長できる。このことは図10に示すよう
に本発明者らの実験により明らかにされた炭化珪素のエ
ピタキシャル成長速度の発見に基づく。
〜4のいずれか1項に記載の発明の作用に加え、第4工
程において異方性熱酸化法により溝の内壁における底面
に比べ側面が薄いゲート酸化膜が形成される。つまり、
ゲート酸化膜を熱酸化法により形成することによりMO
Sゲート構造とすることができる。この方法では側面の
酸化膜を選択的に薄くでき、基板表面、溝底面のフィー
ルド酸化膜は厚くできる。よって、チャネルを形成する
部位のみに薄い酸化膜を形成できる。
の形態を図面に従って説明する。図1に、本実施の形態
における溝ゲート型パワーMOSFET(縦型パワーM
OSFET)の断面図を示す。
る。まず、図2に示すように、低抵抗半導体層としての
n+ 型単結晶SiC基板1を用意する。このn+ 型単結
晶SiC基板1は、六方晶系であり、かつ表面の面方位
が略(0001)カーボン面となっている。そして、そ
のn+ 型単結晶SiC基板1の表面に、高抵抗半導体層
としてのn型エピタキシャル層2と第1の半導体層とし
てのp型エピタキシャル層3とを順に積層する。n型エ
ピタキシャル層2は、キャリア密度が1×1016cm-3
程度で、厚さが10μm程度である。又、p型エピタキ
シャル層3は、キャリア密度が1×1017cm-3程度
で、厚さが2μm程度である。
1、n型エピタキシャル層2及びp型エピタキシャル層
3とからなる半導体基板4を形成する。続いて、図3に
示すように、p型エピタキシャル層3に対しマスク材5
を用いてイオン注入法によりp型エピタキシャル層3の
表層部の所定領域に半導体領域としてのn+ ソース領域
6を形成する。n+ ソース領域6は、表面のキャリア濃
度が1×1019cm-3程度で、接合深さが0.5μm程
度である。
にて形成されるので、n+ ソース領域6をp型エピタキ
シャル層3の任意の箇所に形成することができ、p型エ
ピタキシャル層3(すなわちボディー層)とソース領域
6の各表面の面積割合を自由に設計できる。
を用いてドライエッチングにより半導体基板4の表面か
らn+ ソース領域6とp型エピタキシャル層3を貫通し
n型エピタキシャル層2に達する溝9を形成する。この
溝9は、幅が例えば2μmで、深さが例えば2μmであ
る。又、溝9の内壁は側面9aと底面9bとを有してい
る。
耐酸化マスクとして使用し、例えば1100℃の熱酸化
法により例えば5時間程度の熱酸化を行い、溝9の内壁
に熱酸化膜10を形成する。ここで、溝9の側面9aに
おいては100nm程度の酸化膜10aが形成されると
ともに、溝9の底面9bにおいては500nm程度の酸
化膜10bが形成される。さらに、熱酸化膜10とマス
ク材7をエッチング除去する。
よるエピタキシャル成長により溝9の内壁とn+ ソース
領域6およびp型エピタキシャル層3の表面に、第2の
半導体層としてのエピタキシャル層11を形成する。こ
のエピタキシャル成長により溝9の側面9aには、厚さ
が例えば100nm程度のエピタキシャル層11aが、
溝9の底面9bには、厚さが例えば10nm程度のエピ
タキシャル層11bが、基板表面には厚さが10nm程
度のエピタキシャル層11cが形成される。
濃度にコントロールされる。より具体的には、SiH4
ガスとC3 H8 とを原料ガスとして流しながらCVD法
により炭化珪素を気相成長する際にN2 ガス(又はトリ
メチルアルミニウムガス)の供給量を調整することによ
りエピタキシャル層11の不純物濃度を1015〜10 17
/cm3 で調整する。この際、不純物濃度を低くするこ
とができる。
1が形成されることは実験的に分かっている。これを図
10を示す。図10は溝における側面および底面を含む
領域でのFE−SEM像のスケッチを示す。このように
炭化珪素のエピタキシャル成長速度の違いにより、溝側
面にホモエピタキシャル成長でき、かつ溝側面のエピタ
キシャル層の厚さを基板表面及び溝底面のエピタキシャ
ル層の厚さに対して10倍以上厚くホモエピタキシャル
層を成長できる。よって、エピタキシャル層11がチャ
ネル形成領域となるが、チャネルのドロップ電圧を小さ
くでき、また歩留りよく形成でき、低損失で歩留りが高
い装置を製造できる。
よび除去することにより(局所異方性熱酸化法にて相対
的に薄い酸化膜10を形成および除去することによ
り)、溝9の内壁にイオンダメージの無い溝が形成され
ているので、この溝側面に形成するエピタキシャル層1
1を高品位に形成でき、このエピタキシャル層11に形
成されるMOS界面は良好なものとなり、スイッチング
特性に優れた装置を製造することができる。
℃の異方性熱酸化法により5時間程度の熱酸化を行い、
エピタキシャル層11の表面にゲート熱酸化膜12を形
成する。この熱酸化により溝9の側面9aに位置するエ
ピタキシャル層11aにおいてはその表面に厚さが50
nm程度の薄いゲート熱酸化膜12aが形成される。
又、溝9の底面9bにおけるエピタキシャル層11bは
酸化され酸化膜に変化し厚さが500nm程度の厚いゲ
ート熱酸化膜12bが形成される。さらに、n+ソース
領域6上およびp型エピタキシャル層3上におけるエピ
タキシャル層11cは酸化膜に変化し厚さが500nm
程度の厚いゲート熱酸化膜12cが形成される。
されることは実験的に分かっている。つまり、図9に示
すように、(0001)カーボン面と角度θをなす斜状
面とを有する炭化珪素を用いて熱酸化膜の厚さを測定し
た。その結果、(0001)カーボン面に比べ、θ=9
0°である面{(112バー0)面}において膜厚が薄
くなる。この異方酸化工程によりエピタキシャル層11
の除去を最小限に抑えて、基板表面と溝底面の不必要な
エピタキシャル層11を取り除くことが可能となる。よ
って、一度の熱酸化にて簡便かつ歩留まりよく溝側面だ
けにエピタキシャル層11を形成することができ、安価
に歩留まりよく製造することができる。
ート電極膜としての第1ポリシリコン膜13a及び第2
ポリシリコン膜13bにより順次埋め戻す。その結果、
溝9内におけるゲート熱酸化膜12の内側に第1および
第2ポリシリコン膜13a,13bが配置される。ここ
で、第1および第2ポリシリコン膜13a,13bはn
+ ソース領域6上のゲート熱酸化膜12c上に形成され
てもよい。
2ポリシリコン膜13a,13b上を含めたゲート熱酸
化膜12c上に、CVD法により層間絶縁層14を形成
し、ソースコンタクト予定位置のn+ ソース領域6とp
型エピタキシャル層3の表面上にあるゲート熱酸化膜1
2cと層間絶縁層14とを除去する。その後、n+ ソー
ス領域6とp型エピタキシャル層3及び層間絶縁層14
上に第1の電極としてのソース電極膜15を形成すると
ともに、半導体基板4の裏面(n+ 型単結晶SiC基板
1の表面)に第2の電極としてのドレイン電極膜16を
形成し、パワーMOSFETを完成する。
よりなる半導体基板4を用いてチャネルを形成するエピ
タキシャル層11の不純物濃度をソース・ドレイン間耐
圧を設計するのに必要なn型エピタキシャル層2とp型
エピタキシャル層3の不純物濃度とは独立に任意に設計
することができるのでチャネル移動度の不純物散乱を抑
えることでチャネル部でのドロップ電圧を小さくし、か
つ低い閾電圧の高耐圧低損失パワーMOSFETを製造
することができる。
されるので、このエピタキシャル層11においてはイオ
ンダメージの無い半導体層が配置できる。よって、チャ
ネル形成面にイオンダメージや凹凸を低減することでM
OS界面特性が改善されスイッチング特性に優れた炭化
珪素半導体装置が製造できる。
方晶系であり、かつ表面の面方位が略(0001)カー
ボン面であるので、その他の面に対して化学反応性の高
い面を表面とでき、プロセス温度を下げ、プロセス時間
を短くできる。よって、安価なるデバイスとすることが
できる。
(エピタキシャル層11)をエピタキシャル成長にて形
成したので、溝9の側面に一様に第2の半導体層(エピ
タキシャル層11)を高品位に形成できる。この方法に
より得られた第2の半導体層(エピタキシャル層11)
は移動度がその他の層の不純物の影響を受けず移動度が
大きいという特長を有し、このエピタキシャル層11に
形成したチャネルでのドロップ電圧を小さくでき、低損
失に製造することができる。さらに、異方性エピタキシ
ャル成長により低不純物濃度で形成したので、チャネル
の移動度が大きいチャネルを形成することができ、チャ
ネル部でのドロップ電圧を小さくできる。このように、
炭化珪素よりなる高耐圧低損失パワーMOSFETをよ
り低損失に歩留まりよく製造することができる。
れるので、溝9を微細に深く、垂直に近く形成でき、溝
9の側面9aに形成されるエピタキシャル層11の表面
積を増やすことで単位面積当たりのチャネル幅の総計を
大きくできチャネル部でのドロップ電圧を小さくするこ
とができ、より低損失化した装置を製造することができ
る。
るので、溝内壁に歩留まりよくゲート電極膜を形成で
き、高耐圧低損失の装置を歩留まり良く製造できる。
尚、本実施例では、六方晶系炭化珪素についてのみ説明
したが、他の結晶系(例えば立方晶系)の炭化珪素につ
いても同じ効果が得られる。
説明したが、半導体型のnとpを入れ換えた構造でも同
じ効果が得られることは言うまでもない。さらに、図7
に示すように、エピタキシャル層11を形成した後に、
熱酸化膜11を形成して溝9の側面にのみエピタキシャ
ル層11を残すとともに、溝9の内壁における底面9b
に比べ側面9aが薄いゲート酸化膜を配置したが、エピ
タキシャル層11を形成した後に、熱酸化膜を形成し、
溝9の側面にのみエピタキシャル層11を残した後にこ
の酸化膜を除去する第1の熱酸化膜形成工程と、その後
において、熱酸化膜を形成し、溝9の内壁における底面
9bに比べ側面9aが薄いゲート酸化膜を形成する第2
の熱酸化膜形成工程としてもよい。この第1の熱酸化膜
形成工程においては基板表面の不必要な第2の半導体層
を1回の酸化にて除去できる。又、第2の熱酸化膜形成
工程においては、異方性熱酸化法により側面の酸化膜を
選択的に薄くでき、基板表面、溝底面のフィールド酸化
膜は厚くでき、チャネルを形成する部位のみに薄い酸化
膜を形成できる。
ずに、p型エピタキシャル層3の形成の際において成長
途中から不純物を含んだガスを供給することによりp型
エピタキシャル層3の表面にn+ ソース領域6を形成し
てもよい。このようにすると、厚いソース領域が形成す
ることができ、また低抵抗なソース領域をエピタキシャ
ル成長法により形成することができるのでソース領域で
のドロップ電圧を小さくすることができ、より低損失化
した装置を製造することができる。
ソース領域6の表面に形成されていればよい。又、溝9
の形状は、U字状の他にもV字状であってもよい。
面は、結晶学的にみて対称な面である(0001バー)
カーボン面を含むものである。
発明によれば、高耐圧、低オン抵抗でかつ閾値電圧を小
さくでき、さらに、チャネル形成面にイオンダメージや
凹凸を低減することでMOS界面特性を改善しスイッチ
ング特性に優れた炭化珪素半導体装置の製造方法を提供
することができる優れた効果を発揮する。
に記載の発明の効果に加え、プロセス温度を下げたりプ
ロセス時間を短くでき、安価に製造することができる。
請求項3に記載の発明によれば、請求項1又は2に記載
の発明の効果に加え、一度の熱酸化にて簡便かつ歩留ま
りよく溝側面だけに第2の半導体層を形成でき、安価に
歩留まりよく製造することができる。
〜3のいずれか1項に記載の発明の効果に加え、第2の
半導体層に形成したチャネル部でのドロップ電圧を小さ
くでき、低損失に製造することができる。
〜4のいずれか1項に記載の発明の効果に加え、ソース
領域でのドロップ電圧を小さくすることができ、より低
損失化した装置を製造することができる。
〜4のいずれか1項に記載の発明の効果に加え、MOS
界面が良好なものとなり、スイッチング特性に優れた装
置を製造することができる。
〜4のいずれか1項に記載の発明の効果に加え、MOS
界面が良好なものとなり、スイッチング特性に優れた装
置を製造することができる。
〜4のいずれか1項に記載の発明の効果に加え、チャネ
ル部でのドロップ電圧を小さくでき、また歩留まりよく
形成することができ、これにより低損失で歩留まりが高
い装置を製造できる。
〜4のいずれか1項に記載の発明の効果に加え、ソース
・ドレイン間耐圧が高く、スイッチング速度の速い装置
を製造できる。
及び製造工程を説明するための断面構造図。
明するための断面構造図。
明するための断面構造図。
明するための断面構造図。
明するための断面構造図。
明するための断面構造図。
明するための断面構造図。
明するための断面構造図。
るための図。
異方性を説明するためのスケッチ図。
めの断面構造図。
2…高抵抗半導体層としてのn型エピタキシャル層、3
…第1の半導体層としてのp型エピタキシャル層、4…
半導体基板、6…半導体領域としてのn+ ソース領域、
9…溝、9a…側面、9b…底面、10…熱酸化膜、1
1…第2の半導体層としてのエピタキシャル層、12…
ゲート熱酸化膜、13a…ゲート電極膜としての第1ポ
リシリコン層、14…層間絶縁層、15…第1の電極と
してのソース電極膜、16…第2の電極としてのドレイ
ン電極膜
Claims (9)
- 【請求項1】 第1導電型の低抵抗半導体層と第1導電
型の高抵抗半導体層と第2導電型の第1の半導体層とを
順に積層して単結晶炭化珪素よりなる半導体基板を形成
するとともに、前記第1の半導体層内の表層部の所定領
域に第1導電型の半導体領域を形成する第1工程と、 前記半導体領域と前記第1の半導体層を貫通し前記高抵
抗半導体層に達する溝を形成する第2工程と、 前記溝の内壁における少なくとも側面に、単結晶炭化珪
素よりなる第2の半導体層を形成する第3工程と、 前記溝内における前記第2の半導体層の表面にゲート酸
化膜を形成する第4工程と、 前記溝内における前記ゲート酸化膜の表面にゲート電極
膜を形成する第5工程と、 前記第1の半導体層の表面と前記半導体領域の表面のう
ちの少なくとも前記半導体領域の表面に第1の電極を形
成するとともに、前記低抵抗半導体層の表面に第2の電
極を形成する第6工程とを備えたことを特徴とする炭化
珪素半導体装置の製造方法。 - 【請求項2】 前記半導体基板を構成する炭化珪素が六
方晶系であり、かつ表面の面方位が略(0001)カー
ボン面であることを特徴とする請求項1に記載の炭化珪
素半導体装置の製造方法。 - 【請求項3】 前記第3工程は、前記第1の半導体層お
よび半導体領域の表面と前記溝の側面および底面に第2
の半導体層を形成するものであり、その後に、前記溝の
側面における前記第2の半導体層に比べ前記第1の半導
体層および半導体領域の表面と前記溝の底面における前
記第2の半導体層を厚く熱酸化して前記溝の側面にのみ
前記第2の半導体層を残す工程を含むことを特徴とする
請求項1又は2に記載の炭化珪素半導体装置の製造方
法。 - 【請求項4】 前記第3工程は、前記第2の半導体層を
エピタキシャル成長法により形成することを特徴とする
請求項1〜3のいずれか1項に記載の炭化珪素半導体装
置の製造方法。 - 【請求項5】 前記第1工程は、前記半導体領域をエピ
タキシャル成長法にて形成することを特徴とする請求項
1〜4のいずれか1項に記載の炭化珪素半導体装置の製
造方法。 - 【請求項6】 前記第2工程は、前記溝の内壁における
底面に比べ側面が薄い酸化膜を形成および除去する工程
を含むことを特徴とする請求項1〜4のいずれか1項に
記載の炭化珪素半導体装置の製造方法。 - 【請求項7】 前記第2工程は、ドライエッチングによ
り前記溝を形成するとともに、溝の内壁における底面に
比べ側面が薄い酸化膜を形成および除去する工程を含む
ことを特徴とする請求項1〜4のいずれか1項に記載の
炭化珪素半導体装置の製造方法。 - 【請求項8】 前記第3工程は、異方性エピタキシャル
成長法により前記溝の内壁において底面に比べ側面が厚
い前記第2の半導体層を形成することを特徴とする請求
項1〜4のいずれか1項に記載の炭化珪素半導体装置の
製造方法。 - 【請求項9】 前記第4工程は、異方性熱酸化法により
前記溝の内壁における底面に比べ側面が薄い前記ゲート
酸化膜を形成することを特徴とする請求項1〜4のいず
れか1項に記載の炭化珪素半導体装置の製造方法。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22948595A JP3419163B2 (ja) | 1995-09-06 | 1995-09-06 | 炭化珪素半導体装置の製造方法 |
FR9610880A FR2738394B1 (fr) | 1995-09-06 | 1996-09-06 | Dispositif a semi-conducteur en carbure de silicium, et son procede de fabrication |
KR1019960038644A KR100199997B1 (ko) | 1995-09-06 | 1996-09-06 | 탄화규소 반도체장치 |
DE19636302A DE19636302C2 (de) | 1995-09-06 | 1996-09-06 | Siliziumkarbidhalbleitervorrichtung und Verfahren zur Herstellung |
US08/893,221 US5976936A (en) | 1995-09-06 | 1997-07-15 | Silicon carbide semiconductor device |
US08/938,805 US6020600A (en) | 1995-09-06 | 1997-09-26 | Silicon carbide semiconductor device with trench |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22948595A JP3419163B2 (ja) | 1995-09-06 | 1995-09-06 | 炭化珪素半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0974191A true JPH0974191A (ja) | 1997-03-18 |
JP3419163B2 JP3419163B2 (ja) | 2003-06-23 |
Family
ID=16892911
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP22948595A Expired - Lifetime JP3419163B2 (ja) | 1995-09-06 | 1995-09-06 | 炭化珪素半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3419163B2 (ja) |
Cited By (25)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11266015A (ja) * | 1998-03-18 | 1999-09-28 | Denso Corp | 炭化珪素半導体装置の製造方法 |
JP2000312003A (ja) * | 1999-02-23 | 2000-11-07 | Matsushita Electric Ind Co Ltd | 絶縁ゲート型半導体素子およびその製造方法 |
KR100295063B1 (ko) * | 1998-06-30 | 2001-08-07 | 김덕중 | 트렌치게이트구조의전력반도체장치및그제조방법 |
KR100341214B1 (ko) * | 1999-12-21 | 2002-06-20 | 오길록 | 고속 전력 트랜지스터 제조방법 |
KR100506055B1 (ko) * | 2001-12-31 | 2005-08-05 | 주식회사 하이닉스반도체 | 반도체 소자의 트랜지스터 및 그의 제조 방법 |
US7091555B2 (en) | 2003-04-02 | 2006-08-15 | Rohm Co., Ltd. | Semiconductor device for switching |
JP2007258465A (ja) * | 2006-03-23 | 2007-10-04 | Fuji Electric Holdings Co Ltd | 半導体装置 |
DE19809564B4 (de) * | 1997-03-05 | 2008-07-31 | Denso Corp., Kariya | Siliziumkarbid-Halbleiterbauelement |
JP2011253929A (ja) * | 2010-06-02 | 2011-12-15 | Mitsubishi Electric Corp | 半導体装置の製造方法および半導体装置 |
KR101142536B1 (ko) * | 2010-07-26 | 2012-05-08 | 한국전기연구원 | 실리콘 카바이드 트렌치 모스펫의 제작 방법 |
JP2012089873A (ja) * | 1999-02-23 | 2012-05-10 | Panasonic Corp | 絶縁ゲート型半導体素子の製造方法 |
WO2013094287A1 (ja) | 2011-12-19 | 2013-06-27 | 住友電気工業株式会社 | 半導体装置 |
WO2014164297A1 (en) * | 2013-03-13 | 2014-10-09 | Cree, Inc. | Field effect transistor devices with regrown layers |
US8981384B2 (en) | 2010-08-03 | 2015-03-17 | Sumitomo Electric Industries, Ltd. | Semiconductor device and method for manufacturing same |
US9000447B2 (en) | 2011-09-26 | 2015-04-07 | Sumitomo Electric Industries, Ltd. | Silicon carbide semiconductor device |
US8999854B2 (en) | 2011-11-21 | 2015-04-07 | Sumitomo Electric Industries, Ltd. | Method for manufacturing silicon carbide semiconductor device |
US9012922B2 (en) | 2011-09-14 | 2015-04-21 | Sumitomo Electric Industries, Ltd. | Silicon carbide semiconductor device and method for manufacturing same |
US9142668B2 (en) | 2013-03-13 | 2015-09-22 | Cree, Inc. | Field effect transistor devices with buried well protection regions |
US9240476B2 (en) | 2013-03-13 | 2016-01-19 | Cree, Inc. | Field effect transistor devices with buried well regions and epitaxial layers |
US9306061B2 (en) | 2013-03-13 | 2016-04-05 | Cree, Inc. | Field effect transistor devices with protective regions |
JP2016528729A (ja) * | 2013-07-17 | 2016-09-15 | クリー インコーポレイテッドCree Inc. | トレンチゲートを有する電界効果デバイスのための強化されたゲート誘電体 |
JP2017005140A (ja) * | 2015-06-11 | 2017-01-05 | トヨタ自動車株式会社 | 絶縁ゲート型スイッチング装置とその製造方法 |
JP2018101706A (ja) * | 2016-12-20 | 2018-06-28 | 国立研究開発法人産業技術総合研究所 | 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 |
CN114242768A (zh) * | 2021-11-18 | 2022-03-25 | 深圳真茂佳半导体有限公司 | 栅底电荷平衡改善的碳化硅mosfet器件及制造方法 |
CN114242769A (zh) * | 2021-11-24 | 2022-03-25 | 深圳真茂佳半导体有限公司 | 超结梯形槽碳化硅mosfet器件及制作方法 |
-
1995
- 1995-09-06 JP JP22948595A patent/JP3419163B2/ja not_active Expired - Lifetime
Cited By (33)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE19809564B4 (de) * | 1997-03-05 | 2008-07-31 | Denso Corp., Kariya | Siliziumkarbid-Halbleiterbauelement |
JPH11266015A (ja) * | 1998-03-18 | 1999-09-28 | Denso Corp | 炭化珪素半導体装置の製造方法 |
US6525373B1 (en) | 1998-06-30 | 2003-02-25 | Fairchild Korea Semiconductor Ltd. | Power semiconductor device having trench gate structure and method for manufacturing the same |
KR100295063B1 (ko) * | 1998-06-30 | 2001-08-07 | 김덕중 | 트렌치게이트구조의전력반도체장치및그제조방법 |
JP2012089873A (ja) * | 1999-02-23 | 2012-05-10 | Panasonic Corp | 絶縁ゲート型半導体素子の製造方法 |
JP2000312003A (ja) * | 1999-02-23 | 2000-11-07 | Matsushita Electric Ind Co Ltd | 絶縁ゲート型半導体素子およびその製造方法 |
KR100341214B1 (ko) * | 1999-12-21 | 2002-06-20 | 오길록 | 고속 전력 트랜지스터 제조방법 |
KR100506055B1 (ko) * | 2001-12-31 | 2005-08-05 | 주식회사 하이닉스반도체 | 반도체 소자의 트랜지스터 및 그의 제조 방법 |
US7091555B2 (en) | 2003-04-02 | 2006-08-15 | Rohm Co., Ltd. | Semiconductor device for switching |
JP2007258465A (ja) * | 2006-03-23 | 2007-10-04 | Fuji Electric Holdings Co Ltd | 半導体装置 |
JP2011253929A (ja) * | 2010-06-02 | 2011-12-15 | Mitsubishi Electric Corp | 半導体装置の製造方法および半導体装置 |
KR101142536B1 (ko) * | 2010-07-26 | 2012-05-08 | 한국전기연구원 | 실리콘 카바이드 트렌치 모스펫의 제작 방법 |
JP5741584B2 (ja) * | 2010-08-03 | 2015-07-01 | 住友電気工業株式会社 | 半導体装置の製造方法 |
US9054022B2 (en) | 2010-08-03 | 2015-06-09 | Sumitomo Electric Industries, Ltd. | Method for manufacturing semiconductor device |
US8981384B2 (en) | 2010-08-03 | 2015-03-17 | Sumitomo Electric Industries, Ltd. | Semiconductor device and method for manufacturing same |
US9012922B2 (en) | 2011-09-14 | 2015-04-21 | Sumitomo Electric Industries, Ltd. | Silicon carbide semiconductor device and method for manufacturing same |
US9000447B2 (en) | 2011-09-26 | 2015-04-07 | Sumitomo Electric Industries, Ltd. | Silicon carbide semiconductor device |
US8999854B2 (en) | 2011-11-21 | 2015-04-07 | Sumitomo Electric Industries, Ltd. | Method for manufacturing silicon carbide semiconductor device |
WO2013094287A1 (ja) | 2011-12-19 | 2013-06-27 | 住友電気工業株式会社 | 半導体装置 |
US10134834B2 (en) | 2013-03-13 | 2018-11-20 | Cree, Inc. | Field effect transistor devices with buried well protection regions |
WO2014164297A1 (en) * | 2013-03-13 | 2014-10-09 | Cree, Inc. | Field effect transistor devices with regrown layers |
US9142668B2 (en) | 2013-03-13 | 2015-09-22 | Cree, Inc. | Field effect transistor devices with buried well protection regions |
US9240476B2 (en) | 2013-03-13 | 2016-01-19 | Cree, Inc. | Field effect transistor devices with buried well regions and epitaxial layers |
US9306061B2 (en) | 2013-03-13 | 2016-04-05 | Cree, Inc. | Field effect transistor devices with protective regions |
US9012984B2 (en) | 2013-03-13 | 2015-04-21 | Cree, Inc. | Field effect transistor devices with regrown p-layers |
US10784338B2 (en) | 2013-03-13 | 2020-09-22 | Cree, Inc. | Field effect transistor devices with buried well protection regions |
US9570585B2 (en) | 2013-03-13 | 2017-02-14 | Cree, Inc. | Field effect transistor devices with buried well protection regions |
JP2016528729A (ja) * | 2013-07-17 | 2016-09-15 | クリー インコーポレイテッドCree Inc. | トレンチゲートを有する電界効果デバイスのための強化されたゲート誘電体 |
JP2017005140A (ja) * | 2015-06-11 | 2017-01-05 | トヨタ自動車株式会社 | 絶縁ゲート型スイッチング装置とその製造方法 |
JP2018101706A (ja) * | 2016-12-20 | 2018-06-28 | 国立研究開発法人産業技術総合研究所 | 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 |
CN114242768A (zh) * | 2021-11-18 | 2022-03-25 | 深圳真茂佳半导体有限公司 | 栅底电荷平衡改善的碳化硅mosfet器件及制造方法 |
CN114242769A (zh) * | 2021-11-24 | 2022-03-25 | 深圳真茂佳半导体有限公司 | 超结梯形槽碳化硅mosfet器件及制作方法 |
CN114242769B (zh) * | 2021-11-24 | 2022-08-26 | 深圳真茂佳半导体有限公司 | 超结梯形槽碳化硅mosfet器件及制作方法 |
Also Published As
Publication number | Publication date |
---|---|
JP3419163B2 (ja) | 2003-06-23 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3419163B2 (ja) | 炭化珪素半導体装置の製造方法 | |
US5976936A (en) | Silicon carbide semiconductor device | |
US9490338B2 (en) | Silicon carbide semiconductor apparatus and method of manufacturing same | |
US5744826A (en) | Silicon carbide semiconductor device and process for its production | |
US7399676B2 (en) | Silicon carbide semiconductor device and method for manufacturing the same | |
US5164325A (en) | Method of making a vertical current flow field effect transistor | |
JP3719323B2 (ja) | 炭化珪素半導体装置 | |
JP2004087671A (ja) | 半導体装置およびその製造方法 | |
US7524726B2 (en) | Method for fabricating a semiconductor device | |
US9293549B2 (en) | Silicon carbide semiconductor device and method for manufacturing the same | |
JP2009266871A (ja) | 炭化珪素半導体装置およびその製造方法 | |
JP2003318409A (ja) | 半導体装置及びその製造方法 | |
US11245016B2 (en) | Silicon carbide trench semiconductor device | |
JPH07120796B2 (ja) | Mos電界効果トランジスタとその製造法 | |
JPH0870124A (ja) | 炭化珪素半導体装置の製造方法 | |
JP2006066438A (ja) | 半導体装置およびその製造方法 | |
JP2003229569A (ja) | 超接合半導体素子の製造方法 | |
JP3972450B2 (ja) | 炭化珪素半導体装置の製造方法 | |
JP3600406B2 (ja) | SiC半導体装置とその製造方法 | |
JPH0927489A (ja) | 半導体基板及びその製造方法 | |
JP3415340B2 (ja) | 炭化珪素半導体装置 | |
JPH0758785B2 (ja) | 縦型電界効果トランジスタの製造方法 | |
US11652138B2 (en) | Method for producing a superjunction device | |
JPS63142677A (ja) | 絶縁ゲート電界効果トランジスタの製造方法 | |
JP2013004641A (ja) | 半導体装置の製造方法、半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090418 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100418 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100418 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110418 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120418 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120418 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130418 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130418 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140418 Year of fee payment: 11 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
EXPY | Cancellation because of completion of term |