JPH0969522A - 埋め込み導電層の形成方法 - Google Patents
埋め込み導電層の形成方法Info
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- JPH0969522A JPH0969522A JP22495495A JP22495495A JPH0969522A JP H0969522 A JPH0969522 A JP H0969522A JP 22495495 A JP22495495 A JP 22495495A JP 22495495 A JP22495495 A JP 22495495A JP H0969522 A JPH0969522 A JP H0969522A
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- barrier metal
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Abstract
(57)【要約】
【課題】 埋め込み導電層の形成方法に関し、凹部内に
埋め込みＣｕ層を形成する際に、Ｃｕ層の成長速度を大
きくし、且つ、段差被覆性を改善する。 【解決手段】 絶縁層４に設けた凹部５に形成したバリ
ヤメタル層６上に、Ｃｕの独立分散超微粒子を塗布して
Ｃｕ薄膜からなるシード層７を形成したのち、水素還元
によってＣｕ薄膜を表面を還元し、次いで、化学気相成
長法によってＣｕ層８を堆積させて凹部５を埋め込んだ
のち、バリヤメタル層６、シード層７、及び、Ｃｕ層８
の不要部分を化学機械研磨することによって除去する。
埋め込みＣｕ層を形成する際に、Ｃｕ層の成長速度を大
きくし、且つ、段差被覆性を改善する。 【解決手段】 絶縁層４に設けた凹部５に形成したバリ
ヤメタル層６上に、Ｃｕの独立分散超微粒子を塗布して
Ｃｕ薄膜からなるシード層７を形成したのち、水素還元
によってＣｕ薄膜を表面を還元し、次いで、化学気相成
長法によってＣｕ層８を堆積させて凹部５を埋め込んだ
のち、バリヤメタル層６、シード層７、及び、Ｃｕ層８
の不要部分を化学機械研磨することによって除去する。
Description
【０００１】
【発明の属する技術分野】本発明は埋め込み導電層の形
成方法に関するものであり、特に、エレクトロマイグレ
ーション耐性の高いＣｕを用いた埋め込み配線層の形成
方法に関するものである。
成方法に関するものであり、特に、エレクトロマイグレ
ーション耐性の高いＣｕを用いた埋め込み配線層の形成
方法に関するものである。
【０００２】
【従来の技術】近年、半導体装置の高集積化、或いは、
高速化に伴って、信号遅延を低減するために配線層の低
抵抗化が要請されており、従来のＡｌ配線層に替わるも
のとしてＡｌより抵抗率が小さく、且つ、エレクトロマ
イグレーション耐性がＡｌの約２倍であるＣｕの使用が
検討されている。
高速化に伴って、信号遅延を低減するために配線層の低
抵抗化が要請されており、従来のＡｌ配線層に替わるも
のとしてＡｌより抵抗率が小さく、且つ、エレクトロマ
イグレーション耐性がＡｌの約２倍であるＣｕの使用が
検討されている。
【０００３】しかし、一般に微細な配線層を形成する場
合にはドライ・エッチングを施す必要があるが、Ｃｕの
場合にはＣｕのハロゲン化物の蒸気圧が低いため従来の
ＲＩＥ（反応性イオンエッチング）法では低温において
十分なエッチングレートが得られないという問題があ
り、また、異方性エッチングが困難であるという問題も
あった。
合にはドライ・エッチングを施す必要があるが、Ｃｕの
場合にはＣｕのハロゲン化物の蒸気圧が低いため従来の
ＲＩＥ（反応性イオンエッチング）法では低温において
十分なエッチングレートが得られないという問題があ
り、また、異方性エッチングが困難であるという問題も
あった。
【０００４】このような問題を解決するために、セルフ
アライン技法を用いたダマシン（ｄａｍａｓｃｅｎｅ）
法と呼ばれる方法が検討されている。このダマシン法と
は、絶縁層に設けた配線パターンに沿った溝、及び、コ
ンタクトホールにＣｕ層を堆積させたのち、上部の不要
部分を化学機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎ
ｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）によって除去
することによって埋め込み導電層を形成する方法であ
る。
アライン技法を用いたダマシン（ｄａｍａｓｃｅｎｅ）
法と呼ばれる方法が検討されている。このダマシン法と
は、絶縁層に設けた配線パターンに沿った溝、及び、コ
ンタクトホールにＣｕ層を堆積させたのち、上部の不要
部分を化学機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎ
ｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）によって除去
することによって埋め込み導電層を形成する方法であ
る。
【０００５】なお、この場合の溝或いはコンタクトホー
ル内にＣｕを堆積させる方法としては、段差被覆性（ス
テップ・カヴァレッジ）の優れているＣＶＤ（化学気相
成長）法、或いは、段差被覆性の劣るスパッタリング法
とその後のリフローの組合せが用いられており、特に、
前者のＣＶＤ法は後者のスパッタリング法に比べて段差
被覆性に優れていることから、現在より微細化の進む将
来の半導体装置のＣｕ配線層の形成方法として期待され
ている。
ル内にＣｕを堆積させる方法としては、段差被覆性（ス
テップ・カヴァレッジ）の優れているＣＶＤ（化学気相
成長）法、或いは、段差被覆性の劣るスパッタリング法
とその後のリフローの組合せが用いられており、特に、
前者のＣＶＤ法は後者のスパッタリング法に比べて段差
被覆性に優れていることから、現在より微細化の進む将
来の半導体装置のＣｕ配線層の形成方法として期待され
ている。
【０００６】また、ダマシン法でＣｕ配線層を形成する
場合には、ＣｕはＳｉＯ2 中を容易に拡散しシリコン半
導体中で深い準位を形成して少数キャリアの寿命を縮め
るので、Ｃｕの拡散を防止するために、ＳｉＯ2 層とＣ
ｕ層の間にＴｉＮ層等のバリヤメタル層を介在させてお
り、このＴｉＮ層等のバリヤメタル層の上に直接Ｃｕ層
を成長させていた。
場合には、ＣｕはＳｉＯ2 中を容易に拡散しシリコン半
導体中で深い準位を形成して少数キャリアの寿命を縮め
るので、Ｃｕの拡散を防止するために、ＳｉＯ2 層とＣ
ｕ層の間にＴｉＮ層等のバリヤメタル層を介在させてお
り、このＴｉＮ層等のバリヤメタル層の上に直接Ｃｕ層
を成長させていた。
【０００７】
【発明が解決しようとする課題】このようなＴｉＮ層等
のバリヤメタル層上にＣＶＤ法によりＣｕ層を成長させ
る場合、成長速度が遅く、バリヤメタル層によってはほ
とんど成長しないことがあり、また、平坦部では成長す
るようなバリヤメタル層を用いた場合にもコンタクトホ
ール等の凹部内ではほとんどＣｕ層が成長しないという
現象も確認されている。
のバリヤメタル層上にＣＶＤ法によりＣｕ層を成長させ
る場合、成長速度が遅く、バリヤメタル層によってはほ
とんど成長しないことがあり、また、平坦部では成長す
るようなバリヤメタル層を用いた場合にもコンタクトホ
ール等の凹部内ではほとんどＣｕ層が成長しないという
現象も確認されている。
【０００８】これに対して、バリヤメタル層上にスパッ
タリング法によってＣｕ薄膜を成膜したのちに、ＣＶＤ
法によってＣｕ層を成長させると成長速度は増加する
が、配線形成用の溝またはコンタクトホールを埋め込む
場合、通常のスパッタリング法ではカヴァレッジに限界
があり、効果がそれ程期待できないものであった。
タリング法によってＣｕ薄膜を成膜したのちに、ＣＶＤ
法によってＣｕ層を成長させると成長速度は増加する
が、配線形成用の溝またはコンタクトホールを埋め込む
場合、通常のスパッタリング法ではカヴァレッジに限界
があり、効果がそれ程期待できないものであった。
【０００９】したがって、本発明は、凹部内に埋め込み
Ｃｕ層を形成する際に、Ｃｕ層の成長速度を大きくし、
且つ、段差被覆性を改善することを目的とする。
Ｃｕ層を形成する際に、Ｃｕ層の成長速度を大きくし、
且つ、段差被覆性を改善することを目的とする。
【００１０】
【課題を解決するための手段】図１は本発明の原理的構
成の説明図であり、この図１を参照して本発明における
課題を解決するための手段を説明する。なお、図１にお
ける符号１，２，３は夫々半導体基板、下地絶縁層、及
び、配線層を表す。
成の説明図であり、この図１を参照して本発明における
課題を解決するための手段を説明する。なお、図１にお
ける符号１，２，３は夫々半導体基板、下地絶縁層、及
び、配線層を表す。
【００１１】図１参照 （１）本発明は、埋め込み導電層の形成方法において、
絶縁層４に設けた凹部５に形成したバリヤメタル層６上
に、Ｃｕの独立分散超微粒子を塗布してＣｕ薄膜からな
るシード層７を形成したのち、水素還元によってＣｕ薄
膜を表面を還元し、次いで、化学気相成長法によってＣ
ｕ層８を堆積させて凹部５を埋め込んだのち、バリヤメ
タル層６、シード層７、及び、Ｃｕ層８の不要部分を化
学機械研磨することによって除去することを特徴とす
る。
絶縁層４に設けた凹部５に形成したバリヤメタル層６上
に、Ｃｕの独立分散超微粒子を塗布してＣｕ薄膜からな
るシード層７を形成したのち、水素還元によってＣｕ薄
膜を表面を還元し、次いで、化学気相成長法によってＣ
ｕ層８を堆積させて凹部５を埋め込んだのち、バリヤメ
タル層６、シード層７、及び、Ｃｕ層８の不要部分を化
学機械研磨することによって除去することを特徴とす
る。
【００１２】（２）また、本発明は、埋め込み導電層の
形成方法において、絶縁層４に設けた凹部５に形成した
バリヤメタル層６上に、Ａｕの独立分散超微粒子を塗布
してＡｕ薄膜からなるシード層７を形成したのち、化学
気相成長法によってＣｕ層８を堆積させて凹部５を埋め
込み、次いで、バリヤメタル層６、シード層７、及び、
Ｃｕ層８の不要部分を化学機械研磨することによって除
去することを特徴とする。
形成方法において、絶縁層４に設けた凹部５に形成した
バリヤメタル層６上に、Ａｕの独立分散超微粒子を塗布
してＡｕ薄膜からなるシード層７を形成したのち、化学
気相成長法によってＣｕ層８を堆積させて凹部５を埋め
込み、次いで、バリヤメタル層６、シード層７、及び、
Ｃｕ層８の不要部分を化学機械研磨することによって除
去することを特徴とする。
【００１３】（３）また、本発明は、埋め込み導電層の
形成方法において、絶縁層４に設けた凹部５に形成した
バリヤメタル層６上に、コリメーションスパッタリング
法を用いてＣｕ薄膜またはＡｕ薄膜からなるシード層７
を形成したのち、化学気相成長法によってＣｕ層８を堆
積させて凹部５を埋め込み、次いで、バリヤメタル層
６、シード層７、及び、Ｃｕ層８の不要部分を化学機械
研磨することによって除去することを特徴とする。
形成方法において、絶縁層４に設けた凹部５に形成した
バリヤメタル層６上に、コリメーションスパッタリング
法を用いてＣｕ薄膜またはＡｕ薄膜からなるシード層７
を形成したのち、化学気相成長法によってＣｕ層８を堆
積させて凹部５を埋め込み、次いで、バリヤメタル層
６、シード層７、及び、Ｃｕ層８の不要部分を化学機械
研磨することによって除去することを特徴とする。
【００１４】（４）また、本発明は、埋め込み導電層の
形成方法において、絶縁層４に設けた凹部５に形成した
バリヤメタル層６上に、ターゲットと被処理基板との間
隔が１０ｃｍ以上のロングスロースパッタリング法を用
いてＣｕ薄膜またはＡｕ薄膜からなるシード層７を形成
したのち、化学気相成長法によってＣｕ層８を堆積させ
て凹部５を埋め込み、次いで、バリヤメタル層６、シー
ド層７、及び、Ｃｕ層８の不要部分を化学機械研磨する
ことによって除去することを特徴とする。
形成方法において、絶縁層４に設けた凹部５に形成した
バリヤメタル層６上に、ターゲットと被処理基板との間
隔が１０ｃｍ以上のロングスロースパッタリング法を用
いてＣｕ薄膜またはＡｕ薄膜からなるシード層７を形成
したのち、化学気相成長法によってＣｕ層８を堆積させ
て凹部５を埋め込み、次いで、バリヤメタル層６、シー
ド層７、及び、Ｃｕ層８の不要部分を化学機械研磨する
ことによって除去することを特徴とする。
【００１５】（５）また、本発明は、上記（１）乃至
（４）のいずれかにおいて、シード層７の厚さを５０〜
２００Åにしたことを特徴とする。
（４）のいずれかにおいて、シード層７の厚さを５０〜
２００Åにしたことを特徴とする。
【００１６】この様なシード層７は、所謂ルイス塩基
（Ｌｅｗｉｓ ｂａｓｅ）として働いて電子供与体とな
り、ＣＶＤ法におけるＣｕを含む前駆体（プリカーサ）
に電子を放出して結合性軌道を形成する。
（Ｌｅｗｉｓ ｂａｓｅ）として働いて電子供与体とな
り、ＣＶＤ法におけるＣｕを含む前駆体（プリカーサ）
に電子を放出して結合性軌道を形成する。
【００１７】そして、プリカーサ側は所謂ルイス酸（Ｌ
ｅｗｉｓ ａｃｉｄ）として働き電子受容体となり、反
結合性軌道が生じてプリカーサの分子構造内の結合切断
が起こり、その結果Ｃｕ層が析出する。
ｅｗｉｓ ａｃｉｄ）として働き電子受容体となり、反
結合性軌道が生じてプリカーサの分子構造内の結合切断
が起こり、その結果Ｃｕ層が析出する。
【００１８】そして、このシード層７からの電子の供給
が多いほど、即ち、シード層７の金属性が強い程、イン
キュベーションタイム（堆積工程の開始から実際に膜の
堆積が始まるまでの遅延時間）が短かく、Ｃｕ層の成長
速度が大きくなる。
が多いほど、即ち、シード層７の金属性が強い程、イン
キュベーションタイム（堆積工程の開始から実際に膜の
堆積が始まるまでの遅延時間）が短かく、Ｃｕ層の成長
速度が大きくなる。
【００１９】本発明においては、このシード層７をＣｕ
の独立分散超微粒子を塗布して形成したＣｕ薄膜、Ａｕ
の独立分散超微粒子を塗布して形成したＡｕ薄膜、或い
は、コリメーションスパッタリング法またはロングスロ
ースパッタリング法を用いて形成したＣｕ薄膜またはＡ
ｕ薄膜で構成することによって、通常のスパッタリング
法を用いるよりも段差被覆性において優れており、配線
層形成用の溝或いはコンタクトホール等の凹部５内部に
Ｃｕ層８を再現性良く、且つ、大きな成長速度で形成す
ることができる。
の独立分散超微粒子を塗布して形成したＣｕ薄膜、Ａｕ
の独立分散超微粒子を塗布して形成したＡｕ薄膜、或い
は、コリメーションスパッタリング法またはロングスロ
ースパッタリング法を用いて形成したＣｕ薄膜またはＡ
ｕ薄膜で構成することによって、通常のスパッタリング
法を用いるよりも段差被覆性において優れており、配線
層形成用の溝或いはコンタクトホール等の凹部５内部に
Ｃｕ層８を再現性良く、且つ、大きな成長速度で形成す
ることができる。
【００２０】
【発明の実施の形態】本発明の第１の発明の実施の形態
の製造工程を図２及び図３を参照して説明する。なお、
本発明の実施に用いている各反応装置の内容積は４０〜
８０リットルである。
の製造工程を図２及び図３を参照して説明する。なお、
本発明の実施に用いている各反応装置の内容積は４０〜
８０リットルである。
【００２１】図２（ａ）参照 まず、６インチ（約１５ｃｍ）の（１００）面を主面と
するシリコン基板１１上に、下地絶縁層となるＳｉＯ2
層１２及びＷ配線層１３を介してプラズマＣＶＤ法を用
いて６００ｎｍのＳｉＯ2 層１２を堆積させたのち、
０．６μｍの厚さのフォトレジストを塗布し、次いで、
ｉ線（３６５ｎｍ）を用いて露光・パターニングして形
成したフォトレジストパターンをマスクとしてエッチン
グすることによって幅０．５μｍで、深さ１μｍのアス
ペクト比が２のコンタクトホール１５をＷ配線層１３に
達するように形成する。
するシリコン基板１１上に、下地絶縁層となるＳｉＯ2
層１２及びＷ配線層１３を介してプラズマＣＶＤ法を用
いて６００ｎｍのＳｉＯ2 層１２を堆積させたのち、
０．６μｍの厚さのフォトレジストを塗布し、次いで、
ｉ線（３６５ｎｍ）を用いて露光・パターニングして形
成したフォトレジストパターンをマスクとしてエッチン
グすることによって幅０．５μｍで、深さ１μｍのアス
ペクト比が２のコンタクトホール１５をＷ配線層１３に
達するように形成する。
【００２２】なお、この場合のＳｉＯ2 層１２は、ＴＥ
ＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉ
ｃａｔｅ）−ＳｉＯ2 層、ＳＯＧ（Ｓｐｉｎ−ｏｎ Ｇ
ｌａｓｓ）層、或いは、ＰＳＧ（Ｐｈｏｓｐｈｏ−Ｓｉ
ｌｉｃａｔｅ Ｇｌａｓｓ）層を用いても良いし、また
は、シリコン基板１１の表面を熱酸化して形成しても良
い。
ＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉ
ｃａｔｅ）−ＳｉＯ2 層、ＳＯＧ（Ｓｐｉｎ−ｏｎ Ｇ
ｌａｓｓ）層、或いは、ＰＳＧ（Ｐｈｏｓｐｈｏ−Ｓｉ
ｌｉｃａｔｅ Ｇｌａｓｓ）層を用いても良いし、また
は、シリコン基板１１の表面を熱酸化して形成しても良
い。
【００２３】また、配線層はＷ配線層に限られるもので
はなく、Ａｌ、或いは、ＴｉＮを用いても良いものであ
り、さらに、ＴｉＮ／Ｗ／ＴｉＮ、或いは、ＴｉＮ／Ａ
ｌ／ＴｉＮからなる３層構造配線層を用いても良いもの
である。
はなく、Ａｌ、或いは、ＴｉＮを用いても良いものであ
り、さらに、ＴｉＮ／Ｗ／ＴｉＮ、或いは、ＴｉＮ／Ａ
ｌ／ＴｉＮからなる３層構造配線層を用いても良いもの
である。
【００２４】図２（ｂ）参照 次いで、ＴｉＣｌ4 を１０〜２０ｓｃｃｍ、好適には１
０ｓｃｃｍ、Ｈｅを４０〜８０ｓｃｃｍ、好適には５０
ｓｃｃｍ、メチルヒドラジンを０．４〜０．８ｓｃｃ
ｍ、好適には０．７ｓｃｃｍ、及び、ＮＨ3 を４００〜
８００ｓｃｃｍ、好適には５００ｓｃｃｍ流し、成長室
の圧力を５０〜２００ｍＴｏｒｒ、好適には１００ｍＴ
ｏｒｒとし、基板温度を５００〜６００℃、好適には６
００℃で９０秒程度堆積させることによって１００〜５
００Å、好適には５００Åのバリヤメタル層としてのＣ
ＶＤ−ＴｉＮ層１６を堆積する。
０ｓｃｃｍ、Ｈｅを４０〜８０ｓｃｃｍ、好適には５０
ｓｃｃｍ、メチルヒドラジンを０．４〜０．８ｓｃｃ
ｍ、好適には０．７ｓｃｃｍ、及び、ＮＨ3 を４００〜
８００ｓｃｃｍ、好適には５００ｓｃｃｍ流し、成長室
の圧力を５０〜２００ｍＴｏｒｒ、好適には１００ｍＴ
ｏｒｒとし、基板温度を５００〜６００℃、好適には６
００℃で９０秒程度堆積させることによって１００〜５
００Å、好適には５００Åのバリヤメタル層としてのＣ
ＶＤ−ＴｉＮ層１６を堆積する。
【００２５】なお、ＣＶＤ−ＴｉＮ層１６は、スパッタ
リング法によるＰＶＤ−ＴｉＮ層に置き換えても良く、
段差被覆性の点でＣＶＤ−ＴｉＮ層１６に劣るものの、
バリヤ特性はＣＶＤ−ＴｉＮ層１６より優れている。
リング法によるＰＶＤ−ＴｉＮ層に置き換えても良く、
段差被覆性の点でＣＶＤ−ＴｉＮ層１６に劣るものの、
バリヤ特性はＣＶＤ−ＴｉＮ層１６より優れている。
【００２６】図２（ｃ）参照 次いで、キレシン系溶剤に独立分散したＣｕ超微粒子を
スピンコーターを用いて塗布してコンタクトホール１５
の内部に厚さ５０〜２００Å、好適には１００Åの均一
なＣｕ超微粒子塗布膜を形成したのち、２５０〜３００
℃で１０〜１５分、好適には３００℃で１５分間加熱処
理を行ってＣｕ薄膜１７を形成する。
スピンコーターを用いて塗布してコンタクトホール１５
の内部に厚さ５０〜２００Å、好適には１００Åの均一
なＣｕ超微粒子塗布膜を形成したのち、２５０〜３００
℃で１０〜１５分、好適には３００℃で１５分間加熱処
理を行ってＣｕ薄膜１７を形成する。
【００２７】なお、この場合の超微粒子とは、直径が５
０〜２００Å、好適には約１００Åの微粒子を意味し、
超微粒子の直径に応じてシード層となるＣｕ薄膜１７の
厚さが変化する。
０〜２００Å、好適には約１００Åの微粒子を意味し、
超微粒子の直径に応じてシード層となるＣｕ薄膜１７の
厚さが変化する。
【００２８】図３（ｄ）参照 次いで、Ｈ2 を５００ｓｃｃｍ流して１Ｔｏｒｒにした
水素雰囲気中において、３５０〜４００℃で３〜４分、
好適には４００℃で３分間加熱処理することによって、
酸化されているＣｕ薄膜１７の表面を還元してＣｕ薄膜
１８を形成する。なお、このＣｕ薄膜１８はＣＶＤ−Ｃ
ｕ層を形成する際に、プリカーサに対して電子を供給す
るシード層として機能する。
水素雰囲気中において、３５０〜４００℃で３〜４分、
好適には４００℃で３分間加熱処理することによって、
酸化されているＣｕ薄膜１７の表面を還元してＣｕ薄膜
１８を形成する。なお、このＣｕ薄膜１８はＣＶＤ−Ｃ
ｕ層を形成する際に、プリカーサに対して電子を供給す
るシード層として機能する。
【００２９】図３（ｅ）参照 次いで、Ｃｕ薄膜１８を形成したシリコン基板１１を大
気に晒すことなく、キャリアガスとしてのＨ2 の流量を
１００〜１０００ｓｃｃｍ、好適には５００ｓｃｃｍと
してヘキサフルオロアセチルアセトネイトトリメチルビ
ニルシラン銅〔ｈｅｘａｆｌｕｏｒｏａｃｅｔｙｌａｃ
ｅｔｏｎａｔｅ−ｔｒｉｍｅｔｙｌｖｉｎｙｌｓｉｌａ
ｎｅＣｕ：Ｃｕ（ｈｆａｃ）ＴＭＶＳ〕を０．１〜１．
０ｇ／分、好適には０．３ｇ／分供給し、基板温度を１
２０〜２２０℃、好適には１６０℃とし、成長室の圧力
を１００〜５００ｍＴｏｒｒ、好適には２００ｍＴｏｒ
ｒにしたＣＶＤ法によって２０分程度ＣＶＤ−Ｃｕ層１
９を堆積させることによってコンタクトホール１５を埋
める。
気に晒すことなく、キャリアガスとしてのＨ2 の流量を
１００〜１０００ｓｃｃｍ、好適には５００ｓｃｃｍと
してヘキサフルオロアセチルアセトネイトトリメチルビ
ニルシラン銅〔ｈｅｘａｆｌｕｏｒｏａｃｅｔｙｌａｃ
ｅｔｏｎａｔｅ−ｔｒｉｍｅｔｙｌｖｉｎｙｌｓｉｌａ
ｎｅＣｕ：Ｃｕ（ｈｆａｃ）ＴＭＶＳ〕を０．１〜１．
０ｇ／分、好適には０．３ｇ／分供給し、基板温度を１
２０〜２２０℃、好適には１６０℃とし、成長室の圧力
を１００〜５００ｍＴｏｒｒ、好適には２００ｍＴｏｒ
ｒにしたＣＶＤ法によって２０分程度ＣＶＤ−Ｃｕ層１
９を堆積させることによってコンタクトホール１５を埋
める。
【００３０】図３（ｆ）参照 次いで、スラリーとしてアルミナ粉末をベースとした化
学機械研磨法を用い、２００〜３００ｇ／ｃｍ2 、好適
には２５０ｇ／ｃｍ2 の研磨圧力で、回転数５０〜１０
０回転／分（ｒｐｍ）、好適には５０回転／分で、１〜
２分研磨して、ＣＶＤ−Ｃｕ層１９乃至ＴｉＮ層１６の
不要部分、即ち、ＳｉＯ2 層１４に設けたコンタクトホ
ール１５の高さ以上に堆積したＣＶＤ−Ｃｕ層１９乃至
ＴｉＮ層１６を除去して埋め込みＣｕコンタクト電極２
０を形成する。
学機械研磨法を用い、２００〜３００ｇ／ｃｍ2 、好適
には２５０ｇ／ｃｍ2 の研磨圧力で、回転数５０〜１０
０回転／分（ｒｐｍ）、好適には５０回転／分で、１〜
２分研磨して、ＣＶＤ−Ｃｕ層１９乃至ＴｉＮ層１６の
不要部分、即ち、ＳｉＯ2 層１４に設けたコンタクトホ
ール１５の高さ以上に堆積したＣＶＤ−Ｃｕ層１９乃至
ＴｉＮ層１６を除去して埋め込みＣｕコンタクト電極２
０を形成する。
【００３１】この第１の実施の形態によれば、シード層
を溶剤に独立分散させたＣｕ超微粒子を塗布することに
よって形成しているため、コンタクトホール１５内部を
均一な厚さのＣｕ薄膜１８で被覆することができ、ＣＶ
Ｄ−Ｃｕ層１９の成長を再現性良く行うことができる。
を溶剤に独立分散させたＣｕ超微粒子を塗布することに
よって形成しているため、コンタクトホール１５内部を
均一な厚さのＣｕ薄膜１８で被覆することができ、ＣＶ
Ｄ−Ｃｕ層１９の成長を再現性良く行うことができる。
【００３２】また、ＣＶＤ−Ｃｕ層１９をパターニング
する必要がないので、選択性を有する適当なエッチング
ガスの存在しないＣｕを用いた場合にも、微細加工に何
らの問題も生ずることがない。
する必要がないので、選択性を有する適当なエッチング
ガスの存在しないＣｕを用いた場合にも、微細加工に何
らの問題も生ずることがない。
【００３３】次に、図４及び図５を参照して本発明の第
２の発明の実施の形態の製造工程を説明する。 図４（ａ）及び（ｂ）参照 先ず、第１の発明の実施の形態と同様に、シリコン基板
１１上に下地絶縁層となるＳｉＯ2 層１２及びＷ配線層
１３を介して堆積させた厚さ６００ｎｍのＳｉＯ2 層１
４に幅が０．５μｍで、深さが１μｍのコンタクトホー
ル１５をＷ配線層１３に達するように形成したのち、Ｃ
ＶＤ法或いはスパッタリング法によってバリヤメタル層
としてＴｉＮ層１６を１００〜５００Å、好適には５０
０Å堆積させる。
２の発明の実施の形態の製造工程を説明する。 図４（ａ）及び（ｂ）参照 先ず、第１の発明の実施の形態と同様に、シリコン基板
１１上に下地絶縁層となるＳｉＯ2 層１２及びＷ配線層
１３を介して堆積させた厚さ６００ｎｍのＳｉＯ2 層１
４に幅が０．５μｍで、深さが１μｍのコンタクトホー
ル１５をＷ配線層１３に達するように形成したのち、Ｃ
ＶＤ法或いはスパッタリング法によってバリヤメタル層
としてＴｉＮ層１６を１００〜５００Å、好適には５０
０Å堆積させる。
【００３４】図４（ｃ）参照 次いで、キレシン系溶剤に独立分散したＡｕ超微粒子を
塗布してコンタクトホール１５の内部に厚さ５０〜２０
０Å、好適には１００Åの均一なＡｕ超微粒子塗布膜を
形成したのち、２５０〜３００℃で１０〜１５分、好適
には３００℃で１５分間加熱処理を行ってＡｕ薄膜２１
を形成する。なお、この場合のＡｕ超微粒子も、直径が
５０〜２００Å、好適には約１００Åの微粒子を意味
し、また、このＡｕ薄膜２１はＣＶＤ−Ｃｕ層を形成す
る際に、プリカーサに対して電子を供給するシード層と
して機能する。
塗布してコンタクトホール１５の内部に厚さ５０〜２０
０Å、好適には１００Åの均一なＡｕ超微粒子塗布膜を
形成したのち、２５０〜３００℃で１０〜１５分、好適
には３００℃で１５分間加熱処理を行ってＡｕ薄膜２１
を形成する。なお、この場合のＡｕ超微粒子も、直径が
５０〜２００Å、好適には約１００Åの微粒子を意味
し、また、このＡｕ薄膜２１はＣＶＤ−Ｃｕ層を形成す
る際に、プリカーサに対して電子を供給するシード層と
して機能する。
【００３５】図５（ｄ）参照 次いで、キャリアガスとしてのＨ2 の流量を１００〜１
０００ｓｃｃｍ、好適には５００ｓｃｃｍとしてＣｕ
（ｈｆａｃ）ＴＭＶＳを０．１〜１．０ｇ／分、好適に
は０．３ｇ／分供給し、基板温度を１２０〜２２０℃、
好適には１６０℃とし、成長室の圧力を１００〜５００
ｍＴｏｒｒ、好適には２００ｍＴｏｒｒにしたＣＶＤ法
によって２０分程度ＣＶＤ−Ｃｕ層１９を堆積させるこ
とによってコンタクトホール１５を埋める。
０００ｓｃｃｍ、好適には５００ｓｃｃｍとしてＣｕ
（ｈｆａｃ）ＴＭＶＳを０．１〜１．０ｇ／分、好適に
は０．３ｇ／分供給し、基板温度を１２０〜２２０℃、
好適には１６０℃とし、成長室の圧力を１００〜５００
ｍＴｏｒｒ、好適には２００ｍＴｏｒｒにしたＣＶＤ法
によって２０分程度ＣＶＤ−Ｃｕ層１９を堆積させるこ
とによってコンタクトホール１５を埋める。
【００３６】図５（ｅ）参照 次いで、スラリーとしてアルミナ粉末をベースとした化
学機械研磨法を用い、２００〜３００ｇ／ｃｍ2 、好適
には２５０ｇ／ｃｍ2 の研磨圧力で、回転数５０〜１０
０回転／分（ｒｐｍ）、好適には５０回転／分で、１〜
２分研磨して、ＣＶＤ−Ｃｕ層１９乃至ＴｉＮ層１６の
不要部分、即ち、ＳｉＯ2 層１４に設けたコンタクトホ
ール１５の高さ以上に堆積したＣＶＤ−Ｃｕ層１９乃至
ＴｉＮ層１６を除去して埋め込みＣｕコンタクト電極２
０を形成する。
学機械研磨法を用い、２００〜３００ｇ／ｃｍ2 、好適
には２５０ｇ／ｃｍ2 の研磨圧力で、回転数５０〜１０
０回転／分（ｒｐｍ）、好適には５０回転／分で、１〜
２分研磨して、ＣＶＤ−Ｃｕ層１９乃至ＴｉＮ層１６の
不要部分、即ち、ＳｉＯ2 層１４に設けたコンタクトホ
ール１５の高さ以上に堆積したＣＶＤ−Ｃｕ層１９乃至
ＴｉＮ層１６を除去して埋め込みＣｕコンタクト電極２
０を形成する。
【００３７】この第２の実施の形態においては、Ｃｕ超
微粒子の代わりにＡｕ超微粒子を用いているので、第１
の実施の形態と比べて還元工程が不要となるため製造工
程が簡素化される利点がある。なお、その他の効果につ
いては、第１の実施の形態と略同様である。
微粒子の代わりにＡｕ超微粒子を用いているので、第１
の実施の形態と比べて還元工程が不要となるため製造工
程が簡素化される利点がある。なお、その他の効果につ
いては、第１の実施の形態と略同様である。
【００３８】次に、図６及び図７を参照して本発明の第
３の発明の実施の形態の製造工程を説明する。 図６（ａ）及び（ｂ）参照 先ず、第１の発明の実施の形態と同様に、シリコン基板
１１上に下地絶縁層となるＳｉＯ2 層１２及びＷ配線層
１３を介して堆積させた厚さ６００ｎｍのＳｉＯ2 層１
４に幅が０．３μｍで、深さが０．５μｍの配線層用溝
２２をＷ配線層１３に達しないように形成したのち、Ｃ
ＶＤ法或いはスパッタリング法によってバリヤメタル層
としてＴｉＮ層１６を１００〜５００Å、好適には５０
０Å堆積させる。
３の発明の実施の形態の製造工程を説明する。 図６（ａ）及び（ｂ）参照 先ず、第１の発明の実施の形態と同様に、シリコン基板
１１上に下地絶縁層となるＳｉＯ2 層１２及びＷ配線層
１３を介して堆積させた厚さ６００ｎｍのＳｉＯ2 層１
４に幅が０．３μｍで、深さが０．５μｍの配線層用溝
２２をＷ配線層１３に達しないように形成したのち、Ｃ
ＶＤ法或いはスパッタリング法によってバリヤメタル層
としてＴｉＮ層１６を１００〜５００Å、好適には５０
０Å堆積させる。
【００３９】図６（ｃ）参照 次いで、コリメーションスパッタリング法を用いてＣｕ
薄膜１７を厚さ１００〜３００Å、好適には１００Å堆
積させて、シード層とする。なお、このコリメーション
スパッタリング法とは、ターゲットと被処理基板との間
に蜂巣状の通路を有するコリメータを配置したもので、
コリメータによって比較的平行なスパッタ原子成分、即
ち、被処理基板に対して比較的垂直なスパッタ原子成分
のみを利用して堆積を行うので、超微粒子を用いる場合
よりは劣るものの、通常のスパッタリング法を用いた場
合に比べて段差被覆性が良好になり、比較的均一な膜厚
の被膜で配線層用溝２２を設けたＳｉＯ2 層１４の表面
を被覆することができる。
薄膜１７を厚さ１００〜３００Å、好適には１００Å堆
積させて、シード層とする。なお、このコリメーション
スパッタリング法とは、ターゲットと被処理基板との間
に蜂巣状の通路を有するコリメータを配置したもので、
コリメータによって比較的平行なスパッタ原子成分、即
ち、被処理基板に対して比較的垂直なスパッタ原子成分
のみを利用して堆積を行うので、超微粒子を用いる場合
よりは劣るものの、通常のスパッタリング法を用いた場
合に比べて段差被覆性が良好になり、比較的均一な膜厚
の被膜で配線層用溝２２を設けたＳｉＯ2 層１４の表面
を被覆することができる。
【００４０】図７（ｄ）参照 次いで、Ｃｕ薄膜１７を形成したシリコン基板１１を大
気に晒すことなく、キャリアガスとしてのＨ2 の流量を
１００〜１０００ｓｃｃｍ、好適には５００ｓｃｃｍと
してＣｕ（ｈｆａｃ）ＴＭＶＳを０．１〜１．０ｇ／
分、好適には０．３ｇ／分供給し、基板温度を１２０〜
２２０℃、好適には１６０℃とし、成長室の圧力を１０
０〜５００ｍＴｏｒｒ、好適には２００ｍＴｏｒｒにし
たＣＶＤ法によって２０分程度ＣＶＤ−Ｃｕ層１９を堆
積させることによって配線層用溝２２を埋める。
気に晒すことなく、キャリアガスとしてのＨ2 の流量を
１００〜１０００ｓｃｃｍ、好適には５００ｓｃｃｍと
してＣｕ（ｈｆａｃ）ＴＭＶＳを０．１〜１．０ｇ／
分、好適には０．３ｇ／分供給し、基板温度を１２０〜
２２０℃、好適には１６０℃とし、成長室の圧力を１０
０〜５００ｍＴｏｒｒ、好適には２００ｍＴｏｒｒにし
たＣＶＤ法によって２０分程度ＣＶＤ−Ｃｕ層１９を堆
積させることによって配線層用溝２２を埋める。
【００４１】図７（ｅ）参照 次いで、スラリーとしてアルミナ粉末をベースとした化
学機械研磨法を用い、２００〜３００ｇ／ｃｍ2 、好適
には２５０ｇ／ｃｍ2 の研磨圧力で、回転数５０〜１０
０回転／分（ｒｐｍ）、好適には５０回転／分で、１〜
２分研磨して、ＣＶＤ−Ｃｕ層１９乃至ＴｉＮ層１６の
不要部分、即ち、ＳｉＯ2 層１４に設けた配線層用溝２
２の高さ以上に堆積したＣＶＤ−Ｃｕ層１９乃至ＴｉＮ
層１６を除去してＣｕ埋め込み配線層２３を形成する。
学機械研磨法を用い、２００〜３００ｇ／ｃｍ2 、好適
には２５０ｇ／ｃｍ2 の研磨圧力で、回転数５０〜１０
０回転／分（ｒｐｍ）、好適には５０回転／分で、１〜
２分研磨して、ＣＶＤ−Ｃｕ層１９乃至ＴｉＮ層１６の
不要部分、即ち、ＳｉＯ2 層１４に設けた配線層用溝２
２の高さ以上に堆積したＣＶＤ−Ｃｕ層１９乃至ＴｉＮ
層１６を除去してＣｕ埋め込み配線層２３を形成する。
【００４２】この第３の実施の形態においては、シード
層となるＣｕ薄膜１７をスパッタリング法によって形成
しており、シード層形成工程において塗布膜形成のよう
なウェット工程を用いていないので、製造時間が短縮さ
れる。
層となるＣｕ薄膜１７をスパッタリング法によって形成
しており、シード層形成工程において塗布膜形成のよう
なウェット工程を用いていないので、製造時間が短縮さ
れる。
【００４３】また、この第３の実施の形態におけるＣｕ
埋め込み配線層２３は、Ａｌ配線層に比べて比抵抗が小
さいので信号遅延が少なく、且つ、Ａｌ配線層に比べて
エレクトロマイグレーションに起因する配線層の断線時
間が約２倍となるので半導体装置の信頼性が向上する。
埋め込み配線層２３は、Ａｌ配線層に比べて比抵抗が小
さいので信号遅延が少なく、且つ、Ａｌ配線層に比べて
エレクトロマイグレーションに起因する配線層の断線時
間が約２倍となるので半導体装置の信頼性が向上する。
【００４４】また、この第３の実施の形態においては、
コリメーションスパッタリング法の代わりにロングスロ
ースパッタリング法を用いても良いものであり、このロ
ングスロースパッタリング法とは、ターゲットと被処理
基板との間の間隔を大きくすることによって比較的平行
なスパッタ原子成分のみを利用して堆積を行うもので、
本明細書においてはターゲットと被処理基板との間の間
隔が１０ｃｍ以上の場合をロングスロースパッタリング
法とするもので、この場合にも、超微粒子を用いる場合
よりは劣るものの、通常のスパッタリング法を用いた場
合に比べて段差被覆性が良好になる。
コリメーションスパッタリング法の代わりにロングスロ
ースパッタリング法を用いても良いものであり、このロ
ングスロースパッタリング法とは、ターゲットと被処理
基板との間の間隔を大きくすることによって比較的平行
なスパッタ原子成分のみを利用して堆積を行うもので、
本明細書においてはターゲットと被処理基板との間の間
隔が１０ｃｍ以上の場合をロングスロースパッタリング
法とするもので、この場合にも、超微粒子を用いる場合
よりは劣るものの、通常のスパッタリング法を用いた場
合に比べて段差被覆性が良好になる。
【００４５】なお、上記各発明の実施の形態において
は、互いに異なった方法でシード層を形成しているが、
コンタクトホール１５にＣｕコンタクト電極２０を形成
する場合に、コリメーションスパッタリング法或いはロ
ングスロースパッタリング法を用いても良いものであ
り、また、配線層用溝２２にＣｕ埋め込み配線層２３を
形成する場合に、Ｃｕ或いはＡｕの超微粒子の塗布膜を
形成しても良いものである。
は、互いに異なった方法でシード層を形成しているが、
コンタクトホール１５にＣｕコンタクト電極２０を形成
する場合に、コリメーションスパッタリング法或いはロ
ングスロースパッタリング法を用いても良いものであ
り、また、配線層用溝２２にＣｕ埋め込み配線層２３を
形成する場合に、Ｃｕ或いはＡｕの超微粒子の塗布膜を
形成しても良いものである。
【００４６】また、上記各発明の実施の形態において
は、コンタクトホール１５或いは配線層用溝２２の断面
のアスペクト比を２或いは５／３にしているが、この比
は任意のものであり、必要とする層間絶縁膜の厚さ、或
いは、配線層の設計ルールに基づいて適宜決定すれば良
いものである。
は、コンタクトホール１５或いは配線層用溝２２の断面
のアスペクト比を２或いは５／３にしているが、この比
は任意のものであり、必要とする層間絶縁膜の厚さ、或
いは、配線層の設計ルールに基づいて適宜決定すれば良
いものである。
【００４７】また、上記各発明の実施の形態において
は、ＣＶＤ−Ｃｕ層１９を堆積させる際のプリカーサ
（前駆体）としてＣｕ（ｈｆａｃ）ＴＭＶＳを用いてい
るが、Ｃｕ（ｈｆａｃ）ＴＭＶＳに限られるものではな
く、他のプリカーサ、例えば、ヘキサフルオロアセチル
アセトネイト銅〔ｈｅｘａｆｌｕｏｒｏａｃｅｔｙｌａ
ｃｅｔｏｎａｔｅ−Ｃｕ：Ｃｕ（ＨＦＡ）2 〕等を用い
ても良いものである。
は、ＣＶＤ−Ｃｕ層１９を堆積させる際のプリカーサ
（前駆体）としてＣｕ（ｈｆａｃ）ＴＭＶＳを用いてい
るが、Ｃｕ（ｈｆａｃ）ＴＭＶＳに限られるものではな
く、他のプリカーサ、例えば、ヘキサフルオロアセチル
アセトネイト銅〔ｈｅｘａｆｌｕｏｒｏａｃｅｔｙｌａ
ｃｅｔｏｎａｔｅ−Ｃｕ：Ｃｕ（ＨＦＡ）2 〕等を用い
ても良いものである。
【００４８】
【発明の効果】本発明によれば、ＣＶＤ法によりＣｕ層
を堆積させる際に、Ｃｕの拡散を防止するためのバリヤ
メタル層上に、ルイス塩基として機能するＣｕ薄膜或い
はＡｕ薄膜からなるシード層を独立分散超微粒子、或い
は、コリメーションスパッタリング法又はロングスロー
スパッタリング法を用いて形成したので、段差被覆性に
優れ、且つ、インキュベーションタイムを短くするシー
ド層を形成することができ、低抵抗のＣｕ埋め込み配線
層或いはＣｕコンタクト電極を設けた半導体装置の信頼
性を高め、且つ、スループットを向上することができ
る。
を堆積させる際に、Ｃｕの拡散を防止するためのバリヤ
メタル層上に、ルイス塩基として機能するＣｕ薄膜或い
はＡｕ薄膜からなるシード層を独立分散超微粒子、或い
は、コリメーションスパッタリング法又はロングスロー
スパッタリング法を用いて形成したので、段差被覆性に
優れ、且つ、インキュベーションタイムを短くするシー
ド層を形成することができ、低抵抗のＣｕ埋め込み配線
層或いはＣｕコンタクト電極を設けた半導体装置の信頼
性を高め、且つ、スループットを向上することができ
る。
【図１】本発明の原理的構成の説明図である。
【図２】本発明の第１の実施の形態の途中までの製造工
程の説明図である。
程の説明図である。
【図３】本発明の第１の実施の形態の図２以降の製造工
程の説明図である。
程の説明図である。
【図４】本発明の第２の実施の形態の途中までの製造工
程の説明図である。
程の説明図である。
【図５】本発明の第２の実施の形態の図４以降の製造工
程の説明図である。
程の説明図である。
【図６】本発明の第３の実施の形態の途中までの製造工
程の説明図である。
程の説明図である。
【図７】本発明の第３の実施の形態の図６以降の製造工
程の説明図である。
程の説明図である。
１ 半導体基板 ２ 下地絶縁層 ３ 配線層 ４ 絶縁層 ５ 凹部 ６ バリヤメタル層 ７ シード層 ８ Ｃｕ層 １１ シリコン基板 １２ ＳｉＯ2 層 １３ Ｗ配線層 １４ ＳｉＯ2 層 １５ コンタクトホール １６ ＴｉＮ膜 １７ Ｃｕ薄膜 １８ Ｃｕ薄膜 １９ ＣＶＤ−Ｃｕ層 ２０ Ｃｕコンタクト電極 ２１ Ａｕ薄膜 ２２ 配線層用溝 ２３ Ｃｕ埋め込み配線層
Claims (5)
- 【請求項１】 絶縁層に設けた凹部に形成したバリヤメ
タル層上に、Ｃｕの独立分散超微粒子を塗布してＣｕ薄
膜からなるシード層を形成したのち、水素還元によって
前記Ｃｕ薄膜を表面を還元し、次いで、化学気相成長法
によってＣｕ層を堆積させて前記凹部を埋め込んだの
ち、前記バリヤメタル層、前記シード層、及び、前記Ｃ
ｕ層の不要部分を化学機械研磨することによって除去す
ることを特徴とする埋め込み導電層の形成方法。 - 【請求項２】 絶縁層に設けた凹部に形成したバリヤメ
タル層上に、Ａｕの独立分散超微粒子を塗布してＡｕ薄
膜からなるシード層を形成したのち、化学気相成長法に
よってＣｕ層を堆積させて前記凹部を埋め込み、次い
で、前記バリヤメタル層、前記シード層、及び、前記Ｃ
ｕ層の不要部分を化学機械研磨することによって除去す
ることを特徴とする埋め込み導電層の形成方法。 - 【請求項３】 絶縁層に設けた凹部に形成したバリヤメ
タル層上に、コリメーションスパッタリング法を用いて
Ｃｕ薄膜またはＡｕ薄膜からなるシード層を形成したの
ち、化学気相成長法によってＣｕ層を堆積させて前記凹
部を埋め込み、次いで、前記バリヤメタル層、シード
層、及び、Ｃｕ層の不要部分を化学機械研磨することに
よって除去することを特徴とする埋め込み導電層の形成
方法。 - 【請求項４】 絶縁層に設けた凹部に形成したバリヤメ
タル層上に、ターゲットと被処理基板との間隔が１０ｃ
ｍ以上のロングスロースパッタリング法を用いてＣｕ薄
膜またはＡｕ薄膜からなるシード層を形成したのち、化
学気相成長法によってＣｕ層を堆積させて凹部を埋め込
み、次いで、前記バリヤメタル層、前記シード層、及
び、前記Ｃｕ層の不要部分を化学機械研磨することによ
って除去することを特徴とする埋め込み導電層の形成方
法。 - 【請求項５】 上記シード層の厚さが、５０〜２００Å
であることを特徴とする請求項１乃至４のいずれか１項
に記載の埋め込み導電層の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22495495A JP3517802B2 (ja) | 1995-09-01 | 1995-09-01 | 埋め込み導電層の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22495495A JP3517802B2 (ja) | 1995-09-01 | 1995-09-01 | 埋め込み導電層の形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0969522A true JPH0969522A (ja) | 1997-03-11 |
| JP3517802B2 JP3517802B2 (ja) | 2004-04-12 |
Family
ID=16821800
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22495495A Expired - Fee Related JP3517802B2 (ja) | 1995-09-01 | 1995-09-01 | 埋め込み導電層の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3517802B2 (ja) |
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