JPH0969072A - メモリマップトｉ／ｏ制御回路 - Google Patents
メモリマップトｉ／ｏ制御回路Info
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- JPH0969072A JPH0969072A JP7223359A JP22335995A JPH0969072A JP H0969072 A JPH0969072 A JP H0969072A JP 7223359 A JP7223359 A JP 7223359A JP 22335995 A JP22335995 A JP 22335995A JP H0969072 A JPH0969072 A JP H0969072A
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- memory
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Abstract
(57)【要約】
【課題】 特定のマシンアーキテクチャにのみサポート
するＩ／ＯマップトＩ／Ｏレジスタを、異なるアーキテ
クチャのマシンでも自由に使えるようにする。 【解決手段】 ＣＰＵ３からメモリマップトＩ／Ｏのア
クセスを行うと、メモリマップトアドレスＭＡがアドレ
ス比較部１２へ渡される。アドレス比較部１２は、メモ
リマップアドレスＭＡとベースアドレスＢＡとを比較
し、一致すれば、セレクト信号ＳＥＬを出力する。アド
レスマッピングテーブル１３は、テーブル選択アドレス
ＴＡによって示されたテーブルから探索されたアドレス
変換方式ＣＭをアドレス変換部１４に渡すと共に、メモ
リ・Ｉ／Ｏ選択信号ＭＩＳを生成し、テーブル選択アド
レスＴＡがメモリマップトＩ／Ｏ領域であるかＩ／Ｏマ
ップトＩ／Ｏ領域であるかをコントローラ２に通知す
る。アドレス変換部１４は、上記アドレス変換方式にの
っとり、コントローラ２へ変換アドレスＣＡを渡す。
するＩ／ＯマップトＩ／Ｏレジスタを、異なるアーキテ
クチャのマシンでも自由に使えるようにする。 【解決手段】 ＣＰＵ３からメモリマップトＩ／Ｏのア
クセスを行うと、メモリマップトアドレスＭＡがアドレ
ス比較部１２へ渡される。アドレス比較部１２は、メモ
リマップアドレスＭＡとベースアドレスＢＡとを比較
し、一致すれば、セレクト信号ＳＥＬを出力する。アド
レスマッピングテーブル１３は、テーブル選択アドレス
ＴＡによって示されたテーブルから探索されたアドレス
変換方式ＣＭをアドレス変換部１４に渡すと共に、メモ
リ・Ｉ／Ｏ選択信号ＭＩＳを生成し、テーブル選択アド
レスＴＡがメモリマップトＩ／Ｏ領域であるかＩ／Ｏマ
ップトＩ／Ｏ領域であるかをコントローラ２に通知す
る。アドレス変換部１４は、上記アドレス変換方式にの
っとり、コントローラ２へ変換アドレスＣＡを渡す。
Description
【０００１】
【発明の属する技術分野】この発明は、メモリマップト
Ｉ／Ｏ制御回路に係り、特に、入力されたメモリアドレ
スによって、メモリマップトＩ／Ｏレジスタ及びＩ／Ｏ
マップトＩ／Ｏレジスタのいずれにもアクセスできる機
能を備えたメモリマップトＩ／Ｏ制御回路に関する。
Ｉ／Ｏ制御回路に係り、特に、入力されたメモリアドレ
スによって、メモリマップトＩ／Ｏレジスタ及びＩ／Ｏ
マップトＩ／Ｏレジスタのいずれにもアクセスできる機
能を備えたメモリマップトＩ／Ｏ制御回路に関する。
【０００２】
【従来の技術】従来、１個の半導体チップで構成される
ＣＰＵ（中央処理装置）がその周辺に設置されるＩ／Ｏ
装置（外部入出力装置）にアクセスする方式として、Ｉ
／ＯマップトＩ／Ｏアクセス方式と、メモリマップトＩ
／Ｏアクセス方式とが知られている。Ｉ／ＯマップトＩ
／Ｏアクセス方式とは、ＣＰＵからの入出力命令によっ
て発生されるＩ／Ｏ装置の番号（アドレス）と、Ｉ／Ｏ
装置への書込み及び読出し信号を用いてＣＰＵとＩ／Ｏ
装置との間でデータのやりとりを行うもので、Ｉ／Ｏ空
間からアクセスするときに見える（Ｉ／Ｏ装置内の）Ｉ
／Ｏレジスタは、Ｉ／ＯマップトＩ／Ｏレジスタと呼ば
れる。これに対して、メモリマップトＩ／Ｏアクセス方
式とは、本来主メモリのために用意されているアドレス
領域の一部にＩ／Ｏ装置のアドレスを割り当て、主メモ
リに対する書込み及び読出し命令、演算命令等に基づい
て発生される主メモリへのアドレスと主メモリへの書込
み及び読出し信号とを用いてＣＰＵとＩ／Ｏ装置との間
でデータのやりとりを行うもので、メモリ空間からアク
セスするときに見える（Ｉ／Ｏ装置内の）Ｉ／Ｏレジス
タは、メモリマップトＩ／Ｏレジスタと呼ばれる。メモ
リマップトＩ／Ｏアクセス方式の特徴は、一般の算術論
理演算命令や転送命令等のオペランドを用いて主メモリ
と同様にＩ／Ｏ装置をも指定することが可能なことであ
る。
ＣＰＵ（中央処理装置）がその周辺に設置されるＩ／Ｏ
装置（外部入出力装置）にアクセスする方式として、Ｉ
／ＯマップトＩ／Ｏアクセス方式と、メモリマップトＩ
／Ｏアクセス方式とが知られている。Ｉ／ＯマップトＩ
／Ｏアクセス方式とは、ＣＰＵからの入出力命令によっ
て発生されるＩ／Ｏ装置の番号（アドレス）と、Ｉ／Ｏ
装置への書込み及び読出し信号を用いてＣＰＵとＩ／Ｏ
装置との間でデータのやりとりを行うもので、Ｉ／Ｏ空
間からアクセスするときに見える（Ｉ／Ｏ装置内の）Ｉ
／Ｏレジスタは、Ｉ／ＯマップトＩ／Ｏレジスタと呼ば
れる。これに対して、メモリマップトＩ／Ｏアクセス方
式とは、本来主メモリのために用意されているアドレス
領域の一部にＩ／Ｏ装置のアドレスを割り当て、主メモ
リに対する書込み及び読出し命令、演算命令等に基づい
て発生される主メモリへのアドレスと主メモリへの書込
み及び読出し信号とを用いてＣＰＵとＩ／Ｏ装置との間
でデータのやりとりを行うもので、メモリ空間からアク
セスするときに見える（Ｉ／Ｏ装置内の）Ｉ／Ｏレジス
タは、メモリマップトＩ／Ｏレジスタと呼ばれる。メモ
リマップトＩ／Ｏアクセス方式の特徴は、一般の算術論
理演算命令や転送命令等のオペランドを用いて主メモリ
と同様にＩ／Ｏ装置をも指定することが可能なことであ
る。
【０００３】ところで、この種のＩ／ＯマップトＩ／Ｏ
レジスタの中には、大量生産され、原価低下効果が期待
できるにもかかわらず、アドレス（装置番号）が固定さ
れ、特定のマシンアーキテクチャにのみ依存するＩ／Ｏ
マップトＩ／Ｏレジスタ（汎用チップ）が多種類存在す
る。しかしながら、メモリ空間からＩ／Ｏレジスタに対
しては直接にはアクセスできず、Ｉ／Ｏアドレス空間か
らメモリアドレス空間に対しても、直接にはアクセスで
きない。アドレス変換の手段としては、例えば、特開平
２−２８７６４５号公報、特開昭６４−８４３５３号公
報等に記載されているように、アドレス変換テーブルを
持つ管理ユニットが提供されている。
レジスタの中には、大量生産され、原価低下効果が期待
できるにもかかわらず、アドレス（装置番号）が固定さ
れ、特定のマシンアーキテクチャにのみ依存するＩ／Ｏ
マップトＩ／Ｏレジスタ（汎用チップ）が多種類存在す
る。しかしながら、メモリ空間からＩ／Ｏレジスタに対
しては直接にはアクセスできず、Ｉ／Ｏアドレス空間か
らメモリアドレス空間に対しても、直接にはアクセスで
きない。アドレス変換の手段としては、例えば、特開平
２−２８７６４５号公報、特開昭６４−８４３５３号公
報等に記載されているように、アドレス変換テーブルを
持つ管理ユニットが提供されている。
【０００４】
【発明が解決しようとする課題】しかしながら、上記公
報記載の従来技術は、あくまで、論理アドレスを物理ア
ドレスに変換する仮想記憶操作を行うもので、メモリマ
ップ上での変換は可能であるが、メモリアドレスによっ
て、メモリアドレス空間からＩ／Ｏアドレス空間へ自動
的に切り替える機構にはなっていなかった。このため、
上記したように、特定のマシンアーキテクチャにのみ依
存する汎用性のＩ／ＯマップトＩ／Ｏレジスタを、異な
るアーキテクチャのマシンでは、使用できないという、
不都合が生じていた。
報記載の従来技術は、あくまで、論理アドレスを物理ア
ドレスに変換する仮想記憶操作を行うもので、メモリマ
ップ上での変換は可能であるが、メモリアドレスによっ
て、メモリアドレス空間からＩ／Ｏアドレス空間へ自動
的に切り替える機構にはなっていなかった。このため、
上記したように、特定のマシンアーキテクチャにのみ依
存する汎用性のＩ／ＯマップトＩ／Ｏレジスタを、異な
るアーキテクチャのマシンでは、使用できないという、
不都合が生じていた。
【０００５】この発明は、上述の事情に鑑みてなされた
もので、特定のマシンアーキテクチャにのみ依存する汎
用性のＩ／ＯマップトＩ／Ｏレジスタを、異なるアーキ
テクチャのマシンでも、自由に使用できるようにしたメ
モリマップトＩ／Ｏ制御回路を提供することを目的とし
ている。
もので、特定のマシンアーキテクチャにのみ依存する汎
用性のＩ／ＯマップトＩ／Ｏレジスタを、異なるアーキ
テクチャのマシンでも、自由に使用できるようにしたメ
モリマップトＩ／Ｏ制御回路を提供することを目的とし
ている。
【０００６】
【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明は、中央処理装置からのメモリ
マップトＩ／Ｏのアクセスに応答して、メモリマップト
Ｉ／Ｏレジスタ及びＩ／ＯマップトＩ／Ｏレジスタを有
する周辺装置を制御するためのメモリマップトＩ／Ｏ制
御回路であって、予めベースアドレスを保持するベース
アドレスレジスタと、中央処理装置から第２のメモリア
ドレス範囲が供給されると、該メモリアドレス範囲と上
記ベースアドレスをベースとした第１のメモリアドレス
範囲とを比較し、同じであれば、セレクト信号を出力す
るアドレス比較部と、上記中央処理装置から入力される
第３のメモリアドレス範囲には、Ｉ／ＯマップトＩ／Ｏ
領域のアドレスが割り当てられているか否かを示すマッ
ピング情報及び上記第３のメモリアドレス範囲の変換ア
ドレス又はアドレス変換方式を格納しているアドレスマ
ッピングテーブルと、当該第３のメモリアドレス範囲が
上記アドレスマッピングテーブル上でＩ／ＯマップトＩ
／Ｏ領域であると予め定義されているならば、上記アド
レスマッピングテーブルの変換アドレス又はアドレス変
換方式に従って、上記中央処理装置から入力されたメモ
リアドレスを上記周辺装置のＩ／ＯマップトＩ／Ｏレジ
スタのＩ／Ｏアドレスにアドレス変換するアドレス変換
部とを備えてなることを特徴としている。
に、請求項１記載の発明は、中央処理装置からのメモリ
マップトＩ／Ｏのアクセスに応答して、メモリマップト
Ｉ／Ｏレジスタ及びＩ／ＯマップトＩ／Ｏレジスタを有
する周辺装置を制御するためのメモリマップトＩ／Ｏ制
御回路であって、予めベースアドレスを保持するベース
アドレスレジスタと、中央処理装置から第２のメモリア
ドレス範囲が供給されると、該メモリアドレス範囲と上
記ベースアドレスをベースとした第１のメモリアドレス
範囲とを比較し、同じであれば、セレクト信号を出力す
るアドレス比較部と、上記中央処理装置から入力される
第３のメモリアドレス範囲には、Ｉ／ＯマップトＩ／Ｏ
領域のアドレスが割り当てられているか否かを示すマッ
ピング情報及び上記第３のメモリアドレス範囲の変換ア
ドレス又はアドレス変換方式を格納しているアドレスマ
ッピングテーブルと、当該第３のメモリアドレス範囲が
上記アドレスマッピングテーブル上でＩ／ＯマップトＩ
／Ｏ領域であると予め定義されているならば、上記アド
レスマッピングテーブルの変換アドレス又はアドレス変
換方式に従って、上記中央処理装置から入力されたメモ
リアドレスを上記周辺装置のＩ／ＯマップトＩ／Ｏレジ
スタのＩ／Ｏアドレスにアドレス変換するアドレス変換
部とを備えてなることを特徴としている。
【０００７】また、請求項２記載の発明は、中央処理装
置からのメモリマップトＩ／Ｏのアクセスに応答して、
メモリマップトＩ／Ｏレジスタ及びＩ／ＯマップトＩ／
Ｏレジスタを有する周辺装置を制御するためのメモリマ
ップトＩ／Ｏ制御回路であって、予めベースアドレスを
保持するベースアドレスレジスタと、中央処理装置から
第２のメモリアドレス範囲が供給されると、該メモリア
ドレス範囲と上記ベースアドレスをベースとした第１の
メモリアドレス範囲とを比較し、同じであれば、セレク
ト信号を出力するアドレス比較部と、上記中央処理装置
から入力される第３のメモリアドレス範囲には、Ｉ／Ｏ
マップトＩ／Ｏ領域のアドレスが割り当てられているか
否かを示すマッピング情報及び上記第３のメモリアドレ
ス範囲の変換アドレス又はアドレス変換方式を格納して
いるアドレスマッピングテーブルと、当該第３のメモリ
アドレス範囲が上記アドレスマッピングテーブル上でＩ
／ＯマップトＩ／Ｏ領域であると予め定義されているな
らば、上記アドレスマッピングテーブルの変換アドレス
又はアドレス変換方式に従って、上記中央処理装置から
入力されたメモリアドレスを上記周辺装置のＩ／Ｏマッ
プトＩ／ＯレジスタのＩ／Ｏアドレスにアドレス変換
し、当該第３のメモリアドレス範囲が上記アドレスマッ
ピングテーブル上でメモリマップトＩ／Ｏ領域であると
もＩ／ＯマップトＩ／Ｏの領域であるとも定義されてい
ないならば、上記中央処理装置から入力されたメモリア
ドレスをアドレス変換することなしにそのまま出力する
アドレス変換部とを備えてなることを特徴としている。
置からのメモリマップトＩ／Ｏのアクセスに応答して、
メモリマップトＩ／Ｏレジスタ及びＩ／ＯマップトＩ／
Ｏレジスタを有する周辺装置を制御するためのメモリマ
ップトＩ／Ｏ制御回路であって、予めベースアドレスを
保持するベースアドレスレジスタと、中央処理装置から
第２のメモリアドレス範囲が供給されると、該メモリア
ドレス範囲と上記ベースアドレスをベースとした第１の
メモリアドレス範囲とを比較し、同じであれば、セレク
ト信号を出力するアドレス比較部と、上記中央処理装置
から入力される第３のメモリアドレス範囲には、Ｉ／Ｏ
マップトＩ／Ｏ領域のアドレスが割り当てられているか
否かを示すマッピング情報及び上記第３のメモリアドレ
ス範囲の変換アドレス又はアドレス変換方式を格納して
いるアドレスマッピングテーブルと、当該第３のメモリ
アドレス範囲が上記アドレスマッピングテーブル上でＩ
／ＯマップトＩ／Ｏ領域であると予め定義されているな
らば、上記アドレスマッピングテーブルの変換アドレス
又はアドレス変換方式に従って、上記中央処理装置から
入力されたメモリアドレスを上記周辺装置のＩ／Ｏマッ
プトＩ／ＯレジスタのＩ／Ｏアドレスにアドレス変換
し、当該第３のメモリアドレス範囲が上記アドレスマッ
ピングテーブル上でメモリマップトＩ／Ｏ領域であると
もＩ／ＯマップトＩ／Ｏの領域であるとも定義されてい
ないならば、上記中央処理装置から入力されたメモリア
ドレスをアドレス変換することなしにそのまま出力する
アドレス変換部とを備えてなることを特徴としている。
【０００８】また、請求項３記載の発明は、中央処理装
置からのメモリマップトＩ／Ｏのアクセスに応答して、
メモリマップトＩ／Ｏレジスタ及びＩ／ＯマップトＩ／
Ｏレジスタを有する周辺装置を制御するためのメモリマ
ップトＩ／Ｏ制御回路であって、予めベースアドレスを
保持するベースアドレスレジスタと、中央処理装置から
第２のメモリアドレス範囲が供給されると、該メモリア
ドレス範囲と上記ベースアドレスをベースとした第１の
メモリアドレス範囲とを比較し、同じであれば、セレク
ト信号を出力するアドレス比較部と、上記中央処理装置
から入力される第３のメモリアドレス範囲には、Ｉ／Ｏ
マップトＩ／Ｏ領域のアドレスが割り当てられているか
メモリマップトＩ／Ｏ領域のアドレスが割り当てられて
いるかを示すマッピング情報及び上記第３のメモリアド
レス範囲の変換アドレス又はアドレス変換方式を格納し
ているアドレスマッピングテーブルと、当該第３のメモ
リアドレス範囲が上記アドレスマッピングテーブル上で
Ｉ／ＯマップトＩ／Ｏ領域であると予め定義されている
ならば、上記アドレスマッピングテーブルの変換アドレ
ス又はアドレス変換方式に従って、上記中央処理装置か
ら入力されたメモリアドレスを上記周辺装置のＩ／Ｏマ
ップトＩ／ＯレジスタのＩ／Ｏアドレスにアドレス変換
し、当該第３のメモリアドレス範囲が上記アドレスマッ
ピングテーブル上でメモリマップトＩ／Ｏ領域であると
予め定義されているならば、上記アドレスマッピングテ
ーブルのアドレス変換方式に従って、上記中央処理装置
から入力されたメモリアドレスを上記周辺装置のメモリ
マップトＩ／Ｏレジスタのメモリアドレスにアドレス変
換し、当該第３のメモリアドレス範囲が上記アドレスマ
ッピングテーブル上でメモリマップトＩ／Ｏ領域である
ともＩ／ＯマップトＩ／Ｏの領域であるとも定義されて
いないならば、上記中央処理装置から入力されたメモリ
アドレスをアドレス変換することなしにそのまま出力す
るアドレス変換部とを備えてなることを特徴としてい
る。
置からのメモリマップトＩ／Ｏのアクセスに応答して、
メモリマップトＩ／Ｏレジスタ及びＩ／ＯマップトＩ／
Ｏレジスタを有する周辺装置を制御するためのメモリマ
ップトＩ／Ｏ制御回路であって、予めベースアドレスを
保持するベースアドレスレジスタと、中央処理装置から
第２のメモリアドレス範囲が供給されると、該メモリア
ドレス範囲と上記ベースアドレスをベースとした第１の
メモリアドレス範囲とを比較し、同じであれば、セレク
ト信号を出力するアドレス比較部と、上記中央処理装置
から入力される第３のメモリアドレス範囲には、Ｉ／Ｏ
マップトＩ／Ｏ領域のアドレスが割り当てられているか
メモリマップトＩ／Ｏ領域のアドレスが割り当てられて
いるかを示すマッピング情報及び上記第３のメモリアド
レス範囲の変換アドレス又はアドレス変換方式を格納し
ているアドレスマッピングテーブルと、当該第３のメモ
リアドレス範囲が上記アドレスマッピングテーブル上で
Ｉ／ＯマップトＩ／Ｏ領域であると予め定義されている
ならば、上記アドレスマッピングテーブルの変換アドレ
ス又はアドレス変換方式に従って、上記中央処理装置か
ら入力されたメモリアドレスを上記周辺装置のＩ／Ｏマ
ップトＩ／ＯレジスタのＩ／Ｏアドレスにアドレス変換
し、当該第３のメモリアドレス範囲が上記アドレスマッ
ピングテーブル上でメモリマップトＩ／Ｏ領域であると
予め定義されているならば、上記アドレスマッピングテ
ーブルのアドレス変換方式に従って、上記中央処理装置
から入力されたメモリアドレスを上記周辺装置のメモリ
マップトＩ／Ｏレジスタのメモリアドレスにアドレス変
換し、当該第３のメモリアドレス範囲が上記アドレスマ
ッピングテーブル上でメモリマップトＩ／Ｏ領域である
ともＩ／ＯマップトＩ／Ｏの領域であるとも定義されて
いないならば、上記中央処理装置から入力されたメモリ
アドレスをアドレス変換することなしにそのまま出力す
るアドレス変換部とを備えてなることを特徴としてい
る。
【０００９】また、請求項４記載の発明は、請求項１，
２又は３記載のメモリマップトＩ／Ｏ制御回路であっ
て、上記セレクト信号は、上記中央処理装置にも送出さ
れることを特徴としている。
２又は３記載のメモリマップトＩ／Ｏ制御回路であっ
て、上記セレクト信号は、上記中央処理装置にも送出さ
れることを特徴としている。
【００１０】また、請求項５記載の発明は、請求項１，
２又は３記載のメモリマップトＩ／Ｏ制御回路であっ
て、上記ベースアドレスレジスタ、アドレス比較部、ア
ドレスマッピングテーブル及びアドレス変換部は、フリ
ップフロップ回路及び論理積回路を有するハードウェア
によって構成されていることを特徴としている。
２又は３記載のメモリマップトＩ／Ｏ制御回路であっ
て、上記ベースアドレスレジスタ、アドレス比較部、ア
ドレスマッピングテーブル及びアドレス変換部は、フリ
ップフロップ回路及び論理積回路を有するハードウェア
によって構成されていることを特徴としている。
【００１１】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態について説明する。説明は、実施例を用い
て具体的に行う。図１は、この発明の一実施例であるメ
モリマップトＩ／Ｏ制御回路の電気的構成を示すブロッ
ク図である。この例のメモリマップトＩ／Ｏ制御回路１
は、メモリマップトＩ／Ｏレジスタ２１ａ，２１ｂ，…
及びＩ／ＯマップトＩ／Ｏレジスタ２２ａ，２２ｂ，…
を備えた周辺ＬＳＩチップとしてのコントローラ２を制
御するための回路であり、ベースアドレスレジスタ１１
と、アドレス比較部１２と、アドレスマッピングテーブ
ル１３と、アドレス変換部１４とから概略構成されてい
る。これら各部１１〜１４は、フリップフロップ回路や
論理積回路等のハードウェアによって構成されている。
の実施の形態について説明する。説明は、実施例を用い
て具体的に行う。図１は、この発明の一実施例であるメ
モリマップトＩ／Ｏ制御回路の電気的構成を示すブロッ
ク図である。この例のメモリマップトＩ／Ｏ制御回路１
は、メモリマップトＩ／Ｏレジスタ２１ａ，２１ｂ，…
及びＩ／ＯマップトＩ／Ｏレジスタ２２ａ，２２ｂ，…
を備えた周辺ＬＳＩチップとしてのコントローラ２を制
御するための回路であり、ベースアドレスレジスタ１１
と、アドレス比較部１２と、アドレスマッピングテーブ
ル１３と、アドレス変換部１４とから概略構成されてい
る。これら各部１１〜１４は、フリップフロップ回路や
論理積回路等のハードウェアによって構成されている。
【００１２】上記ベースアドレスレジスタ１１は、ＣＰ
Ｕ３から供給されるベースアドレスＢＡを記憶保持する
と共に、アドレス比較部１２に供給する。このベースア
ドレスＢＡは、ＣＰＵ３から任意の値に設定され、ま
た、下位何ビットかを特定しないことにより、ベースア
ドレスＢＡを先頭アドレスとした所定のメモリアドレス
範囲が設定できるようになっている。アドレス比較部１
２は、ＣＰＵ３がメモリマップトＩ／Ｏのアクセスを行
う際に、ＣＰＵ３から供給されるメモリマップアドレス
（範囲）ＭＡが、ベースアドレスＢＡを先頭アドレスと
した上記メモリアドレス範囲と同じであるか否かを比較
し、肯定結果が得られれば、セレクト信号ＳＥＬをＣＰ
Ｕ３及びアドレスマッピングテーブル１３に出力する。
ここで、メモリマップアドレスＭＡとは、メモリマップ
トＩ／Ｏのアクセス範囲を指定するアドレスであり、下
位何ビットかを特定しないことにより、メモリアドレス
範囲が指定できるようになっている。また、ＣＰＵ３
は、当該アドレス範囲が、コントローラ２の各種レジス
タ２１ａ，２２ａ，…へのアクセス範囲かどうかを素早
く知るために、セレクト信号ＳＥＬをモニタする。
Ｕ３から供給されるベースアドレスＢＡを記憶保持する
と共に、アドレス比較部１２に供給する。このベースア
ドレスＢＡは、ＣＰＵ３から任意の値に設定され、ま
た、下位何ビットかを特定しないことにより、ベースア
ドレスＢＡを先頭アドレスとした所定のメモリアドレス
範囲が設定できるようになっている。アドレス比較部１
２は、ＣＰＵ３がメモリマップトＩ／Ｏのアクセスを行
う際に、ＣＰＵ３から供給されるメモリマップアドレス
（範囲）ＭＡが、ベースアドレスＢＡを先頭アドレスと
した上記メモリアドレス範囲と同じであるか否かを比較
し、肯定結果が得られれば、セレクト信号ＳＥＬをＣＰ
Ｕ３及びアドレスマッピングテーブル１３に出力する。
ここで、メモリマップアドレスＭＡとは、メモリマップ
トＩ／Ｏのアクセス範囲を指定するアドレスであり、下
位何ビットかを特定しないことにより、メモリアドレス
範囲が指定できるようになっている。また、ＣＰＵ３
は、当該アドレス範囲が、コントローラ２の各種レジス
タ２１ａ，２２ａ，…へのアクセス範囲かどうかを素早
く知るために、セレクト信号ＳＥＬをモニタする。
【００１３】アドレスマッピングテーブル１３は、ＣＰ
Ｕ３から入力されるテーブル選択アドレス（範囲）ＴＡ
には、Ｉ／ＯマップトＩ／Ｏレジスタ２２ａ，２２ｂ，
…のアドレスが割り当てられているか、メモリマップト
Ｉ／Ｏレジスタ２１ａ，２１ｂ，…のアドレスが割り当
てられているかを示すマッピング情報及びテーブル選択
アドレス（範囲）ＴＡのアドレス変換方式を格納する。
ここで、テーブル選択アドレスＴＡとは、メモリマップ
トＩ／Ｏの範囲内の任意のロケーションを選択するアド
レスである。また、アドレス変換方式とは、アドレスの
各位のビットを入れ換えたり、反転したりすることによ
り、例えば、Ｉ／ＯマップトＩ／Ｏレジスタのアドレス
がぶつからないようにする処理である。アドレス変換部
１４は、上記アドレス変換方式に則り、変換されたアド
レスＣＡをコントローラ２の該当するＩ／Ｏレジスタに
渡す。
Ｕ３から入力されるテーブル選択アドレス（範囲）ＴＡ
には、Ｉ／ＯマップトＩ／Ｏレジスタ２２ａ，２２ｂ，
…のアドレスが割り当てられているか、メモリマップト
Ｉ／Ｏレジスタ２１ａ，２１ｂ，…のアドレスが割り当
てられているかを示すマッピング情報及びテーブル選択
アドレス（範囲）ＴＡのアドレス変換方式を格納する。
ここで、テーブル選択アドレスＴＡとは、メモリマップ
トＩ／Ｏの範囲内の任意のロケーションを選択するアド
レスである。また、アドレス変換方式とは、アドレスの
各位のビットを入れ換えたり、反転したりすることによ
り、例えば、Ｉ／ＯマップトＩ／Ｏレジスタのアドレス
がぶつからないようにする処理である。アドレス変換部
１４は、上記アドレス変換方式に則り、変換されたアド
レスＣＡをコントローラ２の該当するＩ／Ｏレジスタに
渡す。
【００１４】次に、動作について説明する。まず、コン
ピュータシステムに電源が投入されると、初期化プログ
ラムの動作手順に従って、ＣＰＵ３は、ベースアドレス
レジスタ１１に、適当なベースアドレスＢＡを設定す
る。設定されたベースアドレスＢＡは、ベースアドレス
レジスタ１１からアドレス比較部１２に供給される。こ
の後、例えば、アプリケーション・プログラムの起動
後、ＣＰＵ３がメモリマップトＩ／Ｏのアクセスを行う
と、ＣＰＵ３からアドレス比較部１２に対してメモリマ
ップアドレス（範囲）ＭＡが、アドレスマッピングテー
ブル１３に対してテーブル選択アドレスＴＡが、アドレ
ス変換部１４に対して入力アドレスＩＡが、また、コン
トローラ２へデータＤＡが、同時に供給される。
ピュータシステムに電源が投入されると、初期化プログ
ラムの動作手順に従って、ＣＰＵ３は、ベースアドレス
レジスタ１１に、適当なベースアドレスＢＡを設定す
る。設定されたベースアドレスＢＡは、ベースアドレス
レジスタ１１からアドレス比較部１２に供給される。こ
の後、例えば、アプリケーション・プログラムの起動
後、ＣＰＵ３がメモリマップトＩ／Ｏのアクセスを行う
と、ＣＰＵ３からアドレス比較部１２に対してメモリマ
ップアドレス（範囲）ＭＡが、アドレスマッピングテー
ブル１３に対してテーブル選択アドレスＴＡが、アドレ
ス変換部１４に対して入力アドレスＩＡが、また、コン
トローラ２へデータＤＡが、同時に供給される。
【００１５】アドレス比較部１２は、ＣＰＵ３から供給
されるメモリマップアドレス（範囲）ＭＡが、ベースア
ドレスＢＡを先頭アドレスとした上記メモリアドレス範
囲と同じであるか否かを比較し、肯定結果が得られれ
ば、セレクト信号ＳＥＬをＣＰＵ３及びアドレスマッピ
ングテーブル１３に出力する。
されるメモリマップアドレス（範囲）ＭＡが、ベースア
ドレスＢＡを先頭アドレスとした上記メモリアドレス範
囲と同じであるか否かを比較し、肯定結果が得られれ
ば、セレクト信号ＳＥＬをＣＰＵ３及びアドレスマッピ
ングテーブル１３に出力する。
【００１６】アドレスマッピングテーブル１３は、アド
レス比較部１２からセレクト信号ＳＥＬの供給を受ける
と、ＣＰＵ３から入力されるテーブル選択アドレス（範
囲）ＴＡによって示されたアドレスマッピングテーブル
１３内のテーブル上のデータによって、メモリ・Ｉ／Ｏ
選択信号ＭＩＳを生成し、入力されたテーブル選択アド
レスＴＡが、メモリマップトＩ／Ｏレジスタ２１ａ，２
１ｂ，…に割り当てられたアドレスであるかＩ／Ｏマッ
プトＩ／Ｏレジスタ２２ａ，２２ｂ，…に割り当てられ
たアドレスであるかをコントローラ２に通知する。ま
た、アドレスマッピングテーブル１３は、テーブルから
探索された該当するアドレス変換方式ＣＭをアドレス変
換部１４に渡す。
レス比較部１２からセレクト信号ＳＥＬの供給を受ける
と、ＣＰＵ３から入力されるテーブル選択アドレス（範
囲）ＴＡによって示されたアドレスマッピングテーブル
１３内のテーブル上のデータによって、メモリ・Ｉ／Ｏ
選択信号ＭＩＳを生成し、入力されたテーブル選択アド
レスＴＡが、メモリマップトＩ／Ｏレジスタ２１ａ，２
１ｂ，…に割り当てられたアドレスであるかＩ／Ｏマッ
プトＩ／Ｏレジスタ２２ａ，２２ｂ，…に割り当てられ
たアドレスであるかをコントローラ２に通知する。ま
た、アドレスマッピングテーブル１３は、テーブルから
探索された該当するアドレス変換方式ＣＭをアドレス変
換部１４に渡す。
【００１７】例えば、テーブル選択アドレスＴＡがアド
レスマッピングテーブル１３上でＩ／ＯマップトＩ／Ｏ
領域であると予め定義されているならば、アドレスマッ
ピングテーブル１３のアドレス変換方式に従って、ＣＰ
Ｕ３からの入力アドレスＩＡをコントローラ２の該当す
る例えばＩ／ＯマップトＩ／Ｏレジスタ２２ａのＩ／Ｏ
アドレスにアドレス変換して出力し、テーブル選択アド
レスＴＡがアドレスマッピングテーブル１３上でメモリ
マップトＩ／Ｏ領域であると予め定義されているなら
ば、アドレスマッピングテーブル１３のアドレス変換方
式に従って、ＣＰＵ３からの入力アドレスＩＡをコント
ローラ２の該当する例えばメモリマップトＩ／Ｏレジス
タ２１ａのメモリアドレスにアドレス変換して出力し、
テーブル選択アドレスＴＡがアドレスマッピングテーブ
ル１３上でメモリマップトＩ／Ｏ領域であるともＩ／Ｏ
マップトＩ／Ｏの領域であるとも定義されていないなら
ば、ＣＰＵ３からの入力アドレスＩＡをアドレス変換す
ることなしにそのままコントローラ２の該当する例えば
メモリマップトＩ／Ｏレジスタ２１ｂに渡す。
レスマッピングテーブル１３上でＩ／ＯマップトＩ／Ｏ
領域であると予め定義されているならば、アドレスマッ
ピングテーブル１３のアドレス変換方式に従って、ＣＰ
Ｕ３からの入力アドレスＩＡをコントローラ２の該当す
る例えばＩ／ＯマップトＩ／Ｏレジスタ２２ａのＩ／Ｏ
アドレスにアドレス変換して出力し、テーブル選択アド
レスＴＡがアドレスマッピングテーブル１３上でメモリ
マップトＩ／Ｏ領域であると予め定義されているなら
ば、アドレスマッピングテーブル１３のアドレス変換方
式に従って、ＣＰＵ３からの入力アドレスＩＡをコント
ローラ２の該当する例えばメモリマップトＩ／Ｏレジス
タ２１ａのメモリアドレスにアドレス変換して出力し、
テーブル選択アドレスＴＡがアドレスマッピングテーブ
ル１３上でメモリマップトＩ／Ｏ領域であるともＩ／Ｏ
マップトＩ／Ｏの領域であるとも定義されていないなら
ば、ＣＰＵ３からの入力アドレスＩＡをアドレス変換す
ることなしにそのままコントローラ２の該当する例えば
メモリマップトＩ／Ｏレジスタ２１ｂに渡す。
【００１８】このように、上記構成によれば、入力され
たメモリアドレスによってコントローラ２に対してメモ
リマップトＩ／ＯとＩ／ＯマップトＩ／Ｏとの複数のア
クセス方式を選択できるアドレス変換部１４を有するの
で、メモリアドレス同士の相互変換は勿論のこと、メモ
リアドレス空間からＩ／Ｏアドレス空間へのアドレス変
換も可能となる。したがって、特定のマシンアーキテク
チャにのみ対応する汎用性のＩ／ＯマップトＩ／Ｏレジ
スタを、異なるアーキテクチャのマシンでも、自由に使
用できる。しかも、ハードウェアで構成されているの
で、高速に変換できる。
たメモリアドレスによってコントローラ２に対してメモ
リマップトＩ／ＯとＩ／ＯマップトＩ／Ｏとの複数のア
クセス方式を選択できるアドレス変換部１４を有するの
で、メモリアドレス同士の相互変換は勿論のこと、メモ
リアドレス空間からＩ／Ｏアドレス空間へのアドレス変
換も可能となる。したがって、特定のマシンアーキテク
チャにのみ対応する汎用性のＩ／ＯマップトＩ／Ｏレジ
スタを、異なるアーキテクチャのマシンでも、自由に使
用できる。しかも、ハードウェアで構成されているの
で、高速に変換できる。
【００１９】以上、この発明の実施例を図面により詳述
してきたが、具体的な構成はこの実施例に限られるもの
ではなく、この発明の要旨を逸脱しない範囲の設計の変
更等があってもこの発明に含まれる。例えば、コントロ
ーラ側のＩ／Ｏレジスタが、全てＩ／ＯマップトＩ／Ｏ
レジスタからなり、メモリマップトＩ／Ｏレジスタを１
つも有さない場合は、アドレスマッピングテーブル１３
には、ＣＰＵ３から入力されるテーブル選択アドレス
（範囲）ＴＡに対し、Ｉ／ＯマップトＩ／Ｏレジスタ２
２ａ，２２ｂ，…のアドレスが割り当てられているか否
かを示すマッピング情報及びテーブル選択アドレス（範
囲）ＴＡのアドレス変換方式が格納されていれば充分で
ある。また、アドレス変換方式に代えて、単純に、変換
アドレスを格納するようにしても良い。
してきたが、具体的な構成はこの実施例に限られるもの
ではなく、この発明の要旨を逸脱しない範囲の設計の変
更等があってもこの発明に含まれる。例えば、コントロ
ーラ側のＩ／Ｏレジスタが、全てＩ／ＯマップトＩ／Ｏ
レジスタからなり、メモリマップトＩ／Ｏレジスタを１
つも有さない場合は、アドレスマッピングテーブル１３
には、ＣＰＵ３から入力されるテーブル選択アドレス
（範囲）ＴＡに対し、Ｉ／ＯマップトＩ／Ｏレジスタ２
２ａ，２２ｂ，…のアドレスが割り当てられているか否
かを示すマッピング情報及びテーブル選択アドレス（範
囲）ＴＡのアドレス変換方式が格納されていれば充分で
ある。また、アドレス変換方式に代えて、単純に、変換
アドレスを格納するようにしても良い。
【００２０】
【発明の効果】以上説明したように、この発明のメモリ
マップトＩ／Ｏ制御回路によれば、入力されたメモリア
ドレスによって周辺装置に対してメモリマップトＩ／Ｏ
とＩ／ＯマップトＩ／Ｏとの複数のアクセス方式を選択
できるアドレス変換部を有するので、メモリアドレス同
士の相互変換は勿論のこと（請求項３記載の構成の場
合）、メモリアドレス空間からＩ／Ｏアドレス空間への
アドレス変換も可能となる。したがって、特定のマシン
アーキテクチャにのみ対応する汎用性のＩ／Ｏマップト
Ｉ／Ｏレジスタを、異なるアーキテクチャのマシンで
も、自由に使用できる。しかも、ハードウェアで構成さ
れているので、高速に変換できる。
マップトＩ／Ｏ制御回路によれば、入力されたメモリア
ドレスによって周辺装置に対してメモリマップトＩ／Ｏ
とＩ／ＯマップトＩ／Ｏとの複数のアクセス方式を選択
できるアドレス変換部を有するので、メモリアドレス同
士の相互変換は勿論のこと（請求項３記載の構成の場
合）、メモリアドレス空間からＩ／Ｏアドレス空間への
アドレス変換も可能となる。したがって、特定のマシン
アーキテクチャにのみ対応する汎用性のＩ／Ｏマップト
Ｉ／Ｏレジスタを、異なるアーキテクチャのマシンで
も、自由に使用できる。しかも、ハードウェアで構成さ
れているので、高速に変換できる。
【図面の簡単な説明】
【図１】この発明の一実施例であるメモリマップトＩ／
Ｏ制御回路の電気的構成を示すブロック図である。
Ｏ制御回路の電気的構成を示すブロック図である。
１ メモリマップトＩ／Ｏ制御回路 １１ ベースアドレスレジスタ １２ アドレス比較部 １３ アドレスマッピングテーブル １４ アドレス変換部 ２ コントローラ（周辺装置） ２１ａ，２１ｂ，… メモリマップトＩ／Ｏレジス
タ ２２ａ，２２ｂ，… Ｉ／ＯマップトＩ／Ｏレジス
タ ３ ＣＰＵ（中央処理装置） ＢＡ ベースアドレス（第１のメモリアドレス範
囲） ＭＡ メモリマップアドレス（第２のメモリアドレ
ス範囲） ＴＡ テーブル選択アドレス（第３のメモリアドレ
ス範囲） ＩＡ 入力アドレス
タ ２２ａ，２２ｂ，… Ｉ／ＯマップトＩ／Ｏレジス
タ ３ ＣＰＵ（中央処理装置） ＢＡ ベースアドレス（第１のメモリアドレス範
囲） ＭＡ メモリマップアドレス（第２のメモリアドレ
ス範囲） ＴＡ テーブル選択アドレス（第３のメモリアドレ
ス範囲） ＩＡ 入力アドレス
Claims (5)
- 【請求項１】 中央処理装置からのメモリマップトＩ／
Ｏのアクセスに応答して、メモリマップトＩ／Ｏレジス
タ及びＩ／ＯマップトＩ／Ｏレジスタを有する周辺装置
を制御するためのメモリマップトＩ／Ｏ制御回路であっ
て、 予めベースアドレスを保持するベースアドレスレジスタ
と、 中央処理装置から第２のメモリアドレス範囲が供給され
ると、該メモリアドレス範囲と前記ベースアドレスをベ
ースとした第１のメモリアドレス範囲とを比較し、同じ
であれば、セレクト信号を出力するアドレス比較部と、 前記中央処理装置から入力される第３のメモリアドレス
範囲には、Ｉ／ＯマップトＩ／Ｏ領域のアドレスが割り
当てられているか否かを示すマッピング情報及び前記第
３のメモリアドレス範囲の変換アドレス又はアドレス変
換方式を格納しているアドレスマッピングテーブルと、 当該第３のメモリアドレス範囲が前記アドレスマッピン
グテーブル上でＩ／ＯマップトＩ／Ｏ領域であると予め
定義されているならば、前記アドレスマッピングテーブ
ルの変換アドレス又はアドレス変換方式に従って、前記
中央処理装置から入力されたメモリアドレスを前記周辺
装置のＩ／ＯマップトＩ／ＯレジスタのＩ／Ｏアドレス
にアドレス変換するアドレス変換部とを備えてなること
を特徴とするメモリマップトＩ／Ｏ制御回路。 - 【請求項２】 中央処理装置からのメモリマップトＩ／
Ｏのアクセスに応答して、メモリマップトＩ／Ｏレジス
タ及びＩ／ＯマップトＩ／Ｏレジスタを有する周辺装置
を制御するためのメモリマップトＩ／Ｏ制御回路であっ
て、 予めベースアドレスを保持するベースアドレスレジスタ
と、 中央処理装置から第２のメモリアドレス範囲が供給され
ると、該メモリアドレス範囲と前記ベースアドレスをベ
ースとした第１のメモリアドレス範囲とを比較し、同じ
であれば、セレクト信号を出力するアドレス比較部と、 前記中央処理装置から入力される第３のメモリアドレス
範囲には、Ｉ／ＯマップトＩ／Ｏ領域のアドレスが割り
当てられているか否かを示すマッピング情報及び前記第
３のメモリアドレス範囲の変換アドレス又はアドレス変
換方式を格納しているアドレスマッピングテーブルと、 当該第３のメモリアドレス範囲が前記アドレスマッピン
グテーブル上でＩ／ＯマップトＩ／Ｏ領域であると予め
定義されているならば、前記アドレスマッピングテーブ
ルの変換アドレス又はアドレス変換方式に従って、前記
中央処理装置から入力されたメモリアドレスを前記周辺
装置のＩ／ＯマップトＩ／ＯレジスタのＩ／Ｏアドレス
にアドレス変換し、 当該第３のメモリアドレス範囲が前記アドレスマッピン
グテーブル上でメモリマップトＩ／Ｏ領域であるともＩ
／ＯマップトＩ／Ｏの領域であるとも定義されていない
ならば、前記中央処理装置から入力されたメモリアドレ
スをアドレス変換することなしにそのまま出力するアド
レス変換部とを備えてなることを特徴とするメモリマッ
プトＩ／Ｏ制御回路。 - 【請求項３】 中央処理装置からのメモリマップトＩ／
Ｏのアクセスに応答して、メモリマップトＩ／Ｏレジス
タ及びＩ／ＯマップトＩ／Ｏレジスタを有する周辺装置
を制御するためのメモリマップトＩ／Ｏ制御回路であっ
て、 予めベースアドレスを保持するベースアドレスレジスタ
と、 中央処理装置から第２のメモリアドレス範囲が供給され
ると、該メモリアドレス範囲と前記ベースアドレスをベ
ースとした第１のメモリアドレス範囲とを比較し、同じ
であれば、セレクト信号を出力するアドレス比較部と、 前記中央処理装置から入力される第３のメモリアドレス
範囲には、Ｉ／ＯマップトＩ／Ｏ領域のアドレスが割り
当てられているかメモリマップトＩ／Ｏ領域のアドレス
が割り当てられているかを示すマッピング情報及び前記
第３のメモリアドレス範囲の変換アドレス又はアドレス
変換方式を格納しているアドレスマッピングテーブル
と、 当該第３のメモリアドレス範囲が前記アドレスマッピン
グテーブル上でＩ／ＯマップトＩ／Ｏ領域であると予め
定義されているならば、前記アドレスマッピングテーブ
ルの変換アドレス又はアドレス変換方式に従って、前記
中央処理装置から入力されたメモリアドレスを前記周辺
装置のＩ／ＯマップトＩ／ＯレジスタのＩ／Ｏアドレス
にアドレス変換し、 当該第３のメモリアドレス範囲が前記アドレスマッピン
グテーブル上でメモリマップトＩ／Ｏ領域であると予め
定義されているならば、前記アドレスマッピングテーブ
ルのアドレス変換方式に従って、前記中央処理装置から
入力されたメモリアドレスを前記周辺装置のメモリマッ
プトＩ／Ｏレジスタのメモリアドレスにアドレス変換
し、 当該第３のメモリアドレス範囲が前記アドレスマッピン
グテーブル上でメモリマップトＩ／Ｏ領域であるともＩ
／ＯマップトＩ／Ｏの領域であるとも定義されていない
ならば、前記中央処理装置から入力されたメモリアドレ
スをアドレス変換することなしにそのまま出力するアド
レス変換部とを備えてなることを特徴とするメモリマッ
プトＩ／Ｏ制御回路。 - 【請求項４】 前記セレクト信号は、前記中央処理装置
にも送出されることを特徴とする請求項１，２又は３記
載のメモリマップトＩ／Ｏ制御回路。 - 【請求項５】 前記ベースアドレスレジスタ、アドレス
比較部、アドレスマッピングテーブル及びアドレス変換
部は、フリップフロップ回路及び論理積回路を有するハ
ードウェアによって構成されていることを特徴とする請
求項１，２又は３記載のメモリマップトＩ／Ｏ制御回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7223359A JPH0969072A (ja) | 1995-08-31 | 1995-08-31 | メモリマップトｉ／ｏ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7223359A JPH0969072A (ja) | 1995-08-31 | 1995-08-31 | メモリマップトｉ／ｏ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0969072A true JPH0969072A (ja) | 1997-03-11 |
Family
ID=16796923
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7223359A Pending JPH0969072A (ja) | 1995-08-31 | 1995-08-31 | メモリマップトｉ／ｏ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0969072A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7146482B2 (en) | 2003-11-25 | 2006-12-05 | International Business Machines Corporation | Memory mapped input/output emulation |
| US7234037B2 (en) | 2003-11-25 | 2007-06-19 | International Business Machines Corporation | Memory mapped Input/Output operations |
| US7552436B2 (en) | 2003-11-25 | 2009-06-23 | International Business Machines | Memory mapped input/output virtualization |
| JP2019114303A (ja) * | 2019-04-18 | 2019-07-11 | 株式会社エルイーテック | 制御チップ及びこれを用いた遊技機 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03276357A (ja) * | 1990-03-27 | 1991-12-06 | Hitachi Ltd | ｉ／ｏアドレス変換方式 |
| JPH05189352A (ja) * | 1992-01-16 | 1993-07-30 | Hitachi Ltd | Ｉ／ｏアドレス変換方式 |
-
1995
- 1995-08-31 JP JP7223359A patent/JPH0969072A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03276357A (ja) * | 1990-03-27 | 1991-12-06 | Hitachi Ltd | ｉ／ｏアドレス変換方式 |
| JPH05189352A (ja) * | 1992-01-16 | 1993-07-30 | Hitachi Ltd | Ｉ／ｏアドレス変換方式 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7146482B2 (en) | 2003-11-25 | 2006-12-05 | International Business Machines Corporation | Memory mapped input/output emulation |
| US7234037B2 (en) | 2003-11-25 | 2007-06-19 | International Business Machines Corporation | Memory mapped Input/Output operations |
| US7552436B2 (en) | 2003-11-25 | 2009-06-23 | International Business Machines | Memory mapped input/output virtualization |
| JP2019114303A (ja) * | 2019-04-18 | 2019-07-11 | 株式会社エルイーテック | 制御チップ及びこれを用いた遊技機 |
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