JPH096717A - インバウンド及びアウトバウンド読取り並びにポステッド書込みのためのバッファリング機構を含むデータ処理システム及び方法 - Google Patents

インバウンド及びアウトバウンド読取り並びにポステッド書込みのためのバッファリング機構を含むデータ処理システム及び方法

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JPH096717A
JPH096717A JP8124456A JP12445696A JPH096717A JP H096717 A JPH096717 A JP H096717A JP 8124456 A JP8124456 A JP 8124456A JP 12445696 A JP12445696 A JP 12445696A JP H096717 A JPH096717 A JP H096717A
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ダン・エム・ニール
Edward J Silha
エドワード・ジェイ・シルハ
Steven M Thurber
スチーブン・エム・ターバー
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Abstract

(57)【要約】 【課題】 システムの性能を高レベルに保ちながら、読
取り要求、読取り応答及びポステッド書込みのトランザ
クションを効率的に制御する制御機構をもつバス・ツー
・バス・ブリッジにおいて、インバウンド及びアウトバ
ウンドの両方向の複数の混合トランザクションを効率的
に処理する。 【解決手段】 データ処理システムが、ホスト・プロセ
ッサ、多数の周辺装置、及び１つ又はそれ以上のブリッ
ジを含む。ブリッジは、ホスト、周辺装置、及びネット
ワーク内などの他のホスト又は周辺装置の間を接続す
る。各バス・ツー・バス・ブリッジは、アウトバウンド
・データ・パス、インバウンド・データ・パス、及び制
御機構を含む。アウトバウンド・データ・パスは、一次
バスから受信した順番にトランザクションを格納するた
めの待ち行列バッファを含み、ここで待ち行列バッファ
の中の要求は、読取り要求と書込みトランザクションが
混じっている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、データ処理システ
ムに関連し、更に詳細に述べれば、ホストから周辺装置
へのインバウンド及びアウトバウンド読取りならびにポ
ステッド遅延書込みを効率的に処理するための機構を含
むデータ処理システムに関連する。
【０００２】
【従来の技術】周辺コンポーネント相互接続（ＰＣＩ）
バス仕様等、データ処理システムで使用する標準バス・
アーキテクチャの多くが、バス・ツー・バス・ブリッジ
を通るトランザクションの順序付け規則を含む。例えば
これらのトランザクションには、ホスト・プロセッサか
ら周辺装置へ、アウトバウンド方向への読取り要求、周
辺装置からホスト・プロセッサへ、インバウンド方向へ
のデータを含む読取り応答、又はポステッド書込みが挙
げられる。ポステッド書込みでは、書込みコマンドがバ
ス・ツー・バス・ブリッジ内のバッファにポストされ、
その結果ホストが他の処理を実行できる。ポステッド書
込みとは、ここでは、書込みが開始バス上で完了し、将
来宛先バス上で完了するためにバス・ツー・バス・ブリ
ッジにポストされることを意味する。現行のバス・ツー
・バス・ブリッジ・アーキテクチャでは、アウトバウン
ド（ホスト・プロセッサから出る方向）及びインバウン
ド（ホスト・プロセッサへ向かう方向）の両方向の書込
みバッファを、バス・ツー・バス・ブリッジを通る読取
りトランザクションの完了前にフラッシュする必要があ
る。バッファのフラッシュが要求するとブリッジ・バッ
ファの中にポステッド書込みがあると、プロセッサ読取
りアクセスは再試行になるので、保留状態になる。この
ように、バッファのフラッシュ要求は、ビジー・サーバ
の性能問題を引起こす可能性がある。ここで再試行と
は、マスターによりアドレス指定されるターゲット装置
がアクセスを確認応答するが、ビジーの信号を出し、ト
ランザクションを終了することを意味する。この結果、
マスターは後でアクセスを再度試みる。
【０００３】従来のブリッジ・アーキテクチャのいくつ
かは、性能の改良及びスループット遅延の解消を試みて
いる。
【０００４】１９９２年７月発行のＩＢＭ Ｔｅｃｈｎ
ｉｃａｌ ＤｉｓｃｌｏｓｕｒｅＢｕｌｌｅｔｉｎの２
３３ページに記載された論文の、発明の名称「高性能透
過ブリッジ体系」では、ネットワークを相互接続するマ
ルチポート・ブリッジをもつ、高性能ブリッジ体系を示
している。これには、読取り、書込みに関わらずブリッ
ジ内での均一の処理によるデータの転送を保証する、バ
ッファリング・コンポーネントが含まれる。
【０００５】この論文は一般的にブリッジの性能の改良
に関連するが、システム性能の劣化の原因となる、読取
りトランザクションの完了に先立つバッファのフラッシ
ュ要求の問題については対処していない。
【０００６】米国特許第５，０７０，１３４（ＢＣ９９
３０１２）号、発明の名称「多重ＰＣＩバス環境のＰＣ
Ｉバスの構成方法及び装置」では、ＰＣＩブリッジを構
成する方法及び装置が開示される。この特許は、バス・
ツー・バス・ブリッジをもつホスト・ブリッジ、及びシ
ステム・バスに直接接続された周辺バスを介したホスト
・システムへの直接接続が開示される。
【０００７】この特許では、業界標準ＰＣＩブリッジ体
系の操作を示しているが、読取りトランザクションに先
立つバッファのフラッシュ要求から生じる性能問題の解
決については、対処も提案も示していない。
【０００８】米国特許第５，３３３，２６９号、発明の
名称「共用メモリを介してソース・ユーザと宛先ユーザ
間でメッセージを転送する機構」では、多数の独立バッ
ファをもつメモリ、メモリ・インターフェース及び中央
制御装置が接続される共通バスを開示する。メモリ・イ
ンターフェースは、ソース・ユーザからメッセージを受
信し、選択したバッファにそのメッセージを格納し、ま
た複数のバッファを一緒につなげる。制御装置は、メモ
リ・インターフェースから受信するコマンドに応答して
インバウンド・メッセージ・キュー及びアウトバウンド
・メッセージ・キューを生成する。
【０００９】この特許は、高性能バス・ブリッジ・アー
キテクチャといくつかの類似点があるが、ポステッド書
込みトランザクションに続く読取りトランザクションの
完了に先立つバッファのフラッシュ要求の問題の解決に
ついては、対処も提案も示していない。
【００１０】米国特許第５，２４７，６２０号、発明の
名称「相互接続のネットワークのアッドレッス・チェッ
ク回路を備えたブリッジ装置」では、プロセッサから周
辺装置への情報の読取り、及びネットワーク環境内での
ブリッジングのための複数インバウンド及びアウトバウ
ンド・バッファを開示する。
【００１１】この特許は図１に示すように、バッファ・
メモリを含むバス・ツー・バス・ブリッジを開示する
が、書込みトランザクションと読取りトランザクション
の間のバッファのフラッシュの必要性を除去する、バス
・ツー・バス・ブリッジの性能改善のための機構につい
ては、対処も提案も示していない。
【００１２】この他の従来技術の特許及び出版物でも、
各種のブリッジ及びバッファリング機構が示されるが、
書込み操作に続く読取り操作のためのバッファのフラッ
シュ要求を除去する性能改善については、どれも対処も
提案も示していない。
【００１３】更に、従来の技術は、複数のインバウンド
及びアウトバウンド混合トランザクションの処理問題に
も適切に対処していない。
【００１４】
【発明が解決しようとする課題】本発明の目的は、シス
テムの性能を高レベルに保ちながら、読取り要求、読取
り応答及びポステッド書込みのトランザクションを効率
的に制御する制御機構をもつバス・ツー・バス・ブリッ
ジにおいて、インバウンド及びアウトバウンドの両方向
の複数の混合トランザクションを効率的に処理すること
にある。
【００１５】
【課題を解決するための手段】上記より、データ処理シ
ステムは、ホスト・プロセッサ、複数の周辺装置、及び
１つ又はそれ以上のブリッジを含む。このブリッジは、
ホスト、周辺装置、及びネットワーク内などの他のホス
ト又は周辺装置間を接続する。各バス・ツー・バス・ブ
リッジは、一次バスと二次バスとの間を接続し、ここで
は明確にするために、一次バスをアウトバウンド・トラ
ンザクションのソース及びインバウンド・トランザクシ
ョンの宛先と見なし、ならびに二次バスをアウトバウン
ド・トランザクションの宛先及びインバウンド・トラン
ザクションのソースと見なす。一次「開始」バス上の異
なるトランザクションは、実装方法によって、「二次」
バス上の他のトランザクションと同時に発生できる場合
も発生できない場合もある。各バス・ツー・バス・ブリ
ッジは、アウトバウンド・データ・パス、インバウンド
・データ・パス、及び制御機構を含む。アウトバウンド
・データ・パスは、一次バスから受信した順番にトラン
ザクションを格納するための待ち行列バッファを含み、
ここで待ち行列バッファの中の要求は、読取り要求と書
込みトランザクションが混じっている。アウトバウンド
・パスは、読取り応答データ及びアドレス情報を格納す
るための複数の並列バッファも含む。
【００１６】インバウンド・パスはアウトバウンド・パ
スのミラー・イメージであり、読取り要求と書込み要求
が順次バッファに格納され、及び読取り応答が複数の並
列バッファに格納される。バス・ツー・バス・ブリッジ
のインバウンド・パス及びアウトバウンド・パスは、ど
ちらもステート・マシンにより制御される。このマシン
は両方向のアクティビティを考慮して、バイパス・トラ
ンザクションを許可又は禁止する。ここでパイパスと
は、たとえ前のトランザクションが後に続くトランザク
ションより早く待ち行列に入っていても、後に続くトラ
ンザクションが前のトランザクションより前に処理され
ることを意味する。
【００１７】インバウンド及びアウトバウンド・トラン
ザクション要求が、所定のステート・マシンの制御の下
で順序通りではなく処理される点が、本発明の特徴であ
る。
【００１８】バッファのフラッシュの要求なしに読取り
トランザクションが書込みトランザクションの後に続く
ことを可能にする機構により、バス・ツー・バス・ブリ
ッジ内のインバウンド及びアウトバウンド・トランザク
ションを効率よく処理できることが、本発明の別の特徴
である。
【００１９】別のトランザクションがバス・ツー・バス
・ブリッジを通るときに、それらのトランザクションに
対して適切なデータの一貫性を維持できることが、本発
明の別の特徴である。
【００２０】読取り要求などの他のトランザクション
は、開始バス上で完了する前に、宛先バス上で完了する
（データ・フェッチする）必要がある。本発明の特徴か
ら、読取りアクセスなどのトランザクションの処理は、
ポステッド書込みをフラッシュしないで進めることがで
きる。
【００２１】ここでポステッド読取りとは、ターゲット
がアクセスを確認応答し、ビジーの信号を出してから、
次に再試行にしてアクセスを終了することを意味する。
マスターは後でアクセスを再度試みる。バス・ツー・バ
ス・ブリッジは、次に後続の処理のために読取り要求を
ポストするので、その結果マスターが後でアクセスを再
度試みたときに、使用可能な読取りデータがある。バス
・ツー・バス・ブリッジが要求されたデータを獲得する
前に、マスターが再試行すると、ブリッジは再び再試行
の信号を送るが、アクセス要求の第２のコピーはバッフ
ァリングしない。
【００２２】バス・ツー・バス・ブリッジの他に、書込
み及び読取りトランザクションをポストするホスト・バ
ス・ブリッジ及びアダプタ装置にも、これらの技術は適
用できる。
【００２３】以上、次に説明する本発明の詳細の理解を
助けるために、本発明の特徴及び技術的長所の概要を述
べた。本発明の特許請求事項の主題となる、追加の特徴
及び長所を次に説明する。
【００２４】
【発明の実施の形態】図１を参照して、本発明を実施す
るデータ処理システムを説明する。
【００２５】システム１０は、第１のバス１４と接続す
るホスト・プロセッサ１２を含む。図１に点線で示す他
のプロセッサ１２も、バス１４に接続される。
【００２６】バス・ツー・バス・ブリッジ２０もバス１
４に接続され、これは第１のバス１４と第２のバス１６
の間を接続する。他の装置３０、４０も、同様にバス１
６に接続される。更に、別のブリッジ２０が、バス１６
及び第３のバス１８に接続する。バス１８には、多数の
ステーション又は周辺装置２２が接続される。ブリッジ
２０を除いて、上記で示した図１の各要素は、すべて当
業者には周知の技術であり、ここで詳細を説明する必要
のないものである。
【００２７】例として、バス１４、１６、及び１８に
は、業界標準となっているＰＣＩバスを使用できる。但
し、これは本発明の範囲を制限するものではない。
【００２８】次に図２を参照して、バス・ツー・バス・
ブリッジ２０の詳細を説明する。本発明の望ましい実施
例の説明で使用するように、用語「アウトバウンド」と
は、プロセッサから出ていくトランザクションを指し、
また「インバウンド」とは、プロセッサへ向かうトラン
ザクションを指す。
【００２９】ブリッジ２０は、２つのデータ・パス、即
ちアウトバウンド・パス２０２及びインバウンド・パス
２０４を有する。インバウンド、アウトバウンドのすべ
てのトランザクションを、ステート・マシン２０６が制
御する。
【００３０】アウトバウンド・トランザクションがトラ
ンザクション・ルータ２０８により受信されると、トラ
ンザクション・フォーマットが調べられ、そのトランザ
クションが読取り要求、読取り応答、又は書込み要求の
いずれであるかが判定される。
【００３１】読取り要求のフォーマットは、アドレス及
び制御情報である。読取り応答のフォーマットは、アド
レス、制御情報及び要求されて現在発信元の要求者に送
信中のデータを含む。
【００３２】書込みトランザクションは、アドレス、制
御情報及び選択されたアドレスに書込まれるデータを含
む。
【００３３】例えば、トランザクション・ルータ２０８
で現在アクティブであるトランザクションが、読取り要
求であると想定すると、このトランザクションは複数の
順次バッファ２１０、２１２、２１４の中の１つに送ら
れる。順次バッファ・エントリ２１０、２１２、２１４
は、ブリッジ２０内に保留されると予想されるトランザ
クションのスタックの処理に適した長さの数のバッファ
・エントリである。
【００３４】トランザクション・ルータ２０８に保留中
のトランザクションが読取り応答の場合、読取り応答ト
ランザクションは並列バッファ・エントリ２１６、２１
８の１つに転送される。
【００３５】トランザクション選択回路２２０が選択
し、二次バスに渡すトランザクションは、常にステート
・マシン２０６により制御される。これによって、例え
ば順次バッファ２１０、２１２、又は２１４に格納され
たトランザクションへの、もしくは並列バッファ２１
６、２１８の読取り応答トランザクションへの、順序通
りではないアクセスが可能になる。
【００３６】インバウンド・パス２０４は、アウトバウ
ンド・パス２０２と同じ要素を含むが、それらの要素が
逆順に接続されている点が異なる。即ち、トランザクシ
ョン・ルータ２２２が二次バス１６又は１８に接続され
る（図１を参照）。アウトバウンド・トランザクション
・ルータ２０８についての上記の説明のように、インバ
ウンド・トランザクション・ルータ２２２は、ステート
・マシン２０６により制御される。読取り要求及び書込
みトランザクションについては、各トランザクションは
順次インバウンド・バッファ２２４、２２６、及び２２
８の１つに経路指定される。読取り応答トランザクショ
ンは、並列バッファ２３２、２３４に転送される。ステ
ート・マシン２０６に制御されるインバウンド選択回路
２３０が、順次バッファ２２４、２２６、又は２２８、
もしくは並列バッファ２３２又は２３４からのトランザ
クションの転送をそれぞれ制御する。
【００３７】ステート・マシン２０６は、図３に示すス
テート・マシン論理テーブルにより規定されるプロトコ
ルに基づいて動作し、アウトバウンド又はインバウンド
もしくはこの両方に流れる複数のトランザクションを制
御する。
【００３８】次に図３を参照して、ステート・マシン２
０６を制御する論理テーブルを説明する。論理テーブル
の上段は、アウトバウンド又はインバウンドのトランザ
クションを表し、説明の都合上、第１のトランザクショ
ンと呼ばれるトランザクションである。論理テーブルの
左側は、都合上、第２のトランザクションと呼ばれる、
アウトバウンド及びインバウンド・トランザクションで
ある。
【００３９】例えば、アウトバウンドの第１のトランザ
クションが読取り要求であり、アウトバウンドの第２の
トランザクションが読取り要求である場合、論理テーブ
ルの列と行の交点は１を示す。論理テーブルの欄の１
は、順序通りではないバイパス・トランザクションの許
可を示す。図３の論理テーブルの欄の０は、バイパス・
トランザクションの禁止を示す。したがって、第１のト
ランザクションがアウトバウンド読取り要求であり、そ
の後に第２のトランザクションとしてアウトバウンド読
取り要求が続く場合、この第１のトランザクションは第
２のトランザクションによりバイパスできる。バイパス
するとは、宛先バス上で、第１の要求の完了より先に、
第２の要求が完了することを意味する。しかし、例えば
第１のトランザクションがアウトバウンド書込みトラン
ザクションの場合、アウトバウンド読取り要求がバイパ
スすることは禁止される。
【００４０】論理テーブルで、バイパス・トランザクシ
ョンの禁止を示すゼロがある位置は、すべて書込みトラ
ンザクションを含む点に注意されたい。例えば、アウト
バウンド読取り要求は、アウトバウンド書込みをバイパ
スできないし、アウトバウンド読取り応答又は書込み
も、他のアウトバウンド書込みをバイパスできない。イ
ンバウンド・トランザクションについても、同様であ
る。即ち、インバウンド読取り要求、読取り応答、又は
書込みトランザクションは、それより前のインバウンド
書込みトランザクションをバイパスできない。ステート
・マシン２０６を制御するこの論理テーブルは、トラン
ザクション・ルータ２０８及び２２２、ならびにトラン
ザクション選択回路２２０及び２３０のトランザクショ
ンのゲーティングをそれぞれ制御する。
【００４１】アウトバウンド読取り要求は、それより早
いアウトバウンド読取り要求をバイパスできる。アウト
バウンド読取り要求は、それより早いアウトバウンド読
取り応答をバイパスできる。アウトバウンド読取り要求
は、それより早い書込みトランザクションをバイパスで
きない。これは、書込みトランザクションが到着する前
に、既に書込まれているレジスタの読取りが実行され、
その結果不正なデータの読取りが発生することを防ぐ。
【００４２】アウトバウンド読取り応答は、それより早
いアウトバウンド読取り要求又は読取り応答トランザク
ションをバイパスできる。一般化されたバス・ツー・バ
ス・ブリッジでは、アウトバウンド読取り応答は、それ
より早いアウトバウンド書込みトランザクションをバイ
パスできない。これは、装置がメモリ書込みを完了した
ことを示す割込みが早く到着し、その結果、メモリへの
書込みが完了される前に、対象書込みデータへのアクセ
スが認められることを防ぐためである。このような割込
みレースがインバウンドの場合だけ考慮される、もう少
し一般化されていないシステムでは、アウトバウンド読
取り応答は、それより早い書込みトランザクションをバ
イパスできる。
【００４３】アウトバウンド書込みトランザクション
は、それより早いアウトバウンド読取り要求をバイパス
できる。これは、読取り要求はそれが完了するまでは単
なる要求にすぎず、データの順序付けに関してはまだ何
も発生していないという事実に起因する。したがって、
書込みトランザクションは読取り要求をバイパスでき
る。
【００４４】アウトバウンド書込みトランザクション
は、それより早いアウトバウンド書込みトランザクショ
ンをバイパスできない。これによって、１つのバス上の
書込みトランザクションがブリッジも通る場合でも、書
込みトランザクションが両方のバス上で同じ順番で完了
することが保証される。
【００４５】インバウンド・トランザクション対インバ
ウンド・トランザクションに関しては、インバウンド読
取り要求は、それより早いインバウンド読取り要求をバ
イパスできる。インバウンド読取り要求は、それより早
いインバウンド読取り応答をバイパスできる。
【００４６】インバウンド読取り要求は、それより早い
インバウンド書込みトランザクションをバイパスできな
い。これによって、既に書込まれているレジスタの読取
りが、書込みデータが到着する前に実行されることを防
ぐ。
【００４７】インバウンド読取り応答は、それより早い
インバウンド読取り要求及び読取り応答をバイパスでき
る。インバウンド読取り応答は、それより早いインバウ
ンド書込みトランザクションをバイパスできない。これ
によって、装置がシステム・メモリへの書込みを完了し
たことを示す割込みが早く到着することを防ぎ、メモリ
への対象書込みが実行される前にプロセッサがメモリ位
置を読取ることを防ぐ。
【００４８】インバウンド書込みトランザクションは、
インバウンド読取り応答及び読取り要求をバイパスでき
る。
【００４９】インバウンド書込みトランザクションは、
それより早いインバウンド書込みトランザクションをバ
イパスできない。前述のように、これによって、１つの
バス上の書込みトランザクションがブリッジも通る場合
でも、書込みトランザクションが両方のバス上で同じ順
番で完了することが保証される。
【００５０】任意のアウトバウンド・トランザクション
は、それより早いインバウンド・トランザクションをバ
イパスできること、及び任意のインバウンド・トランザ
クションは、それより早いアウトバウンド・トランザク
ションをバイパスできることに留意されたい。これらの
トランザクションは異なるアドレス空間に向けられるも
のなので、このようなバイパスが可能になる。アウトバ
ウンド対インバウンド・トランザクション又はインバウ
ンド対アウトバウンド・トランザクションが順序付けを
要求する場合は、本発明の範囲を超えたソフトウェア・
プロトコルにより処理される。
【００５１】読取りアクセスを試み、再試行されるマス
ターは、完了するまで定期的にアクセスを再試行する必
要がある。
【００５２】事前取出し不可能な読取り応答データが、
そのタイムアウト期間を過ぎてもバス・ツー・バス・ブ
リッジのバッファに残っている場合、バス・ツー・バス
・ブリッジはシステム・エラーをアクティブにして、ブ
リッジが事前取出し不可能な読取りデータのストール・
バッファを有することをシステムに示す。
【００５３】まとめとして本発明の構成に関して以下の
事項を開示する。
【００５４】（１）１つ又はそれ以上のプロセッサと、
１つ又はそれ以上の周辺装置と、１つ又はそれ以上のブ
リッジを介して前記１つ又はそれ以上のプロセッサ及び
前記１つ又はそれ以上の周辺装置と接続する複数のバス
と、第１のバスから第２のバスへのトランザクションを
処理するための第１のデータ・パスと、前記第２のバス
から前記第１のバスへのトランザクションを処理するた
めの第２のデータ・パスとを含む、前記複数のバスの前
記第１のバスと前記第２のバスとの間のトランザクショ
ンを制御するための１つ又はそれ以上のブリッジと、前
記第１のデータ・パス及び前記第２のデータ・パスを介
して前記第１のバス及び前記第２のバスとの間のトラン
ザクションのゲーティング及びシーケンスを制御するた
めの制御装置と、を含む、データ処理システム。 （２） 前記第１のデータ・パス及び前記第２のデータ
・パスがそれぞれが、トランザクションを前記データ・
パス内のバッファにゲーティングするために、前記ブリ
ッジへの入力に接続されるトランザクション・ルータ回
路と、読取り応答トランザクションを格納するために、
前記トランザクション・ルータ回路に接続される１つ又
はそれ以上のバッファと、読取り要求トランザクション
及び書込みトランザクションを格納するために、前記ト
ランザクション・ルータ回路に接続される１つ又はそれ
以上のバッファと、前記制御装置の制御の下で前記デー
タ・パスから出力される１つ又はそれ以上のトランザク
ションを選択するために、前記バッファの出力に接続さ
れるトランザクション選択回路と、を更に含む、（１）
に記載のデータ処理システム。 （３） 前記制御装置が前記第１のデータ・パス及び前
記第２のデータ・パスを介してトランザクションを制御
するためにステート・マシンを更に含む、（１）に記載
のデータ処理システム。 （４） 前記ステート・マシンが所定の論理構造に従っ
て前記第１データ・パス及び第２のデータ・パスのトラ
ンザクションのゲーティングを制御する、（３）に記載
のデータ処理システム。 （５） 前記所定の論理構造が、前記制御装置によりゲ
ーティングされる読取りトランザクションに先立つ書込
みバッファのフラッシュを除去するために、前記読取り
トランザクション及び前記書込みトランザクションを制
御する手段を更に含む、（４）に記載のデータ処理シス
テム。 （６） 前記第１のデータ・パスがアウトバウンド・デ
ータ・パスである、（１）に記載のデータ処理システ
ム。 （７） 前記第２のデータ・パスがインバウンド・デー
タ・パスである、（１）に記載のデータ処理システム。 （８） 第１データ・パス及び第２のデータ・パスを含
み、それぞれが前記第１のデータ・パス及び前記第２の
データ・パスを介して第１のバスと第２のバスとの間の
トランザクションのゲーティング及びシーケンスを制御
するために制御装置の制御の下で動作する、バス・ツー
・バス・ブリッジ。 （９） 前記制御装置が所定の論理構造に従って動作す
るステート・マシンを更に含む、（８）に記載のバス・
ツー・バス・ブリッジ。 （１０） 各前記データ・パスが、前記制御装置からの
制御信号に従って複数のバッファの１つにトランザクシ
ョンをゲーティングするために入力バスに接続されるト
ランザクション経路指定回路と、第１の複数の前記バッ
ファは読取り応答トランザクションを格納し、ならびに
第２の複数の前記バッファは読取り要求トランザクショ
ン及び書込みトランザクションを格納する前記トランザ
クションを格納するための複数のバッファと、、前記制
御装置の論理構造の制御の下で前記出力バスにトランザ
クションをゲーティングするために前記バッファの出力
と出力バスとの間に接続されるトランザクション選択回
路とを更に含む、（８）に記載のバス・ツー・バス・ブ
リッジ。 （１１） ブリッジを介して第１バスから第２バスへの
複数のトランザクションを制御するための、データ処理
システムの中の方法であり、トランザクション経路指定
回路の中で前記第１バスからのトランザクションの種類
を判定するステップと、前記トランザクションの種類に
従って複数のバッファの１つにトランザクションをゲー
ティングするステップと、所定の論理構造に従って前記
バッファの出力を制御するステップと、選択されたトラ
ンザクションを前記第２バスにゲーティングするステッ
プと、を含む方法。 （１２） 前記論理構造の制御の下で第１受信トランザ
クションに先立ち第２受信トランザクションをゲーティ
ングするステップを更に含む、（１１）に記載の方法。 （１３） 前記論理構造に従って第１のデータ・パス及
び第２のデータ・パス上のトランザクションのゲーティ
ングを制御するステップを更に含む、（１１）に記載の
方法。
【図面の簡単な説明】
【図１】本発明を実施するデータ処理システムのブロッ
ク図である。
【図２】図１のシステムに準拠する、本発明の特徴を示
すバス・ツー・バス・ブリッジのブロック図である。
【図３】アウトバウンド・パス及びインバウンド・パス
上のトランザクションの各種類について、図２のブリッ
ジ内のインバウンド及びアウトバウンド・トランザクシ
ョンの制御を示す論理テーブルである。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 エドワード・ジェイ・シルハ アメリカ合衆国78759、テキサス州、オー スチン、ピレネーズ 11509 (72)発明者 スチーブン・エム・ターバー アメリカ合衆国、テキサス州、オースチ ン、エフライム・ロード 8308

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】１つ又はそれ以上のプロセッサと、 １つ又はそれ以上の周辺装置と、 １つ又はそれ以上のブリッジを介して前記１つ又はそれ
    以上のプロセッサ及び前記１つ又はそれ以上の周辺装置
    と接続する複数のバスと、 第１のバスから第２のバスへのトランザクションを処理
    するための第１のデータ・パスと、前記第２のバスから
    前記第１のバスへのトランザクションを処理するための
    第２のデータ・パスとを含む、前記複数のバスの前記第
    １のバスと前記第２のバスとの間のトランザクションを
    制御するための１つ又はそれ以上のブリッジと、 前記第１のデータ・パス及び前記第２のデータ・パスを
    介して前記第１のバス及び前記第２のバスとの間のトラ
    ンザクションのゲーティング及びシーケンスを制御する
    ための制御装置と、を含む、データ処理システム。
  2. 【請求項２】前記第１のデータ・パス及び前記第２のデ
    ータ・パスがそれぞれが、 トランザクションを前記データ・パス内のバッファにゲ
    ーティングするために、前記ブリッジへの入力に接続さ
    れるトランザクション・ルータ回路と、 読取り応答トランザクションを格納するために、前記ト
    ランザクション・ルータ回路に接続される１つ又はそれ
    以上のバッファと、 読取り要求トランザクション及び書込みトランザクショ
    ンを格納するために、前記トランザクション・ルータ回
    路に接続される１つ又はそれ以上のバッファと、 前記制御装置の制御の下で前記データ・パスから出力さ
    れる１つ又はそれ以上のトランザクションを選択するた
    めに、前記バッファの出力に接続されるトランザクショ
    ン選択回路と、を更に含む、請求項１に記載のデータ処
    理システム。
  3. 【請求項３】前記制御装置が前記第１のデータ・パス及
    び前記第２のデータ・パスを介してトランザクションを
    制御するためにステート・マシンを更に含む、請求項１
    に記載のデータ処理システム。
  4. 【請求項４】前記ステート・マシンが所定の論理構造に
    従って前記第１データ・パス及び第２のデータ・パスの
    トランザクションのゲーティングを制御する、請求項３
    に記載のデータ処理システム。
  5. 【請求項５】前記所定の論理構造が、前記制御装置によ
    りゲーティングされる読取りトランザクションに先立つ
    書込みバッファのフラッシュを除去するために、前記読
    取りトランザクション及び前記書込みトランザクション
    を制御する手段を更に含む、請求項４に記載のデータ処
    理システム。
  6. 【請求項６】前記第１のデータ・パスがアウトバウンド
    ・データ・パスである、請求項１に記載のデータ処理シ
    ステム。
  7. 【請求項７】前記第２のデータ・パスがインバウンド・
    データ・パスである、請求項１に記載のデータ処理シス
    テム。
  8. 【請求項８】第１データ・パス及び第２のデータ・パス
    を含み、それぞれが前記第１のデータ・パス及び前記第
    ２のデータ・パスを介して第１のバスと第２のバスとの
    間のトランザクションのゲーティング及びシーケンスを
    制御するために制御装置の制御の下で動作する、バス・
    ツー・バス・ブリッジ。
  9. 【請求項９】前記制御装置が所定の論理構造に従って動
    作するステート・マシンを更に含む、請求項８に記載の
    バス・ツー・バス・ブリッジ。
  10. 【請求項１０】各前記データ・パスが、 前記制御装置からの制御信号に従って複数のバッファの
    １つにトランザクションをゲーティングするために入力
    バスに接続されるトランザクション経路指定回路と、 第１の複数の前記バッファは読取り応答トランザクショ
    ンを格納し、ならびに第２の複数の前記バッファは読取
    り要求トランザクション及び書込みトランザクションを
    格納する前記トランザクションを格納するための複数の
    バッファと、 前記制御装置の論理構造の制御の下で前記出力バスにト
    ランザクションをゲーティングするために前記バッファ
    の出力と出力バスとの間に接続されるトランザクション
    選択回路とを更に含む、請求項８に記載のバス・ツー・
    バス・ブリッジ。
  11. 【請求項１１】ブリッジを介して第１バスから第２バス
    への複数のトランザクションを制御するための、データ
    処理システムの中の方法であり、 トランザクション経路指定回路の中で前記第１バスから
    のトランザクションの種類を判定するステップと、 前記トランザクションの種類に従って複数のバッファの
    １つにトランザクションをゲーティングするステップ
    と、 所定の論理構造に従って前記バッファの出力を制御する
    ステップと、 選択されたトランザクションを前記第２バスにゲーティ
    ングするステップと、を含む方法。
  12. 【請求項１２】前記論理構造の制御の下で第１受信トラ
    ンザクションに先立ち第２受信トランザクションをゲー
    ティングするステップを更に含む、請求項１１に記載の
    方法。
  13. 【請求項１３】前記論理構造に従って第１のデータ・パ
    ス及び第２のデータ・パス上のトランザクションのゲー
    ティングを制御するステップを更に含む、請求項１１に
    記載の方法。
JP8124456A 1995-06-07 1996-05-20 インバウンド及びアウトバウンド読取り並びにポステッド書込みのためのバッファリング機構を含むデータ処理システム及び方法 Pending JPH096717A (ja)

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