JPH0962391A - 基準電圧発生回路 - Google Patents
基準電圧発生回路Info
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- JPH0962391A JPH0962391A JP7222203A JP22220395A JPH0962391A JP H0962391 A JPH0962391 A JP H0962391A JP 7222203 A JP7222203 A JP 7222203A JP 22220395 A JP22220395 A JP 22220395A JP H0962391 A JPH0962391 A JP H0962391A
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Abstract
(57)【要約】
【課題】 ＭＯＳ型電界効果トランジスタを用いて構成
され、しかも基準電圧の温度係数を所定値に設定するこ
とが容易な基準電圧発生回路を提供する。 【解決手段】 出力端子と非反転及び反転入力端子との
間に抵抗１２（抵抗値Ｒ１），１４（抵抗値Ｒ２）が接
続された演算増幅器１０と、非反転入力端子に接続され
たトランジスタＴｒ１と、抵抗１６（抵抗値Ｒ３）を介
して反転入力端子に接続されたトランジスタＴｒ２とを
備える。各トランジスタＴｒ１，Ｔｒ２のゲート幅Ｗと
ゲート長Ｌとが夫々等しく形成され、更に、Ｒ１＝Ｒ
３、（Ｗ／Ｌ）×Ｒ３＝０．７×１０6 Ω、Ｒ２／Ｒ３
＝４．６となるように、抵抗値Ｒ１〜Ｒ３およびゲート
幅Ｗとゲート比Ｌ，即ちトランジスタ特性は、関連付け
られている。その結果、基準電圧発生回路２が出力する
基準電圧Ｖｏの温度係数は、当該回路にて実現可能な温
度係数の最小値に略等しくなる。
され、しかも基準電圧の温度係数を所定値に設定するこ
とが容易な基準電圧発生回路を提供する。 【解決手段】 出力端子と非反転及び反転入力端子との
間に抵抗１２（抵抗値Ｒ１），１４（抵抗値Ｒ２）が接
続された演算増幅器１０と、非反転入力端子に接続され
たトランジスタＴｒ１と、抵抗１６（抵抗値Ｒ３）を介
して反転入力端子に接続されたトランジスタＴｒ２とを
備える。各トランジスタＴｒ１，Ｔｒ２のゲート幅Ｗと
ゲート長Ｌとが夫々等しく形成され、更に、Ｒ１＝Ｒ
３、（Ｗ／Ｌ）×Ｒ３＝０．７×１０6 Ω、Ｒ２／Ｒ３
＝４．６となるように、抵抗値Ｒ１〜Ｒ３およびゲート
幅Ｗとゲート比Ｌ，即ちトランジスタ特性は、関連付け
られている。その結果、基準電圧発生回路２が出力する
基準電圧Ｖｏの温度係数は、当該回路にて実現可能な温
度係数の最小値に略等しくなる。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＣＭＯＳ集積回路
等において温度特性の優れた基準電圧を発生させるため
の基準電圧発生回路に関する。
等において温度特性の優れた基準電圧を発生させるため
の基準電圧発生回路に関する。
【０００２】
【従来の技術】従来より、電子回路において回路動作の
基準とするための温度係数の小さな基準電圧を発生させ
る基準電圧発生回路として、例えば、ＩＥＥJournal of
Solidstate circuits.Volsc-8.PP222(1973)に開示され
ているように、半導体素子のＰＮ接合に基づくバンドギ
ャップ電圧が、ばらつきの少ない安定した温度特性を有
することを利用し、このバンドギャップ電圧に基づき基
準電圧を生成するものが知られている。
基準とするための温度係数の小さな基準電圧を発生させ
る基準電圧発生回路として、例えば、ＩＥＥJournal of
Solidstate circuits.Volsc-8.PP222(1973)に開示され
ているように、半導体素子のＰＮ接合に基づくバンドギ
ャップ電圧が、ばらつきの少ない安定した温度特性を有
することを利用し、このバンドギャップ電圧に基づき基
準電圧を生成するものが知られている。
【０００３】即ち、この基準電圧発生回路８は、図５
（ａ）に示すように、所定の基準電圧Ｖｏを出力する演
算増幅器１０と、演算増幅器１０の出力端子と非反転入
力端子との間に接続された抵抗１２（抵抗値Ｒ１）と、
演算増幅器１０の出力端子と反転入力端子との間に接続
された抵抗１４（抵抗値Ｒ２）と、ベースとコレクタと
が互いに接続されると共に演算増幅器１０の非反転入力
に接続され、且つエミッタが接地されたバイポーラトラ
ンジスタＢ１からなる第１の半導体回路と、一端が演算
増幅器の反転入力に接続された抵抗１６（抵抗値Ｒ３）
と、ベースとコレクタとが互いに接続されると共に抵抗
１６の他端に接続され、且つエミッタが接地されたバイ
ポーラトランジスタＢ２からなる第２の半導体回路とに
より構成されている。
（ａ）に示すように、所定の基準電圧Ｖｏを出力する演
算増幅器１０と、演算増幅器１０の出力端子と非反転入
力端子との間に接続された抵抗１２（抵抗値Ｒ１）と、
演算増幅器１０の出力端子と反転入力端子との間に接続
された抵抗１４（抵抗値Ｒ２）と、ベースとコレクタと
が互いに接続されると共に演算増幅器１０の非反転入力
に接続され、且つエミッタが接地されたバイポーラトラ
ンジスタＢ１からなる第１の半導体回路と、一端が演算
増幅器の反転入力に接続された抵抗１６（抵抗値Ｒ３）
と、ベースとコレクタとが互いに接続されると共に抵抗
１６の他端に接続され、且つエミッタが接地されたバイ
ポーラトランジスタＢ２からなる第２の半導体回路とに
より構成されている。
【０００４】なお、バイポーラトランジスタＢ１，Ｂ２
は、互いに電流駆動能力が異なるものが用いられてい
る。即ち、これは、出力端子から所定の基準電圧Ｖｏが
出力されるように演算増幅器１０を動作させるために、
バイポーラトランジスタＢ１，Ｂ２が接続された各電流
経路に流れる電流に基づく各入力端子への印加電圧の特
性が、出力端子が基準電圧Ｖｏである時の一点にて交わ
るように、各電流経路の電流特性を互いに異なったもの
にするためである。
は、互いに電流駆動能力が異なるものが用いられてい
る。即ち、これは、出力端子から所定の基準電圧Ｖｏが
出力されるように演算増幅器１０を動作させるために、
バイポーラトランジスタＢ１，Ｂ２が接続された各電流
経路に流れる電流に基づく各入力端子への印加電圧の特
性が、出力端子が基準電圧Ｖｏである時の一点にて交わ
るように、各電流経路の電流特性を互いに異なったもの
にするためである。
【０００５】このように構成された基準電圧発生回路８
においては、演算増幅器１０の入力端子のイマジナリシ
ョートにより、抵抗１６の一端が接続された反転入力端
子の電位は、非反転入力に印加されるバイポーラトラン
ジスタＢ１のベース・エミッタ間電圧Ｖbe1 に等しく、
一方、抵抗１６の他端には、バイポーラトランジスタＢ
２のベース・エミッタ間電圧Ｖbe2 が印加される。この
ため、抵抗１６の両端には、バイポーラトランジスタＢ
１，Ｂ２のベース・エミッタ間電圧の差（Ｖbe1−Ｖbe
2）が印加され、この両端電圧と抵抗値Ｒ３とに応じた
一定電流Ｉ２が流れる。その結果、電流Ｉ２により抵抗
１４に誘起される所定電圧Ｉ２・Ｒ２と、バイポーラト
ランジスタＢ１のベース・エミッタ間電圧Ｖbe1 との加
算値が基準電圧Ｖｏとして演算増幅器１０から出力され
る。
においては、演算増幅器１０の入力端子のイマジナリシ
ョートにより、抵抗１６の一端が接続された反転入力端
子の電位は、非反転入力に印加されるバイポーラトラン
ジスタＢ１のベース・エミッタ間電圧Ｖbe1 に等しく、
一方、抵抗１６の他端には、バイポーラトランジスタＢ
２のベース・エミッタ間電圧Ｖbe2 が印加される。この
ため、抵抗１６の両端には、バイポーラトランジスタＢ
１，Ｂ２のベース・エミッタ間電圧の差（Ｖbe1−Ｖbe
2）が印加され、この両端電圧と抵抗値Ｒ３とに応じた
一定電流Ｉ２が流れる。その結果、電流Ｉ２により抵抗
１４に誘起される所定電圧Ｉ２・Ｒ２と、バイポーラト
ランジスタＢ１のベース・エミッタ間電圧Ｖbe1 との加
算値が基準電圧Ｖｏとして演算増幅器１０から出力され
る。
【０００６】そして、この基準電圧発生回路８が発生す
る基準電圧Ｖｏは、次の（１）式にて表される。
る基準電圧Ｖｏは、次の（１）式にて表される。
【０００７】
【数１】
【０００８】ｋはボルツマン定数、ｔは絶対温度、ｑは
電気素量である。なお、図５（ｂ）に示す基準電圧発生
回路９は、図５（ａ）の基準電圧発生回路８のダイオー
ド接続されたバイポーラトランジスタＢ１，Ｂ２の代わ
りに、ダイオードＤ１，Ｄ２を用いて構成し、ベース・
エミッタ間電圧Ｖbe1，Ｖbe2に代わり、順方向電圧Ｖr
1，Ｖr2に基づき基準電圧Ｖｏを発生させるものであ
り、この場合の基準電圧Ｖｏは、次の（２）式にて表さ
れる。
電気素量である。なお、図５（ｂ）に示す基準電圧発生
回路９は、図５（ａ）の基準電圧発生回路８のダイオー
ド接続されたバイポーラトランジスタＢ１，Ｂ２の代わ
りに、ダイオードＤ１，Ｄ２を用いて構成し、ベース・
エミッタ間電圧Ｖbe1，Ｖbe2に代わり、順方向電圧Ｖr
1，Ｖr2に基づき基準電圧Ｖｏを発生させるものであ
り、この場合の基準電圧Ｖｏは、次の（２）式にて表さ
れる。
【０００９】
【数２】
【００１０】そして、ベース・エミッタ間電圧Ｖbe1
（順方向電圧Ｖr1）は、負の温度係数（−２ｍＶ／℃程
度）を持つのであるが、（１），（２）式からわかるよ
うに、抵抗値Ｒ１〜Ｒ３、及びトランジスタの特性を適
宜設定して、（１），（２）式の第１項に、これと同じ
大きさで正の温度係数を持たせることにより、基準電圧
Ｖｏの温度係数を略ゼロにすることができる。
（順方向電圧Ｖr1）は、負の温度係数（−２ｍＶ／℃程
度）を持つのであるが、（１），（２）式からわかるよ
うに、抵抗値Ｒ１〜Ｒ３、及びトランジスタの特性を適
宜設定して、（１），（２）式の第１項に、これと同じ
大きさで正の温度係数を持たせることにより、基準電圧
Ｖｏの温度係数を略ゼロにすることができる。
【００１１】しかし、このような基準電圧発生回路８，
９をＣＭＯＳ集積回路上に実現しようとした場合、まず
バイポーラトランジスタＢ１，Ｂ２を用いた基準電圧発
生回路８では、その製造においては、ＣＭＯＳ工程とバ
イポーラ工程とを組み合わせたＢｉＣＭＯＳ工程が必要
となり、工程が複雑になってしまうという問題があっ
た。
９をＣＭＯＳ集積回路上に実現しようとした場合、まず
バイポーラトランジスタＢ１，Ｂ２を用いた基準電圧発
生回路８では、その製造においては、ＣＭＯＳ工程とバ
イポーラ工程とを組み合わせたＢｉＣＭＯＳ工程が必要
となり、工程が複雑になってしまうという問題があっ
た。
【００１２】また、ダイオードＤ１，Ｄ２を用いた基準
電圧発生回路９の場合は、ＣＭＯＳ工程における様々な
ＰＮ接合を利用することが考えられるが、回路特性を悪
化させる寄生トランジスタが形成されないように設計す
ることが難しいという問題があった。
電圧発生回路９の場合は、ＣＭＯＳ工程における様々な
ＰＮ接合を利用することが考えられるが、回路特性を悪
化させる寄生トランジスタが形成されないように設計す
ることが難しいという問題があった。
【００１３】そこで、これらの問題を解決するために、
第１及び第２の半導体回路として、バイポーラトランジ
スタＢ１，Ｂ２（ダイオードＤ１，Ｄ２）の代わりに、
ＮチャネルのＭＯＳ型電界効果トランジスタを用いて構
成する試みが行われている。
第１及び第２の半導体回路として、バイポーラトランジ
スタＢ１，Ｂ２（ダイオードＤ１，Ｄ２）の代わりに、
ＮチャネルのＭＯＳ型電界効果トランジスタを用いて構
成する試みが行われている。
【００１４】
【発明が解決しようとする課題】しかし、ＭＯＳ型電界
効果トランジスタを用いた場合、非反転入力に印加され
る電圧が、ＰＮ接合に基づくものとはならないため、基
準電圧を求める理論式が上記（１）（２）式に比べて極
めて複雑なものとなり、その結果、基準電圧の温度係数
が所定値になるように、抵抗値Ｒ１〜Ｒ３やトランジス
タの特性といったパラメータを設計しようとすると極め
て手間を要するという問題があった。
効果トランジスタを用いた場合、非反転入力に印加され
る電圧が、ＰＮ接合に基づくものとはならないため、基
準電圧を求める理論式が上記（１）（２）式に比べて極
めて複雑なものとなり、その結果、基準電圧の温度係数
が所定値になるように、抵抗値Ｒ１〜Ｒ３やトランジス
タの特性といったパラメータを設計しようとすると極め
て手間を要するという問題があった。
【００１５】また、ＭＯＳ型電界効果トランジスタを用
いた場合、パラメータの設計を簡単化するためには、理
論式を少しでも簡単にするために、ＭＯＳ型電界効果ト
ランジスタのスレッショルド電圧を等しくする必要があ
るが、例えば、ＣＭＯＳ集積回路上に当該基準電圧発生
回路を形成する場合、従来装置のように、各トランジス
タの電流駆動能力を互いに異なるようにすると、各トラ
ンジスタで、製造上生じる特性のばらつき方が異なって
しまうため、各トランジスタのスレッショルド電圧を一
致させることが難しく、その結果、実際に製造したとき
に、設計値通りの温度係数を実現することができず、精
度を劣化させてしまうという問題があった。
いた場合、パラメータの設計を簡単化するためには、理
論式を少しでも簡単にするために、ＭＯＳ型電界効果ト
ランジスタのスレッショルド電圧を等しくする必要があ
るが、例えば、ＣＭＯＳ集積回路上に当該基準電圧発生
回路を形成する場合、従来装置のように、各トランジス
タの電流駆動能力を互いに異なるようにすると、各トラ
ンジスタで、製造上生じる特性のばらつき方が異なって
しまうため、各トランジスタのスレッショルド電圧を一
致させることが難しく、その結果、実際に製造したとき
に、設計値通りの温度係数を実現することができず、精
度を劣化させてしまうという問題があった。
【００１６】本発明は、上記問題点を解決するために、
ＭＯＳ型電界効果トランジスタを用いて構成され、しか
も、基準電圧の温度係数を所定値に設定することが容易
な基準電圧発生回路を提供することを目的とする。
ＭＯＳ型電界効果トランジスタを用いて構成され、しか
も、基準電圧の温度係数を所定値に設定することが容易
な基準電圧発生回路を提供することを目的とする。
【００１７】
【課題を解決するための手段】上記目的を達成するため
になされた請求項１に記載の発明は、外部装置に対して
所定の基準電圧を出力するための演算増幅器と、該演算
増幅器の出力端子と非反転入力端子との間に接続された
第１の抵抗と、上記演算増幅器の出力端子と反転入力端
子との間に接続された第２の抵抗と、一端が上記非反転
入力端子に接続されると共に他端が接地され、上記第１
の抵抗に上記出力端子側から上記非反転入力端子側に向
けて電流を流す第１の半導体回路と、一端が上記反転入
力端子に接続された第３の抵抗と、一端が該第３の抵抗
の上記反転入力端子とは反対側に接続されると共に他端
が接地され、上記第２の抵抗に上記出力端子側から上記
反転入力端子側に向けて電流を流す第２の半導体回路
と、を備え、上記演算増幅器が、上記第１及び第２の半
導体回路の両端電圧の差と上記第３の抵抗の抵抗値とに
基づいて上記第２及び第３の抵抗に流れる電流により誘
起される上記第２の抵抗の両端電圧と、上記第１の半導
体回路による非反転入力端子への印加電圧との加算値
を、出力端子から上記基準電圧として出力する基準電圧
発生回路において、上記第１の半導体回路を、ゲート及
びドレインが上記演算増幅器の非反転入力端子に接続さ
れ、ソースが接地された第１のＮチャネルＭＯＳ型電界
効果トランジスタから構成すると共に、上記第２の半導
体回路を、ゲート及びドレインが上記第３の抵抗に接続
され、ソースが接地された第２のＮチャネルＭＯＳ形電
界効果トランジスタから構成し、しかも、上記第１及び
第２のＮチャネルＭＯＳ型電界効果トランジスタのゲー
ト幅及びゲート長を、それぞれ同一寸法に形成し、上記
基準電圧の温度係数が所定値となるように、上記第１な
いし第３の抵抗の抵抗値を設定してなることを特徴とす
る。
になされた請求項１に記載の発明は、外部装置に対して
所定の基準電圧を出力するための演算増幅器と、該演算
増幅器の出力端子と非反転入力端子との間に接続された
第１の抵抗と、上記演算増幅器の出力端子と反転入力端
子との間に接続された第２の抵抗と、一端が上記非反転
入力端子に接続されると共に他端が接地され、上記第１
の抵抗に上記出力端子側から上記非反転入力端子側に向
けて電流を流す第１の半導体回路と、一端が上記反転入
力端子に接続された第３の抵抗と、一端が該第３の抵抗
の上記反転入力端子とは反対側に接続されると共に他端
が接地され、上記第２の抵抗に上記出力端子側から上記
反転入力端子側に向けて電流を流す第２の半導体回路
と、を備え、上記演算増幅器が、上記第１及び第２の半
導体回路の両端電圧の差と上記第３の抵抗の抵抗値とに
基づいて上記第２及び第３の抵抗に流れる電流により誘
起される上記第２の抵抗の両端電圧と、上記第１の半導
体回路による非反転入力端子への印加電圧との加算値
を、出力端子から上記基準電圧として出力する基準電圧
発生回路において、上記第１の半導体回路を、ゲート及
びドレインが上記演算増幅器の非反転入力端子に接続さ
れ、ソースが接地された第１のＮチャネルＭＯＳ型電界
効果トランジスタから構成すると共に、上記第２の半導
体回路を、ゲート及びドレインが上記第３の抵抗に接続
され、ソースが接地された第２のＮチャネルＭＯＳ形電
界効果トランジスタから構成し、しかも、上記第１及び
第２のＮチャネルＭＯＳ型電界効果トランジスタのゲー
ト幅及びゲート長を、それぞれ同一寸法に形成し、上記
基準電圧の温度係数が所定値となるように、上記第１な
いし第３の抵抗の抵抗値を設定してなることを特徴とす
る。
【００１８】このように構成された基準電圧発生回路に
おいては、演算増幅回路の入力端子のイマジナリショー
トにより、反転入力端子の電位は非反転入力端子の電位
に等しくなるため、一端が反転入力端子、他端が第２の
半導体回路に接続された第３の抵抗の両端には、第１及
び第２の半導体回路の両端電圧の差が印加される。その
結果、この第３の抵抗の両端への印加電圧と、第３の抵
抗の抵抗値とに応じた所定電流が、第２及び第３の抵抗
に流れ、この所定電流により第２の抵抗に誘起される両
端電圧と、第１の半導体回路による非反転入力端子への
印加電圧との加算値が、基準電圧として上記出力端子か
ら出力される。また、第１ないし第３の抵抗の抵抗値、
及び第１及び第２のＮチャネルＭＯＳ型電界効果トラン
ジスタの特性を適宜設定することにより、基準電圧の温
度係数は任意に設定される。
おいては、演算増幅回路の入力端子のイマジナリショー
トにより、反転入力端子の電位は非反転入力端子の電位
に等しくなるため、一端が反転入力端子、他端が第２の
半導体回路に接続された第３の抵抗の両端には、第１及
び第２の半導体回路の両端電圧の差が印加される。その
結果、この第３の抵抗の両端への印加電圧と、第３の抵
抗の抵抗値とに応じた所定電流が、第２及び第３の抵抗
に流れ、この所定電流により第２の抵抗に誘起される両
端電圧と、第１の半導体回路による非反転入力端子への
印加電圧との加算値が、基準電圧として上記出力端子か
ら出力される。また、第１ないし第３の抵抗の抵抗値、
及び第１及び第２のＮチャネルＭＯＳ型電界効果トラン
ジスタの特性を適宜設定することにより、基準電圧の温
度係数は任意に設定される。
【００１９】そして、本発明においては、第１及び第２
のＮチャネルＭＯＳ型電界効果トランジスタのゲート幅
及びゲート長が、それぞれ同一寸法に形成され、各トラ
ンジスタは同じ電流特性を持つようにされている。従っ
て、本発明によれば、当該基準電圧発生回路をＣＭＯＳ
集積回路上に形成する場合に、各トランジスタの形成時
の条件が全く同じになるため、各トランジスタのスレッ
ショルド電圧を正確に等しくすることができ、当該基準
電圧発生回路に設計値通りの精度のよい基準電圧を発生
させることができる。
のＮチャネルＭＯＳ型電界効果トランジスタのゲート幅
及びゲート長が、それぞれ同一寸法に形成され、各トラ
ンジスタは同じ電流特性を持つようにされている。従っ
て、本発明によれば、当該基準電圧発生回路をＣＭＯＳ
集積回路上に形成する場合に、各トランジスタの形成時
の条件が全く同じになるため、各トランジスタのスレッ
ショルド電圧を正確に等しくすることができ、当該基準
電圧発生回路に設計値通りの精度のよい基準電圧を発生
させることができる。
【００２０】また、各トランジスタの特性が等しくされ
ているため、この基準電圧を表す理論式，延いては、こ
の基準電圧の理論式を温度について微分することにより
求められる温度係数の理論式が簡略化され、温度係数を
所定値に設定する場合に、第１ないし第３の抵抗の抵抗
値等のパラメータの設計を容易にすることができる。
ているため、この基準電圧を表す理論式，延いては、こ
の基準電圧の理論式を温度について微分することにより
求められる温度係数の理論式が簡略化され、温度係数を
所定値に設定する場合に、第１ないし第３の抵抗の抵抗
値等のパラメータの設計を容易にすることができる。
【００２１】次に、請求項２に記載の発明は、請求項１
に記載の基準電圧発生回路において、上記第１及び第３
の抵抗の各抵抗値を、同一値に設定し、上記第１及び第
２の半導体回路を構成する各ＮチャネルＭＯＳ型電界効
果トランジスタのゲート幅Ｗとゲート長Ｌとの比Ｗ／Ｌ
と、上記第３の抵抗の抵抗値との乗算値を、０．７×１
０6 Ω以上に設定してなることを特徴とする。
に記載の基準電圧発生回路において、上記第１及び第３
の抵抗の各抵抗値を、同一値に設定し、上記第１及び第
２の半導体回路を構成する各ＮチャネルＭＯＳ型電界効
果トランジスタのゲート幅Ｗとゲート長Ｌとの比Ｗ／Ｌ
と、上記第３の抵抗の抵抗値との乗算値を、０．７×１
０6 Ω以上に設定してなることを特徴とする。
【００２２】このように構成された基準電圧発生回路に
よれば、第２の抵抗の抵抗値Ｒ２と第３の抵抗の抵抗値
Ｒ３の比Ｒ２／Ｒ３を適宜設定することにより、当該基
準電圧発生回路にて実現可能な温度係数の絶対値の最小
値を下限として、任意に温度係数を設定することができ
る。
よれば、第２の抵抗の抵抗値Ｒ２と第３の抵抗の抵抗値
Ｒ３の比Ｒ２／Ｒ３を適宜設定することにより、当該基
準電圧発生回路にて実現可能な温度係数の絶対値の最小
値を下限として、任意に温度係数を設定することができ
る。
【００２３】即ち、温度係数の理論式に基づき、第２の
抵抗の抵抗値Ｒ２と第３の抵抗の抵抗値Ｒ３の比Ｒ２／
Ｒ３をパラメータとして変化させた時の、温度係数の絶
対値の特性を求めると、その特性は極小値を持つ。そし
て、トランジスタのゲート幅Ｗとゲート長Ｌとの比Ｗ／
Ｌと、上記第３の抵抗の抵抗値との乗算値を０．７×１
０6 Ω以上に設定した場合には、その極小値は、当該基
準電圧発生回路にて実現可能な最小の温度係数に略等し
くなる。従って、第２及び第３の抵抗の抵抗値の比Ｒ２
／Ｒ３を任意に設定することにより、当該基準電圧発生
回路にて実現可能な温度係数の絶対値の最小値を下限と
して、任意に温度係数を設定することができるのであ
る。
抵抗の抵抗値Ｒ２と第３の抵抗の抵抗値Ｒ３の比Ｒ２／
Ｒ３をパラメータとして変化させた時の、温度係数の絶
対値の特性を求めると、その特性は極小値を持つ。そし
て、トランジスタのゲート幅Ｗとゲート長Ｌとの比Ｗ／
Ｌと、上記第３の抵抗の抵抗値との乗算値を０．７×１
０6 Ω以上に設定した場合には、その極小値は、当該基
準電圧発生回路にて実現可能な最小の温度係数に略等し
くなる。従って、第２及び第３の抵抗の抵抗値の比Ｒ２
／Ｒ３を任意に設定することにより、当該基準電圧発生
回路にて実現可能な温度係数の絶対値の最小値を下限と
して、任意に温度係数を設定することができるのであ
る。
【００２４】また次に、請求項３に記載の発明は、請求
項２に記載の基準電圧発生回路において、更に、上記第
２の抵抗の抵抗値Ｒ２と上記第３の抵抗の抵抗値Ｒ３と
の比Ｒ２／Ｒ３を、略４．６に設定してなることを特徴
とする。
項２に記載の基準電圧発生回路において、更に、上記第
２の抵抗の抵抗値Ｒ２と上記第３の抵抗の抵抗値Ｒ３と
の比Ｒ２／Ｒ３を、略４．６に設定してなることを特徴
とする。
【００２５】このように構成された基準電圧発生回路に
おいては、基準電圧の温度係数の絶対値を、当該基準電
圧発生回路にて実現可能な最小値に略等しくすることが
できる。即ち、温度係数の理論式に基づいて、温度係数
の絶対値を求めると、トランジスタのゲート幅Ｗとゲー
ト長Ｌとの比Ｗ／Ｌと、上記第３の抵抗の抵抗値との乗
算値が０．７×１０6 Ω以上であれば、第２及び第３の
抵抗の抵抗値の比Ｒ２／Ｒ３が、略４．６の時に極小値
となる。従って、第１ないし第３の抵抗値、及び第１及
び第２のＮチャネルＭＯＳ型トランジスタのゲート幅Ｗ
とゲート長Ｌとの比Ｗ／Ｌが、上述のように関係づけら
れた基準電圧発生回路の基準電圧の温度係数は、当該基
準電圧発生回路にて実現可能な温度係数の最小値に略等
しくなるのである。
おいては、基準電圧の温度係数の絶対値を、当該基準電
圧発生回路にて実現可能な最小値に略等しくすることが
できる。即ち、温度係数の理論式に基づいて、温度係数
の絶対値を求めると、トランジスタのゲート幅Ｗとゲー
ト長Ｌとの比Ｗ／Ｌと、上記第３の抵抗の抵抗値との乗
算値が０．７×１０6 Ω以上であれば、第２及び第３の
抵抗の抵抗値の比Ｒ２／Ｒ３が、略４．６の時に極小値
となる。従って、第１ないし第３の抵抗値、及び第１及
び第２のＮチャネルＭＯＳ型トランジスタのゲート幅Ｗ
とゲート長Ｌとの比Ｗ／Ｌが、上述のように関係づけら
れた基準電圧発生回路の基準電圧の温度係数は、当該基
準電圧発生回路にて実現可能な温度係数の最小値に略等
しくなるのである。
【００２６】また、本発明の基準電圧発生回路によれ
ば、第１の抵抗の抵抗値と、第２の抵抗の抵抗値と、第
１及び第２のＮチャネルＭＯＳ型電界効果トランジスタ
のゲート幅Ｗとゲート長Ｌとの比Ｗ／Ｌとが、すべて第
３の抵抗の抵抗値と関連付られており、従って、第１な
いし第３の抵抗のいずれかの抵抗値を設定すると、これ
らの抵抗値と第１及び第２のＮチャネルＭＯＳ型電界効
果トランジスタの特性とが全て確定できるため、極めて
簡単に設計を行うことができる。
ば、第１の抵抗の抵抗値と、第２の抵抗の抵抗値と、第
１及び第２のＮチャネルＭＯＳ型電界効果トランジスタ
のゲート幅Ｗとゲート長Ｌとの比Ｗ／Ｌとが、すべて第
３の抵抗の抵抗値と関連付られており、従って、第１な
いし第３の抵抗のいずれかの抵抗値を設定すると、これ
らの抵抗値と第１及び第２のＮチャネルＭＯＳ型電界効
果トランジスタの特性とが全て確定できるため、極めて
簡単に設計を行うことができる。
【００２７】
【発明の実施の形態】以下に本発明の実施例を図面と共
に説明する。図１に、本実施例の基準電圧発生回路の全
体構成を表す回路図を示す。なお、図１に示すように、
本実施例の基準電圧発生回路２は、図５にて示した従来
装置の基準電圧発生回路８，９において、第１の半導体
回路が、バイポーラトランジスタＢ１（ダイオードＤ
１）の代わりに、ソースが接地されゲート及びドレイン
が演算増幅器１０の非反転入力端子に接続されたＮチャ
ネルのＭＯＳ型電界効果トランジスタからなる第１のト
ランジスタＴｒ１にて構成され、第２の半導体回路が、
バイポーラトランジスタＢ２（ダイオードＤ２）の代わ
りに、ソースが接地され、ゲート及びドレインが抵抗１
６に接続されたＮチャネルのＭＯＳ型電界効果トランジ
スタからなる第２のトランジスタＴｒ２にて構成されて
いるだけで、それ以外の構成、即ち、演算増幅器１０，
及び抵抗１２，１４，１６は、抵抗値Ｒ１，Ｒ２，Ｒ３
が異なるだけで、従来装置と全く同じである。
に説明する。図１に、本実施例の基準電圧発生回路の全
体構成を表す回路図を示す。なお、図１に示すように、
本実施例の基準電圧発生回路２は、図５にて示した従来
装置の基準電圧発生回路８，９において、第１の半導体
回路が、バイポーラトランジスタＢ１（ダイオードＤ
１）の代わりに、ソースが接地されゲート及びドレイン
が演算増幅器１０の非反転入力端子に接続されたＮチャ
ネルのＭＯＳ型電界効果トランジスタからなる第１のト
ランジスタＴｒ１にて構成され、第２の半導体回路が、
バイポーラトランジスタＢ２（ダイオードＤ２）の代わ
りに、ソースが接地され、ゲート及びドレインが抵抗１
６に接続されたＮチャネルのＭＯＳ型電界効果トランジ
スタからなる第２のトランジスタＴｒ２にて構成されて
いるだけで、それ以外の構成、即ち、演算増幅器１０，
及び抵抗１２，１４，１６は、抵抗値Ｒ１，Ｒ２，Ｒ３
が異なるだけで、従来装置と全く同じである。
【００２８】なお、第１及び第２のトランジスタＴｒ
１，Ｔｒ２を構成するＮチャネルＭＯＳ型電界効果トラ
ンジスタ（以下、ＮＭＯＳトランジスタとよぶ）は、図
２に示すように、Ｐ型のシリコン基板２０と、このシリ
コン基板２０上に不純物拡散にて形成されたＮ型のドレ
イン領域２２及びソース領域２４と、これらドレイン領
域２２及びソース領域２４の間の基板表面に形成された
電気絶縁性の酸化膜２６と、酸化膜２６を挟んで基板２
０に対向するように形成された金属からなるゲート電極
２８とにより構成されている。
１，Ｔｒ２を構成するＮチャネルＭＯＳ型電界効果トラ
ンジスタ（以下、ＮＭＯＳトランジスタとよぶ）は、図
２に示すように、Ｐ型のシリコン基板２０と、このシリ
コン基板２０上に不純物拡散にて形成されたＮ型のドレ
イン領域２２及びソース領域２４と、これらドレイン領
域２２及びソース領域２４の間の基板表面に形成された
電気絶縁性の酸化膜２６と、酸化膜２６を挟んで基板２
０に対向するように形成された金属からなるゲート電極
２８とにより構成されている。
【００２９】そして、ゲート電極２８に正の電圧を印加
すると、ゲート電極２８直下の酸化膜２６と基板２０と
の界面に電子が誘起され、ドレイン領域２２とソース領
域２４との間に、Ｎ型の導電層（チャネル）３０が形成
される。このチャネル３０の大きさ、即ちゲート電極２
８の大きさにより、ドレイン電流の大きさが決まり、そ
の長さ（ゲート長）Ｌが短いほど、また、その幅（ゲー
ト幅）Ｗが広いほど、電流値は大きくなる。つまり、第
１及び第２のトランジスタＴｒ１，Ｔｒ２の電流特性
は、これらゲート幅Ｗと、ゲート長Ｌとにより決定され
る。なお、図２において、ゲート幅Ｗは、図の奥行き方
向に広がっている。
すると、ゲート電極２８直下の酸化膜２６と基板２０と
の界面に電子が誘起され、ドレイン領域２２とソース領
域２４との間に、Ｎ型の導電層（チャネル）３０が形成
される。このチャネル３０の大きさ、即ちゲート電極２
８の大きさにより、ドレイン電流の大きさが決まり、そ
の長さ（ゲート長）Ｌが短いほど、また、その幅（ゲー
ト幅）Ｗが広いほど、電流値は大きくなる。つまり、第
１及び第２のトランジスタＴｒ１，Ｔｒ２の電流特性
は、これらゲート幅Ｗと、ゲート長Ｌとにより決定され
る。なお、図２において、ゲート幅Ｗは、図の奥行き方
向に広がっている。
【００３０】このように構成された基準電圧発生回路２
においては、第１のトランジスタＴｒ１は、そのゲート
電圧・ドレイン電流特性に基づき、抵抗１２の抵抗値Ｒ
１と、基準電圧Ｖｏとにより決まる所定電流Ｉ１を抵抗
１２に流すと共に、演算増幅器１０の非反転入力端子に
所定電圧を印加する。一方、第２のトランジスタＴｒ２
は、そのゲート電圧・ドレイン電流特性に基づき、抵抗
１６の抵抗値Ｒ３と演算増幅器１０の反転入力端子の電
位とにより決まる所定電流Ｉ２を抵抗１４，１６に流
す。そして、演算増幅器１０は、非反転入力端子の電位
と、電流Ｉ２による抵抗１４の両端電圧との加算値を基
準電圧Ｖｏとして出力する。
においては、第１のトランジスタＴｒ１は、そのゲート
電圧・ドレイン電流特性に基づき、抵抗１２の抵抗値Ｒ
１と、基準電圧Ｖｏとにより決まる所定電流Ｉ１を抵抗
１２に流すと共に、演算増幅器１０の非反転入力端子に
所定電圧を印加する。一方、第２のトランジスタＴｒ２
は、そのゲート電圧・ドレイン電流特性に基づき、抵抗
１６の抵抗値Ｒ３と演算増幅器１０の反転入力端子の電
位とにより決まる所定電流Ｉ２を抵抗１４，１６に流
す。そして、演算増幅器１０は、非反転入力端子の電位
と、電流Ｉ２による抵抗１４の両端電圧との加算値を基
準電圧Ｖｏとして出力する。
【００３１】そして、本実施例においては、抵抗値Ｒ１
〜Ｒ３、及び、第１及び第２のトランジスタＴｒ１，Ｔ
ｒ２のゲート電圧・ドレイン電流特性を定めるパラメー
タであるゲート幅Ｗ１，Ｗ２及びゲート長Ｌ１，Ｌ２
は、次の関係式（Ａ）〜（Ｃ）を満たすように設定され
ている。
〜Ｒ３、及び、第１及び第２のトランジスタＴｒ１，Ｔ
ｒ２のゲート電圧・ドレイン電流特性を定めるパラメー
タであるゲート幅Ｗ１，Ｗ２及びゲート長Ｌ１，Ｌ２
は、次の関係式（Ａ）〜（Ｃ）を満たすように設定され
ている。
【００３２】（Ａ） Ｗ１＝Ｗ２＝Ｗ，Ｌ１＝Ｌ２＝Ｌ （Ｂ） Ｒ１＝Ｒ３ （Ｃ） Ｋ＝（Ｗ／Ｌ）×Ｒ３＝０．７×１０6 Ω 即ち、関係式（Ａ）により、第１及び第２のトランジス
タＴｒ１，Ｔｒ２は、同じゲート電圧・ゲート電流特性
を有するようにされており、関係式（Ｂ）により、抵抗
値Ｒ１，Ｒ３が互いに関連付けられており、また、関係
式（Ｃ）により、第１及び第２のトランジスタＴｒ１，
Ｔｒ２の特性と抵抗値Ｒ１，Ｒ３とが関連づけられてい
る。なお、以後、ゲート幅Ｗとゲート長Ｌとの比Ｗ／Ｌ
と、抵抗値Ｒ３との乗算値をパラメータＫ（＝（Ｗ／
Ｌ）×Ｒ３）とよぶ。
タＴｒ１，Ｔｒ２は、同じゲート電圧・ゲート電流特性
を有するようにされており、関係式（Ｂ）により、抵抗
値Ｒ１，Ｒ３が互いに関連付けられており、また、関係
式（Ｃ）により、第１及び第２のトランジスタＴｒ１，
Ｔｒ２の特性と抵抗値Ｒ１，Ｒ３とが関連づけられてい
る。なお、以後、ゲート幅Ｗとゲート長Ｌとの比Ｗ／Ｌ
と、抵抗値Ｒ３との乗算値をパラメータＫ（＝（Ｗ／
Ｌ）×Ｒ３）とよぶ。
【００３３】図３は、このように設定された回路におい
て、抵抗１４の抵抗値Ｒ２と抵抗１６の抵抗値Ｒ３との
比を、パラメータＭ（＝Ｒ２／Ｒ３）として、温度係数
を求める理論式（後述の（１０）式を参照）を用いて温
度係数の絶対値｜Ｖerr｜ を求めたグラフである。な
お、Ｒ１＝Ｒ３＝１８ｋΩ，Ｗ／Ｌ＝４０とし、Ｒ２を
変化させることでパラメータＭを変化させている。
て、抵抗１４の抵抗値Ｒ２と抵抗１６の抵抗値Ｒ３との
比を、パラメータＭ（＝Ｒ２／Ｒ３）として、温度係数
を求める理論式（後述の（１０）式を参照）を用いて温
度係数の絶対値｜Ｖerr｜ を求めたグラフである。な
お、Ｒ１＝Ｒ３＝１８ｋΩ，Ｗ／Ｌ＝４０とし、Ｒ２を
変化させることでパラメータＭを変化させている。
【００３４】図３に示すように、温度係数の絶対値｜Ｖ
err｜ は、パラメータＭが４．６の時に、極小値を持
ち、その時の値は、０．０３９ｍＶ／℃となる。そし
て、この特性は、パラメータＫの値を０．７×１０6 Ω
より大きくした場合には、図３に示した特性と略同様
に、Ｍ＝４．６の付近にて極小値を持つ特性となり、そ
の極小値もこれと略同様なものとなる。また、逆に、パ
ラメータＫの値を０．７×１０6 Ωより小さくした場合
には、パラメータＫの値がより小さくなる程、図３に示
した特性より、図中左上方にシフトしたものとなる。
err｜ は、パラメータＭが４．６の時に、極小値を持
ち、その時の値は、０．０３９ｍＶ／℃となる。そし
て、この特性は、パラメータＫの値を０．７×１０6 Ω
より大きくした場合には、図３に示した特性と略同様
に、Ｍ＝４．６の付近にて極小値を持つ特性となり、そ
の極小値もこれと略同様なものとなる。また、逆に、パ
ラメータＫの値を０．７×１０6 Ωより小さくした場合
には、パラメータＫの値がより小さくなる程、図３に示
した特性より、図中左上方にシフトしたものとなる。
【００３５】つまり、この極小値は、基準電圧発生回路
２において実現可能な温度係数｜Ｖerr｜ の最小値とな
っている。従って、関係式（Ａ）〜（Ｃ）を満たすよう
に設定された本実施例の基準電圧発生回路２において
は、パラメータＭの値を適宜選択して設定することによ
り、基準電圧Ｖｏの温度係数Ｖerr を、当該回路におい
て実現可能な温度係数｜Ｖerr｜ の最小値を下限とし
て、任意に設定することができる。
２において実現可能な温度係数｜Ｖerr｜ の最小値とな
っている。従って、関係式（Ａ）〜（Ｃ）を満たすよう
に設定された本実施例の基準電圧発生回路２において
は、パラメータＭの値を適宜選択して設定することによ
り、基準電圧Ｖｏの温度係数Ｖerr を、当該回路におい
て実現可能な温度係数｜Ｖerr｜ の最小値を下限とし
て、任意に設定することができる。
【００３６】また、本実施例では、温度係数｜Ｖerr｜
が所定値に設計された基準電圧発生回路２を、ＣＭＯＳ
集積回路上に実現する場合に、第１及び第２のトランジ
スタＴｒ１，Ｔｒ２のゲート幅Ｗ１，Ｗ２及びゲート長
Ｌ１，Ｌ２が、夫々等しくされているため、各トランジ
スタＴｒ１，Ｔｒ２を全く同じ条件にて製造でき、これ
らトランジスタＴｒ１，Ｔｒ２のスレッショルド値Ｖth
を正確に等しくすることができる。このため、設計によ
り求めた温度係数｜Ｖerr｜ を精度よく実現することが
できる。
が所定値に設計された基準電圧発生回路２を、ＣＭＯＳ
集積回路上に実現する場合に、第１及び第２のトランジ
スタＴｒ１，Ｔｒ２のゲート幅Ｗ１，Ｗ２及びゲート長
Ｌ１，Ｌ２が、夫々等しくされているため、各トランジ
スタＴｒ１，Ｔｒ２を全く同じ条件にて製造でき、これ
らトランジスタＴｒ１，Ｔｒ２のスレッショルド値Ｖth
を正確に等しくすることができる。このため、設計によ
り求めた温度係数｜Ｖerr｜ を精度よく実現することが
できる。
【００３７】なお、上述したように、パラメータＫの値
を、０．７×１０6 Ωより大きくしても、略同様の極小
値を得ることができるので、関係式（Ｃ）を満たす場合
だけに限らず、下記の関係式（Ｃ′）を満たす範囲であ
れば、本実施例と同様の効果を得ることができる。
を、０．７×１０6 Ωより大きくしても、略同様の極小
値を得ることができるので、関係式（Ｃ）を満たす場合
だけに限らず、下記の関係式（Ｃ′）を満たす範囲であ
れば、本実施例と同様の効果を得ることができる。
【００３８】 （Ｃ′） Ｋ＝（Ｗ／Ｌ）×Ｒ３≧０．７×１０6 Ω 次に、第２実施例について説明する。本実施例では、関
係式（Ａ）〜（Ｃ）を満たすように設定された第１実施
例の基準電圧発生回路２において、更に、次の関係式
（Ｄ）を満たすように設定されている。
係式（Ａ）〜（Ｃ）を満たすように設定された第１実施
例の基準電圧発生回路２において、更に、次の関係式
（Ｄ）を満たすように設定されている。
【００３９】（Ｄ） Ｍ＝Ｒ２／Ｒ３＝４．６ 具体的には、Ｒ１＝Ｒ３＝１８ｋΩ，Ｒ２＝８２．８ｋ
Ω，Ｗ／Ｌ＝４０に設定されている。即ち、関係式
（Ａ）〜（Ｄ）を満たすように設定された本実施例の基
準電圧発生回路２においては、その基準電圧Ｖｏの温度
係数の絶対値｜Ｖerr｜ が、必ず、当該基準電圧発生回
路２において実現可能な最小値に略等しくなり、温度特
性の優れた基準電圧Ｖｏを発生させることができる。
Ω，Ｗ／Ｌ＝４０に設定されている。即ち、関係式
（Ａ）〜（Ｄ）を満たすように設定された本実施例の基
準電圧発生回路２においては、その基準電圧Ｖｏの温度
係数の絶対値｜Ｖerr｜ が、必ず、当該基準電圧発生回
路２において実現可能な最小値に略等しくなり、温度特
性の優れた基準電圧Ｖｏを発生させることができる。
【００４０】また、本実施例においては、関係式（Ａ）
〜（Ｄ）により、抵抗値Ｒ１と、抵抗値Ｒ２と、第１及
び第２のトランジスタＴｒ１，Ｔｒ２のゲート幅Ｗとゲ
ート長Ｌとの比Ｗ／Ｌとが、すべて抵抗値Ｒ３に関係付
けられているため、抵抗値Ｒ１〜Ｒ３のいずれかを決定
すれば、抵抗値Ｒ１〜Ｒ３及びトランジスタＴｒ１，Ｔ
ｒ２の特性を全て確定でき、極めて簡単に設計すること
ができる。
〜（Ｄ）により、抵抗値Ｒ１と、抵抗値Ｒ２と、第１及
び第２のトランジスタＴｒ１，Ｔｒ２のゲート幅Ｗとゲ
ート長Ｌとの比Ｗ／Ｌとが、すべて抵抗値Ｒ３に関係付
けられているため、抵抗値Ｒ１〜Ｒ３のいずれかを決定
すれば、抵抗値Ｒ１〜Ｒ３及びトランジスタＴｒ１，Ｔ
ｒ２の特性を全て確定でき、極めて簡単に設計すること
ができる。
【００４１】ここで、図４は、温度係数Ｖerr を求める
理論式（後述の（１０）式参照）に基づき、パラメータ
Ｋを変化させて、温度係数の絶対値｜Ｖerr｜ を求めた
グラフである。なお、抵抗値Ｒ１〜Ｒ３は、Ｒ１＝Ｒ３
＝１８ｋΩ，Ｒ２＝８２．８ｋΩに固定し、ゲート幅Ｗ
とゲート長Ｌとの比Ｗ／Ｌを変化させることでパラメー
タＫを変化させている。
理論式（後述の（１０）式参照）に基づき、パラメータ
Ｋを変化させて、温度係数の絶対値｜Ｖerr｜ を求めた
グラフである。なお、抵抗値Ｒ１〜Ｒ３は、Ｒ１＝Ｒ３
＝１８ｋΩ，Ｒ２＝８２．８ｋΩに固定し、ゲート幅Ｗ
とゲート長Ｌとの比Ｗ／Ｌを変化させることでパラメー
タＫを変化させている。
【００４２】図４に示すように、パラメータＫが大きく
なるに従って、温度係数の絶対値｜Ｖerr｜ は急激に減
少し、Ｋ＝０．７×１０6 Ωにて最小値０．０３９ｍＶ
／℃となり、パラメータＫ＞０．７×１０6 Ωでは、温
度係数の絶対値｜Ｖerr｜ は、略一定値となる。
なるに従って、温度係数の絶対値｜Ｖerr｜ は急激に減
少し、Ｋ＝０．７×１０6 Ωにて最小値０．０３９ｍＶ
／℃となり、パラメータＫ＞０．７×１０6 Ωでは、温
度係数の絶対値｜Ｖerr｜ は、略一定値となる。
【００４３】そして、この特性は、パラメータＭの値を
４．６より大きくすると、図中右上方向にシフトし、逆
に、パラメータＭの値を４．６より小さくすると、図中
左上方向にシフトする。つまり、パラメータＫの値が
０．７×１０6 Ωの時に限らず、これ以上の値であれ
ば、温度係数の絶対値｜Ｖerr｜ は、略最小値に等しく
なるので、本実施例においても、上記第１実施例と同様
に、関係式（Ｃ）の場合に限らず、関係式（Ｃ′）の範
囲であれば、本実施例と同様の効果を得ることができ
る。
４．６より大きくすると、図中右上方向にシフトし、逆
に、パラメータＭの値を４．６より小さくすると、図中
左上方向にシフトする。つまり、パラメータＫの値が
０．７×１０6 Ωの時に限らず、これ以上の値であれ
ば、温度係数の絶対値｜Ｖerr｜ は、略最小値に等しく
なるので、本実施例においても、上記第１実施例と同様
に、関係式（Ｃ）の場合に限らず、関係式（Ｃ′）の範
囲であれば、本実施例と同様の効果を得ることができ
る。
【００４４】次に、基準電圧Ｖｏの温度係数Ｖerr を求
めるために使用した理論式について説明する。まず、基
準電圧発生回路２の基準電圧Ｖｏを表す理論式は、次式
にて表される。
めるために使用した理論式について説明する。まず、基
準電圧発生回路２の基準電圧Ｖｏを表す理論式は、次式
にて表される。
【００４５】
【数３】
【００４６】ｋ：ボルツマン定数、ｑ：電子の電荷量、
ｔ：絶対温度、ｅ：自然対数の底 Ｉ１（ｔ），Ｉ２（ｔ）：各トランジスタＴｒ１，Ｔｒ
２のドレイン電流 Ｖth（ｔ）：トランジスタＴｒ１，Ｔｒ２のスレッショ
ルド電圧 Ｇ（ｔ）：基板２０の物性に基づく関数 なお、（３）式は、トランジスタＴｒ１，Ｔｒ２のスレ
ッショルド電圧が等しいと仮定した場合のものである。
ｔ：絶対温度、ｅ：自然対数の底 Ｉ１（ｔ），Ｉ２（ｔ）：各トランジスタＴｒ１，Ｔｒ
２のドレイン電流 Ｖth（ｔ）：トランジスタＴｒ１，Ｔｒ２のスレッショ
ルド電圧 Ｇ（ｔ）：基板２０の物性に基づく関数 なお、（３）式は、トランジスタＴｒ１，Ｔｒ２のスレ
ッショルド電圧が等しいと仮定した場合のものである。
【００４７】この（３）式においては、第１，２項が、
演算増幅器１０の非反転入力端子（反転入力端子も同
じ）の電位を、第３項が抵抗１４の両端電圧を表してい
る。そして、ドレイン電流Ｉｉ（ｔ），｛ｉ＝１，
２｝、スレッショルド電圧Ｖth（ｔ）、関数Ｇ（ｔ）
は、次の（４）〜（６）式にて表される。
演算増幅器１０の非反転入力端子（反転入力端子も同
じ）の電位を、第３項が抵抗１４の両端電圧を表してい
る。そして、ドレイン電流Ｉｉ（ｔ），｛ｉ＝１，
２｝、スレッショルド電圧Ｖth（ｔ）、関数Ｇ（ｔ）
は、次の（４）〜（６）式にて表される。
【００４８】
【数４】
【００４９】
【数５】
【００５０】
【数６】
【００５１】但し、
【００５２】
【数７】
【００５３】
【数８】
【００５４】εsi：基板２０を構成するシリコンの誘電
率 Ｃox：酸化膜２６の容量 μ ：基板２０の表面におけるキャリアの移動度 Ｎｓ：基板２０の不純物濃度 Ｎｉ：基板２０の
真性キャリア濃度 Ｖds：ドレイン・ソース間電圧 Ｖsb：ソース・基
板間電圧 Ｖde：ドレイン・ソース間電圧及びドレイン飽和電圧の
うち小さい方の電圧 ｆｂ，ｆｓ：不純物拡散により基板上に形成されたドレ
イン領域２２及びソース領域２４が、ゲート電極２８直
下にまで拡散されチャネル３０の長さが短縮されること
による誤差の影響を補正するための補正値 なお、（４）式は、各トランジスタＴｒ１，Ｔｒ２を、
サブスレッショルド領域、即ち、ゲート・ソース間にス
レッショルド電圧Ｖth付近の電圧を印加し、ドレイン・
ソース間に完全にチャネルができきらないようにして動
作させた時のものである。
率 Ｃox：酸化膜２６の容量 μ ：基板２０の表面におけるキャリアの移動度 Ｎｓ：基板２０の不純物濃度 Ｎｉ：基板２０の
真性キャリア濃度 Ｖds：ドレイン・ソース間電圧 Ｖsb：ソース・基
板間電圧 Ｖde：ドレイン・ソース間電圧及びドレイン飽和電圧の
うち小さい方の電圧 ｆｂ，ｆｓ：不純物拡散により基板上に形成されたドレ
イン領域２２及びソース領域２４が、ゲート電極２８直
下にまで拡散されチャネル３０の長さが短縮されること
による誤差の影響を補正するための補正値 なお、（４）式は、各トランジスタＴｒ１，Ｔｒ２を、
サブスレッショルド領域、即ち、ゲート・ソース間にス
レッショルド電圧Ｖth付近の電圧を印加し、ドレイン・
ソース間に完全にチャネルができきらないようにして動
作させた時のものである。
【００５５】また、（３）〜（８）式において、ボルツ
マン定数ｋ，電子の電荷量ｑ，自然対数の底ｅは定数で
あり、また、シリコンの誘電率εsi，キャリアの移動度
μ，酸化膜容量Ｃox，不純物濃度Ｎｓ，真性キャリア濃
度Ｎｉ，補正値ｆｂ，ｆｓは、製造工程の条件により所
定値に決定され、ドレイン・ソース間電圧Ｖds，ソース
・基板間電圧Ｖsb，電圧Ｖdeは、作製されたトランジス
タの特性に基づき、回路動作に従って従属的に決まる値
である。
マン定数ｋ，電子の電荷量ｑ，自然対数の底ｅは定数で
あり、また、シリコンの誘電率εsi，キャリアの移動度
μ，酸化膜容量Ｃox，不純物濃度Ｎｓ，真性キャリア濃
度Ｎｉ，補正値ｆｂ，ｆｓは、製造工程の条件により所
定値に決定され、ドレイン・ソース間電圧Ｖds，ソース
・基板間電圧Ｖsb，電圧Ｖdeは、作製されたトランジス
タの特性に基づき、回路動作に従って従属的に決まる値
である。
【００５６】つまり、基準電圧Ｖｏ，延いては基準電圧
Ｖｏの理論式を微分した式により求められる温度係数Ｖ
errは、抵抗値Ｒ１〜Ｒ３、及び電流値Ｉ１（ｔ），Ｉ
２（ｔ）を適宜設定することにより調整され、このう
ち、電流値Ｉ１（ｔ），Ｉ２（ｔ）は、（４）式からわ
かるように、第１及び第２のトランジスタＴｒ１，Ｔｒ
２のゲート幅Ｗｉ及びゲート長Ｌｉにより調整されるの
である。
Ｖｏの理論式を微分した式により求められる温度係数Ｖ
errは、抵抗値Ｒ１〜Ｒ３、及び電流値Ｉ１（ｔ），Ｉ
２（ｔ）を適宜設定することにより調整され、このう
ち、電流値Ｉ１（ｔ），Ｉ２（ｔ）は、（４）式からわ
かるように、第１及び第２のトランジスタＴｒ１，Ｔｒ
２のゲート幅Ｗｉ及びゲート長Ｌｉにより調整されるの
である。
【００５７】ここで、関係式（Ａ）〜（Ｄ）に基づき、
（３）式に示した基準電圧Ｖｏの理論式を整理すると、
次式のようになる。なお、関係式（Ｃ），（Ｄ）につい
ては、数値を定めず、パラメータＭ，Ｋを使用する。
（３）式に示した基準電圧Ｖｏの理論式を整理すると、
次式のようになる。なお、関係式（Ｃ），（Ｄ）につい
ては、数値を定めず、パラメータＭ，Ｋを使用する。
【００５８】
【数９】
【００５９】特に、関係式（Ａ）、即ち、第１及び第２
のトランジスタＴｒ１，Ｔｒ２のゲート幅Ｗ１，Ｗ２、
ゲート長Ｌ１，Ｌ２を夫々等しくしたことにより、Ｉ１
（ｔ）＝Ｉ２（ｔ）となり、（３）式において、互いに
打ち消し合って、温度に依存する項が減少するため、基
準電圧Ｖｏの理論式は簡易化される。
のトランジスタＴｒ１，Ｔｒ２のゲート幅Ｗ１，Ｗ２、
ゲート長Ｌ１，Ｌ２を夫々等しくしたことにより、Ｉ１
（ｔ）＝Ｉ２（ｔ）となり、（３）式において、互いに
打ち消し合って、温度に依存する項が減少するため、基
準電圧Ｖｏの理論式は簡易化される。
【００６０】そして、この（９）式を絶対温度ｔについ
て微分することにより求められる基準電圧Ｖｏの温度係
数Ｖerr は、次式のように表される。
て微分することにより求められる基準電圧Ｖｏの温度係
数Ｖerr は、次式のように表される。
【００６１】
【数１０】
【００６２】この式において、各値を適宜設定し、パラ
メータＭを変化させると、図３に示すように、温度係数
の絶対値｜Ｖerr｜ が極小値を持つ特性が得られ、ま
た、第２のパラメータＫを変化させると、図４に示すよ
うに、所定値以上にて、略一定の値となる特性が得られ
るのである。
メータＭを変化させると、図３に示すように、温度係数
の絶対値｜Ｖerr｜ が極小値を持つ特性が得られ、ま
た、第２のパラメータＫを変化させると、図４に示すよ
うに、所定値以上にて、略一定の値となる特性が得られ
るのである。
【図１】 実施例の基準電圧発生回路の構成を表す電気
回路図である。
回路図である。
【図２】 ＮチャネルＭＯＳ型電界効果トランジスタの
構造を表す説明図である。
構造を表す説明図である。
【図３】 Ｍ＝Ｒ２／Ｒ３をパラメータとして基準電圧
Ｖｏの温度係数の特性を求めたシミュレーション結果を
表すグラフである。
Ｖｏの温度係数の特性を求めたシミュレーション結果を
表すグラフである。
【図４】 Ｋ＝（Ｗ／Ｌ）×Ｒ３をパラメータとして基
準電圧Ｖｏの温度係数の特性を求めたシミュレーション
結果を表すグラフである。
準電圧Ｖｏの温度係数の特性を求めたシミュレーション
結果を表すグラフである。
【図５】 従来の基準電圧発生回路の構成を表す電気回
路図である。
路図である。
２…基準電圧発生回路 １０…演算増幅器 １２，
１４，１６…抵抗 ２０…シリコン基板 ２２…ドレイン領域 ２４…
ソース領域 ２６…酸化膜 ２８…ゲート電極 ３０…チャネル Ｔｒ１…第１のトランジスタ Ｔｒ２…第２のトラン
ジスタ
１４，１６…抵抗 ２０…シリコン基板 ２２…ドレイン領域 ２４…
ソース領域 ２６…酸化膜 ２８…ゲート電極 ３０…チャネル Ｔｒ１…第１のトランジスタ Ｔｒ２…第２のトラン
ジスタ
Claims (3)
- 【請求項１】 外部装置に対して所定の基準電圧を出力
するための演算増幅器と、 該演算増幅器の出力端子と非反転入力端子との間に接続
された第１の抵抗と、 上記演算増幅器の出力端子と反転入力端子との間に接続
された第２の抵抗と、 一端が上記非反転入力端子に接続されると共に他端が接
地され、上記第１の抵抗に上記出力端子側から上記非反
転入力端子側に向けて電流を流す第１の半導体回路と、 一端が上記反転入力端子に接続された第３の抵抗と、 一端が該第３の抵抗の上記反転入力端子とは反対側に接
続されると共に他端が接地され、上記第２の抵抗に上記
出力端子側から上記反転入力端子側に向けて電流を流す
第２の半導体回路と、 を備え、上記演算増幅器が、上記第１及び第２の半導体
回路の両端電圧の差と上記第３の抵抗の抵抗値とに基づ
いて上記第２及び第３の抵抗に流れる電流により誘起さ
れる上記第２の抵抗の両端電圧と、上記第１の半導体回
路による非反転入力端子への印加電圧との加算値を、出
力端子から上記基準電圧として出力する基準電圧発生回
路において、 上記第１の半導体回路を、ゲート及びドレインが上記演
算増幅器の非反転入力端子に接続され、ソースが接地さ
れた第１のＮチャネルＭＯＳ型電界効果トランジスタか
ら構成すると共に、上記第２の半導体回路を、ゲート及
びドレインが上記第３の抵抗に接続され、ソースが接地
された第２のＮチャネルＭＯＳ形電界効果トランジスタ
から構成し、 しかも、上記第１及び第２のＮチャネルＭＯＳ型電界効
果トランジスタのゲート幅及びゲート長を、それぞれ同
一寸法に形成し、 上記基準電圧の温度係数が所定値となるように、上記第
１ないし第３の抵抗の抵抗値を設定してなることを特徴
とする基準電圧発生回路。 - 【請求項２】 請求項１に記載の基準電圧発生回路にお
いて、 上記第１及び第３の抵抗の各抵抗値を、同一値に設定
し、 上記第１及び第２の半導体回路を構成する各Ｎチャネル
ＭＯＳ型電界効果トランジスタのゲート幅Ｗとゲート長
Ｌとの比Ｗ／Ｌと、上記第３の抵抗の抵抗値との乗算値
を、０．７×１０6 Ω以上に設定してなることを特徴と
する基準電圧発生回路。 - 【請求項３】 請求項２に記載の基準電圧発生回路にお
いて、 更に、上記第２の抵抗の抵抗値Ｒ２と上記第３の抵抗の
抵抗値Ｒ３との比Ｒ２／Ｒ３を、略４．６に設定してな
ることを特徴とする基準電圧発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22220395A JP3557744B2 (ja) | 1995-08-30 | 1995-08-30 | 基準電圧発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22220395A JP3557744B2 (ja) | 1995-08-30 | 1995-08-30 | 基準電圧発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0962391A true JPH0962391A (ja) | 1997-03-07 |
| JP3557744B2 JP3557744B2 (ja) | 2004-08-25 |
Family
ID=16778758
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22220395A Expired - Fee Related JP3557744B2 (ja) | 1995-08-30 | 1995-08-30 | 基準電圧発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3557744B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007249733A (ja) * | 2006-03-17 | 2007-09-27 | Oki Electric Ind Co Ltd | 基準電位発生回路 |
| JP2009116748A (ja) * | 2007-11-08 | 2009-05-28 | Panasonic Corp | 定電圧回路 |
-
1995
- 1995-08-30 JP JP22220395A patent/JP3557744B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007249733A (ja) * | 2006-03-17 | 2007-09-27 | Oki Electric Ind Co Ltd | 基準電位発生回路 |
| JP4658838B2 (ja) * | 2006-03-17 | 2011-03-23 | Ｏｋｉセミコンダクタ株式会社 | 基準電位発生回路 |
| JP2009116748A (ja) * | 2007-11-08 | 2009-05-28 | Panasonic Corp | 定電圧回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3557744B2 (ja) | 2004-08-25 |
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