JPH0955040A - ディジタル信号記録装置 - Google Patents
ディジタル信号記録装置Info
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- JPH0955040A JPH0955040A JP8132420A JP13242096A JPH0955040A JP H0955040 A JPH0955040 A JP H0955040A JP 8132420 A JP8132420 A JP 8132420A JP 13242096 A JP13242096 A JP 13242096A JP H0955040 A JPH0955040 A JP H0955040A
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- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
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- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
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- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
(57)【要約】
【課題】 選択されたチャネルワードを実時間処理して
記録し得るディジタル信号記録装置を提供する。 【解決手段】 入力されるnビット情報ワードに付加ビ
ットとしてn+mビットを挿入して並列にn+mビット
のチャネルワードにエンコーディングし、n+mビット
のチャネルワードの周期とトラックパターンによりスペ
クトルエネルギの周期との公約数に当たるビットでエン
コーディングされたチャネルワードを分割してn+mビ
ットのチャネルワードを時間分割多重化し、該時間分割
多重化されたチャネルワードとトラックパターンにより
予め貯蔵されたスペクトルデータを用いて望むパターン
の周波数特性を有するチャネルワードを選択する選択制
御信号を発生する。
記録し得るディジタル信号記録装置を提供する。 【解決手段】 入力されるnビット情報ワードに付加ビ
ットとしてn+mビットを挿入して並列にn+mビット
のチャネルワードにエンコーディングし、n+mビット
のチャネルワードの周期とトラックパターンによりスペ
クトルエネルギの周期との公約数に当たるビットでエン
コーディングされたチャネルワードを分割してn+mビ
ットのチャネルワードを時間分割多重化し、該時間分割
多重化されたチャネルワードとトラックパターンにより
予め貯蔵されたスペクトルデータを用いて望むパターン
の周波数特性を有するチャネルワードを選択する選択制
御信号を発生する。
Description
【0001】
【発明の属する技術分野】本発明はディジタル信号記録
装置に係り、特にnビットの入力データにmビットを挿
入して所望の周波数特性を有するn+mビットのチャネ
ルワードを実時間処理して記録するディジタル信号記録
装置に関する。
装置に係り、特にnビットの入力データにmビットを挿
入して所望の周波数特性を有するn+mビットのチャネ
ルワードを実時間処理して記録するディジタル信号記録
装置に関する。
【0002】
【従来の技術】VCRを用いる磁気記録媒体より記録さ
れた情報を再生時再生ヘッドがトラックから外れると正
常的な画面が再生されない。従って、ヘッドが目標トラ
ックを正確に追跡すること、即ち、ヘッドのトラッキン
グを保つことが必要となる。特に、民生用ディジタルV
CRなどには長時間記録するためにトラックが狭くなっ
ているので、また正確にヘッドのトラッキングを保たな
ければならない。
れた情報を再生時再生ヘッドがトラックから外れると正
常的な画面が再生されない。従って、ヘッドが目標トラ
ックを正確に追跡すること、即ち、ヘッドのトラッキン
グを保つことが必要となる。特に、民生用ディジタルV
CRなどには長時間記録するためにトラックが狭くなっ
ているので、また正確にヘッドのトラッキングを保たな
ければならない。
【0003】ヘッドのトラッキングずれを抽出するため
には、各トラックのパイロット信号を用いて、前後のト
ラックに記録されたパイロット信号の干渉信号の大きさ
を検出してヘッドのトラッキングが前後トラックの何方
に外れているかを検出する方法が用いられる。図1はこ
のような方法を行う記録装置が如何にパイロット信号を
テープのような磁気記録媒体上に記録するかを示してい
る。
には、各トラックのパイロット信号を用いて、前後のト
ラックに記録されたパイロット信号の干渉信号の大きさ
を検出してヘッドのトラッキングが前後トラックの何方
に外れているかを検出する方法が用いられる。図1はこ
のような方法を行う記録装置が如何にパイロット信号を
テープのような磁気記録媒体上に記録するかを示してい
る。
【0004】図1において、パイロット信号が三種類の
パターンを有して磁気記録媒体のトラック上にF0,F
1,F0,F2のような順に繰り返し記録されるが、パ
ターン数及び記録順序は変えることができる。図2
(A)乃至(C)は図1に示されたF0,F1,F2パ
ターンによる周波数特性をそれぞれ示している。
パターンを有して磁気記録媒体のトラック上にF0,F
1,F0,F2のような順に繰り返し記録されるが、パ
ターン数及び記録順序は変えることができる。図2
(A)乃至(C)は図1に示されたF0,F1,F2パ
ターンによる周波数特性をそれぞれ示している。
【0005】F0パターンはf1及びf2の周波数でノ
ッチ(一名、ディップという)を有し、F1パターンは
f1の周波数でピーク即ち、パイロット信号を有し、f
2の周波数でノッチを有し、F2パターンはf1の周波
数でノッチを有しf2の周波数でパイロット信号を有す
る。即ち、F0パターンの再生時には隣接トラックのF
1,F2パターンのパイロット信号(f1及びf2周波
数成分におけるピーク)の干渉信号の大きさを用いる。
ヘッドがF0パターンの中心から外れてF1パターン側
に片寄ると、F1パターンのパイロット信号の干渉信号
がF2パターンのパイロット信号の干渉信号に比して大
きくなるので、再生信号のf1の周波数成分が大きくな
り、f2の周波数成分は小さくなる。
ッチ(一名、ディップという)を有し、F1パターンは
f1の周波数でピーク即ち、パイロット信号を有し、f
2の周波数でノッチを有し、F2パターンはf1の周波
数でノッチを有しf2の周波数でパイロット信号を有す
る。即ち、F0パターンの再生時には隣接トラックのF
1,F2パターンのパイロット信号(f1及びf2周波
数成分におけるピーク)の干渉信号の大きさを用いる。
ヘッドがF0パターンの中心から外れてF1パターン側
に片寄ると、F1パターンのパイロット信号の干渉信号
がF2パターンのパイロット信号の干渉信号に比して大
きくなるので、再生信号のf1の周波数成分が大きくな
り、f2の周波数成分は小さくなる。
【0006】これにより、F0パターンに対してf1,
f2の周波数成分を比較することによってヘッドのトラ
ッキングずれを検出し得るので、圧電素子上に装着され
たヘッドの高さを圧電素子に印加する電圧で制御した
り、磁気記録媒体(テープ)の移送速度を調整して正確
なトラッキングが実現できる。従来のこのようなF0,
F1及びF2パターンを記録する方法に対して従来のデ
ィジタル信号記録装置のブロック図なる図3を参照して
説明する。
f2の周波数成分を比較することによってヘッドのトラ
ッキングずれを検出し得るので、圧電素子上に装着され
たヘッドの高さを圧電素子に印加する電圧で制御した
り、磁気記録媒体(テープ)の移送速度を調整して正確
なトラッキングが実現できる。従来のこのようなF0,
F1及びF2パターンを記録する方法に対して従来のデ
ィジタル信号記録装置のブロック図なる図3を参照して
説明する。
【0007】図3によれば、並列直列(以下、“P/
S”と称する)変換部10は並列の8ビットディジタル
信号の直列のnビットの情報ワードに変換させる。例え
ば、三つの8ビットディジタル信号を直列の24ビット
の情報ワードに変換させる。複数個(ここではK個)の
ビット挿入器12.1〜12.Kより構成されている信
号挿入部12は、mビットの付加ビットを直列のnビッ
トの情報ワードのすぐ前に挿入する。これは、付加され
るビット情報により信号挿入部12の出力信号が所定の
スペクトルエネルギを有するように制御するためであ
る。
S”と称する)変換部10は並列の8ビットディジタル
信号の直列のnビットの情報ワードに変換させる。例え
ば、三つの8ビットディジタル信号を直列の24ビット
の情報ワードに変換させる。複数個(ここではK個)の
ビット挿入器12.1〜12.Kより構成されている信
号挿入部12は、mビットの付加ビットを直列のnビッ
トの情報ワードのすぐ前に挿入する。これは、付加され
るビット情報により信号挿入部12の出力信号が所定の
スペクトルエネルギを有するように制御するためであ
る。
【0008】この際、付加ビットの場合は付加ビット数
に応じて全ての可能な組み合わせよりなる。即ち、信号
挿入部12でnビットの情報ワードに挿入される付加ビ
ットが1ビットなら“0”ビットと“1”ビットをそれ
ぞれ挿入した二つのn+1ビットの情報ワードが発生す
る。2ビットで示せる全てのデータをnビットの情報ワ
ードに挿入する時には“00”、“01”、“10”、
“11”ビットがそれぞれ挿入された四つのn+2ビッ
トの情報ワードが発生する。
に応じて全ての可能な組み合わせよりなる。即ち、信号
挿入部12でnビットの情報ワードに挿入される付加ビ
ットが1ビットなら“0”ビットと“1”ビットをそれ
ぞれ挿入した二つのn+1ビットの情報ワードが発生す
る。2ビットで示せる全てのデータをnビットの情報ワ
ードに挿入する時には“00”、“01”、“10”、
“11”ビットがそれぞれ挿入された四つのn+2ビッ
トの情報ワードが発生する。
【0009】複数個のプリコーダ14.1〜14.Kよ
りなる変調部14は複数個のビット挿入器12.1〜1
2.Kから供給されるn+mビット情報ワードをインタ
ーリーブNRZI(Non-Return Zero Inversion)してn
+mビットのチャネルワードを出力する。複数個のスペ
クトル計算器18.1〜18.Kよりなる周波数分析部
18は複数個のプリコーダ14.1〜14.Kから供給
されるmビットの付加ビットが挿入された複数個のn+
mビットのチャネルワードのスペクトルエネルギの大き
さを計算する。
りなる変調部14は複数個のビット挿入器12.1〜1
2.Kから供給されるn+mビット情報ワードをインタ
ーリーブNRZI(Non-Return Zero Inversion)してn
+mビットのチャネルワードを出力する。複数個のスペ
クトル計算器18.1〜18.Kよりなる周波数分析部
18は複数個のプリコーダ14.1〜14.Kから供給
されるmビットの付加ビットが挿入された複数個のn+
mビットのチャネルワードのスペクトルエネルギの大き
さを計算する。
【0010】比較制御器20において、複数のスペクト
ル計算器18.1〜18.Kから計算された各チャネル
ワードのスペクトルエネルギの大きさを比較して選択制
御信号を発生し、即ち計算されたスペクトルエネルギの
大きさはエラー信号となり、各チャネルワードのエラー
中最小のエラー信号を有するチャネルワードを選択する
選択制御信号を発生して選択部22に出力し、各スペク
トル計算器の各積分器(図示せず)にn+mビット単位
として貯蔵されている累積演算値を選択されたチャネル
信号の累積演算値に変える制御信号(CS)を各チャネ
ルの積分器にフィードバックする。さらに、比較制御器
20はそれぞれのプリコーダの初期値も選択されたチャ
ネルのプリコーダの初期値と取り替えるように制御信号
を信号挿入部12に出力する。
ル計算器18.1〜18.Kから計算された各チャネル
ワードのスペクトルエネルギの大きさを比較して選択制
御信号を発生し、即ち計算されたスペクトルエネルギの
大きさはエラー信号となり、各チャネルワードのエラー
中最小のエラー信号を有するチャネルワードを選択する
選択制御信号を発生して選択部22に出力し、各スペク
トル計算器の各積分器(図示せず)にn+mビット単位
として貯蔵されている累積演算値を選択されたチャネル
信号の累積演算値に変える制御信号(CS)を各チャネ
ルの積分器にフィードバックする。さらに、比較制御器
20はそれぞれのプリコーダの初期値も選択されたチャ
ネルのプリコーダの初期値と取り替えるように制御信号
を信号挿入部12に出力する。
【0011】マルチプレクサより構成された選択部22
は選択制御信号に応じて複数個のプリコーダ14.1〜
14.Kの出力のうち望む周波数特性に近いプリコーダ
の出力を選択し、該選択された出力は記録部24を通じ
てディジタルテープ上に記録される。ここで、複数個の
遅延器16.1〜16.Kより構成された時間補償部1
6は制御信号発生部21で制御信号を発生するのに必要
な時間を補償する。ここで、周波数分析部18と比較制
御器20とより制御信号発生部21が構成される。
は選択制御信号に応じて複数個のプリコーダ14.1〜
14.Kの出力のうち望む周波数特性に近いプリコーダ
の出力を選択し、該選択された出力は記録部24を通じ
てディジタルテープ上に記録される。ここで、複数個の
遅延器16.1〜16.Kより構成された時間補償部1
6は制御信号発生部21で制御信号を発生するのに必要
な時間を補償する。ここで、周波数分析部18と比較制
御器20とより制御信号発生部21が構成される。
【0012】図4は周波数分析部18の各スペクトル計
算器の構成を示し、ここではスペクトル計算器18.1
を例えて説明する。図4によれば、スペクトル計算器1
8.1はプリコーダ14.1の出力の“0”及び“1”
を、類似した振幅を有した正数値と負数値との間でスイ
ッチされ、直流値が伴わないI−NRZI変調算術値に
変換する符号−算出マッパ30、プリコーダ14.1か
ら供給される直列のn+mビットのチォネルワードが入
力されて該入力されたチャネルワード値と既に存在する
値とを積分する積分器31、チャネルワードの直列デー
タストリームから所望の周波数(ここではf1)のディ
ジタル和の値(DSV)に該当する信号(三角波形の信
号)を発生する三角波発生器32、積分器31の出力か
ら三角波発生器32の出力を減算する減算器33及び減
算された値を二乗する二乗素子34を具備してプリコー
ダ14.1の出力スペクトル上で直流成分無しにf1周
波数で所望のピークを形成する。
算器の構成を示し、ここではスペクトル計算器18.1
を例えて説明する。図4によれば、スペクトル計算器1
8.1はプリコーダ14.1の出力の“0”及び“1”
を、類似した振幅を有した正数値と負数値との間でスイ
ッチされ、直流値が伴わないI−NRZI変調算術値に
変換する符号−算出マッパ30、プリコーダ14.1か
ら供給される直列のn+mビットのチォネルワードが入
力されて該入力されたチャネルワード値と既に存在する
値とを積分する積分器31、チャネルワードの直列デー
タストリームから所望の周波数(ここではf1)のディ
ジタル和の値(DSV)に該当する信号(三角波形の信
号)を発生する三角波発生器32、積分器31の出力か
ら三角波発生器32の出力を減算する減算器33及び減
算された値を二乗する二乗素子34を具備してプリコー
ダ14.1の出力スペクトル上で直流成分無しにf1周
波数で所望のピークを形成する。
【0013】さらに、スペクトル計算器18.1はプリ
コーダ14.1の出力と正弦波発生器35から発生する
f2周波数の正弦波システム関数sineω2tを乗算する第
1乗算器36、プリコーダ14.1の出力と余弦波発生
器39から発生するf2周波数の余弦波システム関数を
乗算する第2乗算器40、各乗算器36,40の出力を
積分する積分器37,41、各積分器37,41の積分
値を二乗する二乗素子38,42を具備してプリコーダ
14.1の出力スペクトルのf2周波数で望むノッチを
形成する。
コーダ14.1の出力と正弦波発生器35から発生する
f2周波数の正弦波システム関数sineω2tを乗算する第
1乗算器36、プリコーダ14.1の出力と余弦波発生
器39から発生するf2周波数の余弦波システム関数を
乗算する第2乗算器40、各乗算器36,40の出力を
積分する積分器37,41、各積分器37,41の積分
値を二乗する二乗素子38,42を具備してプリコーダ
14.1の出力スペクトルのf2周波数で望むノッチを
形成する。
【0014】さらに、スペクトル計算器18.1はf1
の周波数を有する矩形波を発生する矩形波発生器43、
プリコーダ14.1の出力から矩形波を減算する減算器
44、減算された値と正弦波発生器45とから発生する
f1周波数の正弦波システム関数sineω1tを乗算する第
3乗算器46、減算された値と余弦波発生器49から発
生するf1周波数の余弦波システム関数cos ω1t) を乗
算する第4乗算器50、乗算器46,50の各出力値を
積分する積分器47,51、各積分器47,51の積分
値を二乗する二乗素子48,52を具備してピークを有
するf1周波数付近で望むノッチを形成する。ここで、
“システム関数”とはディジタル電子工学でディジタル
サンプルによりサンプリングされたデータに基づいて記
述されるアナログ方式の関数のことである。
の周波数を有する矩形波を発生する矩形波発生器43、
プリコーダ14.1の出力から矩形波を減算する減算器
44、減算された値と正弦波発生器45とから発生する
f1周波数の正弦波システム関数sineω1tを乗算する第
3乗算器46、減算された値と余弦波発生器49から発
生するf1周波数の余弦波システム関数cos ω1t) を乗
算する第4乗算器50、乗算器46,50の各出力値を
積分する積分器47,51、各積分器47,51の積分
値を二乗する二乗素子48,52を具備してピークを有
するf1周波数付近で望むノッチを形成する。ここで、
“システム関数”とはディジタル電子工学でディジタル
サンプルによりサンプリングされたデータに基づいて記
述されるアナログ方式の関数のことである。
【0015】ここで、三角波発生器32は発生器32に
より発生された三角波を相補する三角波を発生する三角
波発生器と取り替えることができ、減算器33は動作が
変化することなく加算器に取り替え得る。矩形波発生器
43は発生器43により発生される矩形波を相補する矩
形波を発生する矩形波発生器に取り替え、減算器44は
動作が変化することなくそれぞれの加算器と取り替え得
る。
より発生された三角波を相補する三角波を発生する三角
波発生器と取り替えることができ、減算器33は動作が
変化することなく加算器に取り替え得る。矩形波発生器
43は発生器43により発生される矩形波を相補する矩
形波を発生する矩形波発生器に取り替え、減算器44は
動作が変化することなくそれぞれの加算器と取り替え得
る。
【0016】加算器53は二乗素子34,38,42,
48,52の出力を加算してエラー信号を発生した後図
3に示した比較制御器20にエラー信号を出力する。比
較制御器20は図4に示されたスペクトル計算器18.
1〜18.Kのエラー信号が入力されて最小値のエラー
信号を有するチャネルワードが選択する選択制御信号を
発生する。そして、比較制御器20は最小のエラー信号
を有するチャネルの積分器に累積された値を選択されな
い他のチャネルの積分器に供給する制御信号(CS)を
発生し、プリコーダ14.1〜14.Kの初期値を制御
する制御信号を発生する。
48,52の出力を加算してエラー信号を発生した後図
3に示した比較制御器20にエラー信号を出力する。比
較制御器20は図4に示されたスペクトル計算器18.
1〜18.Kのエラー信号が入力されて最小値のエラー
信号を有するチャネルワードが選択する選択制御信号を
発生する。そして、比較制御器20は最小のエラー信号
を有するチャネルの積分器に累積された値を選択されな
い他のチャネルの積分器に供給する制御信号(CS)を
発生し、プリコーダ14.1〜14.Kの初期値を制御
する制御信号を発生する。
【0017】かかる構成の図4に示されたスペクトル計
算器の周波数特性は図5に示された通りである。図5に
示された周波数スペクトルは図2(B)に示されたF1
パターンの周波数スペクトルに比して、ピーク周波数f
1の両側にディップが形成されてパイロット信号をさら
に検出し易い。即ち、周波数スペクトルの周波数f1辺
りで雑音電力が減少するので周波数f1でパイロット信
号の検出のための信号対雑音比が高くなる。
算器の周波数特性は図5に示された通りである。図5に
示された周波数スペクトルは図2(B)に示されたF1
パターンの周波数スペクトルに比して、ピーク周波数f
1の両側にディップが形成されてパイロット信号をさら
に検出し易い。即ち、周波数スペクトルの周波数f1辺
りで雑音電力が減少するので周波数f1でパイロット信
号の検出のための信号対雑音比が高くなる。
【0018】F1パターンを発生する時、スペクトル計
算器18.1の動作は上述された。F2パターンを発生
するとき、スペクトル計算器18.1の動作はf1及び
f2の置換を通じて変更され、よってw1及びw2に置
き換える。F0パターンを発生する時、スペクトル計算
器18.1の動作は変更されて三角波発生器32と矩形
波発生器43が作動しなくなる。
算器18.1の動作は上述された。F2パターンを発生
するとき、スペクトル計算器18.1の動作はf1及び
f2の置換を通じて変更され、よってw1及びw2に置
き換える。F0パターンを発生する時、スペクトル計算
器18.1の動作は変更されて三角波発生器32と矩形
波発生器43が作動しなくなる。
【0019】しかしながら、図3及び図4に示された従
来のディジタル信号記録装置において、n+mビットの
チャネルワードの最後ビットが各スペクトル計算器に入
力されてから次のn+mビットのチャネルワードが入力
される前までのスペクトル計算のための全ての演算動作
と、計算されたスペクトルによりチャネルワードを選択
する選択制御信号の発生動作と、各チャネルのスペクト
ル計算結果を累積する積分器の累積値を選択されたチャ
ネルワードの累積値としてプリセッティングしないと実
時間動作が不可能であった。
来のディジタル信号記録装置において、n+mビットの
チャネルワードの最後ビットが各スペクトル計算器に入
力されてから次のn+mビットのチャネルワードが入力
される前までのスペクトル計算のための全ての演算動作
と、計算されたスペクトルによりチャネルワードを選択
する選択制御信号の発生動作と、各チャネルのスペクト
ル計算結果を累積する積分器の累積値を選択されたチャ
ネルワードの累積値としてプリセッティングしないと実
時間動作が不可能であった。
【0020】即ち、制御信号発生部から発生され、望む
周波数スペクトルを有するチャネルワードを選択する選
択制御信号に応じて選択されないチャネルの積分器に累
積された値は選択されたチャネルの積分器に累積された
値としてプリセットされなければならない。しかしなが
ら、実際に制御信号を発生するまでは各スペクトル計算
器の乗算器、積分器、二乗回路により時間遅れとなっ
て、制御信号発生部の比較制御器で制御信号が発生する
間次のn+mビットチャネルワードが既に各積分器に入
力されて累積されるので実時間処理し難かった。
周波数スペクトルを有するチャネルワードを選択する選
択制御信号に応じて選択されないチャネルの積分器に累
積された値は選択されたチャネルの積分器に累積された
値としてプリセットされなければならない。しかしなが
ら、実際に制御信号を発生するまでは各スペクトル計算
器の乗算器、積分器、二乗回路により時間遅れとなっ
て、制御信号発生部の比較制御器で制御信号が発生する
間次のn+mビットチャネルワードが既に各積分器に入
力されて累積されるので実時間処理し難かった。
【0021】従って、高速の信号伝送を必要とする場合
実際回路の構成上回路素子の信号処理速度の制約により
実時間処理し難く、超高速で動作する素子を用いると高
コストとなる短所があった。
実際回路の構成上回路素子の信号処理速度の制約により
実時間処理し難く、超高速で動作する素子を用いると高
コストとなる短所があった。
【0022】
【発明が解決しようとする課題】前記した問題点を克服
するために、本発明の目的はnビットのディジタルデー
タに付加ビットとして、mビットが挿入されたn+mビ
ットの情報ワードをインターリーブNRZI変調して得
られたn+mビットのチャネルワードを所定数に分割し
て並列に処理して所望の周波数特性を有するチャネルワ
ードを選択する選択制御信号が発生されることによっ
て、選択されたチャネルワードを実時間処理して記録す
るディジタル信号記録装置を提供することにある。
するために、本発明の目的はnビットのディジタルデー
タに付加ビットとして、mビットが挿入されたn+mビ
ットの情報ワードをインターリーブNRZI変調して得
られたn+mビットのチャネルワードを所定数に分割し
て並列に処理して所望の周波数特性を有するチャネルワ
ードを選択する選択制御信号が発生されることによっ
て、選択されたチャネルワードを実時間処理して記録す
るディジタル信号記録装置を提供することにある。
【0023】本発明の他の目的は高価な超高速素子を用
いずにインターリーブNRZI変調されたチャネルワー
ドを所定数に分割して並列に処理して高速の信号処理可
能なディジタル信号記録装置を提供することにある。
いずにインターリーブNRZI変調されたチャネルワー
ドを所定数に分割して並列に処理して高速の信号処理可
能なディジタル信号記録装置を提供することにある。
【0024】
【課題を解決するための手段】前記した目的を達成する
ために、本発明によるディジタル信号記録装置はnビッ
トの情報ワードをn+mビットのワードチャネルに変換
して該変換されたチャネルワードをディジタル情報とし
て磁気記録媒体上の情報トラックに記録する装置におい
て、前記nビットの情報ワードを並列に受信する入力端
子と、前記並列に入力されたnビットの情報ワードにm
ビットを挿入して少なくとも二つ以上のn+mビットチ
ャネルワードに変換させて該変換されたチャネルワード
を出力するエンコーディング手段と、前記変換されたチ
ャネルワードを所定数のビット単位に分割して前記分割
された各チャネルワードを分割された並列のチャネルワ
ードとして出力する時間分割多重化手段と、分割された
前記並列のチャネルワードに対応して予め定められたト
ラックパターンによるスペクトルデータを貯蔵して前記
時間分割多重化手段から並列に供給される各チャネルの
複数の分割された並列のチャネルワードの周波数特性を
前記貯蔵されたスペクトルデータを用いて分析し、分析
されたスペクトルに基づいて望む周波数特性を有するチ
ャネルワードが選択されるように選択制御信号を発生す
る制御信号発生手段と、前記選択制御信号に基づいて前
記エンコーディング手段から供給される複数のn+mビ
ットチャネルワード中いずれか一つを選択して直列のチ
ャネルワードとして前記磁気記録媒体上の情報トラック
に記録する記録手段とを含むことを特徴とする。
ために、本発明によるディジタル信号記録装置はnビッ
トの情報ワードをn+mビットのワードチャネルに変換
して該変換されたチャネルワードをディジタル情報とし
て磁気記録媒体上の情報トラックに記録する装置におい
て、前記nビットの情報ワードを並列に受信する入力端
子と、前記並列に入力されたnビットの情報ワードにm
ビットを挿入して少なくとも二つ以上のn+mビットチ
ャネルワードに変換させて該変換されたチャネルワード
を出力するエンコーディング手段と、前記変換されたチ
ャネルワードを所定数のビット単位に分割して前記分割
された各チャネルワードを分割された並列のチャネルワ
ードとして出力する時間分割多重化手段と、分割された
前記並列のチャネルワードに対応して予め定められたト
ラックパターンによるスペクトルデータを貯蔵して前記
時間分割多重化手段から並列に供給される各チャネルの
複数の分割された並列のチャネルワードの周波数特性を
前記貯蔵されたスペクトルデータを用いて分析し、分析
されたスペクトルに基づいて望む周波数特性を有するチ
ャネルワードが選択されるように選択制御信号を発生す
る制御信号発生手段と、前記選択制御信号に基づいて前
記エンコーディング手段から供給される複数のn+mビ
ットチャネルワード中いずれか一つを選択して直列のチ
ャネルワードとして前記磁気記録媒体上の情報トラック
に記録する記録手段とを含むことを特徴とする。
【0025】
【発明の実施の形態】以下、添付した図面に基づき本発
明を詳細に説明する。まず、本発明のmビットの付加ビ
ットの挿入されたn+mビットのチャネルワードを並列
に信号処理するためには次の(1)、(2)の条件を満
たすべきである。
明を詳細に説明する。まず、本発明のmビットの付加ビ
ットの挿入されたn+mビットのチャネルワードを並列
に信号処理するためには次の(1)、(2)の条件を満
たすべきである。
【0026】(1)制御しようとするスペクトルエネル
ギ即ち、F0,F1,F2パターンにおいてf1周波
数、f2周波数の周期が信号処理用クロック(システム
クロック)周期の正数倍でなければならない。 (2)前記スペクトルエネルギの周期とn+mビットの
チャネルワード周期との公約数をcdといい、並列に入
力されるインターリーブNRZI変調されたn+mビッ
トのチャネルワードを公約数で分割して該分割された並
列のチャネルワード単位のスペクトルを分析して望むス
ペクトル特性を有するチャネルワードを選択する選択制
御信号を発生させなければならない。ここで、該公約数
はn+mビットのチャネルワードを公約数で分けた値に
該当する処理時間が必要となって最大動作速度を決定付
ける因子となる。
ギ即ち、F0,F1,F2パターンにおいてf1周波
数、f2周波数の周期が信号処理用クロック(システム
クロック)周期の正数倍でなければならない。 (2)前記スペクトルエネルギの周期とn+mビットの
チャネルワード周期との公約数をcdといい、並列に入
力されるインターリーブNRZI変調されたn+mビッ
トのチャネルワードを公約数で分割して該分割された並
列のチャネルワード単位のスペクトルを分析して望むス
ペクトル特性を有するチャネルワードを選択する選択制
御信号を発生させなければならない。ここで、該公約数
はn+mビットのチャネルワードを公約数で分けた値に
該当する処理時間が必要となって最大動作速度を決定付
ける因子となる。
【0027】図6は本発明によるディジタル信号記録装
置の一実施例によるブロック図である。図6に示された
装置は並列に入力されるディジタルデータをnビットの
情報ワードに変換する並列/並列(以下“P/P”と称
する)変換部102、並列に入力されるnビットの情報
ワードの前にmビットを挿入する複数個(ここではK
個)のビット挿入器104.1〜104.Kより構成さ
れた信号挿入部104、n+mビットの情報ワードをn
+mビットチャネルワードとして出力する複数個のプリ
コーダ106.1〜106.Kより構成される変調部1
06、複数個のプリコーダ106.1〜106.Kの出
力を直列信号に変換する複数個のP/S変換器108.
1〜108.Kより構成される第1信号変換部108、
複数個のチャネルの直列信号を遅延させる複数個の遅延
器110.1〜110.Kより構成される時間補償部1
10、複数個のプリコーダ106.1〜106.Kから
出力されたn+mビットのチャネルワードを公約数(C
d)で分割する複数個のP/P変換器112.1〜11
2.Kより構成される第2信号変換部112、第2信号
変換部112の各P/P変換器から供給される分割され
たチャネルワードに対応する制御しようとするスペクト
ルエネルギがトラックパターン別に貯蔵されたルックア
ップテーブル(以下、LUTと称する)を各チャネル当
たり所定数(ここでは三つ)ほど有するメモリ114、
LUT114.1〜114.Kのアドレスを制御するア
ドレスコントローラ116、メモリ114のLUTから
読み出されたデータを累積する各チャネル当たり所定数
の積分器118.1〜118.Kよりなる累積回路11
8、累積回路118の各積分器の絶対値を計算する各チ
ャネル当たり所定数の絶対値計算器120.1〜12
0.Kよりなる絶対値計算回路120、各チャネルの所
定数の絶対値計算器の出力を加算する加算器122.1
〜122.Kより構成された加算回路122、各加算器
から供給されるエラー信号のうち最小値のエラー信号を
有するチャネルワードを選択する選択制御信号と選択さ
れたチャネルの累積回路の値で選択されない累積回路の
累積値をプリセットされるように制御する制御信号を累
積回路118にフィードバックし、プリコーダ106.
1〜106.Kの初期値と選択されたチャネルのプリコ
ーダの初期値とを同一にする制御信号を変調部106に
出力する比較制御器124、選択制御信号に応じて望む
周波数特性を有するトラックパターンに最も類似したチ
ャネルワードを選択する選択部126、選択部126に
より選択されたチャネルワードを記録する記録部128
より構成される。ここで、第2信号変換部112から比
較制御器124までが制御信号発生部125を構成す
る。さらに、絶対値計算器120.1〜120.Kは二
乗回路で構成され得る。
置の一実施例によるブロック図である。図6に示された
装置は並列に入力されるディジタルデータをnビットの
情報ワードに変換する並列/並列(以下“P/P”と称
する)変換部102、並列に入力されるnビットの情報
ワードの前にmビットを挿入する複数個(ここではK
個)のビット挿入器104.1〜104.Kより構成さ
れた信号挿入部104、n+mビットの情報ワードをn
+mビットチャネルワードとして出力する複数個のプリ
コーダ106.1〜106.Kより構成される変調部1
06、複数個のプリコーダ106.1〜106.Kの出
力を直列信号に変換する複数個のP/S変換器108.
1〜108.Kより構成される第1信号変換部108、
複数個のチャネルの直列信号を遅延させる複数個の遅延
器110.1〜110.Kより構成される時間補償部1
10、複数個のプリコーダ106.1〜106.Kから
出力されたn+mビットのチャネルワードを公約数(C
d)で分割する複数個のP/P変換器112.1〜11
2.Kより構成される第2信号変換部112、第2信号
変換部112の各P/P変換器から供給される分割され
たチャネルワードに対応する制御しようとするスペクト
ルエネルギがトラックパターン別に貯蔵されたルックア
ップテーブル(以下、LUTと称する)を各チャネル当
たり所定数(ここでは三つ)ほど有するメモリ114、
LUT114.1〜114.Kのアドレスを制御するア
ドレスコントローラ116、メモリ114のLUTから
読み出されたデータを累積する各チャネル当たり所定数
の積分器118.1〜118.Kよりなる累積回路11
8、累積回路118の各積分器の絶対値を計算する各チ
ャネル当たり所定数の絶対値計算器120.1〜12
0.Kよりなる絶対値計算回路120、各チャネルの所
定数の絶対値計算器の出力を加算する加算器122.1
〜122.Kより構成された加算回路122、各加算器
から供給されるエラー信号のうち最小値のエラー信号を
有するチャネルワードを選択する選択制御信号と選択さ
れたチャネルの累積回路の値で選択されない累積回路の
累積値をプリセットされるように制御する制御信号を累
積回路118にフィードバックし、プリコーダ106.
1〜106.Kの初期値と選択されたチャネルのプリコ
ーダの初期値とを同一にする制御信号を変調部106に
出力する比較制御器124、選択制御信号に応じて望む
周波数特性を有するトラックパターンに最も類似したチ
ャネルワードを選択する選択部126、選択部126に
より選択されたチャネルワードを記録する記録部128
より構成される。ここで、第2信号変換部112から比
較制御器124までが制御信号発生部125を構成す
る。さらに、絶対値計算器120.1〜120.Kは二
乗回路で構成され得る。
【0028】図6に示された装置はnビットの情報ワー
ド単位に付加ビットとしてmビットを挿入して望む周波
数成分を有するチャネルワードを記録する方法を示して
いるが、説明の便宜上mは24、nは1、cdは5とす
る24/25変調を例えて図6に示された装置の動作を
図7乃至図10を参照して説明する。図6によれば、P
/P変換部102は並列に入力される8ビットのディジ
タルデータを並列の24ビットの情報ワードとして出力
する。信号挿入部104は並列に入力される24ビット
の情報ワードに“0”ビット又は“1”ビットを挿入す
る。
ド単位に付加ビットとしてmビットを挿入して望む周波
数成分を有するチャネルワードを記録する方法を示して
いるが、説明の便宜上mは24、nは1、cdは5とす
る24/25変調を例えて図6に示された装置の動作を
図7乃至図10を参照して説明する。図6によれば、P
/P変換部102は並列に入力される8ビットのディジ
タルデータを並列の24ビットの情報ワードとして出力
する。信号挿入部104は並列に入力される24ビット
の情報ワードに“0”ビット又は“1”ビットを挿入す
る。
【0029】図7は24ビットの情報ワードに“0”ビ
ットが挿入された場合ビット挿入器104.1、プリコ
ーダ106.1、P/S変換器108.1の詳細ブロッ
ク図である。図7によれば、“0”ビット挿入器10
4.1は25個のラッチ104.a〜104.yより構
成され、システムクロック信号とロード信号に応じて最
上位ビットを貯蔵するラッチ104.aに“0”ビット
を挿入し、残り24個のラッチ104b〜104.yに
P/P変換部102の出力端103から並列に出力され
る24ビットの情報ワードを入力する。
ットが挿入された場合ビット挿入器104.1、プリコ
ーダ106.1、P/S変換器108.1の詳細ブロッ
ク図である。図7によれば、“0”ビット挿入器10
4.1は25個のラッチ104.a〜104.yより構
成され、システムクロック信号とロード信号に応じて最
上位ビットを貯蔵するラッチ104.aに“0”ビット
を挿入し、残り24個のラッチ104b〜104.yに
P/P変換部102の出力端103から並列に出力され
る24ビットの情報ワードを入力する。
【0030】一方、図7のプリコーダ106.1の排他
的論理和ゲート(以下、XORと称する)106.a〜
106.yの各第1入力端は0ビット挿入器104.1
の各ラッチ104.a〜104.yの出力端に結合され
る。XOR106.a,106bの各第2入力端はラッ
チ106.4,106.3の各出力端に結合され、XO
Rを106.c〜106.yのそれぞれの第2入力端は
XOR106.a〜104.wのそれぞれの出力端に結
合される。XOR106.x,106.yの各出力端は
ラッチ106.3,106.4の各入力端に結合され
る。このような構成のプリコーダ106.1の動作は次
の通りである。
的論理和ゲート(以下、XORと称する)106.a〜
106.yの各第1入力端は0ビット挿入器104.1
の各ラッチ104.a〜104.yの出力端に結合され
る。XOR106.a,106bの各第2入力端はラッ
チ106.4,106.3の各出力端に結合され、XO
Rを106.c〜106.yのそれぞれの第2入力端は
XOR106.a〜104.wのそれぞれの出力端に結
合される。XOR106.x,106.yの各出力端は
ラッチ106.3,106.4の各入力端に結合され
る。このような構成のプリコーダ106.1の動作は次
の通りである。
【0031】XOR106.aには前の25ビットチャ
ネルワードの下位から二番目のビットと現在の25ビッ
トのチャネルワードの最上位ビット(ここでは挿入され
た0ビット)が入力される。XOR106.bには前の
25ビットチャネルワードの最下位ビットと現在の25
ビットの上位から二番目のビット(ここでは入力データ
の第1ビット)が入力される。XOR106.cにはX
OR106.aの出力と入力データの第2ビットとが入
力され、XOR106.dにはXOR106.bの出力
と入力データと第3ビットとが入力される。XOR10
6.eからXOR106.yまでは同じ形態であり、2
5ビットのチャネルワードの残りデータを同一な方法で
前置符号化する。XOR106.aからXOR106.
yまでの出力はプリコーダ106.1から並列に出力さ
れる25ビットのチャネルワード(一名、変調データと
いう)である。
ネルワードの下位から二番目のビットと現在の25ビッ
トのチャネルワードの最上位ビット(ここでは挿入され
た0ビット)が入力される。XOR106.bには前の
25ビットチャネルワードの最下位ビットと現在の25
ビットの上位から二番目のビット(ここでは入力データ
の第1ビット)が入力される。XOR106.cにはX
OR106.aの出力と入力データの第2ビットとが入
力され、XOR106.dにはXOR106.bの出力
と入力データと第3ビットとが入力される。XOR10
6.eからXOR106.yまでは同じ形態であり、2
5ビットのチャネルワードの残りデータを同一な方法で
前置符号化する。XOR106.aからXOR106.
yまでの出力はプリコーダ106.1から並列に出力さ
れる25ビットのチャネルワード(一名、変調データと
いう)である。
【0032】図7のP/S変換器108.1はXOR1
06.a〜106.yのそれぞれの出力をクロック信号
及びロード信号に応じて並列に入力して直列の25ビッ
トチャネルワードを出力する。ここで、P/S変換器1
08.1は25個のラッチ108.a〜108.yより
構成される。時間補償部110の遅延器110.1〜1
10.Kの遅延は制御信号発生部125の制御信号を発
生するに必要な時間を補償する。
06.a〜106.yのそれぞれの出力をクロック信号
及びロード信号に応じて並列に入力して直列の25ビッ
トチャネルワードを出力する。ここで、P/S変換器1
08.1は25個のラッチ108.a〜108.yより
構成される。時間補償部110の遅延器110.1〜1
10.Kの遅延は制御信号発生部125の制御信号を発
生するに必要な時間を補償する。
【0033】第2信号変換部112の各P/P変換器は
変調部106から並列に出力される25ビットのチャネ
ルワードを5ビットの単位に分けて並列に出力する。各
P/P変換器から出力される5ビットのデータは各チャ
ネルのLUTの下位アドレスとなる。各チャネルのLU
Tは図8(A)乃至(C)に示されたように三つのLU
Tを有する。各チャネルの一番目のLUTは図8(A)
に示されたように各パターンにより望むピークを形成す
るデータが貯蔵された三つの有効データ領域となってい
る。
変調部106から並列に出力される25ビットのチャネ
ルワードを5ビットの単位に分けて並列に出力する。各
P/P変換器から出力される5ビットのデータは各チャ
ネルのLUTの下位アドレスとなる。各チャネルのLU
Tは図8(A)乃至(C)に示されたように三つのLU
Tを有する。各チャネルの一番目のLUTは図8(A)
に示されたように各パターンにより望むピークを形成す
るデータが貯蔵された三つの有効データ領域となってい
る。
【0034】即ち、一番目のLUTの第1データ領域に
はF0パターンでゼロ波数の付近(DC成分)でノッチ
を有する即ち、直流成分がないデータが貯蔵され、第2
データ領域にはF1パターンのf1周波数で望むピーク
を有し、直流成分がないデータが貯蔵され、第3データ
領域にはF2パターンのf2周波数で望むピークを有し
直流成分がないデータが貯蔵される。
はF0パターンでゼロ波数の付近(DC成分)でノッチ
を有する即ち、直流成分がないデータが貯蔵され、第2
データ領域にはF1パターンのf1周波数で望むピーク
を有し、直流成分がないデータが貯蔵され、第3データ
領域にはF2パターンのf2周波数で望むピークを有し
直流成分がないデータが貯蔵される。
【0035】例えば、F1パターンで直流成分がなくf
1周波数で望むピークを有するためには図9(A)に示
されたようにf1周波数(ここで、f1=90T、T=
1/fb、fbはビット周波数)を有し、バイアス信号
が“0”である三角波信号を累積された25ビットのチ
ャネルワードで減算(又は加算)すれば良い。ここで、
図4においては積分器31で25ビットのチャネルワー
ドを累積した後、累積された25ビットのチャネルワー
ドで三角波を減算すれば、f1周波数で所望のピークが
得られるが、本発明の図6においては積分器118.1
がLUT114.1の後端に位置するので三角波信号
(図9(A))を微分した形態の矩形波信号(図9
(B))をP/P変換器112.1から供給されるチャ
ネルワードから減算しないと上記の結果と同一な結果が
得られない。この際、図4の三角波発生器32、加算器
33の構成は一番目のLUTの第2のデータ領域に対応
する。
1周波数で望むピークを有するためには図9(A)に示
されたようにf1周波数(ここで、f1=90T、T=
1/fb、fbはビット周波数)を有し、バイアス信号
が“0”である三角波信号を累積された25ビットのチ
ャネルワードで減算(又は加算)すれば良い。ここで、
図4においては積分器31で25ビットのチャネルワー
ドを累積した後、累積された25ビットのチャネルワー
ドで三角波を減算すれば、f1周波数で所望のピークが
得られるが、本発明の図6においては積分器118.1
がLUT114.1の後端に位置するので三角波信号
(図9(A))を微分した形態の矩形波信号(図9
(B))をP/P変換器112.1から供給されるチャ
ネルワードから減算しないと上記の結果と同一な結果が
得られない。この際、図4の三角波発生器32、加算器
33の構成は一番目のLUTの第2のデータ領域に対応
する。
【0036】従って、バイアス信号は“0”であり、矩
形波信号をシステムクロックにより1周期間90個のサ
ンプルにサンプリングして、その結果をf1周波数と2
5ビットのチャネルワードとの公約数即ち、5個のサン
プル単位に纏めて矩形波に対して18個のアドレス
(“00000”−“10001”)を発生させる。一
番目のLUTの第2データ領域には第2信号変換部11
2から供給される、25ビットのチャネルワードの直列
データストリームから分割された5ビットのチャネルワ
ードが表現できる32個のデータ即ち、“00000”
から“11111”までのデータから発生された18個
のアドレスに対応する5ビットに対する矩形波データを
それぞれ減算した結果値が図10に示されている。
形波信号をシステムクロックにより1周期間90個のサ
ンプルにサンプリングして、その結果をf1周波数と2
5ビットのチャネルワードとの公約数即ち、5個のサン
プル単位に纏めて矩形波に対して18個のアドレス
(“00000”−“10001”)を発生させる。一
番目のLUTの第2データ領域には第2信号変換部11
2から供給される、25ビットのチャネルワードの直列
データストリームから分割された5ビットのチャネルワ
ードが表現できる32個のデータ即ち、“00000”
から“11111”までのデータから発生された18個
のアドレスに対応する5ビットに対する矩形波データを
それぞれ減算した結果値が図10に示されている。
【0037】各チャネルの二番目のLUTは図8(B)
に示されたように各トラックパターンによる望むノッチ
を形成するデータが貯蔵された三つの有効データ領域と
なっている。即ち、二番目のLUTの第1データ領域に
はF0パターンのf2周波数で望むノッチを有するデー
タが貯蔵され、第2データ領域にはF1パターンのf2
周波数で望むノッチを有するデータが貯蔵され、第3デ
ータ領域にはF2パターンのf1周波数で望むノッチを
有するデータが貯蔵される。
に示されたように各トラックパターンによる望むノッチ
を形成するデータが貯蔵された三つの有効データ領域と
なっている。即ち、二番目のLUTの第1データ領域に
はF0パターンのf2周波数で望むノッチを有するデー
タが貯蔵され、第2データ領域にはF1パターンのf2
周波数で望むノッチを有するデータが貯蔵され、第3デ
ータ領域にはF2パターンのf1周波数で望むノッチを
有するデータが貯蔵される。
【0038】例えば、F1パターンのf2周波数で望む
ノッチを有するためには図9(C)に示されたようにf
2周波数(ここでは60T)を有する正弦波システム関
数と余弦波システム関数をそれぞれ25ビットのチャネ
ルワードと乗算した値が二番目のLUTの第2データ領
域に貯蔵されなければならない。図4に示された正弦波
発生器35、余弦波発生器39、乗算器36,40の構
成は二番目のLUTの第2データ領域に該当する。
ノッチを有するためには図9(C)に示されたようにf
2周波数(ここでは60T)を有する正弦波システム関
数と余弦波システム関数をそれぞれ25ビットのチャネ
ルワードと乗算した値が二番目のLUTの第2データ領
域に貯蔵されなければならない。図4に示された正弦波
発生器35、余弦波発生器39、乗算器36,40の構
成は二番目のLUTの第2データ領域に該当する。
【0039】1周期の正弦波システム関数(図9
(C))と余弦波システム関数をそれぞれ60個のサン
プルにサンプリングし、該サンプリングされた正弦波シ
ステム関数データをf2周波数と25ビットのチャネル
ワードとの公約数即ち、5個のサンプル単位に纏めると
12個のアドレス(“00000”−“01011”)
が発生する。
(C))と余弦波システム関数をそれぞれ60個のサン
プルにサンプリングし、該サンプリングされた正弦波シ
ステム関数データをf2周波数と25ビットのチャネル
ワードとの公約数即ち、5個のサンプル単位に纏めると
12個のアドレス(“00000”−“01011”)
が発生する。
【0040】二番目のLUTの第2データ領域には12
個の5ビットに対するそれぞれの正弦波データを5ビッ
トのチャネルワードが示せる32個のデータと乗算した
値に、12個の5サンプルに対するそれぞれの余弦波シ
ステム関数データを5ビットのチャネルワードが示せる
32個のデータと乗算した値を足した値が貯蔵されてい
る。
個の5ビットに対するそれぞれの正弦波データを5ビッ
トのチャネルワードが示せる32個のデータと乗算した
値に、12個の5サンプルに対するそれぞれの余弦波シ
ステム関数データを5ビットのチャネルワードが示せる
32個のデータと乗算した値を足した値が貯蔵されてい
る。
【0041】各チャネルの三番目のLUTは図8(C)
に示されたように、矩形波信号が正である時各トラック
パターンによるピーク周波数の付近にディップを形成す
るデータが貯蔵された三つのデータ領域と、矩形波信号
が負である時各トラックパターンによるピーク周波数の
付近にディップを形成するデータが貯蔵された三つのデ
ータ領域即ち、総六つの有効領域となっている。
に示されたように、矩形波信号が正である時各トラック
パターンによるピーク周波数の付近にディップを形成す
るデータが貯蔵された三つのデータ領域と、矩形波信号
が負である時各トラックパターンによるピーク周波数の
付近にディップを形成するデータが貯蔵された三つのデ
ータ領域即ち、総六つの有効領域となっている。
【0042】即ち、三番目のLUTの第1及び第4デー
タ領域にはFOパターンのf1周波数でノッチを有する
データが貯蔵され、第2及び第5データ領域にはF1パ
ターンでピークを有するf1周波数の付近でディップを
有するデータが貯蔵され、第3及び第6データ領域には
F2パターンでピークを有するf2周波数の付近でディ
ップを有するデータが貯蔵される。
タ領域にはFOパターンのf1周波数でノッチを有する
データが貯蔵され、第2及び第5データ領域にはF1パ
ターンでピークを有するf1周波数の付近でディップを
有するデータが貯蔵され、第3及び第6データ領域には
F2パターンでピークを有するf2周波数の付近でディ
ップを有するデータが貯蔵される。
【0043】例えば、F1パターンのf1周波数付近で
ディップを有するためには図9Bに示されたようにf1
周波数(ここでは90T)を有する矩形波信号を25ビ
ットのチャネルワードで減算(又は加算)した後、減算
(又は加算)した結果にf1周波数を有する正弦波シス
テム関数と余弦波システム関数をそれぞれ乗算した値の
三番目のLUTの第2及び第5データ領域に貯蔵されな
ければならない。図4に示された矩形波発生器43、減
算器44、正弦波発生器45、乗算器46,50、余弦
波発生器49の構成は三番目のLUTと第5及び第4デ
ータ領域に該当する。
ディップを有するためには図9Bに示されたようにf1
周波数(ここでは90T)を有する矩形波信号を25ビ
ットのチャネルワードで減算(又は加算)した後、減算
(又は加算)した結果にf1周波数を有する正弦波シス
テム関数と余弦波システム関数をそれぞれ乗算した値の
三番目のLUTの第2及び第5データ領域に貯蔵されな
ければならない。図4に示された矩形波発生器43、減
算器44、正弦波発生器45、乗算器46,50、余弦
波発生器49の構成は三番目のLUTと第5及び第4デ
ータ領域に該当する。
【0044】矩形波信号(図9(B))が正である時9
0Tの周期を有する正弦波と余弦波システム関数をそれ
ぞれf1周波数の公約数即ち、5個のサンプル単位に纏
めると9個のアドレス(“00000”−“0100
0”)が発生される。矩形波信号(図9(B))が
“負”の時60Tの周期を有する正弦波と余弦波システ
ム関数を5個のサンプル単位に纏めると9個のアドレス
(“01001”−“10001”)が発生する。
0Tの周期を有する正弦波と余弦波システム関数をそれ
ぞれf1周波数の公約数即ち、5個のサンプル単位に纏
めると9個のアドレス(“00000”−“0100
0”)が発生される。矩形波信号(図9(B))が
“負”の時60Tの周期を有する正弦波と余弦波システ
ム関数を5個のサンプル単位に纏めると9個のアドレス
(“01001”−“10001”)が発生する。
【0045】三番目のLUTの第2データ領域には矩形
波信号が“正”である時9個のアドレスに対する正弦波
と余弦波システム関数データそれぞれと該当5ビットチ
ャネルワードが表現できる32個のデータを乗算した結
果の和が貯蔵されており、三番目のLUTの第5データ
領域には矩形波信号が“負”である時9個のアドレスに
対する正弦波と余弦波システム関数データそれぞれと5
ビットのチャネルワードが示せる32個のデータを乗算
した結果の和が貯蔵されている。
波信号が“正”である時9個のアドレスに対する正弦波
と余弦波システム関数データそれぞれと該当5ビットチ
ャネルワードが表現できる32個のデータを乗算した結
果の和が貯蔵されており、三番目のLUTの第5データ
領域には矩形波信号が“負”である時9個のアドレスに
対する正弦波と余弦波システム関数データそれぞれと5
ビットのチャネルワードが示せる32個のデータを乗算
した結果の和が貯蔵されている。
【0046】従って、各チャネルの三つのLUTには各
P/P変換器から供給される5ビットチャネルワードの
トラックパターンによるスペクトルを計算した値が貯蔵
されている。本発明の実施例ではトラックパターンが図
5に示された周波数特性を得るために各チャネル当たり
三つのLUTより構成されることを例えたが、図2
(A)乃至(C)に示された周波数特性を得るためには
各チャネル当たり二つのLUTより構成されることがで
き、その変形が可能である。
P/P変換器から供給される5ビットチャネルワードの
トラックパターンによるスペクトルを計算した値が貯蔵
されている。本発明の実施例ではトラックパターンが図
5に示された周波数特性を得るために各チャネル当たり
三つのLUTより構成されることを例えたが、図2
(A)乃至(C)に示された周波数特性を得るためには
各チャネル当たり二つのLUTより構成されることがで
き、その変形が可能である。
【0047】一方、アドレスコントローラ116では供
給される矩形波信号の正信号又は負信号を示す1ビット
(最上位アドレス)し各チャネルの三番目のLUTにの
み供給され、F0、F1、F2パターンを示す2ビット
(二番目の上位アドレス)は各LUTのデータ領域にア
クセスされ、5ビットアドレス(三番目の上位アドレ
ス)はP/P変換器から供給される5ビットのチャネル
ワードと共に各データ領域に該当するアドレスに貯蔵さ
れたスペクトルデータにアクセスされる。
給される矩形波信号の正信号又は負信号を示す1ビット
(最上位アドレス)し各チャネルの三番目のLUTにの
み供給され、F0、F1、F2パターンを示す2ビット
(二番目の上位アドレス)は各LUTのデータ領域にア
クセスされ、5ビットアドレス(三番目の上位アドレ
ス)はP/P変換器から供給される5ビットのチャネル
ワードと共に各データ領域に該当するアドレスに貯蔵さ
れたスペクトルデータにアクセスされる。
【0048】図8(A)及び図8(B)に示された各チ
ャネルの一番目と二番目のLUTには該当P/P変換器
から供給される下位5ビットアドレス(即ち、チャネル
ワード)とアドレスコントローラ116から供給される
上位7ビットアドレス即ち、総12ビットのアドレスが
入力され、図8に示された三番目のLUTには該当P/
P変換器から供給される下位5ビットアドレス(即ち、
チャネルワード)とアドレスコントローラ116から供
給される上位8ビットアドレス即ち、総13ビットのア
ドレスが入力される。
ャネルの一番目と二番目のLUTには該当P/P変換器
から供給される下位5ビットアドレス(即ち、チャネル
ワード)とアドレスコントローラ116から供給される
上位7ビットアドレス即ち、総12ビットのアドレスが
入力され、図8に示された三番目のLUTには該当P/
P変換器から供給される下位5ビットアドレス(即ち、
チャネルワード)とアドレスコントローラ116から供
給される上位8ビットアドレス即ち、総13ビットのア
ドレスが入力される。
【0049】該アドレス信号に応じてLUTに予め貯蔵
された各トラックパターンによる5ビット単位のスペク
トルの結果値が読み出されて各LUTに連結されている
累積回路118の積分器に入力される。ここで、各積分
器は5ビット単位のスペクトルの結果値を累積して25
ビットチャネルワードに該当するスペクトル結果値を累
積する。本発明では図4の符号−算術マッパ30が要ら
なくなる。
された各トラックパターンによる5ビット単位のスペク
トルの結果値が読み出されて各LUTに連結されている
累積回路118の積分器に入力される。ここで、各積分
器は5ビット単位のスペクトルの結果値を累積して25
ビットチャネルワードに該当するスペクトル結果値を累
積する。本発明では図4の符号−算術マッパ30が要ら
なくなる。
【0050】各積分器に連結された絶対値計算回路12
0の絶対値計算器で各積分器の累積値の絶対値を計算す
る。加算回路122の各加算器はチャネル当たり三つよ
り構成された絶対値計算器の出力を加算してエラー信号
として出力する。比較制御器124は加算回路122か
ら供給されるエラー信号中小さい値のエラー信号を有す
るチャネルワードを選択する選択制御信号を発生し、選
択されたチャネルの積分器の値で選択されないチャネル
の積分器の値がプリセットされるように制御信号を出力
する。さらに、比較制御器124はプリコーダの初期値
が同一になるように制御信号を各プリコーダに出力す
る。即ち、選択されないチャネルのプリコーダの初期値
は選択されたチャネルのプリコーダの初期値と取り替え
られる。
0の絶対値計算器で各積分器の累積値の絶対値を計算す
る。加算回路122の各加算器はチャネル当たり三つよ
り構成された絶対値計算器の出力を加算してエラー信号
として出力する。比較制御器124は加算回路122か
ら供給されるエラー信号中小さい値のエラー信号を有す
るチャネルワードを選択する選択制御信号を発生し、選
択されたチャネルの積分器の値で選択されないチャネル
の積分器の値がプリセットされるように制御信号を出力
する。さらに、比較制御器124はプリコーダの初期値
が同一になるように制御信号を各プリコーダに出力す
る。即ち、選択されないチャネルのプリコーダの初期値
は選択されたチャネルのプリコーダの初期値と取り替え
られる。
【0051】一方、選択部126は該選択制御信号に応
じて“0”ビットの加わった25ビットのチャネルワー
ド又は“1”ビットの加わった25ビットのチャネルワ
ードを選択する。選択部126により選択されたチャネ
ルワードは記録部128を通じてディジタルビデオテー
プ上に記録されたり伝送路を通じて伝送される。従っ
て、本発明のディジタル信号記録装置はn+mビットの
チャネルワードを公約数(cd)個ずつ纏めて並列に計
算してn+mビットのクロック周期毎に所望の周波数特
性を有するチャネルワードを選択するのでn+m−Cd
に該当する時間の間cdビット単位にトラックパターン
により予め計算されたスペクトルの結果値を該当するL
UTから読み出して周波数特性を分析し、分析された結
果に基づいて望む周波数特性を有するチャネルワードを
選択する選択制御信号を発生し、選択されたチャネルの
積分器に累積された値を選択されない積分器の値として
プリセッティングさせるのでn+mビットのチャネルワ
ードの実時間処理が可能となる。
じて“0”ビットの加わった25ビットのチャネルワー
ド又は“1”ビットの加わった25ビットのチャネルワ
ードを選択する。選択部126により選択されたチャネ
ルワードは記録部128を通じてディジタルビデオテー
プ上に記録されたり伝送路を通じて伝送される。従っ
て、本発明のディジタル信号記録装置はn+mビットの
チャネルワードを公約数(cd)個ずつ纏めて並列に計
算してn+mビットのクロック周期毎に所望の周波数特
性を有するチャネルワードを選択するのでn+m−Cd
に該当する時間の間cdビット単位にトラックパターン
により予め計算されたスペクトルの結果値を該当するL
UTから読み出して周波数特性を分析し、分析された結
果に基づいて望む周波数特性を有するチャネルワードを
選択する選択制御信号を発生し、選択されたチャネルの
積分器に累積された値を選択されない積分器の値として
プリセッティングさせるのでn+mビットのチャネルワ
ードの実時間処理が可能となる。
【0052】
【発明の効果】前記したように、本発明のディジタル信
号記録装置はnビットの情報ワードにmビットを挿入し
たn+mビットチャネルワードを並列に処理して次のn
+mビットのチャネルワードが入力される前まで望む周
波数スペクトルを有するチャネルを選択する選択制御信
号を発生することによってn+mビットチャネルワード
を実時間処理して記録し得る。
号記録装置はnビットの情報ワードにmビットを挿入し
たn+mビットチャネルワードを並列に処理して次のn
+mビットのチャネルワードが入力される前まで望む周
波数スペクトルを有するチャネルを選択する選択制御信
号を発生することによってn+mビットチャネルワード
を実時間処理して記録し得る。
【0053】さらに、本発明のディジタル信号記録装置
は超高速素子を用いることなくn+mビットのチャネル
ワードを並列に分割して分割されたチャネルワード単位
にトラックパターンによるスペクトルの結果値が予め貯
蔵されたLUTを用いて望むスペクトルを有するチャネ
ルワードを選択する選択制御信号を発生することによっ
てハードウェア数を減らし得る。
は超高速素子を用いることなくn+mビットのチャネル
ワードを並列に分割して分割されたチャネルワード単位
にトラックパターンによるスペクトルの結果値が予め貯
蔵されたLUTを用いて望むスペクトルを有するチャネ
ルワードを選択する選択制御信号を発生することによっ
てハードウェア数を減らし得る。
【図1】磁気記録媒体上に記録される記録信号のトラッ
クパターン図である。
クパターン図である。
【図2】(A)乃至(C)は図1に示されたトラックパ
ターンによる周波数特性図である。
ターンによる周波数特性図である。
【図3】従来のディジタル信号記録装置の概略的なブロ
ック図である。
ック図である。
【図4】図3に示されたスペクトル計算器の詳細回路図
である。
である。
【図5】図4に示されたスペクトル計算器の周波数特性
図である。
図である。
【図6】本発明によるディジタル信号記録装置の一実施
例によるブロック図である。
例によるブロック図である。
【図7】図6に示された一部ブロックの詳細図である。
【図8】(A)乃至(C)は図6に示されたLUTを説
明するための図面である。
明するための図面である。
【図9】(A)乃至(C)は三角波信号、矩形波信号、
正弦波信号、25ビットのチャネルワードのデータスト
リームをそれぞれ説明するための図面である。
正弦波信号、25ビットのチャネルワードのデータスト
リームをそれぞれ説明するための図面である。
【図10】図8(A)に示されたLUTのデータ領域を
説明するための図面である。
説明するための図面である。
102 P/P変換部 104 信号挿入部 104.1〜104.K ビット挿入器 106 変調部 106.1〜106.K プリコーダ 108 第1信号変換部 108.1〜108.K P/S変換部 110 時間補償部 110.1〜110.K 遅延器 112 第2信号変換部 112.1〜112.K P/P変換部 114 メモリ 114.1〜114.K LUT 116 アドレスコントローラ 118 累積回路 118.1〜118.K 積分器 120 絶対値計算回路 120.1〜120.K 絶対値計算器 122 加算回路 122.1〜122.K 加算器 124 比較制御器 126 MUX 128 記録部
Claims (12)
- 【請求項1】 nビットの情報ワードをn+mビットの
チャネルワードに変換して該変換されたチャネルワード
をディジタル情報として磁気記録媒体上の情報トラック
に記録する装置において、 前記nビットの情報ワードを並列に受信する入力端子
と、 前記並列に入力されたnビットの情報ワードにmビット
を挿入して少なくとも二つ以上のn+mビットのチャネ
ルワードに変換させて該チャネルワードを出力するエン
コーディング手段と、 前記変換されたチャネルワードを所定数のビット単位に
分割して前記分割された各チャネルワードを分割された
並列のチャネルワードとして出力する時間分割多重化手
段と、 分割された前記並列のチャネルワードに対応して予め定
められたトラックパターンによるスペクトルデータを貯
蔵して前記時間分割多重化手段から並列に供給される各
チャネルの分割された並列のチャネルワードの周波数特
性を前記貯蔵されたスペクトルデータを用いて分析し、
分析されたスペクトルに基づいて望む周波数特性を有す
るチャネルワードが選択されるように選択制御信号を発
生する制御信号発生手段と、 前記選択制御信号に基づいて前記エンコーディング手段
から供給される複数のn+mビットチャネルワード中一
つを選択して直列のチャネルワードとして前記磁気記録
媒体上の情報トラックに記録する記録手段とを含むこと
を特徴とするティジタル信号記録装置。 - 【請求項2】 前記制御信号発生手段は、各チャネルに
所定数より構成され、前記分割された並列のチャネルワ
ードの表現し得る全データに対応して前記トラックパタ
ーン別にスペクトルのデータが貯蔵されているメモリ
と、 前記メモリに貯蔵された前記トラックパターンによる望
むスペクトルデータが読み出せるようにアドレス信号を
発生するアドレスコントローラと、 各チャネルに所定数より構成され、前記メモリから読み
出されるスペクトルデータをn+mビット単位に累積す
る累積回路と、 各チャネルに所定数より構成され、前記累積回路に累積
された値の絶対値を求める絶対値計算回路と、 各チャネルに構成され、前記所定数の絶対値計算回路の
出力を加算する加算回路と、 前記各チャネルの加算回路の出力を比較して最小値を有
するチャネルワードを選択する選択制御信号を出力し、
選択されたチャネルの累積値で選択されない累積回路の
累積値をプリセットする制御信号を前記各チャネルの累
積回路にフィードバックする比較制御器とを含むことを
特徴とする請求項1に記載のディジタル信号記録装置。 - 【請求項3】 前記メモリが前記トラックパターンによ
り直流成分はなく、ピークを形成するデータの貯蔵され
たトラックパターン数に対応するデータ領域を含むルッ
クアップテーブルより構成されることを特徴とする請求
項2に記載のディジタル信号記録装置。 - 【請求項4】 前記メモリが前記トラックパターンによ
りノッチを形成するデータの貯蔵されたデータ領域を含
むルックアップテーブルより形成されることを特徴とす
る請求項2に記載のディジタル信号記録装置。 - 【請求項5】 前記メモリが前記トラックパターンによ
りピーク付近でディップを形成するデータの貯蔵された
データ領域を含むルックアップテーブルより形成される
ことを特徴とする請求項2に記載のディジタル信号記録
装置。 - 【請求項6】 各チャネルのための前記メモリは、前記
トラックパターンにより直流成分はなくピークを形成す
るデータの貯蔵されたデータ領域を含む第1ルックアッ
プテーブルと、 前記トラックパターンによりノッチを形成するデータの
貯蔵されたデータ領域を含む第2ルックアップテーブル
と、 前記トラックパターンにより前記ピーク付近におけるデ
ィップを形成するデータの貯蔵されたデータ領域を含む
第3ルックアップテーブルとよりなることを特徴とする
請求項2に記載のディジタル信号記録装置。 - 【請求項7】 前記時間分割多重化手段の所定数は前記
n+mビットのチャネルワードの周期と前記トラックパ
ターンにより制御されるスペクトルエネルギ周期との公
約数となり、該スペクトルエネルギはシステムクロック
周期の正数倍であることを特徴とする請求項2に記載の
ディジタル信号記録装置。 - 【請求項8】 mは1、nは24であり、公約数は5で
あることを特徴とする請求項7に記載のディジタル信号
記録装置。 - 【請求項9】 各チャネルの前記メモリが前記時間分割
多重化手段から供給される分割された並列のチャネルワ
ードを下位アドレスとして入力し前記アドレスコントロ
ーラから供給されるアドレスを上位アドレスとして入力
して、該上位及び下位アドレスにより、スペクトル成分
に対応するスペクトルデータを読み出すことを特徴とす
る請求項7に記載のディジタル信号記録装置。 - 【請求項10】 nビット情報ワードをn+mビットチ
ャネルワードに変換してディジタル情報として磁気記録
媒体上の情報トラックに記録する装置において、 前記nビット情報ワードを並列に受信する入力端子と、 前記並列に入力されたnビットの情報ワードにmビット
を挿入として少なくとも二つ以上のn+mビットのチャ
ネルワードに変換させて該チャネルワードを出力するエ
ンコーディング手段と、 前記変換されたチャネルワードをn+mビットのチャネ
ルワード周期と所定のトラックパターンにより制御され
るスペクトルエネルギ周期との公約数に当たるビット単
位に分割して前記分割された各チャネルワードを分割さ
れた並列のチャネルワードとして出力する時間分割多重
化手段。各チャネルに構成され、前記分割された並列の
チャネルワードが示せる全てのデータに対応して、前記
トラックパターンにより制御されるスペクトルエネルギ
のスペクトルデータが貯蔵されているメモリ手段と、 前記時間分割多重化手段から供給される各チャネルの分
割された並列のチャネルワードに対応したスペクトルデ
ータがトラックパターン別に前記メモリ手段から読み出
されるようにアドレスを制御するアドレス制御手段と、 各チャネルに構成され、前記メモリ手段から読み出され
たスペクトルデータをn+mビットのチャネルワード単
位に累積する累積手段と、 各チャネルの前記累積手段の結果値を比較してその結果
に基づいて望む周波数特性を有するチャネルワードが選
択されるように選択制御信号を発生し、選択されたチャ
ネルの累積手段の値で選択されない累積手段の累積値を
プリセットする制御信号を前記累積手段にフィードバッ
クする比較制御手段と、 前記選択制御信号に基づいて前記エンコーディング手段
から供給される複数のn+mビットのチャネルワードの
うち一つを選択して直列のチャネルワードとして前記磁
気記録媒体上の情報トラックに記録する記録手段とを含
むことを特徴とするディジタル信号記録装置。 - 【請求項11】 各チャネルのための前記メモリ手段
は、前記トラックパターンにより直流成分はなくピーク
を形成するデータの貯蔵されたデータ領域を含む第1ル
ックアップテーブルと、 前記トラックパターンによりノッチを形成するデータの
貯蔵されたデータ領域を含む第2ルックアップテーブル
と、 前記トラックパターンにより前記ピーク付近におけるデ
ィップを形成するデータの貯蔵されたデータ領域を含む
第3ルックアップテーブルとよりなることを特徴とする
請求項10に記載のディジタル信号記録装置。 - 【請求項12】 前記スペクトルのエネルギ周期はシス
テムクロック周期の正数倍であることを特徴とする請求
項10に記載のディジタル信号記録装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019950013687A KR0155824B1 (ko) | 1995-05-29 | 1995-05-29 | 디지탈신호 기록장치 |
KR13687/1995 | 1995-05-29 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0955040A true JPH0955040A (ja) | 1997-02-25 |
JP2977152B2 JP2977152B2 (ja) | 1999-11-10 |
Family
ID=19415751
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8132420A Expired - Fee Related JP2977152B2 (ja) | 1995-05-29 | 1996-05-27 | ディジタル信号記録装置 |
Country Status (6)
Country | Link |
---|---|
US (1) | US5852529A (ja) |
EP (1) | EP0745993B1 (ja) |
JP (1) | JP2977152B2 (ja) |
KR (1) | KR0155824B1 (ja) |
CN (1) | CN1069991C (ja) |
DE (1) | DE69614762T2 (ja) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5931968A (en) | 1996-02-09 | 1999-08-03 | Overland Data, Inc. | Digital data recording channel |
US6411131B1 (en) | 1997-06-25 | 2002-06-25 | Sun Microsystems, Inc. | Method for differentiating a differential voltage signal using current based differentiation |
BR9906479B1 (pt) * | 1998-06-05 | 2013-01-22 | dispositivo de codificaÇço de canal, e, processo de codificaÇço de canal. | |
US6597526B1 (en) * | 1998-08-14 | 2003-07-22 | Overland Storage, Inc. | Magnetic tape drive apparatus including a variable rate encoder |
US6642796B2 (en) * | 2002-02-15 | 2003-11-04 | Radiodetection Limited | Digital phase-quadrature oscillator |
KR100615580B1 (ko) * | 2005-07-05 | 2006-08-25 | 삼성전자주식회사 | 반도체 메모리 장치 및 이 장치의 데이터 입출력 방법과이를 구비한 메모리 시스템 |
US7742250B2 (en) * | 2007-01-12 | 2010-06-22 | Seagate Technology Llc | Spectral analysis of a position error signal |
US20110092741A1 (en) | 2009-10-19 | 2011-04-21 | Fazio Michael J | Process for preparing a 1,2-ethylenediamine or 1,2-propylenediamine |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4755889A (en) * | 1983-04-19 | 1988-07-05 | Compusonics Video Corporation | Audio and video digital recording and playback system |
NL8402444A (nl) * | 1984-01-20 | 1986-03-03 | Philips Nv | Werkwijze voor het overdragen van informatie, codeerinrichting voor toepassing in de werkwijze en decodeerinrichting voor toepassing in de werkwijze. |
NL8402445A (nl) * | 1984-01-20 | 1985-08-16 | Philips Nv | Werkwijze voor het coderen van n-bits informatiewoorden naar m-bits codewoorden, inrichting voor het uitvoeren van die werkwijze, werkwijze voor het decoderen van m-bits codewoorden naar n-bits informatiewoorden en inrichting voor het uitvoeren van die werkwijze. |
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-
1995
- 1995-05-29 KR KR1019950013687A patent/KR0155824B1/ko not_active IP Right Cessation
-
1996
- 1996-04-24 EP EP96302861A patent/EP0745993B1/en not_active Expired - Lifetime
- 1996-04-24 DE DE69614762T patent/DE69614762T2/de not_active Expired - Fee Related
- 1996-04-25 CN CN96105462A patent/CN1069991C/zh not_active Expired - Fee Related
- 1996-05-27 JP JP8132420A patent/JP2977152B2/ja not_active Expired - Fee Related
- 1996-05-28 US US08/654,960 patent/US5852529A/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
CN1139272A (zh) | 1997-01-01 |
EP0745993A2 (en) | 1996-12-04 |
KR960042675A (ko) | 1996-12-21 |
KR0155824B1 (ko) | 1998-12-15 |
EP0745993B1 (en) | 2001-08-29 |
US5852529A (en) | 1998-12-22 |
DE69614762D1 (de) | 2001-10-04 |
EP0745993A3 (en) | 1999-01-07 |
DE69614762T2 (de) | 2002-07-04 |
CN1069991C (zh) | 2001-08-22 |
JP2977152B2 (ja) | 1999-11-10 |
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Legal Events
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R250 | Receipt of annual fees |
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