JPH09512683A - Ａｔｍアーキテクチャ及びスイッチング要素 - Google Patents

Abstract

(57)【要約】 スイッチ網（20）を用いた ATMスイッチングシステムは、複数の ATMスイッチエレメント回路（40）とスイッチ網（20）への／からの各物理的接続のためのルーティングテーブル回路（30）によって構成される。共用のメモリプール（100）は、全てのクロスポイントにメモリを設ける必要性を無くすために用いられている。各ルーティングテーブル（30）は、どの仮想チャンネルが輻輳を経験しているかについての情報を記憶するためのマークを付した中断連結リストを維持している。この連結リストは外部ワークステーションのプロセッサが利用することが可能で、仮想チャンネルのーつに輻輳状態があるときには、プロセッサに警報を発する。スイッチエレメント回路（40）は、典型的には８個の４−ビットワイドニブル入力（Ｉ０−Ｉ７）及び８個の４−ビットワイドニブル出力（Ｏ０−Ｏ７）を有し、各セルに唯一組み合わされたルーティングタグに含まれた情報に基づいて、入力（Ｉ０−Ｉ７）の何れかで受信したセルを出力（Ｏ０−Ｏ７）の何れかに接続することが出来る。

Description

【発明の詳細な説明】 ATMアーキテクチャ及びスイッチング要素 発明の背景 本発明は、非同期転送モード(ATM)スイッチシステムとして周知の或る種のデ ジタル通信システムに係わり、概して、コンピュータ間通信アーキテクチャに係 わる。更に具体的には、本発明は、 ATMスイッチエレメントのスイッチ網型アー キテクチャに係わる。本発明は、 ATMスイッチエレメントのバス型アーキテクチ ャと混同されるべきではない。本発明は、デジタル化されたデータセルの実時間 ルーティングと交換を必要とするデータ通信システムにおいて有用である。具体 的な応用分野の一つとしては中央電話局でのISDN用データ交換分野が挙げられる 。 デジタル通信分野へ応用されるデータ通信交換機においては高切換え速度と高 処理量とが求められている。この分野での基本的な用途は、外部送信元あるいは 入力元資源と外部出力先あるいは送信先資源との間でデータを交換することであ る。二種類のアーキテクチャが知られている。すなわち、バスアーキテクチャと スイッチ網アーキテクチャとである。バスアーキテクチャは多ポイント−多ポイ ント間接続を提供する。スイッチ網アーキテクチャは単一ポイント−単一ポイン ト間接続を提供する。 スイッチ網アーキテクチャ ATMスイッチシステムにおける構成ブロックはスイ ッチエレメントとして知られる構造である。スイッチエレメントは、任意の入力 ポートを任意の出力ポートに接続するためのクロスポイント列を維持することに よって多数の入力ポートの一つから多数の出力ポートの中の一つ以上へのパケッ ト信号のルー ティングを行う。スイッチエレメントを様々なパターンを成して集合させれば、 一意の経路を介した入力ポート−出力ポート間接続を任意の多数個すなわちＮ× Ｎ個だけ提供できる。 受信ポートは情報をその転送速度程高速には情報を処理できないという問題や トラフィックの優先順位が異なるという問題がある。待合わせ問題を取扱うため の「暴力」法は、スイッチエレメント内の各クロスポイントでデータを相当量に 格納するというものであるが、クロスポイントに蓄積されるデータの量がデータ 記憶容量を上回る場合、データは破棄される。このため、送信先ポートはデータ の再送信を要求せざるをえなくなる。このような解決策は、富士通マイクロエレ クトロニクス社（カリフォルニア州サンホセ）から集積回路として発売されてい る ATM式自己ルーティングスイッチエレメント MB86680型において提案されてい る。この先行例のスイッチエレメント１を図１に示す。このエレメントでは多数 の入力端子Ｉ１〜Ｉｎ（３，４，７）が多数の出力端子Ｏ１〜Ｏｎ（９，11，13 ）をバッファメモリ２，４，６，８，10，12，14，16と18を介してクロスポイン ト31〜39を経由で接続されている。先行例のスイッチエレメント１で用いられた 解決策は、各メモリエレメントがたった一つのクロスポイントに接続されている のでクロスポイントメモリを大いに浪費させることになる。例えば、メモリエレ メント６は入力端子Ｉｎから出力端子Ｏ１へと伝達されるデータを格納してバッ ファに入れるだけである。スイッチエレメント１からのパケットトラフィック次 第で、スイッチエレメント１内のクロスポイント全部の中の多数のクロスポイン トでメモリが必要ではなくなる。一方、高トラフィックのクロスポイントではス イッチエレメント１に設けられるより大きなメモリが必要になる。そして、デー タパケットを廃棄しなければならなくなる。データパケットの廃棄は、送信先の エレメントによるデータパケットの再送信の要求およびそれに続く送信元のエレ メントによるデータパケットの再送信に係わる時間と処理との点からネットワー クの資源を大いに浪費させることになる。 必要とされているのは、切換え動作の速度を低下させることなく高トラフィッ クのクロスポイントでデータパケットの待合わせを行ったりデータパケットをバ ッファに入れたりするために使用可能なメモリを最適に使用するためのアーキテ クチャとスイッチ素子とである。 発明の概要 本発明によれば、スイッチ構造型の ATMスイッチシステムアーキテクチャは、 二種類の異なる構成要素すなわちスイッチ網を構成する複数の ATMスイッチ素子 回路手段とスイッチ網からワークステーションへの物理的な接続毎に設けられた ルーティングテーブル回路手段とで構成される。本発明の特定の実施例において は、これら二つの構成要素は、二つの別個の集積回路パッケージに収容され一つ のメモリプールを共有する。 本発明のルーティングテーブル回路手段は、例えば、 ATMパケットのヘッダで 定義される最高2048個の「仮想チャネル」上で送信元から標準53バイトの ATMパ ケットすなわちセルを受信することの可能な自蔵回路である。標準 ATMセルはデ ータの48バイトと、送信元と送信先とセルの優先順位とを規定するヘッダの５バ イトとで構成される。ルーティングテーブル回路手段は、 ATMパケットのヘッダ 内のアドレス領域を用いて RAM内の目的のアドレスを調べるためのルーティング テーブルを実現させるためのものである。ルーティングテーブルは、セルに６バ イトのルーティングタグを付加し得られ たセルをスイッチ網へと出力させる。ルーティングタグは、セルがスイッチ網を 通るために辿る正にその経路を決定し、セルの優先順位や種類すなわち一つ以上 の出力端子へ送信させるマルチキャストセルかどうかなどのセルに関する他の特 性を指定する。ルーティングテーブルは、待合わせているセルをスイッチ網に乗 せる前に付随のSRAMに格納するという待合わせ機能の制御にも使用される。 本発明によれば、スイッチ網への物理的接続毎に一つのルーティングテーブル が設けられる。ルーティングテーブルは、仮想チャネルのどれかにふくそうを引 起こすような情報を格納するための重大割込み連結リストを保持する。この連結 リストは、ふくそう状態が仮想チャネルのどれか一つに存在するときに、外部ワ ークステーション内の処理装置で使用可能になりその処理装置に警告が発せられ る。 本発明に係わる特定のスイッチ素子回路は、４ビット幅のニブル入力端子８個 と４ビット幅のニブル出力端子８個とを備え、各セルに一意に対応づけられた経 路指定タグの情報に基づいて、その入力端子のどれか一つで受信したセルを出力 端子のどれか一つに伝送できる回路である。本発明に従って構築されたスイッチ 構造基盤アーキテクチャは、Closネットワーク、デルタネットワークあるいは逆 デルタネットワークなどの多数の周知のネットワーク配線構成に従って相互接続 された複数のスイッチ素子回路手段で構成される。 本発明のスイッチ素子回路手段は共通のセルバッファプールを備えている。共 通セルバッファプールは、スイッチ素子への入力全部で共有され出力端子全部に 接続されたメモリである。共通セルバッファプールメモリは、先行例の回路のク ロスポイントメモリと同様の機能を提供するが、一意なデザインのおかげでより 効率のよい柔軟なものとなっている。スイッチ素子は更に入力クロスポイントに 接続された入力制御器と、出力クロスポイントに接続された出力制御器と、多重 優先順位バッファプール制御器(MPBPC)とで構成される。スイッチ素子を通過す るセルは全部、 118個のクロック周期に相当する最初のセル周期の間にセルバッ ファプールに書込まれる。セルは次のセル周期の間にスイッチ素子の出力端子へ 送られるか、あるいは、セルの送信先の出力端子が使用可能でなければ、セルは 、スイッチ素子の出力端子へ伝達されるまえにセル周期数回分の間バッファプー ルに停留する。 MPBPCは、入力制御器からタグを読取りセルバッファプール内へ のセルの格納を指示する。 MPBPCは、出力制御器を介して、いつセルがセルバッ ファプールから読取られ出力Ｉ／Ｏクロスポイントを介して出力回線へと送られ るかを指示する。 MPBPCは、受信チャネルが送信器に追従するのに充分な速度で データを受信できないときに生成される背圧信号を生成したりその背圧信号に応 答したりするための回路を備えている。背圧信号は、まず最初に経路指定表を通 知し次にその表が取付けられたワークステーションを通知して、データ送信を停 止させて受信側に送信データ列に追従する機会を与える。回路に係わる背圧信号 によって、セルを失うことなくスイッチからのデータ処理量を最大化できる「閉 ループ」 ATMシステムで本発明のスイッチ素子を使用することが可能になる。 スイッチ素子には、入力４個の集合毎に１ビット出力４個の集合毎に１ビット が設定される。これらのビットは集合体ビットとして知られている。設定される と、経路指定と先入れ先出し待合わせとのための一つの入力として四つの入力を 取扱うことがスイッチ素子に指示される。スイッチ素子の MPBPCは更に比例帯域 幅待合わせを支援する。これによって、異なる帯域幅に割当てられた仮想チャネ ルは、確実に、他のチャネルに対する割合に従って公平に使用可能 な帯域幅の分担を受ける。 本発明の一つの形態によれば、スイッチ素子と経路指定表とはマルチキャスト 送信を支援する。マルチキャスト送信の際、一つの送信元からのデータは、数個 の送信先すなわちスイッチ構造の出力端子の中の全部ではなくともいくつかで構 成されるマルチキャスト群へ分配される。この応用分野の一つの例は、数個のワ ークステーションがスイッチ構造で接続されていて、音声データと画像データと が各ワークステーションから他のワークステーション各々へ送信されるネットワ ークを介してのビデオ会議である。 本発明の一つの形態によれば、各スイッチ素子は使用可能なセルメモリを保持 する。これによって、所定の優先順位をもつセルの所定の入力端子からの流れを 停止させるために入力毎優先順位毎に背圧指令を入力端子へ発行することによっ てセルの落下を回避している。背圧は、所定の入力端子から入力された所定の優 先順位の現在待ち行列に入っているセルの個数が予め設定された閾値を上回った ときに所定の入力と所定の優先順位とに対して印加される。所定の優先順位に対 する背圧は、使用可能なセルメモリの個数がその優先順位に対応する閾値を下回 ったときに全ての入力に対して印加される。 本発明は、添付の図面に関連づけて次の詳細な説明を参照することで一層深く 理解されるであろう。 図面の簡単な説明 図１は先行例の ATMスイッチ網アーキテクチャの ATMスイッチエレメントのブ ロック図である。 図２は本発明に係わる ATMスイッチ網アーキテクチャのブロック図である。 図３は ATMスイッチ網アーキテクチャにおける本発明に従って構成された ATM ルーティングテーブルとスイッチエレメント回路とを備えたスイッチ網アーキテ クチャの一部の例を示すブロック図である。 図４は本発明に係わる外部SRAMを備えた ATMスイッチエレメント回路のブロッ ク図である。 図５は本発明に係わるセルバッファプールを備えた ATMスイッチエレメント回 路のブロック図である。 図６は本発明に係わるバッファポインタを制御するための連結リストに結合さ れたアドレスマルチプレクサを示すブロック図である。 図７は本発明に係わる背圧制御器のブロック図である。 図８Ａと８Ｂは背圧制御器を備えたスイッチエレメント回路構成のブロック図 である。 図９は集合体ビット制御器のブロック図である。 図10は一つのサービス順位期間用のサービス順位表である。 図11は先行例の送信元セル二重マルチキャスト法を示すブロック図である。 図12は先行例に係わるセル中央二重マルチキャスト法を示すブロック図である 。 図13は先行例に係わるスイッチ中央二重マルチキャスト法を示すブロック図で ある。 図14は先行例に係わるトリー基盤二重マルチキャスト法を示すブロック図であ る。 図15は本発明の特定の実施例に係わるトリー基盤二重マルチキャスト法を示す ブロック図である。 図16は本発明に係わるルーティングテーブルにおける VPCセル計 数値毎に行われる優先順位毎の待合わせを示す表である。 図17は本発明に係わる待合わせセルのVC計数値毎に示された表である。 特定の実施例の説明スイッチ網 図２は、本発明に係わる ATMスイッチ網アーキテクチャ20のブロック図である 。図中40は４×５列のスイッチエレメント回路ブロック（SE）である。各スイッ チエレメント40は４ビット幅の入力線８本と４ビット幅の出力線８本とを収容す る。スイッチ網20は、従って、スイッチ網20の左側に図示された４ビット幅の入 力線を合計32本収容する。運用中のスイッチでは、これら32本の４ビット幅入力 線の各々が別個のルーティングテーブル回路に接続されていて、各ルーティング テーブル回路がワークステーションか別のデジタル装置に接続されている。スイ ッチ網は図の右側に示された４ビット幅の出力線32本を収容する。出力線は各々 が別々の異なるルーティングテーブル回路に接続され、ルーティングテーブル回 路は各々がワークステーションに接続されている。このように、図２に示された スイッチ網は、最高32個のワークステーションと物理的に接続され、32個のワー クステーションのどれか一つからその中の別の一つあるいは別の32個のワークス テーションの中の一つへとデータを伝送する。 スイッチエレメント40間の相互接続は、スイッチ網の入力線の中のどれか一つ に入力するデータが合計４段のスイッチエレメントを通過した後にスイッチ網の 出力線の中のどれか一つへルーティングされるように成されていることが分かる 。図２に示すスイッチ網アーキテクチャ20は逆デルタネットワークアーキテクチ ャとして知ら れる。本発明のスイッチエレメント回路はClosネットワークやデルタネットワー クなどの別の周知のネットワークの配線構成にも用いることができる。また、ス イッチ列を拡大して任意の本数の入力線と任意の本数の出力線とを設けるように してもよい。（図２には示されていないが、構成バスが各スイッチエレメントに 接続される。この構成バスはスイッチエレメント内のメモリに多数のスイッチパ ラメータを設定するためにスイッチシステムの構成処理装置によって使用される 。） 図３はスイッチ網の４個のスイッチエレメント40で構成される部分を示す。ス イッチエレメントの一つは、図示のように、８個のルーティングテーブル30を介 して多数のワークステーション50とサーバコンピュータ52とに相互接続されてい る。図示のように、本発明の典型的応用分野においては、スイッチ網への各入力 はルーティングテーブル30に接続される。ルーティングテーブル回路30は、普通 、スイッチ網を介して音声データとビデオデータとデジタルデータとを送受信す るためのある種のデジタルワークステーション50に接続される。 図３には、本発明の一つの特定の実施例に係わるスイッチエレメントに接続さ れた集合体入力端子も図示されている。集合接続の場合、スイッチ網の入力線の 中の４本が一まとめにされてサーバコンピュータ52などの高速データ装置へデー タを送受信するための一つの入力線として作用する。本発明に係わる集合体入力 機構によって、同一のスイッチエレメントとスイッチ網とが２種類の速度のパケ ットデータを取扱うことができる。ここで、第一の速度は１本の入力線の速度で あり、第二の速度は４倍の速度すなわち集合体入力線の速度である。ルーティングテーブル 図４は本発明に係わるルーティングテーブル回路42のブロック図である。ルー ティングテーブル回路42は、SRAM90などの外部メモリと供に用いられる組合せ記 憶制御装置であり、スイッチ網へデータを送りスイッチ網からバックプレッシャ 信号を受信するための受信キュー制御器80と、マルチキャストヘッダ変換回路84 で処理されたデータをスイッチ網から受信し背圧をスイッチ網へ印加するための 送信バッファ制御器82とから成る。送信バッファ制御器82は更にスイッチ網から 受信したセルを格納するための小さなバッファメモリ86を備えている。接続テー ブル制御器88と呼ばれる更なる制御器は、ワークステーションインターフェイス からヘッダ情報を読取るためのものでありヘッダ情報を使って適宜のスイッチタ グをスイッチ網を送信される前のセルに付加する。制御器88は、スイッチタグに 関する情報を格納してデータを外部SRAM90に一時的に格納する。更に、割込みプ ロセッサ92とプロセッサインターフェイス94とが設けられている。これらの装置 はワークステーションへ制御信号を送信するためのものである。オプションで、 制御セルを出力データ列に挿入するための OAM／BECNセル送信回路96が設けられ る。 ルーティングテーブル回路42は、どの場合も、入力として８ビット幅のデータ セグメント一つをワークステーションから接続線を介して受信すると作動し、８ ビット幅のワークステーション出力を出力する。ルーティングテーブル回路は、 スイッチ網への４ビット出力端子一つを備え４ビット入力をスイッチ網から受信 する。スイッチエレメント 図５は本発明に係わるスイッチエレメント回路40の構造のブロック図である。 スイッチエレメント回路40は、スイッチエレメントを介して送信されるセルを格 納し待合わさせるための非常に小さなセルバッファプールメモリ 100と、セルバ ッファプール内の任意のセ ルメモリに任意の入力線を接続させるための入力Ｉ／Ｏクロスポイントブロック 110と、セルバッファプール内の任意のセルメモリに任意の出力線を接続させる ための出力Ｉ／Ｏクロスポイントブロック 120と、セルメモリへの入力バス上の データ流を制御するための入力バス制御器 130と、セルメモリから出力線へのデ ータ流を制御するための出力バス制御器 140と、クロスポイントブロックによっ て規定される接続線へのセルメモリの割当てを制御するためのマルチプライオリ ティバッファプール制御器（MPBPC）150とで構成される。スイッチエレメント回 路40は制御器150へ構成データを供給するための構成バス41に接続されている。 スイッチエレメント40は、８個の入力インターフェイスＩ０〜Ｉ７と８個の出 力インターフェイスＯ０〜Ｏ７とを備えている。８個の入力インターフェイスと ８個の出力インターフェイスとは各々が、現在のATM OC-3規格でのデジタル通信 をサポートするのに充分な周波数例えば最高 50MHzで動作することができる４ビ ットすなわちニブル幅のインターフェイスである。各入力インターフェイスは、 先に概要を述べたように、スイッチ網内の別のスイッチエレメントあるいはルー ティングテーブルからセルを受信する。 ATMデータセルは 118の４ビットニブル として転送される。これによって、標準の53バイトの ATMセルは６バイトのオー バーヘッドと供に転送される。セル開始信号は 118回のクロック周期毎にハイレ ベルになってセルの開始を示す。 セルバッファプール 100はランダムアクセスメモリ内の一つのプールである。 プールには32個の別個のセルメモリがあり、各セルメモリは 118ニブルから成る セル全体を格納することができる。32個のメモリは、入力バス制御器 130によっ て制御される入力クロスポイントブロック 110によって８個の入力インターフェ イスのどれか 一つに接続される。クロスポイントブロック 110は、セルメモリのどれかに入力 バスを接続するための複数のマルチプレクサ 112を収容する。マルチプレクサ 1 12は、６ビット幅の接続制御バス線 132上に送信された入力バス制御器 130から の信号によって制御される。 セルメモリのどれかが出力クロスポイントブロック 120を介して出力線のどれ かに接続される。出力クロスポイントブロック 120は出力接続制御バス線 142を 介して出力バス制御器 140によって制御される。 MPBPC150は、セルバッファプールメモリに関するキュー割当て情報を格納する ための連結リストRAM152と、比例帯域幅キューのサービス順位を制御するための サービス順位表 154と、マルチキャストセル送信に関する情報を格納するための マルチキャスト群ビット用のメモリ 156と、スイッチエレメントのバックプレッ シャ線８本上にマルチプライオリティバックプレッシャを印加するためのバック プレッシャ制御回路 158とを備えている。連結リスト 図５において、MPBPC150は、合計40個まで可能な仮想キューについて５本の出 力線各々に対してセルメモリ内の次のエントリを指し示すポインタのリストによ って５個の先入れ先出し（FIFO）キューを実現するために連結リストRAM152を使 用する。図６は、連結リストRAM152とリストRAM152において定められセルメモリ 32個に対して定義された40個のキューに関する先頭レジスタセット 153と末尾レ ジスタセット 155とを示す。40個のキュー各々に対するバッファポインタは、先 頭レジスタセット 153と末尾レジスタセット 155とに格納された40個のキューの 一つに対するキュー先頭アドレスとキュー末尾アドレスとで構成される。先頭ポ インタと末尾ポインタとは 40個のキューの一つ一つに対応づけて保持される。40個のキューは最高32個まで のエントリの連結リストを共有する。各エントリはセルバッファプール 100内の 32個のセルメモリの一つを特定できる。連結リストは、従って、どのセルメモリ が先入れ先出し順序における各キューの部分を成しているかを特定する。セルは 、先頭レジスタセット 155に対してＱ取出しポインタ値を生成し末尾レジスタセ ット 155に対してＩ登録ポインタ値を生成するキューサービス手続きに従って、 適宜のキューの末尾に登録されそのキューの先頭から取出される。 MUX157は、 その手続きがセルのキューへの登録を要求するかキューからの取出しを要求する かによってレジスタセットを切換える。入力バッファポインタは、入力セルが現 在格納されている位置を特定する。また、出力ポインタはセルが送られる位置を 指定する。 出力線１本に対するキューには５つの異なるプライオリティが割当てられる。 キューの中の三つは、プライオリティが等しいキューが５／８，２／８（１／４ ）あるいは１／８の帯域幅が割当てられるた比例帯域幅キューである。残りの二 つのキューのうちの一方は、音声データなどの非常に時間依存性のあるデータの ために用いられる高プライオリティキューである。他方は、ビデオ会議の際など 一つの送信ワークステーションから一つ以上の受信ワークステーションへ送られ るデータのために用いられるマルチキャストキューである。 MPBPC150によって定義される仮想キューは40個だけれど、使用可能なセルバッ ファプールメモリは32個だけなので最高32個のキューだけが一度に活動状態にな ることが分かる。実際には、32個以内の個数のキューが一度に活動状態になる。 これは、常にいくつかのキューが一つ以上のセルメモリを使用するからである。 マルチプライオリティバッファプール制御器（MPBPC）150は次に述べるように スイッチエレメント40の全機能を制御する。セル周期毎に、 118ニブル長のセル が８本の入力線のうちのどれかあるいは全部で受信される。セル周期の開始前に 、制御器 150は、入力制御器 130にビットを設定することによってどの入力線が 入力クロスポイントブロック 110を介してどのセルメモリに接続されるかを特定 する。各入力線からの 118ニブルの中の最初の12ニブルは、入力バス制御器 130 によって読取られマルチプライオリティバッファプール制御器150へ送信される 。一方、 ATMセルは指定されたセルメモリに格納される。これらのタグから、MP BPC150は、入力インターフェイスの中の一つに接続された８個のセルメモリ各々 に格納されたセルのプライオリティと送信先とを判断する。MPBPC150は次に連結 リストを更新することによって適宜の待ち行列へセルメモリを付加する。そして 、MPBPC150は、セルが向かう出力インターフェイスの中のどれが次のクロック周 期の間にセルを受信できるかを判断する。或る出力インターフェイスは、１本以 上の入力線上のセルが単一の出力インターフェイスへ向かっている時あるいは出 力インターフェイスがMPBPC150へバックプレッシャを印加した時に１周期の間に それに向かっているデータの全部を受信することができないかもしれない。MPBP C150は、セルバッファプール 100内で一時的に使用不可能になる出力線に対して 接続を待合わせるためのキューを確立することによって、出力インターフェイス がセルを受信するためには使用不可能になるという問題に対処する。セルは、出 力インターフェイスがセルを出力するために使用可能になるまでセル周期のいく つかの回数分の間先入れ先出し（FIFO）方式でキューに格納される。MPBPC150は 、どのセルが次のクロック周期の間に送信先の出力インターフェイスへ送信でき るか、及びどのセルがセルバッファプー ル 100内のキューに格納されるかを決定したら、出力バス制御器 140へ制御信号 を送ることによってセルバッファプール内のセルメモリからデータを受信するよ うに出力インターフェイスへ指示する。また、入力バス制御器 130へ入力制御信 号を送ることによって使用可能なセルメモリヘ入力インターフェイスを差向ける 。バックプレッシャ制御 セルメモリを介して入力ラインから出力ラインへパケットを伝送する際にスイ ッチエレメント40に起こるおそれがある問題の１つは入力インターフェースで新 しいセルを受信できるクロックサイクルに先立って待合わせするためのセルメモ リが足りないという事態である。セルを受信するのに利用できるセルメモリが存 在しない時にスイッチエレメントとの入力インターフェースにおいてセルが受信 されると、セルがドロップされ、データを再送信しなければならない。 本発明の１つの特徴として、各スイッチエレメント 150は入力ごと及びプライ オリティごとに各入力インターフェースへの接続ラインにバックプレッシャ信号 を発して所与の入力へ所与のプライオリティを有するセルの流れを停止させるこ とによってセルのドロップを回避する。所与の入力によって供給される所与のプ ライオリティを有する待機中のセルの数が所定の限界値を超えると所与の入力及 び所与のプライオリティに関してバックプレッシャが行使される。利用可能なセ ルメモリの総数が所与のプライオリティと関連する限界値以下になった場合にも この所与プライオリティに関してバックプレッシャが行使される。 共用バッファプールを利用することにより、本発明のスイッチエレメントは利 用可能なメモリが使い果たされたために起こるセルの廃棄を実質的に回避する。 多くの ATMの適用分野ではまれに起こる セルドロップでも有害である。即ち、１個のセルがドロップしても多数のセルを 再送信する必要を生じ、ネットワークの能率を著しく低下させる。スイッチ網を 通過するセルのトラヒックが過剰になった場合にはスイッチエレメントにおいて ではなくルーチングテーブルにおいてセルドロップが起こることが好ましい。即 ち、セルをドロップさせる際にルーチングテーブルはスイッチエレメントにはな い巧妙な輻輳管理戦略を用いるからである。（この巧妙な輻輳管理戦略の１つが 標準的な ATMアダプテーションレイヤ５（AAL5）の早期フレーム廃棄技術であり 、AAL5はフレームをセルに分割する技術である。） 図７はバックプレッシャ機能を行うためバックプレッシャコントローラ 150内 に設けられたエレメントの簡略図である。バックプレッシャコントローラ150は 時分割多重化器402、ステートマシーン 404、時分割多重分離器 406、キューサ ービスコントローラ 408、インデックスメモリ 410、可変遅延回路 412、及び可 変遅延レジスタ 414を含む。バックプレッシャ信号は後述する基準に基づきステ ートマシーン 404が発生させる。他のスイッチエレメントまたはルーチングテー ブルからのバックプレッシャ信号は出力すべきセルを選択するキューサービスコ ントローラ 408によって受信される。 所与の入力によって供給される所与プライオリティの待機セルの数が所定の限 界値を超えると、所与入力及び所与プライオリティに関してバックプレッシャが 行使される。マルチキャストのキューは別として、キューは入力によってではな く出力によって編成されるということに問題がある。入力及びプライオリティご とに待機セルのカウントを維持するため、バックプレッシャコントローラ 158内 に各セル記憶場所ごとに記憶されているセルの発信元を識別するエントリを有す るインデックスメモリ 410が維持される。新しいセルが キューに登録されると、インデックスメモリ 410が更新され、ステートマシーン 404の内部にあってセルの発信元及びプライオリティと関連するカウンタが増分 される。セルがキューから外れて出力されると、このセルのインデックスエント リが読取られてその発信元が識別され、該当のカウンタが減分される。所与の入 力及びプライオリティに関してバックプレッシャが必要かどうかを決定するため 、この入力及びプライオリティに対応するカウンタを所定の限界値と比較する。 所定の限界値はどの入力及びプライオリティに対しても同じである。即ち、セ ル記憶場所の不釣合なシェアを占有することにより他の入力からの入りトラフィ ックを阻止する入力が１つもないようにバックプレッシャがすべての入力に割当 てられる。集合入力の場合、個々の入力ではなくグループとしての集合入力のプ ライオリティごとにカウンタが維持される。 セルメモリの利用がプライオリティ間で適切に割当てられるようにするため、 ステートマシーン 404内に空セルメモリのカウンタを維持し、各プライオリティ に関して記憶されている限界値と比較する。空セルメモリの数が所与のプライオ リティと関連する限界値以下になると、入力ごとにこのプライオリティに対して バックプレッシャが行使される。より高いプライオリティはより低い限界値は有 しているから、利用可能セルメモリのカウントが減少するに従って高プライオリ ティのトラフィックは最後に阻止される。さらにまた、限界値は高プライオリテ ィのトラフィックが低プライオリティのトラフィックよりも精密なプライオリテ ィを有するように設定されるのが普通である。 本発明の１実施例では種々のプライオリティに関するバックプレッシャ信号は 各入力に単一のバックプレッシャ信号が与えられるよ うに時分割多重化器 402によって時分割多重化される。受信されたバックプレッ シャ信号は時分割多重分離器 406によって多重分離される。この時点で各プライ オリティは時分割多重化バックプレッシャ信号内のそれぞれ異なるタイムスロッ トに対応する。 スイッチエレメント及び関連の入力デバイス（スイッチエレメントまたはルー チングテーブル）は同一プリント回路板に設けてもよいし別々のプリント回路板 に設けてもよい。デバイスを同じプリント回路板に設けた場合には中間データラ インまたはバックプレッシャラインに遅延は不要であるが、別々のプリント回路 板に設けた場合には中間ラインをＤフリップフロップによってリタイミングすれ ばよい。図８Ａ及び図８Ｂはこの２通りの態様の簡略図である。１組のリタイミ ングバッファ51−54はカード間遅延を補償する。遅延を補償するため、本発明の １実施例としてのスイッチエレメント40はバックプレッシャラインに可変遅延を 設定する内部手段を具備する。図７はバックプレッシャラインの１つに挿入され る可変遅延回路 412を示す。可変遅延はスイッチ素子内の可変遅延レジスタ 414 に書込むことによって選択される。集合ビット 図９に示すように、スイッチエレメント40は、２つの集合入力ビットagg-in（ 0）151及びagg-in（1）153と２つの集合出力ビット agg-out（0）155及び agg-o ut（1）157を含み、（図示しない）構成コントローラによって入力グループＩ０ 〜Ｉ３、入力グループＩ４〜Ｉ７、出力グループＯ０〜Ｏ３、または出力グルー プＯ４〜Ｏ７を集合させることができるように設定することができる。再び図３ を参照して説明すると、１つのスイッチエレメント入力による速度よりも高い速 度、例えば従来の OC-12 ATMインターフェースによって得られる速度よりも高い 速度、例えば 622Mbpsでスイッチ網を介 してデータを伝送するにはある種のディジタルデバイス、例えばサーバコンピュ ータ52のような他のスイッチシステムが必要になる。図９は信号agg-in（0）及 びagg-in（1）及び agg-out（0）及びagg-out（1）が設定された場合のスイッチ エレメント40の入力及び出力のグループ化を示す。スイッチエレメント40は４本 の入力ラインが一度に４つのセルを受信し、FIFO順序を保持する単一入力として 構成されていることをスイッチエレメントに知らせる２つの入力ラインビット及 び２つの出力ラインビットを有する。入力ビットagg-in（0）及びagg-in（1）は 構成バスを介してマルチプライオリティバッファプール制御器 150で設定される 。 ビットagg-in（0）が設定されると、入力０〜３は１本のセル流であるかのよ うに扱われる。これにより入力は１本の入力ラインで達成される速度の４倍の有 効速度、例えば 622Mbpsでデータを扱うことができる。従って、スイッチエレメ ント40はその入力において種々のデータ速度をサポートすることができる。 入力ラインを集合させる際の重要な問題は同時に到来するセル間のFIFO順序を 維持することである。入力が集合していなければ各入力からのセルが別々にキュ ーに入る。入力が集合すると、セルはあたかも単一入力から来るようにキューに 入り、入力０で受信されるセルが単一集合体FIFO行列の先頭に、入力１で受信さ れるセルが単−FIFO待ち行列の２番目に、というように順序付けされる。MPBPC1 50はラウンドロビン法を使ってマルチキャストセルをキューに登録することによ って公平性を高めるので、集合ビットがなければFIFO順序が犯される可能性があ る。 本発明にとって重要な第２の問題は集合出力に向けられるセルが空き具合によ っては集合出力のうちのいずれか１つの出力からはみ出される可能性があるとい うことである。集合ビットが設定される と、集合出力に向けられるセルはいずれか１つの出力へのキューから外される。 MPBPC150はまた、集合入力における前段からの出力に対していかにバックプレッ シャを行使するかを決定するために集合ビットを利用する。所与の入力からのセ ルが過剰に待機している場合、バックプレッシャが行使される。 有効速度を 155Mbpsから 622Mpbsへ加速するために入力を集合させると、MPBP C150は個々の入力からではなく集合入力中のいずれかの入力から来るセルのカウ ントを測定する。個々の入力ではなく集合入力を構成するすべての入力に対して バックプレッシャ信号が印加される。具体的には、集合させる際にスイッチ網の 第１段（図２）において、実際に高速入力と接続しているすべての入力に関して agg-in値が設定される。agg-in値が設定された入力のすべての宛先に関して agg -outが設定される。次の段において、先行段において agg-outを設定されたリン クに関してagg-inが設定される。agg-inが設定された入力のすべての宛先に関し て agg-outが設定される。最終段において、先行段において agg-outを設定され たリンクに関してagg-inが設定される。実際に 622Mbps出力ポートと接続してい るリンクに関して agg-outが設定される。 比例帯域幅キュー（PROPORTIONAL BANDWIDTH QUEUSES） スイッチエレメント40及びルーティングテーブル回路30は比例帯域幅キューを サポートすることもできる。比例帯域幅キューは、帯域幅の非常に異なるソース からのデータトラフィックが中間リンク上に共存しているときに起こる問題を解 決する。本発明による特定の一実施例では、例えば同等のプライオリティを有し 、利用可能な帯域幅の内１／８，１／４、及び５／８の帯域幅を有する３つのキ ューをサポートすることができる。MPBPC150は異なる帯域幅を持つ接続間の公平 性を高めるサービス順序テーブル154(図10)を維持し ている。割り当てられた比例部分はサービス順序テーブル 154を外部から変える ことによって調整することができる。 比例帯域幅キューは、出力キューの各々に対するキューサービス順序を特定す るキューを外す過程(dequeuing process)のためのサービス順序テーブル 154を 持つことによって、MPBPC150により実現される。各段階に於けるスケジュールは 、待ち行列化を最小にする１セル周期だけ遅らされ、従ってセルメモリは、与え られた待ち行列からセルが到着したと思われる直後に、その待ち行列からそのセ ルを外すことを要求される。MPBPC150は異なる帯域幅キュー間の可能な競合の全 てが予測通りになること確かめなければならない。例えば、１／８と１／４の待 ち行列のセルだけが到着した場合、１／８キューは出力チャンネル上で利用可能 な帯域幅の１／３を得、１／４待ち行列は帯域幅の２／３を得ることになる。同 様の結果は可能なＸ通りの競合全てに当てはまる。これらの問題はMPBPC150に記 憶されているサービス順序テーブル 154を注意深く設計することによって解決し た。このテーブル 154は可能な競合への各参入者に概ね適当な帯域幅を与える一 方、キューを外す順序を決めるためにMPBPC150がしなければならないオーバーヘ ッド処理を軽減している。更に、MPBPC150は、競合に於ける公正さを高めるため 、ある種のスイッチングシステムを使って瞬間−瞬間の調整を行い、処理の進行 中にサービス順序テーブル154を更新することができる。 更に詳しい説明として図10は、１以上の比例帯域幅キューが一つの与えられた 出力に対して登録された時に、セルバッファプール(sell buffer pool)100から のキュー取り出しを決めるための、MPBPC150に記憶されたサービス順序テーブル 154を示している。MPBPC150は、比例帯域幅キューを扱う優先順位を決めるため の８個のセル伝送サイクルのサービス順序間隔を定める。これらのサイクルは図 10に図示の０から７を付番した８個のカラムによって示されている。与えられた サイクルがどれであっても、そのサイクルの間、MPBPC150は与えられた出力に対 して、どのキューがその出力にデータを伝送したがっているかを調べる。与えら れたどのサイクルにも、帯域幅キューがサービスを受ける優先順位をリストした キューサービス順序があることが判るだろう。どのサイクルの間も、唯一つのキ ューだけがサービスを受け、そのキューはそのサイクル間、サービス順序テーブ ルにリストされた第１から第３までの優先順位の内の最高優先順位を持つ待ち行 列である。例えば、セルサイクル４の間の優先順位リストは３，４、及び２であ る。もし、サイクル４の間に、２つの比例帯域幅キューのセルが伝送される状態 にあれば、高い優先順位の帯域幅を持つ待ち行列のセルが伝送される。次のクロ ックサイクル、即ちサイクル５の間、もしそれら両方のキューが伝送を望めば、 キューサービス順序テーブルは、次の帯域幅キューがそのセルサイクルの間、よ り高い優先順位を持っていることを示しているから、その帯域幅待ち行列が伝送 される。 マルチキャスト 本発明を用いることによってサポートすることができるデータ伝送の一用法と して、マルチキャストがある。マルチキャストの間、一つの発信元からのデータ は幾つかの宛先、即ちマルチキャストグループに配布される。この場合、このグ ループは可能なスイッチ網出力の幾つかによって構成され、必ずしも可能なもの 全てから構成されている必要はない。斯うした応用例としては、幾つかのワーク ステーションをスイッチ網で接続し、音声及び画像データを各ワークステーショ ンから他のワークステーションの各々に伝送するネットワークを使って行うビデ オ会議がある。 一般に、マルチキャストは種々の方法によってサポートすること ができる。ソースにおけるセル複製はマルチキャストサポート問題に対する簡単 ではあるが、暴力的な解決法である。図11は従来技術において知られているソー スにおけるセル複製による解決法60を示す簡略図である。ソースにおけるセル複 製においては、データセルのソース62は各宛先にデータを伝送するための各セル のコピーを作る。しかし、この解決法には幾多の重要な不利な面がある。複製作 業はソース60に厳しい負担を負わせるだけではなく、スイッチエレメント40に接 続されるマルチキャストグループの宛先64，66，68の数を制限する。その結果、 マルチキャストをサポートするネットワークのマルチキャストグループのサイズ が途轍もなく（例えば、ネットワークの接続サイズの半数にまで）制限される。 その上、高価な帯域幅は浪費される。例えば、１以上の宛先が同じ遠隔の地にあ る場合、余分な情報コピーが全距離にわたって伝送されるから、システムトラヒ ックに不必要に寄与することになる。 中間スイッチにおけるセル複製70はマルチキャストをサポートするもう一つの 解決法である。中間スイッチにおける複製70の簡略図を図12に示す。典型的な中 間スイッチにおける複製70による解決法によれば、スイッチングシステムの或る 地点にモジュール72が設けられ、このモジュールはマルチキャストグループ内の 宛先64，66，68へのデータ配布が必要になると、ソース74から伝送されるセルを 複写する。この解決法は、ソースセルデュープリケイションシステム60の不利な 面をすべて備えてはいないが、システムの残りの部分を介してセルの複製を伝送 するのに、依然として帯域幅を不必要に消費する。 マルチキャストをサポートするのに、本発明によって実施可能な最適解決法は 、トリー型（tree-based）セル複製と称する方法である。この本発明によるトリ ー型セル複製システム76の簡略図を図13 に示す。このトリー型セルデュープリケイションシステムによれば、伝送される セルは宛先64，66，68への分岐点77，79に到達したとき、ここでシリアルリダイ レクタ78として示されているスイッチエレメント40内のセルの複写によって複製 される。斯うして、これまでに述べたきた解決法が直面した帯域幅の不必要な消 費は回避される。しかし、この解決法が抱える厄介な問題の一つは、マルチキャ ストセルの全ての宛先64，66，68へは、同じアドレスを持つセルによっては到達 し得ないことである。 本発明は上記スイッチエレメント40を特別に具体化したものを使用するトリー 型セル複製システム76を実現するものである。以下、この解決法について図14を 参照して述べる。各伝送されるセルのルーティングタグの８ビットフィールドは そのセルに関するマルチキャストグループと呼ばれるものを決定する。上述のよ うに、ルーチンタグ、即ちマルチキャストグループのビットレジスタ81の内容に 基づいて、ルーティングテーブル回路によってセルのフロント部に置かれている 12ニブルのフィールドは、スイッチ網を通るセルのパスを示す。マルチキャスト グループはセルが伝送されるネットワークの宛先のグループによって構成されて いる。各スイッチエレメントに対してマルチキャストグループフィールドは、情 報を所望の宛先に届けるために、どのスイッチエレメントの出力が、どの受信セ ルに入力されるべきかを決定する。 本発明によるスイッチエレメントは、 RAMにマルチキャストグループビット配 列を記憶している。このビット配列はマルチキャストグループの各々に対応する ８ビットのワードを含んでいる。各ワードの各ビットは一つのスイッチエレメン トの出力を表す。スイッチエレメントのマルチキャストキューが選択され、そこ にデータセル（ルーティングタグの１ニブルのフィールドによって決まる）が置 かれると、このセルのマルチキャストグループフィールドは、マルチキャストグ ループビット配列へのインデックスとして用いられて、この配列中の特定のワー ドを指定する。選択されたワードにセットされているビットは、マルチキャスト 待ち行列のセルが置かれるスイッチエレメントの出力に対応する。 マルチキャストコンプリション（MULTICAST COMPLETION） マルチキャスト伝送で出会う問題の一つは、与えられたセルを所望の出力全て に、かつ同時に置くことが、しばしば不可能になることである。これはマルチキ ャストコンプリションの問題と言われている。斯うした状態は、例えば高い優先 順位の待ち行列からのセルが、選択した出力に既に置かれているような時に発生 する。また、斯うした状態は、後段のスイッチエレメントが選択した出力に対し てバックプレッシャを加えており、その出力からのセル伝送を阻止しているとき に起こる。ある種のオープンループスイッチングシステムは、輻輳によってセル バッファにオーバーフローが発生している場合には、セルをドロップさせている 。しかし、例えば、斯うしたことがビデオ情報の伝送時に起こったとしたら、そ うした情報ドロップによるペナルティーはかなり高いものになる。たった一つの セルの喪失によってビデオフレーム全体がその価値を失うかも知れない。また、 システムプロトコルがフレーム全体、又は一連のフレームを再度要求する場合に も、その他のペナルティー問題が起こってくる。 本発明によるスイッチエレメント40は、マルチキャストキューのセルを置いた スイッチエレメントの出力記録を保存することによって、この問題を解決してい る。図15に於いて、スイッチエレメント40のマルチキャストキュー制御装置 156 は、セルが実際に置かれた各出力に対して、マルチキャストキューコンプリショ ンレジスタ83 にビットを設定する。マルチキャストキューに於ける ATMセルは、コンプリショ ンレジスタ83のビットが、マルチキャストグループビットレジスタ81に記録され ているマルチキャストグループビット配列から選択されたワードのビットに整合 したときにだけ待ち行列から外される。マルチキャストグループビットワードに 指示されると、マルチキャストキューのセルＭ85は出力（２），（３），（５） 89，91，93に置かれるはずである。しかし、より高い優先順位の待ち行列のセル Ｈ87が既に出力（３）93に置かれているため、セルＭ85はその出力93に直ちに置 かれるのを阻止される。このことは、コンプリションレジスタ83のビット番号３ （出力（３）93に対応）が依然としてセットされていない事実による結果である 。最終的にセルＭ85が出力（３）93に置かれると、このビット３はセットされる 。その時、コンプリションレジスタ83のワードはマルチキャストグループビット 配列81からのワードと整合し、セルＭ85がキューから外される。 接続カウント毎に行う優先順位毎の待ち行列化（PER PRIORITY QUEUING WITH PER CONNECTION COUNTS） 上述のように、本発明によるルーティングテーブル回路30は、ソースからセル を受信し、その RAMから目的のアドレスを調べ、セルに適当なルーティングタグ を加え、そしてスイッチエレメントを介してスイッチ網にセルを出力する。また 、ルーティングテーブル回路30は、スイッチ網にセルを置く前に、付属のSRAMに 待ち行列化されたセルを記録する待ち行列化機能を果たす。各ソースのルーティ ングテーブル回路30は、優先順位を基準にしてセルを列ばせるが、与えられた時 間に各接続から幾つかのセルが列んだかをトラックに保存する。厳密な接続待ち 行列化抑制とは違って、伝送スケジュールを必要としない。 図16はルーティングテーブルが、入来するセルを列べる仕方を示す表である。 この図示の例では、優先順位０，２、及び５を持つセルがルーティングテーブル によって列べられている。各優先順位の中で異なる接続からセルが列べられてい る。接続毎の列べられたセルのカウントは、各 VPCに対する列べられたセルの数 は図17に図示すように維持される。ルーティングテーブルは接続カウントを用い て、特定のデータセルソースに対してバックプレッシャ信号を送る等の閉ループ 機能を果たす。従って、本発明によれば、優先順位毎の待ち行列化を簡素にする ことが出来ると同時に、接続毎の待ち行列デップスを維持するから、輻輳管理技 術を用いることが可能になる。 マークを付けた中断連結リスト（MARKED INTERRUPT LINKED LIST） 仮想チャンネルが輻輳を経験していることを外部プロセッサが警告するのはル ーティングテーブルの機能の一つである。これを行う一つの方法は輻輳状態に遭 遇する度毎に割込信号を発することである。しかし、データセルが輻輳チャンネ ルにキュー登録される度に割込信号を発するのは望ましくないし、特にプロセッ サがそのチャンネルに関して既に輻輳を知らされている場合、そうした信号を発 するのは望ましくない。また、プロセッサが輻輳割込信号に応答する前に、１以 上のチャンネルが輻輳を経験しているかも知れない。それ故、プロッセサが輻輳 を経験しているチャンネルに対してアクションがとれる状態になったとき、プロ セッサが輻輳を経験しているチャンネル全てに適当なアクションをとれるように 、それらチャンネルのトラックを維持しておくことが必要である。輻輳チャンネ ルのトラックを維持する一つの方法は、各チャンネルへのビットの割当、及び輻 輳を経験しているチャンネルに対応するビットの設定 を含んでいる。プロッセッサは全てのチャンネルに対するビットを調べて、どの チャンネルが輻輳しているかを決定する。しかし、本発明によって可能となるチ ャンネルの数から見て、斯うした解決法は遅くて好ましくなく、プロセッサによ る貴重な処理時間を消費することにもなる。 それ故、本発明による特定の実施例では、ルーティングテーブルが現在輻輳し ているチャンネルの連結リストを維持するようにしている。また、このリストの 各チャンネルにはマークを付けている（即ち、”輻輳”ビットがセットされてい る）から、それらのチャンネルに対して更にデータセルを列べても、割込信号の 発生は起こらない。データセルが特定のチャンネルにキュー登録されると、その 時のそのチャンネルに対するキューの深さは、形成されている輻輳キューの深さ と比較される。もしその時のキューの深さの方がより深く、そしてチャンネルに はマークがなければ、ルーティングテーブルは割込信号を発生させ、チャンネル にマークを付けて、連結リストの最後にそれを加える。もし、チャンネルにマー クが付けられていれば、何も起こらない。 プロセッサが割込信号に応答することが可能な時、プロセッサは先ず初めに、 連結リストの第１仮想チャンネルを表すアドレスを指定する割込信号のヘッドポ インタを見る。次いで、プロセッサはそのチャンネルから、輻輳を経験している 次のチャンネルのアドレスを読み取る。プロセッサはこの輻輳を経験しているチ ャンネルのアドレス読み取り動作を、連結リストの最後まで続ける。次いで、プ ロセッサはリストのチャンネルの各々に対して適切なアクションを取って輻輳を 解消する。そうしたアクションには、例えば適当なフィードバックメッセージを 送るとか、又は割込の原因となるキューの深さを変えると言ったアクションが含 まれる。 輻輳解除閾値は輻輳閾値を部分定数（即ち、0.75）倍して決定する。一つのセ ルがキューから外され、そしてその時のキューの深さが輻輳解除閾値以下に下が る時には何時でも、第２割込信号が発生され、そして輻輳がクリヤーされる。 中断に対するグローバルな“enable”は、システムプロセッサに輻輳チャンネ ルの連結リストを自動的に読ませる。もし、中断が不能（disabled）の間にチャ ンネルが輻輳した場合、一旦中断を“re-enabled”とし、もしチャンネルが依然 輻輳していれば、そのチャンネルにキュー登録される次のセルは割込を起こす。 これまで、特定の実施例を参照して本発明を説明してきた。この説明を見れば 、その他の実施例は通常の当業者にとって明らかとなろう。それ故、添付請求の 範囲に記載の物を除いて、本発明は既述の実施例によって限定されるものではな い。

Claims (1)

1. 【特許請求の範囲】 １．スイッチ網アーキテクチャを用いた非同期転送モード(ATM)のスイッチン グシステムであって、 複数の識別可能なロケーションであって、この識別可能なロケーションからの インタフェース機能、スイッチング機能、及び制御機能をサポートするためのも のを有するバックプレーンと、 前記スイッチング機能ロケーションに於いて、バックプレーンに接続するため の複数の ATMスイッチモジュールであって、前記 ATMスイッチモジュールの各々 が閉ループスイッチエレメントとを含んでいるものを具備するスイッチングシス テム。 ２．スイッチエレメントであって、 データセルを受信する複数の入力インターフェースと、 データセルを送信する複数の出力インターフェースと、 複数のセルメモリからなる共用プールメモリと、 前記複数の入力インターフェースの何れかを、前記複数のセルメモリの何れか 一つに接続することが出来る入力クロスポイント回路と、 前記複数のセルメモリの何れか一つを、前記出力インターフェースの何れか一 つに接続する出力クロスポイント回路、及び 前記入力インターフェースのどれを、前記セルメモリのどれに接続するかを制 御し、且つどの前記出力を前記セルメモリに接続するかを制御する制御手段とを 含むことを特徴とするスイッチエレメント。 ３．前記制御手段は、 連結リストランダムアクセスメモリと、 前記出力インターフェースの各々に対する多重優先順位待ち行列 のセットとを含み、 このセットの前記待ち行列の各々は前記ランダムアクセスメモリに在り、かつ 接続アドレスと、 待ち行列優先順位識別子、及び 前記共用プールメモリの前記セルメモリに対する識別子の先入れ先出し連結リ ストとを含む請求項２に記載の装置。 ４．各々が４ビット幅ニブルを受信することが可能な８個の入力ラインと、各 々が４ビット幅ニブルを伝送することが可能な８個の出力ラインとを備え、共用 プールメモリが32のセルメモリから成る請求項２に記載の装置。 ５．全部で40個の仮想待ち行列を作る前記８個の出力ラインの各々に対し５個 の多重優先順位待ち行列を備えた請求項４に記載の装置。 ６．前記アクティブ待ち行列の各々はスイッチ網を介した１接続を表すと共に 、この接続は、前記スイッチ網に固定的に定められたパスによって、特定の優先 順位で一つのデータ送信機を一つのデータ受信機に接続する接続として定義さて いる請求項３に記載の装置。 ７．複数の入力インターフェース、複数の出力インターフェース、複数のセル メモリを有する共用プールメモリ、制御装置、及びこの制御装置に応答して前記 入力ラインの何れかと、前記出力ラインの何れかとを前記セルメモリの何れか一 つに接続する手段を含むスイッチエレメントに於いて、何れかの入力インターフ ェースからのデータセルを何れかの出力インターフェースにスイッチする方法で あって、 一つの入力インターフェースに関してデータセルを受信し、その セルをその入力インターフェースに対する前記制御装置が指定するセルメモリに 記憶する段階と、 前記制御装置を用いて、前記セルが仕向けられる出力インターフェースを識別 する前記セルのタグ部を調べる段階と、 前記制御装置を用いて、前記セルを連結リストに記憶したセルメモリに識別子 を加えることによって、前記セルを待ち行列に入れる(enqueue)段階と、 前記セルが望む出力が利用可能な時、前記制御装置を用いて前記セルが記憶さ れているセルメモリをセルの望む出力インターフェースに接続することによって 、前記セルを待ち行列から外す(dequeue)段階と、そして 前記セルの望む出力インターフェースを介してそのセルを伝送する段階とから 成るスイッチ方法。 ８．異なる優先順位を持つデータセルを一つの出力インターフェースに送るこ とが可能な方法であって、 制御装置を用いて、セルが伝送される優先順位を追加識別する前記セルの前記 タグ部を調べる段階と、 セルが特定の優先順位を持ちつつ連結リストに記憶されているセルメモリに対 し識別子を追加することによって、セルを適当な優先順位で待ち行列に入れる段 階と、そして セルが望む出力インターフェースがそのセルの優先順位のセルの受信に利用可 能な時、前記制御装置を用いて、セルが記憶しているセルメモリをセルが望む出 力インターフェースに接続することによってセルを待ち行列から外す段階とを更 に含む請求項７に記載の方法。 ９．前記多重優先順位待ち行列は前記複数の待ち行列のサブセットの各々に組 み合わされる帯域幅割当を指定する手段を更に含んで いる請求項８に記載の装置。 10．前記制御装置はセルサイクルの間、前記複数の帯域幅待ち行列に対するサ ービス順序を決めるための待ち行列サービス順序テーブルを更に含んでいる請求 項９に記載の装置。 11．入力インターフェースから出力インターフェースに向けられたデータセル を記憶する複数の待ち行列と、制御装置とを有するスイッチエレメントに於いて 、与えられたセルサイクルの間にどの待ち行列を出力インターフェースに接続す るかを決める方法であって、 特定のセルサイクル数をサービス順序間隔として指定する段階と、 サービス順序間隔内のセルサイクルの各々に対して、セルサイクルの間にサー ビス順序が持つサービス順序優先順位に従って待ち行列をリストするサービス順 序テーブルを構成する段階と、 前記制御装置を用いて、与えられたセルサイクルの間に複数の待ち行列の内ど の待ち行列が出力インターフェースに伝送される用意が出来ているセルを含んで いるかを決定する段階と、そして 前記制御装置を用いて、前記サービス順序テーブルを参照して、そのセルサイ クルの間に、サービスを必要とする待ち行列の内どれを出力インターフェースに 接続するかを決める段階とを含むことを特徴とする方法。 12．待ち行列には、各待ち行列に共通な分子及び分母から成る分数の比例帯域 幅が割り当てられ、サービス順序間隔は前記分母に等しいセルサイクル数を有す る請求項11に記載の方法。 13．１／８，２／８、及び５／８の比例帯域幅が割り当てられた３つの待ち行 列があり、各サービス順序間隔には７つのセルサイクルがある請求項11に記載の 方法。 14．異なった優先順位を持つデータセル、及び同じ優先順位で異なる比例帯域 幅を割り当てられたセルを一つの出力インターフェースに送ることが可能な方法 であって、 前記制御装置を用いて、セルが伝送される割り当てられた比例帯域幅を更に識 別する前記セルのタグ部分を調べる段階と、 前記制御装置を用いてセルが記憶されているセルメモリに対する識別子を、特 定の比例帯域幅を有する待ち行列を定義する連結リストに加えることによって、 セルに適当に割り当てられた比例帯域幅でそのセルを待ち行列に入れる段階と、 前記制御装置を用いて、サービス順序テーブルを参照して、前記比例帯域幅に 対するサービス順序を決める段階と、そして セルが望む出力インターフェースがそのセルの優先順位のセルを受信するのに 利用できるとき、及びそのセルがサービス順序テーブルによるセルサイクルの間 に、最高優先順位にあるとき、セルが記憶されているセルメモリをセルの望む出 力インターフェースに接続することによって、セルを待ち行列から外す段階とを 更に含む請求項７に記載の方法。 15．複数の集合入力制御ビット、 複数の集合出力制御ビット、及び 前記集合ビット一つのアクティブ状態に応答すると共に、たとえセルが一つの 入力インターフェース上に受信されたとしても、複数の入力インターフェースの サブセットで受信したセルを前記制御装置に処理させることが可能な前記制御装 置内の手段とを更に含む請求項２に記載のスイッチエレメント。 16．複数の集合入力制御ビット、 複数の集合出力制御ビット、及び 前記集合ビット一つのアクティブ状態に応答すると共に、全ての 入力インターフェースからの受信セルに対する集合された多重優先順位待ち行列 を前記連結リストのランダムアクセスメモリに確立することによって、たとえセ ルが一つの入力インターフェースに受信されたとしても、複数の入力インターフ ェースのサブセットで受信したセルを前記制御装置に処理させることが可能な前 記制御装置内の手段を更に含む請求項３に記載のスイッチエレメント。 17．前記制御手段は、前記入力インターフェースの前記サブセットで受信した セルに関するFIFO順序を保護することによって、前記集合入力信号に応答して動 作する請求項16に記載のスイッチエレメント。 18．複数の入力インターフェース、複数の出力インターフェース、複数のセル メモリを含む共用プールメモリー、制御装置、集合ビット、及び前記入力インタ ーフェースの何れかと、前記出力インターフェースの何れかを前記セルメモリの 何れか一つに接続するために制御装置に応答する手段を含むスイッチエレメント に於いて、入力インタフェースの指定された集合サブセットから出力インタフェ ースの指定された集合サブセットの何れか利用可能なインターフェースに、デー タセルをスイッチする方法であって、 入力インターフェースの前記集合サブセットによってデータセルを受信し、そ のセルを入力インターフェースの前記サブセットに対する前記制御装置が指定す るセルメモリに記憶する段階と、 前記制御装置を用いて、前記セルが仕向けられる出力インターフェースを識別 する前記セルのタグ部を調べる段階と、 前記制御装置を用いて、集合入力インターフェースセルが記憶されているセル メモリの各々に対する識別子を、FIFO順に集合出力に対する単一の連結リストに 加えることによって、集合インターフェースからのセルを待ち行列に入れる(enq ueue)段階と、 所望の集合出力インターフェースが利用可能な時、前記制御装置を用いて、前 記セルが記憶されているセルメモリを前記利用可能な出力インターフェースに接 続することによって、前記セルを待ち行列から外す(dequeue)段階と、そして 前記所望の集合出力インターフェースによってセルを伝送する段階とから成る スイッチ方法。 19．異なった優先順位を持つデータセルを、集合出力インターフェースを介し て受信することが可能な方法であって、 セルが伝送される優先順位を追加識別する前記セルの前記タグ部を制御装置を 用いて調べる段階と、 セルが記憶されているセルメモリに対する識別子を、特定の優先順位を持つ集 合連結リストに追加することによって、セルをその適当な優先順位で待ち行列に 入れる段階と、そして 所望の集合出力インターフェースの何れかが集合待ち行列の優先順位でセルを 受信するのに利用可能である時、前記制御装置を用いて、セルを記憶しているセ ルメモリを前記利用可能な集合出力インターフェースに接続することによってセ ルを待ち行列から外す段階とを更に含む請求項18に記載の方法。 20． ATMスイッチングエレメントであって： ソースの ATMセル出力に結合するデータ入力と、 前記データ入力へのセル伝送をブロックするためにバックプレッシャ信号を発 信する前記ソースに結合したバックプレッシャ出力と、そして 前記スイッチエレメント内の輻輳に応答するバックプレッシャを断定するため に前記バックプレッシャ出力に結合する制御手段とを含むことを特徴とする ATM スイッチングエレメント。 21．前記制御手段はステイトマシン（state machine）を含む請求 項20に記載の ATMスイッチングエレメント。 22． ATMスイッチングエレメント内のレジスタに記憶されている遅延値に応 答する前記バックプレッシャ信号を送らせる可変遅延手段と、そして 前記遅延値を外部か調整する入力ポート手段とを更に含む請求項20に記載の ATM スイッチングエレメント。 23． ATMスイッチングエレメントであって、 複数の優先順位の一つを有するセルを伝送するためのセル出力と、 第１優先順位を持つセルに関しバックプレッシャの必要性の指示を受信するた めの第１バックプレッシャ入力と、 前記セル出力及び前記第１バックプレッシャ入力に結合し、前記第１バックプ レッシャ入力に受信した前記バックプレッシャの必要性の指示に応答して、前記 第１優先順位を持つセルの伝送を阻止するための手段と、 第２優先順位を持つセルに関しバックプレッシャの必要性の指示を受信するた めの第２バックプレッシャ入力と、そして 前記セル出力及び前記第２バックプレッシャ入力に結合し、前記第２バックプ レッシャ入力に受信した前記バックプレッシャの必要性の指示に応答して、前記 第２優先順位を持つセルの伝送を阻止するための手段とを含むことを特徴とする ATMスイッチングエレメント。 24．前記第１バックプレッシャ入力と、前記第２バックプレッシャ入力は単一 タイム−ドメイン多重伝送バックプレッシャ入力から得ている請求項23に記載の ATMスイッチングエレメント。 25．セルメモリプールを使用する ATMスイッチングエレメントに於いて、複数 の入力及び複数の優先順位にバックプレッシャを与え る方法であって、 前記複数の入力の一つから、前記複数の優先順位レベルの一つを持つセルを受 信する段階と、 その後、前記セルメモリプールの第１メモリロケーションに前記セルを記録す ることによって、そのセルの待ち行列に入れる段階と、 前記第１メモリロケーションのアドレスを用いて、インデックスメモリ内の第 ２メモリロケーションを求める段階と、 前記複数の優先順位レベルの一つ、及び前記一つの入力を特定する基準値を前 記第２メモリロケーションにに記録する段階と、 前記一つの優先順位レベル及び前記一つの入力と関連させてセルカウントイン ジケータをインクレメントする段階と、 その後、前記セルカウントインジケータを所定の閾値と比較して前記一つの優 先順位レベルと一つの入力に対するバックプレッシャの必要性に関する指示を得 る段階と、そして その後、バックプレッシャの必要性に関する肯定的指示を得たとき、前記一つ の入力及び前記一つの優先順位に関連したバックプレッシャ信号を断定する段階 とを含むことを特徴とする方法。 26．前記第１メモリロケーションからスイッチングエレメントの出力似せると 伝送することによってセルを待ち行列から外す段階と、 前記第１メモリロケーションの前記アドレスを用いて、前記第２メモリロケー ションの前記アドレスを求める段階と、 その後、前記一つの優先順位レベル及び一つの入力を前記第２メモリロケーシ ョンから取り出す段階と、 前記基準値を用いて、前記一つの入力に関連する前記セルカウントインジケー タを確認する段階と、そして その後、前記一つの優先順位レベル及び前記一つの入力に関連する前記前記セ ルカウントインジケータをディクレメントする段階とを更に含む請求項25に記載 の方法。 27．セルメモリプールを使用する ATMスイッチングエレメントに於いて、複数 の優先順位にバックプレッシャを与える方法であって、 スイッチングエレメントの入力を介してセルを受信する段階と、 その後、前記セルメモリプールの第１メモリロケーションに前記セルを記録す ることによって、そのセルを待ち行列に入れる段階と、 前記セルメモリループ内のエンプティセルの計数するエンプティセルカウント インジケータをディクレメントする段階と、 前記複数の優先順位レベルの一つ、及び前記一つの入力を特定する基準値を前 記第２メモリロケーションにに記録する段階と、 前記エンプティセルカウントインジケータを第１優先順位に関連する閾値と比 較して前記第１優先順位に対するバックプレッシャの必要性に関する指示を得る 段階と、 前記第１優先順位に対するバックプレッシャの必要性に関する肯定的指示を得 て、前記第１優先順位に関連したバックプレッシャ信号を断定する段階と、 前記エンプティセルカウントインジケータを第２優先順位に関連する閾値と比 較して前記第２優先順位に対するバックプレッシャの必要性に関する指示を得る 段階と、そして 前記第１優先順位に対するバックプレッシャの必要性に関する肯定的指示を得 て、前記第２優先順位に関連したバックプレッシャ信号を断定する段階とを含む ことを特徴とする方法。 28．前記第１優先順位に関連する前記バックプレッシャ信号を前 記第２優先順位に関連する前記バックプレッシャ信号と共にタイム−ドメイン多 重送信する段階を更に含む請求項27に記載の方法。 29．第データフィールドを含むデータセルを伝送するためのスイッチング装置 であって、 複数の出力と、 仮にデータセルを記憶する待ち行列と、そして 複数の第１ビットを含み、この第１ビットの各々が前記出力の一つに対応する データワードを複数記憶するメモリとを含み、 前記データセルは選択された幾つかの出力に置かれ、この選択された幾つかの 出力は、複数のデータワードから選択した第１データワードにセットされた第１ ビットに対応し、この第１データワードはデータセルの第１データフィールドに 応じて選択されることを特徴とするスイッチング装置。 30．各データワードには８個の出力と、８個の第１ビットがある請求項29に記 載のスイッチング装置。 31．メモリがランダムアクセスメモリ（RAM）から構成されている請求項29に 記載のスイッチング装置。 32．データセルが 118ニブルワイドのセグメントから構成されている請求項29 に記載のスイッチング装置。 33．複数の第２ビットから成る待ち行列コンプリションレジスタを更に含み、 前記第２ビットの各々は出力の一つに対応すると共に、データ背が第２ビットに 対応する出力に置かれたときにセットされ、データセルは待ち行列コンプリショ ンにセットされた第２ビットが第１データワードにセットされた第１ビットと整 合するまで、待ち行列に留まる請求項29に記載のスイッチング装置。 34．８個の出力と、８個の第２ビットがある請求項33に記載のスイッチング装 置。 35．複数の出力を有するスイッチングエレメントを用いて、第１データフィー ルドを有するデータセルを複数の宛先に伝送する方法であって、 待ち行列にデータセルを記憶する段階と、 第１データフィールドを用いて、それぞれがスイッチエレメントの一つの出力 に対応する第１ビットから成る第１データワードをメモリから選択する段階と、 そして セットされているデータワードの第１ビットに対応するスイッチエレメントの 幾つかの出力にデータセルを置く段階とを含む方法。 36．データセルが置かれている出力に対応する待ち行列コンプリションレジス タに第２ビットをそれぞれセットする段階と、 待ち行列コンプリションレジスタの第２ビットを第１データワードの第１ビッ トと比較する段階と、そして 待ち行列コンプリションレジスタにセットされた第２ビットが第１データワー ドにセットされた第１ビットに整合したとき、データセルを待ち行列から外す段 階を更に含む請求項35に記載の方法。 37．複数の接続から受信され、その各々に関連付けられた優先順位を有してス イッチングシステムに入来するデータセルを列べる方法であって、 入来データセルの各々の前記優先順位に従って、そのデータセルを待ち行列に 列べる段階と、そして 待ち行列に残る各接続から入来データセルのカウントを維持する段階とを含む ことを特徴とする方法。 38．選択したデータセルソースに対応する接続カウントが第１数を越えたとき 、選択したデータセルソースに対してフィードバック信号を発生する段階を更に 含む請求項37に記載の方法。 39．スイッチングシステムのチャンネルに関する輻輳を監視する 方法であって、 第１チャンネルに対応するルーティングタグフィールドを含む第１データセル を待ち行列に記憶する段階と、 第１チャンネルに関する実際のデータセルカウントを所定のカウントと比較す る段階と、 実際のデータセルカウントが、所定のカウントより大きく、且つ第１チャンネ ルにマークが施されていない場合には、中断信号を発生する段階と、 第１チャンネルにマークが施されていない場合には、ビットをセットすること によって第１チャンネルにマークを付ける段階と、そして 第１チャンネルが連結リストにない場合には、輻輳チャンネルの連結リストに 第１チャンネルを載せる段階を含むことを特徴とする方法。 40．中断信号を受信する段階と、 連結リストの輻輳チャンネルを読み取る段階と、そして 連結リスト中の輻輳チャンネル似たいし、輻輳を解除するための処置を執る段 階とを更に含む請求項39に記載の方法。 41．前記処置を執る段階は選択されたデータセルのソースにフィードバックメ ッセージの送信を含む請求項40に記載の方法。 42．前記処置を執る段階は前記所定のカウントの変更を含む請求項40に記載の 方法。