JPH0951090A - 電荷結合素子 - Google Patents
電荷結合素子Info
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- JPH0951090A JPH0951090A JP11864096A JP11864096A JPH0951090A JP H0951090 A JPH0951090 A JP H0951090A JP 11864096 A JP11864096 A JP 11864096A JP 11864096 A JP11864096 A JP 11864096A JP H0951090 A JPH0951090 A JP H0951090A
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- gate insulating
- charge
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Abstract
(57)【要約】
【課題】 本発明は、転送部の取り扱い電荷量を増加を
はかりつつ転送効率の悪化を防止する。 【解決手段】 不純物拡散層12の上方にゲート絶縁膜15
を介して複数の電極16を配列した電荷結合素子(CC
D)10において、ゲート絶縁膜15は、20nm以上60
nm以下の範囲内の膜厚に形成されているものである。
また電極16直下の不純物拡散層12に電荷を蓄積するため
の電圧を印加した際のCCD10のポテンシャルが、不純
物拡散層12に空乏層が形成される電位以上10V以下の
範囲内のものである。
はかりつつ転送効率の悪化を防止する。 【解決手段】 不純物拡散層12の上方にゲート絶縁膜15
を介して複数の電極16を配列した電荷結合素子(CC
D)10において、ゲート絶縁膜15は、20nm以上60
nm以下の範囲内の膜厚に形成されているものである。
また電極16直下の不純物拡散層12に電荷を蓄積するため
の電圧を印加した際のCCD10のポテンシャルが、不純
物拡散層12に空乏層が形成される電位以上10V以下の
範囲内のものである。
Description
【0001】
【発明の属する技術分野】本発明は、電荷結合素子〔以
下、CCDという。CCDはCharge-Coupled Device の
略である〕に関するものである。
下、CCDという。CCDはCharge-Coupled Device の
略である〕に関するものである。
【0002】
【従来の技術】従来の代表的なCCDを図5の転送部の
概略構成断面図によって説明する。図5の示すように、
N型のシリコン基板111中にはP- 型の不純物拡散層
112が形成されている。また上記シリコン基板111
の表面側にはN+ 型の不純物拡散層113が形成され、
この不純物拡散層113の下部側にP+ 型の不純物拡散
層114が設けられている。また不純物拡散層113上
にはゲート絶縁膜115を介して電極116が形成され
ている。この電極116の周囲には絶縁膜117が形成
されている。上記ゲート絶縁膜115は、比較的厚い膜
厚(通常は70nm程度)に形成されている。
概略構成断面図によって説明する。図5の示すように、
N型のシリコン基板111中にはP- 型の不純物拡散層
112が形成されている。また上記シリコン基板111
の表面側にはN+ 型の不純物拡散層113が形成され、
この不純物拡散層113の下部側にP+ 型の不純物拡散
層114が設けられている。また不純物拡散層113上
にはゲート絶縁膜115を介して電極116が形成され
ている。この電極116の周囲には絶縁膜117が形成
されている。上記ゲート絶縁膜115は、比較的厚い膜
厚(通常は70nm程度)に形成されている。
【0003】
【発明が解決しようとする課題】しかしながら、上記C
CDでは、ゲート絶縁膜の膜厚によって取り扱い電荷量
が制限されている。取り扱い電荷量を多くするには、ゲ
ート絶縁膜を薄膜化すればよいが、薄膜化によって、い
わゆる、深いポテンシャルディップが生じることにな
る。以下、上記CCD110の深さ方向のポテンシャル
を示した図6を参照しながら、ポテンシャルディップに
関して説明する。
CDでは、ゲート絶縁膜の膜厚によって取り扱い電荷量
が制限されている。取り扱い電荷量を多くするには、ゲ
ート絶縁膜を薄膜化すればよいが、薄膜化によって、い
わゆる、深いポテンシャルディップが生じることにな
る。以下、上記CCD110の深さ方向のポテンシャル
を示した図6を参照しながら、ポテンシャルディップに
関して説明する。
【0004】電極下のゲート絶縁膜の膜厚がdoxのとき
のゲート絶縁膜容量Coxは、式(1)のように表せる。
のゲート絶縁膜容量Coxは、式(1)のように表せる。
【0005】
【数1】 Cox=ε0 ・χox・(s/dox) ・・・(1) (式中、Coxはゲート絶縁膜容量、ε0 は真空誘電率、
χoxはゲート絶縁膜の比誘電率、sはゲート絶縁膜の平
面視的な面積、doxはゲート絶縁膜の膜厚を表す。)
χoxはゲート絶縁膜の比誘電率、sはゲート絶縁膜の平
面視的な面積、doxはゲート絶縁膜の膜厚を表す。)
【0006】したがって上記(1)式から、ゲート絶縁
膜の膜厚doxが薄くなることによりゲート絶縁膜の容量
Coxが増加することがわかる。ここで、隣接するチャネ
ルのゲート電圧をΔψだけ変動させたときの最小ポテン
シャルφm の変動量Δφm を求めると、Δφm は(2)
式のように表せる。
膜の膜厚doxが薄くなることによりゲート絶縁膜の容量
Coxが増加することがわかる。ここで、隣接するチャネ
ルのゲート電圧をΔψだけ変動させたときの最小ポテン
シャルφm の変動量Δφm を求めると、Δφm は(2)
式のように表せる。
【0007】
【数2】 Δφm =〔C4 /(C1 +C2 +C3 +C4 )〕・Δψ ・・・(2) (式中、C1 +C2 はゲート絶縁膜以下の容量、C3 +
C4 は一つのゲート電極に隣接する転送方向容量、C4
は一つのゲート電極に隣接する一方側の転送方向容量を
表す。)
C4 は一つのゲート電極に隣接する転送方向容量、C4
は一つのゲート電極に隣接する一方側の転送方向容量を
表す。)
【0008】上記(2)式に表したように、ゲート絶縁
膜容量Coxが増加することにより、すなわちゲート絶縁
膜以下の容量C1 +C2 が増加することにより、最小ポ
テンシャルの変動量Δφm は小さくなる。つまり、転送
方向容量C3 ,C4 による影響よりも容量C1 +C2 に
よる影響のほうが大きくなるため、転送方向のフリンジ
電界が減少する。そのことにより電極間に発生するポテ
ンシャルディップがさらに深くなって、転送効率が悪化
することになる。
膜容量Coxが増加することにより、すなわちゲート絶縁
膜以下の容量C1 +C2 が増加することにより、最小ポ
テンシャルの変動量Δφm は小さくなる。つまり、転送
方向容量C3 ,C4 による影響よりも容量C1 +C2 に
よる影響のほうが大きくなるため、転送方向のフリンジ
電界が減少する。そのことにより電極間に発生するポテ
ンシャルディップがさらに深くなって、転送効率が悪化
することになる。
【0009】ここで転送劣化について、上記図6のポテ
ンシャル図および図7の電極配列下のポテンシャル図に
よって説明する。
ンシャル図および図7の電極配列下のポテンシャル図に
よって説明する。
【0010】図7に示すように、電極116の厚さ方向
における電極116間の絶縁膜117の厚さd2 はゲー
ト絶縁膜115の厚さd1 よりも厚く形成されている。
電極116の下方のポテンシャルはd2 に律速されてお
り、電極116間のポテンシャルは局所的に深くなる。
CCDの転送部の下では電極116にバイアスを印加す
ることにより電荷の転送を行う際には、局所的に絶縁膜
の厚さが厚くなる電極116間にポテンシャルディップ
δφが発生する。
における電極116間の絶縁膜117の厚さd2 はゲー
ト絶縁膜115の厚さd1 よりも厚く形成されている。
電極116の下方のポテンシャルはd2 に律速されてお
り、電極116間のポテンシャルは局所的に深くなる。
CCDの転送部の下では電極116にバイアスを印加す
ることにより電荷の転送を行う際には、局所的に絶縁膜
の厚さが厚くなる電極116間にポテンシャルディップ
δφが発生する。
【0011】このポテンシャルディップδφは転送方向
のフリンジ電界により引っ張られて弱まる。ただし、ゲ
ート絶縁膜115を薄膜化することによりフリンジ電界
の効果が弱まり、ポテンシャルディップδφが深くな
る。このように深いポテンシャルディップδφが発生す
ると、そこに転送電荷が多く取り残されるため、大きな
転送劣化となる。これが転送劣化の主要因である。そこ
で、取り扱い電荷量を多くするためにゲート絶縁膜を薄
膜化するには、ポテンシャルディップδφを低減するこ
とが重要になる。
のフリンジ電界により引っ張られて弱まる。ただし、ゲ
ート絶縁膜115を薄膜化することによりフリンジ電界
の効果が弱まり、ポテンシャルディップδφが深くな
る。このように深いポテンシャルディップδφが発生す
ると、そこに転送電荷が多く取り残されるため、大きな
転送劣化となる。これが転送劣化の主要因である。そこ
で、取り扱い電荷量を多くするためにゲート絶縁膜を薄
膜化するには、ポテンシャルディップδφを低減するこ
とが重要になる。
【0012】本発明は、転送部の取り扱い電荷量を増加
するとともに転送効率の悪化を防止するのに優れた電荷
結合素子を提供することを目的とする。
するとともに転送効率の悪化を防止するのに優れた電荷
結合素子を提供することを目的とする。
【0013】
【課題を解決するための手段】本発明は、上記目的を達
成するためになされた電荷結合素子である。すなわち、
拡散層の上方にゲート絶縁膜を介して複数の電極を配列
した電荷結合素子であって、ゲート絶縁膜は20nm以
上60nm以下の範囲内の膜厚に形成されているもので
ある。また、拡散層の上方に複数の電極を配列した電荷
結合素子であって、電極直下の拡散層に電荷を蓄積する
ための電圧を印加した際の電荷結合素子のポテンシャル
は拡散層に空乏層が形成される電位以上10V以下の範
囲内にあるものである。
成するためになされた電荷結合素子である。すなわち、
拡散層の上方にゲート絶縁膜を介して複数の電極を配列
した電荷結合素子であって、ゲート絶縁膜は20nm以
上60nm以下の範囲内の膜厚に形成されているもので
ある。また、拡散層の上方に複数の電極を配列した電荷
結合素子であって、電極直下の拡散層に電荷を蓄積する
ための電圧を印加した際の電荷結合素子のポテンシャル
は拡散層に空乏層が形成される電位以上10V以下の範
囲内にあるものである。
【0014】上記電荷結合素子では、拡散層の上方にゲ
ート絶縁膜を介して複数の電極を配列されていて、その
ゲート絶縁膜が20nm以上60nm以下の範囲内の膜
厚に形成されていることから、転送部の取り扱い電荷量
が増加される。一方、ゲート絶縁膜が20nmよりも薄
いとトンネル電流が流れて絶縁膜としての機能を果たさ
なくなる。すなわち、ゲート耐圧を確保するためには2
0nm以上の膜厚が必要になる。他方、ゲート絶縁膜が
60nmよりも厚いとゲート絶縁膜容量が低下して単位
面積当たりの取り扱い電荷量が減少する。そのためダイ
ナミックレンジが小さくなる。よって、ゲート絶縁膜の
膜厚は上記範囲内に設定される。
ート絶縁膜を介して複数の電極を配列されていて、その
ゲート絶縁膜が20nm以上60nm以下の範囲内の膜
厚に形成されていることから、転送部の取り扱い電荷量
が増加される。一方、ゲート絶縁膜が20nmよりも薄
いとトンネル電流が流れて絶縁膜としての機能を果たさ
なくなる。すなわち、ゲート耐圧を確保するためには2
0nm以上の膜厚が必要になる。他方、ゲート絶縁膜が
60nmよりも厚いとゲート絶縁膜容量が低下して単位
面積当たりの取り扱い電荷量が減少する。そのためダイ
ナミックレンジが小さくなる。よって、ゲート絶縁膜の
膜厚は上記範囲内に設定される。
【0015】また、拡散層の上方に複数の電極を配列さ
れていて、電極直下の拡散層に電荷を蓄積するための電
圧を印加した際の電荷結合素子のポテンシャルが拡散層
に空乏層が形成される電位以上10V以下の範囲になっ
ているものであるから、ポテンシャルディップが小さく
なり転送効率が高くなる。一方、ポテンシャルが拡散層
に空乏層を形成する電位よりも低い場合には、拡散層に
電荷を蓄積することができない。他方、ポテンシャルが
10Vを越えると転送効率が低くなり、実用的ではな
い。よって、ポテンシャルは上記範囲内に設定される。
れていて、電極直下の拡散層に電荷を蓄積するための電
圧を印加した際の電荷結合素子のポテンシャルが拡散層
に空乏層が形成される電位以上10V以下の範囲になっ
ているものであるから、ポテンシャルディップが小さく
なり転送効率が高くなる。一方、ポテンシャルが拡散層
に空乏層を形成する電位よりも低い場合には、拡散層に
電荷を蓄積することができない。他方、ポテンシャルが
10Vを越えると転送効率が低くなり、実用的ではな
い。よって、ポテンシャルは上記範囲内に設定される。
【0016】
【発明の実施の形態】本発明の第1実施例を図1の概略
構成断面図によって説明する。図では、代表していわゆ
るMOS(金属−酸化膜−半導体)型の2相駆動方式の
電荷結合素子(以下、CCDという)を示す。
構成断面図によって説明する。図では、代表していわゆ
るMOS(金属−酸化膜−半導体)型の2相駆動方式の
電荷結合素子(以下、CCDという)を示す。
【0017】図1の示すように、第1伝導型(例えばN
型)の半導体基板(例えばシリコン基板)11の表面側
には拡散層として第1伝導型(例えばN+ 型)の不純物
拡散層12が形成され、その直下には第1伝導型とは逆
伝導型である第2伝導型(例えばP+ 型)の不純物拡散
層13が形成されているさらに第2伝導型(例えばP -
型)の不純物拡散層14が深さ方向に形成されている。
また、半導体基板11の表面には、ゲート絶縁膜15が
形成され、その上面には複数の電極16が一部分がオー
バラップする状態に絶縁膜17を介して配列されてい
る。そして上記構成のCCD10では、上記ゲート絶縁
膜15は20nm以上60nm以下の範囲内の膜厚に形
成されている。
型)の半導体基板(例えばシリコン基板)11の表面側
には拡散層として第1伝導型(例えばN+ 型)の不純物
拡散層12が形成され、その直下には第1伝導型とは逆
伝導型である第2伝導型(例えばP+ 型)の不純物拡散
層13が形成されているさらに第2伝導型(例えばP -
型)の不純物拡散層14が深さ方向に形成されている。
また、半導体基板11の表面には、ゲート絶縁膜15が
形成され、その上面には複数の電極16が一部分がオー
バラップする状態に絶縁膜17を介して配列されてい
る。そして上記構成のCCD10では、上記ゲート絶縁
膜15は20nm以上60nm以下の範囲内の膜厚に形
成されている。
【0018】上記のような膜厚にゲート絶縁膜15を形
成したことにより、転送部の取り扱い電荷量が増加され
る。
成したことにより、転送部の取り扱い電荷量が増加され
る。
【0019】一方、ゲート絶縁膜15が20nmよりも
薄いとトンネル電流が流れて絶縁膜としての機能を果た
さなくなる。例えば、電極16への最大印加電圧が15
Vのとき、ゲート絶縁膜15中の電界がおよそ7MV/
cm以下でないとトンネル電流が流れる。したがって、
ゲート耐圧を確保するためには20nm以上の膜厚が必
要になる。また、ゲート絶縁膜15を薄くしすぎるとフ
リンジ電界が弱くなって転送効率が低下する。この点か
らも、ゲート絶縁膜15は上記範囲の膜厚が必要であ
る。他方、ゲート絶縁膜15が60nmよりも厚いと単
位面積当たりの取り扱い電荷量が減少してダイナミック
レンジが小さくなる。よって、ゲート絶縁膜15の膜厚
は上記範囲内に設定される。
薄いとトンネル電流が流れて絶縁膜としての機能を果た
さなくなる。例えば、電極16への最大印加電圧が15
Vのとき、ゲート絶縁膜15中の電界がおよそ7MV/
cm以下でないとトンネル電流が流れる。したがって、
ゲート耐圧を確保するためには20nm以上の膜厚が必
要になる。また、ゲート絶縁膜15を薄くしすぎるとフ
リンジ電界が弱くなって転送効率が低下する。この点か
らも、ゲート絶縁膜15は上記範囲の膜厚が必要であ
る。他方、ゲート絶縁膜15が60nmよりも厚いと単
位面積当たりの取り扱い電荷量が減少してダイナミック
レンジが小さくなる。よって、ゲート絶縁膜15の膜厚
は上記範囲内に設定される。
【0020】次に本発明の第2実施例を、上記第1実施
例と同様に上記図1を用いて説明する。図1に示す構成
のCCD10では、上記電極16直下の不純物拡散層1
2に電荷を蓄積するための電圧を電極16に印加したと
きのCCD10のポテンシャルが、上記不純物拡散層1
2に空乏層が形成される電位以上でかつ10V以下の範
囲に存在するように設定されている。すなわち、従来の
CCDのポテンシャル値よりも低いポテンシャル値にな
っている。言い換えれば、上記ポテンシャルが上記範囲
になるような不純物濃度で不純物拡散層12が形成され
ている。なお、ポテンシャルが10Vになるのは、例え
ば電極16に0Vを印加したときである。
例と同様に上記図1を用いて説明する。図1に示す構成
のCCD10では、上記電極16直下の不純物拡散層1
2に電荷を蓄積するための電圧を電極16に印加したと
きのCCD10のポテンシャルが、上記不純物拡散層1
2に空乏層が形成される電位以上でかつ10V以下の範
囲に存在するように設定されている。すなわち、従来の
CCDのポテンシャル値よりも低いポテンシャル値にな
っている。言い換えれば、上記ポテンシャルが上記範囲
になるような不純物濃度で不純物拡散層12が形成され
ている。なお、ポテンシャルが10Vになるのは、例え
ば電極16に0Vを印加したときである。
【0021】ここで、ポテンシャルφと上記不純物拡散
層12の濃度ND との関係を説明する。ポテンシャルφ
はポアソン方程式から(3)式のように表される。
層12の濃度ND との関係を説明する。ポテンシャルφ
はポアソン方程式から(3)式のように表される。
【0022】
【数3】 φ=qND Xm2/(2χS ε0 )+qND Xm /(χS ε0 )+VG ・・・(3) (式中、qは電子の電荷、ND は不純物拡散層12の不
純物濃度、Xm は最小となるポテンシャル界面からの深
さ、χS はゲート絶縁膜15の比誘電率、ε0は真空誘
電率、VGは電極16に印加されるゲート電圧であ
る。)
純物濃度、Xm は最小となるポテンシャル界面からの深
さ、χS はゲート絶縁膜15の比誘電率、ε0は真空誘
電率、VGは電極16に印加されるゲート電圧であ
る。)
【0023】ここで、上記(3)式中のq,Xm ,
χS ,ε0 は一定なので、(3)式は下記(4)式のよ
うに表される。
χS ,ε0 は一定なので、(3)式は下記(4)式のよ
うに表される。
【0024】
【数4】φ=cND +VG ・・・(4) (式中、c=qXm2/(2χS ε0 )+qXm /(χS
ε0 )=一定。)
ε0 )=一定。)
【0025】よって、ポテンシャルφは上記不純物拡散
層12の不純物濃度ND に比例することがわかる。した
がって、ポテンシャルφは不純物拡散層12の不純物濃
度ND によって決定される。
層12の不純物濃度ND に比例することがわかる。した
がって、ポテンシャルφは不純物拡散層12の不純物濃
度ND によって決定される。
【0026】上記CCD10では、ポテンシャルが不純
物拡散層12に空乏層が形成される電位以上10V以下
の範囲になっていることから、ポテンシャルディップが
小さくなり転送効率が高くなる。
物拡散層12に空乏層が形成される電位以上10V以下
の範囲になっていることから、ポテンシャルディップが
小さくなり転送効率が高くなる。
【0027】図2に転送効率とポテンシャルとの関係の
一例を示す。図は、ゲート絶縁膜を一定にした状態でポ
テンシャル値を変化させたときの転送効率を調べた結果
である。この図では、縦軸は転送効率をCCD10の水
平方向の転送効率を表す電圧(例えばLL.LINE3
3)を示し、横軸はポテンシャルを示す。LL.LIN
E33は、電圧が0に近づくに従い、転送効率が高くな
ると判断されるものである。図に示すように、ポテンシ
ャルが10Vよりも高くなると転送効率が非常に低下
し、一方ポテンシャルが10V以下では実用的な転送効
率が得られた。
一例を示す。図は、ゲート絶縁膜を一定にした状態でポ
テンシャル値を変化させたときの転送効率を調べた結果
である。この図では、縦軸は転送効率をCCD10の水
平方向の転送効率を表す電圧(例えばLL.LINE3
3)を示し、横軸はポテンシャルを示す。LL.LIN
E33は、電圧が0に近づくに従い、転送効率が高くな
ると判断されるものである。図に示すように、ポテンシ
ャルが10Vよりも高くなると転送効率が非常に低下
し、一方ポテンシャルが10V以下では実用的な転送効
率が得られた。
【0028】一方、ポテンシャルが不純物拡散層12に
空乏層が形成されないような低い電位では、電極16に
電圧を印加しても不純物拡散層12に電荷を蓄積するこ
とができない。すなわち、CCDとしての機能を果たさ
ない。他方、10Vを越える電位では転送効率が非常に
低下するため、実用的ではない。よって、ポテンシャル
は上記範囲内になるように設定される。
空乏層が形成されないような低い電位では、電極16に
電圧を印加しても不純物拡散層12に電荷を蓄積するこ
とができない。すなわち、CCDとしての機能を果たさ
ない。他方、10Vを越える電位では転送効率が非常に
低下するため、実用的ではない。よって、ポテンシャル
は上記範囲内になるように設定される。
【0029】次に、CCDの転送劣化の原因となるポテ
ンシャルディップδφを図3のポテンシャル図によって
説明する。図では、実線は電極16下の深さ方向のポテ
ンシャル分布を示し、破線は電極16間下方の深さ方向
のポテンシャル分布を示す。
ンシャルディップδφを図3のポテンシャル図によって
説明する。図では、実線は電極16下の深さ方向のポテ
ンシャル分布を示し、破線は電極16間下方の深さ方向
のポテンシャル分布を示す。
【0030】図に示すように、不純物拡散層12におい
て、ゲート絶縁膜15よりも厚い絶縁膜17下方のポテ
ンシャル分布で最小となるポテンシャルφ2mは、ゲート
絶縁膜15下方のポテンシャル分布で最小となるポテン
シャルφ1mよりも深くなっている。上記最小ポテンシャ
ルφ1mは界面からの深さX1mに位置し、上記最小ポテン
シャルφ2mは界面からの深さX2mに位置している。ここ
でφ2m−φ1mをポテンシャルディップδφとすれば、δ
φは(5)式で表される。
て、ゲート絶縁膜15よりも厚い絶縁膜17下方のポテ
ンシャル分布で最小となるポテンシャルφ2mは、ゲート
絶縁膜15下方のポテンシャル分布で最小となるポテン
シャルφ1mよりも深くなっている。上記最小ポテンシャ
ルφ1mは界面からの深さX1mに位置し、上記最小ポテン
シャルφ2mは界面からの深さX2mに位置している。ここ
でφ2m−φ1mをポテンシャルディップδφとすれば、δ
φは(5)式で表される。
【0031】
【数5】 δφ=φ2m−φ1m =qND (X2m2 −X1m2 )/(2χS ε0 ) +qND (d2 X2m−d1 X1m)/(χS ε0 ) ・・・(5) (式中、qは電子の電荷、ND は不純物拡散層12の不
純物濃度、d1 はゲート絶縁膜15の膜厚、d2 は電極
16の膜厚方向における電極16間の絶縁膜17の膜
厚、χS はゲート絶縁膜15の比誘電率、ε0 は真空誘
電率を表す。)
純物濃度、d1 はゲート絶縁膜15の膜厚、d2 は電極
16の膜厚方向における電極16間の絶縁膜17の膜
厚、χS はゲート絶縁膜15の比誘電率、ε0 は真空誘
電率を表す。)
【0032】ここで各最小ポテンシャルの界面からの深
さX1m,X2mはゲート絶縁膜16の厚さにはほとんど依
存しない。そこでX1m≒X2mと近似することができるの
で、(5)式の第1項は無視できる。その結果(5)式
は第2項のみとなり、またX1m=X2m=Xm として上記
(5)式を変形すると(6)式が得られる。
さX1m,X2mはゲート絶縁膜16の厚さにはほとんど依
存しない。そこでX1m≒X2mと近似することができるの
で、(5)式の第1項は無視できる。その結果(5)式
は第2項のみとなり、またX1m=X2m=Xm として上記
(5)式を変形すると(6)式が得られる。
【0033】
【数6】 δφ=φ2m−φ1m =qND (d2 −d1 )Xm /(χS ε0 ) ・・・(6)
【0034】ここで、ゲート絶縁膜15の膜厚d1 の変
化にともなって絶縁膜17の膜厚をd2 も同じだけ変化
するのでd2 −d1 =一定である。また、電子の電荷
q、最小ポテンシャルの界面からの深さXm 、ゲート絶
縁膜15の比誘電率χS 、真空誘電率ε0 は一定なの
で、上記(6)式は下記(7)式のように表される。
化にともなって絶縁膜17の膜厚をd2 も同じだけ変化
するのでd2 −d1 =一定である。また、電子の電荷
q、最小ポテンシャルの界面からの深さXm 、ゲート絶
縁膜15の比誘電率χS 、真空誘電率ε0 は一定なの
で、上記(6)式は下記(7)式のように表される。
【0035】
【数7】δφ=cND ・・・(7) (式中、c=q(d2 −d1 )Xm /(χS ε0 )は定
数を表す。)
数を表す。)
【0036】よって、ポテンシャルディップδφは上記
不純物拡散層12の不純物濃度NDに比例することがわ
かる。したがって、不純物濃度ND を低くすることによ
ってポテンシャルディップδφは軽減されることにな
る。上記ポテンシャルディップを軽減することができる
と、電荷の取り残し量が減少して転送劣化が改善され
る。
不純物拡散層12の不純物濃度NDに比例することがわ
かる。したがって、不純物濃度ND を低くすることによ
ってポテンシャルディップδφは軽減されることにな
る。上記ポテンシャルディップを軽減することができる
と、電荷の取り残し量が減少して転送劣化が改善され
る。
【0037】そこで、上記電極16直下の不純物拡散層
12に電荷を蓄積するための電圧を印加したときのこの
CCD10のポテンシャルは、不純物拡散層12に空乏
層が形成される電位以上であれば、そのポテンシャルは
低ければ低い程望ましいことになるが、ポテンシャルが
低くなりすぎるとダイナミックレンジが低くなる。そこ
でダイナミックレンジを考慮すると上記ポテンシャルは
7V〜8Vの範囲内に設定されるのが望ましい。
12に電荷を蓄積するための電圧を印加したときのこの
CCD10のポテンシャルは、不純物拡散層12に空乏
層が形成される電位以上であれば、そのポテンシャルは
低ければ低い程望ましいことになるが、ポテンシャルが
低くなりすぎるとダイナミックレンジが低くなる。そこ
でダイナミックレンジを考慮すると上記ポテンシャルは
7V〜8Vの範囲内に設定されるのが望ましい。
【0038】上記説明したように、上記第1実施例のゲ
ート絶縁膜の膜厚条件と上記第2実施例のポテンシャル
条件とを満足することにより、図4に示すように、電極
16間の絶縁膜17下方におけるポテンシャルディップ
δφを大幅に低減して転送効率の悪化を防止するととも
に転送部の取り扱い電荷量を増加させることが可能にな
る。よって、性能に優れたCCD10となる。
ート絶縁膜の膜厚条件と上記第2実施例のポテンシャル
条件とを満足することにより、図4に示すように、電極
16間の絶縁膜17下方におけるポテンシャルディップ
δφを大幅に低減して転送効率の悪化を防止するととも
に転送部の取り扱い電荷量を増加させることが可能にな
る。よって、性能に優れたCCD10となる。
【0039】また上記説明では2相駆動方式のCCDで
説明したが、例えば3相駆動方式、4相駆動方式であっ
ても、上記説明した2相駆動方式と同様に転送劣化を改
善することが可能である。
説明したが、例えば3相駆動方式、4相駆動方式であっ
ても、上記説明した2相駆動方式と同様に転送劣化を改
善することが可能である。
【0040】
【発明の効果】以上、説明したように本発明によれば、
電荷結合素子のゲート絶縁膜を20nm以上60nm以
下の範囲の膜厚に形成したので、転送部の取り扱い電荷
量を増加させることができる。また、電荷結合素子の電
極直下の拡散層に電荷を蓄積するための電圧を印加した
ときの電荷結合素子のポテンシャルが、拡散層に空乏層
が形成される電位以上10V以下の範囲内になっている
ので、ポテンシャルディップが小さくなって転送効率の
向上が図れる。
電荷結合素子のゲート絶縁膜を20nm以上60nm以
下の範囲の膜厚に形成したので、転送部の取り扱い電荷
量を増加させることができる。また、電荷結合素子の電
極直下の拡散層に電荷を蓄積するための電圧を印加した
ときの電荷結合素子のポテンシャルが、拡散層に空乏層
が形成される電位以上10V以下の範囲内になっている
ので、ポテンシャルディップが小さくなって転送効率の
向上が図れる。
【図面の簡単な説明】
【図1】本発明の実施例の概略構成断面図である。
【図2】転送効率とポテンシャルとの関係図である。
【図3】CCD転送部の深さ方向のポテンシャル図であ
る。
る。
【図4】ポテンシャルディップの改善例の説明図であ
る。
る。
【図5】従来例のCCD転送部の概略断面図である。
【図6】図5に示したCCD転送部の深さ方向のポテン
シャル図である。
シャル図である。
【図7】従来例のCCD電極配列下のポテンシャル図で
ある。
ある。
10 CCD(電荷結合素子) 12 不純物拡散層 15 ゲート絶縁膜 16 電極
Claims (4)
- 【請求項1】 拡散層の上方にゲート絶縁膜を介して複
数の電極を配列した電荷結合素子において、 前記ゲート絶縁膜は20nm以上60nm以下の範囲内
の膜厚に形成されていることを特徴とする電荷結合素
子。 - 【請求項2】 拡散層の上方に複数の電極を配列した電
荷結合素子において、 前記電極直下の前記拡散層に電荷を蓄積するための電圧
を印加した際の該電荷結合素子のポテンシャルは、前記
拡散層に空乏層が形成される電位以上10V以下の範囲
内にあることを特徴とする電荷結合素子。 - 【請求項3】 請求項2記載の電荷結合素子において、 該電荷結合素子は前記拡散層と前記電極との間にゲート
絶縁膜を設けたMOS構造を成すことを特徴とする電荷
結合素子。 - 【請求項4】 請求項3記載の電荷結合素子において、 前記ゲート絶縁膜は20nm以上60nm以下の範囲内
の膜厚に形成されていることを特徴とする電荷結合素
子。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11864096A JPH0951090A (ja) | 1995-05-29 | 1996-05-14 | 電荷結合素子 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13000595 | 1995-05-29 | ||
JP7-130005 | 1995-05-29 | ||
JP11864096A JPH0951090A (ja) | 1995-05-29 | 1996-05-14 | 電荷結合素子 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0951090A true JPH0951090A (ja) | 1997-02-18 |
Family
ID=26456545
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11864096A Pending JPH0951090A (ja) | 1995-05-29 | 1996-05-14 | 電荷結合素子 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0951090A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014003243A (ja) * | 2012-06-20 | 2014-01-09 | Canon Inc | 固体撮像装置及びカメラ |
-
1996
- 1996-05-14 JP JP11864096A patent/JPH0951090A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014003243A (ja) * | 2012-06-20 | 2014-01-09 | Canon Inc | 固体撮像装置及びカメラ |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040305 |
|
A131 | Notification of reasons for refusal |
Effective date: 20040316 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
A02 | Decision of refusal |
Effective date: 20040720 Free format text: JAPANESE INTERMEDIATE CODE: A02 |