JPH0951090A - 電荷結合素子 - Google Patents
電荷結合素子Info
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- JPH0951090A JPH0951090A JP11864096A JP11864096A JPH0951090A JP H0951090 A JPH0951090 A JP H0951090A JP 11864096 A JP11864096 A JP 11864096A JP 11864096 A JP11864096 A JP 11864096A JP H0951090 A JPH0951090 A JP H0951090A
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- gate insulating
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Abstract
(57)【要約】
【課題】 本発明は、転送部の取り扱い電荷量を増加を
はかりつつ転送効率の悪化を防止する。 【解決手段】 不純物拡散層12の上方にゲート絶縁膜15
を介して複数の電極16を配列した電荷結合素子（ＣＣ
Ｄ）10において、ゲート絶縁膜15は、２０ｎｍ以上６０
ｎｍ以下の範囲内の膜厚に形成されているものである。
また電極16直下の不純物拡散層12に電荷を蓄積するため
の電圧を印加した際のＣＣＤ10のポテンシャルが、不純
物拡散層12に空乏層が形成される電位以上１０Ｖ以下の
範囲内のものである。
はかりつつ転送効率の悪化を防止する。 【解決手段】 不純物拡散層12の上方にゲート絶縁膜15
を介して複数の電極16を配列した電荷結合素子（ＣＣ
Ｄ）10において、ゲート絶縁膜15は、２０ｎｍ以上６０
ｎｍ以下の範囲内の膜厚に形成されているものである。
また電極16直下の不純物拡散層12に電荷を蓄積するため
の電圧を印加した際のＣＣＤ10のポテンシャルが、不純
物拡散層12に空乏層が形成される電位以上１０Ｖ以下の
範囲内のものである。
Description
【０００１】
【発明の属する技術分野】本発明は、電荷結合素子〔以
下、ＣＣＤという。ＣＣＤはCharge-Coupled Device の
略である〕に関するものである。
下、ＣＣＤという。ＣＣＤはCharge-Coupled Device の
略である〕に関するものである。
【０００２】
【従来の技術】従来の代表的なＣＣＤを図５の転送部の
概略構成断面図によって説明する。図５の示すように、
Ｎ型のシリコン基板１１１中にはＰ- 型の不純物拡散層
１１２が形成されている。また上記シリコン基板１１１
の表面側にはＮ+ 型の不純物拡散層１１３が形成され、
この不純物拡散層１１３の下部側にＰ+ 型の不純物拡散
層１１４が設けられている。また不純物拡散層１１３上
にはゲート絶縁膜１１５を介して電極１１６が形成され
ている。この電極１１６の周囲には絶縁膜１１７が形成
されている。上記ゲート絶縁膜１１５は、比較的厚い膜
厚（通常は７０ｎｍ程度）に形成されている。
概略構成断面図によって説明する。図５の示すように、
Ｎ型のシリコン基板１１１中にはＰ- 型の不純物拡散層
１１２が形成されている。また上記シリコン基板１１１
の表面側にはＮ+ 型の不純物拡散層１１３が形成され、
この不純物拡散層１１３の下部側にＰ+ 型の不純物拡散
層１１４が設けられている。また不純物拡散層１１３上
にはゲート絶縁膜１１５を介して電極１１６が形成され
ている。この電極１１６の周囲には絶縁膜１１７が形成
されている。上記ゲート絶縁膜１１５は、比較的厚い膜
厚（通常は７０ｎｍ程度）に形成されている。
【０００３】
【発明が解決しようとする課題】しかしながら、上記Ｃ
ＣＤでは、ゲート絶縁膜の膜厚によって取り扱い電荷量
が制限されている。取り扱い電荷量を多くするには、ゲ
ート絶縁膜を薄膜化すればよいが、薄膜化によって、い
わゆる、深いポテンシャルディップが生じることにな
る。以下、上記ＣＣＤ１１０の深さ方向のポテンシャル
を示した図６を参照しながら、ポテンシャルディップに
関して説明する。
ＣＤでは、ゲート絶縁膜の膜厚によって取り扱い電荷量
が制限されている。取り扱い電荷量を多くするには、ゲ
ート絶縁膜を薄膜化すればよいが、薄膜化によって、い
わゆる、深いポテンシャルディップが生じることにな
る。以下、上記ＣＣＤ１１０の深さ方向のポテンシャル
を示した図６を参照しながら、ポテンシャルディップに
関して説明する。
【０００４】電極下のゲート絶縁膜の膜厚がｄoxのとき
のゲート絶縁膜容量Ｃoxは、式（１）のように表せる。
のゲート絶縁膜容量Ｃoxは、式（１）のように表せる。
【０００５】
【数１】 Ｃox＝ε0 ・χox・（ｓ／ｄox） ・・・（１） （式中、Ｃoxはゲート絶縁膜容量、ε0 は真空誘電率、
χoxはゲート絶縁膜の比誘電率、ｓはゲート絶縁膜の平
面視的な面積、ｄoxはゲート絶縁膜の膜厚を表す。）
χoxはゲート絶縁膜の比誘電率、ｓはゲート絶縁膜の平
面視的な面積、ｄoxはゲート絶縁膜の膜厚を表す。）
【０００６】したがって上記（１）式から、ゲート絶縁
膜の膜厚ｄoxが薄くなることによりゲート絶縁膜の容量
Ｃoxが増加することがわかる。ここで、隣接するチャネ
ルのゲート電圧をΔψだけ変動させたときの最小ポテン
シャルφm の変動量Δφm を求めると、Δφm は（２）
式のように表せる。
膜の膜厚ｄoxが薄くなることによりゲート絶縁膜の容量
Ｃoxが増加することがわかる。ここで、隣接するチャネ
ルのゲート電圧をΔψだけ変動させたときの最小ポテン
シャルφm の変動量Δφm を求めると、Δφm は（２）
式のように表せる。
【０００７】
【数２】 Δφm ＝〔Ｃ4 ／（Ｃ1 ＋Ｃ2 ＋Ｃ3 ＋Ｃ4 ）〕・Δψ ・・・（２） （式中、Ｃ1 ＋Ｃ2 はゲート絶縁膜以下の容量、Ｃ3 ＋
Ｃ4 は一つのゲート電極に隣接する転送方向容量、Ｃ4
は一つのゲート電極に隣接する一方側の転送方向容量を
表す。）
Ｃ4 は一つのゲート電極に隣接する転送方向容量、Ｃ4
は一つのゲート電極に隣接する一方側の転送方向容量を
表す。）
【０００８】上記（２）式に表したように、ゲート絶縁
膜容量Ｃoxが増加することにより、すなわちゲート絶縁
膜以下の容量Ｃ1 ＋Ｃ2 が増加することにより、最小ポ
テンシャルの変動量Δφm は小さくなる。つまり、転送
方向容量Ｃ3 ，Ｃ4 による影響よりも容量Ｃ1 ＋Ｃ2 に
よる影響のほうが大きくなるため、転送方向のフリンジ
電界が減少する。そのことにより電極間に発生するポテ
ンシャルディップがさらに深くなって、転送効率が悪化
することになる。
膜容量Ｃoxが増加することにより、すなわちゲート絶縁
膜以下の容量Ｃ1 ＋Ｃ2 が増加することにより、最小ポ
テンシャルの変動量Δφm は小さくなる。つまり、転送
方向容量Ｃ3 ，Ｃ4 による影響よりも容量Ｃ1 ＋Ｃ2 に
よる影響のほうが大きくなるため、転送方向のフリンジ
電界が減少する。そのことにより電極間に発生するポテ
ンシャルディップがさらに深くなって、転送効率が悪化
することになる。
【０００９】ここで転送劣化について、上記図６のポテ
ンシャル図および図７の電極配列下のポテンシャル図に
よって説明する。
ンシャル図および図７の電極配列下のポテンシャル図に
よって説明する。
【００１０】図７に示すように、電極１１６の厚さ方向
における電極１１６間の絶縁膜１１７の厚さｄ2 はゲー
ト絶縁膜１１５の厚さｄ1 よりも厚く形成されている。
電極１１６の下方のポテンシャルはｄ2 に律速されてお
り、電極１１６間のポテンシャルは局所的に深くなる。
ＣＣＤの転送部の下では電極１１６にバイアスを印加す
ることにより電荷の転送を行う際には、局所的に絶縁膜
の厚さが厚くなる電極１１６間にポテンシャルディップ
δφが発生する。
における電極１１６間の絶縁膜１１７の厚さｄ2 はゲー
ト絶縁膜１１５の厚さｄ1 よりも厚く形成されている。
電極１１６の下方のポテンシャルはｄ2 に律速されてお
り、電極１１６間のポテンシャルは局所的に深くなる。
ＣＣＤの転送部の下では電極１１６にバイアスを印加す
ることにより電荷の転送を行う際には、局所的に絶縁膜
の厚さが厚くなる電極１１６間にポテンシャルディップ
δφが発生する。
【００１１】このポテンシャルディップδφは転送方向
のフリンジ電界により引っ張られて弱まる。ただし、ゲ
ート絶縁膜１１５を薄膜化することによりフリンジ電界
の効果が弱まり、ポテンシャルディップδφが深くな
る。このように深いポテンシャルディップδφが発生す
ると、そこに転送電荷が多く取り残されるため、大きな
転送劣化となる。これが転送劣化の主要因である。そこ
で、取り扱い電荷量を多くするためにゲート絶縁膜を薄
膜化するには、ポテンシャルディップδφを低減するこ
とが重要になる。
のフリンジ電界により引っ張られて弱まる。ただし、ゲ
ート絶縁膜１１５を薄膜化することによりフリンジ電界
の効果が弱まり、ポテンシャルディップδφが深くな
る。このように深いポテンシャルディップδφが発生す
ると、そこに転送電荷が多く取り残されるため、大きな
転送劣化となる。これが転送劣化の主要因である。そこ
で、取り扱い電荷量を多くするためにゲート絶縁膜を薄
膜化するには、ポテンシャルディップδφを低減するこ
とが重要になる。
【００１２】本発明は、転送部の取り扱い電荷量を増加
するとともに転送効率の悪化を防止するのに優れた電荷
結合素子を提供することを目的とする。
するとともに転送効率の悪化を防止するのに優れた電荷
結合素子を提供することを目的とする。
【００１３】
【課題を解決するための手段】本発明は、上記目的を達
成するためになされた電荷結合素子である。すなわち、
拡散層の上方にゲート絶縁膜を介して複数の電極を配列
した電荷結合素子であって、ゲート絶縁膜は２０ｎｍ以
上６０ｎｍ以下の範囲内の膜厚に形成されているもので
ある。また、拡散層の上方に複数の電極を配列した電荷
結合素子であって、電極直下の拡散層に電荷を蓄積する
ための電圧を印加した際の電荷結合素子のポテンシャル
は拡散層に空乏層が形成される電位以上１０Ｖ以下の範
囲内にあるものである。
成するためになされた電荷結合素子である。すなわち、
拡散層の上方にゲート絶縁膜を介して複数の電極を配列
した電荷結合素子であって、ゲート絶縁膜は２０ｎｍ以
上６０ｎｍ以下の範囲内の膜厚に形成されているもので
ある。また、拡散層の上方に複数の電極を配列した電荷
結合素子であって、電極直下の拡散層に電荷を蓄積する
ための電圧を印加した際の電荷結合素子のポテンシャル
は拡散層に空乏層が形成される電位以上１０Ｖ以下の範
囲内にあるものである。
【００１４】上記電荷結合素子では、拡散層の上方にゲ
ート絶縁膜を介して複数の電極を配列されていて、その
ゲート絶縁膜が２０ｎｍ以上６０ｎｍ以下の範囲内の膜
厚に形成されていることから、転送部の取り扱い電荷量
が増加される。一方、ゲート絶縁膜が２０ｎｍよりも薄
いとトンネル電流が流れて絶縁膜としての機能を果たさ
なくなる。すなわち、ゲート耐圧を確保するためには２
０ｎｍ以上の膜厚が必要になる。他方、ゲート絶縁膜が
６０ｎｍよりも厚いとゲート絶縁膜容量が低下して単位
面積当たりの取り扱い電荷量が減少する。そのためダイ
ナミックレンジが小さくなる。よって、ゲート絶縁膜の
膜厚は上記範囲内に設定される。
ート絶縁膜を介して複数の電極を配列されていて、その
ゲート絶縁膜が２０ｎｍ以上６０ｎｍ以下の範囲内の膜
厚に形成されていることから、転送部の取り扱い電荷量
が増加される。一方、ゲート絶縁膜が２０ｎｍよりも薄
いとトンネル電流が流れて絶縁膜としての機能を果たさ
なくなる。すなわち、ゲート耐圧を確保するためには２
０ｎｍ以上の膜厚が必要になる。他方、ゲート絶縁膜が
６０ｎｍよりも厚いとゲート絶縁膜容量が低下して単位
面積当たりの取り扱い電荷量が減少する。そのためダイ
ナミックレンジが小さくなる。よって、ゲート絶縁膜の
膜厚は上記範囲内に設定される。
【００１５】また、拡散層の上方に複数の電極を配列さ
れていて、電極直下の拡散層に電荷を蓄積するための電
圧を印加した際の電荷結合素子のポテンシャルが拡散層
に空乏層が形成される電位以上１０Ｖ以下の範囲になっ
ているものであるから、ポテンシャルディップが小さく
なり転送効率が高くなる。一方、ポテンシャルが拡散層
に空乏層を形成する電位よりも低い場合には、拡散層に
電荷を蓄積することができない。他方、ポテンシャルが
１０Ｖを越えると転送効率が低くなり、実用的ではな
い。よって、ポテンシャルは上記範囲内に設定される。
れていて、電極直下の拡散層に電荷を蓄積するための電
圧を印加した際の電荷結合素子のポテンシャルが拡散層
に空乏層が形成される電位以上１０Ｖ以下の範囲になっ
ているものであるから、ポテンシャルディップが小さく
なり転送効率が高くなる。一方、ポテンシャルが拡散層
に空乏層を形成する電位よりも低い場合には、拡散層に
電荷を蓄積することができない。他方、ポテンシャルが
１０Ｖを越えると転送効率が低くなり、実用的ではな
い。よって、ポテンシャルは上記範囲内に設定される。
【００１６】
【発明の実施の形態】本発明の第１実施例を図１の概略
構成断面図によって説明する。図では、代表していわゆ
るＭＯＳ（金属−酸化膜−半導体）型の２相駆動方式の
電荷結合素子（以下、ＣＣＤという）を示す。
構成断面図によって説明する。図では、代表していわゆ
るＭＯＳ（金属−酸化膜−半導体）型の２相駆動方式の
電荷結合素子（以下、ＣＣＤという）を示す。
【００１７】図１の示すように、第１伝導型（例えばＮ
型）の半導体基板（例えばシリコン基板）１１の表面側
には拡散層として第１伝導型（例えばＮ+ 型）の不純物
拡散層１２が形成され、その直下には第１伝導型とは逆
伝導型である第２伝導型（例えばＰ+ 型）の不純物拡散
層１３が形成されているさらに第２伝導型（例えばＰ -
型）の不純物拡散層１４が深さ方向に形成されている。
また、半導体基板１１の表面には、ゲート絶縁膜１５が
形成され、その上面には複数の電極１６が一部分がオー
バラップする状態に絶縁膜１７を介して配列されてい
る。そして上記構成のＣＣＤ１０では、上記ゲート絶縁
膜１５は２０ｎｍ以上６０ｎｍ以下の範囲内の膜厚に形
成されている。
型）の半導体基板（例えばシリコン基板）１１の表面側
には拡散層として第１伝導型（例えばＮ+ 型）の不純物
拡散層１２が形成され、その直下には第１伝導型とは逆
伝導型である第２伝導型（例えばＰ+ 型）の不純物拡散
層１３が形成されているさらに第２伝導型（例えばＰ -
型）の不純物拡散層１４が深さ方向に形成されている。
また、半導体基板１１の表面には、ゲート絶縁膜１５が
形成され、その上面には複数の電極１６が一部分がオー
バラップする状態に絶縁膜１７を介して配列されてい
る。そして上記構成のＣＣＤ１０では、上記ゲート絶縁
膜１５は２０ｎｍ以上６０ｎｍ以下の範囲内の膜厚に形
成されている。
【００１８】上記のような膜厚にゲート絶縁膜１５を形
成したことにより、転送部の取り扱い電荷量が増加され
る。
成したことにより、転送部の取り扱い電荷量が増加され
る。
【００１９】一方、ゲート絶縁膜１５が２０ｎｍよりも
薄いとトンネル電流が流れて絶縁膜としての機能を果た
さなくなる。例えば、電極１６への最大印加電圧が１５
Ｖのとき、ゲート絶縁膜１５中の電界がおよそ７ＭＶ／
ｃｍ以下でないとトンネル電流が流れる。したがって、
ゲート耐圧を確保するためには２０ｎｍ以上の膜厚が必
要になる。また、ゲート絶縁膜１５を薄くしすぎるとフ
リンジ電界が弱くなって転送効率が低下する。この点か
らも、ゲート絶縁膜１５は上記範囲の膜厚が必要であ
る。他方、ゲート絶縁膜１５が６０ｎｍよりも厚いと単
位面積当たりの取り扱い電荷量が減少してダイナミック
レンジが小さくなる。よって、ゲート絶縁膜１５の膜厚
は上記範囲内に設定される。
薄いとトンネル電流が流れて絶縁膜としての機能を果た
さなくなる。例えば、電極１６への最大印加電圧が１５
Ｖのとき、ゲート絶縁膜１５中の電界がおよそ７ＭＶ／
ｃｍ以下でないとトンネル電流が流れる。したがって、
ゲート耐圧を確保するためには２０ｎｍ以上の膜厚が必
要になる。また、ゲート絶縁膜１５を薄くしすぎるとフ
リンジ電界が弱くなって転送効率が低下する。この点か
らも、ゲート絶縁膜１５は上記範囲の膜厚が必要であ
る。他方、ゲート絶縁膜１５が６０ｎｍよりも厚いと単
位面積当たりの取り扱い電荷量が減少してダイナミック
レンジが小さくなる。よって、ゲート絶縁膜１５の膜厚
は上記範囲内に設定される。
【００２０】次に本発明の第２実施例を、上記第１実施
例と同様に上記図１を用いて説明する。図１に示す構成
のＣＣＤ１０では、上記電極１６直下の不純物拡散層１
２に電荷を蓄積するための電圧を電極１６に印加したと
きのＣＣＤ１０のポテンシャルが、上記不純物拡散層１
２に空乏層が形成される電位以上でかつ１０Ｖ以下の範
囲に存在するように設定されている。すなわち、従来の
ＣＣＤのポテンシャル値よりも低いポテンシャル値にな
っている。言い換えれば、上記ポテンシャルが上記範囲
になるような不純物濃度で不純物拡散層１２が形成され
ている。なお、ポテンシャルが１０Ｖになるのは、例え
ば電極１６に０Ｖを印加したときである。
例と同様に上記図１を用いて説明する。図１に示す構成
のＣＣＤ１０では、上記電極１６直下の不純物拡散層１
２に電荷を蓄積するための電圧を電極１６に印加したと
きのＣＣＤ１０のポテンシャルが、上記不純物拡散層１
２に空乏層が形成される電位以上でかつ１０Ｖ以下の範
囲に存在するように設定されている。すなわち、従来の
ＣＣＤのポテンシャル値よりも低いポテンシャル値にな
っている。言い換えれば、上記ポテンシャルが上記範囲
になるような不純物濃度で不純物拡散層１２が形成され
ている。なお、ポテンシャルが１０Ｖになるのは、例え
ば電極１６に０Ｖを印加したときである。
【００２１】ここで、ポテンシャルφと上記不純物拡散
層１２の濃度ＮD との関係を説明する。ポテンシャルφ
はポアソン方程式から（３）式のように表される。
層１２の濃度ＮD との関係を説明する。ポテンシャルφ
はポアソン方程式から（３）式のように表される。
【００２２】
【数３】 φ＝ｑＮD Ｘm2／（２χS ε0 ）＋ｑＮD Ｘm ／（χS ε0 ）＋ＶＧ ・・・（３） （式中、ｑは電子の電荷、ＮD は不純物拡散層１２の不
純物濃度、Ｘm は最小となるポテンシャル界面からの深
さ、χS はゲート絶縁膜１５の比誘電率、ε0は真空誘
電率、ＶＧは電極１６に印加されるゲート電圧であ
る。）
純物濃度、Ｘm は最小となるポテンシャル界面からの深
さ、χS はゲート絶縁膜１５の比誘電率、ε0は真空誘
電率、ＶＧは電極１６に印加されるゲート電圧であ
る。）
【００２３】ここで、上記（３）式中のｑ，Ｘm ，
χS ，ε0 は一定なので、（３）式は下記（４）式のよ
うに表される。
χS ，ε0 は一定なので、（３）式は下記（４）式のよ
うに表される。
【００２４】
【数４】φ＝ｃＮD ＋ＶＧ ・・・（４） （式中、ｃ＝ｑＸm2／（２χS ε0 ）＋ｑＸm ／（χS
ε0 ）＝一定。）
ε0 ）＝一定。）
【００２５】よって、ポテンシャルφは上記不純物拡散
層１２の不純物濃度ＮD に比例することがわかる。した
がって、ポテンシャルφは不純物拡散層１２の不純物濃
度ＮD によって決定される。
層１２の不純物濃度ＮD に比例することがわかる。した
がって、ポテンシャルφは不純物拡散層１２の不純物濃
度ＮD によって決定される。
【００２６】上記ＣＣＤ１０では、ポテンシャルが不純
物拡散層１２に空乏層が形成される電位以上１０Ｖ以下
の範囲になっていることから、ポテンシャルディップが
小さくなり転送効率が高くなる。
物拡散層１２に空乏層が形成される電位以上１０Ｖ以下
の範囲になっていることから、ポテンシャルディップが
小さくなり転送効率が高くなる。
【００２７】図２に転送効率とポテンシャルとの関係の
一例を示す。図は、ゲート絶縁膜を一定にした状態でポ
テンシャル値を変化させたときの転送効率を調べた結果
である。この図では、縦軸は転送効率をＣＣＤ１０の水
平方向の転送効率を表す電圧（例えばＬＬ．ＬＩＮＥ３
３）を示し、横軸はポテンシャルを示す。ＬＬ．ＬＩＮ
Ｅ３３は、電圧が０に近づくに従い、転送効率が高くな
ると判断されるものである。図に示すように、ポテンシ
ャルが１０Ｖよりも高くなると転送効率が非常に低下
し、一方ポテンシャルが１０Ｖ以下では実用的な転送効
率が得られた。
一例を示す。図は、ゲート絶縁膜を一定にした状態でポ
テンシャル値を変化させたときの転送効率を調べた結果
である。この図では、縦軸は転送効率をＣＣＤ１０の水
平方向の転送効率を表す電圧（例えばＬＬ．ＬＩＮＥ３
３）を示し、横軸はポテンシャルを示す。ＬＬ．ＬＩＮ
Ｅ３３は、電圧が０に近づくに従い、転送効率が高くな
ると判断されるものである。図に示すように、ポテンシ
ャルが１０Ｖよりも高くなると転送効率が非常に低下
し、一方ポテンシャルが１０Ｖ以下では実用的な転送効
率が得られた。
【００２８】一方、ポテンシャルが不純物拡散層１２に
空乏層が形成されないような低い電位では、電極１６に
電圧を印加しても不純物拡散層１２に電荷を蓄積するこ
とができない。すなわち、ＣＣＤとしての機能を果たさ
ない。他方、１０Ｖを越える電位では転送効率が非常に
低下するため、実用的ではない。よって、ポテンシャル
は上記範囲内になるように設定される。
空乏層が形成されないような低い電位では、電極１６に
電圧を印加しても不純物拡散層１２に電荷を蓄積するこ
とができない。すなわち、ＣＣＤとしての機能を果たさ
ない。他方、１０Ｖを越える電位では転送効率が非常に
低下するため、実用的ではない。よって、ポテンシャル
は上記範囲内になるように設定される。
【００２９】次に、ＣＣＤの転送劣化の原因となるポテ
ンシャルディップδφを図３のポテンシャル図によって
説明する。図では、実線は電極１６下の深さ方向のポテ
ンシャル分布を示し、破線は電極１６間下方の深さ方向
のポテンシャル分布を示す。
ンシャルディップδφを図３のポテンシャル図によって
説明する。図では、実線は電極１６下の深さ方向のポテ
ンシャル分布を示し、破線は電極１６間下方の深さ方向
のポテンシャル分布を示す。
【００３０】図に示すように、不純物拡散層１２におい
て、ゲート絶縁膜１５よりも厚い絶縁膜１７下方のポテ
ンシャル分布で最小となるポテンシャルφ2mは、ゲート
絶縁膜１５下方のポテンシャル分布で最小となるポテン
シャルφ1mよりも深くなっている。上記最小ポテンシャ
ルφ1mは界面からの深さＸ1mに位置し、上記最小ポテン
シャルφ2mは界面からの深さＸ2mに位置している。ここ
でφ2m−φ1mをポテンシャルディップδφとすれば、δ
φは（５）式で表される。
て、ゲート絶縁膜１５よりも厚い絶縁膜１７下方のポテ
ンシャル分布で最小となるポテンシャルφ2mは、ゲート
絶縁膜１５下方のポテンシャル分布で最小となるポテン
シャルφ1mよりも深くなっている。上記最小ポテンシャ
ルφ1mは界面からの深さＸ1mに位置し、上記最小ポテン
シャルφ2mは界面からの深さＸ2mに位置している。ここ
でφ2m−φ1mをポテンシャルディップδφとすれば、δ
φは（５）式で表される。
【００３１】
【数５】 δφ＝φ2m−φ1m ＝ｑＮD （Ｘ2m2 −Ｘ1m2 ）／（２χS ε0 ） ＋ｑＮD （ｄ2 Ｘ2m−ｄ1 Ｘ1m）／（χS ε0 ） ・・・（５） （式中、ｑは電子の電荷、ＮD は不純物拡散層１２の不
純物濃度、ｄ1 はゲート絶縁膜１５の膜厚、ｄ2 は電極
１６の膜厚方向における電極１６間の絶縁膜１７の膜
厚、χS はゲート絶縁膜１５の比誘電率、ε0 は真空誘
電率を表す。）
純物濃度、ｄ1 はゲート絶縁膜１５の膜厚、ｄ2 は電極
１６の膜厚方向における電極１６間の絶縁膜１７の膜
厚、χS はゲート絶縁膜１５の比誘電率、ε0 は真空誘
電率を表す。）
【００３２】ここで各最小ポテンシャルの界面からの深
さＸ1m，Ｘ2mはゲート絶縁膜１６の厚さにはほとんど依
存しない。そこでＸ1m≒Ｘ2mと近似することができるの
で、（５）式の第１項は無視できる。その結果（５）式
は第２項のみとなり、またＸ1m＝Ｘ2m＝Ｘm として上記
（５）式を変形すると（６）式が得られる。
さＸ1m，Ｘ2mはゲート絶縁膜１６の厚さにはほとんど依
存しない。そこでＸ1m≒Ｘ2mと近似することができるの
で、（５）式の第１項は無視できる。その結果（５）式
は第２項のみとなり、またＸ1m＝Ｘ2m＝Ｘm として上記
（５）式を変形すると（６）式が得られる。
【００３３】
【数６】 δφ＝φ2m−φ1m ＝ｑＮD （ｄ2 −ｄ1 ）Ｘm ／（χS ε0 ） ・・・（６）
【００３４】ここで、ゲート絶縁膜１５の膜厚ｄ1 の変
化にともなって絶縁膜１７の膜厚をｄ2 も同じだけ変化
するのでｄ2 −ｄ1 ＝一定である。また、電子の電荷
ｑ、最小ポテンシャルの界面からの深さＸm 、ゲート絶
縁膜１５の比誘電率χS 、真空誘電率ε0 は一定なの
で、上記（６）式は下記（７）式のように表される。
化にともなって絶縁膜１７の膜厚をｄ2 も同じだけ変化
するのでｄ2 −ｄ1 ＝一定である。また、電子の電荷
ｑ、最小ポテンシャルの界面からの深さＸm 、ゲート絶
縁膜１５の比誘電率χS 、真空誘電率ε0 は一定なの
で、上記（６）式は下記（７）式のように表される。
【００３５】
【数７】δφ＝ｃＮD ・・・（７） （式中、ｃ＝ｑ（ｄ2 −ｄ1 ）Ｘm ／（χS ε0 ）は定
数を表す。）
数を表す。）
【００３６】よって、ポテンシャルディップδφは上記
不純物拡散層１２の不純物濃度ＮDに比例することがわ
かる。したがって、不純物濃度ＮD を低くすることによ
ってポテンシャルディップδφは軽減されることにな
る。上記ポテンシャルディップを軽減することができる
と、電荷の取り残し量が減少して転送劣化が改善され
る。
不純物拡散層１２の不純物濃度ＮDに比例することがわ
かる。したがって、不純物濃度ＮD を低くすることによ
ってポテンシャルディップδφは軽減されることにな
る。上記ポテンシャルディップを軽減することができる
と、電荷の取り残し量が減少して転送劣化が改善され
る。
【００３７】そこで、上記電極１６直下の不純物拡散層
１２に電荷を蓄積するための電圧を印加したときのこの
ＣＣＤ１０のポテンシャルは、不純物拡散層１２に空乏
層が形成される電位以上であれば、そのポテンシャルは
低ければ低い程望ましいことになるが、ポテンシャルが
低くなりすぎるとダイナミックレンジが低くなる。そこ
でダイナミックレンジを考慮すると上記ポテンシャルは
７Ｖ〜８Ｖの範囲内に設定されるのが望ましい。
１２に電荷を蓄積するための電圧を印加したときのこの
ＣＣＤ１０のポテンシャルは、不純物拡散層１２に空乏
層が形成される電位以上であれば、そのポテンシャルは
低ければ低い程望ましいことになるが、ポテンシャルが
低くなりすぎるとダイナミックレンジが低くなる。そこ
でダイナミックレンジを考慮すると上記ポテンシャルは
７Ｖ〜８Ｖの範囲内に設定されるのが望ましい。
【００３８】上記説明したように、上記第１実施例のゲ
ート絶縁膜の膜厚条件と上記第２実施例のポテンシャル
条件とを満足することにより、図４に示すように、電極
１６間の絶縁膜１７下方におけるポテンシャルディップ
δφを大幅に低減して転送効率の悪化を防止するととも
に転送部の取り扱い電荷量を増加させることが可能にな
る。よって、性能に優れたＣＣＤ１０となる。
ート絶縁膜の膜厚条件と上記第２実施例のポテンシャル
条件とを満足することにより、図４に示すように、電極
１６間の絶縁膜１７下方におけるポテンシャルディップ
δφを大幅に低減して転送効率の悪化を防止するととも
に転送部の取り扱い電荷量を増加させることが可能にな
る。よって、性能に優れたＣＣＤ１０となる。
【００３９】また上記説明では２相駆動方式のＣＣＤで
説明したが、例えば３相駆動方式、４相駆動方式であっ
ても、上記説明した２相駆動方式と同様に転送劣化を改
善することが可能である。
説明したが、例えば３相駆動方式、４相駆動方式であっ
ても、上記説明した２相駆動方式と同様に転送劣化を改
善することが可能である。
【００４０】
【発明の効果】以上、説明したように本発明によれば、
電荷結合素子のゲート絶縁膜を２０ｎｍ以上６０ｎｍ以
下の範囲の膜厚に形成したので、転送部の取り扱い電荷
量を増加させることができる。また、電荷結合素子の電
極直下の拡散層に電荷を蓄積するための電圧を印加した
ときの電荷結合素子のポテンシャルが、拡散層に空乏層
が形成される電位以上１０Ｖ以下の範囲内になっている
ので、ポテンシャルディップが小さくなって転送効率の
向上が図れる。
電荷結合素子のゲート絶縁膜を２０ｎｍ以上６０ｎｍ以
下の範囲の膜厚に形成したので、転送部の取り扱い電荷
量を増加させることができる。また、電荷結合素子の電
極直下の拡散層に電荷を蓄積するための電圧を印加した
ときの電荷結合素子のポテンシャルが、拡散層に空乏層
が形成される電位以上１０Ｖ以下の範囲内になっている
ので、ポテンシャルディップが小さくなって転送効率の
向上が図れる。
【図面の簡単な説明】
【図１】本発明の実施例の概略構成断面図である。
【図２】転送効率とポテンシャルとの関係図である。
【図３】ＣＣＤ転送部の深さ方向のポテンシャル図であ
る。
る。
【図４】ポテンシャルディップの改善例の説明図であ
る。
る。
【図５】従来例のＣＣＤ転送部の概略断面図である。
【図６】図５に示したＣＣＤ転送部の深さ方向のポテン
シャル図である。
シャル図である。
【図７】従来例のＣＣＤ電極配列下のポテンシャル図で
ある。
ある。
１０ ＣＣＤ（電荷結合素子） １２ 不純物拡散層 １５ ゲート絶縁膜 １６ 電極
Claims (4)
- 【請求項１】 拡散層の上方にゲート絶縁膜を介して複
数の電極を配列した電荷結合素子において、 前記ゲート絶縁膜は２０ｎｍ以上６０ｎｍ以下の範囲内
の膜厚に形成されていることを特徴とする電荷結合素
子。 - 【請求項２】 拡散層の上方に複数の電極を配列した電
荷結合素子において、 前記電極直下の前記拡散層に電荷を蓄積するための電圧
を印加した際の該電荷結合素子のポテンシャルは、前記
拡散層に空乏層が形成される電位以上１０Ｖ以下の範囲
内にあることを特徴とする電荷結合素子。 - 【請求項３】 請求項２記載の電荷結合素子において、 該電荷結合素子は前記拡散層と前記電極との間にゲート
絶縁膜を設けたＭＯＳ構造を成すことを特徴とする電荷
結合素子。 - 【請求項４】 請求項３記載の電荷結合素子において、 前記ゲート絶縁膜は２０ｎｍ以上６０ｎｍ以下の範囲内
の膜厚に形成されていることを特徴とする電荷結合素
子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11864096A JPH0951090A (ja) | 1995-05-29 | 1996-05-14 | 電荷結合素子 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13000595 | 1995-05-29 | ||
| JP7-130005 | 1995-05-29 | ||
| JP11864096A JPH0951090A (ja) | 1995-05-29 | 1996-05-14 | 電荷結合素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0951090A true JPH0951090A (ja) | 1997-02-18 |
Family
ID=26456545
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11864096A Pending JPH0951090A (ja) | 1995-05-29 | 1996-05-14 | 電荷結合素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0951090A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014003243A (ja) * | 2012-06-20 | 2014-01-09 | Canon Inc | 固体撮像装置及びカメラ |
-
1996
- 1996-05-14 JP JP11864096A patent/JPH0951090A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014003243A (ja) * | 2012-06-20 | 2014-01-09 | Canon Inc | 固体撮像装置及びカメラ |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040305 |
|
| A131 | Notification of reasons for refusal |
Effective date: 20040316 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
| A02 | Decision of refusal |
Effective date: 20040720 Free format text: JAPANESE INTERMEDIATE CODE: A02 |