JPH09510587A - アナログ信号の調整及びデジタル化回路 - Google Patents

Abstract

(57)【要約】 アナログ信号（ｘ（ｔ））を調整及びデジタル化する回路は、デルタ変調器の形式をとり、コンパレータ（１）、クロック制御フリップフロップ（２）、デジタルアキュムレータ（３）、及びデジタイザ（４）を含む。コンパレータ（１）はアナログ信号（ｘ（ｔ））と適合された信号（ｙ（ｔ））とを比較する。アキュムレータのデジタル出力信号は、デジタルローパスフィルタ（７）及びデジタル出力信号（ＤＯＵＴ）の平均値（Ｍ）が供給される閾値コンパレータ（９）により、アナログ入力信号（ｘ（ｔ））に対応する矩形波信号（ＣＯＵＴ）に変換される。

Description

【発明の詳細な説明】 アナログ信号の調整及びデジタル化回路 この発明はアナログ信号を調整及びデジタル化する回路に関し、調整される信 号に適用される可変ヒステリシス(hysteresis)を用いてアナログ信号を処理する トリガー回路を含む。又この発明は一般的な信号調整及びデジタル化に用いて好 適な回路に関する。 ＤＥ ３９ ８３１ Ａ１は回転速度センサのアナログ出力信号を調整する回 路を開示しており、この回路は制御可能な変化点即ち”ヒステリシス”を有する トリガー回路を含む。回転速度に対応するセンサ信号の周波数をかけた結合係数 が決定され、センサ出力信号の振幅を発生する。トリガー回路のヒステリシスは 結合係数の関数として変化、又は結合係数に適合される。ヒステリシスは高い結 合係数により増加し、低い結合係数により減少する。回転の開始時及び回転角速 度の上昇時、正確な結合係数の計算には比較的高い費用が必要となる。 例えば、この種の回路はホイールセンサ信号を評価する必要があり、このホイ ールセンサ信号にはアンチロック制御又はトラクションスリップ制御のブレーキ システムを有する車の制御に必要なデータが含まれる。従来の受動変換器即ちホ イールセンサでは、測定信号はホイール速度、及び変換器と歯付きディスク（こ れはホイールと共に回転し電磁誘導により変換器内に信号を発生する）との空気 スロットに大きく依存する。特に、低回転速度及び不的確な製造許容値により、 例えば、この許容値のために大きな空気スロットが存在するとき、有用な信号を 避けられない余計な信号から区別するのが困難となる。従って、製造及び組立の 時に著しい努力が必要となる。 本発明の目的は、前述したホイールセンサにより測定信号の獲得等のアナログ 信号獲得中のインターフェース保護を改良し、特にアナログ信号処理の領域で回 路の追加費用を減少することである。構成される回路の出力信号は、信号処理及 び信号評価を行うこの方法及び回路に互換性がある。 この目的は前述したタイプの回路により実現することが判明した。詳細に、こ の制御回路はデルタ変調器の形式をとり、調整されるアナログ信号（この信号は 制御回路の参照入力である）と適合された信号とを比較し、信号変化を示すバイ ナリ信号を発生し、この信号をクロック制御された双安定フリップフロップに導 く。この双安定フリップフロップの出力信号は、調整される信号と適合された信 号の差を示すバイナリデータ列である。このデータ列はデジタルアキュムレータ 内で累積され、デジタイザにより適合された信号としてコンパレータの第２入力 に導かれる。積分サイクルでアキュムレータ内で加算される積分時定数、又は数 値は、フリップフロップの出力信号の関数として可変である。このアキュムレー タのデジタル出力信号はデジタル閾値コンパレータにより評価される。このコン パレータは符号を有するデジタル出力信号と、デジタル出力信号の平均値とを比 較し、アナログ入力信号に対応する調整された矩形波信号を発生する。 本発明によれば、アナログ入力信号はデジタル信号処理方法の原則に従って処 理される。デルタ変調器として知られる制御回路を用いることにより、デジタル 信号が発生され、このデジタル信号は（閾値として）平均値が供給される閾値コ ンパレータにより評価される。この平均値は積分及び整流されたデジタル信号の 平均値から発生される。最後に、調整されたアナログ入力信号の周波数又は０通 過を示す矩形波信号が発生される。この矩形波信号は更に、例えばＡＢＳコント ローラの評価回路のような一般的な回路により評価される。回路全体は簡単な構 成で、従って製造コストは低く、余計な信号と有用な信号の信頼性のある区別を 提供する。 アナログ入力信号に適合するヒステリシスが、閾値に応答する閾値コンパレー タの変化により達成される。この変化は、デジタル出力信号がデジタル積分器内 で生成されたデジタル出力信号の平均値を超えると発生する。この出力信号が平 均値を超えると、閾値コンパレータは出力信号に応じて”セット”又は”リセッ ト”され、これにより閾値コンパレータの出力に信号変化が生じる。 好適に、閾値コンパレータの閾値として機能する出力信号の平均値は、デジタ ル積分器により発生される。 この発明の特徴によれば、デジタル出力信号は閾値コンパレータ及びデジタル ローパスフィルタにより平均値発生器に導かれる。 本発明の他の特徴によれば、フリップフロップの連続する等しいバイナリ出力 信号の数を判断するエッジ検出器、及びこのエッジ検出器の後段に第１アキュム レータの積分定数を適合させるための数値を設定する第２アキュムレータが提供 される。好適にこの数値は、フリップフロップの連続する等しいバイナリ出力信 号の数に対応して１〜１５の間の範囲の値である。動作サイクルにおいて、第１ アキュムレータの内容に互いに加算され又は減算され第２アキュムレータにより 決定される数値がこれである。 従属クレーム５はアナログセンサ信号をトリガー回路により調整及びデジタル 化する回路が発明として考慮され、この回路は、デルタ変調器の形式をとる制御 回路が設けられ、この制御回路は調整されるアナログ信号（これは制御回路の参 照入力である）と適合された信号とを比較し、信号変化を示すバイナリ信号を発 生し、このバイナリ信号をクロック制御の双安定フリップフロップに導く。双安 定フリップフロップの出力信号は、調整される信号と適合される信号との差を示 すバイナリデータ列である。データ列はデジタルアキュムレータ内で累積され、 デジタイザにより適合された信号としてコンパレータの第２入力に導かれる。動 作サイクルでアキュムレータ内で加算される積分時定数即ち数値は、フリップフ ロップの出力信号の関数として変化する。第１アキュムレータのデジタル出力信 号（ＡＯＵＴ）は、アナログ入力信号に対応する調整されデジタル化された信号 である。 この比較的簡単な回路構成により、アナログ信号は更に処理可能なデジタル信 号に変換される。非常にダイナミックなこの種の回路は、エッジ検出器と、この エッジ検出器の後段に設けられる第２アキュムレータにより実現される。第１ア キュムレータのデジタル出力信号はアナログ入力信号に対応する調整されデジタ ル化された信号である。 前述した回路の変形として、好適にデジタル出力信号の平均値は、閾値コンパ レータの閾値として機能する。デジタル出力信号の量が平均値を超えプラスの場 合、閾値コンパレータがセットされる。この閾値コンパレータは、デジタル出力 信号の量が平均値を超えマイナスの場合、リセットされる。デジタル出力信号の 量が符号に係わらずこの平均値より小さい限り、コンパレータの出力信号は修正 されない。 本発明の他の特徴、効果及び変形例は、図面を参照して行われる以下の詳細な 説明から明かとなる。 図面の簡単な説明 図１は本発明の回路の一実施例を示すブロック図。 図２は図１の回路を含む本発明の他の実施例を示すプロック図。 図３は図１及び図２の回路の動作を示す図。 図１において、本発明による回路は基本的に、コンパレータ１、クロック制 御双安定フリップフロップ２、第１アキュムレータ３及びデジタイザ（デジタル ・アナログ変換器）４と、エッジ検出器６と第２アキュムレータ５を含む。アナ ログ入力信号ｘ（ｔ）はコンパレータ１の一方の入力に供給される。コンパレー タ１、フリップフロップ２、第１アキュムレータ３及びデジタイザ４は、デルタ 変調器の形式で制御回路を形成する。”ｘ（ｔ）は制御回路の入力参照である。 コンパレータの第２入力に供給される”ｙ（ｔ）”は、適合された信号である。 クロック制御フリップフロップ２及びデジタルアキュムレータ３、５に対する動 作サイクルＣＬＫは、端子ＣＬＫによりこの制御回路に導かれる。この回路のデ ジタル出力信号は第１アキュムレータ３の出力に発生する。好適に、これはデジ タルローパスフィルタ７を介して導かれ評価される。 アナログ入力信号ｘ（ｔ）と適合された信号ｙ（ｔ）（アキュムレータ３の出 力信号をデジタイザ４内でデジタル・アナログ変換された信号）を常に比較して いるコンパレータ１の出力信号は、この構成ではバイナリ信号である。このバイ ナリ信号のレベルは、アナログ入力信号ｘ（ｔ）と適合された信号ｙ（ｔ）間の 差のみに依存する。次のフリップフロップ２において、このフリップフロップの クロック動作は、直列１ビットデータ列を発生し、このデータ列は第１アキュム レータ３でデジタル的に累積される。アキュムレータ３の積分時定数は、動作サ イクルＣＬＫにおいて各々加算又は減算される数値Ｚに依存し、この数値Ｚは、 エッジ検出器６により決定される。このエッジ検出器６の出力信号は第２アキュ ムレータ５でデジタル的に累積される。エッジ検出器６はフリップフロップ２の 連続する”等しい”出力信号の数を確認する。この値はアナログ入力信号ｘ（ｔ ）のエッジの急峻さに関する情報を含む。デジタル積分器でもある第２アキュム レータはこの実施例では、１〜１５の間の値Ｚを第１アキュムレータ３に供給す る。この値Ｚは第１アキュムレータ３の積分時定数を決定する。 図２に示す本発明の実施例の図１との違いは、デジタルローパスフィルタ７を 通過させた後、デジタル出力信号の処理を更に行うところである。濾波された出 力信号ＤＯＵＴはデジタル閾値コンパレータ９及びデジタル積分器８の平均値発 生部により、矩形波信号ＣＯＵＴ（調整された形式の入力信号ｘ（ｔ）を示す） に変換される。矩形波信号の周波数は、主にデジタルフィルタの時定数による位 相シフトは別として、アナログ入力信号ｘ（ｔ）の周波数に一致する。 図３のフローチャートは図１及び２の回路の動作を示す。上部特性曲線（曲線 ３Ａ）はアナログ入力信号ｘ（ｔ）を示し、この信号はノイズ及び高周波数干渉 に影響されている。更にデジタイザ３の出力に発生する適合された信号ｙ（ｔ） も曲線３Ａとしてプロットされている。曲線３Ａにおいてこの信号は動作サイク ルＣＬＫと、信号ｘ（ｔ）との比較で大幅に減少した高周波数干渉の数から得ら れる段階的曲線により示される。 曲線３Ｂはクロック制御されたフリップフロップ２の出力信号ＦＦＯＵＴを示 す。図３Ｂのような等しい値の連続するバイナリ出力信号の数、又は同一バイナ リ信号の持続時間は、アナログ入力信号のエッジ急峻度に関する情報を含む。 図３の曲線３Ｃ及び３Ｄは図２の回路に関連している。曲線３Ｃは出力ＤＯＵ Ｔ即ちデジタルローパスフィルタ７の出力でのデジタル整流出力信号のアナログ 表現ＶＯＵＴである。曲線３Ｃの平均値が積分器８により発生される。この平均 値は図３Ｃの点により示され、この平均値を得ることにより矩形波出力信号の切 り替わりが発生する。この平均値は閾値コンパレータ９の閾値として機能する。 デジタル出力値ＤＯＵＴの量は、時刻ｔ１、ｔ２…ｔｎで積分器８により決定さ れる平均値Ｍに達している。閾値コンパレータは図３Ｄに示すように、時刻ｔ１ 、ｔ２…ｔｎで”セット”又は”リセット”される。曲線３Ｄと関連して曲線３ Ｃは、本発明により達成されるアナログ入力信号ｘ（ｔ）に対して適用されるヒ ステリシスを示す。 このように平均値Ｍは、閾値コンパレータ９に対する閾値として評価され、そ の結果、本発明によるトリガー回路のヒステリシス、即ち図２の回路の出力での 矩形波信号のコースを決定する。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 トラスコフ、 アドリアン ドイツ連邦共和国、 61449 シュタイン バハ、 ベルリナー・シュトラーセ 32

Claims (1)

1. 【特許請求の範囲】 １．アナログ信号を調整及びデジタル化する回路であって、調整される信号に適 合する可変ヒステリシスを用いて前記アナログ信号を処理するトリガー回路を含 み、 デルタ変調器の形式で設けられる制御回路であって、前記制御回路入力で調整 されるアナログ信号（ｘ（ｔ））と、適合された信号（ｙ（ｔ））とを比較し、 前記信号の変化を示すバイナリ信号を発生し、このバイナリ信号をクロック制御 の双安定フリップフロップ（２）に導くコンパレータ（１）を有する制御回路（ １、２、３、４）を具備し、 前記双安定フリップフロップ（２）の出力信号は、前記調整される信号（ｘ（ ｔ））と前記適合された信号（ｙ（ｔ））間の差を示すバイナリデータ列であっ て、 前記データ列はデジタルアキュムレータ（３）内で累積され、デジタイザ（４ ）を用いて前記適合された信号（ｙ（ｔ））として前記コンパレータ（１）の第 ２入力に導かれ、 前記動作サイクル期間に前記アキュムレータ（３）内で加算される積分時定数 即ち数値（Ｚ）は、前記フリップフロップ（２）の出力信号（ＦＦＯＵＴ）の関 数として変化し、 前記アキュムレータ（３）のデジタル出力信号（ＡＯＵＴ）はデジタル閾値コ ンパレータ（９）により評価され、このコンパレータ（９）は符号を計算にいれ て前記デジタル出力信号と前記デジタル出力信号の量（ＶＯＵＴ）の平均値（Ｍ ）とを比較し、前記アナログ入力信号（ｘ（ｔ））に対応する調整された矩形波 信号を発生することを特徴とする回路。 ２．前記デジタル出力信号（ＡＯＵＴ）の前記量（ＶＯＵＴ）の平均値は、前記 閾値コンパレータ（９）の閾値として評価され、前記閾値コンパレータは前記デ ジタル出力信号（ＡＯＵＴ）の量が前記平均値（Ｍ）より大きくしかもプラスの 場合に”セット”され、及び前記コンパレータは前記量が前記平均値（Ｍ）より 大きくしかもマイナスの場合に”リセット”されることをことを特徴とする請求 項１記載の回路。 ３．前記閾値コンパレータ（９）の閾値として機能する前記平均値（Ｍ）は、デ ジタル積分器（９）により発生されることをことを特徴とする請求項１又は２記 載の回路。 ４．前記第１アキュムレータ（３）の前記デジタル出力信号（ＡＯＵＴ）は、前 記閾値コンパレータ（９）及び前記デジタル積分器（８）にデジタルローパスフ ィルタ（７）を介して供給されることをことを特徴とする請求項１〜３記載の回 路。 ５．トリガー回路を用いてアナログ信号を調整及びデジタル化する回路であって 、 デルタ変調器の形式をとる制御回路であって、前記制御回路の入力参照である 調整されるアナログ信号（ｘ（ｔ））と、適合された信号（ｙ（ｔ））とを比較 し、前記信号の変化を示すバイナリ信号を発生し、このバイナリ信号をクロック 制御の双安定フリップフロップ（２）に導くコンパレータ（１）を有する制御回 路（１、２、３、４）を具備し、 双安定フリップフロップ（２）の出力信号は、前記調整される信号（ｘ（ｔ） ）と前記適合された信号（ｙ（ｔ））間の差を示すバイナリデータ列であって、 前記データ列はデジタルアキュムレータ（３）内で累積され、デジタイザ（４ ）を用いて前記適合された信号（ｙ（ｔ））として前記コンパレータ（１）の第 ２入力に導かれ、 前記積分サイクル（ＣＬＫ）期間に前記アキュムレータ（３）内で加算される 積分時定数即ち数値（Ｚ）は、前記フリップフロップ（２）の出力信号（ＦＦＯ ＵＴ）の関数として変化し、前記第１アキュムレータ（３）の前記デジタル出力 信号（ＡＯＵＴ）は前記アナログ入力信号（ｘ（ｔ））に対応する前記調整され デジタル化された信号であることを特徴とする回路 ６．前記第１アキュムレータ（３）の前記デジタル出力信号（ＡＯＵＴ）は更に デジタルローパスフィルタ（７）により処理されることを特徴とする請求項５記 載の回路。 ７．エッジ検出器（６）が、前記フリップフロップ（２）の同一値で前記連続す るバイナリ出力信号（ＦＦＯＵＴ）の数を判断し、前記エッジ検出器の後段に設 けられ前記第１アキュムレータ（３）の積分時定数を適合させるための前記数値 （Ｚ）を設定する第２アキュムレータ（５）を特徴とする請求項１〜６に記載の 回路。 ８．前記第１アキュムレータ（３）は、１と１５の間の値（Ｚ）を、前記フリッ プフロップ（２）の同一値で連続するバイナリ出力信号（ＦＦＯＵＴ）の数の関 数として（従って前記アナログ信号のエッジ急峻度の関数として）加算又は減算 することを特徴とする請求項７に記載の回路。