JPH0950970A - Manufacture of semiconductor device - Google Patents
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体装置の製造方法
に係わり、さらに詳しくは、半導体集積回路の微細化・
大集積化に対応するため浅い接合の形成を可能とするよ
うな半導体製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to miniaturization of a semiconductor integrated circuit.
The present invention relates to a semiconductor manufacturing method capable of forming a shallow junction in order to cope with large scale integration.
【０００２】[0002]
【従来の技術】ＭＯＳＬＳＩの微細化・高集積化に伴い
ＭＯＳトランジスターのソース／ドレイン部及びＬＤＤ
（Lightly Doped Drain ）部（もしくはソース／ドレイ
ンの拡張部）を浅い接合とする必要がある。この浅い接
合形成への要求に対処するため、0.25μm 世代までは活
性化アニールの低温度化、短時間化が計られてきたが、
0.18μm 世代以降についてはドーパント原子のイオン注
入の前に、基板の結晶性を乱すことによりドーパント原
子の拡散を抑えるような工程として、プレ・アモルファ
ス化イオン注入を行い、チャネリングテールの抑制や熱
拡散の抑制を行う必要がある。2. Description of the Related Art With the miniaturization and high integration of MOS LSIs, the source / drain portions of MOS transistors and LDDs
It is necessary to make the (Lightly Doped Drain) part (or the source / drain extension part) a shallow junction. To meet this requirement for shallow junction formation, activation annealing has been performed at lower temperatures and shorter times until the 0.25 μm generation.
For the 0.18 μm generation and beyond, pre-amorphization ion implantation is performed as a process to suppress the diffusion of dopant atoms by disturbing the crystallinity of the substrate before ion implantation of dopant atoms to suppress channeling tails and thermal diffusion. Must be suppressed.
【０００３】このうちSi, Ge, Sn, As, Sb等のイオンに
よるプレ・アモルファス化イオン注入はチャネリングテ
ールの抑制に効果があるとともに、ドーパントであるB,
P等のアモルファス化層での熱拡散を抑える効果のある
ことが知られている。一方、F 原子を用いたプレ・アモ
ルファス化イオン注入にはチャネリングテールの抑制と
ドーパント原子の拡散を抑制する効果がSi等より高いこ
とが知られており、これら単体原子のイオンをプレ・ア
モルファス化イオン注入に利用する方法が考案されてい
る。Of these, the pre-amorphization ion implantation using ions of Si, Ge, Sn, As, Sb, etc. is effective in suppressing the channeling tail, and is a dopant B,
It is known to have the effect of suppressing thermal diffusion in the amorphized layer of P and the like. On the other hand, it is known that the effects of suppressing the channeling tail and suppressing the diffusion of dopant atoms are higher in pre-amorphized ion implantation using F atoms than in Si etc. A method used for ion implantation has been devised.
【０００４】[0004]
【発明が解決しようとする課題】しかしながら、これら
単体原子のイオンをプレ・アモルファス化イオン注入に
利用する従来方法は次のような問題点を有している。S
i, Ge, Sn, As, Sb等のイオンによるプレ・アモルファ
ス化注入はチャネリングテールの抑制に効果があるとと
もに、ドーパントであるB, P等のアモルファス化層での
熱拡散を抑える効果があるが、プレ・アモルファス化層
の深さと接合深さを注意深く決めないと接合リーク電流
の増加する恐れがある。図５はプレ・アモルファス化層
の深さ、接合深さ及び転移ループ位置の関係(T.O.Sedgw
ick, Nuclear Instruments and Methods, B37/38, 760
(1989))を模式的に示したものである。However, the conventional method of utilizing these single atom atoms for pre-amorphization ion implantation has the following problems. S
Pre-amorphization implantation by ions of i, Ge, Sn, As, Sb, etc. is effective in suppressing the channeling tail, and is also effective in suppressing thermal diffusion in the amorphized layer of dopants B, P, etc. The junction leakage current may increase unless the depth of the pre-amorphized layer and the junction depth are carefully determined. Figure 5 shows the relationship between the depth of the pre-amorphized layer, the junction depth, and the position of the transition loop (TOSedgw
ick, Nuclear Instruments and Methods, B37 / 38, 760
(1989)).
【０００５】図５（ａ）に示すように、プレ・アモルフ
ァス化イオン注入により形成されたアモルファス化層の
深さＸαが、その後のドーパントイオン（Ｂ）注入の深
さに比べて浅い場合、チャネリングテールが生じ、アモ
ルファス化層下部でドーパントの増速拡散が起こり、浅
い接合は実現できなくなる。図５（ｂ）にはその場合の
熱処理後の様子を示した。As shown in FIG. 5A, when the depth Xα of the amorphized layer formed by the pre-amorphization ion implantation is shallower than the depth of the subsequent dopant ion (B) implantation, channeling is performed. A tail is formed, and accelerated diffusion of the dopant occurs under the amorphized layer, so that a shallow junction cannot be realized. FIG. 5B shows the state after the heat treatment in that case.
【０００６】また、図５（ｃ）に示すように、充分な深
さまでアモルファス化した場合にはチャネリングテール
は抑制でき、浅い接合が実現できるが、図５（ｄ）のよ
うに、接合の空乏層中に熱処理により残留する二次欠陥
層（転移ループ）が存在する確立が高くなり、接合リー
ク電流が増大する恐れがある。Further, as shown in FIG. 5C, when amorphization is performed to a sufficient depth, the channeling tail can be suppressed and a shallow junction can be realized. However, as shown in FIG. The probability that a secondary defect layer (dislocation loop) remains due to heat treatment in the layer increases, and the junction leakage current may increase.
【０００７】これを避けるためにアモルファス化層の深
さと接合深さを注意深く設定する必要があり、浅い接合
と低接合リーク電流の実現を両立できる条件のウインド
ーは狭く、従ってプロセスの余裕度も小さいのが現状で
ある。図６は、アモルファス化層の深さに対する接合リ
ーク電流の測定例(T.O.Sedgwick, Nuclear Instruments
and Methods, B37/38, 760(1989))であるが、接合リー
ク電流はアモルファス化層が深くなると急激に増加する
ことから、前記プロセスウインドーの狭さを裏付けてい
る。なお、図６では、Asイオン注入の前工程としてGeを
プレ・アモルファス化イオン注入したものであり、その
ドーズ量を変えてある。In order to avoid this, it is necessary to carefully set the depth of the amorphized layer and the junction depth, and the window under which both the shallow junction and the low junction leakage current can be realized is narrow, and therefore the process margin is also small. is the current situation. FIG. 6 shows an example of measuring the junction leakage current with respect to the depth of the amorphized layer (TO Sedgwick, Nuclear Instruments
and Methods, B37 / 38, 760 (1989)), the junction leakage current increases sharply as the amorphized layer becomes deeper, which confirms the narrowness of the process window. In FIG. 6, Ge is pre-amorphized ion-implanted as a pre-process of As ion implantation, and the dose amount is changed.
【０００８】一方、Ｆ原子を用いたプレ・アモルファス
化イオン注入はチャネリングテールの抑制とドーパント
原子の拡散を抑制する効果がＳｉ等より高いことが知ら
れているが、ドーパント原子の注入量が多くなると拡散
抑制効果が小さくなると言う課題がある。On the other hand, it is known that the pre-amorphization ion implantation using F atoms has a higher effect of suppressing the channeling tail and the diffusion of the dopant atoms than Si or the like, but the implantation amount of the dopant atoms is large. Then, there is a problem that the diffusion suppressing effect becomes small.
【０００９】本発明は、このような実情に鑑みてなさ
れ、プレ・アモルファス化層の深さを浅くした状態で、
ドーパントのドーズ量が多い状態でも、ドーパントの熱
拡散を抑制し、しかも接合リークが少ない浅い接合を有
する半導体装置を製造することを目的とする。The present invention has been made in view of the above circumstances, and in the state where the depth of the pre-amorphized layer is shallow,
It is an object of the present invention to manufacture a semiconductor device having a shallow junction that suppresses thermal diffusion of the dopant even when the dose amount of the dopant is large and has a small junction leak.
【００１０】[0010]
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置製造方法においては、ドーパン
トイオン注入の前工程として、ＩＶ族，ＩＩＩ族および
Ｖ族原子をＡとし、ＶＩＩ族原子をＢとした場合の分子
式がＡＢｘの形の分子イオンをプレ・アモルファス化注
入する。In order to achieve the above object, in the method for manufacturing a semiconductor device of the present invention, the group IV, III and V atoms are designated as A and the group VII is designated as a pre-step of the dopant ion implantation. Pre-amorphous implantation of molecular ions whose molecular formula is ABx when the atom is B is performed.
【００１１】前記プレ・アモルファス化イオン注入工程
においては、ドーパントイオン注入時のアモルファスシ
リコンにおいて予測されるドーパント濃度のピーク深さ
に対し、当該注入原子ＡおよびＢの濃度のピーク深さが
同程度から２倍程度となるように注入エネルギを設定し
て行うことが好ましい。In the pre-amorphization ion implantation step, the peak depth of the concentration of the implanted atoms A and B is about the same as the peak depth of the dopant concentration predicted in the amorphous silicon during the dopant ion implantation. It is preferable to set the implantation energy so as to be about double.
【００１２】より具体的には、プレ・アモルファス化注
入イオンの構造原子Ｂをフッ素（Ｆ）とし、構造原子Ａ
をシリコン（Ｓｉ）としたＳｉＦを用いることが好まし
い。その場合には、注入ドーズ量は１×１０14から１×
１０16Ions/cm2、注入エネルギは２５keV 程度が好まし
い。More specifically, the structure atom B of the pre-amorphization implantation ions is fluorine (F), and the structure atom A
It is preferable to use SiF in which is silicon (Si). In that case, the implantation dose is 1 × 10 14 to 1 ×
The implantation energy is preferably 10 16 Ions / cm 2 , and the implantation energy is preferably about 25 keV.
【００１３】本発明の半導体装置の製造方法では、ドー
パントイオン注入の前工程として、プレ・アモルファス
化イオン注入をＳｉＦイオンを用いて行う。その結果、
プレ・アモルファス化層の深さを浅くしたまま、ドーパ
ントのドーズ量が多い条件においてもドーパントの拡散
を抑えることができ、浅い接合の形成が可能となる。In the method of manufacturing a semiconductor device of the present invention, pre-amorphization ion implantation is performed using SiF ions as a pre-process of dopant ion implantation. as a result,
Even when the depth of the pre-amorphized layer is shallow, the diffusion of the dopant can be suppressed even under the condition that the dose amount of the dopant is large, and the shallow junction can be formed.
【００１４】[0014]
【発明の実施の形態】以下、本発明の実施例に係る半導
体装置の製造方法について、図面を参照しつつ詳細に説
明する。実施例１ 本実施例は、本発明の方法を用いて、ｐ+ ／ｎ接合を有
する半導体装置を形成した例である。DETAILED DESCRIPTION OF THE INVENTION A method of manufacturing a semiconductor device according to an embodiment of the present invention will be described in detail below with reference to the drawings. Example 1 This example is an example of forming a semiconductor device having a p + / n junction by using the method of the present invention.
【００１５】ｎ型半導体基板に、ドーパントイオン注入
の前工程としてSiF イオンをエネルギ25keV 、ドーズ量
３×１０15 Ions/cm2 でプレ・アモルファス化注入し、
その後９００゜Ｃで１０分間さらに８００゜Ｃで１０秒
間それぞれN2雰囲気中で熱処理を行った。なお、この場
合、SiF イオンは、通常Ｓｉイオンの注入に用いられる
SiF4ガスをソースガスとし、イオン注入装置のマスフィ
ルタ部質量数を４７に設定することにより生成した。そ
の結果、Ｓｉイオンと同程度の生成効率でSiFイオンビ
ームが得られた。Pre-amorphization implantation of SiF ions at an energy of 25 keV and a dose of 3 × 10 15 Ions / cm 2 was performed on a n-type semiconductor substrate as a pre-process of implanting dopant ions.
After that, heat treatment was performed at 900 ° C. for 10 minutes and further at 800 ° C. for 10 seconds in a N 2 atmosphere. In this case, SiF ions are usually used for implanting Si ions.
SiF 4 gas was used as a source gas, and the mass number was set to 47 in the mass filter section of the ion implantation apparatus. As a result, a SiF ion beam was obtained with a generation efficiency similar to that of Si ions.
【００１６】プレ・アモルファス化イオン注入後、ドー
パントとしてBF2 イオンをエネルギ20KeV、ドーズ量3X1
015 Ions/cm2 でイオン注入し、９００゜Ｃで１０分間
熱処理を行い、この場合に形成される接合の深さＸｊを
実際に測定した。なお、イオン注入はすべて厚さ11nmの
シリコン酸化膜を通して行われた。After the pre-amorphization ion implantation, BF 2 ions as a dopant have an energy of 20 KeV and a dose of 3 × 1.
Ions were implanted at 15 Ions / cm 2 and heat treatment was performed at 900 ° C. for 10 minutes, and the junction depth Xj formed in this case was actually measured. All the ion implantation was performed through a silicon oxide film having a thickness of 11 nm.
【００１７】図１に示すように、本実施例のエネルギ25
keV 、ドーズ量3X1015 Ions/cm2 でSiF イオンをプレ・
アモルファス化注入して得られた接合の深さＸｊは、平
均で0.142 μm 程度、バラツキが0.13μm 〜0.15μm の
範囲であった。実施例２ 本実施例は、実施例１の接合形成条件において、プレ・
アモルファス化イオン注入時のSiF イオンエネルギを33
keV に設定し、その他の条件を実施例１と同様にして接
合を有する半導体装置を形成したものである。この場合
に形成された接合深さＸｊを実際に測定した。図１に示
すように、この場合の接合深さは0.157μm であった。As shown in FIG. 1, the energy of the present embodiment 25
Pre-treatment of SiF ions with keV and dose of 3 × 10 15 Ions / cm 2
The junction depth Xj obtained by the amorphization implantation was about 0.142 μm on average, and the variation was in the range of 0.13 μm to 0.15 μm. Example 2 In this example, under the bonding conditions of Example 1,
The SiF ion energy during amorphized ion implantation is 33
A semiconductor device having a junction was formed under the same conditions as in Example 1 except that keV was set. The junction depth Xj formed in this case was actually measured. As shown in FIG. 1, the junction depth in this case was 0.157 μm.
【００１８】比較例１ 本発明の実施例１の結果に対する比較例として、プレ・
アモルファス化イオン注入を実施しない条件で、接合を
有する半導体装置を形成し、この場合に形成される接合
深さＸｊを実際に測定した。なお、接合形成におけるそ
の他の条件は実施例１のものと同様である。図１に示す
ように、プレ・アモルファス化イオン注入を実施しない
場合、形成された接合深さは0.178 μm であった。 Comparative Example 1 As a comparative example for the results of Example 1 of the present invention,
A semiconductor device having a junction was formed under the condition that the amorphization ion implantation was not performed, and the junction depth Xj formed in this case was actually measured. The other conditions for forming the joint are the same as those in the first embodiment. As shown in FIG. 1, when the pre-amorphization ion implantation was not performed, the formed junction depth was 0.178 μm.
【００１９】比較例２ 本発明の実施例１の結果に対する比較例として、F イオ
ンをエネルギ10keV でプレ・アモルファス化注入した条
件で、接合を有する半導体装置を形成し、この場合に形
成される接合深さＸｊを実際に測定した。なお、接合形
成におけるその他の条件は実施例１のものと同様であ
る。図１に示すように、F 単体イオンによるプレ・アモ
ルファス化イオン注入で形成された接合深さは平均で0.
162 μm 、バラツキが0.155 μm 〜0.165 μm の範囲で
あった。 Comparative Example 2 As a comparative example to the result of Example 1 of the present invention, a semiconductor device having a junction was formed under the condition that F ions were pre-amorphized and implanted at an energy of 10 keV, and the junction formed in this case was formed. The depth Xj was actually measured. The other conditions for forming the joint are the same as those in the first embodiment. As shown in Fig. 1, the junction depth formed by pre-amorphization ion implantation with single F ions is 0 on average.
162 μm, and the variation was in the range of 0.155 μm to 0.165 μm.
【００２０】比較例３ 本発明の実施例１の結果に対する比較例として、Siイオ
ンをエネルギ15keV でプレ・アモルファス化注入した条
件で、接合を有する半導体装置を形成し、この場合に形
成される接合深さＸｊを実際に測定した。なお、接合形
成におけるその他の条件は実施例１のものと同様であ
る。図１に示すように、エネルギ15keV のSi単体イオン
によるプレ・アモルファス化イオン注入で形成された接
合深さは0.168 μm であった。。 Comparative Example 3 As a comparative example to the result of Example 1 of the present invention, a semiconductor device having a junction was formed under the condition that Si ions were pre-amorphized and implanted at an energy of 15 keV, and the junction formed in this case was formed. The depth Xj was actually measured. The other conditions for forming the joint are the same as those in the first embodiment. As shown in FIG. 1, the junction depth formed by pre-amorphization ion implantation with Si single ions having an energy of 15 keV was 0.168 μm. .
【００２１】比較例４ 本発明の実施例１の結果に対する比較例として、Siイオ
ンをエネルギ20keV でプレ・アモルファス化注入した条
件で、接合を形成し、この場合に形成される接合深さＸ
ｊを実際に測定した。なお、接合形成におけるその他の
条件は実施例１のものと同様である。図１に示すよう
に、エネルギ20keV のSi単体イオンによるプレ・アモル
ファス化イオン注入で形成された接合深さは平均で0.17
5 μm 、バラツキが0.167 μm 〜0.181 μm の範囲であ
った。。 Comparative Example 4 As a comparative example to the results of Example 1 of the present invention, a junction was formed under the condition that Si ions were pre-amorphized and implanted at an energy of 20 keV, and a junction depth X formed in this case was formed.
j was actually measured. The other conditions for forming the joint are the same as those in the first embodiment. As shown in Fig. 1, the junction depth formed by pre-amorphization ion implantation with Si single ions with energy of 20 keV is 0.17 on average.
5 μm, and the variation was in the range of 0.167 μm to 0.181 μm. .
【００２２】評価１ 前記実施例１及び２、比較例１から４により、本発明の
SiF イオンをプレ・アモルファス化イオン注入した場合
に、最も浅い接合形成となることが示された。形成され
る接合深さはSiF イオンのエネルギにも依存し、エネル
ギ25keV が最適で、この場合、バラツキは大きいものの
深さ0.142 μm の最も浅い接合が形成された。 Evaluation 1 The invention of Examples 1 and 2 and Comparative Examples 1 to 4 were evaluated according to the present invention.
It was shown that the shallowest junction formation was obtained when pre-amorphization ion implantation of SiF ions was performed. The formed junction depth also depends on the energy of SiF ions, and the energy of 25 keV is optimal. In this case, the shallowest junction with a depth of 0.142 μm was formed although the variation was large.
【００２３】さらに、プレ・アモルファス化イオン注入
を実施しない場合、あるいはSi、Fイオン単体でプレ・
アモルファス化イオン注入を実施したした場合には、形
成された接合はいずれも深く、本発明のSiF イオンをプ
レ・アモルファス化イオン注入する方法には相乗効果の
あることが示された。Further, when the pre-amorphization ion implantation is not carried out, or when the Si and F ions are pre-implanted
When the amorphization ion implantation was performed, all the formed junctions were deep, and it was shown that the method of pre-amorphization ion implantation of SiF 4 ions of the present invention has a synergistic effect.
【００２４】実施例３ 本実施例は本発明の方法を用いて、ｐ+ ／ｎ接合を有す
る半導体装置を形成したもう一つの例である。実施例１
の接合形成条件におる接合深さと、プレ・アモルファス
化イオン注入時のSiF イオンドーズ量を変えた場合に形
成される接合深さを比較するため、ドーズ量を５×１０
15 Ions/cm2 と実施例１よりも大きく設定し、その他の
条件を実施例１と同様として接合を有する半導体装置を
形成した。図２に示すように、本実施例３では、前記実
施例１と同様な接合深さであった。 Embodiment 3 This embodiment is another example of forming a semiconductor device having a p + / n junction by using the method of the present invention. Example 1
In order to compare the junction depth under the conditions for forming the junction with the junction depth formed by changing the SiF ion dose amount during the pre-amorphization ion implantation, the dose amount is 5 × 10 5
A semiconductor device having a junction was formed by setting 15 Ions / cm 2 to be larger than that in Example 1 and other conditions being the same as in Example 1. As shown in FIG. 2, in Example 3, the junction depth was similar to that in Example 1.
【００２５】実施例４ 実施例３の接合形成条件においてイオンドーズ量をさら
に変え、１×１０15 Ions/cm2 と、実施例３よりも小さ
く設定し、その他の条件を実施例１と同様として接合を
有する半導体装置を形成した。図２に示すように、ドー
ズ量が減少すると接合深さは、実施例１に比べて約１５
％深くなった。 Example 4 The ion dose amount was further changed under the junction forming conditions of Example 3 and set to 1 × 10 15 Ions / cm 2, which is smaller than that of Example 3, and other conditions were the same as those of Example 1. A semiconductor device having a junction is formed. As shown in FIG. 2, when the dose amount is decreased, the junction depth is about 15 as compared with the first embodiment.
% Deepened.
【００２６】比較例６ ドーズ量０すなわちプレ・アモルファス化イオン注入を
実施せず、その他の条件を実施例１と同様として接合を
有する半導体装置を形成した。図２に示すように、プレ
・アモルファス化イオン注入を実施しない条件では、接
合深さが最も深くなることがわかる。 Comparative Example 6 A semiconductor device having a junction was formed under the same conditions as in Example 1, except that the dose amount was 0, that is, pre-amorphization ion implantation was not performed. As shown in FIG. 2, it is understood that the junction depth becomes the deepest under the condition that the pre-amorphization ion implantation is not performed.
【００２７】実施例６ 実施例３の接合形成条件において、プレ・アモルファス
化イオン注入後の熱処理の効果を知るために、熱処理条
件を温度１０００゜Ｃのラピッドアニールとし、その他
の条件を実施例３と同様として接合を有する半導体装置
を形成した。図２に示すように、本熱処理条件で接合深
さは、実施例３に比較して約１／２まで浅くなった。 Example 6 In order to know the effect of the heat treatment after the pre-amorphization ion implantation under the junction forming conditions of Example 3, the heat treatment condition was rapid annealing at a temperature of 1000 ° C., and other conditions were used in Example 3. Similarly to the above, a semiconductor device having a junction was formed. As shown in FIG. 2, under this heat treatment condition, the junction depth was reduced to about 1/2 of that in Example 3.
【００２８】実施例７ 実施例６の接合形成条件において、プレ・アモルファス
化イオン注入時のイオンドーズ量を３×１０15 Ions/cm
2 と実施例６よりも少なく設定し、その他の条件を実施
例６と同様として接合を有する半導体装置を形成した。
図２に示すように、ドーズ量が減少すると接合深さが深
くなることがわかる。なお、本実施例７の接合形成条件
のイオンドーズ量は実施例１と同様であり、実施例１の
熱処理条件を本実施例の場合に変えることにより接合を
浅く形成できることがわかる。 Example 7 Under the junction forming conditions of Example 6, the ion dose amount during pre-amorphization ion implantation was 3 × 10 15 Ions / cm 2.
2 and less than in Example 6, and other conditions were the same as in Example 6 to form a semiconductor device having a junction.
As shown in FIG. 2, it can be seen that the junction depth increases as the dose decreases. It should be noted that the ion dose amount under the junction forming conditions of the present Example 7 is the same as that of the Example 1, and it can be understood that the junction can be formed shallow by changing the heat treatment conditions of the Example 1 to those of the present example.
【００２９】実施例８ 実施例６の接合形成条件において、プレ・アモルファス
化イオン注入時のイオンドーズ量をさらに変え、１×１
０15 Ions/cm2 と実施例６の約１／５倍に設定し、その
他の条件を同様として接合を形成した。図２に示すよう
に、ドーズ量が減少すると接合深さが深くなることがわ
かる。 Example 8 Under the junction forming conditions of Example 6, the ion dose amount during pre-amorphization ion implantation was further changed to 1 × 1.
0 15 Ions / cm 2 was set to about ⅕ times that of Example 6, and the junction was formed under the same other conditions. As shown in FIG. 2, it can be seen that the junction depth increases as the dose decreases.
【００３０】比較例７ ドーズ量０すなわちプレ・アモルファス化イオン注入を
実施せず、その他の条件を実施例６と同様として接合を
有する半導体装置を形成した。図２に示すように、プレ
・アモルファス化イオン注入を実施しない条件で、接合
深さが最も深くなることがわかる。 Comparative Example 7 A semiconductor device having a junction was formed under the same conditions as in Example 6 except that the dose amount was 0, that is, pre-amorphization ion implantation was not performed. As shown in FIG. 2, it is understood that the junction depth becomes the deepest under the condition that the pre-amorphization ion implantation is not performed.
【００３１】評価２ 図２に示すように、前記比較例６，７と実施例１，３，
４，６，７，８とを比較することにより、本実施例の方
法を用いて接合を形成する場合、SiF イオンのプレ・ア
モルファス化イオン注入ドーズ量を１×１０14から１×
１０16Ions/cm2の範囲に設定することで、ドーズ量の多
い程接合は浅く形成され、また、プレ・アモルファス化
イオン注入後の熱処理条件の選定によっては接合をさら
に浅くできることが示された。 Evaluation 2 As shown in FIG. 2, Comparative Examples 6 and 7 and Examples 1, 3,
Comparing Nos. 4, 6, 7 and 8, when the junction is formed using the method of the present embodiment, the pre-amorphization ion implantation dose amount of SiF ions is from 1 × 10 14 to 1 ×.
It has been shown that by setting the range of 10 16 Ions / cm 2, the junction becomes shallower as the dose amount increases, and the junction can be made shallower by selecting the heat treatment conditions after the pre-amorphization ion implantation. .
【００３２】実施例１０ 本実施例は本発明の方法を用い、ＭＯＳＬＳＩを製造し
た例である。本実施例においては、説明を簡潔に行うた
めＭＯＳ製造プロセスをスッテプ毎に区分して説明す
る。なお、本実施例以降において各種数値を示さない工
程においては、微細化の程度において標準的な値を用い
るものとする。 Embodiment 10 This embodiment is an example of manufacturing a MOS LSI using the method of the present invention. In the present embodiment, the MOS manufacturing process will be described separately for each step in order to simplify the description. It should be noted that standard values are used in the degree of miniaturization in the steps in which various numerical values are not shown in the examples and subsequent examples.
【００３３】「第１ステップ」：ＬＯＣＯＳやトレンチ
形成等の素子分離工程を施し、ウエル、チャンネルスト
ップ、デイープ及びしきい値電圧Ｖth等の素子分離特性
やトランジスタ特性を決定するイオン注入工程を施した
後、ゲート酸化及びゲート電極形成を行う。"First step": An element isolation process such as LOCOS and trench formation is performed, and an ion implantation process for determining the element isolation properties such as well, channel stop, deep and threshold voltage Vth, and transistor properties is performed. After that, gate oxidation and gate electrode formation are performed.
【００３４】「第２ステップ」：Ｐチャンネル及びＮチ
ャンネル領域のＬＤＤ（Lightly Doped Drain ）部を形
成するため、レジストマスクの形成及びイオン注入を行
い、必要である場合には、ポケット（ハロー）構造によ
るイオン注入も実施する。 「第３ステップ」：ＣＶＤによりSiO2 を堆積させ、そ
れを全面エッチバックすることによりゲート電極にサイ
ドウオールスペーサを0.05〜0.20μm の幅で形成した
後、ＣＶＤまたは熱酸化法あるいは両者を組み合わせて
イオン注入用スクリーン酸化膜を5 〜20nmの厚さで形成
する。[Second step]: A resist mask is formed and ions are implanted to form LDD (Lightly Doped Drain) portions of the P-channel and N-channel regions, and a pocket (halo) structure is formed if necessary. Ion implantation is also performed. [Third step]: SiO 2 is deposited by CVD, and the entire surface is etched back to form a side wall spacer with a width of 0.05 to 0.20 μm on the gate electrode. Then, CVD or thermal oxidation method or a combination of both methods is used. A screen oxide film for ion implantation is formed with a thickness of 5 to 20 nm.
【００３５】「第４ステップ」：Ｐチャンネルのソース
／ドレイン領域にレジストパターンニングを行い、SiF
イオンによるプレ・アモルファス化イオン注入を実施す
る。この時のSiF イオンの注入エネルギは、次に行うB
ないしBF2 イオン注入時のアモルファスSiに対して予測
されるB濃度のピーク深さに対し、Si及びF のピーク深
さが同程度から２倍程度深さとなるように設定する。そ
の値は、前記実施例１及び２の結果より、BF2 イオンエ
ネルギ20keV に対しSiF イオンエネルギ25keV 程度が最
適である。"Fourth step": resist patterning is performed on the source / drain regions of the P-channel and SiF is performed.
Perform pre-amorphization ion implantation with ions. The SiF ion implantation energy at this time is B
Or, it is set so that the peak depths of Si concentration and F 2 are about the same to about twice the peak depth of B concentration predicted for amorphous Si at the time of BF 2 ion implantation. From the results of Examples 1 and 2, the optimum value is about 25 keV for SiF ion energy for 20 keV for BF 2 ion energy.
【００３６】注入ドーズ量は１×１０14〜１×１０16Io
ns/cm2の値が最適である。代表的なドーズ量としては、
前記実施例３から９の結果により３×１０15 Ions/cm2
程度であり、ドーズ量としてはそれ以下でも以上でも差
し支えないが、定性的にはドーズ量が低いと浅い接合の
形成効果が小さくなり、それより多いと接合リークの可
能性が高くなる。The implantation dose is 1 × 10 14 to 1 × 10 16 Io.
A value of ns / cm 2 is optimal. As a typical dose amount,
According to the results of Examples 3 to 9, 3 × 10 15 Ions / cm 2
The dose may be lower or higher, but qualitatively, if the dose is low, the effect of forming a shallow junction becomes small, and if it is higher than that, the possibility of junction leakage increases.
【００３７】「第５ステップ」：プレ・アモルファス化
イオン注入の後、Ｐチャンネルソース／ドレイン部にイ
オン注入を、例えばBF2 イオンにてエネルギ20keV 、ド
ーズ量３×１０15 Ions/cm2 の条件で行い、レジストを
剥離する。 「第６ステップ」：Ｎチャンネルのソース／ドレイン領
域にイオン注入用レジストパターンニングを行い、必要
であればSiF プレ・アモルファス化イオン注入を「第４
ステップ」と同様に行い、その後、例えばAsイオンをエ
ネルギ20keV 、ドーズ量５×１０15 Ions/cm2 程度でＮ
チャンネルソース／ドレイン部にイオン注入を行い、レ
ジストを剥離する。"Fifth step": After pre-amorphization ion implantation, ion implantation is performed on the P-channel source / drain portion under the conditions of, for example, BF 2 ions, energy of 20 keV and dose of 3 × 10 15 Ions / cm 2 . Then, the resist is peeled off. "Sixth step": Ion implantation resist patterning is performed on the N-channel source / drain regions, and SiF pre-amorphization ion implantation is performed if necessary.
Step, and then, for example, As ions with an energy of 20 keV and a dose of 5 × 10 15 Ions / cm 2
Ions are implanted into the channel source / drain portions to remove the resist.
【００３８】「第７ステップ」：層間絶縁膜形成、コン
タクトホール形成及び層間膜リフローを、例えば温度９
００゜Ｃ、１０分間程度の条件で窒素中で行い、コンタ
クトイオン注入を実施した後に、活性化アニールを、例
えば温度８００゜Ｃ、１０分間の条件で窒素中で行う。[Seventh step]: Interlayer insulating film formation, contact hole formation and interlayer film reflow are performed, for example, at a temperature of 9.
After performing the contact ion implantation in nitrogen under the condition of 00 ° C. for about 10 minutes, activation annealing is performed in nitrogen under the condition of temperature of 800 ° C. for 10 minutes.
【００３９】「第８ステップ」：シンター、配線形成及
びパッシベーション膜形成を経て、ＬＳＩとして完成さ
せる。本実施例により形成されたＰチャンネル単体トラ
ンジスタで実際に測定された短チャンネル効果を図３に
示す。図３には、ゲート長に対するしきい値電圧Ｖth
を、プレ・アモルファス化イオン注入条件として本発明
の実施例１の条件で実施した場合と、比較例１から３の
場合とを比較して示した。なお、図３の結果を得た実施
例においては、ＬＤＤ部の形成及びポケットイオン注入
は行われていない。"Eighth step": Sintering, wiring formation, and passivation film formation are performed to complete an LSI. FIG. 3 shows the short channel effect actually measured by the P channel single transistor formed according to the present embodiment. FIG. 3 shows the threshold voltage Vth with respect to the gate length.
Is shown as a comparison between the case of performing the pre-amorphization ion implantation conditions under the conditions of Example 1 of the present invention and the cases of Comparative Examples 1 to 3. In addition, in the example which obtained the result of FIG. 3, formation of the LDD portion and pocket ion implantation were not performed.
【００４０】また、図４には同一条件において測定され
た接合リーク電流を示した。接合リーク電流の測定条件
は電圧３．６V 、エリア３．９６×１０-3 cm2である。
図４においても、図３と同様に、プレ・アモルファス化
イオン注入条件として本発明の実施例１の条件で実施し
た結果を、比較例１から３の場合と比較して示した。ま
た、図４では、比較例５としてF イオンをエネルギ40ke
V でプレ・アモルファス化イオン注入して接合形成した
場合の結果を追加した。Further, FIG. 4 shows the junction leak current measured under the same conditions. The measurement conditions of the junction leak current are a voltage of 3.6 V and an area of 3.96 × 10 −3 cm 2 .
Similar to FIG. 3, FIG. 4 also shows the results of performing the pre-amorphization ion implantation conditions under the conditions of Example 1 of the present invention in comparison with the cases of Comparative Examples 1 to 3. Further, in FIG. 4, as Comparative Example 5, F ions with energy of 40 ke
The results obtained when the junction was formed by pre-amorphization ion implantation with V 2 were added.
【００４１】図３及び４の結果より、本実施例による接
合形成方法としてプレ・アモルファス化イオン注入をエ
ネルギ25keV のSiF イオンを用いることにより、短チャ
ンネル効果を抑制しながら、接合リークを低くできるこ
とが確認される。すなわち、比較例１のプレ・アモルフ
ァス化イオン注入を実施しない場合では、接合リークは
低く抑えられるが、短チャンネル効果が顕著に現れる。
また、比較例２のF イオン、10keV の条件では、同様に
接合リークは比較的低いものの短チャンネル効果が抑制
できない。さらに、比較例３のSiイオン、15keV の条件
では、短チャンネル効果は抑制できるものの接合リーク
電流が大きくばらつき信頼性が低い結果となった。From the results of FIGS. 3 and 4, it is possible to reduce the junction leak while suppressing the short channel effect by using the SiF ions having the energy of 25 keV for the pre-amorphization ion implantation as the junction forming method according to the present embodiment. It is confirmed. That is, in the case where the pre-amorphization ion implantation of Comparative Example 1 is not carried out, the junction leak can be suppressed to a low level, but the short channel effect remarkably appears.
Further, under the conditions of F 2 ions and 10 keV of Comparative Example 2, the junction leak is similarly relatively low but the short channel effect cannot be suppressed. Furthermore, under the conditions of Si ions and 15 keV in Comparative Example 3, the short channel effect can be suppressed, but the junction leakage current is large and the reliability is low.
【００４２】図３に示された短チャンネルの抑制効果及
び図４における接合リークの結果より、明らかにSiF イ
オンによるアモルファス化効果が確認でき、本発明の浅
い接合形成法としての有効性が確認できる。実施例１１ 本実施例では、本発明の方法を用い、ＭＯＳＬＳＩ製造
した前記実施例１０において、「第４ステップ」のプレ
・アモルファス化イオン注入に用いるイオン種として、
C 、Si、Ge、SnのＩＶ族、B 、Ga、InのＩＩＩ族、及び
N 、P 、As、SbのＶ族等の原子をＡとし、F 、Cl、Br、
I のＶＩＩ族原子をＢとする場合ＡＢｘ（ｘ＝１〜４）
の形の分子式を持つ分子イオンを利用して接合形成を実
施した。それ以外は、前記実施例１０と同様にして半導
体装置を製造した。From the effect of suppressing the short channel shown in FIG. 3 and the result of the junction leak in FIG. 4, the effect of amorphization by SiF ions can be clearly confirmed, and the effectiveness as the shallow junction forming method of the present invention can be confirmed. . Example 11 In this example, as the ion species used for the pre-amorphization ion implantation of the “fourth step” in the above-described Example 10 in which MOSLSI was manufactured by using the method of the present invention,
Group IV of C, Si, Ge, Sn, Group III of B, Ga, In, and
Let N be an atom of group V of N, P, As, Sb, etc. be A, and let F, Cl, Br,
When the VII group atom of I is B, ABx (x = 1 to 4)
The junction was formed by using molecular ions having a molecular formula of the form. A semiconductor device was manufactured in the same manner as in Example 10 except the above.
【００４３】実施例１２ 本実施例では、本発明の方法を用い、ＭＯＳＬＳＩを製
造した前記実施例１０において、Ｎチャンネルソースド
レイン及びＰチャンネルソースドレイン部両方にプレ・
アモルファス化イオン注入を実施する場合、「第３ステ
ップ」のスクリーン酸化膜形成後にプレ・アモルファス
化イオン注入をまとめて実施した。それ以外は、前記実
施例１０と同様にして半導体装置を製造した。 Embodiment 12 In this embodiment, the method of the present invention is used to manufacture a MOS LSI, and in the above-mentioned Embodiment 10, both the N-channel source / drain and the P-channel source / drain parts are pre-formed.
When performing the amorphization ion implantation, the pre-amorphization ion implantation was collectively performed after the screen oxide film was formed in the “third step”. A semiconductor device was manufactured in the same manner as in Example 10 except the above.
【００４４】実施例１３ 本実施例では、本発明の方法を用い、ＭＯＳＬＳＩを製
造した前記実施例１０において、「第２ステップ」にお
けるＰチャンネルおよびＮチャンネルＬＤＤ部形成イオ
ン注入の前工程にもプレ・アモルファス化イオン注入を
「第４ステップ」と同様の条件で実施した。それ以外
は、前記実施例１０と同様にして半導体装置を製造し
た。 Example 13 In this example, the method of the present invention was used to prepare a MOSLSI, and in the above-described Example 10, a pre-process for the P channel and N channel LDD portion forming ion implantation in the "second step" was also performed. Amorphous ion implantation was performed under the same conditions as in the "fourth step". A semiconductor device was manufactured in the same manner as in Example 10 except the above.
【００４５】本実施例により、浅い接合形成をさらに有
効とすることができることが確認された。実施例１４ 本実施例では、本発明の方法を用い、ＭＯＳＬＳＩを製
造した前記実施例１０において、「第７ステップ」にお
ける層間絶縁膜形成の前工程として、５００゜Ｃ〜７０
０゜Ｃの温度範囲の例えば６００゜Ｃにおいて１０分間
程度のプレ・アニールを実施し、過剰のＦ原子をアニー
ルアウトした。このプレ・アニールを新たに実施するこ
とにより、その後の工程で懸念されるＦ原子のバブリン
グやＦ原子が過剰にゲート酸化膜中に取り込まれ、トラ
ンジスタ特性に悪影響をもたらすことを防止することが
できる。It was confirmed by the present example that the shallow junction formation can be made more effective. Example 14 In this example, as a pre-process for forming an interlayer insulating film in the “seventh step” in the above-described Example 10 in which a MOSLSI was manufactured by using the method of the present invention, 500 ° C. to 70 ° C.
Pre-annealing was performed at a temperature range of 0 ° C., for example, 600 ° C. for about 10 minutes to anneal out excess F atoms. By newly performing this pre-annealing, it is possible to prevent the bubbling of F atoms and the excessive incorporation of F atoms into the gate oxide film, which may be a concern in the subsequent steps, and adversely affecting the transistor characteristics. .
【００４６】実施例１５ 本実施例では、本発明の方法を用い、ＭＯＳＬＳＩを製
造した前記実施例１０において、「第１ステップ」のゲ
ート酸化工程の後工程として、NH3 やN2 O雰囲気中で９
００゜Ｃ〜１１００゜Ｃの温度範囲、10秒〜600 秒間程
度のアニールを実施し、ゲート酸化膜シリコン基板界面
にいわゆる窒化処理を行った。本窒化処理を行うことに
より、Ｆ原子が過剰にゲート酸化膜中に取り込まれ、ト
ランジスタ特性に悪影響をもたらすことを防止すること
ができる。 Example 15 In this example, the MOS LSI was manufactured by using the method of the present invention, and in the atmosphere of NH 3 or N 2 O as a step after the “first step” of the gate oxidation step in Example 10 described above. In 9
Annealing was carried out in the temperature range of 00 ° C to 1100 ° C for about 10 seconds to 600 seconds, and so-called nitriding treatment was performed on the gate oxide film silicon substrate interface. By performing the main nitriding treatment, it is possible to prevent F atoms from being excessively taken into the gate oxide film and adversely affecting the transistor characteristics.
【００４７】実施例１６ 本実施例では、本発明の半導体装置製造による浅い接合
形成方法をバイポーラトランジスタ集積回路製造に適用
した。なお、本発明は、上述した実施例に限定されるも
のではなく、本発明の範囲内で種々に改変することがで
きる。 Example 16 In this example, the shallow junction forming method according to the present invention for manufacturing a semiconductor device was applied to manufacture of a bipolar transistor integrated circuit. Note that the present invention is not limited to the above-described embodiments, and can be variously modified within the scope of the present invention.
【００４８】たとえば、上記各実施例を組み合わせるこ
とにより、本発明の範囲内で種々に改変することができ
る。For example, by combining the above embodiments, various modifications can be made within the scope of the present invention.
【００４９】[0049]
【発明の効果】以上説明してきたように、本発明によれ
ば、ドーパントイオン注入の前工程として、たとえばSi
F をプレ・アモルファス化イオン注入することにより、
浅い接合の形成が可能となる。その結果、集積度の高い
ＭＯＳＬＳＩを形成することができる。また、従来用い
られている熱処理条件に比べ、高温、長時間の熱処理を
実施して接合部やゲート電極の低抵抗化を図っても必要
な接合深さが維持でき、高速のＭＯＳＬＳＩの形成が可
能となる。As described above, according to the present invention, as a pre-process of dopant ion implantation, for example, Si
By pre-amorphizing ion implantation of F,
A shallow junction can be formed. As a result, a highly integrated MOSLSI can be formed. In addition, compared with the conventional heat treatment conditions, the required junction depth can be maintained even if high temperature and long time heat treatment is performed to reduce the resistance of the junction and the gate electrode, and high-speed MOSLSI formation is possible. It will be possible.
【図１】図１は本発明の一実施例におけるプレ・アモル
ファス化イオン注入条件に対する接合深さの測定値を、
他の条件と比較した図である。FIG. 1 shows measured values of junction depth under pre-amorphization ion implantation conditions in one embodiment of the present invention,
It is a figure compared with other conditions.
【図２】図２は本発明の一実施例におけるSiF プレ・ア
モルファス化イオン注入ドーズ量に対する接合深さの測
定値を、他の条件と比較した図である。FIG. 2 is a diagram comparing the measured values of the junction depth with respect to the SiF pre-amorphization ion implantation dose amount in one example of the present invention with other conditions.
【図３】図３は本発明の一実施例におけるＭＯＳトラジ
スタゲート長に対するしきい値電圧の測定値を、他の条
件と比較した図である。FIG. 3 is a diagram comparing the measured value of the threshold voltage with respect to the MOS transistor gate length in one embodiment of the present invention with other conditions.
【図４】図４は本発明の一実施例におけるプレ・アモル
ファス化イオン注入条件に対するＭＯＳトラジスタ接合
リーク電流の測定値を、他の条件と比較した図であ
る。。FIG. 4 is a diagram comparing measured values of a MOS transistor junction leakage current with pre-amorphization ion implantation conditions in one embodiment of the present invention with other conditions. .
【図５】図５（ａ）〜（ｄ）はアモルファス化層の深
さ、接合の深さ及び転移ループ位置の関係を示した模式
図である。5 (a) to 5 (d) are schematic diagrams showing the relationship among the depth of the amorphized layer, the junction depth, and the transition loop position.
【図６】図６はアモルファス化層の深さ、接合の深さ及
び接合リークの関係の測定値を示した図である。FIG. 6 is a diagram showing measured values of a relationship between an amorphized layer depth, a junction depth, and a junction leak.
Ｘｊ 接合の深さ Ｘα アモルファス化層の深さ Xj Junction depth Xα Amorphized layer depth
Claims (5)
トイオン注入の前工程として、 ＩＶ族，ＩＩＩ族およびＶ族原子をＡとし、ＶＩＩ族原
子をＢとした場合の分子式がＡＢｘの形の分子イオンを
プレ・アモルファス化注入することを特徴とする半導体
装置の製造方法。1. A method for manufacturing a semiconductor device, wherein a group IV, a group III and group V atom is A and a group VII atom is B and the molecular formula is ABx as a pre-step of dopant ion implantation. A method for manufacturing a semiconductor device, characterized in that the pre-amorphization is implanted.
において、 ドーパントイオン注入時において予測されるドーパント
濃度のピーク深さに対し、 前記プレ・アモルファス化注入の濃度のピーク深さが同
程度から２倍程度となるように注入エネルギを設定して
行うことを特徴とする請求項１に記載の半導体装置の製
造方法。2. In the pre-amorphization ion implantation step, the peak depth of the concentration of the pre-amorphization implantation is similar to or twice the peak depth of the dopant concentration predicted during the dopant ion implantation. The method for manufacturing a semiconductor device according to claim 1, wherein the implantation energy is set so as to be approximately the same.
において、 注入ドーズ量を１×１０14から１×１０16Ions/cm2の範
囲に設定して注入を行うことを特徴とする請求項１また
は２に記載の半導体装置の製造方法。3. The pre-amorphization ion implantation step, wherein the implantation dose is set in the range of 1 × 10 14 to 1 × 10 16 Ions / cm 2 and the implantation is performed. 2. The method for manufacturing a semiconductor device according to 2.
において、 注入イオンの構造原子Ｂとしてフッ素（Ｆ）を用いるこ
とを特徴とする請求項１から３のいずれかに記載の半導
体装置の製造方法。4. The method for manufacturing a semiconductor device according to claim 1, wherein in the pre-amorphization ion implantation step, fluorine (F) is used as a structural atom B of implanted ions.
において、 注入イオンの構造原子Ａとしてシリコン（Ｓｉ）を用い
ることを特徴とする請求項１から４のいずれかに記載の
半導体装置の製造方法。5. The method for manufacturing a semiconductor device according to claim 1, wherein in the pre-amorphization ion implantation step, silicon (Si) is used as a structural atom A of implanted ions.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20418895A JPH0950970A (en) | 1995-08-10 | 1995-08-10 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20418895A JPH0950970A (en) | 1995-08-10 | 1995-08-10 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0950970A true JPH0950970A (en) | 1997-02-18 |
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ID=16486299
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20418895A Pending JPH0950970A (en) | 1995-08-10 | 1995-08-10 | Manufacture of semiconductor device |
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| Country | Link |
|---|---|
| JP (1) | JPH0950970A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001516969A (en) * | 1997-09-16 | 2001-10-02 | バリアン・セミコンダクター・イクイップメント・アソシエーツ・インコーポレーテッド | Method for forming a shallow junction in a semiconductor wafer |
| JP2008124489A (en) * | 2007-12-28 | 2008-05-29 | Fujitsu Ltd | Method of manufacturing semiconductor device |
| JP2010135644A (en) * | 2008-12-05 | 2010-06-17 | Advanced Lcd Technologies Development Center Co Ltd | Thin film semiconductor device, and method of manufacturing the same |
| JP2014160856A (en) * | 2005-12-09 | 2014-09-04 | Semequip Inc | System and method for manufacturing semiconductor device by implantation of carbon cluster |
-
1995
- 1995-08-10 JP JP20418895A patent/JPH0950970A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001516969A (en) * | 1997-09-16 | 2001-10-02 | バリアン・セミコンダクター・イクイップメント・アソシエーツ・インコーポレーテッド | Method for forming a shallow junction in a semiconductor wafer |
| JP2014160856A (en) * | 2005-12-09 | 2014-09-04 | Semequip Inc | System and method for manufacturing semiconductor device by implantation of carbon cluster |
| JP2008124489A (en) * | 2007-12-28 | 2008-05-29 | Fujitsu Ltd | Method of manufacturing semiconductor device |
| JP2010135644A (en) * | 2008-12-05 | 2010-06-17 | Advanced Lcd Technologies Development Center Co Ltd | Thin film semiconductor device, and method of manufacturing the same |
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