JPH09508245A - 高電圧電子増幅器 - Google Patents
高電圧電子増幅器Info
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Abstract
(57)【要約】
低電圧半導体製造プロセスを使用してモノリシックに集積できる新規の高電圧電子増幅器が記載されクレームされている。高電圧増幅器の出力回路として動作可能な縦続接続の低電圧カレントミラーが記載されている。高電圧増幅器の出力回路として使用できるトランスコンダクタ及びレベルシフト回路も記載されている。高電圧電流源が記載されており、これは低電圧トランジスタと寄生電界酸化物トランジスタを直列に組み合わせて構成される。さらに、高電圧増幅器の出力電源の静止電流を制限するのに使用できる、バイアス電流分路トランジスタを有する差動増幅器も記載されている。
Description
【発明の詳細な説明】
高電圧電子増幅器
技術分野
本発明は、大出力振幅,大トランスコンダクタンス(transconductance)およ
び低静止電力消費量を可能とした高電圧出力段を有する電子増幅器に関する。
発明の背景
多くの電子システムは、代表的なデジタルシステムの5ボルト或いはそれ以下
の論理信号レベルを超える高電圧信号を利用している。たとえば、モデム,直列
回線ドライバなどを組み込んだ通信システムのような応用例では、高電圧レベル
で動作することが必要になることがある。多くのフラットパネルディスプレイに
おいて、行電極と列電極は、高電圧を駆動する能力を有した集積回路(’IC’
)によって駆動される。EPROM,EEPROM,フラッシュEEPROMな
ど、不揮発性半導体メモリの多くのタイプは、プログラミングを制御するために
、チップ上で高電圧信号を操作する必要がある。ペースメーカなどの埋入可能な
電子医療装置は、しばしば、5ボルト乃至40ボルトの範囲の信号電圧や出力電
圧を必要とする。
通常、従来のモノリシック高電圧増幅回路は、高電圧動作を可能とする特殊な
CMOSプロセスで製造される。というのは、従来の低電圧CMOSプロセスで
製造されたトランジスタは、通常、約6ボルト乃至10ボルトの電圧でブレーク
ダウンするからである。トランジスタのブレークダウンは、ドレインのツェナー
ブレークダウン,短チャネル効果,ゲート酸化物の欠陥などの現象によるもので
ある。「CMOS Devices and Technology for VLSI」(J.Y.Chen著、Prentice Hal
l、Englewood Cliffs、ニュージャージー、1990年),「Semiconductor Devices
Physics and Technology」(S.M.Sze著、John Wiley & Sons、ニューヨーク、1
985年)。より高い電圧ブレークダウンレベルを達成するために、二重拡散ドレ
イン構造,より厚い酸化物,長チャネル電界効果トランジスタ(”FET”)を
高電圧プロセスで使用している。しかし、このような変更の結果の特徴として、
大型のトランジスタとなってしまう。すなわち、この場合は、最小トランジスタ
長が約1.5ミクロン(μm)よりも大きくなるが、これと比較して、低電圧ト
ランジスタでは最小トランジスタ長が0.5μmよりも短い。大型のトランジス
タでは、所望の回路機能の集積度が制限される。
一般に、集積回路は、スペシャルティ(specialty)高電圧CMOSプロセス
よりも廉価ではあるものの、確実に耐えられる電圧が5ボルト或いはそれ以下で
あるような標準(当該分野では”コモデティ(commodity)”としても知られて
いる)CMOSプロセスで製造される。大型の高電圧トランジスタと小型の低電
圧トランジスタを同じ半導体基板上で組み合わせると、IC製造プロセスでの追
加マスクのステップを生じることとなって、相対的に高価なものとなる。従って
、従来の高電圧回路のスペシャルティ製造では、広範囲にわたる電圧範囲を必要
とする応用例に対しては、製造費が増加することになる。
低電圧製造プロセスを使用して高電圧回路を実現する集積回路が報告されては
いるが、その応用性は限られたものである。これらの回路では、高電圧n−FE
Tおよびp−FETが、軽くドープされた寄生インプラントでFETのドレイン
端子を拡張することにより製造される。「Modeling and Characterization of C
MOS-Compatible High-Voltage Device Structures」(Z.Parpia, C.A.T.Salama,
R.A.Hadaway、IEEE Transactions on Electron Devices、第ED-34巻、第11号、
1987年、2335〜2343ページ)、「5V-to-75V CMOS Output Interface Circuits」
(M.J.Declercq,M.Schubert, F.Clement、Proceedings of the International S
olid State Circuits Conference、サンフランシスコ、1993年、162〜163ページ
)を参照されたい。これらの高電圧FETは、軽くドープされたドレイン・基板
間ダイオードを有し、標準CMOS製造プロセス用のダイオードは、通常、40
ボルトを越える高電圧に耐えることができる。これら高電圧n−FET及びp−
FETは、従来型のトランジスタ構成による演算増幅器とバッファ回路で使用す
ることができる。
Parpia等およびDeclercq等の示したデバイスが有する問題の1つは、低電圧の
ゲートと高電圧のドレインの間のゲート酸化物が、大部分の小型CMOSプロセ
ス向けである5ボルト以上の電圧に対して、確実には耐えられない薄い酸化物で
あるということである。小さなデバイス形状(即ち、サブミクロンのトランジス
タ長)を使用して高電圧デバイスを製造すると、トランジスタが5ボルト以上の
電圧に耐える必要がある場合、トランジスタが著しく劣化して長期における信頼
性が影響を受ける。この劣化は、電子トンネル効果,アバランシェブレークダウ
ン,酸化物トラップにおける電荷保持、の各現象によるものである。このため、
前述の高電圧回路は、比較的大型の(即ち、最小トランジスタ長が1.5μmよ
りも大きい)低電圧CMOSプロセスに制限される。この制限は集積度の妨げと
なり、それ故に、回路の応用性の妨げにもなる。
さらに、前述のデバイスは、ドレイン領域とゲート領域が重なることによって
発生する大きなゲート・ドレイン間の静電容量を有している。従来型で製造され
たトランジスタと同じく、軽くドープされた寄生インプラントはゲートとセルフ
アラインしないので、これらトランジスタの重なり,即ち静電容量は、セルフア
ラインされたトランジスタのそれよりもずっと大きくなることがある。このよう
な大きな静電容量により、トランジスタの速度は著しく制限されることがある。
バッテリー式装置などの電力消費量が重要な応用例では、電源電流を最小にし
て低電源電圧動作を行う増幅器が望ましい。従来型のマイクロパワー演算増幅器
の設計例が、P.E.AllenおよびD.R.Holberg著「CMOS Analog Circuit Design」、
Holt,Rinehart,Winston、ニューヨーク、1987年、497〜504ページ)に記載さ
れている。伝統的には、このようなマイクロパワー増幅器の設計によると、静止
時のマイクロパワー消費を維持しながら、大きな出力電流を与えることはできな
かった。差動入力が印加されたときにテール(tail)電流を増幅することによっ
てこの問題を解決しようとした、動的ないし適応バイアス型の演算増幅器が発表
されている。Degrauwe等,「Adaptive Biasing CMOS Ampilfiers」(IEEE Journ
al of Solid-State Circuits、第SC-17巻、第3号、1982年6月、522ページ)。残
念なことに、Degrauwe等が提示した解決策は不安定性の問題を有しており、十分
に特性一致のとれた構成部品が必要である。
発明の目的
ゆえに、本発明の1つの目的は、通常は低電圧だけをサポートするような、一
般に利用可能なIC製造プロセスで製造できる高電圧増幅器および出力回路を提
供し、それによって、高電圧回路と低電圧回路とを経済的にモノリシックに集積
させるのを可能とすることにある。
第2の目的は、集積度,性能,電力消費量を改善した高電圧電子増幅器を提供
することにある。
第3の目的は、静止電力消費量を制限することによって電力消費量を減少させ
、かつ不安定性の問題もなく、十分に特性一致のとれた構成部品を必要としない
増幅器を提供することにある。
本発明のその他の目的は、以下の開示から明らかになろう。
発明の概要
半導体産業の趨勢は、より小型の製品によって高い集積レベルを得ることに向
いており、単一のシリコンチップ上で、できるだけ多くの回路を組み合わせるこ
とが不可欠である。従来型の低電圧CMOSプロセスを使用して製造されたトラ
ンジスタは、5ボルトよりも高い電圧をサポートできないために、高電圧回路と
低電圧回路を別々のIC上で製造する必要がある。このように、大部分のシステ
ムでは、追加のシリコンチップが必要であって、それによって、信頼性を低下さ
せ、コストを引き上げ、システムの大きさを増大させている。従って、サブミク
ロンのデバイス形状と大きなゲート・ドレイン間静電容量を回避する酸化物とに
適合する高電圧出力回路が必要となる。このような出力回路によって、信頼性や
集積度を低下させることなく、最新のデジタル/アナログIC上に出力回路の機
能を集積化することができる。
本発明は、通常は低電圧だけをサポートしているような、一般的に利用可能な
デジタルIC製造プロセスで製造できる高電圧増幅器および出力回路を提供する
ものである。より厚いゲート酸化物を提供し、性能特性を改善するCMOS製造
プロセスによって造られた、特別な増幅器についても説明する。また、バイアス
電流分路トランジスタ或いはプルアップ/プルダウントランスコンダクタの構成
,或いはこれら両方を使用することによって、静止電力消費量を制限ないし低減
することのできる増幅器についても説明する。
本発明の一態様では、高電圧回路を構成するのに、通常のIC製造プロセスに
存在する電圧制限デバイスを使用している。例えば、寄生ツェナーダイオードま
たは真性ドレイン・ウェル間ツェナーダイオードを使用して、個々のトランジス
タに対して掛かる電圧を制限する。縦続接続された薄ゲート酸化物トランジスタ
に対して掛かる電圧を加算することによって、出力電圧が作られる。この出力電
圧は、いかなる特殊のCMOS製造プロセスにおける、トランジスタの標準的な
許容範囲よりも高くすることができる。本発明に従って造られたICの出力電圧
を制限するのは、ICを製造するのに使用したCMOSプロセスのウェル・バル
ク間ブレークダウン電圧だけである。現行のウェル・バルク間ブレークダウン電
圧は約40ボルトである。
第2の態様では、本発明は、高電圧出力を駆動する目的で、低電圧信号により
制御される電気装置,好ましくは集積回路の形式,に関するものである。この装
置は、低電圧CMOSプロセスを使用して製造することができ、ゲート酸化物ト
ランジスタは、低電圧プロセスの標準的な許容範囲内の電圧を受け、結果として
、出力電圧が低電圧プロセスの標準的な許容範囲を超えるように構成される。
第3の態様では、本発明は、出力を駆動する低電圧カレントミラーが縦続接続
された高電圧駆動回路を提供する。各カレントミラー段に対して掛かる電圧は、
電圧降下全体の一部分に制限される。これらカレントミラー段は、高電圧電流源
によってバイアスすることができる。
第4の態様において、本発明は、高電圧に耐えられる電流源を提供する。この
高電圧電流源は、高電圧動作を可能にする高電圧寄生電界酸化物トランジスタ又
はカスコードトランジスタと、高電圧電流源を低電圧信号で制御可能とする薄ゲ
ート酸化物トランジスタとから成る。縦続接続された低電圧カレントミラーを複
数の高電圧電流源と組み合わせて、高電圧駆動回路を作ることができる。
第5の態様では、本発明は、レベルシフト回路,高電圧電源,カスコードトラ
ンジスタと共同して、出力を駆動するように作用するプルアップトランスコンダ
クタおよびプルダウントランスコンダクタを使用した高電圧ドライバ回路を提供
する。この例では、各カスコードトランジスタにおいて、電圧全体の一部分だけ
が降下する。このトランスコンダクタ構成によれば、増幅器の利得を著しく増加
させるコンパクトな設計となり、さらに静止電流を制限するように働く。
第6の態様では、本発明は、通常のCMOS製造プロセスで与えられるよりも
厚いゲート酸化物を有するトランジスタで作られた高電圧増幅器を含んでいる。
このような「より厚い」ゲート酸化物FETは、速度及び閾値電圧の精度を改善
させる。なぜなら、このような高電圧デバイスに使用されるゲート酸化物は、こ
こに記載した電界酸化物トランジスタの電界酸化物ゲートよりもずっと薄いもの
でよく、なおかつ、もっとうまく制御できるからである。
第7の態様では、本発明は、バイアス電流分路トランジスタを有する差動増幅
器を含んでいる。この構成を使用して、低電圧制御信号を直接に高電圧出力段へ
与えると、高電圧電源からの静止電流消費量を著しく低減させることができる。
ある種の応用例において、バイアス電流分路トランジスタをプルアップ/プルダ
ウントランスコンダクタ構成と組み合わせて、前置増幅段と出力段の電力消費量
の双方を低減できる。
本発明の高電圧出力回路の利点の一つは、低電圧CMOS回路と同じ基板上に
モノリシックに集積できる高電圧駆動回路を、安価に実現することにある。フラ
ットパネルディスプレイのドライバ,通信IC,EPROM/EEPROMメモ
リデバイス,電力制御回路など、高電圧出力が必要な応用例でこの高電圧回路を
使用できる。本出願で説明する回路を使用して、DC・DCコンバータ回路,電
圧調整および高低ドライバ回路を実現できる。このような回路の出力電圧は、半
導体製造技術の標準的な電圧制限を超えることが可能となる。
本発明の第2の利点は、5ボルト以上の電圧に耐えることが要求されない低電
圧の構成部品と薄いゲート酸化物(200オングストロームよりも薄い)によっ
て、高電圧回路を構成できることである。低電圧プロセスを使用して高電圧増幅
器を設計するという従来の試みでは、電子トンネル効果,アバランシェブレーク
ダウン,その他の有害な効果を防ぐために、かなり厚い(400オングストロー
ムよりも厚い)ゲート酸化物を必要としていた。本発明の縦続接続可能な出力段
を使用することにより、出力電圧範囲(5ボルトないし40ボルト以上)及び性
能特性の選択に際し、設計者には多大な柔軟性が与えられる。本発明は、高電圧
増幅器を実現するにあたって、従来の試みよりもずっと小さな形状寸法の製造プ
ロセスに適用することができる。
本発明の第3の利点は、低電圧CMOSプロセスにより、一般に、従来の高電
圧プロセスよりも小さなトランジスタ寸法,高速度,低電力要件を有する回路を
設計できることにある。このように、ここに記載された回路の多くは標準CMO
Sプロセスで製造することができることから、本発明によれば、この教示に従っ
て構成した回路機能に関する集積度,性能,電力消費量が向上する。また、コモ
デティ低電圧CMOSプロセスでは、デジタルマイクロプロセッサや信号処理回
路を、スペシャルティ高電圧CMOSプロセスよりも遥かに高い密度で製造する
ことができ、精巧なデジタル・アナログ信号処理回路を同一の集積回路上に集積
できる。
本発明の第4の利点は、本発明の高電圧出力回路を集積化する際に、廉価な低
電圧CMOSプロセスを使用できることである。現在、代表的な高電圧ICは、
本発明が使用するコモデティデジタルCMOSプロセスよりも、チップ当りのコ
ストがずっと高価な特殊の高電圧CMOSプロセスを使用して製造されている。
本発明は、特殊な高電圧半導体製造プロセスを使用した高電圧回路の製造の必要
性を排除することができる。
本発明の第5の利点は、高電圧電源からの静止電流の汲み出し(draw)を制限
するように働く差動増幅器により、本発明の増幅器の出力段信号を生成できるこ
とにある。このような特徴は、電力消費量が重要である携帯可能な応用例におい
て、特に有利である。
本発明のその他の利点と態様は、実施例,図面,請求の範囲に関する詳細な説
明を検討することで明らかになろう。
図面の簡単な説明
図1は、本出願で説明する高電圧増幅器のブロック図である。
図2は、ウェルカレントミラースタック(5,6)(スタック或いは縦続接続
)と、高電圧に耐えうる電流源(7,8)を使用した高電圧出力段のブロック図
である。
図3は、図2のブロック図に従って構成された高電圧出力回路の詳細図である
。この高電圧出力回路は、広範な出力電圧範囲を実現するために、別々のウェル
を持つようにしたカレントミラー(11〜17,19)の縦続接続回路を使用す
る。
図4は、本発明の高電圧出力段で使用可能であって、図19の高電圧スイッチ
でも使用可能な寄生電界酸化物FETの物理断面図である。
図5は、図3の高電圧演算増幅器において過電圧保護機構として使用可能な寄
生ツェナーダイオードの物理断面図である。
図6は、第2の高電圧出力回路の詳細図である。図3と同様に、この高電圧出
力回路は、プルアップ機能を提供する縦続接続された一連のp−FETカレント
ミラーを有する。出力回路のプルダウン部は、カスケード構成の高電圧n−FE
T(27)から構成される。
図7は、図1に示した回路で使用可能な第3の高電圧出力回路のブロック図で
ある。
図8は、図7のブロック図に従って構成された回路例の詳細図である。
図9は、図7および図8に示す回路に基準電圧を供給するのに使うことのでき
る基準発生器の回路例である。
図10は、図7および図8に示す回路に基準電圧を供給するのに使うことので
きる基準発生器の第2の回路例である。
図11は、縦続接続されたウェルカレントミラー(111,115)と2つの
トランスコンダクタンス及びレベルシフト回路(110,114)から成る第4
の高電圧出力段のブロック図である。
図12は、カスコードスタックと高電圧電流源から成る第5の高電圧出力段の
ブロック図である。
図13は、高電圧出力を有する差動増幅器を構成する目的で、本発明の高電圧
出力段と共に使用可能な4つのバイアス電流分路トランジスタ(118,119
,123,124)を有する差動増幅器の詳細図である。
図14は、高電圧出力を有する差動増幅器を構成する目的で、本発明の出力段
と共に使用可能な2つのバイアス電流分路トランジスタを有する第2の差動増幅
器の詳細図である。
図15は、変動する差動入力に応答して図13および14の回路が生成するプ
ルアップ制御信号電圧とプルダウン制御信号電圧のグラフである。差動入力電圧
がゼロに近くなると、プルアップ信号とプルダウン信号は共に、低レベルにまで
降下する。
図16は、図3および図13の回路を組合せた詳細図であって、2つの信号間
の差分を増幅すると共に、高電圧電源からの電流の汲み出しを制限できる完全な
高電圧増幅システムの一例を示したものである。
図17は、本発明に従って構成された高電圧増幅器(128)を組み込んだ液
晶表示システムのブロック図である。
図18は、本発明の高電圧演算増幅器と高電圧スイッチS1を使用した高電圧
スイッチトキャパシタ反転増幅器である。
図19は、高電圧電界酸化物FET(130)と2つの従来型の低電圧FET
(131,132)で構成された高電圧スイッチである。この特殊なスイッチは
、図18の高電圧増幅器のリセットスイッチS1として使用できる。
実施例の詳細な説明
本発明の高電圧出力回路は、高速立上り/立下り時間(通常、1マイクロ秒よ
りも短い)で、大きな容量性負荷(通常、10乃至100ピコファラッド以上)
を駆動できる。また、本発明の教示に従って構成した増幅器は、バイアス電流分
路トランジスタまたはプルアップ/プルダウントランスコンダクタンス構成を使
用して、静止電流の汲み出しを低減させることができる。
一つの態様として、本発明の増幅器は、従来型の低電圧CMOS製造プロセス
に存在する寄生デバイスを使用して、標準的なCMOSトランジスタの電圧規格
を超えることなく、高出力電圧を達成する。本発明の出力段は、増幅器が作られ
る製造プロセスの標準トランジスタに関する最大規定電圧よりも数倍大きな出力
電圧範囲を達成できる。通常、フラットパネルLCDドライバ,通信IC,医療
装置,不揮発性半導体メモリなどの多くの応用例に必要な、高電圧(>10ボル
ト)で大きな外部負荷(>100ピコファラッド)を駆動可能な増幅器を実現す
るのに、標準的なCMOS製造プロセスを使用することはない。通常のCMOS
FETは、FETドレインのツェナー動作や短チャネルFETデバイスでのパ
ンチスルーによって、また、熱い電子の注入,トンネル効果,ブレークダウン,
トラッピング効果による酸化物絶縁体の欠陥によって、10ボルトよりも低い電
圧でブレークダウンする。このような効果はChenおよびSzeに記載されている。
本発明の様々な態様を、高電圧増幅器のブロック図として図1に示す。図1に
示す増幅器は、入力信号(Vin)に応じて電圧信号を生成する差動トランジスタ
対(3)を有し、差動対が生成した電圧信号はさらに電流源(2)に印加される
。電流源(2)は、出力段(1)からの電流を、かわるがわるソース(source)
及び/又はシンク(sink)し、出力段(1)内のカレントミラーを使用すること
により出力信号(Vout)が生成される。本発明の教示に従って出力段(1)を
構成すると、15ボルト或いはそれ以上の大きな出力電圧範囲が得られる。また
、バイアス電流分路トランジスタ(4)を増幅器に追加することで、使用する構
成に応じて、前置増幅段或いは出力電源からの静止電流の汲み出しを制限するこ
とができる。
I.高電圧電流源および出力段
本発明の実施例は、相補型金属酸化物半導体(CMOS)製造技術を使用して
、モノリシック集積回路(IC)として実現することが好ましい。図面及び説明
では、このようなCMOSによる具体化において慣習的に使用する記号及び用語
を使用することとする。
本発明を組み込んだ高電圧出力回路に適した出力段および電流源のブロック図
を図2に示す。この回路は、2つのウェルカレントミラースタック(5,6)と
2つの高電圧電流源(7,8)から成る。本発明で使用するウェルカレントミラ
ースタックは、各スタックが少なくとも2つのカレントミラー段から成り、2つ
のカレントミラー段は縦続接続されている。点線(9)で示すように、プルダウ
ンウェルカレントミラースタック(6)は、本発明を実施するうえで不可欠なも
のではない。高電圧電流源(7,8)は、差動電圧入力(V+,V−)によって
駆動される。
本発明は、図3に示される図2の回路の実施例を論ずることによってさらに理
解することができる。この回路で反復されている素子は高電圧電流源回路(20
)である。高電圧電流源は2つのn−チャネルFET(21,22)から構成さ
れ、その一方(22)は、ゲートと基板との間の薄い酸化物を使用して構成され
た従来型のゲートデバイスである。第2のトランジスタ(21)は、寄生電界酸
化物トランジスタである。当業者であれば理解できるように、ここでは、薄ゲー
ト酸化物FETと電界酸化物FETを区別しており、これらは何れも通常のCM
OSプロセスに存在する。この回路で、薄い酸化物トランジスタはトランスコン
ダクタとして動作し、電界酸化物トランジスタはレベルシフトとして動作する。
電界酸化物トランジスタ(21)の断面図を図4に示す。図4に示すデバイス
は、現在利用可能な大部分のCMOS製造プロセスに適合する。図4を参照する
と、ソース端子は、通常は標準的な薄ゲート酸化物FETのソース端子またはド
レイン端子として使用される濃密にドープされたインプラントである。図4の電
界酸化物FETのゲート端子は、お互いが電気的に接続された2枚の積層型電極
で形成されている。下部ゲート電極(26)はポリシリコン構造であり、通常は
従来型の薄ゲート酸化物FETのゲート端子として使用される。しかし、従来の
薄ゲート酸化物FETとは対称的に、本発明で使用する電界酸化物FETのゲー
ト電極と、チャネル領域或いは基板とは、厚い電界酸化物(25)によって分離
される。
通常のCMOS製造プロセスでは、薄いゲート酸化物は標準的な薄酸化物トラ
ンジスタチャネルを覆い、より厚い電界酸化物はIC上の至る所に存在する。こ
こでは、「電界酸化物」の用語は、特定の製造プロセスの薄いゲート酸化物より
も厚い酸化物または絶縁体として定義される。ポリシリコンゲートをソース拡散
およびドレイン拡散に重ねることはできないので、通常アルミニウム或いはポリ
シリコンで構成される上部電極が下部ゲート電極に重なり、なおかつ、ソース及
びドレインインプラント領域に重なる。ゲート端子の電圧を上昇させることによ
って、ソース端子とドレイン端子の間の電界酸化物チャネル領域を、ソースから
ドレインへ電流が導通するように反転させることができる。
ここに記載した例で使用する電界酸化物FETのドレイン領域は、ドレインイ
ンプラントを完全に囲むウェルインプラントが追加されたことを除いて、ソース
端子に類似する濃密にドープされた領域を有している。通常のCMOS製造プロ
セスの寄生ウェル・バルク間ダイオードは、40ボルトを超える逆方向バイアス
に耐えることができる。電界酸化物FETのドレインは、寄生ウェル・バルク間
ダイオードのブレークダウン電圧,通常約40ボルト,によって電圧制限される
。ここで使用するように、「高電圧」の用語は、所与の半導体製造プロセス向け
の従来型のトランジスタ電圧限界よりも高いが、寄生ウェル・バルク間ダイオー
ドブレークダウン電圧よりも低いものとして定義される。
図4を参照すると、電界酸化物(25)は、電界酸化物トランジスタのゲート
酸化物として働いている。ポリシリコンの下にある電界酸化物の厚さは、普通、
金属電極の下に存在するものよりも小さいために、電界酸化物FETの中央部の
下にポリシリコン電極(26)があると、トランジスタの閾値が低下する。
図4のトランジスタは、主として厚い酸化物により高い閾値電圧(すなわち5
ボルトよりも高い)を有するが、本発明においてはカスコードトランジスタとし
て使用される。カスコードトランジスタの一例は、P.E.AllenおよびD.R.Holberg
著「CMOS Analog Circuit Design」(Holt,Rinehart,Winston、ニューヨーク
、1987年、233ページ)に記載されている。したがって、図3に示す電界酸化物
トランジスタ(21)の高い閾値電圧が、本回路の多くの応用例にとって妨げと
なることはない。本発明のすべての電界酸化物FETに印加するゲート電圧は、
電界酸化物FETの閾値以上であって、通常10乃至20ボルトの一定の高電圧
Vcascで良い。寄生電界酸化物FETは、カスコードトランジスタとして、最初
のn−FET(22)の制御電流だけを伝える。
電界酸化物FET(21)は、設計者がFET(21)のゲートに印加するの
に選択した電界酸化物FETのゲート電圧Vcascに基づき、FET(21)の飽
和電流が、制御FET(22)を介して伝導できる最大電流よりも大きくなるよ
うに設計すべきである。このように、FET(21)及び(22)によって伝え
られる電流は、薄ゲート酸化物FET(22)によって制限され、従って、FE
T(22)のゲートに印加される低レベルの電圧によって制御される。このプル
ダウン設計がParpia等およびDeclercq等が述べた設計に対して優っている点は、
高い電圧降下を受ける薄いゲート酸化物が無く、大きな制御ゲート・ドレイン間
静電容量を必要としないことである。
ここで使われる「電界酸化物FET」の用語は、通常の製造プロセスのFET
の薄いゲート酸化物よりも、厚いゲート酸化物で構成された寄生FET構造とし
て定義される。ソース,ドレイン,ゲート電極の正確な配置は、ゲート端子とし
て使用すべき電極層を選択する場合と同様に、設計者が選択する応用例に依存す
る。金属層とポリシリコン層の組合せをゲートとして使用することのできる、多
層の金属及びポリシリコンプロセスが利用可能である。また、従来型のCMOS
製造プロセスに適合する追加のインプラントを使用することで、応用例に応じて
閾値,制御チャネル幅などを変更できる。加えて、パンチスルー効果によるトラ
ンジスタのブレークダウンは、電界酸化物FETのチャネル長を、通常、数ミク
ロンに増加させることで回避することができる。J.Y.Chen著「CMOS Devices and
Technology for VLSI」(Prentice Hall、Englewood Cliffs、ニュージャージ
ー、1990年)。ここに記載した実施例に材料や配置の変更を多数行っても、その
機能に影響を及ぼさないであろうことは、当業者であれば認識されよう。
設計者が、大部分のコモデティCMOS製造プロセスで利用可能な薄ゲート酸
化物トランジスタを少しだけ変更したい場合には、大きなゲート・チャネル間電
圧に出会うことが予想されるトランジスタのゲート酸化物の厚さを選択的に増加
させることで、電気的性能が改善された別の電界効果トランジスタ構造を構成で
きる。このプロセス変更には、製造シーケンスにおいて追加のマスクステップが
1つ必要となり、従って、プロセスの製造コストが増大することが予想される。
その代わりに、このようにして変更したトランジスタは、速度が改善され、より
低い閾値電圧,例えば10ボルトの代わりに1ボルト、より優れたトランスコン
ダクタンスを有する。このように性能が向上するのは、より厚いゲート酸化物が
高電圧動作に耐えるに十分な厚さを有し、しかも、上述した電界酸化物FETに
存在する通常の電界酸化物の10分の1程度の厚さで良いからである。
この「厚い」ゲート酸化物トランジスタの基板,ソース/ドレインインプラン
ト,強度にドープされたドレインは、上述の図4に示した電界酸化物トランジス
タと同一のものである。また、ドレイン領域を囲み、軽くドープされたウェルイ
ンプラントは、トランジスタチャネルのドレイン端部においてピーク電界強度を
減少させることにより、熱い電子によるトランジスタの損傷の危険性を低減させ
る。この有用な副作用がなければ、大きなドレイン電流と大きなドレイン・ソー
ス間電圧とを同時に印加してFETを動作させた場合、熱い電子がゲート損傷を
引き起こす。熱い電子が引き起こしたゲート損傷は、例えば、Y.Leblebici およ
びS.M.Kang著「Hot-carrier reliability of MOS VLSI circuits」(Kluwer Aca
demic Publishers、ボストン、1993年)に記載されている。デバイスの信頼性か
らは、軽くドープされたドレイン(Lightly Doped Drain)領域が重要なので、
以下の議論では、この高電圧ゲートトランジスタを、慣習的な省略名称であるL
DDトランジスタと呼ぶこととする。
従って、以下のすべての議論において、電界酸化物トランジスタ,LDDトラ
ンジスタ,或いはその他の高電圧デバイスの何れを選択するかは設計者に委ねら
れていることが、当業者には認識されよう。ここで使用する「ウェルFET」の
用語は、バルク端子用にウェルインプラントを有するFETとして定義される(
即ち、n−ウェル製造プロセスにおけるpチャネルトランジスタはウェルFET
である)。「ネイティブFET」の用語は、バルク端子用に基板を有するFET
を説明するのに使用する(即ち、n−ウェル製造プロセスにおけるnチャネルト
ランジスタ)。「ウェル」および「ネイティブ」の用語は、回路構造で使用する
トランジスタのタイプを表わすために、たとえば「ウェルカレントミラー」や「
ネイティブ差動対」などのように、回路構造の名称に加えることができる。この
用語法を選択したのは、本発明がn−ウェル若しくはp−ウェルのCMOS製造
プロセスで製造できるからである。
図3は、n−ウェルプロセスを使用して製造された高電圧出力部を示している
。従って、本発明のこの実施例において、p−FETは「ウェルFET」であり
、n−FETは「ネイティブFET」である。図3を参照すると、高電圧出力回
路の出力プルアップ部は、p−チャネル(即ち「ウェル」)カレントミラー(1
7)の縦続接続(即ち直列接続された回路)から成る。カレントミラーとは、入
力電流に比例した出力電流を生成する標準アナログ回路素子である。本発明と共
に使用できるカレントミラーの多数の異なる類型例は、AllenおよびHolbergに見
い出される。
図3中の各カレントミラーは、上部レール端子(13),入力電流端子(14
),出力電流端子(15)を有する。縦続接続中の頂部或いは最初のカレントミ
ラーの上部レール端子は、通常5ボルト乃至40ボルトの2端子の高電圧電源VDDhigh
(11)のうちの1つの端子へ接続される。ここで、電圧VDDhighは任意
に電気的接地を基準としている。VDDhighが、このVDDhighよりも正でない任意
の電圧を基準にできることが、当業者には認識されよう。各カレントミラーは、
接地に対する高電圧(即ち、通常は40ボルト以上のウェル・バルク間ダイオー
ドブレークダウン電圧まで)に耐えることができる固有のウェルインプラント中
に存在する。カレントミラーの各FETは、ソース,ドレイン,ゲート,バルク
端子を有する。あるカレントミラーにおいて、FETのバルク端子は通常そのカ
レントミラー用の共通ウェルでもある。
普通、カレントミラーの入力電流FET(10)は出力電流FET(12)よ
りも寸法が小さい。出力電流FET(12)は、出力電極(18)に有意な電流
を与えなければならず、一方、入力電流FET(10)は出力電流FET(12
)のゲート電圧を供給するためだけに使用される。応用例に特有の性能目標を得
るためには、カレントミラーのトランジスタの寸法を適合させることを含めて、
この回路に多数の変更を加えられることが、当業者には認識されよう。このよう
な寸法の修正は、本発明の範囲内であると考えられる。
さらに図3を参照すると、プルアップ縦続接続の頂部のカレントミラーの出力
電流端子は、縦続接続内の直後のカレントミラーの上部レールに接続されている
。当業者であれば、現行の回路に機能を追加し或いは回路動作を所与の応用例に
適合させることができる、一連の追加構成部品を挿入して、縦続接続を変更する
ことができる。このような変更も本発明の範囲内であると考えられる。上部の縦
続接続を作るには、同様なやり方で追加のカレントミラーを接続する。即ち、あ
るカレントミラーの出力電流端子を直後の上部レール端子に接続する。上部の縦
続接続の最後のカレントミラーの出力電流端子は、出力回路の出力電極Vout(
18)に接続される。
各カレントミラー段は、これに掛かる高電圧出力を幾分か降下させる。寄生ツ
ェナーダイオード(16)を使用することで、デバイスの故障を生じる過度のド
レイン・ソース電圧に対して保護を与えることができる。図5を参照すると、n
−ウェルプロセス用の寄生ツェナーダイオードは、n+のインプラントを、n−
ウェル中のp+のインプラントに接触するように配置して構成できる。これらの
寄生ツェナーダイオードは、およそ3乃至5ボルトのツェナーブレークダウンを
有するので、各カレントミラーの上部レール端子と出力電流端子の間に接続され
た寄生ツェナーダイオードは、縦続接続中の各カレントミラー段の最大ソース・
ドレイン電圧の降下を制限する。
とは言え、図3に示したツェナーダイオード(16)は、本発明の実施に不可
欠なものではない。カレントミラー中の各トランジスタの逆バイアスされたドレ
イン・ウェル間ダイオードが、図5に示すような追加の寄生ツェナーダイオード
を使用することなく適度な過電圧保護を提供することの可能な、固有の寄生ツェ
ナーブレークダウン電圧(通常、およそ5ボルト乃至10ボルト)を持っている
ことは、当業者に理解されよう。また、ChenおよびSzeが説明したように、電圧
を制限するという効果は、ブレークダウン,パンチスルー,トンネル効果,その
他の効果から生じることが、当業者には理解されよう。本発明の高電圧回路に図
5の寄生ダイオードを含めないことの利点は、与えられた出力電圧範囲に関して
カレントミラー段の数を減らせることである。従って、ここで使用するように、
「ツェナーダイオード」の用語は、図5に示す寄生ツェナーダイオードか、或い
は、カレントミラーFETの真性ドレイン・ウェル間ツェナーダイオードを指す
。
これらのツェナーダイオードは、縦続接続されたカレントミラーの各々に対し
て掛かることにより降下する全体の電圧を制限する。2段或いはそれ以上のカレ
ントミラー段を縦続接続することで、接地からVDDhighまでの電圧範囲を完全に
カバーできる。特定の応用例に必要とされるカレントミラーの縦続接続の段数は
、単純に、VDDhigh(即ち、高電圧電源電圧)を、特定の製造プロセスに対する
ツェナーダイオードのブレークダウン電圧で除算して求められる。縦続接続中の
カレントミラー段の数は通常3又は4である。ただし、異なる環境ではそれより
も多い数でも少ない数でも妥当であることが、当業者には認識されよう。さらに
、プルアップ及びプルダウンカレントミラーは同じものである必要はなく、特定
の応用例向けにカスタマイズしても良い。ここで使用するように、プルアップカ
レントミラーはVDDhighとVoutの間に接続され、プルダウンカレントミラーは
Voutと電気的接地の間に接続される。本発明の出力回路は、n−ウェル製造プ
ロセスに制限されないことも、当業者には認識されよう。なぜなら、すべての電
圧は反転でき、また、すべてのn接合とp接合をp−ウェル製造プロセス向けに
交換することができるからである。
再び図3を参照すると、カレントミラーの電流入力端子は、縦続接続されたプ
ルアップカレントミラー用の制御電流をソース(即ち、生成)する1組の高電圧
電流源に接続されている。線(23)上の共通制御信号は、出力回路のプルアッ
プ部に対する電流レベルを設定する。また、出力回路(19)のプルダウン部は
、第2の高電圧電流源の組によって同様にバイアスされた、縦続接続のカレント
ミラーから成る。カレントミラーのプルダウン縦続接続の頂部カレントミラーの
上部レール端子は、増幅器の出力端子(18)に接続される。プルダウン縦続接
続中における最後のカレントミラーの出力電流端子は、電気的接地に接続される
。ここでは、電気的接地は、プルダウン電圧となるように任意に選ばれる。
線(24)上の低電圧制御信号によってプルダウン縦続接続を活性化すると、
出力電圧は電気的接地にプルダウンされる。従って、ここで使用するように、電
気的接地は高電圧電源の2つの端子のうちの第2の端子となるように選ばれる。
プルダウン電圧は電気的接地である必要はなく、回路の機能に影響を与えること
のないその他の電圧で良いことは、当業者に認識されよう。線(23)及び(2
4)上の低電圧制御信号は、低電圧信号で高電圧出力Vout(18)を制御可能
なように、プルアップ及びプルダウンカレントミラーの縦続接続中を流れる電流
を制御する。
図3の出力回路の縦続接続プルアップ及びプルダウン部で使用する特定のカレ
ントミラーのタイプは、本発明の特定の応用例のそれぞれの回路仕様に従って選
択できる。Allen及びHolbergが示すように、本発明と共に使用するのに適する多
数の異なるカレントミラー回路が記述されており、たとえば、カスコード(233
ページ),Wilson(235ページ),その他のカレントミラー回路が実現されてい
る。カレントミラーの幾つかのタイプ、とりわけ、電圧範囲を改善したもの(例
えば、Allen及びHolbergの226ページを参照)は、カレントミラー毎に追加の入
力電流端子が必要となる。そのような場合、本発明の回路を実現するのに追加の
高電圧電流源回路が必要になることがある。
図3の高電圧出力部は、2本の制御電圧ライン(23,24)を有し、線(2
3)はプルアップ縦続接続を制御し、線(24)はプルダウン縦続接続を制御す
る。これら2本の線(23,24)は、出力信号を制御する低電圧プルアップ及
びプルダウン信号を伝える。本発明と共に様々な前置増幅回路を使用して、線(
23)及び(24)上に制御信号を生成できることが、当業者には認識されよう
。例えば、高・低出力駆動回路を実現するには、インバータを使用してプルアッ
プ及びプルダウン制御信号を線(23)及び(24)上に生成できる。高電圧差
動増幅器では、アナログ信号を差動対から生成できる。従来型の差動対を使用す
ることができ、幾つかの適切な例がAllen及びHolbergの274ページに記述されて
いる。本発明を使用して、演算増幅器を同様に構成できる。
図3の高電圧出力回路の変形例を図6に示す。高電圧出力プルダウン(27)
は、カスコードトランジスタとして動作する高電圧電界酸化物FETと、プルダ
ウン部の電流レベルを制御する直列接続された低電圧トランジスタである。この
例では、上述した高電圧電流源の場合と同様、高電圧電界酸化物FETが、ピー
クプルダウン電流よりも大きな飽和電流を持てるほどに十分大きなものである必
要がある。この場合も、線(28,29)上の低電圧制御信号を使用して高電圧
出力段を制御する。
本発明に従って構成された出力段と電流源の別の例を図7に示す。図7を参照
すると、高電圧出力段は、入力電圧によって駆動されるプルアップトランスコン
ダクタ及びレベルシフト回路(31)から成る。この入力電圧は、電圧出力を持
つ差動対増幅器を含む多数の源から生成される。ここで使用するように、トラン
スコンダクタは電圧制御電流源(VCCS)である。プルアップトランスコンダ
クタ及びレベルシフト回路(31)は電流コレクタ,例えば電気的接地或いは負
電源レール,との接続を有する。プルアップカレントミラー(30)は、15ボ
ルト或いはそれ以上の高電圧電源に接続され、プルアップトランスコンダクタン
ス回路(31)が生成する信号によって駆動される。ここに、プルアップカスコ
ードスタック(34)は、上記の議論に矛盾しないように使われたカスコードト
ランジスタから成る。カスコードスタック(34)は、プルアップカレントミラ
ーが生成する出力電流を負荷Voutに伝達する。
プルダウントランスコンダクタ及びレベルシフト回路(32)も、入力電圧Vin
によって駆動され、電源に接続される。この電源は、プルアップカレントミラ
ーに接続されているのと同じ電源である必要はなく、3乃至5ボルトの電源が好
ましい。プルダウンカレントミラー(33)は、プルダウントランスコンダクタ
及びレベルシフト回路(32)が生成した信号により駆動され、電流コレクタに
接続される。この場合も、電流コレクタは電気的接地又は負電源レールが好まし
い。プルダウンカスケードスタック(35)は、プルダウンカレントミラー(3
3)が生成する出力電流を負荷Voutへ伝達する。
本発明の実施に必要ではないが、レベルシフト回路(31,32)をバイアス
する電圧を生成するための基準発生器(36)を含めても良く、このバイアス電
圧は入力電圧Vinに敏感である。そのような基準生成回路(36)を追加して、
温度の変化や、本発明を実現するのに使用する特定の製造プロセスの結果たる誤
差を低減させて、図7の出力段の全体的な精度を高めることができる。
図7の高電圧出力段の動作は以下のように理解することができる。
入力電圧Vinが静止電位である場合、2つのトランスコンダクタンス回路(3
1,32)は共に、基準信号で決まるように完全にオフにされるか、或いは、同
等の小さな電流を引き込む。全ての出力段は、高電圧電源レールから一切或いは
ほとんど引き込むことができない。この動作状態では、正味の電流は全く負荷Vout
に伝わらない。ここで使用するように、静止電位は低電圧電源と電流コレク
タの間の中点電位である。
入力電圧Vinが静止電位より正である場合、プルダウントランスコンダクタン
ス回路(32)は電流をソースし始め、プルダウン電流ミラー(33)とプルダ
ウンカスコード(35)は、負荷Voutから電流を負電源レールにシンクする。
一方、入力電圧Vinが静止電位より負である場合、プルアップトランスコンダク
タンス回路(31)は電流をシンクし始め、プルアップカレントミラー(30)
及びプルアップカスコードスタック(34)は、正の高電圧電源から電流を負荷
にソースする。精密なアナログの応用例においてさえ、大きな入力電圧の間に負
荷Voutへ流れる電流が、負荷に電流が伝えられない場合に出力段を通って流れ
る静止電流の1000倍よりも大きくなることは、ままあることである。従って
、低電力消費量が圧倒的な設計の問題であるようなバッテリー式携帯電子装置に
使用する場合にも、この出力段はうまく適合する。
図7の高電圧出力段の特別な実施例を、図8に示す。この回路では、プルアッ
プトランスコンダクタンス及びレベルシフト回路は、n−型トランジスタ(59
)とp−型トランジスタ(60)から成る。ここに、n−型トランジスタ(59
)は、そのドレインがプルアップカレントミラー(39)に接続され、ゲートが
ノード(57)で第1の基準電圧に接続され、ソースがノード(61)で低イン
ピーダンスの「仮想接地」を形成し、ゲート共通型カスコードとして使用される
。p−型トランジスタ(60)は、ソースが仮想接地ノード(61)に接続され
、ゲートがノード(56)で入力電圧に接続され、ドレインが電流コレクタ,こ
の例では負電源レール(62)に接続された、ソース共通型トランスコンダクタ
として使用される。トランジスタ(59)のソースから見たインピーダンスが低
いことにより、ノード(61)における電位は事実上一定に保持され、入力電圧
の揺れのかなりの部分,すなわち約2分の1がトランジスタ(60)のゲート・
ソース電圧変化として現れる。従って、入力電圧の小さな変化によって、この入
力電圧の揺れが、かなり大きなドレイン・ソース電流の変化につながる。このよ
うな電流の変化は、トランジスタ(59)によってプルアップカレントミラー(
39,40)へ伝達される。このカレントミラーは、IC上の他の回路用の電源
(即ち、通常は3乃至5ボルト)よりも遥かに高い電源電圧(即ち、5ボルトよ
りも大きい)で動作できる。ノード(38)に印加されるプルアップミラー(3
9,40)の電源電圧と、ノード(56)における入力電圧との間の電位差の大
部分は、カスコードトランジスタ(59)のドレイン・ソース間チャネルに掛か
ることにより降下する。従って、トランジスタ(59)は、特殊な高電圧デバイ
スである必要があり、上述した電界酸化物トランジスタ或いはLDDトランジス
タによって構成される。
プルアップミラー(39,40)は、ドレイン及びゲート端子が相互に接続さ
れ,ソース端子が正の電源(38)に接続されたp−型入力トランジスタ(39
)と、ゲートが入力トランジスタ(39)のゲート及びドレインに接続され,ソ
ースが正の電源(38)に接続され,ドレインがカスコードスタック(41)に
電流を伝える第2のp−型出力トランジスタ(40)とから成る単純な2個のト
ランジスタカレントミラーで良い。当業者には周知のように、ミラー比,即ちミ
ラー出力トランジスタ(40)のドレイン電流とミラー入力トランジスタ(39
)のドレイン電流の比、は設計者が設定できる。というのは、ミラー比は2つの
トランジスタの形状によって決定されるからである。本発明の好ましい実施例で
は、ミラー出力トランジスタ(40)を、入力トランジスタ(39)と全く同じ
別々のコピー10個を並列接続して構成して、ミラー比を10:1といった大き
な整数値へ厳密に設定する。
プルアップカスコードスタックは、それぞれ別々のn−型ウェル内に作られた
p−型トランジスタ(42,43,44)から成る。ここで使用するように、ス
タックとは、鎖のように直列接続された回路素子を意味するよう意図しており、
この場合は、カスコードトランジスタである。各ウェルはそれぞれのソース端子
に接続されている。3つのカスコードトランジスタ(42,43,44)のソー
ス及びドレイン端子は直列接続され、そのために、プルアップミラー(40)か
らの電流がトランジスタ(42)のソースでカスコードスタックに入り、トラン
ジスタ(42,43,44)をこの順に通って流れ、トランジスタ(44)のド
レインでカスコードスタックを抜ける。カスコードトランジスタ(44)のドレ
インは出力段の出力ノード(64)に接続される。3つのカスコードトランジス
タのゲートは、すべて、独立したバイアス電圧に接続される。すなわち、トラン
ジスタ(42)はノード(45)に接続され、トランジスタ(43)はノード(
46)に接続され、トランジスタ(44)はノード(47)に接続される。カス
コードトランジスタ(42,43,44)が、選択されたIC製造プロセスが許
容する以上のドレイン・ソース間電圧ストレスを受けることがないように、これ
らバイアス電圧ノードの電位が選ばれる。
本発明の好ましい実施例では、電源レール(38及び63)間に15ボルトの
電圧差があるので、ノード(45,46,47)におけるバイアス電圧はそれぞ
れ、10ボルト,6.5ボルト,3ボルトであり、それによって、各カスコード
トランジスタ(42,43,44)が、ドレイン端子とソース端子との間に、5
ボルトを超える電位差でストレスを受けないように保証する。
カスコードスタックが耐えねばならない最大電圧差と、p−型トランジスタが熱
い電子の注入による永久的な損傷を受けることなく、選択したIC製造プロセス
で耐えることができる最大ドレイン・ソース間電圧とに応じて、カスコードスタ
ック(41)中の直列接続したトランジスタの数が3より多くても少なくても良
いことは、当業者には明らかであろう。
プルダウントランスコンダクタンス及びレベルシフト回路は、p−型トランジ
スタ(53)とn−型トランジスタ(54)から成る。この回路は、上述したプ
ルアップトランスコンダクタンス及びレベルシフト回路(59,60)と類似し
てはいるものの、相補的に動作する。この場合、カスコードデバイスは、n−型
トランジスタ(59)ではなくp−型トランジスタ(53)であり、ソース共通
型トランスコンダクタは、p−型トランジスタ(60)ではなくn−型トランジ
スタ(54)である。カスコードトランジスタ(53)は、ドレイン端子がプル
ダウンカレントミラー(52)の入力に接続され、ゲートがノード(55)で基
準電圧に接続され、ソースが第2の仮想接地ノード(65)に接続される。トラ
ンスコンダクタ(54)は、ゲート端子が入力ノード(56)に接続され、ドレ
インがノード(58)で正の電源に接続され、ソースがノード(55)で第2の
仮想接地に接続される。プルアップトランスコンダクタの場合と同様に、入力電
圧の小さな変化が出力電流のかなり大きな変化につながるが、ここでは、トラン
スコンダクタンス回路の出力電流は、カスコードトランジスタ(53)のドレイ
ンからn−型カレントミラー(52)にソースされる。
プルダウンカレントミラーは、その他の簡単な2トランジスタミラーでも良い
。この例では、プルダウンカレントミラーは、ドレイン及びゲート端子が相互に
接続され,ソースがノード(63)で負電源に接続されたn−型入力トランジス
タ(52)と、ソースがノード(63)で負電源に接続され,入力トランジスタ
(52)のドレインからソースへ流れる電流の量に比例した電流量をシンクする
ミラーの出力ノードを形成するドレインを持つn−型出力トランジスタ(51)
とから成る。この比例係数或いは比率は、先にプルアップカレントミラー(39
,40)の記述で説明したようにして設定でき、この発明の実際の実現形態では
、プルアップカレントミラー(39,40)の電流伝達率と正確に同じ比率に設
定する可能性が最も高い。
プルダウンカスコード回路は、ソースがプルダウンカレントミラー(51,5
2)の出力に接続され、ゲートがノード(49)でバイアス電圧に接続され、ド
レインが増幅器の出力ノード(64)に接続された、単一のn−型トランジスタ
(48)から成る。このカスコードデバイスは、プルダウンカレントミラーの出
力デバイス(51)によりシンクされた電流を伝達し、負荷電圧とノード(63
)の負電源との間の大部分の電圧差は、このカスコードデバイスのソース・ドレ
イン間チャネルに対して掛かることにより降下する。設計者は、高いドレイン電
圧に耐える必要があるトランジスタ(59)及び(48)を、電界酸化物トラン
ジスタ又はLDDトランジスタで構成することができる。
高電圧増幅器の出力段の入力であるトランスコンダクタンス及びレベルシフト
回路の柔軟性により、図8で使用する第1の基準電圧(57)と第2の基準電圧
(58)とを調整して出力段の速度及び精度と電力消費量との兼合いをとるにあ
たり、設計者は広範囲の選択肢を有する。
出力回路に関する性能範囲の一端として、設計者は、入力電圧の範囲が、プル
アップトランスコンダクタンス及びレベルシフト回路とプルダウントランスコン
ダクタンス及びレベルシフト回路(53,54,59,60)の何れもが電流を
引き込まない入力静止電位の近傍にあるように、2つの基準電圧間の電位差を減
少させることを望むであろう。この場合、電力消費量は最小限に抑えられる。な
ぜなら、静止電位では全ての出力段が電源から電力を引き込まず、電流が流れる
のは入力電圧が静止電位と著しく異なる場合だけだからである。最小電力消費量
に関するトレードオフは2つある。第1は、上述したように、出力段が全体に反
応しない入力電圧の範囲が存在するために精度が低下する、ということである。
第2は、出力段に十分な電流が流れるまでに回路が無電流状態から「目覚める」
必要があるため速度が低下する、ということである。
性能範囲の他端においては、入力電圧が(2つの基準電圧の間の)静止電位に
あるとき、プルアップトランスコンダクタンス及びレベルシフト回路とプルダウ
ントランスコンダクタンス及びレベルシフト回路の双方に沢山の電流が流れるよ
うに、設計者は2つの基準電圧間の電位差を増加させることを望むかもしれない
。この場合、精度と速度が最大になる。というのは、出力段中のすべてのトラン
ジスタは常時オンかつ活性状態であって、回路の動作方式を変更せずに、入力電
圧の最小変化に即座に応答できるからである。しかし、回路の精度及び速度を増
加させると、常時かなりの大電流が電源から引き込まれ、電力消費量も増大する
。
上述した2つの極端なケースの間で、回路が入力電圧の微小変化にも高速かつ
線形に応答し、しかも静止電力をほとんど引き込まないことを保証しながら、入
力電圧が静止電位である場合には、プルアップトランスコンダクタンス及びレベ
ルシフト回路とプルダウントランスコンダクタンス及びレベルシフト回路の双方
に微小電流が流れるように、設計者は2つの基準電圧を調整するのを望むであろ
う。
とりわけ、静止状態にある回路を、非常に小さいが有限の電流が流れるように
したい場合、2つの基準電圧の値を非常に厳密に設定する必要があることに、当
業者は気づくであろう。かなり大きな無電流の非作動帯が望ましい場合、又は受
け入れられる場合などの他のケースにおいては、基準電圧値の精度に関する要件
をより緩やかなものにできる。
プルアップトランスコンダクタンス及びレベルシフト回路とプルダウントラン
スコンダクタンス及びレベルシフト回路用の高精度の基準電圧を生成可能な回路
の好ましい実施例を、図9に示す。この高精度の基準発生器は、プルアップトラ
ンスコンダクタンス及びレベルシフト回路とプルダウントランスコンダクタンス
及びレベルシフト回路のそれぞれのコピーから成り、これらの回路のコピーが引
き込む電流を設定点電流と比較し、この比較結果を使用して、温度の変動や製造
プロセスとは独立した2つの基準電圧を、正しい電圧レベルに調整する。説明を
簡潔にするために、基準発生回路の上半分(83)だけについて詳細に説明する
。なぜなら、回路の他の半分(109)も類似の方法で機能するからである。
さらに図9を参照すると、トランジスタ(89)及び(91)はプルアップト
ランスコンダクタンス及びレベルシフト回路とプルダウントランスコンダクタン
ス及びレベルシフト回路(図8中の素子(59)及び(60))のコピーであり
、ノード(90)は仮想接地ノード(図8中の素子(61))の「コピー」であ
る。ノード(94)での入力電圧の静止電位は、トランスコンダクタトランジス
タ(91)のゲートに印加され、ノード(86)の電圧(図8中のノード(57
)に印加されるものと同じ電圧)は、プルアップトランスコンダクタンス及びレ
ベルシフト回路用の基準電圧である。ここで、基準電圧はカスコードトランジス
タ(89)のゲートに印加される。トランジスタ(89)及び(90)を通過す
る電流は、1個のp−型カレントミラー(79,80)と1個のn−型カレント
ミラー(92,93)によってミラーされる。
p−型トランジスタ(81)のゲートに印加されるノード(82)のバイアス
電圧によって、第2の電流がノード(88)にソースされる。ノード(88)は
高インピーダンスのノードであって、トランジスタ(81)及び(93)を流れ
る電流間の小さな差によって、大きな電圧振幅を生じる可能性がある。ノード(
88)の電圧は、ソースフォロワトランジスタ(87)によってバッファされレ
ベルシフトされ、ノード(86)で基準電圧となる。ソースフォロワトランジス
タ(87)は、ノード(85)での第2のバイアス電圧により設定されるp−型
トランジスタ(84)のドレイン電流でバイアスされる。基準となるトランスコ
ンダクタ/カスコード対(89)及び(91)の電流が、バイアス電圧(82)
でトランジスタ(81)に設定された電流よりも高い場合、トランジスタ(93
)を流れるカレントミラーのコピーがノード(88)を下に引っ張るように、回
路は制御閉ループとして機能する。また、ノード(86)における基準電圧が下
に引っ張られ、トランジスタ(89,91)のゲート・ソース間の電圧差が減少
し、それによって、電流が設定値まで低下する。
上述したように、トランジスタ(95〜97,99〜100,102,105
〜107)を含む高精度な基準発生回路の下半分(109)は同様に機能して、
図8のプルダウントランスコンダクタンス及びレベルシフト回路のコピーを使用
して、この回路用の基準電圧を設定する。カレントミラーを追加することによっ
て、単一のバイアス電圧を使用してプルアップ及びプルダウン基準電圧の双方を
設定できることを含めて、回路の基本機能を変更することなく、この基準発生回
路を多数の方法により変更できることが、当業者には認識されよう。
基準電圧の精度に対する要求がそれほど厳しくない応用例では、簡略化した基
準発生器を使用できる。簡略化した基準発生器の一例を図10に示すが、この場
合も、上半分がノード(67)でプルアップ基準電圧を生成し、下半分がプルダ
ウン基準電圧(69)を生成する2つの相補的な部分から成る。ノード(68)
における入力電圧の静止電位は、それぞれ、図8のトランスコンダクタトランジ
スタ(54,60)のコピーであるトランスコンダクタトランジスタ(74,7
5)のゲートに印加される。カスコードトランジスタのコピー(72,77)(
それぞれ、図8内の素子(59,53))はダイオードとして接続されており、
従って、ゲート端子とソース端子を短絡している。電流源(71,78)は、各
々ゲートノード(66,70)のバイアス電圧で制御され、回路中の2つの分岐
で固定の電流が流れるように強制する。トランジスタ(72,77)のダイオー
ド接続により、理想的な場合には、これらのゲート端子の電圧が、ちょうど、図
8の出力段にある各トランスコンダクタカスコードトランジスタ対に同一の固定
電流を流すのに必要とする基準電圧になる。この基準発生回路は、図9の回路よ
りも大きな電流誤差を示し、これは主として、コピーのトランジスタ(72,7
7)が、図8の出力段回路中の「オリジナル」(59,53)とは異なるドレイ
ン・ソース間電圧で動作するからである。
基準電圧の精度に関する要求がずっと少ない応用例では、図7のトランスコン
ダクタンス及びレベルシフト回路に固定電圧を供給できる。固定電圧を使用する
と、チップ上の面積と電力は最小量で済むが、環境上および製造上の変動に追従
しないので、はるかに大きな誤差を招くことが予想される。
第4の出力段構成をブロック図の形で図11に示す。基本的に、この構成は図
7の左側(駆動)と図2の右側(負荷)の組合せである。すなわち、図8に関す
る議論の所で説明したように、単一の入力電圧Vinが2つの相補型トランスコン
ダクタ及びレベルシフト段(110,114)を駆動する。但しこの例では、プ
ルアップトランスコンダクタ及びレベルシフト段の接続が図7に対して逆である
(即ち、頂部の出力が正の電源に接続され、底部の出力が回路の残りの部分に信
号電流をソースする)。両方の出力は共に高インピーダンスのドレインノードな
ので、この接続変更がトランスコンダクタ及びレベルシフト段の動作に著しく影
響を及ぼすことはない。両方のトランスコンダクタ及びレベルシフト段の出力電
流は、高電圧カレントミラー(113,116)を駆動する。図3に関する議論
の所で説明したように、カレントミラー(113,116)の出力電流は、ウェ
ルカレントミラースタック(111,115)により、負荷ノードVoutをかわ
るがわるプルアップ,プルダウンする。前述のように、トランスコンダクタ及び
レベルシフト段(110,114)に基準電圧を供給するには、精密な基準発生
器(112)が必要となることがある。
第5の出力段の構成をブロック図の形で図12に示す。基本的に、この構成は
、図2の左側(駆動)と図7の右側(負荷)の組合せである。すなわち、2つの
入力電圧(V+及びV−)は高電圧電流源を制御し、一方の電流源は最終的にノ
ードVoutの負荷電圧をプルアップする電流を供給し、第2の電流源はノードVo ut
の負荷をプルダウンする電流を供給する。しかしここでは、図2中のウェルカ
レントミラースタック(5)が、単一のp−FETカレントミラーとウェルカス
コードのスタックで置き換えられている。この例では、ちょうど図6の場合と同
様に、図2のウェルカレントミラースタック(6)が省略されている。一方の高
電圧電流源の出力電流は、p−型カレントミラーを駆動する。p−型カレントミ
ラーの出力電流は、カスコードスタックを通って負荷に流れ込み、負荷を正の電
源レールへプルアップする。このように、カレントミラー(30)が図7の出力
段回路中のカスコードスタック(34)で保護されるのと同様に、p−型カレン
トミラーは出力ノードVoutから見た大きな電圧振幅から保護される。高電圧電
流源の出力は、負荷から直接流れて、Voutを負の電源レールへプルダウンする
。
II.バイアス電流分路トランジスタ
多くの応用例では低電力動作が必要なために、縮小した電流差動バイアス回路
などの電流制限型の前置増幅回路を使用して、図3の回路に示す線(23,24
)に制御電圧を生成できる。高電圧出力電源からの静止電流の汲み出しを減少さ
せるため、低電力バイアス回路かバイアス電流分路回路を構成することができる
。その適切な例を図13に示す。本発明では、図13のバイアス電流分路回路を
使用して、プッシュプル出力回路の駆動信号を生成することが望ましい。
図13のバイアス回路は、バイアスp−FETからの追加の電流分路の経路を
2本持つ従来型の差動対,即ちFET(117,120)から成る。差動対(1
17,120)用の電流はバイアス電流源から供給され、この例では、p−FE
Tと通常3乃至5ボルトの低電圧電源VDDlowとによって供給される。分路トラ
ンジスタ(118,119,123,124)が差動対トランジスタ(117、
120)よりもずっと大型のものとして設計されている場合、差動対FET(1
17,120)のゲートの入力電圧(V+及びV−)が同じであれば、大部分の
バイアス電流は中央の分岐の分路FET(118,119,123,124)を
通るように分路される。この例では、分路されたバイアス電流が、図13の例に
おける電気的接地端子である電流コレクタによって集められる。その他の電流収
集電圧を使用して本発明を実施しても良いことを、当業者は認識できよう。
2つのFET(122,125)を使用して、外側の分岐FETを通る電流を
集める。これらのFET(122,125)は、外側の分岐(即ち差動対)FE
T(117,120)を通る電流をプルアップ信号とプルダウン信号に変換する
。入力電圧の差により、追加したn−チャネルFET(122,125)を通る
電流が発生する。入力電圧の差によって発生する電流は、線(121,126)
を介して出力プルアップ及びプルダウン回路を駆動する。
一例として、この静止電流制限回路は、図13の線(121,126)を図3
の線(23,24)に接続することで、図3の高電圧増幅器に追加することがで
きる。従って、図13の回路が生成するプルアップ及びプルダウン信号は、図3
の電流源用の制御信号として働く。
差動対の2つの入力端子に、等しい電圧が印加された場合に発生する電流分路
の度合いは、中央の分岐のトランジスタ寸法と外側の分岐のトランジスタ寸法の
比によって決定される。図15を参照すると、ここには、線(121、126)
上の代表的な制御電圧のグラフが、入力電圧の差(V+引くV−)の関数として
示されている。
ここで説明しなおかつ図13に示した分路されたバイアス電流トランジスタは
、第2の出力段において電流利得を必要とする増幅器の静止電流の汲み出しを制
限するのに有用であることが、当業者には認識されよう。出力段は高電圧を供給
する能力を必要としない。このような分路バイアス電流増幅器は、大きな容量性
負荷を効率的に駆動するうえで特に有用である。
多数の異なる前置増幅器及び差動増幅器の構成を使用して、図1の電流源(2
)と出力段(1)用の制御信号を生成できることも、当業者には認識されよう。
「Adaptive Biasing CMOS Amplifiers」(M.G.Degrauwe,J.Rijmenants,E.A.Vi
ttoz,H.J.De Man、IEEE Journal of Solid State Circuits、第SC-17巻、第3号
、522〜528ページ、1982年)に記載されたようなマイクロパワー増幅器の設計技
法を使用することで制御信号を生成し、本発明に従って構成した回路の電力消費
量をさらに制限できる。内側の分岐のFET(118,119,123,124
)の構成を、電流分路機能を維持しながら変更できることも、当業者には認識で
きよう。例えば、FET(119,124)は図13に示した回路から削除でき
、内側の分岐のFETの電流分路機能は維持される。2つのバイアス分路電流ト
ランジスタを有する前置増幅器の一例を例14に示す。
不安定性の問題がなく、十分に適合した構成部品を必要としないという点で、
図13及び図14に示す回路は、Allen及びHolbergの502ページならびにDegrauw
e等が示した増幅器などの従来型のマイクロパワー増幅器に勝る利点を有してい
る。制御信号(121,126)を用いて出力段を駆動することで、上述した制
御信号発生回路を低電力増幅器に使用できることは、当業者に認識できよう。ま
た、FET(117,120)を通って流れる電流を、プルアップ及びプルダウ
ン信号或いは制御信号に変換することは、FET(117,120)に接続され
た抵抗器,電流源、追加のダイオードなどの多数の異なる回路で達成できること
も、当業者には認識されよう。
図3と図13の回路を組み合わせると、高電圧出力であって、高電圧電源から
の静止電力の汲み出し(即ち、消費量)が低い差動増幅器となる。これを図16
に示す。差動入力電圧(V+)及び(V−)が等しい場合、静止出力電流は、内
側の分岐のFETの寸法と外側の分岐のFETの寸法との比でピーク出力電流を
除算した値にほぼ制限される。この意味において、「制限される」という用語は
、ピーク出力電流レベルからの静止電流の汲み出しの減少を指すことになる。実
際のところ、静止電流は、ピーク出力電流に近い値からピーク出力電流の100
分の1よりも十分低い値までのどのような範囲にも制限することができる。ここ
で説明した回路技術を使用して、静止電流を制限するという同一の目標を達成で
きる多数の変更を、当業者は認めることができよう。
電力出力を有する差動対増幅器を使用して,例えば図7で説明した回路など,
トランスコンダクタ及びレベルシフト回路を有する出力段へ入力信号を供給する
場合、バイアス電流分路トランジスタを用いて差動対増幅器の静止電流消費量を
低減できる。出力段のトランスコンダクタは、出力段内の高電圧電源の静止電力
消費量をさらに減少させるように働く。
III.液晶ディスプレイ駆動回路
ここで説明する回路は、ビデオイメージ情報を表示するためのLCD駆動の応
用例中に存在するような、大きな容量性負荷の駆動に理想的である。通常のパッ
シブ乃至アクティブLCDの応用例では、行電極と列電極の格子でアドレスされ
る大きなピクセル配列を有する。このような駆動電極は、液晶材料を活性化して
、ビデオイメージ情報に応じた可変光出力を作り出す。通常の画面の解像度では
、ディスプレイ上にビデオイメージを作成するのに、1000を越える行電極と
列電極を駆動する必要がある。本発明では、行電極と列電極上の高電圧を確実に
駆動可能であって電力効率の良い増幅器を低コストで集積できる。
本発明を液晶ディスプレイシステムに使用した場合の一例を図17に示す。図
17は、LCDパネル(127)と、ディスプレイの1列を駆動するのに関する
回路を示す図である。ビデオピクセル情報を表わす電圧は、ビデオ情報から直接
的に、或いは、従来型のビデオイメージ処理回路(129)を使用して生成でき
る。出願人の好ましい実施例では、線形変換されたビデオピクセル情報が、本発
明に従って構成された高電圧増幅回路(128)を使用して生成されて、LCD
電極を駆動する。本発明をLCDシステムに用いた例は、共に出願中である米国
特許出願第08/186,372号に記載されている。
IV.スイッチトキャパシタ増幅器
ここで説明した高電圧増幅器の応用例として、本発明を用いたスイッチトキャ
パシタ増幅器を示す。図18に示す構成は、オフセット補償スイッチトキャパシ
タ反転増幅器である。この種の回路例は、一般に、R.Gregorian及びG.C.Temes著
「Analog MOS Integrated Circuits for Signal Processing」(John Wiley & S
ons、ニューヨーク、1986年)に記載されている。
好ましい一実施例によれば、キャパシタC3及びC4は、C2の寸法の2倍で
あり、増幅器のオフセットをなくすように働く。スイッチトキャパシタクロッキ
ング(switched capacitor clocking)のリセットフェーズの間は、S1,S2
,S4が閉じられS3が開かれる。スイッチトキャパシタクロッキングの増幅フ
ェーズの間は、スイッチS1,S2,S4が開かれS3が閉じられる。キャパシ
タC3及びC4は、増幅器の負の端子に所望の量の電荷を注入して、出力からオ
フセット電圧効果を除去する。
スイッチS1の一方の端子は、通常の薄い酸化物FETの電圧限界を超えるこ
とに留意されたい。従って、この回路を実現するには(10ボルトよりも高い)
高電圧に耐えるスイッチが必要となることがある。LDDトランジスタを使用し
て高電圧に耐えるようにするか、或いは、以下の例に示すように電界酸化物トラ
ンジスタを使用して高電圧に耐えるようにしても良い。
V.高電圧スイッチ
図19は高電圧スイッチを示しており、これは図18中の回路と共に使用する
のに適しているが、必ずしもそうしなくてよい。スイッチの動作は、従来型のp
−FET(132)とn−FET(131)のスイッチ対によってなされる。先
の図4で説明したように、高電圧電界酸化物或いはカスコードFET(130)
は、スイッチを高電圧に接続できるようスイッチの一端子を護るように働く。こ
の例における高電圧カスコードトランジスタ(130)は、ソース電圧が低電圧
,通常は約1ボルトでない限りは導通できない。このため、この高電圧スイッチ
を図18のスイッチトキャパシタ増幅器と一緒に使用する場合、高電圧増幅器の
正入力を、この低電圧Vlowへ設定する。スイッチS1を閉じることによって増
幅器がリセットされる場合、増幅器の反転入力はほぼVlowに駆動される。従っ
て、Vlowは、高電圧カスコードトランジスタが導通するように十分低く設定す
べきである。図16に示す高電圧増幅器の差動対が、低い入力電圧で正しく動作
するp−FETを含むことにも留意されたい。従来型の高電圧スイッチを使用し
て本発明を実施できることも、当業者には認識されよう。
上述の例および図は本発明の例示であって、制限と解すべきではない。見出し
は構成の目的で含めたものであって、請求の範囲或いは開示を制限するものと解
すべきでない。本発明の趣旨から逸脱せずに、上述した実施例に多数の変更を加
えられることは、当業者であれば認識できよう。
例えば、本出願で説明した回路例を、上述したCMOS技術の代わりにバイポ
ーラ技術を使用して実現可能なことも、当業者には認識されよう。従って、n−
型FETをnpnバイポーラトランジスタで置き換え、p−型FETをpnpバ
イポーラトランジスタで置き換え、それらを上述のように接続して、「ドレイン
」,「ゲート」,「ソース」の用語を、バイポーラトランジスタの端子として慣
習的な「コレクタ」,「ベース」,「エミッタ」の用語と置き換えればよい。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 シュタインバッハ,ギュンター
アメリカ合衆国 カリフォルニア 94306
パロ アルト ポモナ アヴェニュー
4267
Claims (1)
- 【特許請求の範囲】 1.入力電圧に応じて出力電圧を生成する回路であって、 (a)縦続接続の各カレントミラーが、出力電流端子と上部レール端子と少なく とも1つの入力電流端子とを有し、縦続接続中の各ウェルカレントミラーのそれ ぞれの出力電流端子が、縦続接続中の最後のウェルカレントミラーを除き、縦続 接続における直後のウェルカレントミラーの上部レール端子に電気的に接続され た、少なくとも第1及び最後のカレントミラーを有する少なくとも2つのウェル カレントミラーの縦続接続と、 (b)縦続接続中の第1のウェルカレントミラーの上部レールが出力電源の第1 の端子へ電気的に接続され、縦続接続中の最後のウェルカレントミラーの出力電 流端子が出力電源の第2の端子へ電気的に接続された、少なくとも第1及び第2 の端子を有する出力電源と、 (c)縦続接続中のウェルカレントミラーのそれぞれの入力電流端子に接続され 、入力電圧を表わす制御信号によって制御される少なくとも1つの電流源と を含む回路。 2.縦続接続中のウェルカレントミラーの少なくとも1つが、Wilsonカ レントミラーとカスコードカレントミラーから成る群から選択される請求項1記 載の回路。 3.電流源が高電圧に耐えることができる請求項1記載の回路。 4.少なくとも1つのツェナーダイオードをさらに含み、ツェナーダイオード が、少なくとも1つのウェルカレントミラーの上部レール端子と出力電流端子と の間に電気的に接続される請求項1記載の回路。 5.少なくとも1つの電流源がネイティブ電流源である請求項1記載の回路。 6.少なくとも1つのネイティブ電流源が、 (a)基板とゲート端子とソース端子とドレイン端子とを有し、カスコード電界 効果トランジスタの閾値よりも大きな電圧がゲート端子に印加され、ドレイン端 子が少なくとも1つのウェルカレントミラーのそれぞれの入力電流端子に接続さ れたカスコード電界効果トランジスタと、 (b)ゲート端子とソース端子とドレイン端子とを有し、ソース端子が電流コレ クタに接続され、ドレイン端子がカスコード電界効果トランジスタのソース端子 に接続され、入力電圧を表わす制御信号がゲート端子に印加された薄ゲート酸化 物電界効果トランジスタと を含む請求項5記載の回路。 7.カスコード電界効果トランジスタが、ゲート端子と基板を分離する電界酸 化物層を有する請求項6記載の回路。 8.前置増幅回路をさらに含み、前置増幅回路が入力電圧を表わす制御信号を 生成し、制御信号が電流源に印加される請求項1記載の回路。 9.前置増幅回路が電界効果トランジスタの差動対を含む請求項8記載の回路 。 10.前置増幅回路は、さらに、バイアス電流分路トランジスタを含み、それに よって、バイアス電流分路トランジスタが出力電流源からの静止電流を制限する 請求項8記載の回路。 11.入力信号を出力信号に加工する回路であって、 (a)バイアス電流源と、 (b)各差動対トランジスタがゲートとドレインとソースとを有し、入力信号が 差動対トランジスタのゲートに印加され、各差動対トランジスタのソースが電気 的にバイアス電流源へ接続された差動対トランジスタと、 (c)バイアス電流源に電気的に接続されたバイアス電流分路トランジスタと、 (d)各差動対トランジスタのドレインと出力電源とに電気的に接続された高電 圧出力段と を含み、それにより、バイアス電流分路トランジスタが高電圧出力段からの静 止電流を制限する回路。 12.入力信号がビデオイメージ情報を表わす信号であり、高電圧出力段が液晶 ディスプレイを駆動する請求項11記載の回路。 13.バイアス電流分路トランジスタが、 (a)各トランジスタがソースとゲートとドレインとを有し、第1のトランジス タのゲートが第1の入力信号によって駆動され、第1の入力信号が少なくとも差 動対トランジスタの1つをも駆動し、第2のトランジスタのゲートが第2の入力 信号によって駆動され、第2の入力信号が少なくとも差動対トランジスタの1つ をも駆動し、少なくとも第1の入力信号がビデオイメージ情報を表わし、第1の トランジスタのソースが電気的にバイアス電流源に接続され、第1のトランジス タのドレインが電気的に第2のトランジスタのソースに接続された、第1及び第 2のトランジスタと、 (b)第2のトランジスタのドレインに電気的に接続された電流コレクタと を含む請求項12記載の回路。 14.バイアス電流分路トランジスタが、 (a)各トランジスタがゲートとソース端子とドレイン端子とを有し、第1及び び第4のトランジスタのゲートが第1の入力信号によって駆動され、第2及び第 3のトランジスタのゲートが第2の入力信号によって駆動され、少なくとも第1 の入力信号がビデオイメージ情報を表わし、バイアス電流源が電気的に第1及び 第2のトランジスタのソース端子に接続され、第1のトランジスタのドレイン端 子が電気的に第3のトランジスタのソース端子に接続され、第2のトランジスタ のドレイン端子が電気的に第4のトランジスタのソース端子に接続された、第1 ,第2,第3及び第4のトランジスタと、 (b)第3及び第4のトランジスタのドレイン端子に電気的に接続された電流コ レクタと を含む請求項12記載の回路。 15.電流コレクタが、負電源レールと電気的接地とから成る群から選択される 請求項14記載の回路。 16.液晶ディスプレイを駆動する高電圧出力段が、 (a)出力信号を生成するウェルカレントミラーの縦続接続と、 (b)差動対トランジスタが生成する信号により駆動され、ウェルカレントミラ ーに電気的に接続された複数の電流源と、 (c)少なくとも1つの液晶ディスプレイ電極に出力信号を印加する手段と を含む請求項12記載の回路。 17.液晶ディスプレイを駆動する高電圧出力段が、 (a)差動トランジスタが生成する信号がプルアップトランジスタに印加される プルアップトランスコンダクタ及びレベルシフト回路と、 (b)プルアップトランスコンダクタ及びレベルシフト回路に接続され、出力電 源にも接続されたプルアップカレントミラーと、 (c)出力信号を生成するように、プルアップカレントミラーに接続された少な くとも1つのカスコードトランジスタと、 (d)カスコードトランジスタと電流コレクタとに接続されたプルダウンカレン トミラーと、 (e)プルダウンカレントミラーに接続され、差動対手段が生成する信号がプル ダウントランスコンダクタに印加された、プルダウントランスコンダクタ及びレ ベルシフト回路と、 (f)少なくとも1つの液晶ディスプレイ電極に出力信号を印加する手段と を含む請求項12記載の回路。 18.液晶ディスプレイを駆動する高電圧出力段はさらに基準発生器を含み、基 準発生器が、プルアップトランスコンダクタ及びレベルシフト回路とプルダウン トランスコンダクタ及びレベルシフト回路へ基準電圧を供給する請求項17記載 の回路。 19.液晶ディスプレイを駆動する高電圧出力段が、 (a)差動トランジスタが生成する信号がプルアップトランスコンダクタに印加 されるプルアップトランスコンダクタ及びレベルシフト回路と、 (b)プルアップトランスコンダクタ及びレベルシフト回路に電気的に接続され た第1の高電圧カレントミラーと、 (c)第1の高電圧カレントミラーに電気的に接続され、出力電圧を生成する第 1のウェルカレントミラースタックと、 (d)第1のウェルカレントミラースタックと出力電源とに電気的に接続され、 出力電圧も生成する第2のウェルカレントミラースタックと、 (e)第2のウェルカレントスタックと電流コレクタとに電気的に接続された第 2の高電圧カレントミラーと、 (f)第2の高電圧電流源に接続され、差動トランジスタが生成する信号がプル アップトランスコンダクタに印加されるプルダウントランスコンダクタ及びレベ ルシフト回路と を含む請求項12記載の回路。 20.液晶ディスプレイを駆動する高電圧出力段が、 (a)入力信号が印加され、電気的に電流コレクタへ接続された第1の高電圧電 流源と、 (b)第1の高電圧電流源に電気的に接続されたカレントミラーと、 (c)カレントミラーに電気的に接続され、出力電圧を生成するウェルカスコー ドスタックと、 (d)ウェルカスコードスタックと電流コレクタとに電気的に接続された第2の 高電圧電流源と を含む請求項12記載の回路。 21.入力電圧に応じて電流を生成する電流源であって、 (a)基板とソース,ドレイン,ゲート端子とを有する電界酸化物電界効果トラ ンジスタと、 (b)ソース,ドレイン,ゲート端子を有し、入力電圧がゲート端子に印加され 、電界酸化物電界効果トランジスタが電気的に薄ゲート酸化物トランジスタに接 続された薄ゲート酸化物電界効果トランジスタと を含む電流源。 22.電界酸化物電界効果トランジスタがカスコード電界効果トランジスタであ る請求項21記載の電流源。 23.定電圧を供給する定電圧発生器をさらに備え、定電圧が電界酸化物電界効 果トランジスタのゲート端子に印加される請求項21記載の電流源。 24.薄ゲート電界効果トランジスタのソースが電流コレクタに接続される請求 項23記載の電流源。 25.カスコード電界効果トランジスタが、ゲート端子と基板の間の電界酸化物 層を含む請求項21記載の電流源。 26.電界酸化物電界効果トランジスタのドレイン端子が、 (a)基板と、 (b)基板内に存在する軽くドープされたインプラントと、 (c)軽くドープされたインプラント内に存在する濃密にドープされたインプラ ントと を含む請求項25記載の電流源。 27.高電圧に耐えることができるスイッチであって、 (a)ゲート,ソース,ドレイン端子を有する電界酸化物電界効果トランジスタ と、 (b)p−ウェルトランジスタと、 (c)n−ウェルトランジスタと を含み、p−ウェルトランジスタとn−ウェルトランジスタが電界酸化物電界 効果トランジスタに電気的に接続されるするスイッチ。 28.電界酸化物電界効果トランジスタのドレイン端子が、 (a)基板と、 (b)基板内に存在する軽くドープされたインプラントと、 (c)軽くドープされたインプラント内に存在する濃密にドープされたインプラ ントと を含む請求項27記載の高電圧に耐えることができるスイッチ。 29.定電圧を供給する定電圧発生器をさらに含み、定電圧が電界酸化物電界効 果トランジスタのゲートに印加される請求項28記載の高電圧に耐えることがで きるスイッチ。
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