JPH0946583A - Digital camera - Google Patents

Abstract

PROBLEM TO BE SOLVED: To suppress increase in a scale of a sampling rate conversion circuit for a digital output even in the case of aspect ratio conversion and to suppress fluctuation in a digital encoder characteristic. SOLUTION: In the digital camera in which a signal from a solid-state image pickup element 101 with a wide aspect ratio is A/D-converted and written in a memory 105 and an aspect ratio is converted by switching a read rate from the memory 105 to convert the aspect ratio, the signal read from the memory 105 is given to a sampling rate converter 106, in which the signal is set to have a prescribed sampling rate and the signal is digitally processed.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】この発明は、アスペクトレシ
オ変換機構を搭載したデジタルカメラに関するものであ
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a digital camera equipped with an aspect ratio conversion mechanism.

【０００２】[0002]

【従来の技術】ハイビジョンテレビシステム、第２世代
ＥＤＴＶシステムでは、アスペクトレシオとして横長の
１６：９を採用している。したがって、映像信号源であ
るテレビカメラもワイドアスペクトレシオで撮影できる
ものが開発されている。その一方では、番組製作で複数
のカメラを必要とするテレビ局では、通常の４：３のア
スペクトレシオでも撮影できるものが要望される。2. Description of the Related Art In a high-definition television system and a second-generation EDTV system, a horizontally long 16: 9 aspect ratio is adopted. Therefore, a TV camera, which is a video signal source, has been developed that can shoot with a wide aspect ratio. On the other hand, a television station that requires a plurality of cameras for program production is required to be able to shoot with a normal 4: 3 aspect ratio.

【０００３】そこでアスペクトレシオを切替えて撮影で
きるテレビカメラを実現しようとした場合、色分解光学
系、固体撮像素子及びその周辺回路を含んだカメラヘッ
ドを交換可能なテレビカメラシステムと、固体撮像素子
からの出力をアナログデジタル変換してデジタルメモリ
に取り込み、読み出しモードを可変できるテレビカメラ
システムが考えられる。Therefore, when it is attempted to realize a television camera capable of switching the aspect ratio and shooting, a television camera system in which a camera head including a color separation optical system, a solid-state image pickup device and its peripheral circuits can be replaced, and a solid-state image pickup device are used. There is a TV camera system that can change the readout mode by analog-to-digital conversion of the output of [1] and capture in digital memory.

【０００４】カメラヘッドを交換するカメラシステム
は、アスペクトレシオ毎に最適の固体撮像素子を選択で
きる利点があるが、アスペクトレシオを瞬時に切り替え
ることができないという不便があるとともに、カメラヘ
ッドを２つ用意しなければならないという不便がある。
これに対して上記のデジタルメモリを用意してアスペク
トレシオを変換する方法の場合は、通常のアスペクトレ
シオで十分な解像度が得られる画素を有した固体撮像素
子を搭載しておけばアスペクトレシオが瞬時に切り替え
られ、部品交換も必要なく、便利である。The camera system for exchanging the camera head has the advantage of being able to select the optimum solid-state image pickup device for each aspect ratio, but it has the inconvenience that the aspect ratio cannot be switched instantaneously, and two camera heads are prepared. There is the inconvenience of having to do it.
On the other hand, in the case of the method of converting the aspect ratio by preparing the above digital memory, if the solid-state image sensor with pixels that can obtain sufficient resolution at the normal aspect ratio is installed, the aspect ratio will be instantaneous. It is convenient because there is no need to replace parts.

【０００５】図９には、ワイドアスペクトレシオ画像の
アスペクトレシオの変換時における画面変化の様子を示
している。固体撮像素子の撮像素子は、通常の撮像素子
と同じ時間で映像信号を出力するように駆動されている
（固体撮像素子上の光像Ａ）ため、出力信号の像は、水
平方向が３／４倍に圧縮された信号出力となる（画像
Ｂ）。これをワイドアスペクトレシオの画面でみると通
常の画像Ｃとしてみることができる。しかし通常のアス
ペクトレシオの画面でみると画像Ｄのように横につぶれ
た映像信号となっている。FIG. 9 shows how the screen changes when the aspect ratio of a wide aspect ratio image is converted. Since the image sensor of the solid-state image sensor is driven so as to output a video signal at the same time as the normal image sensor (optical image A on the solid-state image sensor), the image of the output signal is 3 / horizontal. The signal output is four times compressed (image B). When this is viewed on a wide aspect ratio screen, it can be seen as a normal image C. However, when viewed on a screen with a normal aspect ratio, the image signal has a horizontally crushed image signal like image D.

【０００６】通常のアスペクトレシオの映像信号にする
ためには、ワイドアスペクト信号の画像期間の左右をそ
れぞれ１／８ずつ切り捨て（画像Ｅ）、残りの信号を映
像期間いっぱいにメモリを使って引き伸ばすことにより
（画像Ｆ）、通常のアスペクトレシオの画像信号として
出力することができる（画像Ｇ）。In order to obtain a video signal having a normal aspect ratio, the left and right sides of the image period of the wide aspect signal are cut off by 1/8 (image E), and the remaining signal is stretched to fill the video period using a memory. (Image F) can be output as an image signal with a normal aspect ratio (Image G).

【０００７】図１０には、上記の処理を実現するアスペ
クトレシオ変換機能を実現したテレビカメラを示してい
る。レンズを介して入射した光学像は、分光プリズムを
介してＲＧＢの各固体撮像素子１０１の各受光面に結像
される。各固体撮像素子１０１から出力された信号はそ
れぞれアナログ処理回路１０２で雑音低減処理やニー処
理等が施され、Ａ／Ｄ変換器１０３に供給され、デジタ
ル信号となる。このデジタル信号は、デジタル処理回路
１０４に入力され、輪郭補正処理やガンマ補正処理等が
施され、ワイドアスペクトレシオの信号として出力され
る。FIG. 10 shows a television camera which realizes an aspect ratio conversion function for realizing the above processing. The optical image incident through the lens is formed on each light receiving surface of each of the RGB solid-state image pickup devices 101 through the spectral prism. The signal output from each solid-state image sensor 101 is subjected to noise reduction processing, knee processing, etc. in the analog processing circuit 102, and is supplied to the A / D converter 103 to become a digital signal. This digital signal is input to the digital processing circuit 104, subjected to contour correction processing, gamma correction processing, and the like, and output as a wide aspect ratio signal.

【０００８】このワイドアスペクトレシオの信号は、ア
スペクトレシオ変換器１０５に入力される。図１１は、
アスペクトレシオ変換器１０５の構成例を示している。This wide aspect ratio signal is input to the aspect ratio converter 105. FIG.
The structural example of the aspect ratio converter 105 is shown.

【０００９】また図１２は、上記アスペクトレシオ変換
器１０５の動作を説明するために示したタイミングチャ
ートである。ＦＩＦＯメモリ１１１の書き込みクロック
は、アンド回路１１２を介して供給される。アンド回路
１１２の一方の入力端にクロックが供給され、他方の入
力端にはクロック制御回路１１３からのタイミング制御
信号が供給されている。ＦＩＦＯメモリ１１１の読み出
しクロックは有効映像期間をカバーするように与えられ
ている。クロック制御回路１１３は水平同期信号に同期
したタイミングパルスを生成し、また、アスペクトレシ
オ制御信号に基づいて、タイミング制御信号の出力をコ
ントロールしている。FIG. 12 is a timing chart for explaining the operation of the aspect ratio converter 105. The write clock of the FIFO memory 111 is supplied via the AND circuit 112. A clock is supplied to one input end of the AND circuit 112, and a timing control signal from the clock control circuit 113 is supplied to the other input end. The read clock of the FIFO memory 111 is given so as to cover the effective video period. The clock control circuit 113 generates a timing pulse synchronized with the horizontal synchronizing signal, and controls the output of the timing control signal based on the aspect ratio control signal.

【００１０】ノーマルアスペクトの映像信号を得るとき
は次のような動作を得る。即ち、ワイドアスペクトの映
像信号（図１２の（ａ））は、アナログデジタル変換さ
れて、図１２の（ｂ）のデータ列となる。ここで映像期
間の左右からそれぞれ１／８ずつの映像信号のデータ列
は、クロック制御回路１１３とアンド回路１１２により
書き込みクロックが制御され、カットされて（図１２
（ｃ）に点線で示す）、この部分はＦＩＦＯメモリ１１
１には書き込まれない。よってＦＩＦＯメモリ１１１に
はワイドアスペクトレシオの画像信号の左右中央の６／
８のデータが書き込まれる。次に、読み出しクロックの
周波数は、書き込みクロックの周波数の３／４倍であ
り、ＦＩＦＯメモリ１１１からは、時間軸を４／３倍に
引き伸ばしたデータ列（図１２（ｄ））が得られ、水平
方向に関しては１水平期間の有効映像期間一杯に広がる
データとなる（図１２（ｅ））。When obtaining a normal aspect video signal, the following operation is performed. That is, the wide aspect video signal ((a) in FIG. 12) is analog-digital converted into a data string in (b) in FIG. Here, the write clock is controlled by the clock control circuit 113 and the AND circuit 112, and the data string of the video signal of 1/8 each from the left and right of the video period is cut (see FIG. 12).
(Shown by a dotted line in (c)), this portion is the FIFO memory 11
Not written to 1. Therefore, the FIFO memory 111 stores in the left / right center 6 / of the wide aspect ratio image signal.
8 is written. Next, the frequency of the read clock is 3/4 times as high as the frequency of the write clock, and the FIFO memory 111 obtains a data string with the time axis stretched 4/3 times (FIG. 12 (d)). In the horizontal direction, the data is such that the effective image period of one horizontal period is fully filled (FIG. 12E).

【００１１】ワイドアスペクトレシオの映像信号を得る
ときは入力映像信号そのものがワイドアスペクトレシオ
であるから、ＦＩＦＯメモリ１１１の書き込みクロック
と読み出しクロックを同一周波数のクロックで与えら
れ、このメモリは単なる遅延器として動作する。When a video signal with a wide aspect ratio is obtained, since the input video signal itself has a wide aspect ratio, the write clock and the read clock of the FIFO memory 111 are given by clocks of the same frequency, and this memory is a mere delay device. Operate.

【００１２】図１０に戻って説明する。デジタルエンコ
ーダ１０７はアスペクトレシオ変換器１０５からのデー
タ列を正確に受けとるためにアスペクトレシオ変換器１
０５の読み出し周波数と同一の動作周波数で動作し、そ
の出力をサンプリングレート変換器１０８に与える。デ
ジタルエンコーダ１０７は、所定のテレビ信号フォーマ
ットに変換して出力している。サンプリングレート変換
器１０８はデジタルインターフェースとして、出力側で
要求されるサンプリングレートに変換してデータ列を出
力する。またデジタルエンコーダ１０７の出力はデジタ
ルアナログ（Ｄ／Ａ）変換器１０９でアナログ信号に変
換して取り出すこともできる。このＤ／Ａ変換器１０９
の出力は、アスペクト比によりサンプリング周波数がか
わるためワイド用の低域通過フィルタ（ＬＰＦ）１１０
と、ノーマル用の低域通過フィルタ（ＬＰＦ）１１１に
供給され、モードに応じて最適なフィルタ出力が選択さ
れて導出される。Returning to FIG. 10, description will be made. The digital encoder 107 uses the aspect ratio converter 1 to accurately receive the data string from the aspect ratio converter 105.
It operates at the same operating frequency as the read frequency of 05, and supplies its output to the sampling rate converter 108. The digital encoder 107 converts into a predetermined television signal format and outputs it. The sampling rate converter 108, as a digital interface, converts the sampling rate required on the output side and outputs a data string. The output of the digital encoder 107 can also be converted into an analog signal by the digital-analog (D / A) converter 109 and taken out. This D / A converter 109
Since the sampling frequency changes depending on the aspect ratio, the low-pass filter (LPF) 110 for wide is output.
Is supplied to a normal low-pass filter (LPF) 111, and an optimum filter output is selected and derived according to the mode.

【００１３】上記したサンプリングレート変換器１０８
はクロックダウン変換の場合には、図１３に示すように
構成される。図１３はクロックダウン変換を行うサンプ
リングレート変換器１０８の例である。入力は複数が縦
列接続されたＤタイプフリップフロップ回路１３１群に
順次入力されて転送される。各Ｄタイプフリップフロッ
プ回路１３１のデータ出力は、それぞれ乗算器１３２群
に入力され、タップ係数ファイル１３４から与えられる
タップ係数が乗算され、各乗算器１３２群の出力は、そ
れぞれ加算器１３３群により総合的に加算されＦＩＦＯ
メモリ１３６に入力される。The sampling rate converter 108 described above
In the case of clock down conversion, is configured as shown in FIG. FIG. 13 is an example of the sampling rate converter 108 that performs clock down conversion. Inputs are sequentially input and transferred to a group of D-type flip-flop circuits 131, a plurality of which are connected in cascade. The data output of each D-type flip-flop circuit 131 is input to each of the multipliers 132 group and multiplied by the tap coefficient given from the tap coefficient file 134, and the output of each multiplier 132 group is integrated by each adder 133 group. Added to FIFO
It is input to the memory 136.

【００１４】入力クロックＣＬＫｉｎは、Ｄタイプフリ
ップフロップ回路１３１群の駆動用として用いられると
共にクロック制御回路１３５に入力されている。クロッ
ク制御回路１３５はタップ係数ファイル１３４のタップ
係数を読み出すためのアドレス出力回路として用いられ
るとともにＦＩＦＯメモリ１３６の書き込みクロックを
出力している。ＦＩＦＯメモリ１３６のデータ読み出し
には読み出しクロックＣＬＫｏｕｔが用いられる。The input clock CLKin is used for driving the D-type flip-flop circuit 131 group and is input to the clock control circuit 135. The clock control circuit 135 is used as an address output circuit for reading the tap coefficient of the tap coefficient file 134 and outputs the write clock of the FIFO memory 136. A read clock CLKout is used to read data from the FIFO memory 136.

【００１５】このサンプリングレート変換器１０８で
は、入力と出力の周波数に応じたタップ係数がタップ係
数ファイル１３４に用意されており、適宜タップ係数が
選択されＦＩＲフィルタ動作を得ると共に、ＦＩＦＯメ
モリ１３６に対してフィルタ抽出したデータの書き込み
が行われる。また、ＦＩＦＯメモリ１３６の書き込みク
ロックを制御して不要なデータを削除している。そして
ＦＩＦＯメモリ１３６は等間隔の読み出しクロックでデ
ータ読み出しが行われる。この読み出したデータがサン
プリングレートを変換されたデータである。In the sampling rate converter 108, tap coefficients corresponding to the frequencies of the input and output are prepared in the tap coefficient file 134, the tap coefficients are appropriately selected to obtain the FIR filter operation, and the FIFO memory 136 is also provided. The data extracted by the filter is written. Further, the write clock of the FIFO memory 136 is controlled to delete unnecessary data. Then, data is read from the FIFO memory 136 with read clocks at equal intervals. The read data is the data whose sampling rate is converted.

【００１６】デジタルインターフェースの標準規格とし
ては、コンポーネント符号化のＤ１フォーマット（サン
プリング周波数１３．５ＭＨｚ）とコンポジット符号化
のＤ２フォーマット（サンプリング周波数１４．３１８
１８ＭＨｚ）があり、この両者のサンプリング周波数へ
変換しやすい周波数としては例えば ２２．５ＭＨｚ＝１３．５ＭＨｚ×５／３ ＝１４．３１８１８ＭＨｚ×１１／７ ３１．５ＭＨｚ＝１３．５ＭＨｚ×７／３ ＝１４．３１８１８ＭＨｚ×１１／５ がある。As digital interface standards, the D1 format for component coding (sampling frequency 13.5 MHz) and the D2 format for composite coding (sampling frequency 14.318) are used.
18 MHz), and as a frequency that can be easily converted into both sampling frequencies, for example, 22.5 MHz = 13.5 MHz × 5/3 = 14.31818 MHz × 11/7 31.5 MHz = 13.5 MHz × 7/3 = 14 .31818 MHz × 11/5.

【００１７】回路構成を簡単にするために固体撮像素子
の駆動周波数（図１０のｆ１）を２２．５ＭＨｚ、デジ
タル出力としてＤ２フォーマットを選んだ場合には、ワ
イド時には22.5MH:14.31818MHz=11:7 であるから、タッ
プ係数は７種類だけ持てば良いのであるが、ノーマルア
スペクト時には22.5MHz 3/4:14.31818MHz=33:28 とな
り、タップ係数は２８種類も切り替えなければならなく
なる。アスペクトレシオ変換器１０５のワイドモードと
ノーマルモードで出力周波数が変化すると、デジタルエ
ンコーダ１０７の動作周波数も変化することになり、本
来は一定であるべき周波数特性が変動してしまう。When the drive frequency (f1 in FIG. 10) of the solid-state image pickup device is 22.5 MHz and the D2 format is selected as the digital output to simplify the circuit configuration, 22.5 MH: 14.31818 MHz = 11: 2 in wide mode. Since it is 7, it suffices to have only seven tap coefficients, but in the normal aspect it becomes 22.5MHz 3/4: 14.31818MHz = 33: 28, and 28 tap coefficients must be switched. When the output frequency changes between the wide mode and the normal mode of the aspect ratio converter 105, the operating frequency of the digital encoder 107 also changes, and the frequency characteristic, which should be constant, fluctuates.

【００１８】[0018]

【発明が解決しようとする課題】アスペクトレシオ変換
により信号のサンプリングレートが変化してしまうた
め、最終デジタル出力のためのサンプリングレート変換
の周波数比が複雑になり、回路規模が増加するという問
題がある。またデジタルエンコーダの動作周波数が変化
するので、出力の特性が変動してしまうという問題もあ
る。Since the sampling rate of the signal changes due to the aspect ratio conversion, the frequency ratio of the sampling rate conversion for the final digital output becomes complicated and the circuit scale increases. . Further, since the operating frequency of the digital encoder changes, there is also a problem that the output characteristics change.

【００１９】そこでこの発明は、アスペクトレシオを変
換してもデジタル出力のためのサンプリングレート変換
回路の回路規模が増加するのを抑え、またデジタルエン
コーダの特性が変動するのを抑えることができるデジタ
ルカメラを提供することを目的とする。Therefore, according to the present invention, even if the aspect ratio is converted, it is possible to suppress an increase in the circuit scale of the sampling rate conversion circuit for digital output, and to suppress the fluctuation of the characteristics of the digital encoder. The purpose is to provide.

【００２０】[0020]

【課題を解決するための手段】この発明は、アスペクト
レシオ変換時にサンプリングレート変換して、アスペク
トレシオ変換後のデータのサンプリングレートを一定に
保つようにするものである。このようにすることで、そ
の後のデジタル処理は一定のクロックレートのデジタル
処理でよく、また、デジタル出力のためのサンプリング
レート変換の周波数比が単純になり、回路構成も簡素と
なる。According to the present invention, sampling rate conversion is performed at the time of aspect ratio conversion, and the sampling rate of data after aspect ratio conversion is kept constant. By doing so, subsequent digital processing may be digital processing with a constant clock rate, and the frequency ratio of sampling rate conversion for digital output becomes simple, and the circuit configuration also becomes simple.

【００２１】[0021]

【発明の実施の形態】以下、この発明の実施の形態を図
面を参照して説明する。図１はこの発明の１つの実施の
形態である。レンズを介して入射した光学像は、分光プ
リズムを介してＲＧＢの各固体撮像素子１０１の各受光
面に結像される。各固体撮像素子１０１から出力された
信号はそれぞれアナログ処理回路１０２で雑音低減処理
やニー処理等が施され、Ａ／Ｄ変換器１０３に供給さ
れ、デジタル信号となる。このデジタル信号は、デジタ
ル処理回路１０４に入力され、輪郭補正処理やガンマ補
正処理等が施され、ワイドアスペクトレシオの信号とし
て出力される。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 shows one embodiment of the present invention. The optical image incident through the lens is formed on each light receiving surface of each of the RGB solid-state image pickup devices 101 through the spectral prism. The signal output from each solid-state image sensor 101 is subjected to noise reduction processing, knee processing, etc. in the analog processing circuit 102, and is supplied to the A / D converter 103 to become a digital signal. This digital signal is input to the digital processing circuit 104, subjected to contour correction processing, gamma correction processing, and the like, and output as a wide aspect ratio signal.

【００２２】このワイドアスペクトレシオの信号は、ア
スペクトレシオ変換器１０５に入力される。このアスペ
クトレシオ変換器１０５の出力は、サンプリングレート
変換器１０６に入力されて、ここで、一定のデータレー
トに変換され、次にデジタルエンコーダ１０７に入力さ
れる。デジタルエンコーダ１０７では、所定のテレビ信
号フォーマットに変換し、その出力をサンプリングレー
ト変換器１０８に供給する。なお、デジタルエンコーダ
１０７の出力はデジタルアナログ（Ｄ／Ａ）変換器１０
９でアナログ信号に変換して取り出すこともできる。こ
のＤ／Ａ変換器１０９の出力は、低域通過フィルタ（Ｌ
ＰＦ）１１０を介して導出される。This wide aspect ratio signal is input to the aspect ratio converter 105. The output of the aspect ratio converter 105 is input to the sampling rate converter 106, where it is converted to a constant data rate, and then input to the digital encoder 107. The digital encoder 107 converts it into a predetermined television signal format and supplies its output to the sampling rate converter 108. The output of the digital encoder 107 is the digital-analog (D / A) converter 10.
It can also be converted into an analog signal at 9 and taken out. The output of the D / A converter 109 is a low pass filter (L
PF) 110.

【００２３】図２にはサンプリングレート変換器１０６
の具体的構成を示している。なおサンプリングレート変
換器１０８も同様な構成である。ＦＩＦＯメモリ１０５
からの出力は、Ｄタイプフリップフロップ回路２０１に
供給される。このフリップフロップ回路２０１は、入力
クロックＣＬＫｉｎにより駆動されている。このクロッ
クＣＬＫｉｎは、ＦＩＦＯメモリ１０５の出力データレ
ートに対応したものであり、当該出力データを再度ラッ
チし、安定期間の広いデータとしている。このフリップ
フロップ回路２０１の出力は、次段のＤタイプフリップ
フロップ回路２０２に供給される。このフリップフロッ
プ回路２０２は、出力信号（加算器２０７の出力）の変
化点を一定に保つための取り込み用ラッチ回路であり、
クロックコントローラ２０３からのクロックで駆動され
ている。FIG. 2 shows the sampling rate converter 106.
Is shown. The sampling rate converter 108 has the same configuration. FIFO memory 105
Is supplied to the D-type flip-flop circuit 201. The flip-flop circuit 201 is driven by the input clock CLKin. The clock CLKin corresponds to the output data rate of the FIFO memory 105, and the output data is latched again to be data having a wide stable period. The output of the flip-flop circuit 201 is supplied to the D-type flip-flop circuit 202 at the next stage. The flip-flop circuit 202 is a latch circuit for taking in for keeping the change point of the output signal (output of the adder 207) constant,
It is driven by the clock from the clock controller 203.

【００２４】フリップフロップ回路２０２の出力は、複
数縦列接続されたＤタイプフリップフロップ回路２０５
群に供給されている。格段のフリップフロップ回路２０
５の出力は、それぞれ乗算器２０６群に供給されて係数
が乗算された後、加算器２０７群で合成されて、出力信
号として出力される。乗算器２０６群に与えられる係数
は、タップ係数ファイル２０４に格納されており、ここ
から与えられる。The output of the flip-flop circuit 202 is a D-type flip-flop circuit 205 connected in a plurality of columns.
Are being fed to the flock. Great flip-flop circuit 20
The outputs of 5 are respectively supplied to the multipliers 206, multiplied by the coefficients, and then combined by the adders 207 to be output as an output signal. The coefficients given to the group of multipliers 206 are stored in the tap coefficient file 204 and given from here.

【００２５】図３、図４は上記の回路の動作を説明する
ために示したタイミングチャートである。図３は、アス
ペクトレシオを変換せずに、ワイドアスペクトレシオの
出力を取り出したときの例である。ＦＩＦＯメモリ１０
５の書き込みクロックは、ワイドアスペクトレシオの映
像信号期間に渡って与えられる。読み出しも同じ周波数
のクロックが与えられる。このときは単なる遅延回路と
して機能し、出力はサンプリングレート変換器１０６に
与えられる。サンプリングレート変換器１０６は、図２
に示したように、フリップフロップ回路２０１によりＦ
ＩＦＯメモリ１０５の出力をラッチしなおし、信号を安
定化し、次に、フリップフロップ回路２０２により出力
信号の変化点を一定に保つための取り込みを行ってい
る。そしてＦＩＲフィルタ部の周波数特性は、タップ係
数ファイル２０４から１タップのみに係数１が与えら
れ、他のタップ係数は０に設定され、単なる遅延線とし
て動作するように設定される。3 and 4 are timing charts shown for explaining the operation of the above circuit. FIG. 3 shows an example in which the output of the wide aspect ratio is taken out without converting the aspect ratio. FIFO memory 10
The write clock 5 is applied over the video signal period of the wide aspect ratio. The clock of the same frequency is given for reading. At this time, it functions as a simple delay circuit, and the output is given to the sampling rate converter 106. The sampling rate converter 106 is shown in FIG.
As shown in FIG.
The output of the IFO memory 105 is re-latched to stabilize the signal, and then the flip-flop circuit 202 takes in the signal to keep the change point of the output signal constant. The frequency characteristic of the FIR filter unit is set so that the tap coefficient file 204 gives a coefficient of 1 only to one tap and the other tap coefficients are set to 0, so that the tap filter operates as a simple delay line.

【００２６】このサンプリングレート変換器１０６の出
力は、上記したように、アスペクトレシオが変化されて
も一定のサンプリングレートに整えられ、デジタルエン
コーダ１０７に入力される。デジタルエンコーダ１０７
では、所定のテレビ信号フォーマットに変換し、その出
力をサンプリングレート変換器１０８に供給する。サン
プリングレート変換器１０８は、デジタルインターフェ
ースとして、要求されているサンプリングレートに変換
してデータ列を出力する。この場合、このサンプリング
レート変換器１０８に入力するデータのレートは常に一
定である。The output of the sampling rate converter 106 is adjusted to a constant sampling rate even if the aspect ratio is changed as described above, and is input to the digital encoder 107. Digital encoder 107
Then, the signal is converted into a predetermined television signal format and its output is supplied to the sampling rate converter 108. The sampling rate converter 108, as a digital interface, converts the sampling rate to a required sampling rate and outputs a data string. In this case, the data rate input to the sampling rate converter 108 is always constant.

【００２７】図４のタイミングチャートは、アスペクト
レシオを変換してノーマルのアスペクトレシオの出力を
取り出すときのタイミングチャートである。このとき
は、ＦＩＦＯメモリ１０５に対する書き込みクロック
は、ワイドアスペクトの映像信号期間の中央の３／４の
期間に設定される。つまり図４の斜線の期間がカットさ
れる。そして、ＦＩＦＯメモリ１０５の読み出しは、１
水平期間に渡って行われ、４／３倍に時間伸張した形で
出力データが得られる。The timing chart of FIG. 4 is a timing chart when the aspect ratio is converted and the output of the normal aspect ratio is taken out. At this time, the write clock for the FIFO memory 105 is set to the center 3/4 period of the wide aspect video signal period. That is, the shaded period in FIG. 4 is cut. Then, the reading of the FIFO memory 105 is 1
This is performed over the horizontal period, and the output data is obtained in a time-expanded manner by 4/3 times.

【００２８】ここで、サンプリングレート変換器１０６
は、まず、先に説明したようにフリップフロップ回路２
０１において、信号期間を安定させ、次に、フリップフ
ロップ回路２０２において、３個の連続パルスと１パル
スの休止期間を組み合わせたラッチパルスにより、デー
タの時間調整が行われる。出力信号としては４クロック
サイクル内に１クロックサイクルの２信号と２クロック
サイクルの１信号が収まったノーマルアスペクト信号が
得られる。Here, the sampling rate converter 106
First, as described above, the flip-flop circuit 2
In 01, the signal period is stabilized, and then, in the flip-flop circuit 202, data time adjustment is performed by a latch pulse in which three continuous pulses and one pulse pause period are combined. As an output signal, a normal aspect signal in which two signals of one clock cycle and one signal of two clock cycles are contained within four clock cycles can be obtained.

【００２９】そしてこの信号が、ＦＩＲフィルタを構成
するフリップフロップ回路１０５に宛てられる。ＦＩＲ
フィルタのクロックは、アスペクトレシオを変換しない
ときと同様のものが用いられる。ＦＩＲフィルタの周波
数特性は、タップ係数ファイル２０４から各時点（図４
のｔ１、ｔ２、ｔ３、ｔ４…）での内挿値を求めるため
に、クロック制御回路２０３からの指示により４通りの
タップ係数が順次切り替えられながら繰り返し与えられ
る。ＦＩＲフィルタの出力は、アスペクトレシオを変換
しないときと同様のサンプリングレートで内挿されたノ
ーマルアスペクト信号である。Then, this signal is addressed to the flip-flop circuit 105 which constitutes the FIR filter. FIR
As the clock of the filter, the same one as when the aspect ratio is not converted is used. The frequency characteristics of the FIR filter are calculated from the tap coefficient file 204 at each time point (see FIG. 4).
, T1, t2, t3, t4 ...), four tap coefficients are repeatedly applied while being sequentially switched by an instruction from the clock control circuit 203. The output of the FIR filter is a normal aspect signal interpolated at the same sampling rate as when the aspect ratio is not converted.

【００３０】この結果、サンプリングレート変換器１０
６からは、アスペクトレシオ変換処理の有無に係わら
ず、一定サンプリングレートの信号が得られることにな
る。よってデジタルエンコーダ１０７では、常に一定の
サンプリングレートの信号処理を施すことができ、デジ
タルエンコーダ１０７において入力周波数の違いにより
周波数特性変動を生じるというような不具合はなくな
る。またデジタルエンコーダ１０７の動作周波数を２
２．５ＭＨｚ、３１．５ＭＨｚで動作させることでサン
プリングレート変換器１０８の入出力周波数比を５：
３、１１：７、７：３、１１：５という簡単な整数比で
実現することができる。As a result, the sampling rate converter 10
From 6, a signal with a constant sampling rate can be obtained regardless of the presence or absence of the aspect ratio conversion processing. Therefore, the digital encoder 107 can always perform signal processing at a constant sampling rate, and the digital encoder 107 does not have a problem that the frequency characteristic changes due to a difference in input frequency. The operating frequency of the digital encoder 107 is set to 2
By operating at 2.5 MHz and 31.5 MHz, the input / output frequency ratio of the sampling rate converter 108 is 5:
It can be realized with a simple integer ratio of 3, 11: 7, 7: 3, 11: 5.

【００３１】図５はこの発明の他の実施の形態を示して
いる。図１の各構成ブロックと同一部分には同一符号を
付している。この実施の形態は、アスペクトレシオ変換
器とサンプリングレート変換器が一体となったアスペク
トレシオ変換／サンプリングレート変換器５０５をデジ
タル処理回路１０４とデジタルエンコーダ１０７の間に
設けた点が先の実施の形態と異なる。FIG. 5 shows another embodiment of the present invention. The same parts as those of the constituent blocks of FIG. 1 are designated by the same reference numerals. In this embodiment, the aspect ratio converter / sampling rate converter 505 in which the aspect ratio converter and the sampling rate converter are integrated is provided between the digital processing circuit 104 and the digital encoder 107. Different from

【００３２】図６は、上記アスペクトレシオ変換／サン
プリングレート変換器５０５の具体的構成例を示し、図
７、図８はその動作例を説明するためのタイミングチャ
ートを示している。FIG. 6 shows a concrete configuration example of the aspect ratio conversion / sampling rate converter 505, and FIGS. 7 and 8 show timing charts for explaining the operation example.

【００３３】即ち、デジタル処理回路１０４からのワイ
ドアスペクトレシオの映像信号はＦＩＦＯメモリ６０１
に供給され、この映像信号のサンプリングレートと同じ
クロックＣＬＫｉｎにより書き込まれる。このＦＩＦＯ
メモリ６０１の読み出しクロックとしては、クロックコ
ントローラ２０３からのクロックが直接用いられる。Ｆ
ＩＦＯメモリ６０１の出力は、ＦＩＲフィルタを構成す
るＤタイプフリップフロップ回路２０５群に供給され
る。以降の構成は、図２で説明した回路と同じである。That is, the wide aspect ratio video signal from the digital processing circuit 104 is transferred to the FIFO memory 601.
And is written by the same clock CLKin as the sampling rate of this video signal. This FIFO
The clock from the clock controller 203 is directly used as the read clock of the memory 601. F
The output of the IFO memory 601 is supplied to the D-type flip-flop circuit group 205 forming the FIR filter. The subsequent configuration is the same as the circuit described in FIG.

【００３４】ワイドアスペクトレシオの信号を出力信号
として得るときは、図７に示すように、ＦＩＦＯメモリ
６０１の読み出しクロックは、書き込みクロックと同じ
周波数である。このときはＦＩＦＯメモリ６０１及びＦ
ＩＲフィルタは単なる遅延線として機能する。When a wide aspect ratio signal is obtained as an output signal, the read clock of the FIFO memory 601 has the same frequency as the write clock, as shown in FIG. At this time, the FIFO memories 601 and F
The IR filter functions simply as a delay line.

【００３５】ノーマルアスペクトレシオの信号を出力信
号とて得るときは、図８に示すようにＦＩＦＯメモリ６
０１の書き込みクロックがワイドアスペクトレシオの映
像信号水平期間の中央部における３／４期間に設定され
る。これにより、映像信号の左右の一部（斜線で示す部
分）がカットされる。次に、ＦＩＦＯメモリ６０１の読
み出しは、１水平期間に渡って行われ、４／３倍に時間
伸張した形で出力データが得られる。この読み出しは、
３個の連続クロックパルスと１クロックパルスの休止期
間を組み合わせた読み出しクロックにより、信号変化点
の位相を変えずに、データの時間調整が行われる。出力
信号としては４クロックサイクル内に１クロックサイク
ルの２信号と２クロックサイクルの１信号が収まったノ
ーマルアスペクト信号が得られる。ここでさらに、ＦＩ
Ｒフィルタでは、そのクロックが常に一定のものが用い
られ、補間したノーマルアスペクトの映像信号を得るこ
とができる。When a normal aspect ratio signal is obtained as an output signal, the FIFO memory 6 as shown in FIG.
The write clock of 01 is set to the 3/4 period in the central portion of the horizontal aspect ratio video signal horizontal period. As a result, the left and right parts (the hatched parts) of the video signal are cut. Next, the reading of the FIFO memory 601 is performed over one horizontal period, and the output data is obtained in a time-expanded manner by 4/3 times. This read is
With the read clock that is a combination of three continuous clock pulses and a pause period of one clock pulse, the time adjustment of data is performed without changing the phase of the signal change point. As an output signal, a normal aspect signal in which two signals of one clock cycle and one signal of two clock cycles are contained within four clock cycles can be obtained. Here, FI
In the R filter, a clock whose clock is always constant is used, and an interpolated normal aspect video signal can be obtained.

【００３６】上記の構成によると、図１及び図２の回路
に比べてアスペクトレシオ変換のためのクロックを特に
必要とせず、また回路構成も簡素化される。さらに図６
のＦＩＲフィルタの係数を調整して低域通過フィルタ特
性をもたせることもできのでこのときはデジタルエンコ
ーダ１０７ないの低域通過フィルタの一部を削減するこ
とも可能である。According to the above configuration, a clock for aspect ratio conversion is not particularly required as compared with the circuits of FIGS. 1 and 2, and the circuit configuration is simplified. Further FIG.
Since it is possible to adjust the coefficient of the FIR filter to provide the low-pass filter characteristic, it is possible to eliminate a part of the low-pass filter in the digital encoder 107 at this time.

【００３７】[0037]

【発明の効果】上記したようにこの発明によれば、アス
ペクトレシオ変換した後のサンプリングレートを一定に
するために、その後の変換処理ではデジタル出力の所定
のサンプリングレートを用意に得ることができ、またエ
ンコーダの周波数特性も一定に保つことができ、性能向
上を得ることができる。またアスペクトレシオ変換時に
サンプリングレートの一定化を行った場合には、デジタ
ル出力のためのサンプリングレート変換回路以外の動作
クロックは単一となり、アスペクトレシオ変換用の特別
なクロックも必要としない。As described above, according to the present invention, in order to make the sampling rate after aspect ratio conversion constant, it is possible to easily obtain a predetermined sampling rate of digital output in the subsequent conversion processing. Further, the frequency characteristic of the encoder can be kept constant, and the performance can be improved. Further, when the sampling rate is made constant during the aspect ratio conversion, the operation clock other than the sampling rate conversion circuit for digital output becomes single, and a special clock for aspect ratio conversion is not required.

【図面の簡単な説明】[Brief description of drawings]

【図１】この発明の第１の実施の形態を示す図。FIG. 1 is a diagram showing a first embodiment of the present invention.

【図２】図１のサンプリングレート変換器の具体的構成
を示す図。FIG. 2 is a diagram showing a specific configuration of the sampling rate converter shown in FIG.

【図３】第１の実施の形態の動作を説明するために示し
たタイミングチャート。FIG. 3 is a timing chart shown to explain the operation of the first embodiment.

【図４】第１の実施の形態の動作を説明するために示し
たタイミングチャート。FIG. 4 is a timing chart shown to explain the operation of the first embodiment.

【図５】この発明の第２の実施の形態を示す図。FIG. 5 is a diagram showing a second embodiment of the present invention.

【図６】図５のアスペクトレシオ変換／サンプリングレ
ート変換器の具体的構成を示す図。FIG. 6 is a diagram showing a specific configuration of the aspect ratio conversion / sampling rate converter of FIG.

【図７】第２の実施の形態の動作を説明するために示し
たタイミングチャート。FIG. 7 is a timing chart shown to explain the operation of the second embodiment.

【図８】第２の実施の形態の動作を説明するために示し
たタイミングチャート。FIG. 8 is a timing chart shown to explain the operation of the second embodiment.

【図９】ワイドアスペクトレシオ画像のアスペクトレシ
オの変換時における画面変化の様子を示す説明図。FIG. 9 is an explanatory diagram showing how the screen changes when the aspect ratio of a wide aspect ratio image is converted.

【図１０】アスペクトレシオ変換機能を実現したテレビ
カメラを示す図。FIG. 10 is a diagram showing a television camera having an aspect ratio conversion function.

【図１１】アスペクトレシオ変換器の構成を示す図。FIG. 11 is a diagram showing a configuration of an aspect ratio converter.

【図１２】図１１のアスペクトレシオ変換器の動作を説
明するために示したタイミングチャート。12 is a timing chart shown to explain the operation of the aspect ratio converter of FIG.

【図１３】図１１のサンプリングレート変換器の構成を
示す図。13 is a diagram showing the configuration of the sampling rate converter of FIG.

【符号の説明】[Explanation of symbols]

１０１…固体撮像素子、１０２…アナログ信号処理回
路、１０３…Ａ／Ｄ変換器、１０４…デジタル処理回
路、１０５…アスペクトレシオ変換器、１０６…サンプ
リングレート変換器、１０７…デジタルエンコーダ、１
０８…サンプリングレート変換器、１０９…Ｄ／Ａ変換
器、１１０…低域通過フィルタ、２０１、２０２、２０
３…クロックコントローラ、２０４…タップ係数ファイ
ル、２０５…Ｄタイプフリップフロップ回路、２０６…
乗算器、２０７…加算器、５０５…レシオ変換／レート
変換器。101 ... Solid-state image sensor, 102 ... Analog signal processing circuit, 103 ... A / D converter, 104 ... Digital processing circuit, 105 ... Aspect ratio converter, 106 ... Sampling rate converter, 107 ... Digital encoder, 1
08 ... Sampling rate converter, 109 ... D / A converter, 110 ... Low-pass filter, 201, 202, 20
3 ... Clock controller, 204 ... Tap coefficient file, 205 ... D type flip-flop circuit, 206 ...
Multiplier, 207 ... Adder, 505 ... Ratio converter / rate converter.

Claims (3)

【特許請求の範囲】[Claims] 【請求項１】ワイドアスペクトレシオの固体撮像素子か
らの信号をアナログデジタル変換してメモリに書き込
み、前記メモリからの読み出しレートを切替えることに
よりアスペクトレシオを変換するデジタルカメラにおい
て、 前記メモリから読み出されたアスペクトレシオの変換さ
れた信号に対して、デジタル処理を施す前に、当該信号
のサンプリングレートを一定のレートにするサンプリン
グレート変換器に備えたことを特徴とするデジタルカメ
ラ。1. A digital camera that converts a signal from a wide aspect ratio solid-state image pickup device into an analog-to-digital signal, writes it in a memory, and converts the aspect ratio by switching the reading rate from the memory, and reads out the signal from the memory. A digital camera equipped with a sampling rate converter for adjusting a sampling rate of a signal having a converted aspect ratio before being subjected to digital processing. 【請求項２】前記サンプリングレート変換器によるサン
プリングレートの統一は、ノーマルのアスペクトレシオ
に変換された信号に対してのみ実行されることを特徴と
する請求項１記載のデジタルカメラ。2. The digital camera according to claim 1, wherein unification of sampling rates by the sampling rate converter is performed only on a signal converted into a normal aspect ratio. 【請求項３】前記デジタル処理のサンプリングレート
は、２２．５ＭＨｚまたは３１．５ＭＨｚのいずれか一
方であることを特徴とする請求項１記載のデジタルカメ
ラ。3. The digital camera according to claim 1, wherein the sampling rate of the digital processing is either 22.5 MHz or 31.5 MHz.