JPH0946196A - 可変遅延回路 - Google Patents
可変遅延回路Info
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- JPH0946196A JPH0946196A JP7212379A JP21237995A JPH0946196A JP H0946196 A JPH0946196 A JP H0946196A JP 7212379 A JP7212379 A JP 7212379A JP 21237995 A JP21237995 A JP 21237995A JP H0946196 A JPH0946196 A JP H0946196A
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Abstract
(57)【要約】
【課題】 所望する任意の分解能をもつ可変遅延回路を
提供する。 【解決手段】 それぞれ入力端子21に入力した信号を
出力端子22に送る経路A、B、各経路A、Bをセレク
ト信号により切り替える選択部243を備える可変遅延
部24と、経路Aの一部または全体の遅延時間(以下、
経路Aの遅延時間という)のx倍の遅延時間をもつ遅延
回路26と、経路Bの一部または全体の遅延時間(以
下、経路Bの遅延時間という)のy倍の遅延時間をもつ
遅延回路27と、クロック信号を遅延回路26で遅延し
た信号と遅延回路27で遅延した信号との位相を比較す
る位相比較回路28と、その位相比較結果から遅延回路
26、27の遅延時間が等しくなるように遅延回路27
の遅延時間を制御するとともに経路Bの遅延時間を制御
する遅延時間制御回路29とを備える。
提供する。 【解決手段】 それぞれ入力端子21に入力した信号を
出力端子22に送る経路A、B、各経路A、Bをセレク
ト信号により切り替える選択部243を備える可変遅延
部24と、経路Aの一部または全体の遅延時間(以下、
経路Aの遅延時間という)のx倍の遅延時間をもつ遅延
回路26と、経路Bの一部または全体の遅延時間(以
下、経路Bの遅延時間という)のy倍の遅延時間をもつ
遅延回路27と、クロック信号を遅延回路26で遅延し
た信号と遅延回路27で遅延した信号との位相を比較す
る位相比較回路28と、その位相比較結果から遅延回路
26、27の遅延時間が等しくなるように遅延回路27
の遅延時間を制御するとともに経路Bの遅延時間を制御
する遅延時間制御回路29とを備える。
Description
【0001】
【発明の属する技術分野】この発明は論理回路における
位相調整等に用いられる可変遅延回路に関する。
位相調整等に用いられる可変遅延回路に関する。
【0002】
【従来の技術】従来の可変遅延回路は、一般に図9また
は図10に示すように構成される。図9及び図10にお
いて、11は伝送信号入力端子、12は伝送信号出力端
子、13、14は遅延回路、15はセレクト信号入力端
子、16はセレクタである。
は図10に示すように構成される。図9及び図10にお
いて、11は伝送信号入力端子、12は伝送信号出力端
子、13、14は遅延回路、15はセレクト信号入力端
子、16はセレクタである。
【0003】図9において、入力端子11に入力された
伝送信号はセレクタ16の一方の入力端に供給されると
共に、遅延回路13を介してセレクタ16の他方の入力
端に供給される。
伝送信号はセレクタ16の一方の入力端に供給されると
共に、遅延回路13を介してセレクタ16の他方の入力
端に供給される。
【0004】セレクタ16はセレクト信号入力端子15
からのセレクト信号に応じて、入力端子11からの信
号、遅延回路13からの信号のうちいずれか一方の信号
を選択して出力端子12に出力する。
からのセレクト信号に応じて、入力端子11からの信
号、遅延回路13からの信号のうちいずれか一方の信号
を選択して出力端子12に出力する。
【0005】また、図10において、入力端子11に入
力された伝送信号は遅延回路13を介してセレクタ16
の一方の入力端に供給されると共に、遅延回路13の遅
延時間とは異なる遅延時間を有する遅延回路14を介し
てセレクタ16の他方の入力端に供給される。
力された伝送信号は遅延回路13を介してセレクタ16
の一方の入力端に供給されると共に、遅延回路13の遅
延時間とは異なる遅延時間を有する遅延回路14を介し
てセレクタ16の他方の入力端に供給される。
【0006】セレクタ16はセレクト信号入力端子15
からのセレクト信号に応じて、遅延回路13で遅延され
た信号または遅延回路14で遅延された信号のうちいず
れか一方の信号を選択して出力端子12に出力する。
からのセレクト信号に応じて、遅延回路13で遅延され
た信号または遅延回路14で遅延された信号のうちいず
れか一方の信号を選択して出力端子12に出力する。
【0007】図9の可変遅延回路では、遅延回路13の
遅延時間が可変遅延回路の遅延時間の分解能となる。ま
た、図10の可変遅延回路では、遅延時間の分解能は遅
延回路13の遅延時間と遅延回路14の遅延時間の差に
よる特定の値となる。いずれの回路構成であっても、遅
延時間の分解能が特定の値に限定されてしまい、汎用性
の面で効率が悪い。
遅延時間が可変遅延回路の遅延時間の分解能となる。ま
た、図10の可変遅延回路では、遅延時間の分解能は遅
延回路13の遅延時間と遅延回路14の遅延時間の差に
よる特定の値となる。いずれの回路構成であっても、遅
延時間の分解能が特定の値に限定されてしまい、汎用性
の面で効率が悪い。
【0008】
【発明が解決しようとする課題】以上述べたように従来
の可変遅延回路では、遅延時間の分解能が特定の値に限
定されるという問題点があった。
の可変遅延回路では、遅延時間の分解能が特定の値に限
定されるという問題点があった。
【0009】この発明の目的は、上記の問題点を解決
し、所望する任意の分解能をもつことのできる可変遅延
回路を提供することにある。
し、所望する任意の分解能をもつことのできる可変遅延
回路を提供することにある。
【0010】
【課題を解決するための手段】この目的を達成するため
に、第1の発明に係る可変遅延回路は、少なくとも、入
力端子21に入力された信号を出力端子22に供給する
経路A、入力端子21に入力された信号を出力端子22
に供給する遅延時間可変の経路Bを備え、経路A、Bの
いずれか一方をセレクト信号に応じて選択する機能を有
する可変遅延部24と、経路Aの少なくとも一部の遅延
時間のx(xは任意の正の数)倍の固定の遅延時間をも
つ遅延回路26と、経路Bの少なくとも一部の遅延時間
のy(yは任意の正の数)倍の遅延時間をもつ遅延時間
可変の遅延回路27と、遅延回路26でクロック信号を
遅延した信号と遅延回路27でクロック信号を遅延した
信号の位相を比較する位相比較回路28と、位相比較回
路28の比較結果に基づいて、遅延回路26と遅延回路
27の遅延時間が等しくなるように遅延回路27の遅延
時間を制御すると共に、経路Bの遅延時間を制御する遅
延時間制御回路29とを備えて構成される。
に、第1の発明に係る可変遅延回路は、少なくとも、入
力端子21に入力された信号を出力端子22に供給する
経路A、入力端子21に入力された信号を出力端子22
に供給する遅延時間可変の経路Bを備え、経路A、Bの
いずれか一方をセレクト信号に応じて選択する機能を有
する可変遅延部24と、経路Aの少なくとも一部の遅延
時間のx(xは任意の正の数)倍の固定の遅延時間をも
つ遅延回路26と、経路Bの少なくとも一部の遅延時間
のy(yは任意の正の数)倍の遅延時間をもつ遅延時間
可変の遅延回路27と、遅延回路26でクロック信号を
遅延した信号と遅延回路27でクロック信号を遅延した
信号の位相を比較する位相比較回路28と、位相比較回
路28の比較結果に基づいて、遅延回路26と遅延回路
27の遅延時間が等しくなるように遅延回路27の遅延
時間を制御すると共に、経路Bの遅延時間を制御する遅
延時間制御回路29とを備えて構成される。
【0011】前記構成において、経路Aはn(nは自然
数)個の固定遅延素子Taを介在し、経路Bはm(mは
自然数)個の可変遅延素子Tbを介在し、遅延回路26
は経路Aと同一の固定遅延素子Taをx(xは自然数)
個直列に接続し、遅延回路27は経路Bと同一の可変遅
延素子Tbをy(yは自然数でx/n≠y/m)個直列
に接続し、経路Bの可変遅延素子及び遅延回路27の各
可変遅延素子の遅延時間を遅延時間制御回路29により
同時に制御することを特徴とする。
数)個の固定遅延素子Taを介在し、経路Bはm(mは
自然数)個の可変遅延素子Tbを介在し、遅延回路26
は経路Aと同一の固定遅延素子Taをx(xは自然数)
個直列に接続し、遅延回路27は経路Bと同一の可変遅
延素子Tbをy(yは自然数でx/n≠y/m)個直列
に接続し、経路Bの可変遅延素子及び遅延回路27の各
可変遅延素子の遅延時間を遅延時間制御回路29により
同時に制御することを特徴とする。
【0012】可変遅延部24は、経路Aに介在される遅
延回路部241と、経路Bに介在される遅延回路部24
2と、遅延回路部241、242の遅延出力のいずれか
一方をセレクト信号に応じて選択し出力端子に導出する
セレクタ2431とを備えることを特徴とする。
延回路部241と、経路Bに介在される遅延回路部24
2と、遅延回路部241、242の遅延出力のいずれか
一方をセレクト信号に応じて選択し出力端子に導出する
セレクタ2431とを備えることを特徴とする。
【0013】可変遅延部24は、第1のセレクト信号に
応じて経路Aに信号を導出するANDゲート2432
と、第2のセレクト信号に応じて経路Bに信号を導出す
るANDゲート2433と、ANDゲート2432の出
力を遅延する遅延回路部241と、第2のANDゲート
2433の出力を可変遅延する第2の遅延回路部242
と、遅延回路部241、242の出力を論理和演算して
出力端子22に導出するORゲート2434とを備える
ことを特徴とする。
応じて経路Aに信号を導出するANDゲート2432
と、第2のセレクト信号に応じて経路Bに信号を導出す
るANDゲート2433と、ANDゲート2432の出
力を遅延する遅延回路部241と、第2のANDゲート
2433の出力を可変遅延する第2の遅延回路部242
と、遅延回路部241、242の出力を論理和演算して
出力端子22に導出するORゲート2434とを備える
ことを特徴とする。
【0014】可変遅延部24は、経路A,B及び選択機
能を有する回路を複数段直列に接続し、各段の第2の経
路の遅延時間を遅延時間制御回路の制御出力により制御
するようにしたことを特徴とする。
能を有する回路を複数段直列に接続し、各段の第2の経
路の遅延時間を遅延時間制御回路の制御出力により制御
するようにしたことを特徴とする。
【0015】また、第2の発明に係る可変遅延回路は、
少なくとも、入力端子21に入力された信号を出力端子
22に供給する遅延時間可変のの経路A、入力端子21
に入力された信号を出力端子22に供給する遅延時間可
変の経路Bを備え、経路A、Bのいずれか一方をセレク
ト信号に応じて選択する機能を有する可変遅延部24
と、経路Aの少なくとも一部の遅延時間のx(xは任意
の正の数)倍の遅延時間をもつ遅延時間可変の遅延回路
26と、経路Bの少なくとも一部の遅延時間のy(yは
任意の正の数)倍の遅延時間をもつ遅延時間可変の遅延
回路27と、経路Aの少なくとも一部の遅延時間のz
(zは任意の正の数)倍の遅延時間をもつ遅延時間可変
の遅延回路30と、遅延回路26でクロック信号を遅延
した信号と遅延回路27でクロック信号を遅延した信号
の位相を比較する位相比較回路281と、位相比較回路
281の比較結果に基づいて、遅延回路26と遅延回路
27の遅延時間が等しくなるように遅延回路27の遅延
時間を制御すると共に、第2の経路Bの遅延時間を制御
する第1の遅延時間制御回路291と、クロック信号と
遅延回路30の遅延出力の位相を比較する位相比較回路
282と、位相比較回路282の比較結果に基づいて遅
延回路の遅延時間がクロックの1周期と等しくなるよう
に遅延回路30の遅延時間を制御すると共に、遅延回路
26及び経路Aの遅延時間を制御する遅延時間制御回路
292とを備えて構成される。
少なくとも、入力端子21に入力された信号を出力端子
22に供給する遅延時間可変のの経路A、入力端子21
に入力された信号を出力端子22に供給する遅延時間可
変の経路Bを備え、経路A、Bのいずれか一方をセレク
ト信号に応じて選択する機能を有する可変遅延部24
と、経路Aの少なくとも一部の遅延時間のx(xは任意
の正の数)倍の遅延時間をもつ遅延時間可変の遅延回路
26と、経路Bの少なくとも一部の遅延時間のy(yは
任意の正の数)倍の遅延時間をもつ遅延時間可変の遅延
回路27と、経路Aの少なくとも一部の遅延時間のz
(zは任意の正の数)倍の遅延時間をもつ遅延時間可変
の遅延回路30と、遅延回路26でクロック信号を遅延
した信号と遅延回路27でクロック信号を遅延した信号
の位相を比較する位相比較回路281と、位相比較回路
281の比較結果に基づいて、遅延回路26と遅延回路
27の遅延時間が等しくなるように遅延回路27の遅延
時間を制御すると共に、第2の経路Bの遅延時間を制御
する第1の遅延時間制御回路291と、クロック信号と
遅延回路30の遅延出力の位相を比較する位相比較回路
282と、位相比較回路282の比較結果に基づいて遅
延回路の遅延時間がクロックの1周期と等しくなるよう
に遅延回路30の遅延時間を制御すると共に、遅延回路
26及び経路Aの遅延時間を制御する遅延時間制御回路
292とを備えて構成される。
【0016】
【発明の実施の形態】以下、図1乃至図8を参照してこ
の発明の実施の形態を詳細に説明する。
の発明の実施の形態を詳細に説明する。
【0017】図1は本発明による可変遅延回路の基本構
成を示すブロック回路図である。図1において、21は
伝送信号入力端子、22は伝送信号出力端子、23はセ
レクト信号入力端子、25はクロック信号入力端子であ
る。
成を示すブロック回路図である。図1において、21は
伝送信号入力端子、22は伝送信号出力端子、23はセ
レクト信号入力端子、25はクロック信号入力端子であ
る。
【0018】伝送信号入力端子21に入力された信号は
可変遅延部24に供給される。この可変遅延部24は、
入力信号を出力端子22に送る際にそれぞれ任意の遅延
時間を与える第1、第2の経路A、Bと、セレクト信号
入力端子23から供給されるセレクト信号に従って第1
の経路Aと第2の経路Bのいずれかを選択する選択機能
(図示せず)を備える。ここで、第2の経路Bは遅延時
間制御信号に応じて遅延時間を可変する機能を有する。
可変遅延部24に供給される。この可変遅延部24は、
入力信号を出力端子22に送る際にそれぞれ任意の遅延
時間を与える第1、第2の経路A、Bと、セレクト信号
入力端子23から供給されるセレクト信号に従って第1
の経路Aと第2の経路Bのいずれかを選択する選択機能
(図示せず)を備える。ここで、第2の経路Bは遅延時
間制御信号に応じて遅延時間を可変する機能を有する。
【0019】一方、クロック信号入力端子25から入力
されたクロック信号は第1、第2の遅延回路26、27
に供給される。第1の遅延回路26は第1の経路Aのも
つ遅延時間のx倍の遅延時間を有する。また、第2の遅
延回路27は第2の経路Bのもつ遅延時間のy倍の遅延
時間を有する。第2の遅延回路27は遅延時間制御信号
により遅延時間を任意に可変できる。
されたクロック信号は第1、第2の遅延回路26、27
に供給される。第1の遅延回路26は第1の経路Aのも
つ遅延時間のx倍の遅延時間を有する。また、第2の遅
延回路27は第2の経路Bのもつ遅延時間のy倍の遅延
時間を有する。第2の遅延回路27は遅延時間制御信号
により遅延時間を任意に可変できる。
【0020】各遅延回路26、27で遅延されたクロッ
ク信号は位相比較回路28で位相比較され、その比較結
果は遅延時間制御回路29に供給される。この遅延時間
制御回路29は位相比較回路28で得られた位相比較結
果に応じて遅延時間制御信号を生成し、上記第2の遅延
回路27に供給して第2の遅延回路27の遅延時間を第
1の遅延回路26の遅延時間と等しくすると共に、上記
第2の経路Bに供給してその遅延時間を可変制御する。
ク信号は位相比較回路28で位相比較され、その比較結
果は遅延時間制御回路29に供給される。この遅延時間
制御回路29は位相比較回路28で得られた位相比較結
果に応じて遅延時間制御信号を生成し、上記第2の遅延
回路27に供給して第2の遅延回路27の遅延時間を第
1の遅延回路26の遅延時間と等しくすると共に、上記
第2の経路Bに供給してその遅延時間を可変制御する。
【0021】上記構成によれば、第2の経路Bの遅延時
間は第1の経路Aの遅延時間のx/y倍となる。したが
って、x,yの値を適当なものに定めることにより、所
望する任意の分解能を可変遅延回路に持たせることがで
きる。
間は第1の経路Aの遅延時間のx/y倍となる。したが
って、x,yの値を適当なものに定めることにより、所
望する任意の分解能を可変遅延回路に持たせることがで
きる。
【0022】図2は上記可変遅延部24の具体的な構成
を示すもので、第1の経路Aに遅延時間固定の遅延回路
241を設け、第2の経路Bに遅延時間制御信号に応じ
て遅延時間を可変できる遅延回路242を設け、経路
A、Bの選択を選択部243を構成するセレクタ243
1にてセレクト信号に応じて行うようにしたものであ
る。
を示すもので、第1の経路Aに遅延時間固定の遅延回路
241を設け、第2の経路Bに遅延時間制御信号に応じ
て遅延時間を可変できる遅延回路242を設け、経路
A、Bの選択を選択部243を構成するセレクタ243
1にてセレクト信号に応じて行うようにしたものであ
る。
【0023】遅延回路241の遅延時間は第1の遅延回
路26の遅延時間の1/xである。遅延回路242の遅
延時間は遅延回路27の遅延時間の1/yであり、遅延
時間制御信号により遅延回路27の遅延時間と共に制御
される。
路26の遅延時間の1/xである。遅延回路242の遅
延時間は遅延回路27の遅延時間の1/yであり、遅延
時間制御信号により遅延回路27の遅延時間と共に制御
される。
【0024】図3は上記可変遅延部24の他の具体的な
構成を示すもので、図2とは選択部243の構成が異な
る。すなわち、この可変遅延部24では、入力信号を2
つのAND回路2432、2433に供給し、それぞれ
端子231、232に供給される2ビットのセレクト信
号との論理積をとって、第1の経路Aの遅延回路241
及び第2の経路Bの遅延回路242に供給する。そし
て、各遅延回路241、242の遅延出力をORゲート
2434で論理和出力するようにしたものである。
構成を示すもので、図2とは選択部243の構成が異な
る。すなわち、この可変遅延部24では、入力信号を2
つのAND回路2432、2433に供給し、それぞれ
端子231、232に供給される2ビットのセレクト信
号との論理積をとって、第1の経路Aの遅延回路241
及び第2の経路Bの遅延回路242に供給する。そし
て、各遅延回路241、242の遅延出力をORゲート
2434で論理和出力するようにしたものである。
【0025】すなわち、入力信号とセレクト信号の第1
ビットとの論理積信号を遅延回路241で遅延し、OR
ゲート2434の一方の入力とする。また、入力信号と
セレクト信号の第2ビットとの論理積信号を遅延回路2
42で遅延し、ORゲート2434のもう一方の入力と
する。
ビットとの論理積信号を遅延回路241で遅延し、OR
ゲート2434の一方の入力とする。また、入力信号と
セレクト信号の第2ビットとの論理積信号を遅延回路2
42で遅延し、ORゲート2434のもう一方の入力と
する。
【0026】ここで、セレクト信号の第1ビット(端子
231側)をHレベルとし、第2ビット(端子232
側)をLレベルにすることにより、入力信号を第1の経
路A側の遅延回路241に通して出力端子22に送るこ
とができる。また、セレクト信号の第1ビット(端子2
31側)をLレベルとし、第2ビット(端子232側)
をHレベルにすることにより、入力信号を第2の経路B
側の遅延回路242に通して出力端子22に送ることが
できる。
231側)をHレベルとし、第2ビット(端子232
側)をLレベルにすることにより、入力信号を第1の経
路A側の遅延回路241に通して出力端子22に送るこ
とができる。また、セレクト信号の第1ビット(端子2
31側)をLレベルとし、第2ビット(端子232側)
をHレベルにすることにより、入力信号を第2の経路B
側の遅延回路242に通して出力端子22に送ることが
できる。
【0027】図4は図2に示した可変遅延部24の構成
を用いたときの第1、第2の遅延回路26、27の具体
的な構成を示すものである。まず、第1の遅延回路26
は、第1の経路Aの遅延回路241に用いられる遅延素
子Taと同一のものをx個直列に接続して構成される。
また、第2の遅延回路27は、第2の経路Bの遅延回路
242に用いられる可変遅延素子Tbと同一のものをy
個直列に接続して構成される。
を用いたときの第1、第2の遅延回路26、27の具体
的な構成を示すものである。まず、第1の遅延回路26
は、第1の経路Aの遅延回路241に用いられる遅延素
子Taと同一のものをx個直列に接続して構成される。
また、第2の遅延回路27は、第2の経路Bの遅延回路
242に用いられる可変遅延素子Tbと同一のものをy
個直列に接続して構成される。
【0028】ここで、各遅延素子Tbにはそれぞれ遅延
時間制御回路29から出力される遅延時間制御信号を与
えるようにする。これにより、第1、第2の遅延回路2
6、27の遅延時間を等しくしつつ、第2の経路Bの遅
延時間を第1の経路Aの遅延時間のx/y倍とすること
ができる。
時間制御回路29から出力される遅延時間制御信号を与
えるようにする。これにより、第1、第2の遅延回路2
6、27の遅延時間を等しくしつつ、第2の経路Bの遅
延時間を第1の経路Aの遅延時間のx/y倍とすること
ができる。
【0029】例えば、第1の遅延回路26の遅延素子T
aの段数をx=9段、遅延時間を10nsとし、第2の
遅延回路27の可変遅延素子Tbの段数をy=10段と
すれば、各遅延回路26、27の遅延時間は共に90n
sとなり、可変遅延素子Tb1個当たりの遅延時間は9
nsとなる。
aの段数をx=9段、遅延時間を10nsとし、第2の
遅延回路27の可変遅延素子Tbの段数をy=10段と
すれば、各遅延回路26、27の遅延時間は共に90n
sとなり、可変遅延素子Tb1個当たりの遅延時間は9
nsとなる。
【0030】よって、可変遅延部24では、第1の経路
Aの遅延回路241の遅延時間が10nsであるのに対
して、第2の経路Bの遅延回路242の遅延時間は9n
sとなる。したがって、この場合の可変遅延回路の分解
能は1nsとなる。
Aの遅延回路241の遅延時間が10nsであるのに対
して、第2の経路Bの遅延回路242の遅延時間は9n
sとなる。したがって、この場合の可変遅延回路の分解
能は1nsとなる。
【0031】図5は図4に示した実施形態を発展させ、
可変遅延部24を多段(ここでは2段)構成としたもの
で、初段は遅延回路241、242及び選択部243で
構成され、次段は遅延回路244、245及び選択部2
46で構成される。
可変遅延部24を多段(ここでは2段)構成としたもの
で、初段は遅延回路241、242及び選択部243で
構成され、次段は遅延回路244、245及び選択部2
46で構成される。
【0032】初段回路は第1、第2の経路A、Bを端子
231から供給される第1セレクト信号に基づいて選択
し、次段回路は第3、第4の経路C、Dを端子232か
ら供給される第2セレクト信号に基づいて選択する。
231から供給される第1セレクト信号に基づいて選択
し、次段回路は第3、第4の経路C、Dを端子232か
ら供給される第2セレクト信号に基づいて選択する。
【0033】第3の経路Cに設けられる遅延回路244
は、第1の経路Aの遅延回路241に用いる遅延素子T
aと同じものを2個直列に接続して構成され、第4の経
路Dに用いられる遅延回路245は、第2の経路Bの遅
延回路242に用いられる可変遅延素子Tbと同じもの
を2個直列に接続して構成される。各可変遅延素子Tb
の遅延時間は共に遅延時間制御信号により制御される。
は、第1の経路Aの遅延回路241に用いる遅延素子T
aと同じものを2個直列に接続して構成され、第4の経
路Dに用いられる遅延回路245は、第2の経路Bの遅
延回路242に用いられる可変遅延素子Tbと同じもの
を2個直列に接続して構成される。各可変遅延素子Tb
の遅延時間は共に遅延時間制御信号により制御される。
【0034】前述の例で説明する。第1の遅延回路26
の遅延素子Taの段数をx=9段、遅延時間を10ns
とし、第2の遅延回路27の可変遅延素子Tbの段数を
y=10段とすれば、各遅延回路26、27の遅延時間
は共に90nsとなり、可変遅延素子Tb1個当たりの
遅延時間は9nsとなる。
の遅延素子Taの段数をx=9段、遅延時間を10ns
とし、第2の遅延回路27の可変遅延素子Tbの段数を
y=10段とすれば、各遅延回路26、27の遅延時間
は共に90nsとなり、可変遅延素子Tb1個当たりの
遅延時間は9nsとなる。
【0035】よって、可変遅延部24では、第1の経路
Aの遅延回路241の遅延時間が10nsであるのに対
して、第2の経路Bの遅延回路242の遅延時間は9n
sとなる。また、第3の経路Cの遅延回路244の遅延
時間が20nsであるのに対して、第4の経路Dの遅延
回路245の遅延時間は18nsとなる。したがって、
この場合の可変遅延回路の分解能は、可変遅延部24の
前段で1ns、後段で2nsとなり、図4の場合より遅
延時間の可変範囲を大きくすることができる。
Aの遅延回路241の遅延時間が10nsであるのに対
して、第2の経路Bの遅延回路242の遅延時間は9n
sとなる。また、第3の経路Cの遅延回路244の遅延
時間が20nsであるのに対して、第4の経路Dの遅延
回路245の遅延時間は18nsとなる。したがって、
この場合の可変遅延回路の分解能は、可変遅延部24の
前段で1ns、後段で2nsとなり、図4の場合より遅
延時間の可変範囲を大きくすることができる。
【0036】図6は図3に示した可変遅延部24の構成
を用いたときの第1、第2の遅延回路26、27の具体
的な構成を示すものである。この場合、図6から明らか
なように、図4に示した構成と全く同じにして実現でき
る。
を用いたときの第1、第2の遅延回路26、27の具体
的な構成を示すものである。この場合、図6から明らか
なように、図4に示した構成と全く同じにして実現でき
る。
【0037】すなわち、まず、第1の遅延回路26は、
第1の経路Aの遅延回路241に用いられる遅延素子T
aと同一のものをx個直列に接続して構成される。ま
た、第2の遅延回路27は、第2の経路Bの遅延回路2
42に用いられる可変遅延素子Tbと同一のものをy個
直列に接続して構成される。
第1の経路Aの遅延回路241に用いられる遅延素子T
aと同一のものをx個直列に接続して構成される。ま
た、第2の遅延回路27は、第2の経路Bの遅延回路2
42に用いられる可変遅延素子Tbと同一のものをy個
直列に接続して構成される。
【0038】ここで、各遅延素子Tbにはそれぞれ遅延
時間制御回路29から出力される遅延時間制御信号を与
えるようにする。これにより、第1、第2の遅延回路2
6、27の遅延時間を等しくしつつ、第2の経路Bの遅
延時間を第1の経路Aの遅延時間のx/y倍とすること
ができる。
時間制御回路29から出力される遅延時間制御信号を与
えるようにする。これにより、第1、第2の遅延回路2
6、27の遅延時間を等しくしつつ、第2の経路Bの遅
延時間を第1の経路Aの遅延時間のx/y倍とすること
ができる。
【0039】ところで、可変遅延素子として、遅延時間
を制御可能なORゲートがある。図7にこの遅延時間調
整機能付きのORゲートを用いて、図6の構成をさらに
発展させた場合の構成を示す。
を制御可能なORゲートがある。図7にこの遅延時間調
整機能付きのORゲートを用いて、図6の構成をさらに
発展させた場合の構成を示す。
【0040】図7に示す可変遅延部24において、入力
端子21からの伝送信号はANDゲート2481に供給
されると共に、遅延回路244を介してANDゲート2
482に供給され、さらに遅延回路245を介してAN
Dゲート2483に供給される。各ANDゲート248
1〜2483はそれぞれ対応するセレクト端子231〜
233からセレクト信号によりいずれか一つが選択され
てアクティブとなる。
端子21からの伝送信号はANDゲート2481に供給
されると共に、遅延回路244を介してANDゲート2
482に供給され、さらに遅延回路245を介してAN
Dゲート2483に供給される。各ANDゲート248
1〜2483はそれぞれ対応するセレクト端子231〜
233からセレクト信号によりいずれか一つが選択され
てアクティブとなる。
【0041】ANDゲート2481の出力は遅延回路2
46に供給され、ANDゲート2482の出力は遅延回
路247に供給され、ANDゲート2483の出力はO
Rゲート2484の一方の入力端に供給される。上記遅
延回路246の出力は遅延回路247に供給され、この
遅延回路247の出力はORゲート2484の他方の入
力端に供給される。
46に供給され、ANDゲート2482の出力は遅延回
路247に供給され、ANDゲート2483の出力はO
Rゲート2484の一方の入力端に供給される。上記遅
延回路246の出力は遅延回路247に供給され、この
遅延回路247の出力はORゲート2484の他方の入
力端に供給される。
【0042】上記遅延回路244、245はそれぞれ同
一の1個の固定遅延素子Taで構成される。また、第1
の遅延回路26はこれと同一の固定遅延素子Taをx個
直列に接続して構成される。
一の1個の固定遅延素子Taで構成される。また、第1
の遅延回路26はこれと同一の固定遅延素子Taをx個
直列に接続して構成される。
【0043】一方、上記遅延回路246、247にはそ
れぞれ同一の1個の遅延時間可変ORゲート(一方端が
Lレベル固定)Tcを用いて構成され、それぞれ遅延時
間制御信号により遅延時間が制御されるようになってい
る。また、第2の遅延回路27はこれと同一の遅延時間
可変ORゲート(遅延回路246では、一方端がLレベ
ル固定)Tcをy個直列に接続して構成され、それぞれ
遅延時間制御信号により遅延時間が制御されるようにな
っている。
れぞれ同一の1個の遅延時間可変ORゲート(一方端が
Lレベル固定)Tcを用いて構成され、それぞれ遅延時
間制御信号により遅延時間が制御されるようになってい
る。また、第2の遅延回路27はこれと同一の遅延時間
可変ORゲート(遅延回路246では、一方端がLレベ
ル固定)Tcをy個直列に接続して構成され、それぞれ
遅延時間制御信号により遅延時間が制御されるようにな
っている。
【0044】ここで、ANDゲート2481〜2483
及びORゲート2484は選択部248を構成してお
り、端子231にセレクト信号が入力されると、入力伝
送信号をANDゲート2481、遅延回路246、24
7を介してORゲート2484より出力端子22に導く
第1の経路Aを選択し、端子232にセレクト信号が入
力されると、入力伝送信号をANDゲート2482、遅
延回路247を介してORゲート2484より出力端子
22に導く第2の経路Bを選択し、端子233にセレク
ト信号が入力されると、入力伝送信号を遅延回路24
4、245、ANDゲート2483を介してORゲート
2484より出力端子22に導く第3の経路Cを選択す
ることができる。
及びORゲート2484は選択部248を構成してお
り、端子231にセレクト信号が入力されると、入力伝
送信号をANDゲート2481、遅延回路246、24
7を介してORゲート2484より出力端子22に導く
第1の経路Aを選択し、端子232にセレクト信号が入
力されると、入力伝送信号をANDゲート2482、遅
延回路247を介してORゲート2484より出力端子
22に導く第2の経路Bを選択し、端子233にセレク
ト信号が入力されると、入力伝送信号を遅延回路24
4、245、ANDゲート2483を介してORゲート
2484より出力端子22に導く第3の経路Cを選択す
ることができる。
【0045】上記構成によれば、第1及び第2の遅延回
路26、27の遅延素子数を適当に設定することによ
り、任意の分解能を得ることができ、セレクト信号の入
力の仕方によって任意の経路を選択することができるよ
うになる。
路26、27の遅延素子数を適当に設定することによ
り、任意の分解能を得ることができ、セレクト信号の入
力の仕方によって任意の経路を選択することができるよ
うになる。
【0046】ところで、上述の実施形態はいずれも一つ
の経路の遅延時間が固定であるものとしたが、全ての経
路の遅延時間を可変できるようにしてもよいことは勿論
である。図8にその構成を示す。
の経路の遅延時間が固定であるものとしたが、全ての経
路の遅延時間を可変できるようにしてもよいことは勿論
である。図8にその構成を示す。
【0047】図8において、可変遅延部24では、入力
端子21からの伝送信号を第1の経路Aにおける遅延回
路241の可変遅延素子Tdを介して、選択部243の
セレクタ2431の一方の入力端に供給し、同時に第2
の経路Bにおける遅延回路243の可変遅延素子Tbを
介して、上記セレクタ2431の他方の入力端に供給
し、端子23からのセレクト信号に応じていずれか一方
の経路を選択してその信号を出力端子22に導出する。
端子21からの伝送信号を第1の経路Aにおける遅延回
路241の可変遅延素子Tdを介して、選択部243の
セレクタ2431の一方の入力端に供給し、同時に第2
の経路Bにおける遅延回路243の可変遅延素子Tbを
介して、上記セレクタ2431の他方の入力端に供給
し、端子23からのセレクト信号に応じていずれか一方
の経路を選択してその信号を出力端子22に導出する。
【0048】図8では、図4の遅延素子Taをゲートに
よる遅延素子Tdに置き換えている。図8の構成は、図
4の可変遅延回路を集積回路としたときに、例えば、熱
による遅延時間の変動を防ぐことを目的としている。
よる遅延素子Tdに置き換えている。図8の構成は、図
4の可変遅延回路を集積回路としたときに、例えば、熱
による遅延時間の変動を防ぐことを目的としている。
【0049】これに対し、第1の遅延回路26は上記遅
延回路241に用いた可変遅延素子Tdと同一のものを
x個直列に接続して構成される。また、第2の遅延回路
27は上記遅延回路242に用いた可変遅延素子Tbと
同一のものをy個直列に接続して構成される。
延回路241に用いた可変遅延素子Tdと同一のものを
x個直列に接続して構成される。また、第2の遅延回路
27は上記遅延回路242に用いた可変遅延素子Tbと
同一のものをy個直列に接続して構成される。
【0050】第1及び第2の遅延回路26、27はそれ
ぞれ端子25からのクロック信号を入力して所定の遅延
時間を与える。第1の位相比較回路281は各遅延回路
26、27の出力の位相差を検出する。
ぞれ端子25からのクロック信号を入力して所定の遅延
時間を与える。第1の位相比較回路281は各遅延回路
26、27の出力の位相差を検出する。
【0051】第1の遅延時間制御回路291は、第1の
位相比較回路281で得られた位相差に基づいて、遅延
回路26、27の各遅延時間が等しくなるように、第2
の遅延回路27の各可変遅延素子Tbの遅延時間を制御
すると共に、同じ遅延時間制御信号を用いて可変遅延部
24における遅延回路242の可変遅延素子Tbの遅延
時間を制御する。
位相比較回路281で得られた位相差に基づいて、遅延
回路26、27の各遅延時間が等しくなるように、第2
の遅延回路27の各可変遅延素子Tbの遅延時間を制御
すると共に、同じ遅延時間制御信号を用いて可変遅延部
24における遅延回路242の可変遅延素子Tbの遅延
時間を制御する。
【0052】また、上記端子25に供給されるクロック
信号は第2の位相比較回路282に供給されると共に、
第3の遅延回路30を介して第2の位相比較回路282
に供給される。第3の遅延回路30は可変遅延部24の
遅延回路241に用いた可変遅延素子Tdと同一のもの
をz個直列に接続して構成したもので、第2の位相比較
回路282は直接供給されるクロック信号と第3の遅延
回路30で遅延されたクロック信号との位相差を検出す
る。
信号は第2の位相比較回路282に供給されると共に、
第3の遅延回路30を介して第2の位相比較回路282
に供給される。第3の遅延回路30は可変遅延部24の
遅延回路241に用いた可変遅延素子Tdと同一のもの
をz個直列に接続して構成したもので、第2の位相比較
回路282は直接供給されるクロック信号と第3の遅延
回路30で遅延されたクロック信号との位相差を検出す
る。
【0053】第2の遅延時間制御回路292は上記第2
の位相比較回路282で得られた位相差に基づいて、第
3の遅延回路30の遅延時間がクロック信号の1周期と
等しくなるように、第3の遅延回路30を構成する可変
遅延素子Tdの遅延時間を制御し、同時にその遅延時間
制御信号を用いて、第1の遅延回路26及び可変遅延部
24の遅延回路241の各可変遅延素子Tdの遅延時間
を制御する。
の位相比較回路282で得られた位相差に基づいて、第
3の遅延回路30の遅延時間がクロック信号の1周期と
等しくなるように、第3の遅延回路30を構成する可変
遅延素子Tdの遅延時間を制御し、同時にその遅延時間
制御信号を用いて、第1の遅延回路26及び可変遅延部
24の遅延回路241の各可変遅延素子Tdの遅延時間
を制御する。
【0054】上記構成において、具体例をあげて説明す
る。
る。
【0055】いま、クロック信号を100ns、可変遅
延部24の遅延回路241、242の可変遅延素子T
b、Tdの個数を1、第1の遅延回路26の可変遅延素
子Tdの個数xを9、第2の遅延回路27の可変遅延素
子Tbの個数yを10、第3の遅延回路30の可変遅延
素子Tdの個数zを10とする。
延部24の遅延回路241、242の可変遅延素子T
b、Tdの個数を1、第1の遅延回路26の可変遅延素
子Tdの個数xを9、第2の遅延回路27の可変遅延素
子Tbの個数yを10、第3の遅延回路30の可変遅延
素子Tdの個数zを10とする。
【0056】この場合、第3の遅延回路30の遅延時間
はクロック信号の1周期に等しく制御されるため、10
0nsとなり、可変遅延素子Tdの1個当たりの遅延時
間は10nsとなる。また、同一の制御信号で制御され
る第1の遅延回路26の遅延時間は90ns、可変遅延
部24の遅延回路241における遅延時間は10nsと
なる。
はクロック信号の1周期に等しく制御されるため、10
0nsとなり、可変遅延素子Tdの1個当たりの遅延時
間は10nsとなる。また、同一の制御信号で制御され
る第1の遅延回路26の遅延時間は90ns、可変遅延
部24の遅延回路241における遅延時間は10nsと
なる。
【0057】一方、第2の遅延回路27の遅延時間は、
第1の遅延回路26の遅延時間に等しくなるように制御
されるから、90nsであり、可変遅延素子Tbの1個
当たりの遅延時間は9nsとなる。よって、同一の制御
信号で制御される可変遅延部24の遅延回路242にお
ける遅延時間は9nsとなる。したがって、この構成に
よる可変遅延回路の分解能は1nsとなる。
第1の遅延回路26の遅延時間に等しくなるように制御
されるから、90nsであり、可変遅延素子Tbの1個
当たりの遅延時間は9nsとなる。よって、同一の制御
信号で制御される可変遅延部24の遅延回路242にお
ける遅延時間は9nsとなる。したがって、この構成に
よる可変遅延回路の分解能は1nsとなる。
【0058】
【発明の効果】以上述べたようにこの発明によれば、所
望する任意の分解能をもつことのできる可変遅延回路を
提供できる。
望する任意の分解能をもつことのできる可変遅延回路を
提供できる。
【図1】本発明に係る可変遅延回路の一実施形態とする
基本構成を示すブロック回路図である。
基本構成を示すブロック回路図である。
【図2】同実施形態の可変遅延部の具体的な構成を示す
ブロック回路図である。
ブロック回路図である。
【図3】同実施形態の可変遅延部の他の具体的な構成を
示すブロック回路図である。
示すブロック回路図である。
【図4】図2に示した可変遅延部の構成を用いたときの
第1、第2の遅延回路の具体的な構成を示すブロック回
路図である。
第1、第2の遅延回路の具体的な構成を示すブロック回
路図である。
【図5】図4に示した実施形態を発展させ、可変遅延部
を多段構成とした場合を示すブロック回路図である。
を多段構成とした場合を示すブロック回路図である。
【図6】図3に示した可変遅延部の構成を用いたときの
第1、第2の遅延回路の具体的な構成を示すブロック回
路図である。
第1、第2の遅延回路の具体的な構成を示すブロック回
路図である。
【図7】遅延時間調整機能付きのORゲートを用いて図
6の構成をさらに発展させた場合の構成を示すブロック
回路図である。
6の構成をさらに発展させた場合の構成を示すブロック
回路図である。
【図8】図4に示される遅延素子Taをゲートによる遅
延素子Tdに置き換えた場合の構成を示すブロック回路
図である。
延素子Tdに置き換えた場合の構成を示すブロック回路
図である。
【図9】従来の可変遅延回路の構成を示すブロック回路
図である。
図である。
【図10】従来の他の可変遅延回路の構成を示すブロッ
ク回路図である。
ク回路図である。
21 伝送信号入力端子 22 伝送信号出力端子 23、231〜233 セレクト信号入力端子 24 可変遅延部 241、242、244〜247 遅延回路 243、248 選択部 25 クロック信号入力端子 26 第1の遅延回路 27 第2の遅延回路 28、281、282 位相比較回路 29、291、292 遅延時間制御回路 30 第3の遅延回路
【手続補正書】
【提出日】平成7年8月11日
【手続補正1】
【補正対象書類名】明細書
【補正対象項目名】0043
【補正方法】変更
【補正内容】
【0043】 一方、上記遅延回路246、247には
それぞれ同一の1個の遅延時間可変ORゲート(遅延回
路246では、一方端がLレベル固定)Tcを用いて構
成され、それぞれ遅延時間制御信号により遅延時間が制
御されるようになっている。また、第2の遅延回路27
はこれと同一の遅延時間可変ORゲート(一方端がLレ
ベル固定)Tcをy個直列に接続して構成され、それぞ
れ遅延時間制御信号により遅延時間が制御されるように
なっている。
それぞれ同一の1個の遅延時間可変ORゲート(遅延回
路246では、一方端がLレベル固定)Tcを用いて構
成され、それぞれ遅延時間制御信号により遅延時間が制
御されるようになっている。また、第2の遅延回路27
はこれと同一の遅延時間可変ORゲート(一方端がLレ
ベル固定)Tcをy個直列に接続して構成され、それぞ
れ遅延時間制御信号により遅延時間が制御されるように
なっている。
【手続補正2】
【補正対象書類名】明細書
【補正対象項目名】0044
【補正方法】変更
【補正内容】
【0044】 ここで、ANDゲート2481〜248
3及びORゲート2484は選択部248を構成してお
り、端子231にセレクト信号が入力されると、入力伝
送信号をANDゲート2481、遅延回路246、24
7を介してORゲート2484より出力端子22に導く
第1の経路Aを選択し、端子232にセレクト信号が入
力されると、入力伝送信号を遅延回路244、ANDゲ
ート2482、遅延回路247を介してORゲート24
84より出力端子22に導く第2の経路Bを選択し、端
子233にセレクト信号が入力されると、入力伝送信号
を遅延回路244、245、ANDゲート2483を介
してORゲート2484より出力端子22に導く第3の
経路Cを選択することができる。
3及びORゲート2484は選択部248を構成してお
り、端子231にセレクト信号が入力されると、入力伝
送信号をANDゲート2481、遅延回路246、24
7を介してORゲート2484より出力端子22に導く
第1の経路Aを選択し、端子232にセレクト信号が入
力されると、入力伝送信号を遅延回路244、ANDゲ
ート2482、遅延回路247を介してORゲート24
84より出力端子22に導く第2の経路Bを選択し、端
子233にセレクト信号が入力されると、入力伝送信号
を遅延回路244、245、ANDゲート2483を介
してORゲート2484より出力端子22に導く第3の
経路Cを選択することができる。
【手続補正3】
【補正対象書類名】明細書
【補正対象項目名】0046
【補正方法】変更
【補正内容】
【0046】 ところで、図4に示した実施形態の可変
遅延回路を集積回路等に中で実施し、遅延素子Taとし
てゲートを用いた場合、遅延素子Taの遅延時間がたと
えば熱などにより変動すると、可変遅延回路の遅延時間
が遅延時間の分解能と共に変動してしまう。そこでこの
場合は遅延素子Taとして用いたゲートの遅延時間の変
動を防ぐことが望ましい。図8にこのときの構成を示
す。
遅延回路を集積回路等に中で実施し、遅延素子Taとし
てゲートを用いた場合、遅延素子Taの遅延時間がたと
えば熱などにより変動すると、可変遅延回路の遅延時間
が遅延時間の分解能と共に変動してしまう。そこでこの
場合は遅延素子Taとして用いたゲートの遅延時間の変
動を防ぐことが望ましい。図8にこのときの構成を示
す。
【手続補正4】
【補正対象書類名】明細書
【補正対象項目名】0048
【補正方法】削除
【手続補正5】
【補正対象書類名】明細書
【補正対象項目名】図8
【補正方法】変更
【補正内容】
【図8】 図4に示した実施形態を発展させ、図4に示
される遅延素子Taの遅延時間の変動を防ぐ構成とした
場合を示すブロック回路図である。
される遅延素子Taの遅延時間の変動を防ぐ構成とした
場合を示すブロック回路図である。
Claims (6)
- 【請求項1】 少なくとも、入力端子(21)に入力された
信号を出力端子(22)に供給する第1の経路(A) 、入力端
子(21)に入力された信号を出力端子(22)に供給する遅延
時間可変の第2の経路(B) を備え、第1、第2の経路
(A,B) のいずれか一方をセレクト信号に応じて選択する
機能を有する可変遅延部(24)と、 第1の経路(A) の少なくとも一部の遅延時間のx(xは
任意の正の数)倍の固定の遅延時間をもつ第1の遅延回
路(26)と、 第2の経路(B) の少なくとも一部の遅延時間のy(yは
任意の正の数)倍の遅延時間をもつ遅延時間可変の第2
の遅延回路(27)と、 第1の遅延回路(26)でクロック信号を遅延した信号と第
2の遅延回路(27)で前記クロック信号を遅延した信号の
位相を比較する位相比較回路(28)と、 位相比較回路(28)の比較結果に基づいて、第1の遅延回
路(26)と第2の遅延回路(27)の遅延時間が等しくなるよ
うに第2の遅延回路(27)の遅延時間を制御すると共に、
第2の経路(B) の遅延時間を制御する遅延時間制御回路
(29)とを備えることを特徴とする可変遅延回路。 - 【請求項2】 請求項1において、第1の経路(A) はn
(nは自然数)個の固定遅延素子(Ta)を介在し、第2の
経路(B) はm(mは自然数)個の可変遅延素子(Tb)を介
在し、第1の遅延回路(26)は第1の経路(A) と同一の固
定遅延素子(Ta)をx(xは自然数)個直列に接続し、第
2の遅延回路(27)は第2の経路(B) と同一の可変遅延素
子(Tb)をy(yは自然数でx/n≠y/m)個直列に接
続し、第2の経路(B) の可変遅延素子及び第2の遅延回
路(27)の各可変遅延素子の遅延時間を遅延時間制御回路
(29)により同時に制御することを特徴とする可変遅延回
路。 - 【請求項3】 請求項1において、可変遅延部(24)は、
第1の経路(A) に介在される第1の遅延回路部(241)
と、第2の経路(B) に介在される第2の遅延回路部(24
2) と、第1、第2の遅延回路部(241,242) の遅延出力
のいずれか一方をセレクト信号に応じて選択し前記出力
端子に導出するセレクタ(2431)とを備えることを特徴と
する可変遅延回路。 - 【請求項4】 請求項1において、可変遅延部(24)は、
第1のセレクト信号に応じて第1の経路(A) に信号を導
出する第1のANDゲート(2432)と、第2のセレクト信
号に応じて第2の経路(B) に信号を導出する第2のAN
Dゲート(2433)と、第1のANDゲート(2432)の出力を
遅延する第1の遅延回路部(241) と、第2のANDゲー
ト(2433)の出力を可変遅延する第2の遅延回路部(242)
と、第1、第2の遅延回路部(241,242) の出力を論理和
演算して出力端子(22)に導出するORゲート(2434)とを
備えることを特徴とする可変遅延回路。 - 【請求項5】 請求項1において、可変遅延部(24)は、
第1、第2の経路(A,B) 及び選択機能を有する回路を複
数段直列に接続し、各段の第2の経路の遅延時間を遅延
時間制御回路の制御出力により制御するようにしたこと
を特徴とする可変遅延回路。 - 【請求項6】 少なくとも、入力端子(21)に入力された
信号を出力端子(22)に供給する遅延時間可変の第1の経
路(A) 、入力端子(21)に入力された信号を出力端子(22)
に供給する遅延時間可変の第2の経路(B) を備え、第
1、第2の経路(A,B) のいずれか一方をセレクト信号に
応じて選択する機能を有する可変遅延部(24)と、 第1の経路(A) の少なくとも一部の遅延時間のx(xは
任意の正の数)倍の遅延時間をもつ遅延時間可変の第1
の遅延回路(26)と、 第2の経路(B) の少なくとも一部の遅延時間のy(yは
任意の正の数)倍の遅延時間をもつ遅延時間可変の第2
の遅延回路(27)と、 第1の経路(A) の少なくとも一部の遅延時間のz(zは
任意の正の数)倍の遅延時間をもつ遅延時間可変の第3
の遅延回路(30)と、 第1の遅延回路(26)でクロック信号を遅延した信号と第
2の遅延回路(27)でクロック信号を遅延した信号の位相
を比較する第1の位相比較回路(281) と、 この第1の位相比較回路(281) の比較結果に基づいて、
第1の遅延回路(26)と第2の遅延回路(27)の遅延時間が
等しくなるように第2の遅延回路(27)の遅延時間を制御
すると共に、第2の経路(B) の遅延時間を制御する第1
の遅延時間制御回路(291) と、 クロック信号と第3の遅延回路(30)の遅延出力の位相を
比較する第2の位相比較回路(282) と、 第2の位相比較回路(282) の比較結果に基づいて第3の
遅延回路の遅延時間がクロックの1周期と等しくなるよ
うに第3の遅延回路(30)の遅延時間を制御すると共に、
第1の遅延回路(26)及び第1の経路(A) の遅延時間を制
御する第2の遅延時間制御回路(292) とを備えることを
特徴とする可変遅延回路。
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ID=16621604
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Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007509589A (ja) * | 2003-10-23 | 2007-04-12 | フォームファクター, インコーポレイテッド | 制御された等しい遅延時間を有する分離バッファ |
JP2007110762A (ja) * | 2007-01-15 | 2007-04-26 | Ricoh Co Ltd | 半導体装置 |
JPWO2005050844A1 (ja) * | 2003-11-20 | 2007-06-14 | 株式会社アドバンテスト | 可変遅延回路 |
US7486120B2 (en) | 2006-06-08 | 2009-02-03 | International Business Machines Corporation | Delay ratio adjusting circuit, delayed pulse generation circuit, and pulse width modulation pulse signal generation device |
JP2009153084A (ja) * | 2007-12-24 | 2009-07-09 | Fujitsu Microelectronics Ltd | 可変遅延回路及びその制御方法 |
-
1995
- 1995-07-28 JP JP21237995A patent/JP3513994B2/ja not_active Expired - Fee Related
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US7834673B2 (en) | 2007-12-24 | 2010-11-16 | Fujitsu Semiconductor Limited | Variable delay circuit and delay amount control method |
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JP3513994B2 (ja) | 2004-03-31 |
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