JPH0943281A - カウンタ装置 - Google Patents

Abstract

(57)【要約】 【課題】カウントクロックを、低速クロックと高速クロ
ックとの自動切り替えを可変とし、広い測定範囲と高分
解能とを同時に実現させること。 【解決手段】カウンタ３のカウントクロック信号１３と
して、高速クロックと低速クロックを生成するためのプ
リスケーラ１、低速用コンペアレジスタ４、高速用コン
ペアレジスタ５を持たせ、どちらのコンペアレジスタ
４，５を使用するのか選択するセレクタ６、カウンタ３
とセレクタ６で選択されたコンペアレジスタ５の値を比
較するコンパレータ７、コンパレータ７からの一致信号
８によりカウントクロックを切り替えるマルチプレクタ
２等で構成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、カウンタ装置に関
する。

【０００２】

【従来の技術】カウンタ装置は、単に周波数を計測する
機能の他に、繰り返えし周期を計測する機能や、入力さ
れる信号のパルス数を計測してこれが設定された所定値
に達すると一致信号として出力する機能を持ったもの等
がある。

【０００３】この後者の機能を備えたカウンタ装置は、
特にコンピュータ内に組み込まれ、所望のインターバル
を有するタイミング信号として利用される。例えば、こ
のタイミング信号によりポートの出力レベルを反転させ
たり、あるいは割り込みを発生させて、任意のインター
バル毎に所定の処理を実行させる場合等に利用される。
この場合の入力信号は、コンピュータの基本クロック信
号（ｆｃｌｋ）となる。

【０００４】この種の第１の従来のカウンタ装置を示す
図３のブロック図を参照すると、この装置は、基本クロ
ック信号３０からカウントクロックを決定するために使
用するプリスケーラ３１と、プリスケーラ３１から出力
されたクロックをカウントするための例えば１６ビット
・カウンタ３３と、インターバル・タイマ動作の周期を
決める１６ビット・コンペア・レジスタ３２と、カウン
タ３３とコンペア・レジスタ３２との値を比較するコン
パレータ３４と、コンパレータ３４からの一致信号に基
いてクリア信号３６を発生するクリア信号発生回路３７
とを備える。

【０００５】次にこの動作について説明すると、まずカ
ウンタ３３で使用するクロックをプリスケーラ３１にお
いて設定する。また、インターパル・タイマ動作の周期
を、内部バス３５からコンペア・レジスタ３２に任意の
値を設定することにより決定する。カウンタ３３がカウ
ントを開始し、コンペア・レジスタ３２の値とカウンタ
３３ととの値が一致すると、一致信号４０が発生する。

【０００６】この場合、可能なカウント範囲はカウンタ
３３により一定であり、分解能もプリスケーラ３１で設
定することにより決定されるため、カウント範囲を広く
するためには分解能を犠牲にする必要があり、逆に高分
解能を得ようとすると、カウント範囲を犠牲にしなけれ
ばならない。

【０００７】また、第２の従来のカウンタ装置として、
カウント数に応じて分解能を切り返えるカウンタ装置が
ある。この種のカウンタ装置を示す図４のブロック図を
参照すると、このカウンタ装置は、入力信号１０２を受
信して異なるプリスケール係数でスケール化された複数
個のプリスケール化信号１１２を発生するプリスケーラ
１０６と、前記入力信号１０２またはプリスケール化信
号１１２を計数すると共に、上位桁複数ピットから計数
値の大きさに対応したスケール制御信号１１０を発生す
る計数器１００と、前記プリスケーラ１０６と前記計数
器１００との間に接続され、前記スケール制御信号１１
０に随時応答して前記入力信号１０２または前記プリス
ケール化信号１１２のうちの１個を選択し前記計数器１
００に供給するセレクタ１０４とより成り、前記セレク
タ１０４は、前記計数値が大きくなるにつれてより大き
なプリスケール計数（分周比）でスケール化されたプリ
スケール化信号１１２を選択するようにしたことを特徴
とする。

【０００８】このカウンタ装置によれば、カウンタの分
解能は記憶された計数値の大きさに依存して変化する。
換言すると、計数値が小さい間は分解能は高く、そして
計数値が大くなるにつれて分解能は低くなる。従って、
測定範囲が広くなり、また測定範囲が狭い（例えば低周
波数の測定）場合には高い分解能が得られると記載され
ている。

【０００９】ここで、計数器１００は、セレクタ１０４
から出力されるプリスケール化信号１０８でカウントア
ップする。カウントアップした計数器１００の上位桁複
数ビットは、計数器１００の左側に現れ、下位複数ビッ
トはその右側に現れる。上位複数ビットは２つの機能を
もっており、その値は計数値の１部分を構成すると同時
に適切な分解能を選択するのに使用する情報をセレクタ
１０４に与える。

【００１０】即ち、計数値が小さい間は分解能を高くす
ることができるが、計数値が大きくなるにつれ、分解能
を低くして測定範囲を広げることができるものであるか
ら、測定範囲を拡大することと、分解能を高くすること
とを、同時に実現することができない。

【００１１】

【発明が解決しようとする課題】上述した第１の従来の
カウンタ装置では、広い測定範囲を高分解能とを両立さ
せるためには、カウンタのビット数を増やすしかないた
め、回路規模が大きくなるという欠点があった。

【００１２】また、上述した第２の従来のカウンタ装置
では、分解能を可変とすることにより、単一のカウンタ
で、狭い測定範囲を高分解能を実現し、かつ、低い分解
能で測定範囲の拡大を実現している。しかし、このよう
なカウンタ装置では、広い測定範囲と高分解能とを同時
に実現できないという問題点があった。

【００１３】以上のような諸問題点等に鑑み、本発明で
は次の課題を挙げる。 （１）レジスタカウンタやコンピュータ等の構成回路の
ビット数を増加させずに、多数桁のパルス数を計測で
き、測定範囲を拡大することができるようにすること。
その際に、分解能を犠牲にすることがないようにするこ
と。 （２）構成回路のビット数をほぼ半減させ、もってカウ
ント機能の高速化をはかるようにすること。

【００１４】

【課題を解決するための手段】本発明のカウンタ装置の
構成は、原入力信号の繰り返えしパルスを、直接または
所定値だけ分周した後にクロック信号として出力する択
一手段と、前記クロック信号のパルス数を順次計数する
計測手段と、前記計数手段で計数されたパルス数があら
かじめ設定された設定に達すると一致信号を出力する検
出手段とを備え、前記設定値を示す数値が、因数を有す
る第１の数値部分と素数からなる第２の数値部分との加
算値からなる場合前記第１の数値部分は、前記因数を前
記所定値となして前記択一手段で分周し、前記第１の数
値部分を前記因数で除いた値を前記設定値となして前記
パルス数が一致するまで前記計測手段で計数を行い、前
記第２の数値部分は、前記択一手段で前記原入力信号を
直接前記クロック信号となし、前記パルス数が一致する
まで前記計測手段で計数を行うことを特徴とする。

【００１５】特に前記第１，第２の数値部分は、異なる
コンベア・レジスタに各々記憶されていることを特徴と
する。

【００１６】また、特に前記一致信号は、前記択一手段
及び前記計測手段のリセット信号源として使用されるこ
とを特徴とする。

【００１７】さらに、特に前記択一手段における所定値
及び前記検出手段における設定値は、コンピュータの内
部バスを介して、入力されるものであることも特徴とす
る。

【００１８】本発明によれば、第２の数値部分が因数で
分周されているため、カウント値が少なくなり、このた
めビット数構成が少なくなって回路規模が小さくで済む
だけでなく、第２の数値部分は分周せずに直接カウント
するため、分解能を犠牲にせずに済むことになる。

【００１９】即ち、本発明のカウンタ装置によれば、１
つの計測手段に対し、特に２つのコンペア・レジスタを
持たせ、各コンペア・レジスタとの一致信号により、カ
ウンタの供給するクロックを択一手段で低則から高速に
切り替えるようにする。

【００２０】この際、低速クロックでのカウントに、よ
り広いカウント範囲を実現させ、高速クロックでのカウ
ントにより高分解能を実現するものである。

【００２１】

【発明の実施の形態】本発明の一実施形態のカウンタ装
置を示す図１のブロック図を参照すると、この実施形態
は、入力端子１７に印加される基本クロック信号１２を
入力としてこれを任意の所定値（整数）に分周した低速
クロック信号１１を出力するプリスケーラ１と、基本ク
ロック信号１２と複数の低速クロック信号１１との中か
ら所定の一つを選択して、カウンタクロック信号１３と
して出力するマルチプレクサ２（以下ＭＰＸと略記す）
と、カウンタクロック信号１３のパルス数を計数する８
ビット・カウンタ３と、内部バス１６を介してあらかじ
めカウント数値を設定しておく低速用コンベア・レジス
タ４、高速用コンベア・レジスタ５と、コンベア・レジ
スタ４，５のうちどちらかを選択して出力するセレクタ
６と、セレクタ６からの設定値とカウンタ３からの計数
値とを比較して一致した場合に一致信号８を出力する８
ビットのコンパレータ７と、このコンパレータ７の一致
信号８をクロック入力としかつ反転出力をデータ（Ｄ）
入力とするＤ型フリップ・フロップ２１と、一致信号と
Ｄ型フリップ・フロップ２１の反転出力とを二入力とす
るＡＮＤゲート１５と、ＡＮＤゲート１５の出力端子１
４の出力を遅延してフリップ・フロップ２１のリセット
入力とする遅延回路２０と、フリップ・フロップ２１の
出力（Ｑ）と一致信号８とを二入力とするＡＮＤゲート
１９と、このＡＮＤゲート１９の出力を遅延する遅延回
路１０と、遅延回路１０の出力と遅延回路２０の出力と
を二入力とするＯＲゲート１８とを備えている。

【００２２】ここで、カウンタ３は、ＯＲゲート１８の
出力であるリセット信号９により初期値にリセットされ
る。プリスケーラ１は、必要であればリセット信号９に
より、リセットされる。ＭＰＸ２は、フリップ・フロッ
プ２１のＱ出力が論理１の場合に低速クロック信号１１
の中から一つを選択し、Ｑ出力が論理Ｏの場合には基本
クロック信号１２を選択する。複数の低速クロック信号
１１の中から所望の分周値のものを選択する手段は、図
示されていないが、内部バス１６を介して設けられる。
基本クロック信号とは、コンピュータに内蔵されたクロ
ック信号である。カウンタ３は、２進のバイナリ・カウ
ンタの８段接続である。コンベア・レジスタ４，５に
は、あらかじめ内部バス１６を介して後述するように設
定値を二つに分けて記憶させる。最初にコンベア・レジ
スタ４がセレクタ６で選択され、次にコンベア・レジス
タ５が選択される。即ち、フリップ・フロップ２１のＱ
出力が論理１のときレジスタ４を、論理０のときレジス
タ５を選択するように、セレクタ６が制御される。Ｄ型
フリップ・フロップ２１は、最初Ｑ出力を論理１，反転
出力を論理０にリセットされる。出力端子１４は、所望
の設定値にパルス数が達した時を、外部に出力して、割
り込み等に利用するために必要である。

【００２３】リセット信号９は、最初に遅延回路１０か
ら、次に遅延回路２０から供給されるように、フリップ
・フロップ２１がＡＮＤゲート１５，１９を作動させ
る。

【００２４】原入力信号として、この実施形態ではコン
ピュータの基本クロック信号が用いられているが、被測
定信号はこれに限定されるものではない。

【００２５】択一手段として、この実施形態ではプリス
ケーラ１とＭＰＸ２とが用いられているが、これに限定
されるものではなく、要するに入力信号を直接又は任意
に分周してクロック信号となしえる機能を有するもので
あればよい。

【００２６】計測手段としては、２進の８ビット・カウ
ンタを用いている。これは、図３の従来回路に対応させ
たビット数であり、後述するように約半分のビット数で
済む。この他に、２進化１０進のバイナリ・カウンタが
用いられてもよく、この場合は、視認により直続できる
という利点がある。

【００２７】検出手段としては、カウンタ３と共通ビッ
トのコンパレータが用いられている。各ビットのすべて
の論理値が一致した場合に、例えば論理１の一致信号を
出力する機能を有するものであればよい。

【００２８】この実施形態では、カウンタ３，コンパレ
ータ，レジスタ４，５が８ビット構成となっているが、
計数するパルス数に応じて、適宣ビット数が増減され
る。

【００２９】次に、この実施形態による計数容量を具体
例を挙げて明確に説明した後、一般論として説明する。

【００３０】所定のインターパルを確保するため、例え
ばパルス数２３個目を検出した場合、最初の２０個のパ
ルスをプリスケーラ１で４分周するとすると、低速コン
ベア・レジスタ４には「５」をセットしておけば良い
（４×５＝２０）。次に、残りの３個分は、基本クロッ
ク信号１２をそのままカウントすれば良いので、高速コ
ンベア・レジウタ５には「３」をセットしておけば良
い。

【００３１】従って、この場合低速コンベア・レジスタ
４は３ビット構成、高速コンベア・レジスタ５は２ビッ
ト構成で済み、カウンタ３，コンパレータ７は３ビット
構成で充分である。

【００３２】しかし、従来においては、第２３個目を単
に分周する回路では検出できず、基本クロック信号１２
のみをカウントすることになる。２⁵ ＞２３＞２⁴ であ
るから、５ビットが必要となる。即ち、レジスタ、カウ
ンタ、コンパレータとも、すべて５ビット構成が必要と
なる。

【００３３】以上のように、この具体例では、５ビット
構成が３ビット構成で済むという効果がある為、構成が
簡単になるだけでなく、データの高速処理ができるとい
う効果もある。尚、４分周だけでカウント構成すると、
残りの３個分のパルスが計数されず、分解能が低下して
しまう。

【００３４】一般に、パルス数の設定値を示す数値が、
因数を有する第１の数値部分と素数からなる第２の数値
部分との加算値で示される。ここで、因数を持たず、素
数だけからなる場合は第１の数値部分は０となる。ま
た、加算すべき素数のない場合は第２の数値部分は０と
なる。

【００３５】第１の数値部分がある場合は、その因数を
分周数となしてカウントするため、カウンタに入力され
るパルス数は分周数分の１即ち因数で除した値がカウン
トされる。このためビット数が少なくで済む。

【００３６】次に、図１の実施形態のタイミング図を示
す図２も参照して動作を説明する。図２の実施例では、
第１３番目のパルスを計数して、この間のインターバル
を確保する場合が示されている。

【００３７】基本クロック信号１２は、２分周されて低
速クロック信号１１となり、これがカウンタクロック信
号１３となり、カウンタ３に入力され計数される。２分
周値は、内部バス１６を介して、設定されるべく、ＭＰ
Ｘ２の制御信号即ちフリップ・フロップのＱ出力は論理
１を示している。最初に、レジスタ４が選択されてお
り、ここに「５」を一時記憶しておく。

【００３８】まず、カウンタ３がクロック信号１３を
「５」として計数すると、コンパレータ７は一致信号８
を出力する。この一致信号８に基いて、遅延回路１０で
遅延した信号をリセット信号９として、カウンタ３，プ
リスケーラ１をリセットして、初期値に設定する。この
ため、一致信号８は論理１から０へダウンするが、この
際の信号により、フリップ・フロップ２１のＱ出力は論
理１から０へ反転する。このため、遅延回路１０はＡＮ
Ｄゲート１９により作動せず、遅延回路２０がＡＮＤゲ
ート１５により活性状態となり、ＭＰＸ２は基本クロッ
ク信号１２を選択し、セレクタ６は高速用コンベア・レ
ジスタ５を選択する。レジスタ５に設定された「３」に
達するまで、カウンタ３は計数する。計数値が「３」に
達すると、一致信号８が発生し、遅延回路２０で遅延し
たパルスをリセット信号９となし、このリセット信号９
によりカウンタ３，プリスケーラ１を初期値に再度設定
する。この際、一致信号８は直ちに不一致となるため、
論理１から０へレベルダウンし、この信号により、フリ
ップ・フロップ２１が再度反転し、もとの状態にもど
る。

【００３９】ここで、出力端子１４には、第１３番目の
パルスが到来するたびに、出力があらわれる。第１４番
目のパルスは、第１番目のパルスとなるように、リセッ
トされている。

【００４０】このように、本実施形態によれば、Ｄ型フ
リップ・フロップ２１を用いて、レジスタ４，５とを交
互に切り換え、ＭＰＸ２も低速クロックから基本クロッ
ク信号１２に切り換え、切り換える際にはカウンタ３，
プリスケーラ１を初期状態にリセットしている。

【００４１】この実施形態では、唯一つの低速用コンベ
ア・レジスタ４を用いているが、これを２個以上用いて
もよく、この場合は３段階以上の切り換え機能が必要と
なる。プリスケーラ１の分周数は、必要に応じて適宣選
択しうるように、充分な数の２進バイナリを用意してお
くとよい。

【００４２】以上説明した通り、ビット構成が約半分で
済むため、従来よりも高速動作が可能となり、他ビット
構成に基く加算処理等の遅延が少なくて済む。

【００４３】

【発明の効果】以上説明した通り、本発明によれば、基
本クロック信号を分周してカウントするため、少ないビ
ット数で多くのパルス数を計数でき、分解能を得たい部
分で高速クロック・カウントに切り替えることにより、
従来技術においては実現不可能であった、単一のカウン
タで広い測定範囲と高分解能とを同時に実現することが
可能となり、この結果上述した第１の従来技術と同一の
分解能と測定範囲とを設計した場合、回路の大部分を占
めるカウンタやコンピュータ等回路のビット構成を約半
分に縮小することができるという効果があり、上記各課
題がことごとく達成された。

【図面の簡単な説明】

【図１】本発明の一実施形態のカウンタ装置を示すブロ
ック図である。

【図２】一実施形態の動作を示すタイミング図である。

【図３】第１の従来技術のカウンタ装置を示すブロック
図である。

【図４】第２の従来技術を示すブロック図である。

【符号の説明】

１，３１，１０６ プリスケーラ ２ マルチプレクサ（ＭＰＸ） ３，３３ カウンタ ４，５，３２ コンベア・レジスタ ６，１０８ セレクタ ７，３４ コンパレータ ８，４０ 一致信号 ９ リセット信号 １０，２０ 遅延回路 １１ 低速クロック信号 １２，３０ 基本クロック信号 １３ カウンタクロック信号 １４，３８ 出力端子 １５，１９ ＡＮＤゲート １６，３５ 内部バス １７，３９ 入力端子 １８ ＯＲゲート ２１ Ｄ型フリップ・フロップ ３６ クリア信号 ３７ クリア信号発生回路 １００ 計数器

Claims (4)

【特許請求の範囲】
1. 【請求項１】 原入力信号の繰り返えしパルスを、直接
   または所定値だけ分周した後にクロック信号として出力
   する択一手段と、前記クロック信号のパルス数を順次計
   数する計測手段と、前記計数手段で計数されたパルス数
   があらかじめ設定された設定に達すると一致信号を出力
   する検出手段とを備え、前記設定値を示す数値が、因数
   を有する第１の数値部分と素数からなる第２の数値部分
   との加算値からなる場合前記第１の数値部分は、前記因
   数を前記所定値となして前記択一手段で分周し、前記第
   １の数値部分を前記因数で除いた値を前記設定値となし
   て前記パルス数が一致するまで前記計測手段で計数を行
   い、前記第２の数値部分は、前記択一手段で前記原入力
   信号を直接前記クロック信号となし、前記パルス数が一
   致するまで前記計測手段で計数を行うことを特徴とする
   カウンタ装置。
2. 【請求項２】 前記第１，第２の数値部分は、異なるコ
   ンベア・レジスタに各々記憶されているものである請求
   項１記載のカウンタ装置。
3. 【請求項３】 前記一致信号は、前記択一手段及び前記
   計測手段のリセット信号源として使用される請求項１記
   載のカウンタ装置。
4. 【請求項４】 前記択一手段における所定値及び前記検
   出手段における設定値は、コンピュータの内部バスを介
   して、入力されるものである請求項１記載のカウンタ装
   置。