JPH0934395A

JPH0934395A - 表示駆動装置

Info

Publication number: JPH0934395A
Application number: JP18043095A
Authority: JP
Inventors: Yoshifumi Yaoi; 善史矢追; Eizo Ono; 栄三大野
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1995-07-17
Filing date: 1995-07-17
Publication date: 1997-02-07

Abstract

(57)【要約】【課題】画像表示信号処理回路の低消費電力化を実現
する。【解決手段】演算処理をして高周波除去などの視認性
を改善する信号処理部３６を、画素信号分配部を構成す
るラインメモリ３９の次に、スイッチ回路４０を介して
並列に設けることにより、従来の並列信号処理部におい
て必要であった画像表示信号を分配・再配列するための
回路を不要なものとすることができ、また、画素信号分
配部の次段の並列信号処理部において、並列に入力され
てきた画像表示信号は、それぞれ順次クロック制御され
ずに演算処理が行われた後、Ｄ／Ａコンバータ４１に転
送されるため、従来の信号処理部の消費電力のなかで大
きな割合を占めていた信号処理部を制御する高周波クロ
ック信号発生回路を不要なものとすることができて、表
示駆動装置の大幅な低消費電力化が可能となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、液晶ディスプレイ
などに画像を表示する表示駆動装置に関する。

【０００２】

【従来の技術】図７は従来の表示装置の構成例を示すブ
ロック図である。

【０００３】図７において、システムを制御する他の回
路に接続されているシステム内バス配線１が接続される
記憶装置２は、システム内バス配線１から入力される画
像表示信号を蓄える。この記憶装置２が信号線を介して
接続される信号処理回路３は、記憶装置２から転送され
てきた画像表示信号を逐次演算処理して信号処理する。
この信号処理回路３が信号線ａを介して接続される信号
線駆動回路４は、縦方向の画素毎に接続された各信号線
に画像表示信号を供給して表示パネル５の各画素部に書
き込む。また、走査線駆動回路６は表示パネル５の横方
向の画素部毎に接続された水平走査線に接続されてお
り、走査された横方向の画素部に対応する縦方向の画素
部毎に画素表示信号が並列に供給されて表示駆動される
ことになる。これら信号線駆動回路４および走査線駆動
回路６により表示パネル駆動回路が構成される。

【０００４】上記構成により、以下、その動作を説明す
る。

【０００５】まず、システム内バス配線１を通してシス
テムへ入力された画像表示信号は、システム内バス配線
１から記憶装置２に入力されて蓄えられる。この表示装
置が表示パネル５に画像表示信号を表示する場合、記憶
装置２に蓄えられた画像表示信号を読み出して、信号線
を通して信号処理回路３へ転送する。転送されてきた画
像表示信号は信号処理回路３で空間フィルタリングや内
挿符号化などの信号処理が施されて、視認性のより良好
な画像を構成するための画像表示信号へと変換された
後、信号線ａを通して信号線駆動回路４に入力される。
この信号線駆動回路４に入力された画像表示信号は、走
査線駆動回路６からの走査信号によって水平走査線が走
査されて、表示パネル５の走査された横方向の画素部に
対応する縦方向の画素部に画像表示信号を書き込んで表
示する。この画像表示信号は、走査線駆動回路６によっ
て水平走査線が走査されている表示パネル５に順次、一
水平走査線分一括して入力される。

【０００６】ここで、信号処理回路３では、記憶装置２
から転送されてくる画像表示信号を表示パネル５に表示
するために要求される時間内で信号処理を行い、信号線
駆動回路４へ信号線ａを介して転送しなければならな
い。したがって、画素数が高精細になり、画素数が多く
なるに従って、信号処理回路３をより高速に動作させな
ければならなくなる。

【０００７】次に、表示パネル５に画像表示信号を書き
込む信号線駆動回路４における従来例について説明す
る。

【０００８】図８は図７の信号線駆動回路４の構成例を
示すブロック図である。

【０００９】図８において、クロックパルス入力線ｂと
スタートパルス信号入力線ｃが接続される信号線駆動回
路４内のシフトレジスタ１１は、クロックパルス入力線
ｂからのクロックパルスによってシフトレジスタ１１の
動作が制御され、スタートパルス信号入力線ｃからのス
タートパルス信号はシフトレジスタ１１内を転送されて
いく。さらに、画像表示信号の入力線である信号線ａ
と、シフトレジスタ１１の各段からの出力線ｄとが接続
される各アナログスイッチ１２はラインメモリ１３に接
続されており、シフトレジスタ１１の各段からの出力で
順次動作し、信号線ａから入力される画像表示信号をラ
インメモリ１３に分配する。このラインメモリ１３とパ
ルス信号入力線ｅが接続されるスイッチ回路１４はデジ
タル／アナログコンバータ（以下Ｄ／Ａコンバータとい
う）１５に接続され、パルス信号入力線ｅからのパルス
信号によってスイッチ回路１４を導通状態にし、ライン
メモリ１３に記憶された一水平走査線分のデジタル画像
表示信号を一括してＤ／Ａコンバータ１５へ転送する。
このＤ／Ａコンバータ１５の各出力段はそれぞれ表示パ
ネル５の画像表示信号入力端子１６に接続されている。

【００１０】上記構成により、以下、その動作を説明す
る。

【００１１】まず、シフトレジスタ１１にクロックパル
ス入力線ｂからクロックパルスが入力されて、シフトレ
ジスタ１１が動作状態になる。さらに、スタートパルス
信号入力線ｃからスタートパルスがシフトレジスタ１１
に入力されると、シフトレジスタ１１によってスタート
パルスは次段に順次送られていき、各段の出力線ｄから
順次出力信号がアナログスイッチ１２に出力され、アナ
ログスイッチ１２を順番に動作状態にしていく。これら
クロックパルスおよびスタートパルスに同期して信号線
ａから画像表示信号がアナログスイッチ１２に入力され
る。信号線ａから入力される画像表示信号は順番に動作
状態になっているアナログスイッチ１２を通してライン
メモリ１３へ分配されていく。一水平走査線分の画像表
示信号がラインメモリ１３に入力されると、信号線ｅか
らパルス信号がスイッチ回路１４に入力され、スイッチ
回路１４が導通状態となって、ラインメモリ１３に蓄え
られている画像表示信号はＤ／Ａコンバータ１５へ転送
されてアナログ画像表示信号に変換される。その後、こ
のアナログ画像表示信号は、信号入力端子１６をそれぞ
れ通して表示パネル５の画像を構成する各画素部に入力
されて表示されることになる。

【００１２】

【発明が解決しようとする課題】上記従来の画像表示規
格については、その画素数が６４０×４８０で、フレー
ム周波数が６０Ｈｚ程度であった。例えば、従来の仕様
に基づいた画像について、ノイズの高周波成分を除去す
るために下記の式（数１）に示す平滑化フィルタを用い
ると、１画素について加算処理２４回、乗算処理３回の
計２７回の演算処理が必要となる。

【００１３】

【数１】

【００１４】したがって、上記したように、画素数が６
４０×４８０でフレーム周波数６０Ｈｚ程度で処理しよ
うとすると、２７×６４０×４８０×３×６０＝１．４
９×１０⁹より毎秒１．４９ギガの演算命令を処理する
性能が必要となる。ところが、毎秒１．４９ギガの演算
命令を処理する性能を有する回路を作製するには、高周
波クロックの発生回路を始めとする高価な高速化技術が
必要とされていた。また、演算処理部における消費電力
についても非常に大きなものとなっていた。さらに、最
近、従来の仕様より高精細の画像表示規格が提案されて
いるが、これらの規格においては、画素数が１２８０×
１０８０でフレーム周波数は６０Ｈｚ程度の仕様が要求
されている。したがって、高精細仕様の画像で従来仕様
の画像で行った信号処理と同等の処理を行おうとする
と、（１２８０×１０８０）／（６４０×４８０）＝
４．５より高精細仕様の画像の信号処理回路において
は、従来仕様の画像のそれと比べて４．５倍の速度が要
求されることになる。即ち、毎秒６．７２ギガ程度の演
算命令を処理する性能が必要である。しかし、毎秒６．
７２ギガ程度の演算命令を処理する性能を有する回路を
作製するには、従来の仕様に比べてさらに高度な高速化
技術を必要とし、また、消費電力の増大は一層深刻な問
題となっていた。

【００１５】このような信号処理速度を一定に保ったま
ま、演算処理速度および消費電力を低減する方法として
復数の演算処理回路を設け、画像表示信号を並列に各々
の演算処理回路にて処理させる方法がある。

【００１６】以下、この並列化による効果を詳細に説明
する。

【００１７】回路内の充放電しなければならない容量
Ｃ、回路の動作電源電圧Ｖ、クロック周波数ｆをとする
と、回路内の充放電に伴う消費電力を近似的にＣ・Ｖ²
・ｆで表すことができる。例えば、並列度をｎとする代
わりに電源電圧を１／ｍとすることによりクロック周波
数を１／ｎとすると（ｎ、ｍは正の定数）、演算速度を
一定に保ちつつ、１／ｍ²の低消費電力化が達成できる
（但し、容量をｎＣと仮定する）。即ち、並列化に伴う
容量の増加を最小限度に抑えつつ並列度を上げることが
可能ならば、並列度を上げれば上げるほど消費電力は低
減できる。

【００１８】このような従来の方法による信号処理部の
並列化の一例を図９に示す。

【００１９】図９において、システムを制御する他の回
路に接続されているシステム内バス配線２１が接続され
る記憶装置２２は、システム内バス配線２１からの画像
表示信号を蓄える。この記憶装置２２が信号線を介して
接続される並列信号処理回路２３は、画像表示信号を記
憶した記憶装置２２から並列信号処理回路２３に転送さ
れた画像表示信号を並列に信号処理する。この並列信号
処理回路２３が接続される信号線駆動回路２４は表示パ
ネル２５に接続されており、また、走査線駆動回路２６
も表示パネル２５に接続され、信号線駆動回路２４に入
力された画像表示信号は、走査線駆動回路２６からの走
査信号によって水平走査線が走査されて、表示パネル２
５の各画素に画像表示信号を書き込んで表示する。

【００２０】このように、上記従来の方法によれば、並
列信号処理回路２３の信号処理演算部については、その
並列度を上げれば上げるほど演算速度を低減することが
可能となり、それに伴って消費電力を低減できるが、画
像表示信号を分配、再配列するための回路については、
信号処理演算部とは逆に並列度を上げれば上げるほどよ
り高速に動作させなければならず、その消費電力は増大
する。また、並列信号処理回路２３の消費電力の中で大
きな割合を占める、並列信号処理回路２３を制御する高
周波クロックについては、並列信号処理回路２３に入出
力される画像表示信号のビットレートは変わらないた
め、並列化を行っても周波数を低下させることはでき
ず、高周波クロック信号発生回路（図示せず）に関して
は消費電力を低減することができない。

【００２１】本発明は、上記従来の問題を解決するもの
で、画像表示信号処理回路の低消費電力化を実現できる
表示駆動装置を提供することを目的とする。

【００２２】

【課題を解決するための手段】本発明の表示駆動装置
は、縦方向および横方向にそれぞれ複数設けられて画像
を構成する画素部のうち該横方向の画素部に対応する該
縦方向の画素部毎に画素表示信号を並列に供給して表示
駆動する表示駆動装置において、該縦方向の画素部毎に
それぞれ対応するように、画素表示信号を並列に分配す
る画素信号分配部と、該縦方向および横方向にそれぞれ
複数設けられた画素部のうち該縦方向の画素部毎に接続
された各信号線との間に、該画素表示信号を演算処理し
て視認性を改善する信号処理部を並列に設けたものであ
り、そのことにより上記目的が達成される。

【００２３】また、本発明の表示駆動装置は、縦方向お
よび横方向にそれぞれ複数設けられて画像を構成する画
素部のうち該横方向の画素部に対応する該縦方向の画素
部毎に画素表示信号を並列に供給して表示駆動する表示
駆動装置において、該縦方向の画素部毎にそれぞれ対応
するように、圧縮画素表示信号を並列に分配する画素信
号分配部と、該画素信号分配部で分配した圧縮画素表示
信号を伸長処理する信号伸長処理部と、該信号伸長処理
部で伸長処理した画素表示信号を演算処理して視認性を
改善する並列信号処理部とを備え、該並列信号処理部の
出力端をそれぞれ、該縦方向および横方向にそれぞれ複
数設けられた画素部のうち該縦方向の画素部毎に接続さ
れた各信号線に接続したものであり、そのことにより上
記目的が達成される。

【００２４】さらに、好ましくは、本発明の表示駆動装
置における信号処理部は、それぞれの入力画素表示信号
について、該入力画素表示信号および、該入力表示画素
信号と隣接する入力画素表示信号を変数とする関数演算
を全ての画素について同一関数で行い、該入力画素表示
信号をそれぞれの演算結果へ変換する構成とする。例え
ば、本発明の表示駆動装置における信号処理部は、入力
画素表示信号を変数とする関数演算を全ての画素部につ
いて、例えば高周波成分除去用の平滑フィルタの同一関
数で行う構成とする。また、本発明の表示駆動装置にお
ける信号処理部は、隣接する入力画素表示信号間を補間
処理することによって、該入力画素表示信号間の中間位
置に新たな画素表示信号を生成し、該生成した画素表示
信号を該入力画素表示信号間の信号線に供給する構成と
する。

【００２５】上記構成により、以下、その作用を説明す
る。

【００２６】本発明においては、信号処理部を画素信号
分配部と各信号線の間に並列に設けることにより、従来
の並列信号処理部において必要であった画像表示信号を
分配・再配列するための回路を不要なものとすることが
でき、また、画素信号分配部の次段の並列信号処理部に
おいて、並列に入力されてきた画像表示信号は、それぞ
れ順次クロック制御されずに演算処理が行われた後、例
えばＤ／Ａコンバータに転送されるため、従来の信号処
理部の消費電力のなかで大きな割合を占めていた信号処
理部を制御する高周波クロック信号発生回路を不要なも
のとすることができて、表示駆動装置の大幅な低消費電
力化、および部品点数の簡略化が可能となる。

【００２７】また、画像表示信号において高効率の圧縮
を行うことにより、画質の劣化は免れないが、本発明に
おいては、画素信号分配部の次段の信号伸長処理部の後
に画質の修復を行う並列信号処理部を設けているため
に、高効率の圧縮が行われた画像表示信号においても低
消費電力でかつ低コストを維持した状態で、画質の劣化
なく視認性の良好な画像が得られる。

【００２８】さらに、信号処理部を、例えば平滑フィル
タで構成すれば、ノイズの高周波成分が除去可能とな
り、また、周辺画素に基づく補間処理により新たな画素
表示信号を生成すれば、その分、縦方向の画素列を増や
すことが可能となり、高精細な画像が得られ、視認性の
良好な画像が得られる。

【００２９】

【発明の実施の形態】以下、本発明の実施形態について
説明する。

【００３０】（実施形態１）図１は本発明の実施形態１
の表示駆動回路を搭載した表示装置の構成を示すブロッ
ク図である。

【００３１】図１において、データ転送用のシステム内
バス３１が接続された記憶装置３２は、システム内バス
３１からの画像表示信号を蓄える。この記憶装置３２が
信号線Ａを介して接続される信号線駆動回路３３は表示
パネル３４の信号線に接続されており、また、走査線駆
動回路３５は表示パネル３４の走査線に接続され、信号
線Ａを介して信号線駆動回路３３に入力された画像表示
信号は、走査線駆動回路３５からの走査信号によって水
平走査線が走査されて、表示パネル３４の各画素に画像
表示信号を書き込んで表示する。この信号線駆動回路３
３内には、ノイズの高周波成分を除去するために上記式
（数１）に示す平滑化フィルタを用いた並列信号演算処
理を行う並列信号処理回路３６が設けられており、画素
表示信号を演算処理して視認性を改善する。

【００３２】このように、並列信号処理回路３６が信号
線駆動回路３３内に設けられており、並列信号処理回路
３６より得られる出力結果が復数本あり、それらは全て
表示パネル３４の縦方向の各画素毎に接続された信号線
毎に並列に配置された画像表示信号入力端子４２にそれ
ぞれ接続されている。

【００３３】図２は図１の信号線駆動回路３３の構成を
示すブロック図である。

【００３４】図２において、クロックパルス入力線Ｂと
スタートパルス信号入力線Ｃが接続される信号線駆動回
路３３内のシフトレジスタ３７は、クロックパルス入力
線Ｂからのクロックパルスによってシフトレジスタ３７
の動作が制御され、スタートパルス信号入力線Ｃからの
スタートパルス信号はシフトレジスタ３７内を転送され
ていく。さらに、画像表示信号の入力線である信号線Ａ
と、シフトレジスタ３７の各段からの出力線Ｄとが接続
される各アナログスイッチ３８はラインメモリ３９に接
続されており、シフトレジスタ３７の各段の出力線Ｄか
らの出力で順次動作し、信号線Ａから入力される画像表
示信号をラインメモリ３９に分配する。これらシフトレ
ジスタ３７、各アナログスイッチ３８およびラインメモ
リ３９により画素信号分配部が構成され、縦方向の画素
部毎にそれぞれ対応するように、画素表示信号を並列に
分配する。

【００３５】このラインメモリ３９とパルス信号入力線
Ｅが接続されるスイッチ回路４０は並列信号処理回路３
６としての平滑化処理回路に接続され、パルス信号入力
線Ｅからのパルス信号によってスイッチ回路４０を導通
状態にし、ラインメモリ３９に記憶された一水平走査線
分のデジタル画像表示信号を一括して並列信号処理回路
３６に転送し、並列信号処理回路３６で画素表示信号を
並列信号演算処理して視認性を改善する。

【００３６】この並列信号処理回路３６が接続されるＤ
／Ａコンバータ４１の各出力段はそれぞれ表示パネル３
４の画像表示信号入力端子４２に接続され、並列信号処
理回路３６で並列信号演算処理を行った後、Ｄ／Ａコン
バータ４１でディジタル画像表示信号をアナログ画像表
示信号に変換して表示信号として表示パネル３４の信号
線に供給している。

【００３７】本実施形態では、表示パネル３４として画
素数１２８０×１０８０で１画素の階調は２５６段階、
つまり８ビット画像表示信号を使用する構成とした。フ
レーム周波数は６０Ｈｚである。

【００３８】上記構成により、以下、その動作を説明す
る。

【００３９】まず、信号線Ｂからクロックパルスが入力
され、シフトレジスタ３７が動作状態になる。さらに、
信号線Ｃからスタートパルスが入力されると、シフトレ
ジスタ３７によってスタートパルスは次段に順次送られ
ていき、出力線Ｄから順次出力信号が出力され、アナロ
グスイッチ３８を順番に動作状態にしていく。これらク
ロックパルスおよびスタートパルスに同期して、信号線
Ａから画像表示信号が入力される。この信号線Ａから入
力された画像表示信号は順番に動作状態になっているア
ナログスイッチ３８を通してラインメモリ３９へと分配
されていく。このようにして、一水平走査線分の画像表
示信号がラインメモリ３９に入力されると、信号線Ｅか
らパルス信号がスイッチ回路４０に入力されて導通状態
になり、ラインメモリ３９に蓄えられていた画像表示信
号は並列信号処理回路３６へと並列に転送される。この
ようにして、一水平走査線分毎に送られてきた画像表示
信号は、並列信号処理回路３６にて並列に上記式（数
１）に示す平滑化処理が行われた後、Ｄ／Ａコンバータ
４１へ転送され、アナログ画像表示信号に変換された
後、信号入力端子４２を通して表示パネル３４に入力さ
れる。

【００４０】このように、並列信号処理回路３６を表示
パネル３４の画像表示信号入力部分に並列に設けること
により、図９の並列信号処理回路において必要であった
画像表示信号を分配、再配列するための回路を不要なも
のとすることができる。また、この並列信号処理回路３
６において、並列に入力されてきた画像表示信号は、各
々順次クロック制御されずに演算処理が行われた後、Ｄ
／Ａコンバータ４１へと転送されるため、従来の画像表
示信号処理回路の消費電力の中で大きな割合を占めてい
た画像表示信号処理回路を制御する高周波クロック信号
発生回路を不要とすることができる。

【００４１】したがって、本実施形態において、並列信
号処理回路３６における演算速度を逐次処理を行う場合
と比べて約１／１０００に低減することができた。これ
により、従来例において３．３Ｖであった電源電圧を
１．１Ｖとすることができた。また、画像表示信号を分
配、再配列するための回路や画像表示信号処理回路を制
御する高周波クロック信号発生回路を不要とすることが
できた。この結果、従来の信号処理回路と比べて、本実
施形態の並列信号処理回路３６の消費電力は約１／１０
になった。これにより、表示装置の消費電力、さらには
コストの大幅な削減が可能となった。

【００４２】（実施形態２）図３は本発明の実施形態２
の表示駆動回路を搭載した表示装置の構成を示すブロッ
ク図であり、図１の構成部材と同様の作用・効果を奏す
るものには同様の符号を付けてその説明を省略する。

【００４３】図３において、信号線駆動回路５１内に
は、周辺の画素に基づいて補間処理を施すことにより新
たな画素を構成してより高精細な画像を得る並列信号処
理回路５２が設けられている。この並列信号処理回路５
２は、例えば、隣接する入力画素表示信号間を補間処理
することによって、この入力画素表示信号間の中間位置
に新たな画素表示信号を生成し、生成した画素表示信号
を入力画素表示表示信号間に位置する信号線に供給す
る。

【００４４】本実施形態では、表示パネル５４として画
素数１２８０×１０８０で１画素の階調は２５６段階、
つまり８ビット画像表示信号を使用するものを用いた。
フレーム周波数は６０Ｈｚである。また、補間処理のた
めの演算としては畳み込み演算を用いた。

【００４５】この畳み込み演算について説明する。

【００４６】即ち、ｙ方向、ｘ方向の順に補間処理をす
るものとし、並列信号処理回路５２において、赤
（Ｒ）、緑（Ｇ）、青（Ｂ）の位置（ｘ，ｙ）における
各画素の輝度情報を各々ｆ_R（ｘ，ｙ）、ｆ_G（ｘ，
ｙ）、ｆ_B（ｘ，ｙ）（ｘは０から１２７９までの整
数、ｙは０から１０７９までの整数）、ｙ方向について
の補間処理後の輝度情報をｇ_R（ｘ，ｙ’）、ｇ_G（ｘ，
ｙ’）、ｇ_B（ｘ，ｙ’）（ｙ’は、０から２１５９ま
での整数）、ｘ方向についての補間処理後の輝度情報を
ｈ_R（ｘ’，ｙ’）、ｈ_G（ｘ’，ｙ’）、ｈ_B（ｘ’，
ｙ’）（ｘ’は、０から２５５９までの整数）とする
と、ｆ_R（ｘ，ｙ）について下記の式（数２）なる演算
を行う。

【００４７】

【数２】

【００４８】この式（数２）の演算を行った後、さら
に、下記の式（数３）なる演算を行う。

【００４９】

【数３】

【００５０】この式（数３）の演算を行い、補間処理を
完了する。

【００５１】また、ｆ_G（ｘ、ｙ）、ｆ_B（ｘ、ｙ）につ
いても同様の計算を行う。

【００５２】なお、式（数２）および式（数３）中に示
すａ_2lは２ｌ＝ｉとすると式（数４）に示す関数を量子
化した値のｉ番目を表している。

【００５３】

【数４】

【００５４】なお、本実施形態において、上記式（数
２）および式（数３）において、補間処理の際の参照画
素数を表す定数ＮについてＮ＝６とした。

【００５５】図４は図３の信号線駆動回路５１の構成を
示すブロック図であり、図２の構成部材と同様の作用・
効果を奏するものには同様の符号を付けてその説明を省
略する。

【００５６】図４において、スイッチ回路４０が接続さ
れる並列信号処理回路５２としての補間処理回路はＤ／
Ａコンバータ５３に接続され、このＤ／Ａコンバータ５
３の各出力段はそれぞれ表示パネル５４の画像表示信号
入力端子５５に接続されており、スイッチ回路４０はラ
インメモリ３９より出力した一水平走査線分のデジタル
画像表示信号を並列信号処理回路５２へ並列に転送し、
並列信号処理回路５２で一括して補間処理を行い、デジ
タル画像表示信号をアナログ画像表示信号に変換して表
示信号として表示パネル５４の縦方向の各画素毎に接続
される信号線にそれぞれ供給している。

【００５７】上記構成により、以下、その動作を説明す
る。

【００５８】まず、信号線Ｂからクロックパルスが入力
され、シフトレジスタ３７が動作状態になる。さらに、
信号線Ｃからスタートパルスが入力されると、シフトレ
ジスタ３７によってスタートパルスは次段に順次送られ
ていき、シフトレジスタ３７の各出力線Ｄから順次出力
信号が出力され、各アナログスイッチ３８を順番に動作
状態にしていく。これらクロックパルスおよびスタート
パルスに同期して、信号線Ａから画像表示信号が入力さ
れる。この信号線Ａから入力された画像表示信号は順番
に動作状態になっているアナログスイッチ３８を通し
て、ラインメモリ３９に分配されていく。一水平走査線
分の画像表示信号がラインメモリ３９に入力されると、
信号線Ｅからスイッチ回路４０にパルス信号が入力さ
れ、スイッチ回路４０は導通状態になり、ラインメモリ
３９に蓄えられていた画像表示信号は並列信号処理回路
５２に転送される。このようにして、一水平走査線分毎
に送られてきた画像表示信号は、並列信号処理回路５２
にて上記した式（数２）および式（数３）に示す畳み込
み演算による補間処理が行われた後、Ｄ／Ａコンバータ
５３へ転送され、アナログ画像表示信号に変換される。
その後、このアナログ画像表示信号は、信号入力端子５
５を通して表示パネル５４の各画素に入力されて画像表
示される。

【００５９】したがって、本実施形態では、並列信号処
理回路５２における演算速度を逐次処理を行う場合と比
べて約１／１０００に低減することができた。これによ
り、従来例において３．３Ｖであった電源電圧を１．１
Ｖとすることができた。また、画像表示信号を分配、再
配列するための回路や並列信号処理回路５２を制御する
高周波クロック信号発生回路を不要とすることができ
た。この結果、従来の並列信号処理回路と比べて、本実
施形態の並列信号処理回路の消費電力は約１／１０とな
った。これにより、表示装置の低消費電力化さらにはコ
ストの大幅な削減が可能となった。

【００６０】（実施形態３）図５は本発明の実施形態３
の表示駆動回路を搭載した表示装置の構成を示すブロッ
ク図であり、図１の構成部材と同様の作用・効果を奏す
るものには同様の符号を付けてその説明を省略する。

【００６１】図５において、圧縮された画像表示信号が
信号線Ａを介して入力される信号線駆動回路６１内に
は、圧縮された信号を伸長する信号伸長処理回路６２
と、この信号伸長処理回路６２が接続され、上記実施形
態１に示した空間フィルタリング処理を行う並列信号処
理回路３６が設けられている。

【００６２】本実施形態では、表示パネル６３として画
素数１２８０×１０８０で１画素の階調は２５６段階、
つまり、８ビット画像表示信号を使用するものを用い
た。フレーム周波数は６０Ｈｚである。また、画像表示
信号の圧縮方法としては、ベクトル量子化法を用いた。

【００６３】以下、圧縮アルゴリズムの概要を示す。

【００６４】まず、縦４×横４＝１６画素のブロックを
表現する１６次元ベクトルＸ＝（ｘ₀，ｘ₁，ｘ₂…
ｘ₁₅）が、予め用意されている２５６個の１６次元コー
ドベクトルＣ_k＝（ｃ₀，ｃ₁，ｃ₂…ｃ₁₅）（但し、ｋ＝
０，２，…２５５）のどれに最も近いかを２つのベクト
ル（Ｘ−Ｃ_k）間の距離Σ（ｘ_i−ｃ_i）²（但し、ｉ＝
０，２，…１５）を計算することにより求める。次に、
最も近いコードベクトルで１６画素１ベクトルを近似す
る。したがって、１６画素×８＝１２８ビットの画像情
報は２５６個のコードベクトルを識別するための８ビッ
トの数により表されることになり、１／１６の圧縮を達
成する。

【００６５】図６は図５の信号線駆動回路６１の構成を
示すブロック図であり、図２の構成部材と同様の作用・
効果を奏するものには同様の符号を付けてその説明を省
略する。

【００６６】図６において、スイッチ回路４０が接続さ
れる信号伸長処理回路６２、この信号伸長処理回路６２
が接続される並列信号処理回路３６はＤ／Ａコンバータ
６４に接続され、このＤ／Ａコンバータ６４の各出力段
はそれぞれ表示パネル６３の画像表示信号入力端子６５
に接続されており、スイッチ回路４０はラインメモリ３
９より出力した一水平走査線分のデジタル画像圧縮信号
を信号伸長処理回路６２に転送し、上記したアルゴリズ
ムにて圧縮された画像表示信号を信号伸長処理回路６２
で信号伸長して元に戻し、さらに、これを並列信号処理
回路３６へ並列に転送し、並列信号処理回路３６で一括
して、ノイズの高周波成分を除いて視認性を改善するた
めに平滑化処理を行い、デジタル画像表示信号をアナロ
グ画像表示信号に変換して表示信号として表示パネル６
３の各画素に接続される信号線にそれぞれ供給してい
る。

【００６７】上記構成により、以下、その動作を説明す
る。

【００６８】まず、信号線Ｂからクロックパルスが入力
され、シフトレジスタ３７が動作状態になる。さらに、
信号線Ｃからスタートパルスが入力されると、シフトレ
ジスタ３７によってスタートパルスは次段に順次送られ
ていき、出力線Ｄから順次出力信号が出力され、各アナ
ログスイッチ３８を順番に動作状態にしていく。これら
クロックパルスおよびスタートパルスに同期して、信号
線Ａから圧縮された画像表示信号が入力される。この信
号線Ａから入力された圧縮画像表示信号は、順番に動作
状態になっているアナログスイッチ３８を通して、ライ
ンメモリ３９へ分配されていく。一水平走査線分の画像
表示信号がラインメモリ３９に入力されると、信号線Ｅ
からパルス信号が入力され、スイッチ回路４０が導通状
態となり、ラインメモリ３９に蓄えられている画像表示
信号は信号伸長処理回路６２へ転送される。このように
して、ラインメモリ３９より一水平走査線分毎に転送さ
れてきた圧縮画像表示信号は、信号伸長処理回路６２に
て、以下のような伸長処理が行われる。

【００６９】まず、信号伸長処理回路６２に、２５６個
のコードベクトルＣ_kを識別するための８ビットの圧縮
画像表示信号が一水平走査線分、即ち水平走査線方向に
対して３２０個入力される。信号伸長処理回路６２は、
６４個のユニットにより構成されており、各ユニットは
信号表示パネル６３への信号入力線２０本分に相当する
データ、即ち、４×４＝１６画素ブロック５個分を処理
するように構成されている。この信号伸長処理回路６２
の６４個のユニットは並列に動作し、各ユニット内で５
個の画素ブロックそれぞれがコードベクトルを検索し、
該当する４×４＝１６画素分のコードベクトルを得る。

【００７０】しかし、上記アルゴリズムにより圧縮／伸
長された画像は、原画像に対して大きな損失を伴う。特
に、伸長後の画像に見られる高周波ノイズ成分は、人間
の視認性の大きな妨げとなる。そこで、次段に並列信号
処理回路３６を設けて、平滑化フィルタにより高周波ノ
イズ成分の除去を行う。

【００７１】まず、信号伸長処理回路６２にて伸長処理
を行った画像表示信号は並列信号処理回路３６に転送さ
れ、この並列信号処理回路３６にて上記式（数１）に示
す平滑化処理が実施形態１に示すように表示パネル入力
端子６５に対して並列に行われ、高周波ノイズ成分が除
去される。さらに、この後、画像表示信号は、Ｄ／Ａコ
ンバータ６４へ転送され、アナログ画像表示信号に変換
された後、信号入力端子６５をそれぞれ通して表示パネ
ル６３の各画素に入力されて画像表示される。

【００７２】本実施形態において、画像転送時および、
画像表示装置の駆動回路内で取り扱う画像表示信号のデ
ータ量は、従来例の１／１６である。したがって、画像
表示部の信号線充放電回数も１／１６に減少し、電力消
費を大幅に低減することが可能となった。また、圧縮さ
れた画像表示信号の伸長処理を６４個のユニットにて並
列に行うため、伸長処理を行う演算速度を逐次処理する
場合に比べて約１／６４とすることができる。さらに、
高周波クロックを発生する回路が不要となり、信号伸長
処理回路６２の低消費電力化さらには低コスト化が実現
される。さらに、一般に、高効率の圧縮を行った後、画
質の劣化は免れないが、本実施形態においては、信号伸
長処理回路６２の後に画質の修復を行う低消費電力かつ
低コストの並列信号処理回路３６を設けているために、
高効率の圧縮が行われた画像表示信号においても低消費
電力かつ低コストを維持したまま、表示パネル６３にお
いて視認性の良好な画像を得ることができる。本実施形
態においては、信号伸長処理回路６２および並列信号処
理回路３６の演算処理速度を並列処理により低減するこ
とによって、電源電圧を３．３Ｖから１．１Ｖへと低減
することができた。これにより、表示装置の消費電力
は、従来例と比較して、約１／８に低減することができ
た。さらには、コストについても大幅に削減することが
できた。

【００７３】なお、以上により上記実施形態１〜３にお
いて各々、本発明の一実施形態を示したものであり、並
列信号処理回路の演算はこれにこだわるものではなく、
その他の演算を行っても構わない。また、複数の並列信
号処理回路を直列に並べても構わない。さらに、上記実
施形態３に用いた圧縮アルゴリズムについても本実施形
態においてはベクトル量子化法を用いたがこれにこだわ
るものではなく、その他のアルゴリズムを用いても構わ
ない。さらに、表示装置の構成についてもこれにこだわ
るものではなく、その他の構成を採用しても構わない。

【００７４】

【発明の効果】以上により本発明によれば、画素信号分
配部と各信号線の間に、視認性を改善する信号処理回路
を並列に設けることにより、従来、並列信号処理回路に
必要とされていた、高速に信号を分配・再配列するため
の回路が不要となり、並列化に伴う回路付加を最小限度
に抑制しつつ信号処理回路の並列度を大きくすることが
でき、また、従来の高周波クロック発生回路についても
不要となるため、表示駆動装置の大幅な低消費電力化を
実現することができ、さらには部品点数が簡略化されて
低コスト化を実現することができる。

【図面の簡単な説明】

【図１】本発明の実施形態１の表示駆動回路を搭載した
表示装置の構成を示すブロック図である。

【図２】図１の信号線駆動回路３３の構成を示すブロッ
ク図である。

【図３】本発明の実施形態２の表示駆動回路を搭載した
表示装置の構成を示すブロック図である。

【図４】図３の信号線駆動回路５１の構成を示すブロッ
ク図である。

【図５】本発明の実施形態３の表示駆動回路を搭載した
表示装置の構成を示すブロック図である。

【図６】図５の信号線駆動回路６１の構成を示すブロッ
ク図である。

【図７】従来の表示装置の構成例を示すブロック図であ
る。

【図８】図７の信号線駆動回路４の構成例を示すブロッ
ク図である。

【図９】従来の方法による信号処理部の並列化の一例を
示す図である。

【符号の説明】

３３，５１，６１信号線駆動回路３４，５４，６３表示パネル３６，５２並列信号処理回路３７シフトレジスタ３８アナログスイッチ３９ラインメモリ４０スイッチ回路４１，５３，６４Ｄ／Ａコンバータ６２信号伸長処理回路

Claims

【特許請求の範囲】

【請求項１】縦方向および横方向にそれぞれ複数設け
られて画像を構成する画素部のうち該横方向の画素部に
対応する該縦方向の画素部毎に画素表示信号を並列に供
給して表示駆動する表示駆動装置において、該縦方向の画素部毎にそれぞれ対応するように、画素表
示信号を並列に分配する画素信号分配部と、該縦方向お
よび横方向にそれぞれ複数設けられた画素部のうち該縦
方向の画素部毎に接続された各信号線との間に、該画素
表示信号を演算処理して視認性を改善する信号処理部を
並列に設けた表示駆動装置。
【請求項２】縦方向および横方向にそれぞれ複数設け
られて画像を構成する画素部のうち該横方向の画素部に
対応する該縦方向の画素部毎に画素表示信号を並列に供
給して表示駆動する表示駆動装置において、該縦方向の画素部毎にそれぞれ対応するように、圧縮画
素表示信号を並列に分配する画素信号分配部と、該画素
信号分配部で分配した圧縮画素表示信号を伸長処理する
信号伸長処理部と、該信号伸長処理部で伸長処理した画
素表示信号を演算処理して視認性を改善する並列信号処
理部とを備え、該並列信号処理部の出力端をそれぞれ、
該縦方向および横方向にそれぞれ複数設けられた画素部
のうち該縦方向の画素部毎に接続された各信号線に接続
した表示駆動装置。
【請求項３】前記信号処理部は、入力画素表示信号を
変数とする関数演算を全ての画素部について、高周波成
分除去用の平滑フィルタの同一関数で行う構成とした請
求項１または２記載の表示駆動装置。
【請求項４】前記信号処理部は、隣接する入力画素表
示信号間を補間処理することによって、該入力画素表示
信号間の中間位置に新たな画素表示信号を生成し、該生
成した画素表示信号を該入力画素表示表示信号間の信号
線に供給する構成とした請求項１または２記載の表示駆
動装置。