JPH0934395A - 表示駆動装置 - Google Patents
表示駆動装置Info
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- JPH0934395A JPH0934395A JP18043095A JP18043095A JPH0934395A JP H0934395 A JPH0934395 A JP H0934395A JP 18043095 A JP18043095 A JP 18043095A JP 18043095 A JP18043095 A JP 18043095A JP H0934395 A JPH0934395 A JP H0934395A
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- Japan
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- parallel
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- Liquid Crystal Display Device Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Abstract
(57)【要約】
【課題】 画像表示信号処理回路の低消費電力化を実現
する。 【解決手段】 演算処理をして高周波除去などの視認性
を改善する信号処理部36を、画素信号分配部を構成す
るラインメモリ39の次に、スイッチ回路40を介して
並列に設けることにより、従来の並列信号処理部におい
て必要であった画像表示信号を分配・再配列するための
回路を不要なものとすることができ、また、画素信号分
配部の次段の並列信号処理部において、並列に入力され
てきた画像表示信号は、それぞれ順次クロック制御され
ずに演算処理が行われた後、D/Aコンバータ41に転
送されるため、従来の信号処理部の消費電力のなかで大
きな割合を占めていた信号処理部を制御する高周波クロ
ック信号発生回路を不要なものとすることができて、表
示駆動装置の大幅な低消費電力化が可能となる。
する。 【解決手段】 演算処理をして高周波除去などの視認性
を改善する信号処理部36を、画素信号分配部を構成す
るラインメモリ39の次に、スイッチ回路40を介して
並列に設けることにより、従来の並列信号処理部におい
て必要であった画像表示信号を分配・再配列するための
回路を不要なものとすることができ、また、画素信号分
配部の次段の並列信号処理部において、並列に入力され
てきた画像表示信号は、それぞれ順次クロック制御され
ずに演算処理が行われた後、D/Aコンバータ41に転
送されるため、従来の信号処理部の消費電力のなかで大
きな割合を占めていた信号処理部を制御する高周波クロ
ック信号発生回路を不要なものとすることができて、表
示駆動装置の大幅な低消費電力化が可能となる。
Description
【0001】
【発明の属する技術分野】本発明は、液晶ディスプレイ
などに画像を表示する表示駆動装置に関する。
などに画像を表示する表示駆動装置に関する。
【0002】
【従来の技術】図7は従来の表示装置の構成例を示すブ
ロック図である。
ロック図である。
【0003】図7において、システムを制御する他の回
路に接続されているシステム内バス配線1が接続される
記憶装置2は、システム内バス配線1から入力される画
像表示信号を蓄える。この記憶装置2が信号線を介して
接続される信号処理回路3は、記憶装置2から転送され
てきた画像表示信号を逐次演算処理して信号処理する。
この信号処理回路3が信号線aを介して接続される信号
線駆動回路4は、縦方向の画素毎に接続された各信号線
に画像表示信号を供給して表示パネル5の各画素部に書
き込む。また、走査線駆動回路6は表示パネル5の横方
向の画素部毎に接続された水平走査線に接続されてお
り、走査された横方向の画素部に対応する縦方向の画素
部毎に画素表示信号が並列に供給されて表示駆動される
ことになる。これら信号線駆動回路4および走査線駆動
回路6により表示パネル駆動回路が構成される。
路に接続されているシステム内バス配線1が接続される
記憶装置2は、システム内バス配線1から入力される画
像表示信号を蓄える。この記憶装置2が信号線を介して
接続される信号処理回路3は、記憶装置2から転送され
てきた画像表示信号を逐次演算処理して信号処理する。
この信号処理回路3が信号線aを介して接続される信号
線駆動回路4は、縦方向の画素毎に接続された各信号線
に画像表示信号を供給して表示パネル5の各画素部に書
き込む。また、走査線駆動回路6は表示パネル5の横方
向の画素部毎に接続された水平走査線に接続されてお
り、走査された横方向の画素部に対応する縦方向の画素
部毎に画素表示信号が並列に供給されて表示駆動される
ことになる。これら信号線駆動回路4および走査線駆動
回路6により表示パネル駆動回路が構成される。
【0004】上記構成により、以下、その動作を説明す
る。
る。
【0005】まず、システム内バス配線1を通してシス
テムへ入力された画像表示信号は、システム内バス配線
1から記憶装置2に入力されて蓄えられる。この表示装
置が表示パネル5に画像表示信号を表示する場合、記憶
装置2に蓄えられた画像表示信号を読み出して、信号線
を通して信号処理回路3へ転送する。転送されてきた画
像表示信号は信号処理回路3で空間フィルタリングや内
挿符号化などの信号処理が施されて、視認性のより良好
な画像を構成するための画像表示信号へと変換された
後、信号線aを通して信号線駆動回路4に入力される。
この信号線駆動回路4に入力された画像表示信号は、走
査線駆動回路6からの走査信号によって水平走査線が走
査されて、表示パネル5の走査された横方向の画素部に
対応する縦方向の画素部に画像表示信号を書き込んで表
示する。この画像表示信号は、走査線駆動回路6によっ
て水平走査線が走査されている表示パネル5に順次、一
水平走査線分一括して入力される。
テムへ入力された画像表示信号は、システム内バス配線
1から記憶装置2に入力されて蓄えられる。この表示装
置が表示パネル5に画像表示信号を表示する場合、記憶
装置2に蓄えられた画像表示信号を読み出して、信号線
を通して信号処理回路3へ転送する。転送されてきた画
像表示信号は信号処理回路3で空間フィルタリングや内
挿符号化などの信号処理が施されて、視認性のより良好
な画像を構成するための画像表示信号へと変換された
後、信号線aを通して信号線駆動回路4に入力される。
この信号線駆動回路4に入力された画像表示信号は、走
査線駆動回路6からの走査信号によって水平走査線が走
査されて、表示パネル5の走査された横方向の画素部に
対応する縦方向の画素部に画像表示信号を書き込んで表
示する。この画像表示信号は、走査線駆動回路6によっ
て水平走査線が走査されている表示パネル5に順次、一
水平走査線分一括して入力される。
【0006】ここで、信号処理回路3では、記憶装置2
から転送されてくる画像表示信号を表示パネル5に表示
するために要求される時間内で信号処理を行い、信号線
駆動回路4へ信号線aを介して転送しなければならな
い。したがって、画素数が高精細になり、画素数が多く
なるに従って、信号処理回路3をより高速に動作させな
ければならなくなる。
から転送されてくる画像表示信号を表示パネル5に表示
するために要求される時間内で信号処理を行い、信号線
駆動回路4へ信号線aを介して転送しなければならな
い。したがって、画素数が高精細になり、画素数が多く
なるに従って、信号処理回路3をより高速に動作させな
ければならなくなる。
【0007】次に、表示パネル5に画像表示信号を書き
込む信号線駆動回路4における従来例について説明す
る。
込む信号線駆動回路4における従来例について説明す
る。
【0008】図8は図7の信号線駆動回路4の構成例を
示すブロック図である。
示すブロック図である。
【0009】図8において、クロックパルス入力線bと
スタートパルス信号入力線cが接続される信号線駆動回
路4内のシフトレジスタ11は、クロックパルス入力線
bからのクロックパルスによってシフトレジスタ11の
動作が制御され、スタートパルス信号入力線cからのス
タートパルス信号はシフトレジスタ11内を転送されて
いく。さらに、画像表示信号の入力線である信号線a
と、シフトレジスタ11の各段からの出力線dとが接続
される各アナログスイッチ12はラインメモリ13に接
続されており、シフトレジスタ11の各段からの出力で
順次動作し、信号線aから入力される画像表示信号をラ
インメモリ13に分配する。このラインメモリ13とパ
ルス信号入力線eが接続されるスイッチ回路14はデジ
タル/アナログコンバータ(以下D/Aコンバータとい
う)15に接続され、パルス信号入力線eからのパルス
信号によってスイッチ回路14を導通状態にし、ライン
メモリ13に記憶された一水平走査線分のデジタル画像
表示信号を一括してD/Aコンバータ15へ転送する。
このD/Aコンバータ15の各出力段はそれぞれ表示パ
ネル5の画像表示信号入力端子16に接続されている。
スタートパルス信号入力線cが接続される信号線駆動回
路4内のシフトレジスタ11は、クロックパルス入力線
bからのクロックパルスによってシフトレジスタ11の
動作が制御され、スタートパルス信号入力線cからのス
タートパルス信号はシフトレジスタ11内を転送されて
いく。さらに、画像表示信号の入力線である信号線a
と、シフトレジスタ11の各段からの出力線dとが接続
される各アナログスイッチ12はラインメモリ13に接
続されており、シフトレジスタ11の各段からの出力で
順次動作し、信号線aから入力される画像表示信号をラ
インメモリ13に分配する。このラインメモリ13とパ
ルス信号入力線eが接続されるスイッチ回路14はデジ
タル/アナログコンバータ(以下D/Aコンバータとい
う)15に接続され、パルス信号入力線eからのパルス
信号によってスイッチ回路14を導通状態にし、ライン
メモリ13に記憶された一水平走査線分のデジタル画像
表示信号を一括してD/Aコンバータ15へ転送する。
このD/Aコンバータ15の各出力段はそれぞれ表示パ
ネル5の画像表示信号入力端子16に接続されている。
【0010】上記構成により、以下、その動作を説明す
る。
る。
【0011】まず、シフトレジスタ11にクロックパル
ス入力線bからクロックパルスが入力されて、シフトレ
ジスタ11が動作状態になる。さらに、スタートパルス
信号入力線cからスタートパルスがシフトレジスタ11
に入力されると、シフトレジスタ11によってスタート
パルスは次段に順次送られていき、各段の出力線dから
順次出力信号がアナログスイッチ12に出力され、アナ
ログスイッチ12を順番に動作状態にしていく。これら
クロックパルスおよびスタートパルスに同期して信号線
aから画像表示信号がアナログスイッチ12に入力され
る。信号線aから入力される画像表示信号は順番に動作
状態になっているアナログスイッチ12を通してライン
メモリ13へ分配されていく。一水平走査線分の画像表
示信号がラインメモリ13に入力されると、信号線eか
らパルス信号がスイッチ回路14に入力され、スイッチ
回路14が導通状態となって、ラインメモリ13に蓄え
られている画像表示信号はD/Aコンバータ15へ転送
されてアナログ画像表示信号に変換される。その後、こ
のアナログ画像表示信号は、信号入力端子16をそれぞ
れ通して表示パネル5の画像を構成する各画素部に入力
されて表示されることになる。
ス入力線bからクロックパルスが入力されて、シフトレ
ジスタ11が動作状態になる。さらに、スタートパルス
信号入力線cからスタートパルスがシフトレジスタ11
に入力されると、シフトレジスタ11によってスタート
パルスは次段に順次送られていき、各段の出力線dから
順次出力信号がアナログスイッチ12に出力され、アナ
ログスイッチ12を順番に動作状態にしていく。これら
クロックパルスおよびスタートパルスに同期して信号線
aから画像表示信号がアナログスイッチ12に入力され
る。信号線aから入力される画像表示信号は順番に動作
状態になっているアナログスイッチ12を通してライン
メモリ13へ分配されていく。一水平走査線分の画像表
示信号がラインメモリ13に入力されると、信号線eか
らパルス信号がスイッチ回路14に入力され、スイッチ
回路14が導通状態となって、ラインメモリ13に蓄え
られている画像表示信号はD/Aコンバータ15へ転送
されてアナログ画像表示信号に変換される。その後、こ
のアナログ画像表示信号は、信号入力端子16をそれぞ
れ通して表示パネル5の画像を構成する各画素部に入力
されて表示されることになる。
【0012】
【発明が解決しようとする課題】上記従来の画像表示規
格については、その画素数が640×480で、フレー
ム周波数が60Hz程度であった。例えば、従来の仕様
に基づいた画像について、ノイズの高周波成分を除去す
るために下記の式(数1)に示す平滑化フィルタを用い
ると、1画素について加算処理24回、乗算処理3回の
計27回の演算処理が必要となる。
格については、その画素数が640×480で、フレー
ム周波数が60Hz程度であった。例えば、従来の仕様
に基づいた画像について、ノイズの高周波成分を除去す
るために下記の式(数1)に示す平滑化フィルタを用い
ると、1画素について加算処理24回、乗算処理3回の
計27回の演算処理が必要となる。
【0013】
【数1】
【0014】したがって、上記したように、画素数が6
40×480でフレーム周波数60Hz程度で処理しよ
うとすると、27×640×480×3×60=1.4
9×109より毎秒1.49ギガの演算命令を処理する
性能が必要となる。ところが、毎秒1.49ギガの演算
命令を処理する性能を有する回路を作製するには、高周
波クロックの発生回路を始めとする高価な高速化技術が
必要とされていた。また、演算処理部における消費電力
についても非常に大きなものとなっていた。さらに、最
近、従来の仕様より高精細の画像表示規格が提案されて
いるが、これらの規格においては、画素数が1280×
1080でフレーム周波数は60Hz程度の仕様が要求
されている。したがって、高精細仕様の画像で従来仕様
の画像で行った信号処理と同等の処理を行おうとする
と、(1280×1080)/(640×480)=
4.5より高精細仕様の画像の信号処理回路において
は、従来仕様の画像のそれと比べて4.5倍の速度が要
求されることになる。即ち、毎秒6.72ギガ程度の演
算命令を処理する性能が必要である。しかし、毎秒6.
72ギガ程度の演算命令を処理する性能を有する回路を
作製するには、従来の仕様に比べてさらに高度な高速化
技術を必要とし、また、消費電力の増大は一層深刻な問
題となっていた。
40×480でフレーム周波数60Hz程度で処理しよ
うとすると、27×640×480×3×60=1.4
9×109より毎秒1.49ギガの演算命令を処理する
性能が必要となる。ところが、毎秒1.49ギガの演算
命令を処理する性能を有する回路を作製するには、高周
波クロックの発生回路を始めとする高価な高速化技術が
必要とされていた。また、演算処理部における消費電力
についても非常に大きなものとなっていた。さらに、最
近、従来の仕様より高精細の画像表示規格が提案されて
いるが、これらの規格においては、画素数が1280×
1080でフレーム周波数は60Hz程度の仕様が要求
されている。したがって、高精細仕様の画像で従来仕様
の画像で行った信号処理と同等の処理を行おうとする
と、(1280×1080)/(640×480)=
4.5より高精細仕様の画像の信号処理回路において
は、従来仕様の画像のそれと比べて4.5倍の速度が要
求されることになる。即ち、毎秒6.72ギガ程度の演
算命令を処理する性能が必要である。しかし、毎秒6.
72ギガ程度の演算命令を処理する性能を有する回路を
作製するには、従来の仕様に比べてさらに高度な高速化
技術を必要とし、また、消費電力の増大は一層深刻な問
題となっていた。
【0015】このような信号処理速度を一定に保ったま
ま、演算処理速度および消費電力を低減する方法として
復数の演算処理回路を設け、画像表示信号を並列に各々
の演算処理回路にて処理させる方法がある。
ま、演算処理速度および消費電力を低減する方法として
復数の演算処理回路を設け、画像表示信号を並列に各々
の演算処理回路にて処理させる方法がある。
【0016】以下、この並列化による効果を詳細に説明
する。
する。
【0017】回路内の充放電しなければならない容量
C、回路の動作電源電圧V、クロック周波数fをとする
と、回路内の充放電に伴う消費電力を近似的にC・V2
・fで表すことができる。例えば、並列度をnとする代
わりに電源電圧を1/mとすることによりクロック周波
数を1/nとすると(n、mは正の定数)、演算速度を
一定に保ちつつ、1/m2の低消費電力化が達成できる
(但し、容量をnCと仮定する)。即ち、並列化に伴う
容量の増加を最小限度に抑えつつ並列度を上げることが
可能ならば、並列度を上げれば上げるほど消費電力は低
減できる。
C、回路の動作電源電圧V、クロック周波数fをとする
と、回路内の充放電に伴う消費電力を近似的にC・V2
・fで表すことができる。例えば、並列度をnとする代
わりに電源電圧を1/mとすることによりクロック周波
数を1/nとすると(n、mは正の定数)、演算速度を
一定に保ちつつ、1/m2の低消費電力化が達成できる
(但し、容量をnCと仮定する)。即ち、並列化に伴う
容量の増加を最小限度に抑えつつ並列度を上げることが
可能ならば、並列度を上げれば上げるほど消費電力は低
減できる。
【0018】このような従来の方法による信号処理部の
並列化の一例を図9に示す。
並列化の一例を図9に示す。
【0019】図9において、システムを制御する他の回
路に接続されているシステム内バス配線21が接続され
る記憶装置22は、システム内バス配線21からの画像
表示信号を蓄える。この記憶装置22が信号線を介して
接続される並列信号処理回路23は、画像表示信号を記
憶した記憶装置22から並列信号処理回路23に転送さ
れた画像表示信号を並列に信号処理する。この並列信号
処理回路23が接続される信号線駆動回路24は表示パ
ネル25に接続されており、また、走査線駆動回路26
も表示パネル25に接続され、信号線駆動回路24に入
力された画像表示信号は、走査線駆動回路26からの走
査信号によって水平走査線が走査されて、表示パネル2
5の各画素に画像表示信号を書き込んで表示する。
路に接続されているシステム内バス配線21が接続され
る記憶装置22は、システム内バス配線21からの画像
表示信号を蓄える。この記憶装置22が信号線を介して
接続される並列信号処理回路23は、画像表示信号を記
憶した記憶装置22から並列信号処理回路23に転送さ
れた画像表示信号を並列に信号処理する。この並列信号
処理回路23が接続される信号線駆動回路24は表示パ
ネル25に接続されており、また、走査線駆動回路26
も表示パネル25に接続され、信号線駆動回路24に入
力された画像表示信号は、走査線駆動回路26からの走
査信号によって水平走査線が走査されて、表示パネル2
5の各画素に画像表示信号を書き込んで表示する。
【0020】このように、上記従来の方法によれば、並
列信号処理回路23の信号処理演算部については、その
並列度を上げれば上げるほど演算速度を低減することが
可能となり、それに伴って消費電力を低減できるが、画
像表示信号を分配、再配列するための回路については、
信号処理演算部とは逆に並列度を上げれば上げるほどよ
り高速に動作させなければならず、その消費電力は増大
する。また、並列信号処理回路23の消費電力の中で大
きな割合を占める、並列信号処理回路23を制御する高
周波クロックについては、並列信号処理回路23に入出
力される画像表示信号のビットレートは変わらないた
め、並列化を行っても周波数を低下させることはでき
ず、高周波クロック信号発生回路(図示せず)に関して
は消費電力を低減することができない。
列信号処理回路23の信号処理演算部については、その
並列度を上げれば上げるほど演算速度を低減することが
可能となり、それに伴って消費電力を低減できるが、画
像表示信号を分配、再配列するための回路については、
信号処理演算部とは逆に並列度を上げれば上げるほどよ
り高速に動作させなければならず、その消費電力は増大
する。また、並列信号処理回路23の消費電力の中で大
きな割合を占める、並列信号処理回路23を制御する高
周波クロックについては、並列信号処理回路23に入出
力される画像表示信号のビットレートは変わらないた
め、並列化を行っても周波数を低下させることはでき
ず、高周波クロック信号発生回路(図示せず)に関して
は消費電力を低減することができない。
【0021】本発明は、上記従来の問題を解決するもの
で、画像表示信号処理回路の低消費電力化を実現できる
表示駆動装置を提供することを目的とする。
で、画像表示信号処理回路の低消費電力化を実現できる
表示駆動装置を提供することを目的とする。
【0022】
【課題を解決するための手段】本発明の表示駆動装置
は、縦方向および横方向にそれぞれ複数設けられて画像
を構成する画素部のうち該横方向の画素部に対応する該
縦方向の画素部毎に画素表示信号を並列に供給して表示
駆動する表示駆動装置において、該縦方向の画素部毎に
それぞれ対応するように、画素表示信号を並列に分配す
る画素信号分配部と、該縦方向および横方向にそれぞれ
複数設けられた画素部のうち該縦方向の画素部毎に接続
された各信号線との間に、該画素表示信号を演算処理し
て視認性を改善する信号処理部を並列に設けたものであ
り、そのことにより上記目的が達成される。
は、縦方向および横方向にそれぞれ複数設けられて画像
を構成する画素部のうち該横方向の画素部に対応する該
縦方向の画素部毎に画素表示信号を並列に供給して表示
駆動する表示駆動装置において、該縦方向の画素部毎に
それぞれ対応するように、画素表示信号を並列に分配す
る画素信号分配部と、該縦方向および横方向にそれぞれ
複数設けられた画素部のうち該縦方向の画素部毎に接続
された各信号線との間に、該画素表示信号を演算処理し
て視認性を改善する信号処理部を並列に設けたものであ
り、そのことにより上記目的が達成される。
【0023】また、本発明の表示駆動装置は、縦方向お
よび横方向にそれぞれ複数設けられて画像を構成する画
素部のうち該横方向の画素部に対応する該縦方向の画素
部毎に画素表示信号を並列に供給して表示駆動する表示
駆動装置において、該縦方向の画素部毎にそれぞれ対応
するように、圧縮画素表示信号を並列に分配する画素信
号分配部と、該画素信号分配部で分配した圧縮画素表示
信号を伸長処理する信号伸長処理部と、該信号伸長処理
部で伸長処理した画素表示信号を演算処理して視認性を
改善する並列信号処理部とを備え、該並列信号処理部の
出力端をそれぞれ、該縦方向および横方向にそれぞれ複
数設けられた画素部のうち該縦方向の画素部毎に接続さ
れた各信号線に接続したものであり、そのことにより上
記目的が達成される。
よび横方向にそれぞれ複数設けられて画像を構成する画
素部のうち該横方向の画素部に対応する該縦方向の画素
部毎に画素表示信号を並列に供給して表示駆動する表示
駆動装置において、該縦方向の画素部毎にそれぞれ対応
するように、圧縮画素表示信号を並列に分配する画素信
号分配部と、該画素信号分配部で分配した圧縮画素表示
信号を伸長処理する信号伸長処理部と、該信号伸長処理
部で伸長処理した画素表示信号を演算処理して視認性を
改善する並列信号処理部とを備え、該並列信号処理部の
出力端をそれぞれ、該縦方向および横方向にそれぞれ複
数設けられた画素部のうち該縦方向の画素部毎に接続さ
れた各信号線に接続したものであり、そのことにより上
記目的が達成される。
【0024】さらに、好ましくは、本発明の表示駆動装
置における信号処理部は、それぞれの入力画素表示信号
について、該入力画素表示信号および、該入力表示画素
信号と隣接する入力画素表示信号を変数とする関数演算
を全ての画素について同一関数で行い、該入力画素表示
信号をそれぞれの演算結果へ変換する構成とする。例え
ば、本発明の表示駆動装置における信号処理部は、入力
画素表示信号を変数とする関数演算を全ての画素部につ
いて、例えば高周波成分除去用の平滑フィルタの同一関
数で行う構成とする。また、本発明の表示駆動装置にお
ける信号処理部は、隣接する入力画素表示信号間を補間
処理することによって、該入力画素表示信号間の中間位
置に新たな画素表示信号を生成し、該生成した画素表示
信号を該入力画素表示信号間の信号線に供給する構成と
する。
置における信号処理部は、それぞれの入力画素表示信号
について、該入力画素表示信号および、該入力表示画素
信号と隣接する入力画素表示信号を変数とする関数演算
を全ての画素について同一関数で行い、該入力画素表示
信号をそれぞれの演算結果へ変換する構成とする。例え
ば、本発明の表示駆動装置における信号処理部は、入力
画素表示信号を変数とする関数演算を全ての画素部につ
いて、例えば高周波成分除去用の平滑フィルタの同一関
数で行う構成とする。また、本発明の表示駆動装置にお
ける信号処理部は、隣接する入力画素表示信号間を補間
処理することによって、該入力画素表示信号間の中間位
置に新たな画素表示信号を生成し、該生成した画素表示
信号を該入力画素表示信号間の信号線に供給する構成と
する。
【0025】上記構成により、以下、その作用を説明す
る。
る。
【0026】本発明においては、信号処理部を画素信号
分配部と各信号線の間に並列に設けることにより、従来
の並列信号処理部において必要であった画像表示信号を
分配・再配列するための回路を不要なものとすることが
でき、また、画素信号分配部の次段の並列信号処理部に
おいて、並列に入力されてきた画像表示信号は、それぞ
れ順次クロック制御されずに演算処理が行われた後、例
えばD/Aコンバータに転送されるため、従来の信号処
理部の消費電力のなかで大きな割合を占めていた信号処
理部を制御する高周波クロック信号発生回路を不要なも
のとすることができて、表示駆動装置の大幅な低消費電
力化、および部品点数の簡略化が可能となる。
分配部と各信号線の間に並列に設けることにより、従来
の並列信号処理部において必要であった画像表示信号を
分配・再配列するための回路を不要なものとすることが
でき、また、画素信号分配部の次段の並列信号処理部に
おいて、並列に入力されてきた画像表示信号は、それぞ
れ順次クロック制御されずに演算処理が行われた後、例
えばD/Aコンバータに転送されるため、従来の信号処
理部の消費電力のなかで大きな割合を占めていた信号処
理部を制御する高周波クロック信号発生回路を不要なも
のとすることができて、表示駆動装置の大幅な低消費電
力化、および部品点数の簡略化が可能となる。
【0027】また、画像表示信号において高効率の圧縮
を行うことにより、画質の劣化は免れないが、本発明に
おいては、画素信号分配部の次段の信号伸長処理部の後
に画質の修復を行う並列信号処理部を設けているため
に、高効率の圧縮が行われた画像表示信号においても低
消費電力でかつ低コストを維持した状態で、画質の劣化
なく視認性の良好な画像が得られる。
を行うことにより、画質の劣化は免れないが、本発明に
おいては、画素信号分配部の次段の信号伸長処理部の後
に画質の修復を行う並列信号処理部を設けているため
に、高効率の圧縮が行われた画像表示信号においても低
消費電力でかつ低コストを維持した状態で、画質の劣化
なく視認性の良好な画像が得られる。
【0028】さらに、信号処理部を、例えば平滑フィル
タで構成すれば、ノイズの高周波成分が除去可能とな
り、また、周辺画素に基づく補間処理により新たな画素
表示信号を生成すれば、その分、縦方向の画素列を増や
すことが可能となり、高精細な画像が得られ、視認性の
良好な画像が得られる。
タで構成すれば、ノイズの高周波成分が除去可能とな
り、また、周辺画素に基づく補間処理により新たな画素
表示信号を生成すれば、その分、縦方向の画素列を増や
すことが可能となり、高精細な画像が得られ、視認性の
良好な画像が得られる。
【0029】
【発明の実施の形態】以下、本発明の実施形態について
説明する。
説明する。
【0030】(実施形態1)図1は本発明の実施形態1
の表示駆動回路を搭載した表示装置の構成を示すブロッ
ク図である。
の表示駆動回路を搭載した表示装置の構成を示すブロッ
ク図である。
【0031】図1において、データ転送用のシステム内
バス31が接続された記憶装置32は、システム内バス
31からの画像表示信号を蓄える。この記憶装置32が
信号線Aを介して接続される信号線駆動回路33は表示
パネル34の信号線に接続されており、また、走査線駆
動回路35は表示パネル34の走査線に接続され、信号
線Aを介して信号線駆動回路33に入力された画像表示
信号は、走査線駆動回路35からの走査信号によって水
平走査線が走査されて、表示パネル34の各画素に画像
表示信号を書き込んで表示する。この信号線駆動回路3
3内には、ノイズの高周波成分を除去するために上記式
(数1)に示す平滑化フィルタを用いた並列信号演算処
理を行う並列信号処理回路36が設けられており、画素
表示信号を演算処理して視認性を改善する。
バス31が接続された記憶装置32は、システム内バス
31からの画像表示信号を蓄える。この記憶装置32が
信号線Aを介して接続される信号線駆動回路33は表示
パネル34の信号線に接続されており、また、走査線駆
動回路35は表示パネル34の走査線に接続され、信号
線Aを介して信号線駆動回路33に入力された画像表示
信号は、走査線駆動回路35からの走査信号によって水
平走査線が走査されて、表示パネル34の各画素に画像
表示信号を書き込んで表示する。この信号線駆動回路3
3内には、ノイズの高周波成分を除去するために上記式
(数1)に示す平滑化フィルタを用いた並列信号演算処
理を行う並列信号処理回路36が設けられており、画素
表示信号を演算処理して視認性を改善する。
【0032】このように、並列信号処理回路36が信号
線駆動回路33内に設けられており、並列信号処理回路
36より得られる出力結果が復数本あり、それらは全て
表示パネル34の縦方向の各画素毎に接続された信号線
毎に並列に配置された画像表示信号入力端子42にそれ
ぞれ接続されている。
線駆動回路33内に設けられており、並列信号処理回路
36より得られる出力結果が復数本あり、それらは全て
表示パネル34の縦方向の各画素毎に接続された信号線
毎に並列に配置された画像表示信号入力端子42にそれ
ぞれ接続されている。
【0033】図2は図1の信号線駆動回路33の構成を
示すブロック図である。
示すブロック図である。
【0034】図2において、クロックパルス入力線Bと
スタートパルス信号入力線Cが接続される信号線駆動回
路33内のシフトレジスタ37は、クロックパルス入力
線Bからのクロックパルスによってシフトレジスタ37
の動作が制御され、スタートパルス信号入力線Cからの
スタートパルス信号はシフトレジスタ37内を転送され
ていく。さらに、画像表示信号の入力線である信号線A
と、シフトレジスタ37の各段からの出力線Dとが接続
される各アナログスイッチ38はラインメモリ39に接
続されており、シフトレジスタ37の各段の出力線Dか
らの出力で順次動作し、信号線Aから入力される画像表
示信号をラインメモリ39に分配する。これらシフトレ
ジスタ37、各アナログスイッチ38およびラインメモ
リ39により画素信号分配部が構成され、縦方向の画素
部毎にそれぞれ対応するように、画素表示信号を並列に
分配する。
スタートパルス信号入力線Cが接続される信号線駆動回
路33内のシフトレジスタ37は、クロックパルス入力
線Bからのクロックパルスによってシフトレジスタ37
の動作が制御され、スタートパルス信号入力線Cからの
スタートパルス信号はシフトレジスタ37内を転送され
ていく。さらに、画像表示信号の入力線である信号線A
と、シフトレジスタ37の各段からの出力線Dとが接続
される各アナログスイッチ38はラインメモリ39に接
続されており、シフトレジスタ37の各段の出力線Dか
らの出力で順次動作し、信号線Aから入力される画像表
示信号をラインメモリ39に分配する。これらシフトレ
ジスタ37、各アナログスイッチ38およびラインメモ
リ39により画素信号分配部が構成され、縦方向の画素
部毎にそれぞれ対応するように、画素表示信号を並列に
分配する。
【0035】このラインメモリ39とパルス信号入力線
Eが接続されるスイッチ回路40は並列信号処理回路3
6としての平滑化処理回路に接続され、パルス信号入力
線Eからのパルス信号によってスイッチ回路40を導通
状態にし、ラインメモリ39に記憶された一水平走査線
分のデジタル画像表示信号を一括して並列信号処理回路
36に転送し、並列信号処理回路36で画素表示信号を
並列信号演算処理して視認性を改善する。
Eが接続されるスイッチ回路40は並列信号処理回路3
6としての平滑化処理回路に接続され、パルス信号入力
線Eからのパルス信号によってスイッチ回路40を導通
状態にし、ラインメモリ39に記憶された一水平走査線
分のデジタル画像表示信号を一括して並列信号処理回路
36に転送し、並列信号処理回路36で画素表示信号を
並列信号演算処理して視認性を改善する。
【0036】この並列信号処理回路36が接続されるD
/Aコンバータ41の各出力段はそれぞれ表示パネル3
4の画像表示信号入力端子42に接続され、並列信号処
理回路36で並列信号演算処理を行った後、D/Aコン
バータ41でディジタル画像表示信号をアナログ画像表
示信号に変換して表示信号として表示パネル34の信号
線に供給している。
/Aコンバータ41の各出力段はそれぞれ表示パネル3
4の画像表示信号入力端子42に接続され、並列信号処
理回路36で並列信号演算処理を行った後、D/Aコン
バータ41でディジタル画像表示信号をアナログ画像表
示信号に変換して表示信号として表示パネル34の信号
線に供給している。
【0037】本実施形態では、表示パネル34として画
素数1280×1080で1画素の階調は256段階、
つまり8ビット画像表示信号を使用する構成とした。フ
レーム周波数は60Hzである。
素数1280×1080で1画素の階調は256段階、
つまり8ビット画像表示信号を使用する構成とした。フ
レーム周波数は60Hzである。
【0038】上記構成により、以下、その動作を説明す
る。
る。
【0039】まず、信号線Bからクロックパルスが入力
され、シフトレジスタ37が動作状態になる。さらに、
信号線Cからスタートパルスが入力されると、シフトレ
ジスタ37によってスタートパルスは次段に順次送られ
ていき、出力線Dから順次出力信号が出力され、アナロ
グスイッチ38を順番に動作状態にしていく。これらク
ロックパルスおよびスタートパルスに同期して、信号線
Aから画像表示信号が入力される。この信号線Aから入
力された画像表示信号は順番に動作状態になっているア
ナログスイッチ38を通してラインメモリ39へと分配
されていく。このようにして、一水平走査線分の画像表
示信号がラインメモリ39に入力されると、信号線Eか
らパルス信号がスイッチ回路40に入力されて導通状態
になり、ラインメモリ39に蓄えられていた画像表示信
号は並列信号処理回路36へと並列に転送される。この
ようにして、一水平走査線分毎に送られてきた画像表示
信号は、並列信号処理回路36にて並列に上記式(数
1)に示す平滑化処理が行われた後、D/Aコンバータ
41へ転送され、アナログ画像表示信号に変換された
後、信号入力端子42を通して表示パネル34に入力さ
れる。
され、シフトレジスタ37が動作状態になる。さらに、
信号線Cからスタートパルスが入力されると、シフトレ
ジスタ37によってスタートパルスは次段に順次送られ
ていき、出力線Dから順次出力信号が出力され、アナロ
グスイッチ38を順番に動作状態にしていく。これらク
ロックパルスおよびスタートパルスに同期して、信号線
Aから画像表示信号が入力される。この信号線Aから入
力された画像表示信号は順番に動作状態になっているア
ナログスイッチ38を通してラインメモリ39へと分配
されていく。このようにして、一水平走査線分の画像表
示信号がラインメモリ39に入力されると、信号線Eか
らパルス信号がスイッチ回路40に入力されて導通状態
になり、ラインメモリ39に蓄えられていた画像表示信
号は並列信号処理回路36へと並列に転送される。この
ようにして、一水平走査線分毎に送られてきた画像表示
信号は、並列信号処理回路36にて並列に上記式(数
1)に示す平滑化処理が行われた後、D/Aコンバータ
41へ転送され、アナログ画像表示信号に変換された
後、信号入力端子42を通して表示パネル34に入力さ
れる。
【0040】このように、並列信号処理回路36を表示
パネル34の画像表示信号入力部分に並列に設けること
により、図9の並列信号処理回路において必要であった
画像表示信号を分配、再配列するための回路を不要なも
のとすることができる。また、この並列信号処理回路3
6において、並列に入力されてきた画像表示信号は、各
々順次クロック制御されずに演算処理が行われた後、D
/Aコンバータ41へと転送されるため、従来の画像表
示信号処理回路の消費電力の中で大きな割合を占めてい
た画像表示信号処理回路を制御する高周波クロック信号
発生回路を不要とすることができる。
パネル34の画像表示信号入力部分に並列に設けること
により、図9の並列信号処理回路において必要であった
画像表示信号を分配、再配列するための回路を不要なも
のとすることができる。また、この並列信号処理回路3
6において、並列に入力されてきた画像表示信号は、各
々順次クロック制御されずに演算処理が行われた後、D
/Aコンバータ41へと転送されるため、従来の画像表
示信号処理回路の消費電力の中で大きな割合を占めてい
た画像表示信号処理回路を制御する高周波クロック信号
発生回路を不要とすることができる。
【0041】したがって、本実施形態において、並列信
号処理回路36における演算速度を逐次処理を行う場合
と比べて約1/1000に低減することができた。これ
により、従来例において3.3Vであった電源電圧を
1.1Vとすることができた。また、画像表示信号を分
配、再配列するための回路や画像表示信号処理回路を制
御する高周波クロック信号発生回路を不要とすることが
できた。この結果、従来の信号処理回路と比べて、本実
施形態の並列信号処理回路36の消費電力は約1/10
になった。これにより、表示装置の消費電力、さらには
コストの大幅な削減が可能となった。
号処理回路36における演算速度を逐次処理を行う場合
と比べて約1/1000に低減することができた。これ
により、従来例において3.3Vであった電源電圧を
1.1Vとすることができた。また、画像表示信号を分
配、再配列するための回路や画像表示信号処理回路を制
御する高周波クロック信号発生回路を不要とすることが
できた。この結果、従来の信号処理回路と比べて、本実
施形態の並列信号処理回路36の消費電力は約1/10
になった。これにより、表示装置の消費電力、さらには
コストの大幅な削減が可能となった。
【0042】(実施形態2)図3は本発明の実施形態2
の表示駆動回路を搭載した表示装置の構成を示すブロッ
ク図であり、図1の構成部材と同様の作用・効果を奏す
るものには同様の符号を付けてその説明を省略する。
の表示駆動回路を搭載した表示装置の構成を示すブロッ
ク図であり、図1の構成部材と同様の作用・効果を奏す
るものには同様の符号を付けてその説明を省略する。
【0043】図3において、信号線駆動回路51内に
は、周辺の画素に基づいて補間処理を施すことにより新
たな画素を構成してより高精細な画像を得る並列信号処
理回路52が設けられている。この並列信号処理回路5
2は、例えば、隣接する入力画素表示信号間を補間処理
することによって、この入力画素表示信号間の中間位置
に新たな画素表示信号を生成し、生成した画素表示信号
を入力画素表示表示信号間に位置する信号線に供給す
る。
は、周辺の画素に基づいて補間処理を施すことにより新
たな画素を構成してより高精細な画像を得る並列信号処
理回路52が設けられている。この並列信号処理回路5
2は、例えば、隣接する入力画素表示信号間を補間処理
することによって、この入力画素表示信号間の中間位置
に新たな画素表示信号を生成し、生成した画素表示信号
を入力画素表示表示信号間に位置する信号線に供給す
る。
【0044】本実施形態では、表示パネル54として画
素数1280×1080で1画素の階調は256段階、
つまり8ビット画像表示信号を使用するものを用いた。
フレーム周波数は60Hzである。また、補間処理のた
めの演算としては畳み込み演算を用いた。
素数1280×1080で1画素の階調は256段階、
つまり8ビット画像表示信号を使用するものを用いた。
フレーム周波数は60Hzである。また、補間処理のた
めの演算としては畳み込み演算を用いた。
【0045】この畳み込み演算について説明する。
【0046】即ち、y方向、x方向の順に補間処理をす
るものとし、並列信号処理回路52において、赤
(R)、緑(G)、青(B)の位置(x,y)における
各画素の輝度情報を各々fR(x,y)、fG(x,
y)、fB(x,y)(xは0から1279までの整
数、yは0から1079までの整数)、y方向について
の補間処理後の輝度情報をgR(x,y’)、gG(x,
y’)、gB(x,y’)(y’は、0から2159ま
での整数)、x方向についての補間処理後の輝度情報を
hR(x’,y’)、hG(x’,y’)、hB(x’,
y’)(x’は、0から2559までの整数)とする
と、fR(x,y)について下記の式(数2)なる演算
を行う。
るものとし、並列信号処理回路52において、赤
(R)、緑(G)、青(B)の位置(x,y)における
各画素の輝度情報を各々fR(x,y)、fG(x,
y)、fB(x,y)(xは0から1279までの整
数、yは0から1079までの整数)、y方向について
の補間処理後の輝度情報をgR(x,y’)、gG(x,
y’)、gB(x,y’)(y’は、0から2159ま
での整数)、x方向についての補間処理後の輝度情報を
hR(x’,y’)、hG(x’,y’)、hB(x’,
y’)(x’は、0から2559までの整数)とする
と、fR(x,y)について下記の式(数2)なる演算
を行う。
【0047】
【数2】
【0048】この式(数2)の演算を行った後、さら
に、下記の式(数3)なる演算を行う。
に、下記の式(数3)なる演算を行う。
【0049】
【数3】
【0050】この式(数3)の演算を行い、補間処理を
完了する。
完了する。
【0051】また、fG(x、y)、fB(x、y)につ
いても同様の計算を行う。
いても同様の計算を行う。
【0052】なお、式(数2)および式(数3)中に示
すa2lは2l=iとすると式(数4)に示す関数を量子
化した値のi番目を表している。
すa2lは2l=iとすると式(数4)に示す関数を量子
化した値のi番目を表している。
【0053】
【数4】
【0054】なお、本実施形態において、上記式(数
2)および式(数3)において、補間処理の際の参照画
素数を表す定数NについてN=6とした。
2)および式(数3)において、補間処理の際の参照画
素数を表す定数NについてN=6とした。
【0055】図4は図3の信号線駆動回路51の構成を
示すブロック図であり、図2の構成部材と同様の作用・
効果を奏するものには同様の符号を付けてその説明を省
略する。
示すブロック図であり、図2の構成部材と同様の作用・
効果を奏するものには同様の符号を付けてその説明を省
略する。
【0056】図4において、スイッチ回路40が接続さ
れる並列信号処理回路52としての補間処理回路はD/
Aコンバータ53に接続され、このD/Aコンバータ5
3の各出力段はそれぞれ表示パネル54の画像表示信号
入力端子55に接続されており、スイッチ回路40はラ
インメモリ39より出力した一水平走査線分のデジタル
画像表示信号を並列信号処理回路52へ並列に転送し、
並列信号処理回路52で一括して補間処理を行い、デジ
タル画像表示信号をアナログ画像表示信号に変換して表
示信号として表示パネル54の縦方向の各画素毎に接続
される信号線にそれぞれ供給している。
れる並列信号処理回路52としての補間処理回路はD/
Aコンバータ53に接続され、このD/Aコンバータ5
3の各出力段はそれぞれ表示パネル54の画像表示信号
入力端子55に接続されており、スイッチ回路40はラ
インメモリ39より出力した一水平走査線分のデジタル
画像表示信号を並列信号処理回路52へ並列に転送し、
並列信号処理回路52で一括して補間処理を行い、デジ
タル画像表示信号をアナログ画像表示信号に変換して表
示信号として表示パネル54の縦方向の各画素毎に接続
される信号線にそれぞれ供給している。
【0057】上記構成により、以下、その動作を説明す
る。
る。
【0058】まず、信号線Bからクロックパルスが入力
され、シフトレジスタ37が動作状態になる。さらに、
信号線Cからスタートパルスが入力されると、シフトレ
ジスタ37によってスタートパルスは次段に順次送られ
ていき、シフトレジスタ37の各出力線Dから順次出力
信号が出力され、各アナログスイッチ38を順番に動作
状態にしていく。これらクロックパルスおよびスタート
パルスに同期して、信号線Aから画像表示信号が入力さ
れる。この信号線Aから入力された画像表示信号は順番
に動作状態になっているアナログスイッチ38を通し
て、ラインメモリ39に分配されていく。一水平走査線
分の画像表示信号がラインメモリ39に入力されると、
信号線Eからスイッチ回路40にパルス信号が入力さ
れ、スイッチ回路40は導通状態になり、ラインメモリ
39に蓄えられていた画像表示信号は並列信号処理回路
52に転送される。このようにして、一水平走査線分毎
に送られてきた画像表示信号は、並列信号処理回路52
にて上記した式(数2)および式(数3)に示す畳み込
み演算による補間処理が行われた後、D/Aコンバータ
53へ転送され、アナログ画像表示信号に変換される。
その後、このアナログ画像表示信号は、信号入力端子5
5を通して表示パネル54の各画素に入力されて画像表
示される。
され、シフトレジスタ37が動作状態になる。さらに、
信号線Cからスタートパルスが入力されると、シフトレ
ジスタ37によってスタートパルスは次段に順次送られ
ていき、シフトレジスタ37の各出力線Dから順次出力
信号が出力され、各アナログスイッチ38を順番に動作
状態にしていく。これらクロックパルスおよびスタート
パルスに同期して、信号線Aから画像表示信号が入力さ
れる。この信号線Aから入力された画像表示信号は順番
に動作状態になっているアナログスイッチ38を通し
て、ラインメモリ39に分配されていく。一水平走査線
分の画像表示信号がラインメモリ39に入力されると、
信号線Eからスイッチ回路40にパルス信号が入力さ
れ、スイッチ回路40は導通状態になり、ラインメモリ
39に蓄えられていた画像表示信号は並列信号処理回路
52に転送される。このようにして、一水平走査線分毎
に送られてきた画像表示信号は、並列信号処理回路52
にて上記した式(数2)および式(数3)に示す畳み込
み演算による補間処理が行われた後、D/Aコンバータ
53へ転送され、アナログ画像表示信号に変換される。
その後、このアナログ画像表示信号は、信号入力端子5
5を通して表示パネル54の各画素に入力されて画像表
示される。
【0059】したがって、本実施形態では、並列信号処
理回路52における演算速度を逐次処理を行う場合と比
べて約1/1000に低減することができた。これによ
り、従来例において3.3Vであった電源電圧を1.1
Vとすることができた。また、画像表示信号を分配、再
配列するための回路や並列信号処理回路52を制御する
高周波クロック信号発生回路を不要とすることができ
た。この結果、従来の並列信号処理回路と比べて、本実
施形態の並列信号処理回路の消費電力は約1/10とな
った。これにより、表示装置の低消費電力化さらにはコ
ストの大幅な削減が可能となった。
理回路52における演算速度を逐次処理を行う場合と比
べて約1/1000に低減することができた。これによ
り、従来例において3.3Vであった電源電圧を1.1
Vとすることができた。また、画像表示信号を分配、再
配列するための回路や並列信号処理回路52を制御する
高周波クロック信号発生回路を不要とすることができ
た。この結果、従来の並列信号処理回路と比べて、本実
施形態の並列信号処理回路の消費電力は約1/10とな
った。これにより、表示装置の低消費電力化さらにはコ
ストの大幅な削減が可能となった。
【0060】(実施形態3)図5は本発明の実施形態3
の表示駆動回路を搭載した表示装置の構成を示すブロッ
ク図であり、図1の構成部材と同様の作用・効果を奏す
るものには同様の符号を付けてその説明を省略する。
の表示駆動回路を搭載した表示装置の構成を示すブロッ
ク図であり、図1の構成部材と同様の作用・効果を奏す
るものには同様の符号を付けてその説明を省略する。
【0061】図5において、圧縮された画像表示信号が
信号線Aを介して入力される信号線駆動回路61内に
は、圧縮された信号を伸長する信号伸長処理回路62
と、この信号伸長処理回路62が接続され、上記実施形
態1に示した空間フィルタリング処理を行う並列信号処
理回路36が設けられている。
信号線Aを介して入力される信号線駆動回路61内に
は、圧縮された信号を伸長する信号伸長処理回路62
と、この信号伸長処理回路62が接続され、上記実施形
態1に示した空間フィルタリング処理を行う並列信号処
理回路36が設けられている。
【0062】本実施形態では、表示パネル63として画
素数1280×1080で1画素の階調は256段階、
つまり、8ビット画像表示信号を使用するものを用い
た。フレーム周波数は60Hzである。また、画像表示
信号の圧縮方法としては、ベクトル量子化法を用いた。
素数1280×1080で1画素の階調は256段階、
つまり、8ビット画像表示信号を使用するものを用い
た。フレーム周波数は60Hzである。また、画像表示
信号の圧縮方法としては、ベクトル量子化法を用いた。
【0063】以下、圧縮アルゴリズムの概要を示す。
【0064】まず、縦4×横4=16画素のブロックを
表現する16次元ベクトルX=(x0,x1,x2…
x15)が、予め用意されている256個の16次元コー
ドベクトルCk=(c0,c1,c2…c15)(但し、k=
0,2,…255)のどれに最も近いかを2つのベクト
ル(X−Ck)間の距離Σ(xi−ci)2(但し、i=
0,2,…15)を計算することにより求める。次に、
最も近いコードベクトルで16画素1ベクトルを近似す
る。したがって、16画素×8=128ビットの画像情
報は256個のコードベクトルを識別するための8ビッ
トの数により表されることになり、1/16の圧縮を達
成する。
表現する16次元ベクトルX=(x0,x1,x2…
x15)が、予め用意されている256個の16次元コー
ドベクトルCk=(c0,c1,c2…c15)(但し、k=
0,2,…255)のどれに最も近いかを2つのベクト
ル(X−Ck)間の距離Σ(xi−ci)2(但し、i=
0,2,…15)を計算することにより求める。次に、
最も近いコードベクトルで16画素1ベクトルを近似す
る。したがって、16画素×8=128ビットの画像情
報は256個のコードベクトルを識別するための8ビッ
トの数により表されることになり、1/16の圧縮を達
成する。
【0065】図6は図5の信号線駆動回路61の構成を
示すブロック図であり、図2の構成部材と同様の作用・
効果を奏するものには同様の符号を付けてその説明を省
略する。
示すブロック図であり、図2の構成部材と同様の作用・
効果を奏するものには同様の符号を付けてその説明を省
略する。
【0066】図6において、スイッチ回路40が接続さ
れる信号伸長処理回路62、この信号伸長処理回路62
が接続される並列信号処理回路36はD/Aコンバータ
64に接続され、このD/Aコンバータ64の各出力段
はそれぞれ表示パネル63の画像表示信号入力端子65
に接続されており、スイッチ回路40はラインメモリ3
9より出力した一水平走査線分のデジタル画像圧縮信号
を信号伸長処理回路62に転送し、上記したアルゴリズ
ムにて圧縮された画像表示信号を信号伸長処理回路62
で信号伸長して元に戻し、さらに、これを並列信号処理
回路36へ並列に転送し、並列信号処理回路36で一括
して、ノイズの高周波成分を除いて視認性を改善するた
めに平滑化処理を行い、デジタル画像表示信号をアナロ
グ画像表示信号に変換して表示信号として表示パネル6
3の各画素に接続される信号線にそれぞれ供給してい
る。
れる信号伸長処理回路62、この信号伸長処理回路62
が接続される並列信号処理回路36はD/Aコンバータ
64に接続され、このD/Aコンバータ64の各出力段
はそれぞれ表示パネル63の画像表示信号入力端子65
に接続されており、スイッチ回路40はラインメモリ3
9より出力した一水平走査線分のデジタル画像圧縮信号
を信号伸長処理回路62に転送し、上記したアルゴリズ
ムにて圧縮された画像表示信号を信号伸長処理回路62
で信号伸長して元に戻し、さらに、これを並列信号処理
回路36へ並列に転送し、並列信号処理回路36で一括
して、ノイズの高周波成分を除いて視認性を改善するた
めに平滑化処理を行い、デジタル画像表示信号をアナロ
グ画像表示信号に変換して表示信号として表示パネル6
3の各画素に接続される信号線にそれぞれ供給してい
る。
【0067】上記構成により、以下、その動作を説明す
る。
る。
【0068】まず、信号線Bからクロックパルスが入力
され、シフトレジスタ37が動作状態になる。さらに、
信号線Cからスタートパルスが入力されると、シフトレ
ジスタ37によってスタートパルスは次段に順次送られ
ていき、出力線Dから順次出力信号が出力され、各アナ
ログスイッチ38を順番に動作状態にしていく。これら
クロックパルスおよびスタートパルスに同期して、信号
線Aから圧縮された画像表示信号が入力される。この信
号線Aから入力された圧縮画像表示信号は、順番に動作
状態になっているアナログスイッチ38を通して、ライ
ンメモリ39へ分配されていく。一水平走査線分の画像
表示信号がラインメモリ39に入力されると、信号線E
からパルス信号が入力され、スイッチ回路40が導通状
態となり、ラインメモリ39に蓄えられている画像表示
信号は信号伸長処理回路62へ転送される。このように
して、ラインメモリ39より一水平走査線分毎に転送さ
れてきた圧縮画像表示信号は、信号伸長処理回路62に
て、以下のような伸長処理が行われる。
され、シフトレジスタ37が動作状態になる。さらに、
信号線Cからスタートパルスが入力されると、シフトレ
ジスタ37によってスタートパルスは次段に順次送られ
ていき、出力線Dから順次出力信号が出力され、各アナ
ログスイッチ38を順番に動作状態にしていく。これら
クロックパルスおよびスタートパルスに同期して、信号
線Aから圧縮された画像表示信号が入力される。この信
号線Aから入力された圧縮画像表示信号は、順番に動作
状態になっているアナログスイッチ38を通して、ライ
ンメモリ39へ分配されていく。一水平走査線分の画像
表示信号がラインメモリ39に入力されると、信号線E
からパルス信号が入力され、スイッチ回路40が導通状
態となり、ラインメモリ39に蓄えられている画像表示
信号は信号伸長処理回路62へ転送される。このように
して、ラインメモリ39より一水平走査線分毎に転送さ
れてきた圧縮画像表示信号は、信号伸長処理回路62に
て、以下のような伸長処理が行われる。
【0069】まず、信号伸長処理回路62に、256個
のコードベクトルCkを識別するための8ビットの圧縮
画像表示信号が一水平走査線分、即ち水平走査線方向に
対して320個入力される。信号伸長処理回路62は、
64個のユニットにより構成されており、各ユニットは
信号表示パネル63への信号入力線20本分に相当する
データ、即ち、4×4=16画素ブロック5個分を処理
するように構成されている。この信号伸長処理回路62
の64個のユニットは並列に動作し、各ユニット内で5
個の画素ブロックそれぞれがコードベクトルを検索し、
該当する4×4=16画素分のコードベクトルを得る。
のコードベクトルCkを識別するための8ビットの圧縮
画像表示信号が一水平走査線分、即ち水平走査線方向に
対して320個入力される。信号伸長処理回路62は、
64個のユニットにより構成されており、各ユニットは
信号表示パネル63への信号入力線20本分に相当する
データ、即ち、4×4=16画素ブロック5個分を処理
するように構成されている。この信号伸長処理回路62
の64個のユニットは並列に動作し、各ユニット内で5
個の画素ブロックそれぞれがコードベクトルを検索し、
該当する4×4=16画素分のコードベクトルを得る。
【0070】しかし、上記アルゴリズムにより圧縮/伸
長された画像は、原画像に対して大きな損失を伴う。特
に、伸長後の画像に見られる高周波ノイズ成分は、人間
の視認性の大きな妨げとなる。そこで、次段に並列信号
処理回路36を設けて、平滑化フィルタにより高周波ノ
イズ成分の除去を行う。
長された画像は、原画像に対して大きな損失を伴う。特
に、伸長後の画像に見られる高周波ノイズ成分は、人間
の視認性の大きな妨げとなる。そこで、次段に並列信号
処理回路36を設けて、平滑化フィルタにより高周波ノ
イズ成分の除去を行う。
【0071】まず、信号伸長処理回路62にて伸長処理
を行った画像表示信号は並列信号処理回路36に転送さ
れ、この並列信号処理回路36にて上記式(数1)に示
す平滑化処理が実施形態1に示すように表示パネル入力
端子65に対して並列に行われ、高周波ノイズ成分が除
去される。さらに、この後、画像表示信号は、D/Aコ
ンバータ64へ転送され、アナログ画像表示信号に変換
された後、信号入力端子65をそれぞれ通して表示パネ
ル63の各画素に入力されて画像表示される。
を行った画像表示信号は並列信号処理回路36に転送さ
れ、この並列信号処理回路36にて上記式(数1)に示
す平滑化処理が実施形態1に示すように表示パネル入力
端子65に対して並列に行われ、高周波ノイズ成分が除
去される。さらに、この後、画像表示信号は、D/Aコ
ンバータ64へ転送され、アナログ画像表示信号に変換
された後、信号入力端子65をそれぞれ通して表示パネ
ル63の各画素に入力されて画像表示される。
【0072】本実施形態において、画像転送時および、
画像表示装置の駆動回路内で取り扱う画像表示信号のデ
ータ量は、従来例の1/16である。したがって、画像
表示部の信号線充放電回数も1/16に減少し、電力消
費を大幅に低減することが可能となった。また、圧縮さ
れた画像表示信号の伸長処理を64個のユニットにて並
列に行うため、伸長処理を行う演算速度を逐次処理する
場合に比べて約1/64とすることができる。さらに、
高周波クロックを発生する回路が不要となり、信号伸長
処理回路62の低消費電力化さらには低コスト化が実現
される。さらに、一般に、高効率の圧縮を行った後、画
質の劣化は免れないが、本実施形態においては、信号伸
長処理回路62の後に画質の修復を行う低消費電力かつ
低コストの並列信号処理回路36を設けているために、
高効率の圧縮が行われた画像表示信号においても低消費
電力かつ低コストを維持したまま、表示パネル63にお
いて視認性の良好な画像を得ることができる。本実施形
態においては、信号伸長処理回路62および並列信号処
理回路36の演算処理速度を並列処理により低減するこ
とによって、電源電圧を3.3Vから1.1Vへと低減
することができた。これにより、表示装置の消費電力
は、従来例と比較して、約1/8に低減することができ
た。さらには、コストについても大幅に削減することが
できた。
画像表示装置の駆動回路内で取り扱う画像表示信号のデ
ータ量は、従来例の1/16である。したがって、画像
表示部の信号線充放電回数も1/16に減少し、電力消
費を大幅に低減することが可能となった。また、圧縮さ
れた画像表示信号の伸長処理を64個のユニットにて並
列に行うため、伸長処理を行う演算速度を逐次処理する
場合に比べて約1/64とすることができる。さらに、
高周波クロックを発生する回路が不要となり、信号伸長
処理回路62の低消費電力化さらには低コスト化が実現
される。さらに、一般に、高効率の圧縮を行った後、画
質の劣化は免れないが、本実施形態においては、信号伸
長処理回路62の後に画質の修復を行う低消費電力かつ
低コストの並列信号処理回路36を設けているために、
高効率の圧縮が行われた画像表示信号においても低消費
電力かつ低コストを維持したまま、表示パネル63にお
いて視認性の良好な画像を得ることができる。本実施形
態においては、信号伸長処理回路62および並列信号処
理回路36の演算処理速度を並列処理により低減するこ
とによって、電源電圧を3.3Vから1.1Vへと低減
することができた。これにより、表示装置の消費電力
は、従来例と比較して、約1/8に低減することができ
た。さらには、コストについても大幅に削減することが
できた。
【0073】なお、以上により上記実施形態1〜3にお
いて各々、本発明の一実施形態を示したものであり、並
列信号処理回路の演算はこれにこだわるものではなく、
その他の演算を行っても構わない。また、複数の並列信
号処理回路を直列に並べても構わない。さらに、上記実
施形態3に用いた圧縮アルゴリズムについても本実施形
態においてはベクトル量子化法を用いたがこれにこだわ
るものではなく、その他のアルゴリズムを用いても構わ
ない。さらに、表示装置の構成についてもこれにこだわ
るものではなく、その他の構成を採用しても構わない。
いて各々、本発明の一実施形態を示したものであり、並
列信号処理回路の演算はこれにこだわるものではなく、
その他の演算を行っても構わない。また、複数の並列信
号処理回路を直列に並べても構わない。さらに、上記実
施形態3に用いた圧縮アルゴリズムについても本実施形
態においてはベクトル量子化法を用いたがこれにこだわ
るものではなく、その他のアルゴリズムを用いても構わ
ない。さらに、表示装置の構成についてもこれにこだわ
るものではなく、その他の構成を採用しても構わない。
【0074】
【発明の効果】以上により本発明によれば、画素信号分
配部と各信号線の間に、視認性を改善する信号処理回路
を並列に設けることにより、従来、並列信号処理回路に
必要とされていた、高速に信号を分配・再配列するため
の回路が不要となり、並列化に伴う回路付加を最小限度
に抑制しつつ信号処理回路の並列度を大きくすることが
でき、また、従来の高周波クロック発生回路についても
不要となるため、表示駆動装置の大幅な低消費電力化を
実現することができ、さらには部品点数が簡略化されて
低コスト化を実現することができる。
配部と各信号線の間に、視認性を改善する信号処理回路
を並列に設けることにより、従来、並列信号処理回路に
必要とされていた、高速に信号を分配・再配列するため
の回路が不要となり、並列化に伴う回路付加を最小限度
に抑制しつつ信号処理回路の並列度を大きくすることが
でき、また、従来の高周波クロック発生回路についても
不要となるため、表示駆動装置の大幅な低消費電力化を
実現することができ、さらには部品点数が簡略化されて
低コスト化を実現することができる。
【図1】本発明の実施形態1の表示駆動回路を搭載した
表示装置の構成を示すブロック図である。
表示装置の構成を示すブロック図である。
【図2】図1の信号線駆動回路33の構成を示すブロッ
ク図である。
ク図である。
【図3】本発明の実施形態2の表示駆動回路を搭載した
表示装置の構成を示すブロック図である。
表示装置の構成を示すブロック図である。
【図4】図3の信号線駆動回路51の構成を示すブロッ
ク図である。
ク図である。
【図5】本発明の実施形態3の表示駆動回路を搭載した
表示装置の構成を示すブロック図である。
表示装置の構成を示すブロック図である。
【図6】図5の信号線駆動回路61の構成を示すブロッ
ク図である。
ク図である。
【図7】従来の表示装置の構成例を示すブロック図であ
る。
る。
【図8】図7の信号線駆動回路4の構成例を示すブロッ
ク図である。
ク図である。
【図9】従来の方法による信号処理部の並列化の一例を
示す図である。
示す図である。
33,51,61 信号線駆動回路 34,54,63 表示パネル 36,52 並列信号処理回路 37 シフトレジスタ 38 アナログスイッチ 39 ラインメモリ 40 スイッチ回路 41,53,64 D/Aコンバータ 62 信号伸長処理回路
Claims (4)
- 【請求項1】 縦方向および横方向にそれぞれ複数設け
られて画像を構成する画素部のうち該横方向の画素部に
対応する該縦方向の画素部毎に画素表示信号を並列に供
給して表示駆動する表示駆動装置において、 該縦方向の画素部毎にそれぞれ対応するように、画素表
示信号を並列に分配する画素信号分配部と、該縦方向お
よび横方向にそれぞれ複数設けられた画素部のうち該縦
方向の画素部毎に接続された各信号線との間に、該画素
表示信号を演算処理して視認性を改善する信号処理部を
並列に設けた表示駆動装置。 - 【請求項2】 縦方向および横方向にそれぞれ複数設け
られて画像を構成する画素部のうち該横方向の画素部に
対応する該縦方向の画素部毎に画素表示信号を並列に供
給して表示駆動する表示駆動装置において、 該縦方向の画素部毎にそれぞれ対応するように、圧縮画
素表示信号を並列に分配する画素信号分配部と、該画素
信号分配部で分配した圧縮画素表示信号を伸長処理する
信号伸長処理部と、該信号伸長処理部で伸長処理した画
素表示信号を演算処理して視認性を改善する並列信号処
理部とを備え、該並列信号処理部の出力端をそれぞれ、
該縦方向および横方向にそれぞれ複数設けられた画素部
のうち該縦方向の画素部毎に接続された各信号線に接続
した表示駆動装置。 - 【請求項3】 前記信号処理部は、入力画素表示信号を
変数とする関数演算を全ての画素部について、高周波成
分除去用の平滑フィルタの同一関数で行う構成とした請
求項1または2記載の表示駆動装置。 - 【請求項4】 前記信号処理部は、隣接する入力画素表
示信号間を補間処理することによって、該入力画素表示
信号間の中間位置に新たな画素表示信号を生成し、該生
成した画素表示信号を該入力画素表示表示信号間の信号
線に供給する構成とした請求項1または2記載の表示駆
動装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18043095A JPH0934395A (ja) | 1995-07-17 | 1995-07-17 | 表示駆動装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18043095A JPH0934395A (ja) | 1995-07-17 | 1995-07-17 | 表示駆動装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0934395A true JPH0934395A (ja) | 1997-02-07 |
Family
ID=16083126
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18043095A Withdrawn JPH0934395A (ja) | 1995-07-17 | 1995-07-17 | 表示駆動装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0934395A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004117527A (ja) * | 2002-09-24 | 2004-04-15 | Sharp Corp | 液晶表示装置 |
JP2004212607A (ja) * | 2002-12-27 | 2004-07-29 | Sharp Corp | 表示装置の駆動方法、表示装置、および、そのプログラム |
JP2009268139A (ja) * | 2009-07-02 | 2009-11-12 | Thomson Licensing | ビデオ信号を処理する方法 |
US7800690B2 (en) | 1997-12-23 | 2010-09-21 | Thomson Licensing | Low noise encoding and decoding apparatus and method |
-
1995
- 1995-07-17 JP JP18043095A patent/JPH0934395A/ja not_active Withdrawn
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7800690B2 (en) | 1997-12-23 | 2010-09-21 | Thomson Licensing | Low noise encoding and decoding apparatus and method |
JP2004117527A (ja) * | 2002-09-24 | 2004-04-15 | Sharp Corp | 液晶表示装置 |
JP2004212607A (ja) * | 2002-12-27 | 2004-07-29 | Sharp Corp | 表示装置の駆動方法、表示装置、および、そのプログラム |
US7583278B2 (en) | 2002-12-27 | 2009-09-01 | Sharp Kabushiki Kaisha | Display drive method, display, and program therefor |
US8063921B2 (en) | 2002-12-27 | 2011-11-22 | Sharp Kabushiki Kaisha | Display drive method, display, and program therefor |
JP2009268139A (ja) * | 2009-07-02 | 2009-11-12 | Thomson Licensing | ビデオ信号を処理する方法 |
JP4724240B2 (ja) * | 2009-07-02 | 2011-07-13 | トムソン ライセンシング | ビデオ信号を処理する方法 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20021001 |