JPH09331629A - Ｄｃチョッパ回路によるモータ制御時の電流制限構造 - Google Patents
Ｄｃチョッパ回路によるモータ制御時の電流制限構造Info
- Publication number
- JPH09331629A JPH09331629A JP8148797A JP14879796A JPH09331629A JP H09331629 A JPH09331629 A JP H09331629A JP 8148797 A JP8148797 A JP 8148797A JP 14879796 A JP14879796 A JP 14879796A JP H09331629 A JPH09331629 A JP H09331629A
- Authority
- JP
- Japan
- Prior art keywords
- pulse signal
- circuit
- motor
- limit value
- chopper circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Forklifts And Lifting Vehicles (AREA)
- Protection Of Generators And Motors (AREA)
- Control Of Direct Current Motors (AREA)
Abstract
(57)【要約】
【課題】 異常時であっても通常時と同様の周波数のパ
ルス信号でモータ電流を制御し得るＤＣチョッパ回路に
よるモータ制御時の電流制限構造を提供する。 【解決手段】 オペアンプ８とその外付け抵抗Ｒ1 ，Ｒ
2 ，Ｒ3 とでヒステリシスコンパレータIIを構成し、Ｃ
ＰＵ７の異常時に電流検出器６で検出されるモータ電流
ＩがヒステリシスコンパレータIIの上限値及び下限値を
通過する毎に状態が変化するパルス信号Ｐ2 を発生し、
アンド回路９においてパルス信号Ｐ2 と異常時にデュー
ティ１００％になるＣＰＵ７の出力信号であるパルス信
号Ｐ1 とのアンド論理をとることによりＩＧＢＴ５をパ
ルス信号Ｐ2 と同一波形のパルス信号Ｐ2 で導通制御す
るようにしたものである。
ルス信号でモータ電流を制御し得るＤＣチョッパ回路に
よるモータ制御時の電流制限構造を提供する。 【解決手段】 オペアンプ８とその外付け抵抗Ｒ1 ，Ｒ
2 ，Ｒ3 とでヒステリシスコンパレータIIを構成し、Ｃ
ＰＵ７の異常時に電流検出器６で検出されるモータ電流
ＩがヒステリシスコンパレータIIの上限値及び下限値を
通過する毎に状態が変化するパルス信号Ｐ2 を発生し、
アンド回路９においてパルス信号Ｐ2 と異常時にデュー
ティ１００％になるＣＰＵ７の出力信号であるパルス信
号Ｐ1 とのアンド論理をとることによりＩＧＢＴ５をパ
ルス信号Ｐ2 と同一波形のパルス信号Ｐ2 で導通制御す
るようにしたものである。
Description
【０００１】
【発明の属する技術分野】本発明はＤＣチョッパ回路に
よるモータ制御時の電流制限構造に関し、特にバッテリ
を電源とし、直流モータを駆動源とするもの、例えばバ
ッテリ・フォークリフト等の電動車両に適用して有用な
ものである。
よるモータ制御時の電流制限構造に関し、特にバッテリ
を電源とし、直流モータを駆動源とするもの、例えばバ
ッテリ・フォークリフト等の電動車両に適用して有用な
ものである。
【０００２】
【従来の技術】フォークリフトの中にはバッテリを電源
とし、モータを駆動源として走行する電動式のものがあ
る。この種の電動式フォークリフトでは、ＤＣチョッパ
回路による速度制御が汎用されている。この速度制御で
は、例えばＣＰＵで好適に形成される制御手段の出力信
号である所定周波数のパルス信号により、例えばＩＧＢ
Ｔ等で好適に形成されるＤＣチョッパ回路のスイッチ手
段の導通を制御している。
とし、モータを駆動源として走行する電動式のものがあ
る。この種の電動式フォークリフトでは、ＤＣチョッパ
回路による速度制御が汎用されている。この速度制御で
は、例えばＣＰＵで好適に形成される制御手段の出力信
号である所定周波数のパルス信号により、例えばＩＧＢ
Ｔ等で好適に形成されるＤＣチョッパ回路のスイッチ手
段の導通を制御している。
【０００３】このとき、制御手段ではモータに対する速
度指令値を入力し、この速度指令値に対応して出力信号
であるパルス信号のデューティを変えることによりスイ
ッチ手段の導通時間を制御し、モータに印加される平均
電圧を制御してその速度制御を行なっている。
度指令値を入力し、この速度指令値に対応して出力信号
であるパルス信号のデューティを変えることによりスイ
ッチ手段の導通時間を制御し、モータに印加される平均
電圧を制御してその速度制御を行なっている。
【０００４】かかる速度制御においては、制御手段のソ
フトウェアの異常等によりモータに過大電流が流れるこ
とを防止するため、ハードウェアによる電流制限手段を
設けてある。従来技術に係るこの種の電流制御手段は、
異常時には、図３（ａ）に示すような所定周波の信号で
あるべき制御手段の出力信号であるパルス信号を図３
（ｂ）に示すように間引く（間引いたパルスを図３
（ｂ）中に点線で示す）ことによりスイッチ手段の導通
時間を短かくしてモータ電流を制限する構成となってい
る。
フトウェアの異常等によりモータに過大電流が流れるこ
とを防止するため、ハードウェアによる電流制限手段を
設けてある。従来技術に係るこの種の電流制御手段は、
異常時には、図３（ａ）に示すような所定周波の信号で
あるべき制御手段の出力信号であるパルス信号を図３
（ｂ）に示すように間引く（間引いたパルスを図３
（ｂ）中に点線で示す）ことによりスイッチ手段の導通
時間を短かくしてモータ電流を制限する構成となってい
る。
【０００５】
【発明が解決しようとする課題】デジタル電流フィード
バックによる上述の如き従来技術に係る速度制御におい
ては、パルス信号のパルスを間引くことにより制御手段
の異常に対処し、モータに過大な電流が流れないように
制限している。このため、異常時にはパルス信号の周波
数が低くなりＤＣチョッパ回路の平滑コンデンサに流れ
るリップル電流が増大するという問題がある。一方、か
かる問題を回避すべく平滑コンデンサの容量を大きくす
ると、この平滑コンデンサの占有スペースが増大するば
かりでなくコストも増大するという問題がある。
バックによる上述の如き従来技術に係る速度制御におい
ては、パルス信号のパルスを間引くことにより制御手段
の異常に対処し、モータに過大な電流が流れないように
制限している。このため、異常時にはパルス信号の周波
数が低くなりＤＣチョッパ回路の平滑コンデンサに流れ
るリップル電流が増大するという問題がある。一方、か
かる問題を回避すべく平滑コンデンサの容量を大きくす
ると、この平滑コンデンサの占有スペースが増大するば
かりでなくコストも増大するという問題がある。
【０００６】本発明は、上記従来技術に鑑み、異常時で
あっても通常時と同様の周波数のパルス信号でモータ電
流を制限し得るＤＣチョッパ回路によるモータ制御時の
電流制限構造を提供することを目的とする。
あっても通常時と同様の周波数のパルス信号でモータ電
流を制限し得るＤＣチョッパ回路によるモータ制御時の
電流制限構造を提供することを目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成する本発
明の構成は、次の点を特徴とする。
明の構成は、次の点を特徴とする。
【０００８】１） ＤＣチョッパ回路のスイッチ手段の
導通時間を制御手段が送出する第１のパルス信号のデュ
ーティを変えることにより変化させて制御するように構
成したＤＣチョッパ回路によるモータの制御回路におい
て、上記制御手段の異常時に検出されるモータ電流が上
限値を通過した時点及び下限値を通過した時点でそれぞ
れ状態が変化する第２のパルス信号を送出する比較手段
を有し、この比較手段の出力信号である第２のパルス信
号と第１のパルス信号とを論理回路を通すことによりこ
の論理回路の出力信号として所定周波数の第３のパルス
信号を得、この第３のパルス信号でスイッチ手段の導通
制御を行なうように構成したこと。
導通時間を制御手段が送出する第１のパルス信号のデュ
ーティを変えることにより変化させて制御するように構
成したＤＣチョッパ回路によるモータの制御回路におい
て、上記制御手段の異常時に検出されるモータ電流が上
限値を通過した時点及び下限値を通過した時点でそれぞ
れ状態が変化する第２のパルス信号を送出する比較手段
を有し、この比較手段の出力信号である第２のパルス信
号と第１のパルス信号とを論理回路を通すことによりこ
の論理回路の出力信号として所定周波数の第３のパルス
信号を得、この第３のパルス信号でスイッチ手段の導通
制御を行なうように構成したこと。
【０００９】２） １）において、比較手段はオペアン
プとその外付け抵抗との組合せにより上・下限値及び両
者の幅を選定して形成したヒステリシスコンパレータで
あること。
プとその外付け抵抗との組合せにより上・下限値及び両
者の幅を選定して形成したヒステリシスコンパレータで
あること。
【００１０】
【発明の実施の形態】以下本発明の実施の形態を図面に
基づき詳細に説明する。
基づき詳細に説明する。
【００１１】図１は本発明の実施の形態をＤＣチョッパ
回路とともに示す回路図である。同図に示すように、Ｄ
Ｃチョッパ回路Ｉは、周知の一般的な構成のものであ
り、電源であるバッテリ１、平滑コンデンサ２、フリー
ホイーリングダイオード３、負荷であるモータ４、スイ
ッチ手段であるＩＧＢＩ５及びモータ電流Ｉを検出する
電流検出器６を有している。
回路とともに示す回路図である。同図に示すように、Ｄ
Ｃチョッパ回路Ｉは、周知の一般的な構成のものであ
り、電源であるバッテリ１、平滑コンデンサ２、フリー
ホイーリングダイオード３、負荷であるモータ４、スイ
ッチ手段であるＩＧＢＩ５及びモータ電流Ｉを検出する
電流検出器６を有している。
【００１２】制御手段であるＣＰＵ７は速度指令値ＳC
及び電流検出器６が検出するモータ電流Ｉを比較し、両
者の偏差に応じてデューティを制御した所定周波数のパ
ルス信号Ｐ1 を送出する。このパルス信号Ｐ1 はオペア
ンプ８の出力信号Ｐ2 とともにアンド回路９に入力され
る。アンド回路９はパルス信号Ｐ1 と出力信号Ｐ2 との
アンド論理をとり、この結果をパルス信号Ｐ3 としてＩ
ＧＢＴ５に送出する。
及び電流検出器６が検出するモータ電流Ｉを比較し、両
者の偏差に応じてデューティを制御した所定周波数のパ
ルス信号Ｐ1 を送出する。このパルス信号Ｐ1 はオペア
ンプ８の出力信号Ｐ2 とともにアンド回路９に入力され
る。アンド回路９はパルス信号Ｐ1 と出力信号Ｐ2 との
アンド論理をとり、この結果をパルス信号Ｐ3 としてＩ
ＧＢＴ５に送出する。
【００１３】後に詳述するが、通常時にはオペアンプ８
の出力信号Ｐ2 は“１”状態である。したがって、この
ときにはパルス信号Ｐ3 がパルス信号Ｐ1 に一致する。
この結果、通常時にはＩＧＢＴ５の導通時間はパルス信
号Ｐ1 によって一意に定まり、所定のモータ電流Ｉを流
すことができる。
の出力信号Ｐ2 は“１”状態である。したがって、この
ときにはパルス信号Ｐ3 がパルス信号Ｐ1 に一致する。
この結果、通常時にはＩＧＢＴ５の導通時間はパルス信
号Ｐ1 によって一意に定まり、所定のモータ電流Ｉを流
すことができる。
【００１４】オペアンプ８はその外付け抵抗Ｒ1 ，
Ｒ2 ，Ｒ3 とともにヒステリシスコンパレータIIを構成
している。すなわち、オペアンプ８の非反転入力端子に
は抵抗Ｒ 1 を介して制限電流設定値Ｉref に対応する設
定電圧を印加するとともに、反転入力端子には抵抗Ｒ3
を介してモータ電流Ｉに対応する検出電圧を印加してい
る。かくして抵抗Ｒ1 ，Ｒ2 による電圧分割比を適宜選
定することにより、この分割比で一意に定まる所定幅Ｗ
のヒステリシス特性をオペアンプ８に持たせることがで
き、同時に制限電流設定値Ｉref の値によりヒステリシ
ス特性に対応するモータ電流Ｉの上，下限値Ｕ，Ｌの中
間値が一意に決定される。
Ｒ2 ，Ｒ3 とともにヒステリシスコンパレータIIを構成
している。すなわち、オペアンプ８の非反転入力端子に
は抵抗Ｒ 1 を介して制限電流設定値Ｉref に対応する設
定電圧を印加するとともに、反転入力端子には抵抗Ｒ3
を介してモータ電流Ｉに対応する検出電圧を印加してい
る。かくして抵抗Ｒ1 ，Ｒ2 による電圧分割比を適宜選
定することにより、この分割比で一意に定まる所定幅Ｗ
のヒステリシス特性をオペアンプ８に持たせることがで
き、同時に制限電流設定値Ｉref の値によりヒステリシ
ス特性に対応するモータ電流Ｉの上，下限値Ｕ，Ｌの中
間値が一意に決定される。
【００１５】ここで制限電流設定値Ｉref は制限すべき
モータ電流Ｉの値に対応させて設定しておき、ヒステリ
シス特性の幅Ｗは通常時のパルス信号Ｐ1 の周波数に対
応させて選定しておく。
モータ電流Ｉの値に対応させて設定しておき、ヒステリ
シス特性の幅Ｗは通常時のパルス信号Ｐ1 の周波数に対
応させて選定しておく。
【００１６】この結果、図２に示すように、制御手段７
の異常に伴なうモータ電流Ｉの上昇に伴ないその値がヒ
ステリシス特性に対応する上限値Ｕを通過した時点で立
下り、その後のモータ電流Ｉの下降に伴ないその値がヒ
ステリシス特性に対応する下限値Ｌを通過した時点で立
上るパルス信号Ｐ2 がオペアンプ８の出力信号として得
られる。したがって、このときのパルス信号Ｐ2 は、モ
ータ電流Ｉの変化率が同一の場合にはモータ電流Ｉの変
化率及びヒステリシス特性の幅Ｗにより決定される一定
の周波数、すなわち通常時のパルス信号Ｐ1 と同一周波
数のパルス信号Ｐ2 となる。
の異常に伴なうモータ電流Ｉの上昇に伴ないその値がヒ
ステリシス特性に対応する上限値Ｕを通過した時点で立
下り、その後のモータ電流Ｉの下降に伴ないその値がヒ
ステリシス特性に対応する下限値Ｌを通過した時点で立
上るパルス信号Ｐ2 がオペアンプ８の出力信号として得
られる。したがって、このときのパルス信号Ｐ2 は、モ
ータ電流Ｉの変化率が同一の場合にはモータ電流Ｉの変
化率及びヒステリシス特性の幅Ｗにより決定される一定
の周波数、すなわち通常時のパルス信号Ｐ1 と同一周波
数のパルス信号Ｐ2 となる。
【００１７】一方、ＣＰＵ７の異常時にはその出力信号
であるパルス信号Ｐ1 は多くの場合デューティが１００
％になると考えられる。このように、パルス信号Ｐ1 の
デューティが１００％になった場合、アンド回路９の一
方の入力端子にはパルス信号Ｐ2 が供給されているので
このアンド回路９の出力信号であるパルス信号Ｐ3 はパ
ルス信号Ｐ2 と一致する。そこで、このときのパルス信
号Ｐ2 の周波数が通常時のパルス信号Ｐ1 の周波数と一
致するか、若しくはその近傍の周波数になるように抵抗
Ｒ1 ，Ｒ2 の値を決定する。
であるパルス信号Ｐ1 は多くの場合デューティが１００
％になると考えられる。このように、パルス信号Ｐ1 の
デューティが１００％になった場合、アンド回路９の一
方の入力端子にはパルス信号Ｐ2 が供給されているので
このアンド回路９の出力信号であるパルス信号Ｐ3 はパ
ルス信号Ｐ2 と一致する。そこで、このときのパルス信
号Ｐ2 の周波数が通常時のパルス信号Ｐ1 の周波数と一
致するか、若しくはその近傍の周波数になるように抵抗
Ｒ1 ，Ｒ2 の値を決定する。
【００１８】かかる本形態における作用をその動作態様
とともにまとめて説明する。先ず、通常時にはオペアン
プ８の出力信号であるパルス信号Ｐ2 は“１”の状態が
持続する信号である。したがって、この場合にはパルス
信号Ｐ3 とパルス信号Ｐ1 が一致し、速度指令値ＳC に
応じたモータ電流Ｉを流すようＩＧＢＴ５の導通制御が
行なわれる。
とともにまとめて説明する。先ず、通常時にはオペアン
プ８の出力信号であるパルス信号Ｐ2 は“１”の状態が
持続する信号である。したがって、この場合にはパルス
信号Ｐ3 とパルス信号Ｐ1 が一致し、速度指令値ＳC に
応じたモータ電流Ｉを流すようＩＧＢＴ５の導通制御が
行なわれる。
【００１９】かかる状態で運転中にＣＰＵ７に異常が発
生しパルス信号Ｐ1 のデューティが１００％になったと
すると、ＩＧＢＴ５もこれに応じて導通状態となり、モ
ータ電流Ｉが急激に上昇する。この結果、モータ電流Ｉ
が上限値Ｕを通過した時点でパルス信号Ｐ2 が立下り、
アンド回路９の出力信号であるパルス信号Ｐ3 も立下
る。この結果、ＩＧＢＴ５が遮断され、モータ電流Ｉが
漸減する。この結果、モータ電流Ｉが下限値Ｌを通過し
た時点でパルス信号Ｐ2 が再度立上り、アンド回路９の
出力信号であるパルス信号Ｐ3 も立上ってＩＧＢＴ５が
導通される。かくして、再度モータ電流Ｉが漸増し、以
下同様の動作が一定周期で繰り返される。
生しパルス信号Ｐ1 のデューティが１００％になったと
すると、ＩＧＢＴ５もこれに応じて導通状態となり、モ
ータ電流Ｉが急激に上昇する。この結果、モータ電流Ｉ
が上限値Ｕを通過した時点でパルス信号Ｐ2 が立下り、
アンド回路９の出力信号であるパルス信号Ｐ3 も立下
る。この結果、ＩＧＢＴ５が遮断され、モータ電流Ｉが
漸減する。この結果、モータ電流Ｉが下限値Ｌを通過し
た時点でパルス信号Ｐ2 が再度立上り、アンド回路９の
出力信号であるパルス信号Ｐ3 も立上ってＩＧＢＴ５が
導通される。かくして、再度モータ電流Ｉが漸増し、以
下同様の動作が一定周期で繰り返される。
【００２０】
【発明の効果】以上、実施の形態とともに具体的に説明
したように、本発明によれば、制御手段の異常が発生
し、モータ電流が所定値を超えて増大した場合には、Ｄ
Ｃチョッパ回路のスイッチ手段を制御するパルス信号を
通常時のパルス信号と同様の所定周波数の所定デューテ
ィを有するものとすることができるので、平滑コンデン
サ等、ＤＣチョッパ回路の構成要素を変更することな
く、制御手段の異常時も含め、良好な制御特性を得るこ
とができる。
したように、本発明によれば、制御手段の異常が発生
し、モータ電流が所定値を超えて増大した場合には、Ｄ
Ｃチョッパ回路のスイッチ手段を制御するパルス信号を
通常時のパルス信号と同様の所定周波数の所定デューテ
ィを有するものとすることができるので、平滑コンデン
サ等、ＤＣチョッパ回路の構成要素を変更することな
く、制御手段の異常時も含め、良好な制御特性を得るこ
とができる。
【図１】本発明の実施の形態をＤＣチョッパ回路ととも
に示す回路図。
に示す回路図。
【図２】図１の回路の動作を説明するための波形図。
【図３】従来技術におけるパルス信号の波形を示す波形
図。
図。
Ｉ ＤＣチョッパ回路 II ヒステリシスコンパレータ １ バッテリ ４ モータ ５ ＩＧＢＴ ６ 電流検出器 ７ ＣＰＵ ８ オペアンプ ９ アンド回路 ＳC 速度指令値 Ｉref 制限電流設定値 Ｐ1 ，Ｐ2 ，Ｐ3 パルス信号 Ｉ モータ電流 Ｕ 上限値 Ｖ 下限値 Ｗ 幅
Claims (2)
- 【請求項１】 ＤＣチョッパ回路のスイッチ手段の導通
時間を制御手段が送出する第１のパルス信号のデューテ
ィを変えることにより変化させて制御するように構成し
たＤＣチョッパ回路によるモータの制御回路において、 上記制御手段の異常時にモータ電流が上限値を通過した
時点及び下限値を通過した時点でそれぞれ状態が変化す
る第２のパルス信号を送出する比較手段を有し、この比
較手段の出力信号である第２のパルス信号と第１のパル
ス信号とを論理回路を通すことによりこの論理回路の出
力信号として所定周波数の第３のパルス信号を得、この
第３のパルス信号でスイッチ手段の導通制御を行なうよ
うに構成したことを特徴とするＤＣチョッパ回路による
モータ制御時の電流制限構造。 - 【請求項２】 ［請求項１］において、比較手段はオペ
アンプとその外付け抵抗との組合せにより上・下限値及
び両者の幅を選定して形成したヒステリシスコンパレー
タであることを特徴とするＤＣチョッパ回路によるモー
タ制御時の電流制限構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14879796A JP3411752B2 (ja) | 1996-06-11 | 1996-06-11 | Ｄｃチョッパ回路によるモータ制御時の電流制限構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14879796A JP3411752B2 (ja) | 1996-06-11 | 1996-06-11 | Ｄｃチョッパ回路によるモータ制御時の電流制限構造 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09331629A true JPH09331629A (ja) | 1997-12-22 |
| JP3411752B2 JP3411752B2 (ja) | 2003-06-03 |
Family
ID=15460927
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14879796A Expired - Fee Related JP3411752B2 (ja) | 1996-06-11 | 1996-06-11 | Ｄｃチョッパ回路によるモータ制御時の電流制限構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3411752B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9941712B2 (en) | 2012-12-03 | 2018-04-10 | Toyota Jidosha Kabushiki Kaisha | Electrical storage system |
| US10096992B2 (en) | 2012-12-03 | 2018-10-09 | Toyota Jidosha Kabushiki Kaisha | Electrical storage system |
| US10158241B2 (en) | 2012-12-03 | 2018-12-18 | Toyota Jidosha Kabushiki Kaisha | Electricity storage system |
-
1996
- 1996-06-11 JP JP14879796A patent/JP3411752B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9941712B2 (en) | 2012-12-03 | 2018-04-10 | Toyota Jidosha Kabushiki Kaisha | Electrical storage system |
| US10096992B2 (en) | 2012-12-03 | 2018-10-09 | Toyota Jidosha Kabushiki Kaisha | Electrical storage system |
| US10158241B2 (en) | 2012-12-03 | 2018-12-18 | Toyota Jidosha Kabushiki Kaisha | Electricity storage system |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3411752B2 (ja) | 2003-06-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6956359B2 (en) | Synchronous rectification for low voltage motor drive | |
| US20020190325A1 (en) | Power semiconductor device | |
| JPH11235025A (ja) | Ｐｗｍ方式のスイッチング・レギュレータ制御回路及びスイッチング・レギュレータ | |
| JPH09331629A (ja) | Ｄｃチョッパ回路によるモータ制御時の電流制限構造 | |
| JPH08149804A (ja) | スイッチングレギュレータ方式の電源回路 | |
| JP2624524B2 (ja) | 電動機の過負荷検出装置 | |
| JPH1141914A (ja) | Ｄｃ−ｄｃコンバータ | |
| JPH10215569A (ja) | Ｄｃ−ｄｃコンバータ | |
| JP2902653B2 (ja) | 直流電源装置 | |
| JP2000092830A (ja) | 電源回路 | |
| JPH1155851A (ja) | Ｄｃ−ａｃインバータ | |
| KR101186160B1 (ko) | 유니버설 모터 제어 장치 | |
| JPH0312030Y2 (ja) | ||
| CN114389484A (zh) | 一种电机驱动电路及其控制方法 | |
| KR101040460B1 (ko) | 전동지게차의 과전류 검출장치 | |
| KR100292484B1 (ko) | 에스알모터의구동회로 | |
| JPH0727834Y2 (ja) | コンバータ装置 | |
| JPH0389893A (ja) | 電動機の過負荷検出装置 | |
| JPH02211002A (ja) | 電気車用発電ブレーキ装置 | |
| JP2716290B2 (ja) | 電源回路 | |
| JPH09233888A (ja) | 車両用電動モータ制御装置 | |
| JPS6311905Y2 (ja) | ||
| JPH0681361B2 (ja) | 電気車の暴走防止方法 | |
| JPH0145153Y2 (ja) | ||
| US20050083002A1 (en) | Method for commutating an electronically commutated motor and motor for carrying out said method |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20030225 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080320 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090320 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100320 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110320 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110320 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120320 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130320 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140320 Year of fee payment: 11 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140320 Year of fee payment: 11 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |