JPH09321723A - 無瞬断回線切替え装置及び方法 - Google Patents
無瞬断回線切替え装置及び方法Info
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- JPH09321723A JPH09321723A JP8136940A JP13694096A JPH09321723A JP H09321723 A JPH09321723 A JP H09321723A JP 8136940 A JP8136940 A JP 8136940A JP 13694096 A JP13694096 A JP 13694096A JP H09321723 A JPH09321723 A JP H09321723A
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/062—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers
- H04J3/0623—Synchronous multiplexing systems, e.g. synchronous digital hierarchy/synchronous optical network (SDH/SONET), synchronisation with a pointer process
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/02—Arrangements for detecting or preventing errors in the information received by diversity reception
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- H04L1/12—Arrangements for detecting or preventing errors in the information received by using return channel
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- H04J2203/00—Aspects of optical multiplex systems other than those covered by H04J14/05 and H04J14/07
- H04J2203/0001—Provisions for broadband connections in integrated services digital network using frames of the Optical Transport Network [OTN] or using synchronous transfer mode [STM], e.g. SONET, SDH
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- Time-Division Multiplex Systems (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
(57)【要約】
【課題】 無瞬断回線切替えに関し、回線切替え前及び
後の回線の遅延量を最小限にすることができる無瞬断回
線切替え装置及び方法を提供する。 【解決手段】 主信号の所定位置に識別符号を挿入して
回線１，２へ並列に伝送信号を送信し、回線１から受信
された主信号を、記憶容量が可変で、かつ、格納された
データは記憶容量に応じた時間の後に読み出される記憶
回路へ格納し、記憶容量を変化させ主信号の読み出し時
間を変化させてその識別符号と、回線２から受信された
識別符号とを同期化させる。記憶容量の変化に応じて回
線１から受信された伝送信号のポインタを更新し、更新
されたポインタによって指定された伝送フレームの位置
に記憶回路から読み出された主信号を多重化することに
よって回線１，２から受信された伝送信号を同期化し、
切り替えることによって回線を切り替える。
後の回線の遅延量を最小限にすることができる無瞬断回
線切替え装置及び方法を提供する。 【解決手段】 主信号の所定位置に識別符号を挿入して
回線１，２へ並列に伝送信号を送信し、回線１から受信
された主信号を、記憶容量が可変で、かつ、格納された
データは記憶容量に応じた時間の後に読み出される記憶
回路へ格納し、記憶容量を変化させ主信号の読み出し時
間を変化させてその識別符号と、回線２から受信された
識別符号とを同期化させる。記憶容量の変化に応じて回
線１から受信された伝送信号のポインタを更新し、更新
されたポインタによって指定された伝送フレームの位置
に記憶回路から読み出された主信号を多重化することに
よって回線１，２から受信された伝送信号を同期化し、
切り替えることによって回線を切り替える。
Description
【０００１】
【発明の属する技術分野】本発明は、伝送網において伝
送データを中断・欠落させることなく、無瞬断で回線を
切り替える無瞬断回線切替え装置及び方法に関する。特
に、ＣＣＩＴＴで標準化されたＳＤＨ(Synchronous Dig
ital Hierarchy) 、米国のＳＯＮＥＴなどの伝送方式に
よる伝送網において、現用回線を予備回線に無瞬断で切
替えるための回線間信号の同期方法に関する。近年、基
幹系伝送路は回線品質を向上する目的から、従来の高次
群での冗長系無し、低次群での回線切替えによる予備回
線の確保から、高次群で冗長系を具備し、かつ無瞬断で
回線切替えを行うことが要求されるようになった。
送データを中断・欠落させることなく、無瞬断で回線を
切り替える無瞬断回線切替え装置及び方法に関する。特
に、ＣＣＩＴＴで標準化されたＳＤＨ(Synchronous Dig
ital Hierarchy) 、米国のＳＯＮＥＴなどの伝送方式に
よる伝送網において、現用回線を予備回線に無瞬断で切
替えるための回線間信号の同期方法に関する。近年、基
幹系伝送路は回線品質を向上する目的から、従来の高次
群での冗長系無し、低次群での回線切替えによる予備回
線の確保から、高次群で冗長系を具備し、かつ無瞬断で
回線切替えを行うことが要求されるようになった。
【０００２】
【従来の技術】図１０は従来例を示す無瞬断回線切替え
装置のブロック図、図１１は従来例の無瞬断回線切替え
の動作を説明するタイミング図である。
装置のブロック図、図１１は従来例の無瞬断回線切替え
の動作を説明するタイミング図である。
【０００３】図１０において、Ａ局とＢ局間で、現用回
線はＡ局からＢ局に直接接続され、予備回線はＣ局を経
由してＢ局に接続されている。Ａ局の送信側端局装置は
フレ−ムパルス（ＦＰ）挿入回路及び分岐回路から構成
されている。分岐回路によって分岐された伝送信号はＡ
局から現用回線及び予備回線を経由して並行にＢ局へ伝
送される。Ｂ局の受信側端局装置は制御回路及びセレク
タ、並びに現用側に固定遅延器（または一定記憶容量の
メモリ）及びフレ−ムパルス（ＦＰ）検出回路、また予
備側にエラスティックメモリ及びフレ−ムパルス検出回
路を備える。
線はＡ局からＢ局に直接接続され、予備回線はＣ局を経
由してＢ局に接続されている。Ａ局の送信側端局装置は
フレ−ムパルス（ＦＰ）挿入回路及び分岐回路から構成
されている。分岐回路によって分岐された伝送信号はＡ
局から現用回線及び予備回線を経由して並行にＢ局へ伝
送される。Ｂ局の受信側端局装置は制御回路及びセレク
タ、並びに現用側に固定遅延器（または一定記憶容量の
メモリ）及びフレ−ムパルス（ＦＰ）検出回路、また予
備側にエラスティックメモリ及びフレ−ムパルス検出回
路を備える。
【０００４】図１１を参照して従来例の無瞬断回線切替
えの動作を説明する。Ａ局において、フレ−ムパルス挿
入回路はＡ局に入力された伝送信号に、伝送信号中の位
置を識別するための特定形式の信号（以下、フレ−ムパ
ルスという）を挿入する。(1) フレ−ムパルスを含む伝
送データ（以下、単に信号という）は分岐回路によって
現用回線と予備回線とに分岐されてＡ局から送出され
る。 (2) 現用回線経由の信号はＤＬ１だけ遅延してＢ局に到
達する。 (3) 予備回線経由の信号はＣ局を経由するため、ＤＬ１
より大きい遅延量ＤＬ２だけ遅延してＢ局に到達する。 (4) Ｂ局において現用回線経由の信号は固定遅延器によ
って、予備回線経由の信号より遅延するように、更に遅
延される。即ち、現用回線経由の信号は、予備回線を経
由してＢ局へ入力される信号より、現用回線を経由して
固定遅延器から出力された信号の方が遅れるように予め
設定された遅延量ＤＬ３が与えられる。
えの動作を説明する。Ａ局において、フレ−ムパルス挿
入回路はＡ局に入力された伝送信号に、伝送信号中の位
置を識別するための特定形式の信号（以下、フレ−ムパ
ルスという）を挿入する。(1) フレ−ムパルスを含む伝
送データ（以下、単に信号という）は分岐回路によって
現用回線と予備回線とに分岐されてＡ局から送出され
る。 (2) 現用回線経由の信号はＤＬ１だけ遅延してＢ局に到
達する。 (3) 予備回線経由の信号はＣ局を経由するため、ＤＬ１
より大きい遅延量ＤＬ２だけ遅延してＢ局に到達する。 (4) Ｂ局において現用回線経由の信号は固定遅延器によ
って、予備回線経由の信号より遅延するように、更に遅
延される。即ち、現用回線経由の信号は、予備回線を経
由してＢ局へ入力される信号より、現用回線を経由して
固定遅延器から出力された信号の方が遅れるように予め
設定された遅延量ＤＬ３が与えられる。
【０００５】現用回線から入力された信号は固定遅延
器、ＦＰ検出回路及びセレクタを経由してＢ局から出力
される。現用側のＦＰ検出回路は入力される信号からフ
レ−ムパルスを検出し、その検出信号を制御回路へ出力
する。一方、予備回線から入力された信号は例えば、１
バイト単位で順次、エラスティックメモリへ、先入れ先
出し（ＦＩＦＯ）方式で格納され、読み出される。エラ
スティックメモリの記憶容量（バイト数）は制御回路に
よって動的に指定される。エラスティックメモリから読
み出された信号はＦＰ検出回路を経由してセレクタへ出
力される。予備側のＦＰ検出回路は入力される信号から
フレ−ムパルスを検出し、その検出信号を制御回路へ出
力する。
器、ＦＰ検出回路及びセレクタを経由してＢ局から出力
される。現用側のＦＰ検出回路は入力される信号からフ
レ−ムパルスを検出し、その検出信号を制御回路へ出力
する。一方、予備回線から入力された信号は例えば、１
バイト単位で順次、エラスティックメモリへ、先入れ先
出し（ＦＩＦＯ）方式で格納され、読み出される。エラ
スティックメモリの記憶容量（バイト数）は制御回路に
よって動的に指定される。エラスティックメモリから読
み出された信号はＦＰ検出回路を経由してセレクタへ出
力される。予備側のＦＰ検出回路は入力される信号から
フレ−ムパルスを検出し、その検出信号を制御回路へ出
力する。
【０００６】制御回路は、双方のＦＰ検出回路から出力
される検出信号が同時に発生するか否か判定する。判定
が否のときはエラスティックメモリのバイト数の指定を
順次増加することによって、エラスティックメモリから
出力されるデータを遅延させる。双方のＦＰ検出回路か
ら検出信号（即ち、フレ−ムパルス）が同時に発生する
まで、この操作が繰り返される。判定の結果、検出信号
が同時に発生したとき、双方の回線を経由する信号が同
期化され、無瞬断切替えが可能になる。したがって、制
御回路は予備側のフレ−ムパルス検出回路からの伝送信
号を選択して出力するようにセレクタを制御することに
よって、信号を現用側から予備側へ切り替えることがで
きる。
される検出信号が同時に発生するか否か判定する。判定
が否のときはエラスティックメモリのバイト数の指定を
順次増加することによって、エラスティックメモリから
出力されるデータを遅延させる。双方のＦＰ検出回路か
ら検出信号（即ち、フレ−ムパルス）が同時に発生する
まで、この操作が繰り返される。判定の結果、検出信号
が同時に発生したとき、双方の回線を経由する信号が同
期化され、無瞬断切替えが可能になる。したがって、制
御回路は予備側のフレ−ムパルス検出回路からの伝送信
号を選択して出力するようにセレクタを制御することに
よって、信号を現用側から予備側へ切り替えることがで
きる。
【０００７】
【発明が解決しようとする課題】以上説明したように、
従来の方式では、現用側回路に予め遅延器を挿入し、そ
の結果、現用側回路経由の信号が予備回線経由の信号よ
り遅延するようにした。そのため、通常の運用時におい
ても現用回線経由の信号の遅延が増大し、また、予備回
線に切り替えたとき、信号はさらに遅延することにな
る。従って、このように遅延の大きい回線で構成された
通信網においては、各回線の遅延量が加算されて網全体
の遅延が不当に増大するので通信網として不適であると
いう問題点があった。
従来の方式では、現用側回路に予め遅延器を挿入し、そ
の結果、現用側回路経由の信号が予備回線経由の信号よ
り遅延するようにした。そのため、通常の運用時におい
ても現用回線経由の信号の遅延が増大し、また、予備回
線に切り替えたとき、信号はさらに遅延することにな
る。従って、このように遅延の大きい回線で構成された
通信網においては、各回線の遅延量が加算されて網全体
の遅延が不当に増大するので通信網として不適であると
いう問題点があった。
【０００８】本発明は回線切替え前及び後の現用回線及
び予備回線経由の信号の遅延量を最小限にして、回線間
の信号の同期を確立することができる無瞬断回線切替え
装置及び方法を提供することを目的とする。
び予備回線経由の信号の遅延量を最小限にして、回線間
の信号の同期を確立することができる無瞬断回線切替え
装置及び方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】伝送フレームの、ポイン
タで指定された信号位置に主信号が多重化された伝送信
号を互いに伝送遅延が異なる複数の回線１，２へ並列に
送信し、受信された伝送信号を同期化して伝送信号間で
切り替えを行う回線切替え装置において、前記送信され
る主信号の予め定められた位置に同期検出のための識別
符号を挿入する符号挿入回路と、一方の回線１から受信
された伝送信号の主信号を入力して、記憶容量が可変な
記憶部へ格納し、記憶容量に応じた時間の後に読み出す
ように構成された記憶回路と、記憶回路を制御して回線
１，２から受信される信号を同期化し、同期化された信
号を切り替えることによって回線間で切替えを行う制御
回路を設ける。
タで指定された信号位置に主信号が多重化された伝送信
号を互いに伝送遅延が異なる複数の回線１，２へ並列に
送信し、受信された伝送信号を同期化して伝送信号間で
切り替えを行う回線切替え装置において、前記送信され
る主信号の予め定められた位置に同期検出のための識別
符号を挿入する符号挿入回路と、一方の回線１から受信
された伝送信号の主信号を入力して、記憶容量が可変な
記憶部へ格納し、記憶容量に応じた時間の後に読み出す
ように構成された記憶回路と、記憶回路を制御して回線
１，２から受信される信号を同期化し、同期化された信
号を切り替えることによって回線間で切替えを行う制御
回路を設ける。
【００１０】制御回路は、前記記憶容量を変化させるこ
とによって記憶回路から主信号が読み出される時間を変
化させてその識別符号と、回線２から受信された伝送信
号の主信号の識別符号とを同期化させる。また、変化さ
れた記憶容量に応じて回線１から受信された伝送信号の
伝送フレームのポインタを更新し、更新されたポインタ
によって指定された伝送フレームの信号位置へ記憶回路
から読み出された主信号を多重化することによって回線
１，２から受信された伝送信号を同期化する。したがっ
て、回線切替えの必要が生じたとき、制御回路は、この
ようにして信号を同期化し、切り替えることによって無
瞬断回線切替えを行うことができる。
とによって記憶回路から主信号が読み出される時間を変
化させてその識別符号と、回線２から受信された伝送信
号の主信号の識別符号とを同期化させる。また、変化さ
れた記憶容量に応じて回線１から受信された伝送信号の
伝送フレームのポインタを更新し、更新されたポインタ
によって指定された伝送フレームの信号位置へ記憶回路
から読み出された主信号を多重化することによって回線
１，２から受信された伝送信号を同期化する。したがっ
て、回線切替えの必要が生じたとき、制御回路は、この
ようにして信号を同期化し、切り替えることによって無
瞬断回線切替えを行うことができる。
【００１１】
【発明の実施の形態】以下、本発明の無瞬断回線切替え
装置の実施形態を、図を参照しながら説明する。なお、
全図を通じて同一の数字が付された構成要素は同一又は
同様な要素を示す。
装置の実施形態を、図を参照しながら説明する。なお、
全図を通じて同一の数字が付された構成要素は同一又は
同様な要素を示す。
【００１２】本発明は、国際規格として規定された新同
期システムであるＳＤＨ(Synchronous Digital Hierarc
hy) 伝送方式のポインタ（セクションオ−バ−ヘッドＳ
ＯＨにある制御信号）を利用して現用及び／又は予備側
回路に遅延を挿入し、現用回線及び予備回線を経由する
信号を同期させて無瞬断回線切替えを行う。ＳＤＨのポ
インタ（ＡＵポインタ、ＴＵポインタ）は、ＳＤＨの伝
送フレ−ムにおけるペイロ−ドに多重化される情報の先
頭を示すものであり、このポインタを利用して正スタッ
フ、負スタッフを行うことによりデ−タ誤りを来すこと
なく、１フレーム中に伝送するデ−タの量を制御するこ
とができる。したがって、ポインタを用いることによ
り、ＳＤＨ伝送フレ−ムにおける、多重化情報（ＶＣ−
３等、以下、主信号という）の位置を固定することな
く、動的に変化させながら伝送することができる。即
ち、１伝送フレーム中に伝送すべきデ−タ量の変化に柔
軟に対応することができる。本発明は、ポインタのこの
ような特徴を利用して無瞬断切替えを実現する。ＳＤＨ
の詳細については、国際規格ＩＴＵ−Ｔ Ｇ７０９等の
資料を参照されたい。
期システムであるＳＤＨ(Synchronous Digital Hierarc
hy) 伝送方式のポインタ（セクションオ−バ−ヘッドＳ
ＯＨにある制御信号）を利用して現用及び／又は予備側
回路に遅延を挿入し、現用回線及び予備回線を経由する
信号を同期させて無瞬断回線切替えを行う。ＳＤＨのポ
インタ（ＡＵポインタ、ＴＵポインタ）は、ＳＤＨの伝
送フレ−ムにおけるペイロ−ドに多重化される情報の先
頭を示すものであり、このポインタを利用して正スタッ
フ、負スタッフを行うことによりデ−タ誤りを来すこと
なく、１フレーム中に伝送するデ−タの量を制御するこ
とができる。したがって、ポインタを用いることによ
り、ＳＤＨ伝送フレ−ムにおける、多重化情報（ＶＣ−
３等、以下、主信号という）の位置を固定することな
く、動的に変化させながら伝送することができる。即
ち、１伝送フレーム中に伝送すべきデ−タ量の変化に柔
軟に対応することができる。本発明は、ポインタのこの
ような特徴を利用して無瞬断切替えを実現する。ＳＤＨ
の詳細については、国際規格ＩＴＵ−Ｔ Ｇ７０９等の
資料を参照されたい。
【００１３】ＳＤＨ伝送方式においては、伝送フレ−ム
と多重化される情報のフレ−ムとのずれを、ポインタと
呼ばれるオフセット値によって、あたかもメモリにアク
セスするがごとく指定することによって同期化を実現し
ている。つまり、同期多重化において、１２５マイクロ
秒ごとのフレ−ム同期をとる際、多重化処理遅延時間を
最小とするために、伝送フレ−ムの時間位相と多重化情
報のフレ−ム時間位相との差を、タイムスロットのアド
レス位置の差として表示している。
と多重化される情報のフレ−ムとのずれを、ポインタと
呼ばれるオフセット値によって、あたかもメモリにアク
セスするがごとく指定することによって同期化を実現し
ている。つまり、同期多重化において、１２５マイクロ
秒ごとのフレ−ム同期をとる際、多重化処理遅延時間を
最小とするために、伝送フレ−ムの時間位相と多重化情
報のフレ−ム時間位相との差を、タイムスロットのアド
レス位置の差として表示している。
【００１４】ポインタはセクションオ−バ−ヘッド（Ｓ
ＯＨ）にはさまれたＳＴＭ−Ｎフレ−ムの第４行目に位
置し、Ｈ１，Ｈ２，Ｈ３の３種類のバイトから構成され
ている。Ｈ１，Ｈ２には、ポインタ値とそれを即座に変
更するための制御ビットが収容されており、Ｈ３バイト
は次に述べるスタッフ動作のためのアクションバイトで
ある。伝送フレ−ムのクロック周波数と多重化情報のク
ロック周波数の間に微小な差がある場合に、ポインタを
用いてスタッフ動作を行い、転送情報の欠落を防止する
ことができる。
ＯＨ）にはさまれたＳＴＭ−Ｎフレ−ムの第４行目に位
置し、Ｈ１，Ｈ２，Ｈ３の３種類のバイトから構成され
ている。Ｈ１，Ｈ２には、ポインタ値とそれを即座に変
更するための制御ビットが収容されており、Ｈ３バイト
は次に述べるスタッフ動作のためのアクションバイトで
ある。伝送フレ−ムのクロック周波数と多重化情報のク
ロック周波数の間に微小な差がある場合に、ポインタを
用いてスタッフ動作を行い、転送情報の欠落を防止する
ことができる。
【００１５】図２はポインタによる周波数調整の原理を
説明する図であって、ＳＴＭ−０のペイロ−ドにＶＣ−
３を多重化する場合を説明している。ＳＴＭ−０のペイ
ロ−ドのクロック周波数をｆ０、多重化するＶＣ−３の
クロック周波数をｆ１とする。ペイロ−ドの７８３バイ
トの基準時間に対して、多重化するＶＣ−３のクロック
が (1)ｆ０＝ｆ１、 (2)ｆ０＞ｆ１、(3) ｆ０＜ｆ１の
場合について示している。
説明する図であって、ＳＴＭ−０のペイロ−ドにＶＣ−
３を多重化する場合を説明している。ＳＴＭ−０のペイ
ロ−ドのクロック周波数をｆ０、多重化するＶＣ−３の
クロック周波数をｆ１とする。ペイロ−ドの７８３バイ
トの基準時間に対して、多重化するＶＣ−３のクロック
が (1)ｆ０＝ｆ１、 (2)ｆ０＞ｆ１、(3) ｆ０＜ｆ１の
場合について示している。
【００１６】(1) の場合は、ＳＴＭ−０のペイロ−ドの
バイト数７８３に対して、多重化するＶＣ−３のバイト
数が７８３で一致しているため、スタッフ動作は行わな
い。(2) の場合、ＳＴＭ−０のペイロ−ドのバイト数７
８３に対して、多重化するＶＣ−３のバイト数が７８２
バイトであり１バイト足りないため、ポインタ値を１バ
イト分増加し、１バイト分遅らせて多重化することによ
って整合をとっている（正スタッフ動作）。(3) の場
合、ＳＴＭ−０のペイロ−ドのバイト数７８３に対し
て、多重化するＶＣ−３のバイト数が７８４バイトであ
り１バイト多いため、ポインタ値を１バイト分減少して
Ｈ３バイトから多重化することによって、ＳＴＭ−０の
ペイロ−ドのバイト数を７８４バイトとして整合をとっ
ている（負スタッフ動作）。これらの動作は、ＳＴＭ−
０のペイロ−ドの周波数と多重化するＶＣ−３のクロッ
クの周波数との誤差を吸収する場合の動作を示してい
る。
バイト数７８３に対して、多重化するＶＣ−３のバイト
数が７８３で一致しているため、スタッフ動作は行わな
い。(2) の場合、ＳＴＭ−０のペイロ−ドのバイト数７
８３に対して、多重化するＶＣ−３のバイト数が７８２
バイトであり１バイト足りないため、ポインタ値を１バ
イト分増加し、１バイト分遅らせて多重化することによ
って整合をとっている（正スタッフ動作）。(3) の場
合、ＳＴＭ−０のペイロ−ドのバイト数７８３に対し
て、多重化するＶＣ−３のバイト数が７８４バイトであ
り１バイト多いため、ポインタ値を１バイト分減少して
Ｈ３バイトから多重化することによって、ＳＴＭ−０の
ペイロ−ドのバイト数を７８４バイトとして整合をとっ
ている（負スタッフ動作）。これらの動作は、ＳＴＭ−
０のペイロ−ドの周波数と多重化するＶＣ−３のクロッ
クの周波数との誤差を吸収する場合の動作を示してい
る。
【００１７】以上が、ＳＤＨ伝送方式において通常使用
される、ポインタによるスタッフ動作であるが、本発明
によるポインタ操作及びスタッフ動作を以下に説明す
る。図３は本発明によるポインタ操作及びスタッフ動作
を説明する図であって、ＳＴＭ−０のペイロ−ドにＶＣ
−３を多重化する場合の(1) スタッフ無の場合、(2) 正
スタッフの場合、(3) 負スタッフの場合を示している。
ここで、ｆ０＝ｆ１として、ポインタを操作して強制的
にスタッフ動作を行う場合を考える。
される、ポインタによるスタッフ動作であるが、本発明
によるポインタ操作及びスタッフ動作を以下に説明す
る。図３は本発明によるポインタ操作及びスタッフ動作
を説明する図であって、ＳＴＭ−０のペイロ−ドにＶＣ
−３を多重化する場合の(1) スタッフ無の場合、(2) 正
スタッフの場合、(3) 負スタッフの場合を示している。
ここで、ｆ０＝ｆ１として、ポインタを操作して強制的
にスタッフ動作を行う場合を考える。
【００１８】(1) の場合は、ＳＴＭ−０のペイロ−ドの
バイト数７８３に対して、多重化するＶＣ−３のバイト
数が７８３で一致している。(2) の場合は、ＳＴＭ−０
のペイロ−ドのバイト数７８３に対して正スタッフを行
っているため、多重化するＶＣ−３のバイト数が７８２
バイトとなり、１２５マイクロ秒の間に送信できる情報
量が１バイト少なくなる。そのため、当該伝送フレーム
（ＳＴＭ−０）において送信できなかった１バイトはメ
モリ等に蓄えておいて、ＶＣ−３を７８２バイトとして
送信する必要がある。(3) の場合は、ＳＴＭ−０のペイ
ロ−ドのバイト数７８３に対して負スタッフを行ってい
るため、多重化するＶＣ−３のバイト数が７８４バイト
となり、１２５マイクロ秒の間に送信可能な情報量が１
バイト多くなる。そのため、メモリ等に記憶させておい
た情報から１バイト読み出して付加し、ＶＣ−３を７８
４バイトとして送信する必要がある。
バイト数７８３に対して、多重化するＶＣ−３のバイト
数が７８３で一致している。(2) の場合は、ＳＴＭ−０
のペイロ−ドのバイト数７８３に対して正スタッフを行
っているため、多重化するＶＣ−３のバイト数が７８２
バイトとなり、１２５マイクロ秒の間に送信できる情報
量が１バイト少なくなる。そのため、当該伝送フレーム
（ＳＴＭ−０）において送信できなかった１バイトはメ
モリ等に蓄えておいて、ＶＣ−３を７８２バイトとして
送信する必要がある。(3) の場合は、ＳＴＭ−０のペイ
ロ−ドのバイト数７８３に対して負スタッフを行ってい
るため、多重化するＶＣ−３のバイト数が７８４バイト
となり、１２５マイクロ秒の間に送信可能な情報量が１
バイト多くなる。そのため、メモリ等に記憶させておい
た情報から１バイト読み出して付加し、ＶＣ−３を７８
４バイトとして送信する必要がある。
【００１９】このように、ポインタを制御することによ
って強制的に正又は負スタッフ動作を行うことができ
る。したがって本発明は、主信号を１バイトずつメモリ
に蓄積し、正スタッフを行いながらポインタ値を１ずつ
増加することによって主信号の送出を遅延させ、また、
メモリに蓄積しておいた主信号を負スタッフを行いなが
ら１バイトずつ放出し、ポインタ値を１ずつ減少するこ
とによって遅延を回復したりする。以下、正スタッフ又
は負スタッフを行いながらポインタ値を増減すること
を、単にポインタを更新するという。
って強制的に正又は負スタッフ動作を行うことができ
る。したがって本発明は、主信号を１バイトずつメモリ
に蓄積し、正スタッフを行いながらポインタ値を１ずつ
増加することによって主信号の送出を遅延させ、また、
メモリに蓄積しておいた主信号を負スタッフを行いなが
ら１バイトずつ放出し、ポインタ値を１ずつ減少するこ
とによって遅延を回復したりする。以下、正スタッフ又
は負スタッフを行いながらポインタ値を増減すること
を、単にポインタを更新するという。
【００２０】図４はメモリによる遅延とポインタとの関
係を示す図である。図４(A) において、データがエラス
ティックメモリに格納される前（入力側）のポインタの
値をｎとし、データがｋバイト分のメモリを経由し（即
ち、書き込まれ、次に読み出され）たとき、データは伝
送路上をｋバイト伝送するに相当する時間（ｋタイムス
ロット時間）だけ遅延する。したがって、出力側ポイン
タの値をｎ＋ｋとしてデータを送出する必要がある。
係を示す図である。図４(A) において、データがエラス
ティックメモリに格納される前（入力側）のポインタの
値をｎとし、データがｋバイト分のメモリを経由し（即
ち、書き込まれ、次に読み出され）たとき、データは伝
送路上をｋバイト伝送するに相当する時間（ｋタイムス
ロット時間）だけ遅延する。したがって、出力側ポイン
タの値をｎ＋ｋとしてデータを送出する必要がある。
【００２１】図４(B) は、図４(A) においてデータが経
由するメモリのバイト数ｋを変化させたときの出力側ポ
インタ値の変化を示す。即ち、入力側ポインタ値がｎの
とき、データを１バイトのメモリを経由して、１タイム
スロット時間だけ遅延させて送出（正スタッフ）すると
き、出力側ポインタ値はｎ＋１となる。また、２バイト
のメモリを経由して、２タイムスロット時間だけ遅延さ
せるとき、出力側ポインタ値はｎ＋２となる。同様に、
入力側ポインタ値がｎのとき、データを７８２バイトの
メモリを経由して、７８２タイムスロット時間だけ遅延
させて送出するとき、出力側ポインタ値はｎ＋７８２と
なる。このように、回線から受信されるデータをメモリ
に蓄積し、ＳＤＨ伝送方式のポインタを制御することに
より、伝送エラ−を生じることなく回線に遅延を挿入す
ることができる。
由するメモリのバイト数ｋを変化させたときの出力側ポ
インタ値の変化を示す。即ち、入力側ポインタ値がｎの
とき、データを１バイトのメモリを経由して、１タイム
スロット時間だけ遅延させて送出（正スタッフ）すると
き、出力側ポインタ値はｎ＋１となる。また、２バイト
のメモリを経由して、２タイムスロット時間だけ遅延さ
せるとき、出力側ポインタ値はｎ＋２となる。同様に、
入力側ポインタ値がｎのとき、データを７８２バイトの
メモリを経由して、７８２タイムスロット時間だけ遅延
させて送出するとき、出力側ポインタ値はｎ＋７８２と
なる。このように、回線から受信されるデータをメモリ
に蓄積し、ＳＤＨ伝送方式のポインタを制御することに
より、伝送エラ−を生じることなく回線に遅延を挿入す
ることができる。
【００２２】図５は本発明の第１の実施形態を示すブロ
ック図である。送信側（Ａ局）の送信側端局装置はフレ
−ムパルス（ＦＰ）挿入回路10及び分岐回路20から構成
される。フレ−ムパルス挿入回路10は、例えば複数の伝
送フレームごとの主信号中の、例えば、パスオーバヘッ
ド（ＰＯＨ：Path Overhead ）の所定バイトに、特定の
形式の信号（以下、フレ−ムパルスという）を１つ挿入
する。分岐回路20はフレ−ムパルスを含む伝送信号を分
岐して現用回線と予備回線とに出力する。
ック図である。送信側（Ａ局）の送信側端局装置はフレ
−ムパルス（ＦＰ）挿入回路10及び分岐回路20から構成
される。フレ−ムパルス挿入回路10は、例えば複数の伝
送フレームごとの主信号中の、例えば、パスオーバヘッ
ド（ＰＯＨ：Path Overhead ）の所定バイトに、特定の
形式の信号（以下、フレ−ムパルスという）を１つ挿入
する。分岐回路20はフレ−ムパルスを含む伝送信号を分
岐して現用回線と予備回線とに出力する。
【００２３】受信側（Ｂ局）は制御回路16及びセレクタ
17、並びに現用回線及び予備回線に対応して、それぞ
れ、ポインタ終端回路11A, 11B、エラスティックメモリ
12A, 12B、ポインタ付加回路13A, 13B及びフレ−ムパル
ス（ＦＰ）検出回路14A, 14Bから構成される。制御回路
16は各部を制御して本発明の無瞬断回線切替え装置の機
能を遂行する。現用回線及び予備回線を経由して受信さ
れた伝送信号は、それぞれのポインタ終端回路11A, 11
B、エラスティックメモリ12A, 12B、ポインタ付加回路1
3A, 13B及びＦＰ検出回路14A, 14Bを経由してセレクタ1
7へ伝達される。
17、並びに現用回線及び予備回線に対応して、それぞ
れ、ポインタ終端回路11A, 11B、エラスティックメモリ
12A, 12B、ポインタ付加回路13A, 13B及びフレ−ムパル
ス（ＦＰ）検出回路14A, 14Bから構成される。制御回路
16は各部を制御して本発明の無瞬断回線切替え装置の機
能を遂行する。現用回線及び予備回線を経由して受信さ
れた伝送信号は、それぞれのポインタ終端回路11A, 11
B、エラスティックメモリ12A, 12B、ポインタ付加回路1
3A, 13B及びＦＰ検出回路14A, 14Bを経由してセレクタ1
7へ伝達される。
【００２４】ポインタ終端回路11A, 11Bは伝送フレーム
中のポインタを検出し、ポインタ（ポインタ値ｎとす
る）によって指定される主信号（ＶＣ−３等の多重化情
報）を、例えば、１バイト単位で順次、エラスティック
メモリ12A, 12Bへ先入れ先出し（ＦＩＦＯ）方式で格納
し、読み出す。エラスティックメモリ12A, 12Bの記憶容
量（バイト数）は制御回路16によって動的に指定され
る。例えば、記憶容量がｋバイトと指定されたとき、格
納された主信号はｋタイムスロット時間だけ遅延して読
み出される。フレ−ムパルス（ＦＰ）検出回路14A, 14B
は、それぞれ、エラスティックメモリ12A, 12Bを通って
入力される主信号からフレ−ムパルスを検出して、その
検出信号を制御回路16へ出力する。
中のポインタを検出し、ポインタ（ポインタ値ｎとす
る）によって指定される主信号（ＶＣ−３等の多重化情
報）を、例えば、１バイト単位で順次、エラスティック
メモリ12A, 12Bへ先入れ先出し（ＦＩＦＯ）方式で格納
し、読み出す。エラスティックメモリ12A, 12Bの記憶容
量（バイト数）は制御回路16によって動的に指定され
る。例えば、記憶容量がｋバイトと指定されたとき、格
納された主信号はｋタイムスロット時間だけ遅延して読
み出される。フレ−ムパルス（ＦＰ）検出回路14A, 14B
は、それぞれ、エラスティックメモリ12A, 12Bを通って
入力される主信号からフレ−ムパルスを検出して、その
検出信号を制御回路16へ出力する。
【００２５】ポインタ付加回路13A, 13Bはエラスティッ
クメモリ12A, 12Bのバイト数ｋに応じて、伝送信号の伝
送フレームのポインタを更新（ｎ＋ｋ）し、更新された
ポインタによって指定される伝送フレームの信号位置へ
エラスティックメモリ12A, 12Bから読み出された主信号
を多重化する。
クメモリ12A, 12Bのバイト数ｋに応じて、伝送信号の伝
送フレームのポインタを更新（ｎ＋ｋ）し、更新された
ポインタによって指定される伝送フレームの信号位置へ
エラスティックメモリ12A, 12Bから読み出された主信号
を多重化する。
【００２６】また、制御回路16はフレ−ムパルス検出回
路14A, 14Bからの検出信号を監視して、検出信号が同時
に発生したか否か判定する。同時に発生したと判定され
たとき、制御回路16はエラスティックメモリ12A, 12Bを
経由した主信号が同期化されたと判定して、セレクタ17
を現用側から予備側へ切り替えることによって、予備側
のポインタ付加回路13B から出力される伝送信号を選択
して出力する。現用回線と予備回線を経由して受信され
た伝送信号をこのようにして同期化させるので、この状
態で信号切替えを行うことにより、データの紛失、欠落
及びエラーを来すことの無い無瞬断回線切替えを実現す
ることができる。
路14A, 14Bからの検出信号を監視して、検出信号が同時
に発生したか否か判定する。同時に発生したと判定され
たとき、制御回路16はエラスティックメモリ12A, 12Bを
経由した主信号が同期化されたと判定して、セレクタ17
を現用側から予備側へ切り替えることによって、予備側
のポインタ付加回路13B から出力される伝送信号を選択
して出力する。現用回線と予備回線を経由して受信され
た伝送信号をこのようにして同期化させるので、この状
態で信号切替えを行うことにより、データの紛失、欠落
及びエラーを来すことの無い無瞬断回線切替えを実現す
ることができる。
【００２７】図６は本発明の第１の実施形態の動作を説
明するフローチャートである。送信局（Ａ局）におい
て、フレームパルス挿入回路10は、例えば、数個の伝送
フレーム中の１つの主信号の中に１つのフレームパルス
を挿入した信号を出力する。分岐回路20はその信号を分
岐させて現用回線と予備回線とに並行に出力する。図６
に基づいて、受信局（Ｂ局）における動作を以下に説明
する。 (1) 現用側において、制御回路16は予め、受信した主信
号を蓄積するためのエラスティックメモリ12A のバッフ
ァ領域を１バイトに設定しておく。 (2) ポインタ終端回路11A は受信した伝送信号からポイ
ンタを検出し、ポインタによって指定される主信号を１
バイトずつエラスティックメモリ12A へ出力する。エラ
スティックメモリ12A は入力されるバイトをバッファ領
域へ格納し、次の伝送信号の１バイトがポインタ終端回
路11A から入力されるタイミングでバッファ領域から１
バイトずつ読み出してフレ−ムパルス検出回路14A へ出
力する。したがって、エラスティックメモリ12A から読
み出された主信号は、伝送路上を１バイト伝送するのに
要する時間（以下、タイムスロットという）だけ遅延す
る。即ち、主信号はエラスティックメモリ12A を経由す
ることにより、バッファ領域のバイト数に相当するタイ
ムスロットだけ遅延する。 (3) フレ−ムパルス検出回路14A は主信号中にフレ−ム
パルスの有無を監視し、それが検出されたときは検出信
号を制御回路16へ出力する。 (4) ポインタ付加回路13A は現在のポインタ値に１を加
算して更新し、更新されたポインタが指定する伝送フレ
ーム中の信号位置に、フレ−ムパルス検出回路14A を通
って入力された主信号を多重化して伝送信号としてセレ
クタ17へ出力する。 (5) 制御回路16は、ポインタ付加回路13A から出力され
る伝送信号をセレクタ17を経由して外部装置（例えば、
多重化装置、クロスコネクト装置等）へ出力する。従っ
て、主信号はバッファ領域のバイト数に相当するタイム
スロットだけ遅延して外部装置へ出力される。 (6) バッファ領域のバイト数によって決まる遅延時間が
予め定めた時間に満たないときは、バッファ領域の記憶
容量を１バイトずつ増加して上記(2) 〜(5) の操作を繰
り返す。したがって、主信号の遅延及びポインタ値もそ
れに伴って増加する。 (7) 遅延時間が予め定めた時間に達したときは、バッフ
ァ領域のバイト数及びポインタ値をそのときの値に固定
して、セレクタ17によって予備側が選択されるまで上記
(2) 〜(5) の操作を繰り返す。 (8) 予備側の動作は現用側の(7) の動作が続行中に行わ
れる。制御回路16は先ず、エラスティックメモリ12B の
バッファ領域を１バイトに設定する。 (9) ポインタ終端回路11B は受信した伝送信号からポイ
ンタを検出し、ポインタによって指定される主信号を１
バイトずつエラスティックメモリ12B へ出力する。エラ
スティックメモリ12B は入力されるバイトをバッファ領
域へ格納し、次の主信号の１バイトがポインタ終端回路
11B から入力されるタイミングでバッファ領域から１バ
イトずつ読み出してフレ−ムパルス検出回路14B へ出力
する。したがって、主信号がエラスティックメモリ12B
を経由することにより、バッファ領域のバイト数に相当
するタイムスロットだけ遅延する。 (10)フレ−ムパルス検出回路14B は主信号中にフレ−ム
パルスの有無を監視し、それが検出されたときは検出信
号を制御回路16へ出力する。 (11)ポインタ付加回路13B は現在のポインタ値に１を加
算して更新する。 (12)制御回路16はフレ−ムパルス検出回路14A 及び14B
から出力される検出信号を常時、監視しており、それら
が同時に発生するまで、バッファ領域のバイト数を１ず
つ増加して上記(9) 〜(10)の操作を繰り返す。したがっ
て、主信号の遅延及びポインタ値もそれに伴って増加す
る。 (13)前記検出信号が同時に発生したとき、制御回路16は
エラスティックメモリ12A, 12Bを経由した主信号が同期
化されたと判定して、ポインタが指定する伝送フレーム
中の信号位置に、フレ−ムパルス検出回路14B を通って
入力された主信号を多重化して伝送信号としてセレクタ
17へ出力する。 (14)セレクタ17を現用側から予備側へ切り替える。
明するフローチャートである。送信局（Ａ局）におい
て、フレームパルス挿入回路10は、例えば、数個の伝送
フレーム中の１つの主信号の中に１つのフレームパルス
を挿入した信号を出力する。分岐回路20はその信号を分
岐させて現用回線と予備回線とに並行に出力する。図６
に基づいて、受信局（Ｂ局）における動作を以下に説明
する。 (1) 現用側において、制御回路16は予め、受信した主信
号を蓄積するためのエラスティックメモリ12A のバッフ
ァ領域を１バイトに設定しておく。 (2) ポインタ終端回路11A は受信した伝送信号からポイ
ンタを検出し、ポインタによって指定される主信号を１
バイトずつエラスティックメモリ12A へ出力する。エラ
スティックメモリ12A は入力されるバイトをバッファ領
域へ格納し、次の伝送信号の１バイトがポインタ終端回
路11A から入力されるタイミングでバッファ領域から１
バイトずつ読み出してフレ−ムパルス検出回路14A へ出
力する。したがって、エラスティックメモリ12A から読
み出された主信号は、伝送路上を１バイト伝送するのに
要する時間（以下、タイムスロットという）だけ遅延す
る。即ち、主信号はエラスティックメモリ12A を経由す
ることにより、バッファ領域のバイト数に相当するタイ
ムスロットだけ遅延する。 (3) フレ−ムパルス検出回路14A は主信号中にフレ−ム
パルスの有無を監視し、それが検出されたときは検出信
号を制御回路16へ出力する。 (4) ポインタ付加回路13A は現在のポインタ値に１を加
算して更新し、更新されたポインタが指定する伝送フレ
ーム中の信号位置に、フレ−ムパルス検出回路14A を通
って入力された主信号を多重化して伝送信号としてセレ
クタ17へ出力する。 (5) 制御回路16は、ポインタ付加回路13A から出力され
る伝送信号をセレクタ17を経由して外部装置（例えば、
多重化装置、クロスコネクト装置等）へ出力する。従っ
て、主信号はバッファ領域のバイト数に相当するタイム
スロットだけ遅延して外部装置へ出力される。 (6) バッファ領域のバイト数によって決まる遅延時間が
予め定めた時間に満たないときは、バッファ領域の記憶
容量を１バイトずつ増加して上記(2) 〜(5) の操作を繰
り返す。したがって、主信号の遅延及びポインタ値もそ
れに伴って増加する。 (7) 遅延時間が予め定めた時間に達したときは、バッフ
ァ領域のバイト数及びポインタ値をそのときの値に固定
して、セレクタ17によって予備側が選択されるまで上記
(2) 〜(5) の操作を繰り返す。 (8) 予備側の動作は現用側の(7) の動作が続行中に行わ
れる。制御回路16は先ず、エラスティックメモリ12B の
バッファ領域を１バイトに設定する。 (9) ポインタ終端回路11B は受信した伝送信号からポイ
ンタを検出し、ポインタによって指定される主信号を１
バイトずつエラスティックメモリ12B へ出力する。エラ
スティックメモリ12B は入力されるバイトをバッファ領
域へ格納し、次の主信号の１バイトがポインタ終端回路
11B から入力されるタイミングでバッファ領域から１バ
イトずつ読み出してフレ−ムパルス検出回路14B へ出力
する。したがって、主信号がエラスティックメモリ12B
を経由することにより、バッファ領域のバイト数に相当
するタイムスロットだけ遅延する。 (10)フレ−ムパルス検出回路14B は主信号中にフレ−ム
パルスの有無を監視し、それが検出されたときは検出信
号を制御回路16へ出力する。 (11)ポインタ付加回路13B は現在のポインタ値に１を加
算して更新する。 (12)制御回路16はフレ−ムパルス検出回路14A 及び14B
から出力される検出信号を常時、監視しており、それら
が同時に発生するまで、バッファ領域のバイト数を１ず
つ増加して上記(9) 〜(10)の操作を繰り返す。したがっ
て、主信号の遅延及びポインタ値もそれに伴って増加す
る。 (13)前記検出信号が同時に発生したとき、制御回路16は
エラスティックメモリ12A, 12Bを経由した主信号が同期
化されたと判定して、ポインタが指定する伝送フレーム
中の信号位置に、フレ−ムパルス検出回路14B を通って
入力された主信号を多重化して伝送信号としてセレクタ
17へ出力する。 (14)セレクタ17を現用側から予備側へ切り替える。
【００２８】従って、現用側の主信号と予備側の主信号
が同期したときに現用側の伝送信号から予備側の伝送信
号に切り替えることによって、回線切替えを無瞬断で実
現することができる。また、エラスティックメモリ12B
のバッファ領域のバイト数を徐々に減少し、負スタッフ
を行いながらポインタ値を減少することにより、予備側
に挿入した遅延を回復することができる。
が同期したときに現用側の伝送信号から予備側の伝送信
号に切り替えることによって、回線切替えを無瞬断で実
現することができる。また、エラスティックメモリ12B
のバッファ領域のバイト数を徐々に減少し、負スタッフ
を行いながらポインタ値を減少することにより、予備側
に挿入した遅延を回復することができる。
【００２９】図７は本発明の第１の実施形態の動作を説
明するタイミング図である。以下にその動作を図７を参
照し、フレームパルスに注目して説明する。 (1) Ａ局において、フレームパルス挿入回路10によって
フレ−ムパルスを挿入された伝送信号は分岐回路20によ
って分岐されて、Ａ局から現用回線と予備回線とに並行
に送出される。 (2) Ａ局から送出された主信号及びフレームパルスは現
用回線を経由してＤＬ１だけ遅延してＢ局へ到達する。 (3) 同じ主信号及びフレームパルスは予備回線を経由し
てＤＬ２だけ遅延してＢ局へ到達する。 (4) 上記図６の現用側動作に示されたように、現用側に
おいてエラスティックメモリ12A のバッファ領域のバイ
ト数を増加することによって主信号を遅延させる。所要
の遅延量が得られるまで、この操作を繰り返す。バイト
数を増加に伴ってポインタ値も増加する。 (5) 同様にして、予備側においてエラスティックメモリ
12B のバッファ領域のバイト数及びポインタ値を徐々に
増加することによって主信号を遅延させる。この操作
を、予備側及び現用側からフレームパルスが同時に検出
されるまで繰り返す。フレームパルスが同時に検出され
たとき双方の回線経由の主信号は同期化されるので、現
用回線を予備回線に切り替えることにより無瞬断で回線
切替えを実現することができる。
明するタイミング図である。以下にその動作を図７を参
照し、フレームパルスに注目して説明する。 (1) Ａ局において、フレームパルス挿入回路10によって
フレ−ムパルスを挿入された伝送信号は分岐回路20によ
って分岐されて、Ａ局から現用回線と予備回線とに並行
に送出される。 (2) Ａ局から送出された主信号及びフレームパルスは現
用回線を経由してＤＬ１だけ遅延してＢ局へ到達する。 (3) 同じ主信号及びフレームパルスは予備回線を経由し
てＤＬ２だけ遅延してＢ局へ到達する。 (4) 上記図６の現用側動作に示されたように、現用側に
おいてエラスティックメモリ12A のバッファ領域のバイ
ト数を増加することによって主信号を遅延させる。所要
の遅延量が得られるまで、この操作を繰り返す。バイト
数を増加に伴ってポインタ値も増加する。 (5) 同様にして、予備側においてエラスティックメモリ
12B のバッファ領域のバイト数及びポインタ値を徐々に
増加することによって主信号を遅延させる。この操作
を、予備側及び現用側からフレームパルスが同時に検出
されるまで繰り返す。フレームパルスが同時に検出され
たとき双方の回線経由の主信号は同期化されるので、現
用回線を予備回線に切り替えることにより無瞬断で回線
切替えを実現することができる。
【００３０】図８は本発明の第２の実施形態を示すブロ
ック図である。送信側（Ａ局）端局装置はフレ−ムパル
ス（ＦＰ）挿入回路10、分岐回路20及び制御回路26、並
びに現用回線及び予備回線に対応して、それぞれ、エラ
スティックメモリ22A, 22B及びポインタ付加回路23A, 2
3Bから構成される。受信側（Ｂ局）端局装置は制御回路
25及びセレクタ27、並びに現用回線及び予備回線に対応
して、それぞれ、ポインタ終端回路21A, 21B及びフレ−
ムパルス（ＦＰ）検出回路24A, 24Bから構成される。
ック図である。送信側（Ａ局）端局装置はフレ−ムパル
ス（ＦＰ）挿入回路10、分岐回路20及び制御回路26、並
びに現用回線及び予備回線に対応して、それぞれ、エラ
スティックメモリ22A, 22B及びポインタ付加回路23A, 2
3Bから構成される。受信側（Ｂ局）端局装置は制御回路
25及びセレクタ27、並びに現用回線及び予備回線に対応
して、それぞれ、ポインタ終端回路21A, 21B及びフレ−
ムパルス（ＦＰ）検出回路24A, 24Bから構成される。
【００３１】第２の実施形態は第１の実施形態における
受信側（Ｂ局）の機能の一部を送信側（Ａ局）へ移した
構成である。従って、各回路部の機能は第１の実施形態
における対応する回路部の機能と同様である。
受信側（Ｂ局）の機能の一部を送信側（Ａ局）へ移した
構成である。従って、各回路部の機能は第１の実施形態
における対応する回路部の機能と同様である。
【００３２】Ａ局において、制御回路26の制御の下に、
入力された伝送信号はエラスティックメモリ22A によっ
て主信号に、予備側の伝送信号（従って、主信号）が予
備回線を通って遅れる遅延より大きい遅延量を与えら
れ、ポインタはポインタ付加回路23A によってその遅延
量に応じた値が加算されて現用回線へ送出される。
入力された伝送信号はエラスティックメモリ22A によっ
て主信号に、予備側の伝送信号（従って、主信号）が予
備回線を通って遅れる遅延より大きい遅延量を与えら
れ、ポインタはポインタ付加回路23A によってその遅延
量に応じた値が加算されて現用回線へ送出される。
【００３３】Ｂ局において、ポインタ終端回路21A, 21B
は伝送フレーム中から、それぞれのポインタを検出す
る。フレ−ムパルス検出回路24A, 24Bは、それぞれのポ
インタで指定される主信号の中にフレ−ムパルスを検出
したとき、検出信号を制御回路25へ出力する。受信側の
制御回路25は検出信号が同時に発生したか否かに従っ
て、一致／不一致信号を送信側の制御回路26へ送出す
る。不一致のとき、送信側の制御回路26は予備側のエラ
スティックメモリ22B 及びポインタ付加回路23B を制御
して予備側の主信号に遅延を与え、ポインタを更新した
伝送信号を予備回線へ送出し、受信側の制御回路25から
一致信号を受信するまでこの操作を繰り返す。
は伝送フレーム中から、それぞれのポインタを検出す
る。フレ−ムパルス検出回路24A, 24Bは、それぞれのポ
インタで指定される主信号の中にフレ−ムパルスを検出
したとき、検出信号を制御回路25へ出力する。受信側の
制御回路25は検出信号が同時に発生したか否かに従っ
て、一致／不一致信号を送信側の制御回路26へ送出す
る。不一致のとき、送信側の制御回路26は予備側のエラ
スティックメモリ22B 及びポインタ付加回路23B を制御
して予備側の主信号に遅延を与え、ポインタを更新した
伝送信号を予備回線へ送出し、受信側の制御回路25から
一致信号を受信するまでこの操作を繰り返す。
【００３４】受信側の制御回路25は一致信号を送信側へ
送出した後で、または送信側制御回路26から回線切替え
を指示されたとき、セレクタ27を現用側から予備側へ切
り替えることによって無瞬断回線切替えを行う。
送出した後で、または送信側制御回路26から回線切替え
を指示されたとき、セレクタ27を現用側から予備側へ切
り替えることによって無瞬断回線切替えを行う。
【００３５】図９は本発明の第２の実施形態の動作を説
明するタイミング図である。以下に図９を参照し、フレ
ームパルスに注目して第２の実施形態の動作を説明す
る。 (1) Ａ局において、フレームパルス（ＦＰ）を主信号に
挿入し、伝送信号を分岐して現用側及び予備側のエラス
ティックメモリ22A, 22Bへ入力する。 (2) Ａ局において、現用側のエラスティックメモリ22A
及びポインタ付加回路23A を制御して、現用側の主信号
（従って、フレームパルス）に予備回線経由の主信号の
遅延ＤＬ２より大きくなるような遅延量ＤＬ３をを与
え、その遅延量に応じた値によってポインタを更新して
伝送フレームを現用回線へ送出する。 (3) 上記の伝送フレームは現用回線経由による遅延量Ｄ
Ｌ１だけ遅延してＢ局へ到達する。 (4) Ｂ局において、予備側のエラスティックメモリ22B
及びポインタ付加回路23B を制御して、予備側の主信号
に与える遅延量ＤＬ４を、Ｂ局から一致信号を受信する
まで徐々に増加し、その遅延量に応じた値によってポイ
ンタを更新して伝送フレームを予備回線へ送出する。 (5) Ｂ局において、Ａ局から送出された伝送フレームは
予備回線経由による遅延量ＤＬ２だけ遅延してＢ局へ到
達する。Ｂ局は両回線経由の伝送信号のフレームパルス
が同期化されたか否かを示す一致／不一致信号をＡ局へ
送信する。Ａ局は一致信号を受信するまで、上記(4) の
遅延量ＤＬ４を増加する操作を繰り返す。Ｂ局はフレー
ムパルス発生の一致を検出したとき、又はＡ局から指令
されたとき、セレクタ27を現用側から予備側に切り替え
る。
明するタイミング図である。以下に図９を参照し、フレ
ームパルスに注目して第２の実施形態の動作を説明す
る。 (1) Ａ局において、フレームパルス（ＦＰ）を主信号に
挿入し、伝送信号を分岐して現用側及び予備側のエラス
ティックメモリ22A, 22Bへ入力する。 (2) Ａ局において、現用側のエラスティックメモリ22A
及びポインタ付加回路23A を制御して、現用側の主信号
（従って、フレームパルス）に予備回線経由の主信号の
遅延ＤＬ２より大きくなるような遅延量ＤＬ３をを与
え、その遅延量に応じた値によってポインタを更新して
伝送フレームを現用回線へ送出する。 (3) 上記の伝送フレームは現用回線経由による遅延量Ｄ
Ｌ１だけ遅延してＢ局へ到達する。 (4) Ｂ局において、予備側のエラスティックメモリ22B
及びポインタ付加回路23B を制御して、予備側の主信号
に与える遅延量ＤＬ４を、Ｂ局から一致信号を受信する
まで徐々に増加し、その遅延量に応じた値によってポイ
ンタを更新して伝送フレームを予備回線へ送出する。 (5) Ｂ局において、Ａ局から送出された伝送フレームは
予備回線経由による遅延量ＤＬ２だけ遅延してＢ局へ到
達する。Ｂ局は両回線経由の伝送信号のフレームパルス
が同期化されたか否かを示す一致／不一致信号をＡ局へ
送信する。Ａ局は一致信号を受信するまで、上記(4) の
遅延量ＤＬ４を増加する操作を繰り返す。Ｂ局はフレー
ムパルス発生の一致を検出したとき、又はＡ局から指令
されたとき、セレクタ27を現用側から予備側に切り替え
る。
【００３６】以上に説明した例のように予め現用回線の
遅延が予備回線の遅延より小さいことが分かっている場
合には、現用側においてのみ正スタッフ操作を行って現
用側の信号を予備側の信号位置まで遅延させることによ
って信号の同期化を行うことができる。即ち、予備側に
おける正スタッフ操作を省略することができる。従っ
て、予備側のエラスティックメモリ12B 及びポインタ付
加回路13B を省略することもできる。また、逆の場合も
同様である。
遅延が予備回線の遅延より小さいことが分かっている場
合には、現用側においてのみ正スタッフ操作を行って現
用側の信号を予備側の信号位置まで遅延させることによ
って信号の同期化を行うことができる。即ち、予備側に
おける正スタッフ操作を省略することができる。従っ
て、予備側のエラスティックメモリ12B 及びポインタ付
加回路13B を省略することもできる。また、逆の場合も
同様である。
【００３７】
【発明の効果】以上、述べたように本発明によれば、現
用側及び予備側回路の両側にメモリ及びＳＤＨのポイン
タ機能を備えてスタッフ操作を行うことによって伝送デ
ータを遅延させるので、従来方法のように回線開通時に
予め、予備回線に予測される遅延量より大きい遅延量を
有する固定遅延器を現用回線に挿入しておく必要がな
い。したがって、現用回線と予備回線との間の伝送遅延
差に関わらず、最小の遅延量によって伝送データを同期
化することができ、かつ、回線切替えの後に負スタッフ
を行って更に遅延を減少することができるので、遅延の
少ない高品質なネットワ−クを構築することができる。
また、両側回路においてスタッフ操作が可能なため、現
用回線と予備回線との間の伝送遅延差に関わらず同期化
操作を一元的に制御することができるので、柔軟なネッ
トワ−クを構築することができるという効果がある。
用側及び予備側回路の両側にメモリ及びＳＤＨのポイン
タ機能を備えてスタッフ操作を行うことによって伝送デ
ータを遅延させるので、従来方法のように回線開通時に
予め、予備回線に予測される遅延量より大きい遅延量を
有する固定遅延器を現用回線に挿入しておく必要がな
い。したがって、現用回線と予備回線との間の伝送遅延
差に関わらず、最小の遅延量によって伝送データを同期
化することができ、かつ、回線切替えの後に負スタッフ
を行って更に遅延を減少することができるので、遅延の
少ない高品質なネットワ−クを構築することができる。
また、両側回路においてスタッフ操作が可能なため、現
用回線と予備回線との間の伝送遅延差に関わらず同期化
操作を一元的に制御することができるので、柔軟なネッ
トワ−クを構築することができるという効果がある。
【図１】 本発明の原理ブロック図
【図２】 ポインタによる周波数調整の原理を説明する
図
図
【図３】 本発明によるポインタ操作及びスタッフ動作
を説明する図
を説明する図
【図４】 メモリによる遅延とポインタとの関係を示す
図
図
【図５】 本発明の第１の実施形態を示すブロック図
【図６】 本発明の第１の実施形態の動作を説明するフ
ローチャート
ローチャート
【図７】 本発明の第１の実施形態の動作を説明するタ
イミング図
イミング図
【図８】 本発明の第２の実施形態を示すブロック図
【図９】 本発明の第２の実施形態の動作を説明するタ
イミング図
イミング図
【図１０】 従来例を示す無瞬断回線切替え装置のブロ
ック図
ック図
【図１１】 従来例の無瞬断回線切替えの動作を説明す
るタイミング図
るタイミング図
１ 回線１ ２ 回線２ ３ 符号挿入回路 ４ 第１の記憶回路 ５，16，25，26 制御回路 10 フレームパルス挿入回路 17，27 セレクタ 20 分岐回路 11A, 11B, 21A, 21B ポインタ終端回路 12A, 12B, 22A, 22B エラスティックメモリ 13A, 13B, 23A, 23B ポインタ付加回路 14A, 14B, 24A, 24B フレームパルス検出回路
Claims (9)
- 【請求項１】 伝送フレームの、ポインタで指定された
信号位置に主信号が多重化された伝送信号を互いに伝送
遅延が異なる第１及び第２の回線へ並列に送信し、受信
された伝送信号を同期化して伝送信号間で切り替えを行
う回線切替え装置において、 前記送信される主信号の予め定められた位置に、同期検
出のための識別符号を挿入する符号挿入回路と、 第１の回線から受信された伝送信号の主信号を入力し
て、記憶容量が可変な記憶部へ格納し、記憶容量に応じ
た時間の後に読み出す第１の記憶回路と、 前記記憶容量を変化させることによって該第１の記憶回
路から主信号が読み出される時間を変化させてその識別
符号と、第２の回線から受信された伝送信号の主信号の
識別符号とを同期化させ、また、変化された記憶容量に
応じて第１の回線から受信された伝送信号の伝送フレー
ムのポインタを更新し、更新されたポインタによって指
定された伝送フレームの信号位置へ該第１の記憶回路か
ら読み出された主信号を多重化することによって第１及
び第２の回線から受信された伝送信号を同期化する制御
回路とを設けることを特徴とする無瞬断回線切替え装
置。 - 【請求項２】 前記回線切替え装置は、さらに、該第１
の記憶回路が前記第１の回線について行うと同じ機能
を、第２の回線について行う第２の記憶回路を設け、 該制御回路は該第２の記憶回路に対して、該第１の記憶
回路に対すると同じ機能を行うことを特徴とする請求項
１記載の無瞬断回線切替え装置。 - 【請求項３】 伝送フレームの所定の位置にポインタを
有し、伝送フレームの、ポインタで指定された信号位置
に主信号が多重化された伝送信号を伝送する通信システ
ムの、送信局と受信局との間に備えられた第１の回線と
第２の回線との間で回線を切り替える装置において、 送信局に、所定数の伝送信号について１つの主信号の所
定の位置に同期検出のための識別符号を挿入して、伝送
信号を第１の回線及び第２の回線へ送出する符号挿入回
路と、 受信局に、第１の回線から受信された伝送信号のポイン
タを検出し、ポインタに基づいて伝送信号から主信号を
分離する第１の分離回路と、 該第１の分離回路によって分離された主信号を入力し
て、記憶容量が可変な記憶部へ格納し、記憶容量に応じ
た時間の後に読み出す第１の記憶回路と、 該第１の記憶回路から読み出された主信号から識別符号
を検出し、検出信号を出力する第１の符号検出回路と、 指示に基づいて、第１の回線から受信された伝送信号の
ポインタを更新すると共に、更新されたポインタに基づ
いて、伝送信号の伝送フレームに該第１の記憶回路から
読み出された主信号を多重化する第１の多重化回路とか
ら成る第１の回路部と、 第２の回線から受信された伝送信号からポインタを検出
し、ポインタに基づいて伝送信号から主信号を分離する
第２の分離回路と、 該第２の分離回路によって分離された主信号から識別信
号を検出し、検出信号を出力する第２の符号検出回路と
から成る第２の回路部と、 該第１の符号検出回路及び該第２の符号検出回路から出
力される検出信号が同時に発生するか否か判定し、判定
が否定のとき該第１の記憶回路に記憶容量の変化を指示
し、判定が肯定のとき該第１の多重化回路に対して変化
された記憶容量に応じてポインタの更新を指示し、該第
１の回路部及び第１の回路部を経て出力される伝送信号
の間で切替えを行う制御回路とを設けることを特徴とす
る無瞬断回線切替え装置。 - 【請求項４】 該第２の回路部は、さらに、該第１の回
路部の該第１の記憶回路及び該第１の多重化回路が、そ
れぞれ、第１の回線に対して有すると同じ機能を、第２
の回線に対して有する第２の記憶回路及び第２の多重化
回路から成り、 該制御回路は該第２の記憶回路及び第２の多重化回路に
対して、それぞれ、該第１の記憶回路及び該第１の多重
化回路に対すると同じ機能を行うことを特徴とする請求
項３記載の無瞬断回線切替え装置。 - 【請求項５】 伝送フレームの所定の位置にポインタを
有し、伝送フレームの、ポインタで指定された信号位置
に主信号が多重化された伝送信号を伝送する通信システ
ムの、送信局と受信局との間に備えられた第１の回線と
第２の回線との間で回線を切り替える装置において、 送信局に、入力される伝送信号のポインタを検出し、ポ
インタに基づいて伝送信号から主信号を分離する第１の
分離回路と、 該第１の分離回路から入力される所定数の伝送信号につ
いて１つの主信号の所定の位置に同期検出のための識別
符号を挿入して、伝送信号を出力する符号挿入回路と、 該第１の分離回路によって分離された主信号を入力し
て、記憶容量が可変な記憶部へ格納し、記憶容量に応じ
た時間の後に読み出す第１の記憶回路と、 指示に基づいて、該符号挿入回路から出力される伝送信
号のポインタを更新すると共に、更新されたポインタに
基づいて、該符号挿入回路から入力された伝送信号の伝
送フレームに該第１の記憶回路から読み出された主信号
を多重化して伝送信号を第１の回線へ送出する第１の多
重化回路とから成る第１の送信回路部と、 該符号挿入回路から出力される伝送信号を第２の回線へ
送出する第２の送信回路部と、 送信局から不一致信号を受信したとき該第１の記憶回路
に記憶容量の変化を指示すると共に該第１の多重化回路
に対して変化された記憶容量に応じてポインタの更新を
指示する送信制御回路と、 受信局に、第１の回線から受信された伝送信号のポイン
タを検出し、ポインタに基づいて伝送信号から主信号を
分離する第３の分離回路と、 該第３の分離回路によって分離された主信号から識別信
号を検出し、検出信号を出力する第１の符号検出回路
と、 第２の回線から受信された伝送信号のポインタを検出
し、ポインタに基づいて伝送信号から主信号を分離する
第４の分離回路と、 該第４の分離回路によって分離された主信号から識別信
号を検出し、検出信号を出力する第２の符号検出回路
と、 該第１の符号検出回路及び該第２の符号検出回路から出
力される検出信号が同時に発生するか否か判定し、判定
が否定のとき不一致信号を送信局へ送信し、判定が肯定
のときは該第３の分離回路及び該第４の分離回路から出
力される伝送信号の間で切替えを行う受信制御回路とを
設けることを特徴とする無瞬断回線切替え装置。 - 【請求項６】 該第２の送信回路部は、該第１の記憶回
路及び該第１の多重化回路が、それぞれ、第１の回線に
対して有すると同じ機能を、第２の回線に対して有する
第２の記憶回路及び第２の多重化回路から成り、 該送信制御回路は該第２の記憶回路及び該第２の多重化
回路に対して、それぞれ、該第１の記憶回路及び該第１
の多重化回路に対すると同じ機能を行うことを特徴とす
る請求項５記載の無瞬断回線切替え装置。 - 【請求項７】 伝送フレームの、ポインタで指定された
信号位置に主信号が多重化された伝送信号を互いに伝送
遅延が異なる複数の回線１，２へ並列に送信し、受信さ
れた伝送信号を同期化して伝送信号間で切り替えを行う
回線切替え方法において、 (a) 前記送信される主信号の予め定められた位置に、同
期検出のための識別符号を挿入する工程と、 (b) 記憶容量が可変で、かつ、格納されたデータは記憶
容量に応じた時間の後に読み出される記憶回路を設ける
工程と、 (c) 一方の回線１から受信された伝送信号の主信号を記
憶回路へ格納する工程と、 (d) 前記記憶容量を変化させることによって記憶回路か
ら主信号が読み出される時間を変化させて、その識別符
号と、他方の回線２から受信された伝送信号の主信号の
識別符号とを同期化させる工程と、 (e) 変化された記憶容量に応じて回線１から受信された
伝送信号の伝送フレームのポインタを更新する工程と、 (f) 前記更新されたポインタによって指定された伝送フ
レームの信号位置へ第１の記憶回路から読み出された主
信号を多重化することによって回線１，２から受信され
た伝送信号を同期化する工程、及び (g) 回線を切り替える工程とを設けることを特徴とする
無瞬断回線切替え方法。 - 【請求項８】 前記回線切替え方法は、さらに、 該(h) 〜(m) の工程が、それぞれ、前記一方の回線につ
いて行うと同じ工程を、他方の回線２について行う(h)
〜(m) の工程を設けることを特徴とする請求項７記載の
無瞬断回線切替え方法。 - 【請求項９】前記回線切替え方法は、さらに、 (n) 該(g) もしくは(m) の工程の後、前記記憶回路の記
憶容量を減少させ、主信号が読み出される時間を減少さ
せて、伝送信号の遅延を減少させることを特徴とする請
求項８記載の無瞬断回線切替え方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8136940A JPH09321723A (ja) | 1996-05-30 | 1996-05-30 | 無瞬断回線切替え装置及び方法 |
| US08/712,319 US5870403A (en) | 1996-05-30 | 1996-09-11 | Apparatus and a method for establishing signal synchronization between lines |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8136940A JPH09321723A (ja) | 1996-05-30 | 1996-05-30 | 無瞬断回線切替え装置及び方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09321723A true JPH09321723A (ja) | 1997-12-12 |
Family
ID=15187098
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8136940A Withdrawn JPH09321723A (ja) | 1996-05-30 | 1996-05-30 | 無瞬断回線切替え装置及び方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5870403A (ja) |
| JP (1) | JPH09321723A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3319331B2 (ja) * | 1997-04-04 | 2002-08-26 | 日本電気株式会社 | 双方向通信システムにおける遅延量／送信レベル設定方式 |
| GB9921209D0 (en) | 1999-09-08 | 1999-11-10 | British Telecomm | Signal switching |
| JP3689295B2 (ja) * | 2000-01-19 | 2005-08-31 | アンリツ株式会社 | Ｓｄｈ試験装置 |
| WO2001097435A2 (en) * | 2000-06-15 | 2001-12-20 | Tyco Telecommunications (Us) Inc. | System and method for mapping signals to a data structure having a fixed frame size |
| US20050086232A1 (en) * | 2001-02-05 | 2005-04-21 | Jixiong Dong | Virtual protection method and device for fiber path |
| ITMI20011779A1 (it) * | 2001-08-10 | 2003-02-10 | Marconi Comm Spa | Protezione di connessioni 'clear channel' stm-n/oc-n |
| EP1965528B1 (en) * | 2005-12-22 | 2019-03-06 | Nippon Telegraph And Telephone Corporation | Optical transmission system and method |
| CN109981205B (zh) * | 2019-02-22 | 2020-07-28 | 烽火通信科技股份有限公司 | 1pps+tod信号的传输方法及*** |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3934248A1 (de) * | 1989-10-13 | 1991-04-18 | Standard Elektrik Lorenz Ag | Multiplexer und demultiplexer, insbesondere fuer nachrichtenuebertragungs-netze mit einer synchronen hierarchie der digitalsignale |
| FI905698A (fi) * | 1990-11-19 | 1992-05-20 | Telenokia Oy | Dataoeverfoeringssystem och ett foerfarande foer kontroll av kontakt vid dataoeverfoeringssystemet. |
| JPH04286230A (ja) * | 1991-03-14 | 1992-10-12 | Fujitsu Ltd | 現用／予備用回線切替方式 |
| DE4108429A1 (de) * | 1991-03-15 | 1992-09-17 | Philips Patentverwaltung | Uebertragungssystem fuer die digitale synchrone hierarchie |
| JPH0583230A (ja) * | 1991-09-20 | 1993-04-02 | Nec Corp | 伝送路切替装置 |
| JPH05153103A (ja) * | 1991-11-26 | 1993-06-18 | Nec Corp | 伝送路切替方式 |
| US5677931A (en) * | 1995-02-27 | 1997-10-14 | Nec Corporation | Transmission path switching apparatus |
-
1996
- 1996-05-30 JP JP8136940A patent/JPH09321723A/ja not_active Withdrawn
- 1996-09-11 US US08/712,319 patent/US5870403A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5870403A (en) | 1999-02-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030805 |