JP3656140B2 - Ｓｄｈデータ伝送システムのリタイミング構造 - Google Patents

Description

本発明は、SDH（同期デジタル階層）データ伝送システムに使用するためのリタイミング構造に関する。特に、本発明は、あるオペレータによって制御されているSDHリンクを使用することを望む第三者が自らのタイミング及び他の情報をそのネットワーク上で運ぶことができる装置を提供することに関する。
第三者タイミングは、一次レート信号で運ばれるタイミングが、SDHネットワークをタイミングするのに使用されるソースと同期にないソースから発される場合に定義される。したがって、第三者タイミングは、ベアラクロックに独立同期である。
SDHでは、一次レート信号は、ネットワークの挿入地点で、仮想コンテナ（VC）及び従属ユニット（TU）を使用して、高ビットレート同期転送モジュール（STM−Ｎ）にマッピングされる。従属ユニットのサイズ及びタイプは、運ばれる信号のデータ転送速度に依存する。このようなTUの多くは一つのSTM−Ｎに多重化される。抽出点で、STM−Ｎは多重化解除され、一次レート信号に逆にマッピングされる。しかし、信号は、位相及び周波数のひずみを受け、タイミング情報を運ぶために使用されるとき、それが信号の質に影響を及ぼす。これらのひずみを軽減するのに使用されるSDHシステム中の要の部品が、いわゆるデシンクロナイザ又はリタイミング構造である。
本発明は、本明細書に内容を引用例として含める我々の同時係属英国特許出願911484.1（1993年１月13日にGB2257603Aとして公開）に開示されたシステムを改善するために生まれた。本発明の目的は、第三者が、自らの一次レートタイミングソースを使用して、第一当事者によって運用されているSDHネットワーク上でタイミング情報を運ぶことを許すことである。これは現在、不可能であり、前記文献の図1Bに示すように、このタイミング情報を運ぶためには別個のチャネルを設ける必要がある。
前記文献では、ポインタデータ及びビットジャスティフィケーションデータの両方がリタイミング目的に使用されるか、そのようなデータのいずれも使用されないかのいずれかであり、一次レート信号がベアラに同期化されているという仮定で、タイミングが一次レート出力で提供される。本出願人等は、ポインタデータを使用せずにビットジャスティフィケーションデータを使用するならば、別個のリンクを設けることなく、SDHネットワークを、そのような第三者タイミング情報を運ぶように適合させることができることを察知した。
一つの態様において、本発明は、多重化STM（同期転送モジュール）信号の受信のための入力（５）と、STM信号からクロック信号を回収するためのクロック回収回路（20）と、STM信号を多重化解除して複数のTU（従属ユニット）信号にするためのデマルチプレクサ（21）と、TU信号からポインタデータを読み取るためのポインタプロセッサ（25）と、TU信号からビットジャスティフィケーションデータを読み取るためのビットデジャスティファイア（28）と、プロセッサTUデータが、リタイミングされたクロックレートでクロックアウトされる前に、一時的に記憶される記憶装置モニタ（34）を備えたバッファ記憶装置（30）とを含む、第三者がSDH（同期デジタル階層）リンクを使用することができるSDHデータ伝送システムのリタイミング構造であって、リタイミングされたクロック信号（31）を発生するための手段（32）が設けられ、前記手段（32）が、ポインタプロセッサ（25）、ビットデジャスティファイア（28）及び記憶装置モニタ（34）にそれぞれ接続された３個の位相調節入力（φ１、φ２、φ３）を含み、ビットデジャスティファイア（28）によって生成された読み取ったビットジャスティフィケーションデータだけを使用して（位相調節入力φ２において）、回収されたクロック信号（23）を修正し、リタイミングされたクロック信号（31）を発生することを特徴とするリタイミング構造を提供する。
以下、一例として図面を参照しながら本発明の実施態様を説明する。
図１は、SDHネットワークを第三者ユーザととも示す略図である。
図２は、本発明のリタイミング構造を示すブロック図である。
図１を参照すると、SDHネットワークは、たとえば2MHz信号を交換機２に供給するネットワークタイミングソース１を含む。交換機は、2Mbit信号をＮ個、図では２個の信号接続３を介してSDHマルチプレクサ４に供給する。そして、多重化STM−Ｎ信号がSDHベアラ５を介してSDHデマルチプレクサ６に供給される。交換機２はまた、ベアラ５を2MHzクロックレートで同期化させる制御ライン７により、SDHマルチプレクサ４にも接続されている。デマルチプレクサ６の中で、信号は、2Mbit/s一次レートフォーマットに戻され、ライン８を介して交換機９に供給される。ベアラからタイミング情報を導出するために、ライン７に対応するライン10が設けられている。
加えて、以下に説明するリタイミング構造を使用することにより、第三者ユーザは、私用ネットワーク11からタイミング及び他のデータを運ぶためにSDHネットワークを使用することができる。ネットワークタイミングソース１と同期にはない私用タイミングソース10が、タイミング信号、すなわち一次レート信号を、1.544Mbit/s又は2.048Mbit/sで、リンク12を介してSDHマルチプレクサ４に伝送する。多重化解除されたのち、このタイミング信号は、ライン13に載って私用ネットワーク14に運ばれる。図１を前述の同時係属英国出願の図1bと比較することにより、過去には第三者からのタイミング情報を別個のリンクに載せて運ばなければならなかったことがわかる。
次に図２を参照すると、デマルチプレクサ６がデシンクロナイザ又はリタイミング構造とともにより詳細に示されている。多重化STM−Ｎ信号がまず、クロック回収20に入力され、そこで、いわゆる‘T0'クロック信号が除去されてライン23に載せられる。その後、多重化信号はデマルチプレクサ21に通され、そこで、Ｎ個の低次信号、いわゆる、一次信号のビットレートに依存するTU−11又はTU12データに多重化解除される（それぞれ1.544Mbit/s又は2.048Mbit/s）。次に、Ｎ個の一次レート信号22それぞれがリタイミング構造に通される。図面には、そのような構造は、デマルチプレクサ１個に対して１個しか設けられていないが、実際には、Ｎ個のチャネル22それぞれに別個の回路が設けられるであろう。TUデータはまず、ポインタプロセッサ25に通される。このポインタプロセッサは、高次経路適合（HPA）の一部であり、SDHネットワークの挿入点のクロックと抽出点のクロックとの、位相及び周波数における差（TUポインタによってコード化される）を解釈するように機能する。「ポインタ」は、先に引用した我々の同時係属英国出願においてさらに詳細に説明している。本質的には、各仮想コンテナ又はVC信号は、全SDH信号中のVCの出発点が１個の信号の連続フレームから別のフレームに変化することができるよう、バイトの集合ストリームの中で浮動することを許される。ポインタ値が特定のVCの出発点を決定する。それに加えて、ポインタプロセッサ25はさらに、特定のTU信号中のデータが、付加データであることに対し、真のデータであるかのか実のデータであるのかを示す動的フラグとして機能する、ライン26上のイネーブル信号を受ける。
ポインタプロセッサののち、得られたVCデータは、低次経路オーバヘッド（LPA）の一部を形成するビットデジャスティファイア28に移される。
ビットジャスティフィケーションはCCITT規格の中で定義されている。本質的には、ビットジャスティフィケーションデータは、2Mbitデータ信号がVC中のどこに位置しているのかを示す手段を提供する。たとえば、システムへの注入地点で、その目的に割り当てられたバイト空間中に収容することができるよりも多くのトラフィックデータがあるかもしれない。オーバフローがあるならば、それはジャスティフィケーション付加バイト中に収容することができる。ビットジャスティフィケーションは、トラフィックデータがジャスティフィケーション付加バイトの中に位置することと、信号をさらなる処理のために先に送る前にこのデータを検索しなければならないこととを示す手段を提供するのに使用される。ビットデジャスティフィケーションののち、残るデータは弾性記憶装置30に通され、そこで、付加バイト及びジャスティフィケーションバイトの抽出によって生じる隙間による一時的相遷移が吸収される。そして、以下に説明する手段によってリタイミングされる一次レート信号29が弾性記憶装置からライン８又は13（符号は図１に示すものを使用）を介して読み出される。
位相固定ループ32が、段20で回収されたベアラ基準TOクロック信号を入力として取り込み、弾性記憶装置30から出るデータをリタイミングする際に使用するための、修正され、読み取られたクロック信号を出力するように動作する。読み取られたクロック信号31は、多数の方法のいずれでも導出することができる。位相固定ループ32は、３個の位相調節入力φ１、φ２及びφ３を含む。これらの入力はそれぞれポインタプロセッサ25、ビットデジャスティファイア28及び記憶装置モニタ34に接続されている。どの入力の組み合わせを使用するかは、位相調節入力ごとにそれぞれのスイッチを作動させるモードセレクタ36によって制御される。
まず、正常な、すなわち非第三者の使用を参照しながら回路の動作を説明する。第一のモードでは、φ３入力が選択され、記憶装置を出るデータの速度が記憶装置に入るその速度に等しくなるよう弾性記憶装置30が半分だけ満たされた状態であることを保証するために記憶装置モニタ34が準備される。このようにして、一次レートタイミング信号を正確に再生することができる。
第二のモードでは、位相入力φ１及びφ２が選択され、φは使用不能になる。このモードでは、ライン23上の回収されたベアラクロックが直接使用され、位相調節は、ポインタプロセッサ25及びビットデジャスティファイア28によって実施される。
上記回路を第三者ユーザのための一次レートリタイミングに使用する場合には、上記モードのいずれも使用することができない。上述のデシンクロナイザ動作がTUポインタ調節を起こさせて、その結果、SDHネットワークの出力でポインタあたり約3.5マイクロ秒の相遷移を生じさせる。良好なデシンクロナイザ設計は、デシンクロナイザPLLの対応する周波数偏移を制限することにより、この位相のリークアウトの速度を制限しようとする。この制限は通常、PLLバンド幅を狭める位相形態を取って、その結果、相殺され、最終的な出力に対して正味の効果を及ぼさない、反対の極性の密な間隔のポインタ調節を生じさせる。しかし、広く離れてはいない反対の極性のポインタ調節（PLLのRC時定数よりも大きい係数による）は相殺されない。
同期化SDHネットワークの中では、ゆっくりと変化する現象、たとえば光ファイバ及びマルチプレクサ機器に対する温度効果の結果として、TU−１ポインタの変化が起こる。
大部分の機器は、一次レート信号に導入されるこれらの位相ステップに寛容であるが、ビットジャスティフィケーション技術だけを用いる独立同期デジタル階層（PDH）のために設計されているため、１ミリ秒に満たない許容差しか許さないシステムもある。本発明は、TU−１ポインタ変化の効果を除外して、ビットジャスティフィケーションの出力位相応答に匹敵しうるデシンクロナイザの出力位相応答を残すことができる手段を提供する。
第三の作動モードでは、第三者のための一次レートリタイミングに使用するため、正常な第三者運用において、T0クロック周波数を調節するのにビットデジャスティフィケーションデータだけが使用されるよう、φ２入力だけが使用可能になるようにモードセレクタ36を作動させる。図示するように、φ１入力は使用不能にされるが、代替構造において、PLLを、φ１調節に対応するが、サイズは等しいが極性が反対である調節によって各発生を相殺するように作動させることができる。したがって、動作はPDHデマルチプレクサと同様である。保護手段として、入力φ３もまた使用可能になるが、記憶装置モニタ34及び弾性記憶装置30は、以下に説明するように異なる方法で作動させる。
SDHネットワークが同期状態にある限り、ポインタを無視しても、一次レート信号の中で運ばれるタイミングに対して長期的効果は及ばないであろう。実際に、SDHネットワーク中の同期の一時的損失又は多量のワンダは弾性記憶装置30の中に収容される。これは、SDH経路中に許可される最大限のワンダを収容するために比較的大きく、通常は40マイクロ秒を超えるように設計されている。SDHネットワーク同期化が長期間失われるならば、その結果は、最終的には、弾性記憶装置30のアンダフロー又はオーバフローであろう。そして、記憶装置モニタ34が位相のリークアウトを開始して弾性記憶装置32の容量を回復する。このように、記憶装置モニタ34は、正常な、すなわち非第三者の使用に関して説明したものとは異なる方法で作動する。代替方法として、脱同期化動作を一時的に最初の二つのモードの一方に戻すことにより、すなわち、φ１及びφ２の両方を限られた期間だけ使用しながらφ３入力又は調節に対してだけ記憶装置モニタを使用することにより、容量を回復することができる。

Claims (6)

1. 多重化STM（同期転送モジュール）信号の受信のための入力（５）と、STM信号からクロック信号を回収するためのクロック回収回路（20）と、STM信号を多重化解除して複数のTU（従属ユニット）信号にするためのデマルチプレクサ（21）と、TU信号からポインタデータを読み取るためのポインタプロセッサ（25）と、TU信号からビットジャスティフィケーションデータを読み取るためのビットデジャスティファイア（28）と、プロセッサTUデータが、リタイミングされたクロックレートでクロックアウトされる前に、一時的に記憶される記憶装置モニタ（34）を備えたバッファ記憶装置（30）とを含む、第三者がSDH（同期デジタル階層）リンクを使用することができるSDHデータ伝送システムのリタイミング構造であって、リタイミングされたクロック信号（31）を発生するための手段（32）が設けられ、前記手段（32）が、ポインタプロセッサ（25）、ビットデジャスティファイア（28）及び記憶装置モニタ（34）にそれぞれ接続された３個の位相調節入力（φ１、φ２、φ３）を含み、ビットデジャスティファイア（28）によって生成された読み取ったビットジャスティフィケーションデータだけを使用して（位相調節入力φ２において）、回収されたクロック信号（23）を修正し、リタイミングされたクロック信号（31）を発生することを特徴とするリタイミング構造。
2. 記憶装置（30）が弾性記憶装置であり、記憶装置（30）のアンダフロー及びオーバフロー状態をチェックし、記憶装置（30）中の容量を維持するためにリタイミングされたクロック信号（31）に調節を行うための手段（φ３、32、34）が設けられている請求項１記載のリタイミング構造。
3. ビットジャスティフィケーションデータ（28）及びポインタデータ（25）を使用して、回収されたクロック信号（31）が第二のモード（φ１、φ２）で修正されて、リタイミングされたクロック信号（31）を発生させる請求項１又は２記載のリタイミング構造。
4. 記憶装置（30）が約半分満たされていることをチェックし、半分満たされた状態を維持するためにリタイミングされたクロック信号のレートを調節するための手段（34）が別の作動モード（φ３）で設けられている請求項１〜３のいずれか１項記載のリタイミング構造。
5. 回収されたクロック信号（23）を入力として取り込み、リタイミングされたクロック信号（31）を出力で提供し、出力の周波数を調節するための１個以上のさらなる入力（φ１、φ２、φ３）を含む位相固定ループ（32）を含む請求項１〜４のいずれか１項記載のリタイミング構造。
6. 振幅は等しいが極性が反対であるポインタデータを使用して、回収された信号を２回修正することにより、ポインタデータを利用する効果が無効化される請求項１〜５のいずれか１項記載のリタイミング構造。

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