JPH09321376A

JPH09321376A - 半導体レーザ制御装置

Info

Publication number: JPH09321376A
Application number: JP7324097A
Authority: JP
Inventors: Hidetoshi Ema; 秀利江間; Masaaki Ishida; 雅章石田; Narihiro Masui; 成博増井
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1996-03-27
Filing date: 1997-03-26
Publication date: 1997-12-12

Abstract

(57)【要約】【課題】光・電気負帰還ループによる制御量を少なく
する電流加算方式と、１ドット内でのパルス幅強度混合
変調方式とを、より小型で省電力化を達成し得るように
集積度を高めた構成で実現する。【解決手段】入力データに基づいて、入力データに対
してパルス幅変調と強度変調とを同時に行う発光指令信
号を生成するパルス幅変調・強度変調信号生成部１１な
るデジタル制御系から、誤差増幅部８や電流駆動部７の
ようなアナログ駆動系まで、全てを１チップの集積回路
９として高集積化して構成した。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、レーザプリンタ、
デジタル複写機、光ディスク装置、光通信装置等におけ
る光源として用いられる半導体レーザを駆動制御するた
めの半導体レーザ制御装置に関する。

【０００２】

【従来の技術】半導体レーザは極めて小型であって、か
つ、駆動電流により高速に直接変調を行うことができる
ので、近年、レーザプリンタ等の光源として広く使用さ
れている。

【０００３】しかし、半導体レーザの駆動電流と光出力
との関係は、温度により著しく変化するので、半導体レ
ーザの光強度を所望の値に設定しようとする場合に問題
となる。この問題を解決して半導体レーザの利点を活か
すために、ＡＰＣ（Ａutomatic Ｐower Ｃontrol）方式
の一つとして、半導体レーザの光出力を受光素子により
モニタし、この受光素子に発生する半導体レーザの光出
力に比例する受光電流に比例する信号と、発光レベル指
令信号とが等しくなるように、常時、半導体レーザの順
方向電流を制御する光・電気負帰還ループにより半導体
レーザの光出力を所望の値に制御する方式が知られてい
る。この場合、受光素子の動作速度や、光・電気負帰還
ループを構成している増幅素子の動作速度等の限界によ
り制御速度に限界が生じる。

【０００４】この点を考慮した改良方式が、例えば、特
開平２−２０５０８６号公報により提案されている。同
公報によれば、半導体レーザの光出力を受光素子により
モニタし、その出力と発光レベル指令信号とが等しくな
るように、常時、半導体レーザの順方向電流を制御する
光・電気負帰還ループと、発光レベル指令信号を半導体
レーザの順方向電流に変換する変換手段とを有し、光・
電気負帰還ループの制御電流と変換手段により生成され
た電流の和又は差の電流によって半導体レーザの光出力
を制御する方式が開示されている。ここに、光・電気負
帰還ループは例えば半導体レーザと受光素子と定電流源
と誤差増幅器とにより構成される。また、変換手段は例
えば定電流源により構成される。

【０００５】これによれば、半導体レーザを変換手段に
よって直接駆動する電流に相当する光出力をＰ_Sとした
場合、半導体レーザの光出力のステップ応答特性は、Ｐ_out＝Ｐ₀ ＋（Ｐ_S −Ｐ₀ )｛１−exp(−２πｆ₀ｔ
)｝Ｐ_out；半導体レーザの光出力Ｐ₀ ；半導体レーザの設定された光強度ｔ；時間ｆ₀ ；光・電気負帰還ループの開ループでの交叉周波
数で近似される。Ｐ_S≒Ｐ₀ であれば、瞬時に半導体レー
ザの光出力がＰ₀ に等しくなるので、ｆ₀ の値は光・電
気負帰還ループのみの場合に比べて小さくてよいことが
分かる。現実的には、ｆ₀ ＝４０ＭＨｚ程度であればよ
く、この程度の交叉周波数であれば容易に実現できる。

【０００６】また、特開平５−６７８３３号公報におい
ては、上述した特開平２−２０５０８６号公報に示され
るような構成要素に関して、バイポーラトランジスタを
用いたＩＣ化によリ光・電気負帰還ループの設計を容易
にした点が記載されている。

【０００７】次に、レーザプリンタを例に採り、１ドッ
ト多値化技術の経緯について説明する。レーザプリンタ
は、当初、ラインプリンタに代わるノンインパクトプリ
ンタとして開発されたが、レーザプリンタの高速高解像
性からイメージプリンタとしての適用が早くから検討さ
れ、ディザ法をベースとした様々な記録方法が実用化さ
れている。また、近年の半導体技術の急速な進展によ
り、処理可能な情報量が急速に増大し、レーザプリンタ
においては、１ドット多値化技術が実用化され、より確
実にイメージプリンタとしての地位を固めつつある。し
かしながら、現行の多値化レベルはハイエンド機におい
ては８ビット相当の出力レベルを備えているが、ローエ
ンド機では高々数値程度に抑えられている。これは、一
因としては情報量の多さもあるが、主として、１ドット
多値化出力を実現する半導体レーザ制御変調部の回路規
模が大きく高価であることによる。

【０００８】現在、１ドット多値化出力を行う半導体レ
ーザ制御変調方式としては、Ａ．光強度変調方式Ｂ．パルス幅変調方式Ｃ．パルス幅強度混合方式が提案されている。

【０００９】Ａ．光強度変調方式（ＰＭ＝Ｐower Ｍodu
lation）光出力自身を変化させて記録する方式であり、中間露光
領域を利用して中間調記録を実現するため、印字プロセ
スの安定化が重要な要件であり、印字プロセスに対する
要求が厳しくなる。しかしながら、半導体レーザの制御
変調は容易となる。

【００１０】Ｂ．パルス幅変調方式（ＰＷＭ＝Ｐulse
Ｗidth Ｍodulation）光出力レベルとしては２値であるが、その発光時間（つ
まり、パルス幅）を変化させて記録する方式であるの
で、ＰＭ方式と比較すると、中間露光領域の利用度が少
なく、さらに、隣接ドットを結合させることにより中間
露光領域を一層低減させることが可能となる（印字プロ
セス安定性に対する要求が低減する）。しかし、パルス
幅設定を８ビット、かつ、隣接ドット結合を実現する場
合には半導体レーザ制御変調部の構成は複雑となる。

【００１１】Ｃ．パルス幅強度混合変調方式（ＰＷＭ＋
ＰＭ方式）ＰＭ方式では印字プロセスの安定化への要求が厳しくな
り、ＰＷＭ方式では半導体レーザ制御変調部が複雑とな
る問題を有することから、これらのＰＭ方式とＰＷＭ方
式とを組み合わせた方式であり、例えば、特開平６−３
４７８５２号公報中に開示されている。

【００１２】この変調方式は、基本的には２値記録方式
であり、印字プロセスに対して安定であるＰＷＭ方式を
基調とし、そのパルス間の移り変わり部をＰＭ方式によ
り補う方式である。この変調方式は、同じ階調数を実現
する場合、各々単独の変調方式に比較して、必要となる
パルス幅数、パワー値数が組み合わせることにより少な
くなるので、各々の方式分の構成を容易に達成でき、印
字プロセスに対して安定であると同時に集積化に適して
おり、小型化・低コスト化を図ることができる。このよ
うな変調方式を実現するため、半導体レーザ制御装置に
は、画像データと画素クロックとを入力とするパルス幅
生成部及びデータ変調部が設けられ、このパルス幅生成
部及びデータ変調部が半導体レーザ制御部及び半導体レ
ーザ駆動部に対する発光レベル指令信号を出力するよう
に構成されている。即ち、入力される画像データに従っ
てパルス幅生成部及びデータ変調部によりＰＷＭ方式を
基調とし、その移り変わり部をＰＭ方式により補う。

【００１３】この場合、この１ドット内でのパルス幅強
度混合変調方式をより具体的に実現するため、Ｃ‐ＭＯ
Ｓデバイスを用いたＩＣ化によりパルス幅生成部を簡便
に形成し、バイポーラトランジスタを用いたＩＣ化によ
り光・電気負帰還ループ部の設計を容易にする提案が、
上記の特開平６−３４７８５２号公報によりなされてい
る。

【００１４】

【発明が解決しようとする課題】ところが、この特開平
６−３４７８５２号公報に示される方式によっても、光
・電気負帰還ループによる制御量を少なくする電流加算
方式と、１ドット内でのパルス幅強度混合変調方式と
を、より小型で省電力化を達成し得るように集積度を高
めた構成で実現し、より高速かつ高精度に機能させる上
では、まだ、改良の余地がある。

【００１５】

【課題を解決するための手段】請求項１記載の発明は、
入力データに基づいて、前記入力データに対しパルス幅
変調と強度変調とを同時に行う発光指令信号を生成する
パルス幅変調・強度変調信号生成部と、半導体レーザ
と、この半導体レーザの光出力をモニタする受光素子
と、ともに光・電気負帰還ループを形成し、前記受光素
子から得られる前記半導体レーザの光出力に比例した受
光信号と前記パルス幅変調・強度変調信号生成部から得
られる前記発光指令信号とが等しくなるように前記半導
体レーザの順方向電流を制御する誤差増幅部と、前記光
・電気負帰還ループの制御電流との和又は差の電流によ
り前記半導体レーザの駆動を制御するように生成され前
記パルス幅変調・強度変調信号生成部から与えられる前
記発光指令信号に応じた駆動電流を前記半導体レーザに
順方向電流として流す電流駆動部とが１チップの集積回
路で構成されている。

【００１６】従って、パルス幅変調・強度変調信号生成
部なるデジタル制御系から、誤差増幅部や電流駆動部の
ようなアナログ駆動系まで、全てが１チップの集積回路
として構成されているので、小型で省電力化を図れる上
に、１ドット内でのパルス幅強度混合変調方式を、より
高速かつ高精度に実現できる。

【００１７】ここに、パルス幅変調・強度変調信号生成
部に関して、請求項２記載の発明では、入力データをパ
ルス幅変調データと強度変調データとに変換するデータ
変換手段と、パルス幅変調データに基づいてパルス幅変
調した複数個のパルスを生成するパルス幅変調手段と、
これらのデータ変換手段とパルス幅変調手段との出力に
基づいて半導体レーザに対してパルス幅変調と強度変調
とを同時に行う発光指令信号生成部とを有している。従
って、デジタル制御系をなすパルス幅変調・強度変調信
号生成部側の１チップ化のための構成が明らかとなる。

【００１８】請求項３記載の発明では、１チップの集積
回路が、バイポーラトランジスタにより形成されている
ので、特に誤差増幅部や電流駆動部のようなアナログ駆
動系の増幅器を構成するのが容易となり、その入力レベ
ルを自由に設定し上に、入力レベルを小さくすることも
できる。

【００１９】請求項４記載の発明では、１チップの集積
回路が、Ｃ‐ＭＯＳトランジスタにより形成されている
ので、特にパルス幅変調・強度変調信号生成部側を構成
するのが容易となる上に、集積度を高めることもでき
る。

【００２０】請求項５記載の発明では、１チップの集積
回路が、バイポーラトランジスタとＣ‐ＭＯＳトランジ
スタとの混成回路により形成されているので、特に誤差
増幅部や電流駆動部のようなアナログ駆動系の増幅器を
バイポーラトランジスタで容易に構成でき、パルス幅変
調・強度変調信号生成部のようなデジタル制御系をＣ‐
ＭＯＳトランジスタで容易に構成でき、回路設計が容易
となる。

【００２１】

【発明の実施の形態】本発明の第一の実施の形態を図１
ないし図８に基づいて説明する。本発明の半導体レーザ
制御装置は、例えば、レーザプリンタ等における光書込
み用に用いられる半導体レーザの光出力を制御するため
の光・電気負帰還ループを含む制御装置として適用され
ている。また、１ドット内で多階調出力を得る手法とし
て、前述した公報等に記載されているパルス幅強度混合
変調方式（ＰＷＭ＋ＰＭ方式）が用いられている。

【００２２】このような変調方式を実現するため、本実
施の形態における半導体レーザ制御装置１には、基本的
に、図２に示すように画像データと入力クロックとを入
力として発光指令信号を生成するパルス幅生成部及びデ
ータ変調部（以下、略してパルス幅生成・データ変調部
という）２が設けられている。また、半導体レーザ３に
対してはその光出力をモニタする受光素子４が設けら
れ、これらの半導体レーザ３及び受光素子４は半導体レ
ーザ制御部及び半導体レーザ駆動部（以下、略して半導
体レーザ制御・駆動部という）５に接続されている。前
記パルス幅生成・データ変調部２により生成された発光
指令信号がこの半導体レーザ制御・駆動部５に与えられ
ている。即ち、入力される画像データに従ってパルス幅
生成・データ変調部２によりＰＷＭ方式を基調とし、そ
の移り変わり部をＰＭ方式により補う。

【００２３】その半導体レーザ３の光出力波形の基本概
念図を図３に示す。図３にはパルス幅３値、パワー６値
の合計１８階調を出力する場合における半導体レーザ３
の光出力波形を模式的に示すものである。この変調方式
は、図示のように基本的にはＰＷＭ方式であるので、中
間露光領域を利用する強度変調部は最小パルス幅で出力
する必要がある。このような光出力を得るためには、例
えば、図４に示すようにパルス幅をＴとすると、パルス
１に示すＴとパルス２に示す（Ｔ＋ΔＴ）との２パル
ス、又は、パルス３に示すＴとパルス４に示すΔＴ（Δ
Ｔは最小パルス幅）との２パルスを生成すればよい。Ｔ
のパルスにおいて全ビットをＨレベルにし、ΔＴのパル
スにおいてデータに従って各ビットをオン・オフさせれ
ば、図３や図４に示すような光出力の波形を得ることが
できる。図４（ａ）は左寄せの光波形、図４（ｂ）は右
寄せの光波形を示す。

【００２４】次に、本実施の形態の半導体レーザ制御装
置１のより具体的なブロック図構成について図１により
説明する。まず、半導体レーザ制御・駆動部５は光・電
気負帰還ループ６と、電流駆動部を形成する定電流源７
とにより構成されている。前記光・電気負帰還ループ６
は、半導体レーザ３、受光素子４とともに、これらの半
導体レーザ３と受光素子４とにループ状に接続されて誤
差増幅部を構成する誤差増幅器８を含んで形成されてい
る。この光・電気負帰還ループ６は、半導体レーザ３の
光出力を受光素子４によりモニタし、その光出力とパル
ス幅生成・データ変調部２により生成された発光指令信
号（Ｉ_DA1）とが等しくなるように、常時、半導体レー
ザ３の順方向電流を制御する。また、前記定電流源７は
パルス幅生成・データ変調部２により生成された発光指
令信号（Ｖ_DA2）に応じた駆動電流を半導体レーザ３の
順方向に流すように機能する。これにより、半導体レー
ザ制御・駆動部５では、光・電気負帰還ループ６の制御
電流と定電流源７による駆動電流との和（又は、差）の
電流によって半導体レーザ３の光出力が基本的に制御さ
れる。

【００２５】これによれば、半導体レーザ３を定電流源
７によって直接駆動する電流に相当する光出力をＰ_Sと
した場合、半導体レーザ３の光出力のステップ応答特性
は、前述した通り、Ｐ_out＝Ｐ₀ ＋（Ｐ_S −Ｐ₀ )｛１−exp(−２πｆ₀ｔ
)｝Ｐ_out；半導体レーザ３の光出力Ｐ₀ ；半導体レーザ３の設定された光強度ｔ；時間ｆ₀ ；光・電気負帰還ループ６の開ループでの交叉周
波数で近似される。Ｐ_S≒Ｐ₀ であれば、瞬時に半導体レー
ザ３の光出力がＰ₀ に等しくなるので、ｆ₀ の値は光・
電気負帰還ループ６のみの場合に比べて小さくてよいこ
とが分かる。現実的には、ｆ₀ ＝４０ＭＨｚ程度であれ
ばよく、この程度の交叉周波数であれば容易に実現でき
る。図５（ａ）が光・電気負帰還ループ６のみによる場
合の光出力の変化の様子を示すのに対し、図５（ｂ）は
定電流源７による定電流分Ｉ_DA2が付加された場合の光
出力の変化の様子を示し、より矩形波化されているのが
分かる。

【００２６】このような機能を有する半導体レーザ制御
装置１に関して、本実施の形態では、パルス幅生成・デ
ータ変調部２と半導体レーザ制御・駆動部５とがバイポ
ーラトランジスタにより１チップの集積回路９として集
積化されている。ここに、誤差増幅器８を含む光・電気
負帰還ループ６部分に関しては、特に図示しないが、例
えば特開平５−６７８３３号公報中の図２に示されるよ
うな周知のバイポーラトランジスタ回路を用いることに
より集積化できる。また、定電流源７部分に関しても、
特に図示しないが、例えば特開平５−６７８３３号公報
中の図１３及び図１７に示されるような周知のバイポー
ラトランジスタ回路を用いることにより集積化できる。

【００２７】そこで、ここでは、集積回路９中、パルス
幅生成・データ変調部２側のより具体的な構成及び作用
について、以下に説明する。いま、本実施の形態では、
パルス幅変調を３ビット（即ち、８値）、強度変調を５
ビット（即ち、３２値）を組合せ、合計で１ドット当た
り８ビット階調（２５６値）を出力し得る構成例とす
る。このパルス幅生成・データ変調部２は、パルス幅変
調・強度変調信号生成部１１と、発光指令信号生成部１
２とにより構成されている。

【００２８】まず、この発光指令信号生成部１２は、図
６に示すように、強度変調データＰＭＤに従って電流Ｉ
_DA，／Ｉ_DA（信号に関して“／”は反転を示す；以下、
同様とする）に変換するＤ／Ａ変換器（ＤＡＣ）１３
と、パルス１に応じて電流／Ｉ_DAを流すか否かをスイッ
チングする差動スイッチ１４ａと、パルス２に応じて電
流Ｉ_DAを流すか否かをスイッチングする差動スイッチ１
４ｂと、差動スイッチ１４ａ，１４ｂのスイッチングに
従い流れる電流／Ｉ_DA，Ｉ_DAを各々電圧／Ｖ_DA，Ｖ_DAに
変換する電流‐電圧変換器（Ｉ‐Ｖ）１５ａ，１５ｂと
により構成されている。ここに、／Ｉ_DA＋Ｉ_DA＝Ｉ_full
なる関係にある。電流値Ｉ_fullは強度変調データＰＭＤ
を全てオンにした場合の電流Ｉ_DAの値であり、発光指令
信号の最大電流値である。差動スイッチ１４ａ，１４ｂ
はパルス１，２がともにＨレベルの場合にはＩ_DA1＝Ｉ
_fullとなるように機能する。パルス１がＬレベルでパル
ス２がＨレベルの場合にはＩ_DA1＝Ｉ_DAとなる。パルス
１，２がともにＬレベルの場合にはＩ_DA1＝０となる。
つまり、パルス１，２がともにＨレベルの場合にはＩ_DA
の値（即ち、強度変調データＰＭＤ）によらず、Ｉ_DA1
＝Ｉ_fullとなる。よって、強度変調データＰＭＤは１画
素クロックの間、一定でよい。この結果、半導体レーザ
制御装置の高速化を図る点で有利となる。

【００２９】このような差動スイッチ１４ａ，１４ｂは
例えば各々一対ずつのバイポーラトランジスタを差動接
続することにより構成される。電流‐電圧変換器１５
ａ，１５ｂは２つの電圧値（Ｖ_DA2，／Ｖ_DA2）を持つ
図１中に示すような電圧Ｖ_DA2を定電流源７に対して発
光指令信号として供給する。定電流源７は発光指令信号
Ｖ_DA2の２つの電圧値間の差電圧に従って電流Ｉ_DA2を
生成する。このような電流‐電圧変換器１５ａ，１５ｂ
も、例えば各々ベース接地のバイポーラトランジスタに
より構成される。よって、発光指令信号生成部１２自体
もバイポーラトランジスタ構成として容易に集積化され
て形成される。

【００３０】一方、パルス幅生成・データ変調部２中の
パルス幅変調・強度変調信号生成部１１は、例えば、デ
ータ変換手段となるデータ変換部１６と、パルス幅変調
手段となるパルス幅変調部１７と、ＰＬＬ構成のパルス
生成発振器１８とにより構成されている。前記パルス生
成発振器１８は図８に示すように入力クロックに同期し
た内部クロックＸ₀ と、このＸ₀ と同一周波数（即ち、
入力クロックとも同一周波数）で一定量ずつの位相差を
持つパルスＸ₁ ，Ｘ₂ ，〜，Ｘk の位相差が異なる複数
個のパルスを生成する。パルス幅変調を８値とした場
合、ｋ＝７であり、各々のパルスの位相差は１／８・Ｔ
_CK（Ｔ_CKは入力クロックの周期）である。また、Ｘ₄ ，
Ｘ₅ ，Ｘ₆ ，Ｘ₇ は、各々Ｘ₀ ，Ｘ₁ ，Ｘ₂ ，Ｘ₃ の反
転信号である。ここに、入力クロックに同期させるパル
スは何れであってもよく、図８ではパルスＸ₆ を同期さ
せており、入力クロックから１／４周期遅れたＸ₀ を内
部クロックとしている。前記データ変換部１６は入力さ
れた画像データをパルス幅変調データＰＷＭDATAと強度
変調データＰＭDATAとに変換する機能を持つ。前記パル
ス幅変調部１７は前記データ変換部１６から得られるパ
ルス幅変調データＰＷＭDATAに従ってパルス生成発振器
１８の出力Ｘ_k 中から２つのパルスＰＷ_on，ＰＷ_daを生
成する機能を持つ。

【００３１】例えば、図４（ａ）等に準じて、左寄せの
光出力波形を得るための論理を記述すると、(１)(２)式
のように表される。

【００３２】

【数１】

【００３３】また、Ｄ_n1，Ｄ_n2，Ｄ_m1，Ｄ_m2，Ｄ_n1′，
Ｄ_n2′，Ｄ_m1′，Ｄ_m2′はパルス幅変調データＰＷＭDA
TAであり、画像データＤ₇ （ＭＳＢ）〜Ｄ₀ （ＬＳＢ）
のうち、上位３ビット、即ち、Ｄ₇ ，Ｄ₆ ，Ｄ₅ をパル
ス幅変調のためのデータとすると、(３)式で表される。

【００３４】

【数２】

【００３５】このような論理を実現するため、データ変
換部１６及びパルス幅変調部１７は例えば図７に示すよ
うに構成されている。まず、データ変換部１６中には各
々画像データＤ₀ 〜Ｄ₇ をパルス幅変調データＤ_ni，Ｄ
_ni′，Ｄ_mj，Ｄ_mj′に(３)式に従い変換する論理部２１
〜２４が設けられている。２５は画像データＤ₀ 〜Ｄ₇
中の下位５ビット分のデータを強度変調データＤ_pkとし
てそのまま出力する論理部である。これらの論理部２１
〜２５は変調データを保持する手段（例えば、ラッチ
等）を有する。一方、パルス幅変調部１７中には各々パ
ルス幅変調データＤ_ni，Ｄ_ni′，Ｄ_mj，Ｄ_mj′に従って
パルスＸ_k の内の一つを選択するマルチプレクサ２６〜
２９が設けられている。さらに、これらのマルチプレク
サ２６〜２９の出力Ｘ_n ，Ｘ_n′ ，Ｘ_m ，Ｘ_m′ に関し
て(１)式の論理を実行するＡＮＤゲート３０ａ〜３０ｄ
及びＯＲゲート３０ｅ，３０ｆが設けられている。ＯＲ
ゲート３０ｅの出力がパルスＰＷ_da、ＯＲゲート３０ｆ
の出力がパルスＰＷ_onとなる。このような主として論理
を実行するデータ変換部１６及びパルス幅変調部１７に
ついても、バイポーラトランジスタで集積化して構成す
ることができる。

【００３６】このようにして、本実施の形態によれば、
パルス幅生成・データ変調部２と半導体レーザ制御・駆
動部５とが全てバイポーラトランジスタにより１チップ
の集積回路９として集積化されているので、１ドット内
でのパルス幅変調・強度変調混合方式に光・電気負帰還
ループ６＋加算電流値制御方式を加味して半導体レーザ
３の駆動を制御するに当たり、小型で省電力化を達成し
得るとともに、１チップの集積回路９内で全て処理され
るのでより高速で高精度に機能させることができる。特
に、１チップの集積回路９、バイポーラトランジスタに
より形成することにより、誤差増幅器８や定電流源７の
ようなアナログ駆動系の増幅器を構成するのが容易とな
り、その入力レベルを自由に設定し得る上に、入力レベ
ルを小さくすることもできる。よって、レーザプリンタ
等の機能を向上させるのに都合がよい。

【００３７】本発明の第二の実施の形態を図９ないし図
２５に基づいて説明する。本実施の形態にあっても基本
的には前記実施の形態のようなパルス幅強度混合変調方
式や、光・電気負帰還ループの負担を軽減させる光・電
気負帰還ループ＋加算電流値制御方式を踏襲しており、
図１ないし図８で示した部分と同一部分は同一符号を用
いて示す。即ち、本実施の形態における半導体レーザ制
御装置１も、概略的には、図２に示したように、パルス
幅生成・データ変調部２と半導体レーザ制御・駆動部５
とにより構成されている。

【００３８】図９に、本実施の形態における半導体レー
ザ制御装置１の、より詳細な構成例を示す。本実施の形
態では、入力データをパルス幅変調データと強度変調デ
ータとに変換した複数のパルスを生成するパルス幅変調
・強度変調信号生成部３１と半導体レーザ制御・駆動部
５とが、その一部の構成要素を除く殆どの要素に関して
１チップの集積回路３２として集積化されて構成されて
いる。より詳細には、一部の回路構成に関して例示する
如く、バイポーラトランジスタにより１チップ化されて
いる。特に、本実施の形態はこのバイポーラトランジス
タ構成の一例を明らかにするものである。

【００３９】まず、半導体レーザ制御・駆動部５側につ
いて説明する。光・電気負帰還ループ６は、発光指令信
号設定部４１と発光指令信号生成部４２と誤差増幅器４
３と電流駆動部４４と半導体レーザ３と受光素子４とに
より構成されている。前記発光指令信号生成部４２は発
光指令信号生成部第１構成部４２ａと発光指令信号生成
部第２構成部４２ｂとにより構成されている。動作とし
ては、変調されたデータに従って発光指令信号生成部第
１構成部４２ａにて生成された電流と、半導体レーザ３
の光出力に比例して受光素子４より出力されるモニタ電
流とを比較し、その誤差分を誤差増幅器４３及び電流駆
動部４４を介して半導体レーザ３の順方向電流に変換す
る。モニタ電流が発光指令信号生成部第１構成部４２ａ
により生成された電流より大きいときには、半導体レー
ザ３の順方向電流を減らし、モニタ電流が発光指令信号
生成部第１構成部４２ａにより生成された電流より小さ
いときには、半導体レーザ３の順方向電流を増やすよう
に制御する。ここに、光・電気負帰還ループ６が構成さ
れている。

【００４０】ここで、一般に半導体レーザ３の微分量子
効率や受光素子４の光・電気変換受光感度には素子ばら
つきがある。そこで、各々の特性に合わせて、電流値を
設定する必要がある。このような素子ばらつきに関して
は、前記発光指令信号設定部４１において、半導体レー
ザ３が所望の光出力となるように外部からの電流設定信
号により電流値Ｉ_DA1、即ち、直流動作的には受光素子
４のモニタ電流値Ｉ_PDを設定することにより、個体差を
吸収して半導体レーザ３が常に所望の光出力となるよう
に設定することが可能となる。

【００４１】前記電流駆動部４４は、例えば差動スイッ
チ構成で前記誤差増幅器４３の出力を所望の電位分瞬時
に電圧シフトする高速電圧シフト部４５として構成され
ている。この高速電圧シフト部４５による電圧シフト
は、瞬時に半導体レーザ３の順方向電流となり、半導体
レーザ３の光出力の高速変調が可能とされている。特
に、光・電気負帰還ループ６なる制御系内にこの電流駆
動部４４として機能する高速電圧シフト部４５を有して
光・電気負帰還ループ６側と同一の出力部を持たせるこ
とにより、集積回路３２の素子数の低減と消費電力の低
減とを図る上で有利となる。

【００４２】図１０に誤差増幅器４３及び高速電圧シフ
ト部４５のバイポーラトランジスタを用いた回路構成例
を示す。まず、ＰＤ端子から発光指令信号生成部４２
（発光指令信号生成部第１構成部４２ａ）中のトランジ
スタＱ₁ のベースへ、半導体レーザ３の光出力に比例し
て受光素子４に流れるモニタ電流Ｉ_PDを流す。発光指令
信号生成部４２中の後述するＤ／Ａ変換部は入力された
データを電流Ｉ_DA1に変換し、この電流Ｉ_DA1をトラン
ジスタＱ₁ のベースから流す。電流Ｉ_PD，Ｉ_DA1間の比
較の結果をトランジスタＱ₁ のベースにおいて検出す
る。この結果をトランジスタＱ₂ ，Ｑ₃ 等で構成される
差動アンプ５１に入力し、差動アンプ５１の出力を駆動
トランジスタ５２のベースに入力する。この駆動トラン
ジスタ５２は抵抗Ｒe を介して半導体レーザ３に順方向
電流を流す。ここに、光・電気負帰還ループ６が構成さ
れている。差動アンプ５１より半導体レーザ３のＬＤ端
子に至る間に、トランジスタＱ₄ ，Ｑ₅ ，抵抗Ｒ₂ 等で
構成されて差動回路となる差動スイッチ５３が接続され
ている。これらの差動スイッチ５３ないし駆動トランジ
スタ５２により、所望の電位分を瞬時に電圧シフトする
高速電圧シフト部４５が構成されている。この電圧シフ
トは、トランジスタＱ₆ ，Ｑ₇ 及びトランジスタ５２等
で構成されるエミッタフォロワ５４を介して瞬時に半導
体レーザ３の順方向電流となる。

【００４３】ここに、本実施の形態においては、前述し
たように、最終的に半導体レーザ３を駆動する駆動トラ
ンジスタ５２と抵抗Ｒ_eとを集積回路３２に対して外付
けとされている。この駆動トランジスタ５２と抵抗Ｒ_e
には、半導体レーザ３を駆動するために数十〜数百ｍＡ
程度の電流を流す必要がある。しかし、本実施の形態の
ような構成の場合、半導体レーザ制御・駆動部５内部に
おける電流は、駆動部（駆動トランジスタ５２）につな
がる出力部においてもせいぜい数ｍＡで十分である。従
って、消費電力が低減し、集積化（ＬＳＩの開発）が容
易となる。図１０に示す回路において、電流駆動部４４
の電圧シフト量を決定しているのが、抵抗Ｒ₂ ，Ｒ₃ 、
トランジスタＱ₉ 等である。しかし、上述したように半
導体レーザ３の微分量子効率には素子ばらつきがあり、
また、経時変化による効率劣化がある。このため、半導
体レーザ３の微分量子効率を微分量子効率検出部４６で
検出し、この電圧シフト量を設定する構成とする。これ
により、前述した図５（ｂ）に示したような光出力Ｐ_S
が重畳された理想的な光出力を得ることができる。

【００４４】また、図１０に示す回路において、トラン
ジスタＱ₂ ，Ｑ₃ 等で構成される差動アンプ５１は、抵
抗Ｒ₄ において電源電圧Ｖ_ccよりの降下電圧としてその
出力を構成しているが、光・電気負帰還ループ６は半導
体レーザ３の光出力をリアルタイムで制御しているの
で、電源電圧変動も同時に制御している。また、ＰＤ端
子（発光指令信号生成部第１構成部４２ａ中のトランジ
スタＱ₁ のベース電位）にて検出した結果を、差動アン
プ５１に入力する過程で、トランジスタＱ₁₁，Ｑ₁₂，抵
抗Ｒ₆ を介して帰還をかけており、この差動アンプ５１
の電圧ゲインを抵抗Ｒ₅ ，Ｒ₆ の抵抗値により決定し、
ゲインを小さくする。これにより、この差動アンプ５１
の交叉周波数をより高くし制御速度を向上させている。
ここに、抵抗Ｒ₅ ，Ｒ₆ は外付け素子とされている。こ
れらの抵抗Ｒ₅ ，Ｒ₆ の抵抗値を変化させることにより
制御系（光・電気負帰還ループ６）の制御速度を可変し
得る。

【００４５】半導体レーザ３の微分量子効率を検出し、
電圧シフト量を設定する機能を実現するためのブロック
が、図９では、タイミング生成部４７、微分量子効率検
出部４６、メモリ部４８及び加算電流設定部４９により
構成されている。これにより、概略的には、タイミング
生成部４７において誤差増幅器４３の制御速度より十分
遅いタイミング信号を生成する。そのタイミングにおい
て半導体レーザ３の微分量子効率を微分量子効率検出部
４６により検出する。その検出結果をメモリ部４８に記
録する。このメモリ部４８のデータに従い、加算電流設
定部４９の電流値を設定する。これらの動作は電源投入
時若しくはリセット時（半導体レーザ３の光出力オフ
時）といった所定のイニシャライズ時だけイニシャライ
ズ動作として行われる。通常動作時には、加算電流設定
部４９の電流値を保持する。また、前記集積回路３２中
にはタイミング生成部４７に接続されたスタートアップ
部５０とともに電源部１０１が設けられている。

【００４６】次いで、発光指令信号設定部４１及び発光
指令信号生成部４２のバイポーラトランジスタを用いた
回路構成例を図１１及び図１２に示す。

【００４７】まず、発光指令信号設定部４１の構成とし
ては、発光指令信号生成部４２の電流設定、加算電流設
定部４９の電流設定、発光指令信号生成部４２の電流の
ベース電流補償部、及び、発光指令信号生成部４２の電
流と加算電流設定部４９の電流とを連動させて外部信号
より調整する部分により構成されており、各々の部分を
図１１に示す回路例により説明する。

【００４８】発光指令信号生成部４２の電流設定は、ト
ランジスタＱ₇₁のエミッタ電位と抵抗Ｒ₄₁とにより行わ
れる。ここに、前記発光指令信号生成部４２の電流Ｉ
_DA1は、直流的には受光素子４のモニタ電流Ｉ_PDである
ので、集積回路３２（ＬＳＩ）内部の温度変化の影響を
受けない電流とする必要がある。つまり、トランジスタ
Ｑ₇₁のエミッタ電位は安定な電位、抵抗Ｒ₄₁は絶対精度
の要求される抵抗である必要がある。このため、トラン
ジスタＱ₇₁のエミッタ電位は電源部において生成した安
定電位であるVREF11端子電位をトランジスタＱ₇₂〜Ｑ₇₅
等で構成されるボルテージフォロワ５５を介して生成す
る。そして、ＶＲ端子を外部端子として、抵抗Ｒ₄₁を絶
対精度、温度特性の良好な外付け抵抗若しくは可変抵抗
とする。この抵抗Ｒ₄₁の抵抗値を変化させることにより
半導体レーザ３及び受光素子４の特性に合わせて所望の
光出力を得るための調整が可能となる。

【００４９】加算電流設定部４９の電流設定は、トラン
ジスタＱ₇₈のエミッタ電位と抵抗Ｒ₄₂とにより決定し、
IDA2SET 端子より加算電流設定部４９へ出力する。ここ
に、トランジスタＱ₇₈のエミッタ電位はトランジスタＱ
₇₁のエミッタ電位とほぼ同電位となるので、トランジス
タＱ₇₁のエミッタ電位がトランジスタＱ₇₁，Ｑ₇₆，
Ｑ₇₇，Ｑ₇₈を介してこのトランジスタＱ₇₈のエミッタ電
位に換算される。

【００５０】発光指令信号生成部４２のベース電流補償
は、トランジスタＱ₇₇のベース電流により行う。発光指
令信号生成部４２の電流Ｉ_DA1は、電流Ｉ_PD、即ち、上
述したように外部の受光素子４により決定される絶対電
流である必要がある。ここに、例えば、図１１に示す回
路構成例の場合、トランジスタＱ₇₁のエミッタ電位と抵
抗Ｒ₄₁とで決定される基準電流は絶対電流である。そこ
で、この基準電流はカレントミラー回路５６で反転され
た後、幾つかのトランジスタを経由して電流Ｉ_DA ₁とし
てＰＤ端子から流れる。幾つかのトランジスタを経由す
る間に各々のトランジスタのベース電流誤差が発生す
る。このようなベース電流誤差は、５ビットのＤ／Ａ変
換器中の各ビット（ｂ０，ｂ１，ｂ２，ｂ３，ｂ４）で
生ずる。このようなベース電流誤差を補償するためにト
ランジスタＱ₇₇のベース電流量を調整する。つまり、本
実施の形態の回路構成の場合、基準となる電流に対して
その基準電流のベース電流を経由するトランジスタの数
だけ加算することにより、ベース電流による誤差電流の
発生や特性変化を抑制することが可能となり、容易にベ
ース電流補償を行える。

【００５１】ここに、図１２に示す回路構成は、図６に
示したブロック図に関連する。図６を参照すれば、電流
Ｉ_DAは複数のトランジスタにより構成されたＤ／Ａ変換
器１３、スイッチングトランジスタによる差動スイッチ
１４ｂ、トランジスタによる電流‐電圧変換器（Ｉ／Ｖ
変換器）１５ｂを介して流れる。上述したように、電流
Ｉ_DAがこれらの各部の複数のトランジスタを経由する間
に生ずるベース電流誤差が補償される。

【００５２】次に、発光指令信号生成部４２の電流と加
算電流設定部４９の電流とを連動して外部信号より調整
する部分について説明する。前述したように、発光指令
信号生成部４２の電流設定と加算電流設定部４９の電流
設定とはトランジスタＱ₇₁のエミッタ電位と抵抗Ｒ₄₁と
により決定される。また、上述したようにトランジスタ
Ｑ₇₁のエミッタ電位はVREF11端子電位を入力とし、トラ
ンジスタＱ₇₂〜Ｑ₇₅等で構成されるボルテージフォロワ
５５の出力となっている。そこで、VREF11端子と並列に
抵抗Ｒ₄₃，Ｒ₄₄、トランジスタＱ₇₉を介してVCONT 端子
より制御電圧（外部電圧）を入力させる構成とすること
により、この制御電圧によってトランジスタＱ₇₁のエミ
ッタ電位を変化させる。つまり、発光指令信号生成部４
２の電流と加算電流設定部４９の電流とを連動させて増
減させることが可能となる。よって、光・電気負帰還ル
ープによる光出力の可変、及び、加算電流値制御システ
ムによる光出力の可変を連動させて行わせることができ
る。この結果、光出力の変更波形を図５（ｂ）に示した
場合と同様に矩形状波形に近似した波形に修正すること
ができる。

【００５３】次いで、発光指令信号生成部４２について
図１２を参照して説明する。この発光指令信号生成部４
２は５ビット（ｂ０，ｂ１，ｂ２，ｂ３，ｂ４）のＤ／
Ａ変換器と電流加算駆動部とを含んで構成されている。
発光指令信号生成部４２中のＤ／Ａ変換器によりデジタ
ル信号からアナログ信号に変換される５ビットのデジタ
ルデータは、図９中に示したＰＷＭ＆ＰＭ信号生成部３
１からＰＭＤＡＴＡ（光強度変調信号）として与えられ
るものである。

【００５４】もっとも、より高精度な光出力の設定が必
要な場合には、Ｄ／Ａ変換器のビット数を増やしてもよ
い。或いは、パルス幅変調を主体とする場合であれば、
Ｄ／Ａ変換器のビット数を減らすようにしてもよい。本
実施の形態では、Ｄ／Ａ変換器はカレントミラー回路と
抵抗ラダーとの組合せにより構成されているが、適宜同
等の変形例を許容する。

【００５５】電流加算駆動部は、電流Ｉ_DA1とその反転
電流とを各々トランジスタＱ₈₁，Ｑ₈₂のエミッタ電位で
検出し、エミッタフォロワＱ₈₃，Ｑ₈₄を介した後、トラ
ンジスタＱ₄ ，Ｑ₅ のベースに入力する。トランジスタ
Ｑ₈₁，Ｑ₈₂のエミッタ電位は、Ｉ_DA1の電流値をそのま
ま反映した電位となるので、図１０に示すようにトラン
ジスタＱ₄ ，Ｑ₅ で構成される差動スイッチ５３におい
てもオン・オフの２値出力ではなく、Ｄ／Ａ変換器を５
ビットで構成した場合には５ビットの電流駆動出力を高
速に得ることができる。

【００５６】次に、図１３に集積回路３２中のパルス幅
変調・強度変調信号生成部３１側のより具体的な構成例
を説明する。本実施の形態では、パルス幅変調を３ビッ
ト（即ち、８値）、強度変調を５ビット（即ち、３２
値）を組合せ、合計で１ドット当たり８ビット階調（２
５６値）を出力し得る構成例とする。このパルス幅変調
・強度変調信号生成部３１は、例えば、データ変換部６
１と、パルス幅変調部６２と、ＰＬＬ構成のパルス生成
発振器６３とにより構成されている。これらの構成は前
記第一の実施の形態中の図１で示した構成に類似してい
るので、その詳細は省略する。

【００５７】ここに、集積回路３２において画像データ
Ｄ₀ 〜Ｄ₇ が入力される入力部分の構成について図１４
（ａ）及び図１４（ｂ）を参照して説明する。バイポー
ラトランジスタ構成の集積回路３２中、画像データが入
力されるデータ変換部６１の入力部には図１４（ａ）に
示すようにＥＣＬ（エミッタ・カップルド・ロジック）
回路７１が設けられている。このＥＣＬ回路７１は２つ
の対をなすトランジスタＱ_a，Ｑ_bのエミッタ同士を差
動接続したもので、これらのエミッタには定電流源７２
が接続されている。ここに、前記ＥＣＬ回路７１はトラ
ンジスタＱ_a，Ｑ_bのベース電位Ｖ_a，Ｖ_bに関してＶ
_a−Ｖ_bの値が±２００ｍＶ程度あれば論理が成立する
特性を持つ。従って、例えば電位Ｖ_bの値を固定した場
合であれば、電位Ｖ_aとしてはＶ_a≧Ｖ_b＋２００ｍＶ
であり、或いは、Ｖ_a≦Ｖ_b−２００ｍＶであり、ばら
つきを考慮しても±２５０ｍＶあればよい。結果とし
て、Ｖ_aの電圧スイング量としては５００ｍＶあれば十
分となる。

【００５８】このような特殊性を示すＥＣＬ回路７１に
対応させて集積回路３２に入力される画像データは、通
常の電圧スイング量０‐５Ｖが、例えば、上記の０‐５
００ｍＶに極減されて入力されるように構成されてい
る。具体的には、図１４（ａ）に示すように電圧スイン
グ量０〜５Ｖの画像データが入力されるハーネス７３等
の伝送線路上に抵抗Ｒ_aが設けられ、この伝送線路と電
圧５Ｖの電源端子との間に抵抗Ｒ_bが設けられ、抵抗Ｒ
_a，Ｒ_bの抵抗比が約９：１に設定されている（例え
ば、Ｒ_a＝１．５ｋΩ，Ｒ_b＝１６５Ω）。このような
回路は、インピーダンス整合回路７４を構成している。

【００５９】このような構成によれば、抵抗Ｒ_aに入力
される画像データが０‐５Ｖの電圧スイング量を示すと
き、伝送線路と抵抗Ｒ_b との接続点（入力点）の電位は
抵抗Ｒ_a，Ｒ_bの抵抗比により４．５‐５Ｖを示す。よ
って、この接続点での電圧スイング量は０‐５００ｍＶ
なる１／１０に減じられて集積回路３２中のＥＣＬ回路
７１側に入力される。ここに、時定数τに関して、τ＝
ＣＲ＝Ｃ・（Ｖ／Ｉ）を考えると、入力される電圧スイ
ング量を小さくして電流を同量とした場合には時定数τ
を見掛け上、小さくすることができることになる。即
ち、データ転送の高速化が可能となる。実際には、７０
〜８０ＭＨｚ程度まで高速化が可能となる。また、この
ように電圧スイング量を小さくして入力させることによ
り駆動量も少なくなり、エネルギー的には約１／１００
に極減するので、省電力化を図る上で有利になるだけで
なく、ＥＭＩ対策上も有利となる。さらには、このよう
な入力部がインピーダンス整合回路７４として構成さ
れ、入力データの反射も起きにくいものとなる。

【００６０】なお、インピーダンス整合回路７４による
入力部を構成する上で、図１４（ｂ）に示すように、抵
抗Ｒ_bを接地側に接続してもよい。

【００６１】また、本来の画像データを図１５（ａ）に
示すような電位Ｖのパルス波形とした場合、このパルス
波形を図１５（ｂ）に示すような電位Ｖ／２の正論理波
形と図１５（ｃ）に示すような電位Ｖ／２の負論理（反
転論理）波形との組合せに２分割し、２本の伝送線路に
てパラレルに入力させるようにしてもよい。より具体的
には、図１５（ｂ）に示すような正論理波形に基づく信
号をＥＣＬ回路７１のトランジスタＱ_a側に入力させ、
図１５（ｃ）に示すような負論理波形に基づく信号をＥ
ＣＬ回路７１のトランジスタＱ_b側に入力させ、両者の
差動出力を得るようにすればよい。このケースの場合、
伝送線路と、トランジスタＱ_a，Ｑ_bの各々のベースに
接続された定電流源における入力トランジスタとは同じ
となる。即ち、前述した入力点での電圧スイング量で考
えると、正論理と負論理との組合せによるため、２５０
ｍＶのスイング量でよいことになる。

【００６２】このような入力方式によれば、エネルギー
∝（電圧）² であるため、図１５（ａ）に示すような単
一の画像データを利用する場合であれば、エネルギー的
には図１４（ａ）方式の場合の１／４に減少する。ま
た、ノイズが伴う場合であっても、ノイズは正論理、負
論理の信号の双方に同様の影響を及ぼし、その差動出力
をとるため、結果的にノイズ成分が相殺されることにな
り、ノイズに強いデータ転送入力方式となる。

【００６３】このようにして、本実施の形態によれば、
パルス幅変調・強度変調信号生成部３１と半導体レーザ
制御・駆動部５とが全てバイポーラトランジスタにより
１チップの集積回路３２として集積化されているので、
１ドット内でのパルス幅変調・強度変調混合方式に光・
電気負帰還ループ６＋加算電流値制御方式（図５（ａ）
及び図５（ｂ）参照）を加味して半導体レーザ３の駆動
を制御するに当たり、小型で省電力化を達成し得るとと
もに、１チップの集積回路３２内で全て処理されるので
より高速で高精度に機能させることができる。

【００６４】タイミング生成部４７は、例えば、遅延回
路を用いて構成することも可能であるが、本実施の形態
では、より詳細な図１６に示すように、発振回路８１と
バイアス回路（図示せず）とラッチ回路８２とにより構
成されている。概略的には、発振回路８１において生成
された発振信号をラッチ回路８２にてラッチし、ラッチ
したデータを次段に順次伝達することにより、例えば、
Ｔ０〜Ｔ５なる６個のタイミング信号を生成し、最終タ
イミングと同時に前記発振回路８１を強制的に発振しな
いように抑制する構成とされている。

【００６５】微分量子効率検出部４６は、例えば、前記
誤差増幅器４３の誤差出力中のピーク値を検出するサン
プルホールド回路８３と、このサンプルホールド回路８
３の出力値を所定値と比較する比較器８４とにより構成
されている。

【００６６】メモリ部４８は、比較器８４の比較結果を
タイミング生成部４７により生成されるタイミングＴ１
〜Ｔ５に同期して保持する機能を有する。加算電流設定
部４９は、例えば、５ビットのＤ／Ａ変換器８５により
構成されている。

【００６７】次に、これらの各部の構成、作用等につい
て説明する。まず、前記発振回路８１のバイポーラトラ
ンジスタによる回路構成例を図１７に示す。また、イニ
シャライズ時の概略動作を図２０に示す。トランジスタ
Ｑ₂₂のコレクタ電位Ｖ_Q22C（TDSTART端子の電圧）が図
２０中の発振動作として表される。このトランジスタＱ
₂₂のコレクタ電流が、トランジスタＱ₂₄，Ｑ₂₅で構成さ
れる差動スイッチ８６によりオン、オフさせる。例え
ば、トランジスタＱ₂₂のコレクタ電流がオンの時にトラ
ンジスタＱ₂₁のコレクタ電流よりも大きい場合には、ト
ランジスタＱ₂₂のコレクタ電位Ｖ_Q22Cが減少する結果、
コンデンサＣ₁ はトランジスタＱ₂₁，Ｑ₂₂のコレクタ電
流間の差電流としてディスチャージされる。一方、トラ
ンジスタＱ ₂₂のコレクタ電流がオフの時にはトランジス
タＱ₂₂のコレクタ電位Ｖ_Q22Cが増加する結果、コンデン
サＣ₁ がトランジスタＱ₂₁のコレクタ電流によってチャ
ージされる。このようにコンデンサＣ₁ がチャージ、デ
ィスチャージを繰り返すことにより発振する。

【００６８】まず、図２０中に示すタイミング０、即
ち、電源投入時より、前記スタートアップ部５０から発
振開始タイミング信号ＴＳが送られてくるまでの間は、
TDSTART 端子の電位は強制的にＨレベル（殆どＶ_ccと同
電位）であり、また、VPTDSTART 端子は０Ｖである。よ
って、VPTDSTART 端子より生成されるトランジスタＱ₂₃
のコレクタ電流は０であり、差動スイッチ８６もトラン
ジスタＱ₂₅がＬレベルであるが、トランジスタＱ₂₃のコ
レクタ電流が０であるので、トランジスタＱ₂₂のコレク
タ電流も０となっている。

【００６９】ここに、ラッチ回路８２の最終段の構成を
示す図１９を参照すると、VPTDSTART 端子の電位は０
Ｖ、トランジスタＱ₃₁のコレクタ電流は０Ａである。こ
の結果、トランジスタＱ₂₃のベース電位はＶ_ccであり、
トランジスタＱ₂₃のコレクタ電流は０Ａとなる。また、
差動スイッチ８６において、トランジスタＱ₂₃のコレク
タ電流が０Ａであり、トランジスタＱ₂₅のベース電位が
Ｌレベルであるので、トランジスタＱ₂₂のコレクタ電流
は０Ａとなる。

【００７０】その後、発振開始タイミング信号ＴＳを過
ぎると、VPTDSTART 端子の電位がＨレベルとなるので、
トランジスタＱ₂₂のコレクタ電流が流れ始める。差動ス
イッチ８６においてはトランジスタＱ₂₅がＬレベルであ
るので、トランジスタＱ₂₃のコレクタ電流がトランジス
タＱ₂₆に流れる。このとき、トランジスタＱ₂₆，Ｑ₂₂に
よるカレントミラー回路８７を介してトランジスタＱ₂₂
にも同じ電流が流れる。このタイミングＴＳでは、トラ
ンジスタＱ₂₂のコレクタ電流がトランジスタＱ₂₁のコレ
クタ電流より大きい場合にはトランジスタＱ₂₂のコレク
タ電位Ｖ_Q22C、即ち、TDSTART端子電位は、徐々に低下
する。そして、トランジスタＱ₂₄のベース電位がトラン
ジスタＱ₂₅のべース電位と同電位若しくはより低下する
瞬間に、差動スイッチ８６が動作し、トランジスタＱ₂₄
がオンとなりトランジスタＱ₂₆のコレクタ電流、従っ
て、トランジスタＱ₂₂のコレクタ電流がオフとなり、ト
ランジスタＱ₂₅のベース電位はトランジスタＱ₂₄のコレ
クタ電流と抵抗Ｒ₁₁とで決まる電位分上昇する。この瞬
間が、タイミングＴ０である。

【００７１】タイミングＴ０を過ぎると、トランジスタ
Ｑ₂₂のコレクタ電流がオフとなるので、トランジスタＱ
₂₂のコレクタ電位Ｖ_Q22C、即ち、TDSTART端子電位は、
徐々に上昇する。そして、トランジスタＱ₂₄のベース電
位がトランジスタＱ₂₅のベース電位と同電位若しくはよ
り上昇する瞬間に、差動スイッチ８６が反転し、トラン
ジスタＱ₂₂のコレクタ電流がオンとなる。このようにし
て発振動作を繰り返す。この発振の振幅は、トランジス
タＱ₂₄のコレクタ電流と抵抗Ｒ₁₁とで決まる電位で決定
される。周期はトランジスタＱ₂₁のコレクタ電流、トラ
ンジスタＱ₂₂のコレクタ電流、コンデンサＣ₁ の容量に
より決定される。これらの値を適正に決定することによ
り所望のタイミング信号を得ることができる。

【００７２】このような動作において、トランジスタＱ
₂₂のコレクタ電流がトランジスタＱ₂₁のコレクタ電流の
丁度２倍の時、トランジスタＱ₂₁のコレクタ電流と、
（トランジスタＱ₂₂のコレクタ電流）−（トランジスタ
Ｑ₂₁のコレクタ電流）なる電流とが等しくなり、コンデ
ンサＣ₁ にチャージ、ディスチャージされる単位時間当
たりの電荷量が等しくなる。よって、図２０中に示すよ
うな、立上り時間と立下り時間とが等しい三角波とな
る。

【００７３】このような発振回路８１の発振出力として
トランジスタＱ₂₅のベースに方形波が得られ、電圧シフ
ト、スイング量調整、反転なる処理がなされた後、トラ
ンジスタＱ_X（図示せず）のエミッタ電位Ｖ_QXEの出力
波形が得られる。エミッタ電位Ｖ_QXEの波形がコレクタ
電位Ｖ_Q22Cの三角波形を２つのレベル信号を用いて変換
して得られることは周知である。

【００７４】次に、前記ラッチ回路８２の１構成単位と
なるラッチ回路８８の回路構成例を図１８に示す。前記
ラッチ回路８２は、本実施の形態においては、タイミン
グ信号Ｔ０〜Ｔ５を生成するため、ラッチ回路８８が６
段に接続されて構成される。図１８に示すラッチ回路８
８はその１構成単位例であり、タイミング信号Ｔ０生成
用である。図示例にあっては、複数のトランジスタ、抵
抗を構成要素として構成されており、この内、トランジ
スタＱ₃₁〜Ｑ₃₃で１つのスイッチ８９ａを形成し、ま
た、トランジスタＱ₃₄〜Ｑ₃₆で１つのスイッチ８９ｂを
形成している。前記スイッチ８９ａにおいては、前記ト
ランジスタＱ₃₃のコレクタ電流がオンの時、トランジス
タＱ₃₁のベース電位、即ち、入力データをトランジスタ
Ｑ₃₇のベース電位及びエミッタ電位に反転して出力す
る。また、スイッチ８９ｂにおいては、トランジスタＱ
₃₆のコレクタ電流がオンの時、トランジスタＱ₃₄のベー
スがトランジスタＱ₃₇のエミッタに接続されるので、出
力をそのまま保持する動作となる。

【００７５】トランジスタＱ₃₃のベースをCLK 、トラン
ジスタＱ₃₆のベースを／CLK 、トランジスタＱ₃₁のベー
スをDATA0 、トランジスタＱ₃₇のエミッタを出力Ｑとし
て、これらの関係を論理式で表すと、Ｑ＝CLK・DATA0 ＋／CLK・Ｑとなる。

【００７６】ここで、前述したようにトランジスタＱ_X
（図２０参照）のエミッタ電位Ｖ_QX _E 、つまり、トラン
ジスタＱ₃₆のベース／CLK は、タイミングＴＳよりタイ
ミングＴ０までＨレベルで出力保持状態にある。また、
トランジスタＱ₃₈，Ｑ₃₉等で構成される電流源９０は、
タイミングＴＳまでは電流が０でタイミングＴＳとなる
瞬間より電流が流れる。トランジスタＱ₃₆のベース／CL
K がＨレベル、出力Ｑが出力保持状態にあるので、出力
ＱはタイミングＴ０までＨレベルとなっている。タイミ
ングＴ０となると、／CLK （＝Ｖ_QXE）がＬレベルでト
ランジスタＱ₃₁のベース入力がDATA0 であるので、出力
Ｑが初めてＬレベルとなり、タイミングＴ０以降、トラ
ンジスタＱ₃₁のベース（入力データ）がＬレベルである
ので、出力ＱはＬレベルの状態を保持する。この状態
を、図２０中のトランジスタＱ₃₇のエミッタ電位Ｖ_Q37E
（タイミング信号Ｔ０）の波形として示す。

【００７７】図示しない次段では、CLK を反転入力し、
トランジスタＱ₃₇のエミッタ電位Ｖ_Q37EをDATA1 とする
と、Ｑ′＝／CLK・DATA1 ＋CLK・Ｑ′ とすることで、図２０中にＶ_Q37(1)Eで示すタイミング
信号Ｔ１を得ることができる。実際、次段のラッチ回路
のスイッチ８９ａは、／CLK の立上りエッジのタイミン
グで入力データDATA1 （Ｌレベル）を出力し、入力デー
タDATA1 がＬレベルに保持されているためＬレベルの出
力が保持される。

【００７８】以下、同様にタイミング信号Ｔ２〜Ｔ５を
得ることができる。図２０中のＶ_Q3 _7(n)E における
“ｎ”は段数１〜５を示す。

【００７９】さらに、図１９に示すように、タイミング
信号Ｔ５を生成する最終段のラッチ回路８８_Lにおい
て、トランジスタＱ₃₁のコレクタ電流は発振回路８１中
のトランジスタＱ₂₃のベースに与えられており、発振回
路８１を駆動させる電圧とされている。従って、トラン
ジスタＱ₂₃のベース電位はタイミングＴＳからタイミン
グＴ５までの間、供給される。しかし、トランジスタＱ
₂₃のベース電位は、タイミングＴ５となる瞬間にトラン
ジスタＱ₂₃のコレクタ電流をオフさせると供給されな
い。

【００８０】つまり、必要なタイミング信号を生成する
間のみ発振し、所望のタイミング信号を生成し終わると
同時に発振を停止することで、発振回路８１の発振動作
が他の回路に雑音や電流変動等の悪影響を及ぼさない回
路構成とされている。また、前述したようなタイミング
信号Ｔ０〜Ｔ５を生成するためには遅延回路等を用いて
構成することも可能であるが、本実施の形態のように、
発振回路８１を用いて構成することにより、唯一、コン
デンサＣ₁ をＬＳＩ（集積回路３２）外の外付け素子と
することで多数のタイミング信号を生成する場合であっ
ても、発振回路８１のタイミングを自在に設定すること
ができる。もっとも、タイミング生成部４７を遅延回路
を用いて構成した場合、タイミングを自在に設定するた
めには各々のタイミングを決定する外付け素子を必要と
するが、必要とするタイミング数が少ない場合には遅延
回路を用いるほうがラッチ回路を必要としない利点があ
る。何れにしても、光・電気負帰還ループ６の制御速度
を自由に設定できる上に、半導体レーザ３・受光素子４
の周波数特性の影響を受けない光出力波形を得ることも
でき、集積回路３２のイニシャライズ時間を最適化を図
る上で都合がよい。

【００８１】また、一般に、半導体レーザ３・受光素子
４間には、周波数特性が存在し、この周波数特性が、上
述の制御系（光・電気負帰還ループ６）の動作や上述の
タイミング設定に影響を及ぼさない良好な特性である場
合には問題はないが、この周波数特性がよくない場合に
は、もし、上述のタイミングが一定である場合には、こ
の半導体レーザ３・受光素子４間の周波数特性を補償す
るための回路を追加するか、或いは、上述のタイミング
を十分遅くなるように設定する必要がある。しかし、こ
のようなタイミングを十分に遅く設定すると、それだけ
イニシャライズの時間が長くなってしまい、かといっ
て、周波数特性補償回路を付加すると素子数が増えてし
まい、何れにしても好ましくない。この点、本実施の形
態のように、タイミング生成部４７を発振回路８１を用
いて構成することにより、コンデンサＣ₁ の容量を変更
するだけで周波数特性を補償するための回路を必要とせ
ず、かつ、全てのイニシャライズ時間が長くなることも
ないので、素子数を低減させつつ効率的なイニシャライ
ズを行わせることができる。さらに、このような発振回
路８１を用いてタイミング信号を生成する場合、通常
は、フリップフロップを用いるが、本実施の形態のよう
に必要段数のラッチ回路８８を組み合わせたラッチ回路
８２を用いることにより、素子数を低減させ得る。

【００８２】次に、これらのタイミング信号により制御
されるイニシャライズ時の概略動作を図２０のタイムチ
ャート、図２１に示す微分量子効率検出部４６の回路構
成例を参照して説明する。まず、半導体レーザ３の光出
力を、タイミングＴＳに強制的なオフ状態より所望の最
大発光状態とする。この最大発光値は、発光指令電流生
成部４２において既に設定されているものとする。そし
て、タイミングＴ０に入力データを全て０としてオフセ
ット発光状態とし、この状態をタイミングＴ５まで維持
した後、タイミングＴ５以降を本来の入力データを受け
付ける通常動作状態とする。光・電気負帰還ループ６を
動作させるためには、半導体レーザ３の光出力を完全に
オフにはさせず、わずかに光らせるオフセット発光が必
要である。従って、実際には、半導体レーザ３の光出力
は、設定した最大発光とオフセット発光との間で光・電
気負帰還ループ６により制御される。

【００８３】半導体レーザ３の光出力は、イニシャライ
ズ時、即ち、電源投入時やリセット解除時において、必
ず、図２０に示すようなシーケンス動作を実行すること
により微分量子効率をその度に検出し、適切な加算電流
値を設定する。

【００８４】図２０中に示すような最大発光とオフセッ
ト発光との差分、即ち、動作電流Ｉop−発振閾値電流Ｉ
thが微分量子効率であるので、微分量子効率検出部４６
中のサンプルホールド回路８３においてこの差分を検出
する。概略的には、この差分は、最大発光時とオフセッ
ト発光時との間における、抵抗Ｒe （図１６参照）の端
子間電位の差に相当する。電流駆動部４４なる高速電圧
シフト部４５が動作していない状態においては、この差
分は、誤差増幅器４３のトランジスタＱ₁₂（図１０参
照）の２つのケースにおけるエミッタ電位の差に依存す
る。そこで、最大発光時のこのトランジスタＱ₁₂のエミ
ッタ電位をサンプルホールドし、タイミングＴ０におい
ては０であった高速電圧シフト部４５の電位シフト量を
加算電流設定部４９により徐々に変化させて、前記差分
を、高速電圧シフト部４５における抵抗Ｒ₂ （図１０参
照）の電位変化とすることにより微分量子効率を検出す
る。

【００８５】詳細には、図２１に示すようにトランジス
タＱ₁₂のエミッタ電位、即ち、VCOMP 端子はトランジス
タＱ₄₂のエミッタフォロワ９１を介してトランジスタＱ
₄₃のベース電位となる。このトランジスタＱ₄₃のベース
電位はトランジスタＱ₄₅等で構成される電流源９２の電
流が流れている間は、トランジスタＱ₄₁，Ｑ₄₆，Ｑ₄₇，
Ｑ₄₈等で構成されるボルテージフォロワ５３によりトラ
ンジスタＱ₄₄のベース電位と同電位となる。タイミング
Ｔ０で電流源９２の電流をオフさせると、トランジスタ
Ｑ₄₃のベース電位の変化はVCOMP 端子の電位変化をその
まま示す。しかし、トランジスタＱ₄₄のベース電位はコ
ンデンサＣ₂ の容量が大きいほど変化せず、タイミング
Ｔ０におけるトランジスタＱ₄₃のベース電位、つまり、
最大発光時のトランジスタＱ₁₂のエミッタ電位をサンプ
ルホールドすることが可能となる。図２０中の下部にこ
れらのトランジスタＱ₄₃，Ｑ₄₄によりサンプルホールド
される概略波形を示す。

【００８６】サンプルホールドされたこれらのトランジ
スタＱ₄₃，Ｑ₄₄のベース電位をトランジスタＱ₄₉，Ｑ₅₀
等による比較器８４に入力してその大小を比較する。こ
の比較結果をタイミング信号Ｔ１〜Ｔ５に同期してメモ
リ部４８にて保持する。従って、このメモリ部４８は、
特に構成例を図示しないが、比較器８４の比較出力をタ
イミング信号Ｔ１〜Ｔ５に同期して保持し得る機能を有
していればよい。例えば、メモリ部４８はタイミング生
成部４７で用いたような５段のラッチ回路で構成し、比
較器８４の比較においてトランジスタＱ₄₃側のベース電
位がトランジスタＱ₄₄側のベース電位よりも高い場合に
Ｌレベルを出力するように構成すればよい。

【００８７】加算電流設定部４９は、２段の差動スイッ
チで構成される５個のスイッチと、これらのスイッチ部
の電流源に電流を供給するカレントミラー回路と、各ス
イッチ部の出力を加算して電流駆動部（高速電圧シフト
部４５）の出力とするカレントミラー回路とにより構成
されている。ここに、５個のスイッチ部により基本的に
５ビットのＤ／Ａ変換器８５が構成され、これらのスイ
ッチ部の電流源は、最小ビット電流をＩ１とすると、次
のビットのスイッチ部では２＊Ｉ１、さらに上位ビット
のスイッチ部毎に４＊Ｉ１，８＊Ｉ１，１６＊Ｉ１とな
るように設定されている。これにより、スイッチ部全体
の出力電流としては最大３１＊Ｉ１となる。この時に、
電流駆動部（高速電圧シフト部４５）において設定され
る最大電流（最大電圧）が、前述した（動作電流Ｉop）
−（発振閾値電流Ｉth）の最大値よりも大きくなるよう
に設定する。

【００８８】ここで、タイミングＴ０に、図２０に示す
ように半導体レーザ３の光出力を最大発光状態よりオフ
セット発光状態とすると同時にスイッチ部の最上位ビッ
トの電流を強制的に出力する。この状態では、最大発光
状態からオフセット状態となって最上位ビットのスイッ
チ部の電流を強制的に出力することにより電圧シフト部
の端子間電位にも電位変化を生ずるので、光・電気負帰
還ループ６なる制御系により半導体レーザ３の光出力が
オフセット発光状態となるように制御が働くので、これ
らの電位変化の差分を補うように変化する。これによ
り、VCOMP 端子の電位は変化する。このような変化分を
微分量子効率検出部４６において検出する。そして、こ
の時点のVCOMP 端子の電位と最大発光状態時のVCOMP 端
子の電位とを比較する。比較の結果をメモリ部４８に格
納する。メモリ部４８ではこの結果をラッチし、加算電
流設定部４９の最上位ビットのスイッチ部を再設定す
る。VCOMP 端子の電位が最大発光状態時におけるその電
位より大きいときは設定をオフし、逆に、VCOMP 端子の
電位が最大発光状態時におけるその電位より小さいとき
は設定をオンする。ここで、タイミングＴ０〜Ｔ１（Ｔ
１〜Ｔ２，…，Ｔ４〜Ｔ５も同様）は、この間に光・電
気負帰還ループ６なる制御系が十分収束する時間に設定
する必要がある。

【００８９】タイミングＴ１においてもタイミングＴ０
の場合と同様に、上位２ビット目を強制的に出力させ、
タイミングＴ２にてその結果を再設定する。ここに、タ
イミングＴ２において検出時のVCOMP 端子の電位と最大
発光状態時のVCOMP 端子の電位とを比較し、その比較結
果に応じてビットのスイッチ部の再設定のオン／オフを
決定する。本実施の形態では、微分量子効率を５ビット
分のＤ／Ａの精度で検出しているので、５ビット分、同
様に繰り返して行う。この時のベース電位の変化の様子
を図示すると、図２０中の下部に示すトランジスタＱ₄₄
のベース電位の場合と同様になる。この場合の図示例
は、下位ビットより順に１，１，１，０，１となった場合の波形を示している。

【００９０】本実施の形態では、微分量子効率検出部４
６及び加算電流設定部４９の検出精度を５ビットとして
いるが、さらにビット数を増やして検出精度を上げれ
ば、図１０（ｂ）に示す光出力波形において、Ｐ_S分の
光出力分が所望の光出力となり、光・電気負帰還ループ
６なる制御系による光出力の制御分が少なくなり、光出
力波形がより理想的な方形波に近付く。

【００９１】次に、図２２にバイポーラトランジスタを
用いた電源部１０１の回路構成例を示す。においては、
トランジスタＱ₅₁，Ｑ₅₂、抵抗Ｒ₂₁，Ｒ₂₂，Ｒ₂₃等で構
成される回路においてバンドギャップリファレンスを形
成し、Ｖ＝（Ｑ₅₃のエミッタ電位）−Ｖ_be Ｖ_be；トランジスタのベース・エミッタ間電圧が温度によりなるべく変化しないようにトランジスタの
エミッタ面積や抵抗値を決定する。その結果、トランジ
スタＱ₅₄，Ｑ₅₅，Ｑ₅₆の各々のエミッタ電位が温度特性
を持たない安定電位となる。図２２に示す回路構成の場
合、トランジスタＱ₅₄のエミッタに抵抗Ｒ₂₄を接続する
ことにより流れる電流をカレントミラー回路１０２で折
り返すことにより得ている。これにより、集積回路２０
内で用いる電流源が生成される。つまり、集積回路３２
中、スタートアップ部５０中等におけるVBBP端子をベー
ス電位とするＰＮＰトランジスタを流れる電流は全て定
電流源となり、同様に、VBBN端子をベース電位とするＮ
ＰＮトランジスタを流れる電流は全て定電流源となる。
各々のトランジスタのエミッタに接続される抵抗により
その電流値が決定される。

【００９２】また、スタートアップ部５０について説明
する。このスタートアップ部５０は、電源投入時に電源
電圧Ｖ_ccがまだ所定の値に達するまでの期間に、半導体
レーザ３に過大電流が流れることにより発生する半導体
レーザ３の劣化や破損から保護する役目を担う。また、
スタートアップ部５０は前記タイミング生成部４７にお
いて必要なイニシャライズ開始信号の生成を行う役目を
担う。このスタートアップ部５０は図２３に示すように
第１のスタートアップ部５０ａと第２のスタートアップ
部５０ｂとにより構成されている。

【００９３】まず、第１のスタートアップ部５０ａで
は、トランジスタＱ₆₁，Ｑ₆₂で構成される差動スイッチ
１１１において、電源電圧Ｖ_ccが０Ｖより或る設定電位
まではトランジスタＱ₆₂がオンしており、電源電圧Ｖ_cc
が或る設定電位を超えて所定の電位となる範囲ではトラ
ンジスタＱ₆₁がオンするように抵抗Ｒ₃₁〜Ｒ₃₇等を設定
する。この場合、或る設定電位は、なるべく電源電圧Ｖ
_ccの所定の電位に近い電位に設定される。例えば、電源
電圧の所定の電位が５．０Ｖの場合において、或る設定
電位が２〜３Ｖ程度に設定した場合にはまだ回路全体が
所望の動作をしているとはいえないが、４．５Ｖ程度に
設定すればほぼ回路全体が所望の動作をしていると考え
てよい。そこで、上記のケースでは４．５Ｖに設定され
ている。このように電源電圧が或る設定電圧に達してか
ら所望の動作を開始するので、より安全に半導体レーザ
３の保護とイニシャライズ開始信号の生成とを行うこと
ができる。

【００９４】詳細には、図２３に示すように、トランジ
スタＱ₆₂のベース電位はトランジスタＱ₆₃のコレクタ電
位をエミッタフォロワ１１２を介して電圧シフトしてい
るだけである。よって、トランジスタＱ₆₂のベース電位
はトランジスタＱ₆₃のコレクタ電位により決定される。
同様にトランジスタＱ₆₁のベース電位はトランジスタＱ
₆₄がオフしている限りトランジスタＱ₆₅のコレクタ電位
により決定される。トランジスタＱ₆₃のコレクタ電位
は、トランジスタＱ₆₆と抵抗Ｒ₃₃と電源電圧とより決定
される。トランジスタＱ₆₆と抵抗Ｒ₃₃とで構成される電
流源の電流をＩ₁、電源電圧をＶ_ccとすると、トランジ
スタＱ₆₃のコレクタ電位Ｖ_q63cは、Ｖ_q63c＝Ｖ_cc−Ｉ₁ ＊Ｒ₃₁ となる。ここで、電流Ｉ₁ はVBBN端子から供給される電
圧をベース電位とする定電流源であるので、Ｉ₁ ＊Ｒ₃₁
は一定電位となる。本来、電源部１０１も電源電圧より
駆動されるので、電源電圧が０Ｖであれば電流Ｉ₁も０
Ａとなる。しかし、或る設定電位はなるべく電源電圧の
所定の電位に近い電位に設定されるので、このトランジ
スタＱ₆₁，Ｑ₆₂で構成される差動スイッチ１１１がスイ
ッチングする状態（時間）においては、十分、電源部１
０１は機能しており、電流Ｉ₁ も定電流になっているも
のとする。すると、Ｖ_q63cは電源電圧Ｖ_ccに従い変化す
る。

【００９５】トランジスタＱ₆₅のコレクタ電位Ｖ
_q65cは、上式と同様に、トランジスタＱ₆₇と抵抗Ｒ₃₄と
で構成される電流源の電流をＩ₂ とすると、Ｖ_q65c＝Ｖ_cc−Ｉ₂ ＊Ｒ₃₂ となる。ここで、抵抗Ｒ₃₄，Ｒ₃₅が等しい抵抗値を有す
るものとして抵抗Ｒ₃₆を流れる電流を考えると、Ｖ_cc＝（Ｉ₂ ＋Ｉ₃ ）＊Ｒ₃₆＋Ｖ_be＋Ｉ₂＊Ｒ₃₅ となる。ここで、電流Ｉ₃ はトランジスタＱ₆₈と抵抗Ｒ
₃₇とで構成される定電流源の電流値、Ｖ_beはトランジス
タのベース・エミッタ間電圧である。

【００９６】上式より、Ｖ_q65c＝Ｉ₃＊Ｒ₃₆＋Ｖ_be＋Ｉ₂＊（Ｒ₃₆＋Ｒ₃₅−Ｒ₃₂）となる。ここで、Ｉ₃＊Ｒ₃₆ は電流Ｉ₁ と同様に一定電
位となり、Ｖ_beもほぼ一定電位となるので、Ｒ₃₆＋Ｒ₃₅＝Ｒ₃₂ であれば、トランジスタＱ₆₅のコレクタ電位Ｖ_q65cは電
源電圧に依存しない一定電位にすることができる。つま
り、トランジスタＱ₆₅のコレクタ電位Ｖ_q65cは一定電位
であり、トランジスタＱ₆₃のコレクタ電位Ｖ_q63cは電源
電圧Ｖ_ccに従い変化する。そこで、双方の電位を適当に
設定することにより、電源投入時に電源電圧の変化に応
じてトランジスタＱ₆₁，Ｑ₆₂で構成される差動スイッチ
１１１を適当なタイミングでスイッチングさせることが
可能となる。その結果、電源電圧Ｖ_ccが０Ｖから或る設
定電位に達するまでは、トランジスタＱ₆₂がオンしてい
る。この状態では、トランジスタＱ₆₂を流れるコレクタ
電流はカレントミラー回路１１３により反転され、トラ
ンジスタＱ₆₉，Ｑ₇₀がオンとなる。これにより、TDSTAR
T端子とTD端子との電位を強制的にほぼＶ_ccと同電位に
する。具体的制御としては、受光素子４のＰＤ端子の電
位を強制的にＨレベルとすることにより誤差増幅器２３
の出力が強制的なＬレベルとされる。このようにして半
導体レーザ３の順方向電流が流れないように抑制するこ
とで半導体レーザ３の保護を行う。また、同時に、後述
するように、TDSTART端子の電位を強制的にＨレベルと
することで、タイミング生成部４７における発振回路を
強制的に発振しないように抑制する。そして、電源電圧
Ｖ_ccが或る設定電位以上になる、つまり、トランジスタ
Ｑ₆₁がオン状態に変化すると、半導体レーザ３の保護を
解除して通常動作状態とし、かつ、前記タイミング生成
部４７における発振回路の発振抑制を解除することによ
り発振開始信号とする。同時に、前記タイミング生成部
４７の電流源を生成するVPTDSTART端子電位を出力す
る。

【００９７】なお、本実施の形態では、発光指令信号生
成部４２を２つのＤ／Ａ変換器を発光指令信号生成部第
１，２構成部４２ａ，４２ｂとして並列接続することに
より構成したが、図２４に例示するように、２つのＤ／
Ａ変換器を共通化させて１つの回路として発光指令信号
生成部４２として構成するようにしてもよい。これによ
れば、同じ機能を果たす部分が共通化されているので、
回路を構成する素子数を低減させることができる。

【００９８】次に、図２５に半導体レーザ劣化検出部１
２１のバイポーラトランジスタによる構成例を示す。半
導体レーザ３が劣化する場合に多少の劣化であれば、光
・電気負帰還ループ６と電流駆動部４４の電流設定にお
いてその値を検出することで設定し得るが、大幅に劣化
し、駆動部に大電流が流れてしまう場合には、集積回路
３２の保護のために劣化検出部が必要である。半導体レ
ーザ劣化検出部１２１はこのために設けられている。こ
の回路の動作としては、半導体レーザ３につながるＬＤ
端子の電位ＶLDを常に監視し、ある比較電位を超えたら
エラー端子LDERR端子よりエラー信号を外部に出力す
る。図示例の回路では、差動アンプ１２２はトランジス
タＱ₅₇，Ｑ₅₈により構成されている。トランジスタＱ₅₉
に与えられる比較電位は図２２により説明した電源部１
０１より生成される。トランジスタＱ₅₈に与えられるＬ
Ｄ端子の電位ＶLDがこの電位を超えるとトランジスタＱ
₅₈がオンとなり、LDERR端子よりトランジスタＱ₅₉のコ
レクタに電流が流れる。ここに、オープンコレクタが構
成されている。

【００９９】これにより、半導体レーザ３が劣化したり
故障した場合には、半導体レーザ３が過剰な光出力を出
し、ＬＤ端子の電位ＶLDが過剰に上昇することで、半導
体レーザ劣化検出部１２１によって未然に検出してエラ
ー信号を出力させることができるので、そのままの状態
で使用が継続されることがなく、危険防止を図ることが
できる。

【０１００】続いて、本発明の第三の実施の形態を図２
６ないし図３４に基づいて説明する。本実施の形態は、
特にデータ変換部６１、パルス幅変調部６２の具体的構
成例を明らかにするものである。前述した第一の実施の
形態におけるデータ変換部１６やパルス幅変調部１７に
よる論理演算に関して、パルスＰＷ_onはパルスＰＷ_daよ
り常に最小パルス分だけ短いパルスである、という相関
関係を有しているので、変調データの一部を共通化でき
る。即ち、Ｄ_ni＝Ｄ_ni′，Ｄ_mj＝Ｄ_mj′とする。よっ
て、例えば図７において論理部２２，２４を省略でき、
データ変換部１６の素子数を減らし、パルス幅変調部１
７に対するデータ線の本数を減らすこともできる。

【０１０１】即ち、以下の論理式に示すようにすればよ
い。

【０１０２】

【数３】

【０１０３】さらには、通常、入力するデータ列を画像
データＮビットのデータ列とすると、出力できる階調数
は最大２＾Ｎであり、０／２＾Ｎ〜２＾Ｎ／２＾Ｎなる
２＾Ｎ＋１個の出力ステートのうち、１つ或いは数個が
欠落している。また、入力データ列としてさらに位置制
御信号１ビットを加えると左寄せ波形、右寄せ波形各々
のモードで２＾Ｎ値階調出力となるが、何れのモードと
も、出力ステートのうち、１つが欠落している。そのた
め、完全に２＾Ｎ＋１個の階調を得るためには画像デー
タとしてＮ＋１ビットと位置制御信号１ビットとが必要
となる。しかし、フルオフ（０／２＾Ｎ）及びフルオン
（２＾Ｎ／２＾Ｎ）は左寄せ波形、右寄せ波形の何れで
も同一波形であるので、フルオフ、フルオン及び各々左
寄せ波形、右寄せ波形の中間値１／２＾Ｎ〜（２＾Ｎ−
１）／２＾Ｎ（２×（２＾Ｎ−１））個の計２＾（Ｎ＋
１）個のステートを出力するようにすれば、Ｎ＋１ビッ
トのデータ列からでも位置制御まで含めた２＾Ｎ＋１値
階調出力となる。

【０１０４】例えば、データ列を４ビットとし、１ドッ
ト当たり９値階調（０／８〜８／８の９値であり、０／
８（常にオフ）、８／８（常にオン）、各々左寄せ又は
右寄せ波形の１／８〜７／８の計１６のステートを持
つ）を持たせればよい。入力する画像データをこのよう
なデータ列とすれば、１ビット少ないデータ列で同じ階
調数が得られる。よって、入力データ転送レートを低減
でき、入力端子数も低減できる。さらには、データ変換
部２１の前段に通常用いられるバッファメモリも低減さ
せることができる。逆にいえば、入力データ線数が決ま
っている場合には、このようなデータ列とすることによ
り、階調数を増加させることができる。特に、１ドット
当たりのデータのビット数が少ないときには効果的とな
る。

【０１０５】具体的に、書込みクロック周波数を２倍に
する場合、上位４ビット、下位４ビットで各々１ドット
当たりドット位置制御を含めた９値階調とするデータ列
とすれば、書込みクロック周波数を２倍にした場合にお
いて入力データ線数を増やすことなく階調数を増加させ
て、高品位な画像を得ることができる。

【０１０６】即ち、(７)(８)(９)式のようにすればよ
い。なお、(７)式でＸ_n ，Ｘ_n′ ，Ｘ_m ，Ｘ_m′ は(５)
式に従う。また、強度変調データＤ_pkはＭ＝０のとき、
Ｄ_p4のみＨレベルとし他は全てＬレベルとする。

【０１０７】

【数４】

【０１０８】さらに、パルス幅変調部１７に関して、強
制消灯指令信号Ｓ_W1や強制発光指令信号Ｓ_W2を加味した
場合には、(７)式に代えて(10)式のような論理式を用い
ることにより、入力した画像データに拘らず、半導体レ
ーザ３を強制的に消灯或いは発光させることができる。
ただし、強制消灯指令信号Ｓ_W1や強制発光指令信号Ｓ_W2
が同時にＨレベルになることはないものとする。

【０１０９】

【数５】

【０１１０】図２０に、(10)(５)(８)式の論理記述に従
ってパルス幅変調を行うように構成されたデータ変換部
６１、パルス幅変調部６２及びスイッチ部１３１のブロ
ック構成例を示す。まず、データ変換部６１には入力さ
れた画像データＤ₀ 〜Ｄ₇ 、位置制御データＰ及び周波
数選択信号Ｍに基づき(８)式の論理を行いパルス幅変調
データに変換する２つの論理部１４２，１４３が設けら
れている。これらの論理部１４２，１４３の出力側には
変換されたパルス幅変調データを一時的に保持する手
段、例えば、ラッチ回路１４４，１４５が設けられてい
る。これらのラッチ回路１４４，１４５にはパルス生成
発振器６３からの出力に基づきゲート信号を生成するゲ
ート信号生成回路１４６が接続されている。

【０１１１】さらに、パルス幅変調部６２にはマルチプ
レクサ１４７〜１５０が設けられている。最初のマルチ
プレクサ１４７は位相差の異なるパルスＸ₀ 〜Ｘ₇ のう
ちの４つ（Ｘ_i）を入力とし、セレクト信号であるパル
ス幅変調信号Ｄ_n1〜Ｄ_n4に従い入力信号Ｘ_iのうちの１
つの正転又は反転信号或いは常にＨレベル又はＬレベル
の信号を選択する機能を持つ。マルチプレクサ１４８〜
１５０についても同様である。さらに、これらのマルチ
プレクサ１４７〜１５０の後段にもマルチプレクサ１５
１，１５２が設けられている。マルチプレクサ１５１は
マルチプレクサ１４７，１４８の出力であるＸ_n，
Ｘ_n′ の何れかをセレクト信号であるパルス幅変調信号
Ｄ_n5，Ｄ_n6に従い選択する。マルチプレクサ１５２につ
いても同様である。マルチプレクサ１５１，１５２の出
力とパルス生成発振器６３による内部クロックとによ
り、(10)式の論理に従いパルスＰＷ_da，ＰＷ_onを生成す
るＡＮＤゲート１５４ａ〜１５４ｄ、ＯＲゲート１５４
ｅ，１５４ｆが設けられている。ＯＲゲート１５４ｅ，
１５４ｆの出力にはスイッチ部１３１を構成するマルチ
プレクサ１５５，１５６が介在されている。これらのマ
ルチプレクサ１５５，１５６は強制消灯指令信号Ｓ_W1又
は強制発光指令信号Ｓ_W2に従い、ＯＲゲート１５４ｅ，
１５４ｆからの出力をそのまま、或いは、常時Ｌレベル
又は常時Ｈレベルに切り換えて出力する機能を持つ。

【０１１２】このようなデータ変換部６１、パルス幅変
調部６２及びスイッチ部１３１は、容易にバイポーラト
ランジスタ等により集積化することができる。例えば、
入力される画像データの保持や変調データの保持に用い
られるデータ保持手段の一例をなすラッチ回路１３４の
構成例を図２７に示す。いま、入力するデータをＤ，／
Ｄ（差動入力）、保持したデータをＱ，／Ｑとすると、Ｑ＝ＤＧ＋Ｑ（／Ｇ）のように記述できる。つまり、ラッチゲート信号ＧがＨ
レベルの時、入力信号Ｄを出力し、ラッチゲート信号Ｇ
がＬレベルの時、前のデータを保持する。このラッチゲ
ート信号Ｇは、パルス生成発振器６３等により発生する
パルス或いはその組合せに基づきゲート信号生成回路１
４６で容易に生成できる。例えば、図８に示したタイム
チャートを参照すれば、Ｘ_nを選択するための変調デー
タＤ_nを保持するためのラッチゲート信号Ｇ₁ は、Ｇ₁
＝Ｘ₂・Ｘ₄とすればよく、Ｘ_mを選択するための変調デ
ータＤ_mを保持するためのラッチゲート信号Ｇ₂ は、Ｇ
₂＝Ｘ₆・Ｘ₀とすればよい。

【０１１３】また、図２７に示すようなラッチ回路１４
４を２個縦列接続し、後段のラッチゲート信号を前段の
ラッチ回路に対するラッチゲート信号を反転させた信
号、或いは、前段のラッチゲート信号がＬレベルの期間
中の或る一定期間だけＨレベルになる信号とすれば、フ
リップフロップ構成となる。データ保持手段をフリップ
フロップ構成とすれば、前段のラッチゲート信号の立下
り直前のデータが１クロックの間、ずっと保持されるの
で（ラッチ回路１４４のみでは、ゲートトリガ信号がＨ
レベルの間に変化すると出力も変化してしまう）、強度
変調データの保持手段としては適している。

【０１１４】図２８は、論理部１４２の一部をなし(８)
式のＤ_n1に関する第１式をバイポーラトランジスタによ
り構成した論理回路１５７の例を示す。この論理回路１
５７の出力を図２７に示すようなラッチ回路１４４等に
より保持すればよい。

【０１１５】もっとも、図２９に示すように、パルス幅
変調データＤ_n1の生成とその保持を同時に行う論理回路
１５８として構成することで、素子数を減らすこともで
きる。即ち、図２９は(11)式の論理記述を実行するよう
に構成されている。

【０１１６】

【数６】

【０１１７】なお、図２９中、Ｇ₁ はラッチゲート信号
である。また、Ｖ_th1，Ｖ_th2は各々各論理レベルの閾値
電圧であり、Ｄ₅ 等の入力信号は、外部から入力される
データを、例えば、図３０に示すようなレベルシフト回
路１５９を用いて内部レベルの信号に変換したものであ
る。これらは必要に応じて、エミッタフォロワ、ダイオ
ード、抵抗等により電圧シフトしている。

【０１１８】また、周波数選択信号Ｍ，／Ｍは、外部か
らの周波数選択信号Ｍode から図３１に示すような選択
信号生成回路１６０によって生成される。図３１におい
て、ベースに基準電位Ｖ_BBpが与えられたトランジスタ
Ｑ₁ と抵抗Ｒ₁ とは電流Ｉ₁を流す定電流源１６１を構
成している。トランジスタＱ₂ ，Ｑ₃ は差動スイッチ１
６２を構成している。トランジスタＱ₂ のベースには抵
抗Ｒ₂ ，Ｒ₃ により周波数選択信号Ｍode を内部レベル
信号に変換されたものが印加され、トランジスタＱ₃ の
ベースにはトランジスタＱ₄ 〜Ｑ₇ 、抵抗Ｒ₄ 〜Ｒ₆ に
より生成された閾値電圧が印加されている。いま、周波
数選択信号Ｍode がＨレベルの時、トランジスタＱ₃ が
オンしてそのコレクタ電流は定電流源１６１による電流
Ｉ₁ となり、選択信号Ｍの電位はＩ₁・Ｒ₁＋Ｖ
_BE（Ｖ_BE：トランジスタのベース・エミッタ間電圧）と
なりオン状態となる。一方、トランジスタＱ₂ のコレク
タ電流はほぼ０であるので、選択信号／Ｍはオフとな
る。周波数選択信号Ｍode がＬレベルの時にはその逆と
なる。これらの選択信号Ｍ，／Ｍをトランジスタ対と抵
抗とで構成された電流スイッチ（例えば、図２９中の電
流スイッチ１６３）のベースに加えると、何れか一方の
トランジスタのコレクタに電流が流れる。

【０１１９】(８)式中の他の式に関しても、同様にし
て、バイポーラトランジスタで構成できる。さらには、
他の論理式についても同様にしてバイポーラトランジス
タで集積化構成することができる。例えば、前述した
(６)式の第１式の場合であれば、図２９において電流ス
イッチ１６３の代わりに電流源を用い、その上段の回路
１６４部分を省けばよい。

【０１２０】強度変調データＤ_PKを得るためにはラッチ
回路を縦列接続すればよい。図３２は(９)式における第
１式のＤ_p4を得るためのＤ_p4生成部１６６の回路構成例
を示す。２つのラッチ回路１６７，１６８中の後段のラ
ッチ回路１６８にデータ保持と同時にデータ生成論理が
組み込まれている。前段のラッチ回路１６７は図２７に
示した構成に関して正転出力のみを取り出すように構成
したもので、省素子化が図られている。図中、Ｄ₄ は図
３０のようなレベルシフト回路を介して内部レベル信号
に変換したものであり、Ｖ_th1は閾値電圧である。Ｍ及
び／Ｍは前述したように図３１の回路で生成でき、Ｇ₁
及びＧ₃ は各々のラッチゲート信号であり、Ｇ₁ は前述
した通りであり、Ｇ₃ はＧ₃ ＝Ｘ₀ とすればよい。ま
た、図３２においてトランジスタＱ₁₀のコレクタを抵抗
Ｒ₇ に接続するようにすれば(９)式におけるＤ_p3〜Ｄ_p0
を生成できる。

【０１２１】次に、図２６中に示したパルス幅変調部６
２に関しては、例えば、バイポーラトランジスタによっ
て図３３及び図３４に示すように構成できる。図３３は
(５)式の第１式の論理記述を構成した回路を示し、図２
６中のマルチプレクサ１４７に相当する。図３４は(10)
式の第１式の論理記述を構成した回路を示し、図２６中
のマルチプレクサ１５１，１５２，１５５、ＡＮＤゲー
ト１５４ａ，１５４ｃ及びＯＲゲート１５４ｅに相当す
る。

【０１２２】まず、図３３において、基準電位Ｖ_BBがベ
ースに加わったトランジスタＱ₁₁と抵抗Ｒ₈ とは電流Ｉ
を流す電流源１６９であり、１７０〜１７２は各々差動
スイッチであり、パルス幅変調データＤ_n1及びＤ_n2によ
り差動スイッチ１７０，１７１のトランジスタのうちの
何れかのトランジスタがオンとなり、各々のコレクタに
接続された何れかの差動スイッチ１７３，１７４，１７
５，１７６に電流が流れる。これらの４つの差動スイッ
チ１７３〜１７６にはパルス生成発振器６３において生
成された位相の異なるパルスが加えられている。差動ス
イッチ１７３〜１７６の右側のトランジスタには選択さ
れるパルスＸ_i（左からｉ＝１〜４）が加えられ、左側
のトランジスタにはその反転信号が加えられている（も
っとも、左側のトランジスタのベースは、或る一定電位
に固定してもよい）。しかし、図示の如く、差動入力と
したほうが、スイッチングに必要なスイング電圧が小さ
くて済み、図３３のように多くのトランジスタを多段に
積み上げて構成する場合には差動入力のほうが好まし
い。

【０１２３】Ｘ_iの入力においては、さらに生成するパ
ルス幅変調のリニアリティも向上する。例えば、Ｄ_n2＝
０、Ｄ_n1＝１の場合を考える。この場合、差動スイッチ
１７０の右側のトランジスタがオンとなり、差動スイッ
チ１７４に電流が流れ、他の３つの差動スイッチ１７
３，１７５，１７６には流れない。つまり、パルスＸ₆
が選択されたことになり、パルスＸ₆ がＨレベルの期間
は差動スイッチ１７７に、Ｌレベルの期間は差動スイッ
チ１７８に電流が流れる。これらの差動スイッチ１７
７，１７８には各々パルス幅変調データＤ_n3及びＤ_n4が
加えられ、双方ともＨレベルの時には抵抗Ｒ₉ の端子電
圧はパルスＸ₆ と等しい信号となり、双方ともＬレベル
の時にはパルスＸ₂ （Ｘ₆ の反転）と等しい信号とな
り、Ｄ_n3＝０、Ｄ_n4＝１の時にはパルスＸ₆ に拘らず常
時Ｌレベルとなり、Ｄ_n3＝１、Ｄ_n4＝０の時には常時Ｈ
レベルとなる。これが、エミッタフォロワとダイオード
とを介してパルスＸ_nとなり、同様にしてその反転信号
が生成される。また、Ｘ_n′ ，Ｘ_m ，Ｘ_m′ について
は、(５)式に従い図３３における入力信号を適宜変更す
ることにより構成できる。さらには、他の式によるＸ_n
の生成についても同様にして構成できる。

【０１２４】図３４も、基本的には図３３と同様に構成
されているので、簡単に説明する。ＣＫ₀ はパルスＸ₀
を電圧シフトしただけのものであり、これを内部クロッ
クとする（前述した論理式との対応上、以後の説明でも
Ｘ₀ で記述する）。Ｘ₀ がＨレベルの時、差動スイッチ
１７２ａの左側のトランジスタに電流が流れ、Ｄ_n5＝０
の場合にはＸ_nとＸ₀ とを論理積した電流が差動スイッ
チ１７７ａに流れ、Ｄ_n5＝１の場合にはＸ_n′ とＸ₀ と
を論理積した電流が差動スイッチ１７７ａに流れる。Ｘ
₀ がＬレベルの時にはＤ_m5に従いＸ_m又はＸ_m′ と／Ｘ
₀ とを論理積した電流が流れる。よって、これらを論理
和した電流が差動スイッチ１７７ａに流れ、その反転し
た電流が差動スイッチ１７８ａを流れる。そこで、強制
消灯指令信号Ｓ_W1、強制発光指令信号Ｓ_W2がともにＬレ
ベルの場合にはこの論理和した信号が抵抗Ｒ₃′ の端子
電圧となり、エミッタフォロワを介してＰＷ_daとなる。
強制消灯指令信号Ｓ_W1のみがＨレベルの時にはパルス幅
変調データに拘らず常にＬレベル、つまり、強制消灯指
令信号Ｓ_W1、強制発光指令信号Ｓ_W2はＰＷ_onも同一の信
号であるので、半導体レーザ３は強制オフとなる。強制
発光指令信号Ｓ_W2のみがＨレベルの時には常時Ｈレベ
ル、つまり、半導体レーザ３は強制オンとなる。ＰＷ_on
の生成は図３４の構成において入力信号を変更すればよ
い。

【０１２５】なお、これらの実施の形態では、図１等に
示したパルス幅生成・データ変調部２や半導体レーザ制
御・駆動部５に関して全てバイポーラトランジスタによ
る１チップの集積回路９，３２への集積化の例で説明し
たが、Ｃ‐ＭＯＳトランジスタのみにより１チップに集
積化したり、バイポーラトランジスタとＣ‐ＭＯＳトラ
ンジスタとの混成回路として１チップに集積化すること
も可能である。１チップの集積回路を、Ｃ‐ＭＯＳトラ
ンジスタにより形成すれば、デジタル制御系のパルス幅
生成・データ変調部２側を構成するのが容易となる上
に、その集積度を高めることもできる。１チップの集積
回路を、バイポーラトランジスタとＣ‐ＭＯＳトランジ
スタとの混成回路により形成すれば、誤差増幅器８や定
電流源７のようなアナログ駆動系の増幅器をバイポーラ
トランジスタで容易に構成でき、デジタル制御系のパル
ス幅生成・データ変調部２をＣ‐ＭＯＳトランジスタで
容易に構成でき、回路設計が容易となる。

【０１２６】

【発明の効果】請求項１記載の発明によれば、入力デー
タに基づいて、入力データに対しパルス幅変調と強度変
調とを同時に行う発光指令信号を生成するパルス幅変調
・強度変調信号生成部と、半導体レーザと、この半導体
レーザの光出力をモニタする受光素子と、ともに光・電
気負帰還ループを形成し、受光素子から得られる半導体
レーザの光出力に比例した受光信号とパルス幅変調・強
度変調信号生成部から得られる発光指令信号とが等しく
なるように半導体レーザの順方向電流を制御する誤差増
幅部と、光・電気負帰還ループの制御電流との和又は差
の電流により半導体レーザの駆動を制御するように生成
されパルス幅変調・強度変調信号生成部から与えられる
発光指令信号に応じた駆動電流を半導体レーザに順方向
電流として流す電流駆動部とが１チップの集積回路で構
成したので、半導体レーザ制御装置に関して小型で省電
力化を図れる上に、１ドット内でのパルス幅強度混合方
式をより高速かつ高精度に実現することができる。

【０１２７】ここに、パルス幅変調・強度変調信号生成
部に関して、請求項２記載の発明では、入力データをパ
ルス幅変調データと強度変調データとに変換するデータ
変換手段と、パルス幅変調データに基づいてパルス幅変
調した複数個のパルスを生成するパルス幅変調手段と、
これらのデータ変換手段とパルス幅変調手段との出力に
基づいて半導体レーザに対してパルス幅変調と強度変調
とを同時に行う発光指令信号生成部とを有しているの
で、デジタル制御系をなすパルス幅変調・強度変調信号
生成部側の１チップ化のための構成が明らかとなる。

【０１２８】請求項３記載の発明によれば、１チップの
集積回路がバイポーラトランジスタにより形成されてい
るので、特に誤差増幅部や電流駆動部のようなアナログ
駆動系の増幅器を構成するのが容易となり、その入力レ
ベルを自由に設定し得る上に、入力レベルを小さくする
こともできる。

【０１２９】請求項４記載の発明によれば、１チップの
集積回路がＣ‐ＭＯＳトランジスタにより形成されてい
るので、特にパルス幅変調・強度変調信号生成部側を構
成するのが容易となる上に、集積度をより高めることも
できる。

【０１３０】請求項５記載の発明によれば、１チップの
集積回路がバイポーラトランジスタとＣ‐ＭＯＳトラン
ジスタとの混成回路により形成されているので、特に誤
差増幅部や電流駆動部のようなアナログ駆動系の増幅器
をバイポーラトランジスタで容易に構成でき、パルス幅
変調・強度変調信号生成部のようなデジタル制御系をを
Ｃ‐ＭＯＳトランジスタで容易に構成でき、よって、回
路全体の設計をより容易なものとすることができる。

【図面の簡単な説明】

【図１】本発明の第一の実施の形態による半導体レーザ
制御装置の１チップ化のブロック構成を示すブロック図
である。

【図２】基本的な概略構成を示すブロック図である。

【図３】パルス幅強度変調混合方式の光出力とドットイ
メージとの関係を示す模式図である。

【図４】その波形生成法を示すタイムチャートである。

【図５】Ｉ_DA2に伴う加算出力の有無による光出力制御
例を示す特性図である。

【図６】発光指令信号生成部の具体的ブロック構成を示
すブロック図である。

【図７】データ変換部及びパルス幅変調部の具体的ブロ
ック構成を示すブロック図である。

【図８】パルス幅生成方法を示すタイムチャートであ
る。

【図９】本発明の第二の実施の形態の全体的な構成を示
す概略ブロック図である。

【図１０】誤差増幅部及び電圧シフト部の構成例を示す
回路図である。

【図１１】発光指令信号設定部の構成例を示す回路図で
ある。

【図１２】第１の発光指令信号生成部の構成例を示す回
路図である。

【図１３】第２の発光指令信号生成部の構成例を示す回
路図である。

【図１４】（ａ）は入力部付近の概略構成図、（ｂ）は
その一部の変形例を示す概略構成図である。

【図１５】入力方式の変形例を示すタイムチャートであ
る。

【図１６】全体構成の変形例を示す概略ブロック図であ
る。

【図１７】発振回路の構成例を示す回路図である。

【図１８】ラッチ回路の構成例を示す回路図である。

【図１９】最終段のラッチ回路の構成例を示す回路図で
ある。

【図２０】各部の波形を示すタイムチャートである。

【図２１】微分量子効率検出部の構成例を示す回路図で
ある。

【図２２】電源部の構成例を示す回路図である。

【図２３】スタートアップ部の構成例を示す回路図であ
る。

【図２４】発光指令信号生成部の変形例を示す回路図で
ある。

【図２５】半導体劣化検出部の構成例を示す回路図であ
る。

【図２６】本発明の第三の実施の形態の具体的な構成例
を示すブロック図である。

【図２７】その一部のラッチ回路の構成例を示す回路図
である。

【図２８】その一部の論理記述を実行する構成例を示す
回路図である。

【図２９】その一部の論理記述を実行する構成例を示す
回路図である。

【図３０】レベルシフト回路を示す回路図である。

【図３１】周波数選択信号生成回路を示す回路図であ
る。

【図３２】強度変調信号を得るための構成例を示す回路
図である。

【図３３】パルス幅変調部中のマルチプレクサの構成例
を示す回路図である。

【図３４】パルス幅変調部中の他部の構成例を示す回路
図である。

【符号の説明】

３半導体レーザ４受光素子６光・電気負帰還ループ７，４４電流駆動部８，４３誤差増幅部９，３２１チップの集積回路１１パルス幅変調・強度変調信号生成部１２，４２発光指令信号生成部１６，６１データ変換手段１７，６２パルス幅変調手段

Claims

【特許請求の範囲】

【請求項１】入力データに基づいて、前記入力データ
に対しパルス幅変調と強度変調とを同時に行う発光指令
信号を生成するパルス幅変調・強度変調信号生成部と、半導体レーザと、この半導体レーザの光出力をモニタす
る受光素子と、ともに光・電気負帰還ループを形成し、
前記受光素子から得られる前記半導体レーザの光出力に
比例した受光信号と前記パルス幅変調・強度変調信号生
成部から得られる前記発光指令信号とが等しくなるよう
に前記半導体レーザの順方向電流を制御する誤差増幅部
と、前記光・電気負帰還ループの制御電流との和又は差の電
流により前記半導体レーザの駆動を制御するように生成
され前記パルス幅変調・強度変調信号生成部から与えら
れる前記発光指令信号に応じた駆動電流を前記半導体レ
ーザに順方向電流として流す電流駆動部と、が１チップの集積回路で構成されていることを特徴とす
る半導体レーザ制御装置。
【請求項２】パルス幅変調・強度変調信号生成部は、入力データをパルス幅変調データと強度変調データとに
変換するデータ変換手段と、パルス幅変調データに基づ
いてパルス幅変調した複数個のパルスを生成するパルス
幅変調手段と、これらのデータ変換手段とパルス幅変調
手段との出力に基づいて半導体レーザに対してパルス幅
変調と強度変調とを同時に行う発光指令信号生成部とを
有することを特徴とする請求項１記載の半導体レーザ制
御装置。
【請求項３】１チップの集積回路が、バイポーラトラ
ンジスタにより形成されていることを特徴とする請求項
１又は２記載の半導体レーザ制御装置。
【請求項４】１チップの集積回路が、Ｃ‐ＭＯＳトラ
ンジスタにより形成されていることを特徴とする請求項
１又は２記載の半導体レーザ制御装置。
【請求項５】１チップの集積回路が、バイポーラトラ
ンジスタとＣ‐ＭＯＳトランジスタとの混成回路により
形成されていることを特徴とする請求項１又は２記載の
半導体レーザ制御装置。