JPH09312533A - Bipolar ota - Google Patents
Bipolar otaInfo
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- JPH09312533A JPH09312533A JP19255396A JP19255396A JPH09312533A JP H09312533 A JPH09312533 A JP H09312533A JP 19255396 A JP19255396 A JP 19255396A JP 19255396 A JP19255396 A JP 19255396A JP H09312533 A JPH09312533 A JP H09312533A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は差動増幅回路に係わ
り、特に、バイポーラ半導体集積回路上に構成され、広
い入力電圧範囲に渡り、トランスコンダクタンスの直線
性を改善した低電圧化ＯＴＡ（Ｏｐｅｒａｔｉｏｎａｌ
Ｔｒａｎｓｃｏｎｄｕｃｔａｎｃｅ Ａｍｐｌｉｆｉ
ｅｒ）と呼ばれる差動増幅回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a differential amplifier circuit, and more particularly, to a low voltage OTA (Operational) circuit which is formed on a bipolar semiconductor integrated circuit and has improved transconductance linearity over a wide input voltage range.
Transconductance Amplify
er) and a differential amplifier circuit.
【０００２】[0002]
【従来の技術】従来この種のバイポーラＯＴＡは、１９
７５年にＳｃｈｍｏｏｃｋにより提案された（“Ａｎ
Ｉｎｐｕｔ Ｓｔａｇｅ Ｔｒａｎｓｃｏｎｄｕｃｔａ
ｎｃｅｒｅｄｕｃｔｉｏｎ Ｔｅｃｈｎｉｑｕｅ ｆｏ
ｒ Ｈｉｇｈ−Ｓｌｅｗ Ｒａｔｅ Ｏｐｅｒａｔｉｏ
ｎａｌ Ａｍｐｌｉｆｉｅｒｓ，”ＩＥＥＥ Ｊｏｕｒ
ｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉ
ｔｓ，ｖｏｌ．ＳＣ−１０，ｎｏ．６，ｐｐ．４０７−
４１１，Ｄｅｃ，１９７５．）、エミッタ面積を異なら
せた２対の差動対を交叉接続するやり方が知られてお
り、以来Ｍｕｌｔｉ−ｔａｎｈ技術として利用されてき
ている（例えば、Ｔａｎｉｍｏｔｏ ｅｔａｌ，“Ｒｅ
ａｌｉｚａｔｉｏｎ ｏｆ ａ １−Ｖ Ａｃｔｉｖｅ
Ｆｉｌｔｅｒ Ｕｓｉｎｇ ａ Ｌｉｎｅａｒｉｚａ
ｔｉｏｎ ＴｅｃｈｎｉｑｕｅＥｍｐｌｏｙｉｎｇ Ｐ
ｌｕｒａｌｉｔｙ ｏｆ Ｅｍｉｔｔｅｒ−Ｃｏｕｐｌ
ｅｄ Ｐａｉｒｓ，”ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ
Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ，ｖｏ
ｌ．２６，ｎｏ．７，ｐｐ．９３７−９４５，Ｊｕｌｙ
１９９１．）。2. Description of the Related Art Conventionally, this type of bipolar OTA has
Proposed by Schmock in 1975 ("An
Input Stage Transconducta
nceredtion Technique fo
r High-Slew Rate Operation
nal Amplifiers, "IEEE Jour
nal of Solid-State Circui
ts, vol. SC-10, no. 6, pp. 407-
411, Dec, 1975. ), A method of cross-connecting two differential pairs having different emitter areas is known, and has been used since then as a Multi-tanh technology (for example, Tanimoto et al, “Re”).
alignment of a 1-V Active
Filter Using a Lineariza
Tion Technique Employing P
lurality of Emitter-Coupl
ed Pairs, "IEEE Journal of of
Solid-State Circuits, vo
l. 26, no. 7, pp. 937-945, July
1991. ).
【０００３】始めにこの従来技術を説明する。従来、Ｎ
（Ｎは１以上の整数）個の差動対を用いてトランスコン
ダクタンスを線形化する方法はｍｕｌｔｉ−ｔａｎｈ技
術として知られている。First, this conventional technique will be described. Conventionally, N
A method of linearizing transconductance using (N is an integer of 1 or more) differential pairs is known as a multi-tanh technique.
【０００４】ベース幅変調を無視すれば、トランジスタ
のコレクタ電流ＩC とベース−エミッタ間電圧ＶBEの関
係は、次式で示される。Ignoring the base width modulation, the relationship between the collector current I C of the transistor and the base-emitter voltage V BE is expressed by the following equation.
【０００５】[0005]
【数１】 ここで、ＩS は単位トランジスタの飽和電流、ＶT は熱
電圧であり、ＶT ＝ｋＴ／ｑと表される。ただし、ｑは
単位電子電荷、ｋはボルツマン定数、Ｔは絶対温度であ
る。また、Ｋは単位トランジスタに対するエミッタ面積
比である。[Equation 1] Here, I S is the saturation current of the unit transistor, V T is the thermal voltage, and it is expressed as V T = kT / q. Here, q is a unit electron charge, k is a Boltzmann constant, and T is an absolute temperature. K is the emitter area ratio for the unit transistor.
【０００６】図２９に、ｍｕｌｔｉ−ｔａｎｈ技術を用
いたバイポーラＯＴＡを示す。この回路構成において
は、低電圧動作が可能であり、電源電圧１Ｖの超低電圧
動作が報告されている。FIG. 29 shows a bipolar OTA using the multi-tanh technique. With this circuit configuration, a low voltage operation is possible, and an ultra low voltage operation with a power supply voltage of 1 V has been reported.
【０００７】エミッタ面積比がＫj ：１である差動対の
差動出力電流ΔＩCjは次式で示される。The differential output current ΔI Cj of the differential pair having an emitter area ratio of K j : 1 is given by the following equation.
【０００８】[0008]
【数２】 ここで、αF はトランジスタの直流電流増幅率、ＶKjは
オフセット電圧であり、ＶKj＝ＶT log e （Ｋj ）と表
される。[Equation 2] Here, α F is the direct current amplification factor of the transistor, V Kj is the offset voltage, and is expressed as V Kj = V T log e (K j ).
【０００９】一般に、差動対の差動出力電流は（２）式
に示すように、ｔａｎｈ（双曲正接関数）で表される
が、（３）式のように、分子にｓｉｎｈ（双曲正弦関
数）、分母にｃｏｓｈ（双曲余弦関数）の関数形で表さ
れる。入力信号に対する差動出力電流の線形性は、分子
がｓｉｎｈのみの場合にはこの分母のｃｏｓｈの関数形
により決定される。Generally, the differential output current of the differential pair is expressed by tanh (hyperbolic tangent function) as shown in the equation (2). It is expressed in the function form of cosh (hyperbolic cosine function) in the denominator. The linearity of the differential output current with respect to the input signal is determined by the functional form of cosh of this denominator when the numerator is only sinh.
【００１０】２Ｎ個、または（２Ｎ＋１）個の差動対か
ら成るｍｕｌｔｉ−ｔａｎｈセルの差動出力電流ΔＩは
次式で示される。The differential output current ΔI of a multi-tanh cell consisting of 2N or (2N + 1) differential pairs is given by the following equation.
【００１１】[0011]
【数３】 ただし、２Ｎ個の場合には、ｊ＝１、（２Ｎ＋１）個の
場合には、ｊ＝０からとし、ＶK0＝ＶT log e １＝０で
ある。（４）式により、このやり方がｍｕｌｔｉ−ｔａ
ｎｈ技術と呼ばれている。(Equation 3) However, in the case of 2N, j = 1, and in the case of (2N + 1), from j = 0, V K0 = V T log e 1 = 0. According to the equation (4), this method is multi-ta.
It is called nh technology.
【００１２】線形トランスコンダクタンスアンプでは、
オフセット電圧ＶKjは、ＶKj＝−ＶKj-1となり、図２９
に示す対称な２対の差動対についてはIn a linear transconductance amplifier,
The offset voltage V Kj is V Kj = −V Kj−1 , as shown in FIG.
For the two symmetric differential pairs shown in
【００１３】[0013]
【数４】 したがって、２Ｎ個、または（２Ｎ＋１）個の差動対か
ら成るｍｕｌｔｉ−ｔａｎｈセルの差動出力電流ΔＩは
次式で示される。(Equation 4) Therefore, the differential output current ΔI of the multi-tanh cell composed of 2N or (2N + 1) differential pairs is expressed by the following equation.
【００１４】[0014]
【数５】 ｍｕｌｔｉ−ｔａｎｈセルのトランスコンダクタンスが
最大平坦（ｍａｘｉｍｕｌｌｙ ｆｌａｔ）になる条件
は、対称性を考慮すると、奇数次の微分係数がＶi ＝０
で零となることである。(Equation 5) The condition that the transconductance of the multi-tanh cell becomes maximum flat (maximally flat) is that the odd-order differential coefficient is V i = 0 in consideration of symmetry.
Is zero.
【００１５】[0015]
【数６】 ただし、Ｖi ＝０でトランスコンダクタンスが最大とな
るから(Equation 6) However, the transconductance becomes maximum when V i = 0.
【００１６】[0016]
【数７】 である。(Equation 7) It is.
【００１７】例えば、２Ｎ＝２の場合には、図２９に示
す回路はＭｕｌｔｉ−ｔａｎｈ ｄｏｕｂｌｅｔと呼ば
れ、最大平坦条件はFor example, when 2N = 2, the circuit shown in FIG. 29 is called a multi-tanh doublet, and the maximum flatness condition is
【００１８】[0018]
【数８】 より、エミッタ面積比ＫがＫ＝２±３1/2 と求まり、Ｂ
1 ＝１、Ｂ0 ＝ｃｏｓｈ｛log e （Ｋ）｝＝２、Ｃ1 ＝
２となる。このときの差動出力電流は、(Equation 8) From this, the emitter area ratio K is calculated as K = 2 ± 3 1/2, and B
1 = 1, B 0 = cosh {log e (K)} = 2, C 1 =
It becomes 2. The differential output current at this time is
【００１９】[0019]
【数９】 となっている。[Equation 9] It has become.
【００２０】また、２Ｎ＋１＝３の場合には、Ｍｕｌｔ
ｉ−ｔａｎｈ ｔｒｉｐｌｅｔと呼ばれ、Ｂ2 ＝１、Ｂ
1 ＝９、Ｂ0 ＝０、Ｃ2 ＝２．６４、Ｃ1 ＝６．４８と
なる。このときの差動出力電流は、If 2N + 1 = 3, then Multi
It is called an i-tanh triplet, B 2 = 1 and B
1 = 9, B 0 = 0 , C 2 = 2.64, a C 1 = 6.48. The differential output current at this time is
【００２１】[0021]
【数１０】 となっている。(Equation 10) It has become.
【００２２】また、２Ｎ＝４の場合には、Ｍｕｌｔｉ−
ｔａｎｈ ｑｕｉｎと呼ばれ、Ｂ2＝１、Ｂ1 ＝１６、
Ｂ0 ＝１８、Ｃ2 ＝３．０９５７、Ｃ1 ＝１９．８１２
６９となる。このときの差動出力電流は、When 2N = 4, Multi-
called tanh quin, B 2 = 1, B 1 = 16,
B 0 = 18, C 2 = 3.0957, C 1 = 19.812
69. The differential output current at this time is
【００２３】[0023]
【数１１】 となっている。ただし、（１３）式は谷本等による。双
曲正接関数（ｔａｎｈ（ｘ））を用いないこのような表
現方法では、もともとＭｕｌｔｉ−ｔａｎｈ技術（ｔｈ
ｅ ｍｕｌｔｉ−ｔａｎｈ ｔｅｃｈｎｉｑｕｅ）と呼
び習わしてきた意味が完全に失われてしまうが、最大平
坦特性を実現するＯＴＡ回路の伝達特性は、（１１）式
から（１３）式を見てわかるように、分母の係数が整数
値になっていることに注目すべきである。また、ｍｕｌ
ｔｉ−ｔａｎｈ技術では、線形な入力電圧範囲は最大２
００ｍＶP-P 程度までしか実現できない。[Equation 11] It has become. However, equation (13) is based on Tanimoto et al. Such a representation method that does not use the hyperbolic tangent function (tanh (x)) is originally based on the Multi-tanh technique (th
Although the meaning of what is commonly referred to as “e-multi-tanh technique” is completely lost, the transfer characteristics of the OTA circuit that realizes the maximum flatness characteristic can be seen from the expressions (11) to (13). It should be noted that the coefficient of the denominator is an integer value. Also, mul
With ti-tanh technology, the maximum linear input voltage range is 2
It can be realized only up to about 00 mV PP .
【００２４】２Ｎ個、または（２Ｎ＋１）個の差動対か
ら成るｍｕｌｔｉ−ｔａｎｈセルの差動出力電流ΔＩは
分母がｃｏｓｈの関数、分子がｓｉｎｈの関数で表され
ることがわかった。It has been found that the differential output current ΔI of the multi-tanh cell consisting of 2N or (2N + 1) differential pairs is expressed by a function of cosh in the denominator and a function of sinh in the numerator.
【００２５】[0025]
【発明が解決しようとする課題】アナログ信号処理にお
いては、ＯＴＡは欠くことのできない基本ファンクショ
ン・ブロックである。プロセスのファイン化が進み、そ
れに伴いＬＳＩの電源電圧も５Ｖから３Ｖ、あるいは２
Ｖ、１Ｖへと低電圧化してきており、低電圧回路技術の
必要性が一層高まってきている。また、この従来のＯＴ
Ａは、もともと低電圧動作が可能ではあるが、上述した
ように、線形な入力電圧範囲としては非常に狭い電圧範
囲しか得られなく、しかも、線形な入力電圧範囲を拡大
するためには回路規模、および、消費電流が単純に増加
するという欠点がある。また、トランジスタのエミッタ
面積を異ならせて入力オフセット電圧を付加しているた
めに、実現できるエミッタ面積比は高々数十までであ
り、拡大できる入力電圧範囲は１００ｍＶ0-P 程度まで
であるという欠点がある。In analog signal processing, the OTA is an essential basic function block. As the process becomes finer, the power supply voltage of LSI is also increased from 5V to 3V, or 2
The voltage has been reduced to V and 1V, and the need for low-voltage circuit technology is further increasing. In addition, this conventional OT
A is originally capable of low voltage operation, but as described above, only a very narrow voltage range can be obtained as a linear input voltage range, and in addition, in order to expand the linear input voltage range, the circuit scale is There is a drawback that the current consumption simply increases. Further, since the emitter area of the transistor is made different and the input offset voltage is added, the achievable emitter area ratio is up to several tens, and the expandable input voltage range is up to about 100 mV 0 -P. There is.
【００２６】それ故、本発明の課題は、簡単な回路で広
い直線性の良い入力電圧範囲を実現でき、低電圧で動作
するバイポーラＯＴＡを提供することにある。Therefore, it is an object of the present invention to provide a bipolar OTA which can realize a wide linear input voltage range with a simple circuit and operates at a low voltage.
【００２７】[0027]
【課題を解決するための手段】本発明の第１の態様によ
れば、差動入出力対を構成する第１及び第２のトランジ
スタからなるトランジスタ対と制御電圧が印加される第
３のトランジスタとが共通のテール電流により駆動され
るトリプルテールセルの複数個から構成され、前記差動
入出力対の入力信号に直流オフセット電圧を印加する手
段を有し、前記複数個のトリプルテールセルの出力が並
列接続されることを特徴とするバイポーラＯＴＡが得ら
れる。According to a first aspect of the present invention, a transistor pair including first and second transistors forming a differential input / output pair and a third transistor to which a control voltage is applied. And a plurality of triple tail cells driven by a common tail current, and having means for applying a DC offset voltage to the input signals of the differential input / output pair, and the outputs of the plurality of triple tail cells. A bipolar OTA is obtained which is characterized in that are connected in parallel.
【００２８】本発明の第２の態様によれば、前記複数の
トリプルテールセルの各々の前記第３のトランジスタに
流れる電流が、互に等しい２つの分配された電流に２分
配されて、２つの分配された電流が前記複数のトリプル
テールセルの各々の差動出力電流に加算されることを特
徴とする前記第１の態様に記載のバイポーラＯＴＡが得
られる。According to the second aspect of the present invention, the current flowing through the third transistor of each of the plurality of triple tail cells is divided into two equal currents which are equal to each other. The bipolar OTA according to the first aspect is obtained in which the distributed current is added to the differential output current of each of the plurality of triple tail cells.
【００２９】本発明の第３の態様によれば、差動入出力
対を構成する第１及び第２のトランジスタからなるトラ
ンジスタ対と共通に制御電圧が印加される第３及び第４
のトランジスタとが共通のテール電流により駆動される
クワァドリテールセルから構成され、前記第１及び前記
第３のトランジスタの出力が互に接続されて第１の共通
出力を構成し、、前記第２及び前記第４のトランジスタ
の出力が互に接続されて第２の共通出力を構成し、前記
第１及び前記第２の共通出力が出力対を構成するバイポ
ーラＯＴＡにおいて、前記第１及び前記第２のトランジ
スタのエミッタは第１の共通エミッタ面積を有し、前記
第３及び前記第４のトランジスタのエミッタは、前記第
１の共通エミッタ面積のＫ（Ｋは正数）倍の第２の共通
エミッタ面積を有し、前記制御電圧ＶC は、ＶT を熱電
圧（常温で２６ｍＶ）とするとき、実質的にＶT log e
（Ｋj ／２）に等しいことを特徴とするバイポーラＯＴ
Ａが得られる。According to the third aspect of the present invention, the third and fourth control voltages are commonly applied to the transistor pair composed of the first and second transistors forming the differential input / output pair.
And a quadritail cell driven by a common tail current, the outputs of the first and third transistors are connected to each other to form a first common output, and In the bipolar OTA, the outputs of the second and fourth transistors are connected to each other to form a second common output, and the first and second common outputs form an output pair. The emitter of the second transistor has a first common emitter area, and the emitters of the third and fourth transistors have a second common of K times (K is a positive number) times the first common emitter area. It has an emitter area, and the control voltage V C is substantially V T log e when V T is a thermal voltage (26 mV at room temperature).
Bipolar OT characterized by being equal to (K j / 2)
A is obtained.
【００３０】本発明の第４の態様によれば、差動入出力
対を構成する第１及び第２のトランジスタからなるトラ
ンジスタ対と制御電圧が印加される第３のトランジスタ
とが共通のテール電流により駆動されるトリプルテール
セルの複数個から構成され、前記複数個のトリプルテー
ルセルの入力および出力が並列接続され、前記複数個の
トリプルテールセルの第３のトランジスタに印加される
制御電圧が互に異なることを特徴とするバイポーラＯＴ
Ａが得られる。According to the fourth aspect of the present invention, the tail current in which the transistor pair including the first and second transistors forming the differential input / output pair and the third transistor to which the control voltage is applied are common. The plurality of triple tail cells driven by the plurality of triple tail cells are connected in parallel, and the control voltages applied to the third transistors of the plurality of triple tail cells are mutually connected. Bipolar OT characterized by different
A is obtained.
【００３１】本発明の第５の態様によれば、前記複数の
トリプルテールセルの各々の前記第３のトランジスタに
流れる電流が、互に等しい２つの分配された電流に２分
配されて、２つの分配された電流が前記複数のトリプル
テールセルの各々の差動出力電流に加算されることを特
徴とする前記第４の態様に記載のバイポーラＯＴＡが得
られる。According to a fifth aspect of the present invention, the current flowing through the third transistor of each of the plurality of triple tail cells is divided into two equal currents which are equal to each other. The bipolar OTA according to the fourth aspect is obtained in which the distributed current is added to the differential output current of each of the plurality of triple tail cells.
【００３２】[0032]
【発明の実施の形態】次に、本発明の実施例について図
面を参照して説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, embodiments of the present invention will be described with reference to the drawings.
【００３３】本発明者は、３個以上のトランジスタが１
つの共通テール電流で駆動される回路をマルチテールセ
ルと呼び、３個のトランジスタの場合にはトリプルテー
ルセルと呼び、４個のトランジスタの場合にはクワァド
リテールセルと呼び習わしてきている。The inventor of the present invention has three or more transistors.
A circuit driven by four common tail currents is called a multi-tail cell, three transistors are called a triple tail cell, and four transistors are called a quadritail cell.
【００３４】はじめに、図１に示した本発明の第１の実
施例によるバイポーラＯＴＡについて説明する。この第
１の実施例によるバイポーラＯＴＡは、前述した第１の
態様によるバイポーラＯＴＡの一例である。First, the bipolar OTA according to the first embodiment of the present invention shown in FIG. 1 will be described. The bipolar OTA according to the first embodiment is an example of the bipolar OTA according to the first aspect described above.
【００３５】トリプルテールセルを構成するトランジス
タＱ１，Ｑ２及びＱ３（いずれもバイポーラトランジス
タ）のエミッタ面積比をＫj ：１：１とするトリプルテ
ールセルを不平衡トリプルテールセルと呼ぶ。図１に２
つの不平衡トリプルテールセルから構成されるバイポー
ラＯＴＡを示す。トランジスタＱ４，Ｑ５及びＱ６のエ
ミッタ面積比は１：Ｋj ：１である。A triple tail cell in which the emitter area ratio of the transistors Q1, Q2 and Q3 (all are bipolar transistors) forming the triple tail cell is K j : 1: 1 is called an unbalanced triple tail cell. 2 in FIG.
1 shows a bipolar OTA composed of three unbalanced triple tail cells. The emitter area ratio of the transistors Q4, Q5 and Q6 is 1: K j : 1.
【００３６】このときに、テール電流Ｉ0 で駆動される
不平衡トリプルテールセルのトランジスタＱ１，Ｑ２，
Ｑ３のコレクタ電流ＩC1，ＩC2及びＩC3は、素子間の整
合性は良いと仮定すると、次のように表される。At this time, the transistors Q1, Q2 of the unbalanced triple tail cell driven by the tail current I 0
The collector currents I C1 , I C2, and I C3 of Q3 are expressed as follows, assuming that the matching between the elements is good.
【００３７】[0037]
【数１２】 (Equation 12)
【００３８】[0038]
【数１３】 (Equation 13)
【００３９】[0039]
【数１４】 ただし、ＶR は、入力信号の直流電圧、ＶE は、共通エ
ミッタ電圧である。[Equation 14] However, V R is the DC voltage of the input signal, and V E is the common emitter voltage.
【００４０】また、テール電流の条件より、 ＩC1＋ＩC2＋ＩC3＝αF Ｉ0 （１７） と表される。ただし、αF はトランジスタの直流電流増
幅率である。Further, from the condition of the tail current, it is expressed as I C1 + I C2 + I C3 = α F I 0 (17) Here, α F is the DC current gain of the transistor.
【００４１】（１４）式から（１７）式を解くと、Solving the equation (17) from the equation (14),
【００４２】[0042]
【数１５】 と求まる。(Equation 15) Is obtained.
【００４３】図１に示す一方の不平衡トリプルテールセ
ルの差動出力電流ΔＩCK2jは、The differential output current ΔI CK2j of one unbalanced triple tail cell shown in FIG.
【００４４】[0044]
【数１６】 と表され、入力にオフセットＶKjを生じさせることがで
きる。ただし、ＶKj＝ＶT log e Ｋj である。すなわ
ち、ｍｕｌｔｉ−ｔａｎｈ技術から容易に類推されるよ
うに２つの入力オフセットを持つトリプルテールセルを
図１のように交叉接続して線形トランスコンダクタンス
アンプを実現できる。(Equation 16) , The offset V Kj can be produced at the input. However, V Kj = V T log e K j . That is, as easily inferred from the multi-tanh technique, a triple transconductance amplifier having two input offsets can be cross-connected as shown in FIG. 1 to realize a linear transconductance amplifier.
【００４５】したがって、２Ｎ個、または（２Ｎ＋１）
個の不平衡および平衡トリプルテールセルからなるマル
チプルトリプルテールセルの差動出力電流ΔＩは、Therefore, 2N or (2N + 1)
The differential output current ΔI of a multiple triple-tail cell consisting of unbalanced and balanced triple-tail cells is
【００４６】[0046]
【数１７】 と求まり、トランスコンダクタンスが最大平坦になる条
件は、（９）、（１０）式と同様になる（ただし、高次
関数となり、解析的には解けない。）。[Equation 17] Then, the condition that the transconductance becomes maximum flat becomes similar to the equations (9) and (10) (however, it is a higher-order function and cannot be solved analytically).
【００４７】具体例として、図１に示した２つの不平衡
トリプルテールセルからなるダブル不平衡トリプルテー
ルセルの差動出力電流ΔＩは次の式で表わされる。As a specific example, the differential output current ΔI of the double unbalanced triple tail cell shown in FIG. 1 and composed of the two unbalanced triple tail cells is expressed by the following equation.
【００４８】[0048]
【数１８】 ただし、ＶK1＝ＶT log e Ｋであり、(Equation 18) However, V K1 = V T log e K,
【００４９】[0049]
【数１９】 [Equation 19]
【００５０】[0050]
【数２０】 である。トランスコンダクタンスは（２３）式を微分す
れば得られる。(Equation 20) It is. The transconductance can be obtained by differentiating the equation (23).
【００５１】図２および図３にこうして実現されるダブ
ル不平衡トリプルテールセルのトランスコンダクタンス
を示す。図２においては、Ｋ＝６６．６９、ＶC ＝ＶT
loge ３（＝１．０９８６ＶT ）であり、得られる線形
入力電圧範囲としては２００ｍＶPP強となる。一方、図
３においては、Ｋ＝９．０２５、ＶC ＝ＶT log e １０
（＝２．３０２５ＶT ）であり、得られる線形入力電圧
範囲としては２５０ｍＶPP程度を見込める。（９）式お
よび（１０）式の条件は求めてはいないが、リップルの
少ないほぼ最大平坦特性に近いトランスコンダクタンス
特性を持つバイポーラＯＴＡを実現できることがわか
る。FIGS. 2 and 3 show the transconductance of the double unbalanced triple tail cell thus realized. In FIG. 2, K = 66.69, V C = V T
log e 3 (= 1.0986V T ), and the obtained linear input voltage range is a little over 200 mV PP . On the other hand, in FIG. 3, K = 9.025, V C = V T log e 10
(= 2.3025V T ), and a linear input voltage range of about 250 mV PP can be expected. Although the conditions of the equations (9) and (10) have not been obtained, it is understood that a bipolar OTA having a transconductance characteristic with a small ripple and an almost maximum flatness characteristic can be realized.
【００５２】他の例として、２つの不平衡トリプルテー
ルセルと１つの平衡トリプルテールセルからなるトリプ
ルテールセルの差動出力電流ΔＩは次式で表わされる。As another example, the differential output current ΔI of a triple tail cell consisting of two unbalanced triple tail cells and one balanced triple tail cell is expressed by the following equation.
【００５３】[0053]
【数２１】 ただし、(Equation 21) However,
【００５４】[0054]
【数２２】 (Equation 22)
【００５５】[0055]
【数２３】 である。(Equation 23) It is.
【００５６】図１からわかるように、こうして得られる
バイポーラＯＴＡは、従来のｍｕｌｔｉ−ｔａｎｈ技術
を用いたバイポーラＯＴＡと同様に、低電圧動作が可能
であり、電源電圧ＶCC＝１Ｖの超低電圧でも動作する。
また、以上説明したように、本発明の第１の実施例にお
いては、従来のｍｕｌｔｉ−ｔａｎｈ技術と同様のやり
方で線形な入力電圧範囲を拡大することができる。ただ
し、図２と図３の２つの例を比べるとわかるように、入
力信号に印加するオフセット電圧をトランジスタのエミ
ッタサイズを異ならせて発生させる場合においても、従
来のｍｕｌｔｉ−ｔａｎｈ技術のように広い線形な入力
電圧範囲にほぼ比例してオフセット電圧が増え、エミッ
タサイズ比が指数的に増えるとは必ずしも言えない。従
来のｍｕｌｔｉ−ｔａｎｈ技術よりも小さなエミッタサ
イズ比で広い線形入力電圧範囲を実現でき得る。また、
トリプルテールセルの数を３個以上に増やし線形な入力
電圧範囲をさらに拡大する場合には、エミッタサイズ比
を異ならせてオフセット電圧を発生させることは困難な
場合が生じてくるが、この場合には、入力信号に印加す
るオフセット電圧はトリプルテールセルの外部で発生さ
せることで対応することができる。As can be seen from FIG. 1, the bipolar OTA thus obtained can be operated at a low voltage like the conventional bipolar OTA using the multi-tanh technique, and the ultra-low voltage of the power supply voltage V CC = 1V. But it works.
Further, as described above, in the first embodiment of the present invention, the linear input voltage range can be expanded in the same manner as in the conventional multi-tanh technique. However, as can be seen by comparing the two examples of FIG. 2 and FIG. 3, even when the offset voltage applied to the input signal is generated by changing the emitter size of the transistor, it is as wide as the conventional multi-tanh technique. It cannot be said that the offset voltage increases almost in proportion to the linear input voltage range and the emitter size ratio increases exponentially. A wider linear input voltage range can be realized with a smaller emitter size ratio than the conventional multi-tanh technology. Also,
When the number of triple tail cells is increased to three or more and the linear input voltage range is further expanded, it may be difficult to generate the offset voltage by changing the emitter size ratio. In this case, Can be handled by generating the offset voltage applied to the input signal outside the triple tail cell.
【００５７】次に、図４を参照して、本発明の第２の実
施例によるバイポーラＯＴＡを説明する。この第２の実
施例によるバイポーラＯＴＡは、前述した第２の態様に
よるバイポーラＯＴＡの一例である。Next, a bipolar OTA according to a second embodiment of the present invention will be described with reference to FIG. The bipolar OTA according to the second embodiment is an example of the bipolar OTA according to the second aspect described above.
【００５８】上述した図１のバイポーラＯＴＡは、アク
ティブロードとして差動出力電流を取り出す必要があ
る。さらにＬＳＩ化しやすい回路構成としては、図４に
示すように、抵抗負荷ＲL である場合が、プロセス上最
も実現しやすい。ただし、線形動作が必要とされるか
ら、出力の直流電圧が入力電圧で変動せずに一定であれ
ば良い。The above-described bipolar OTA of FIG. 1 needs to take out a differential output current as an active load. Further, as a circuit configuration that is easily made into an LSI, as shown in FIG. 4, the case where the resistance load is RL is the easiest to realize in the process. However, since a linear operation is required, it is sufficient that the output DC voltage is constant without changing with the input voltage.
【００５９】次に、図４において、出力の直流電圧が入
力電圧で変動せずに一定であることを示す。各トリプル
テ−ルセルにおいては駆動電流は一定のテール電流とな
っているから、トランジスタＱ３及びＱ６（図１）の各
々に流れるバイパス電流を、互に等しい２つの分配され
た電流に２分配して、２つの分配された電流をトリプル
テ−ルセルの各々の出力電流に加算すれば、無信号時
（入力信号電圧が零の時）の差動電流のそれぞれはいず
れもＩ0 となることが容易に理解できる。これはトラン
ジスタＱ３Ａ及びＱ３ＢとトランジスタＱ６Ａ及びＱ６
Ｂとで達成される。したがって、負荷抵抗ＲL を介した
出力の直流電圧が一定値（ＶＣＣ−ＲL Ｉ0 ）であり変
動しない。また、印加する制御電圧ＶC ´も ＶC ´＝ＶC −ＶT log e ２ (28-b) と求まり、もとの制御電圧ＶC よりも常温でおよそ１８
ｍＶ下げれば良い。Next, FIG. 4 shows that the output DC voltage is constant without changing with the input voltage. Since the drive current is a constant tail current in each triple tail cell, the bypass current flowing through each of the transistors Q3 and Q6 (Fig. 1) is divided into two equal currents, By adding the two distributed currents to the output currents of the triple tail cells, it is easy to understand that each of the differential currents when there is no signal (when the input signal voltage is zero) is I 0. it can. This includes transistors Q3A and Q3B and transistors Q6A and Q6.
Achieved with B. Therefore, the DC voltage of the output through the load resistance R L is a constant value (VCC- RL I 0 ) and does not change. The applied control voltage V C ′ is also found to be V C ′ = V C −V T log e 2 (28-b), which is about 18 at room temperature than the original control voltage V C.
Just lower the mV.
【００６０】次に、図５を参照して、本発明の第３の実
施例によるバイポーラＯＴＡを説明する。この第３の実
施例によるバイポーラＯＴＡは、前述した第２の態様に
よるバイポーラＯＴＡのもう一つの例である。Next, a bipolar OTA according to the third embodiment of the present invention will be described with reference to FIG. The bipolar OTA according to the third embodiment is another example of the bipolar OTA according to the second aspect described above.
【００６１】図５のバイポーラＯＴＡは、電流負荷Ｉ0
が抵抗負荷ＲL の代りに差動出力端子として使用されて
いる点を除けば、図４のバイポーラＯＴＡと同様であ
る。即ち、図５に示したように、差動出力端子を電流負
荷Ｉ0 としても、得られた線形な電流を出力でき、電流
負荷（負荷電流源）Ｉ0 を介して電流を出力できる。図
１のように、ＰＮＰトランジスタＱ７及びＱ８を用いて
アクティブロードを構成する場合には、ＰＮＰトランジ
スタの周波数特性がＮＰＮトランジスタに比較してかな
り悪いため、周波数特性の劣化が生じるかもしれない。
しかし、図５のバイポーラＯＴＡの構成では、ＰＮＰト
ランジスタＱ７及びＱ８（図１）を用いたアクティブロ
ードを使用しないで、電流負荷Ｉ0 を用いるため、周波
数特性の劣化を少なくできる。The bipolar OTA of FIG. 5 has a current load I 0.
Is the same as the bipolar OTA of FIG. 4 except that is used as a differential output terminal instead of the resistive load R L. That is, as shown in FIG. 5, even if the differential output terminal is the current load I 0 , the obtained linear current can be output, and the current can be output via the current load (load current source) I 0 . As shown in FIG. 1, when the active load is configured using the PNP transistors Q7 and Q8, the frequency characteristics of the PNP transistor may be considerably worse than that of the NPN transistor, so that the frequency characteristics may deteriorate.
However, in the bipolar OTA configuration of FIG. 5, since the current load I 0 is used without using the active load using the PNP transistors Q7 and Q8 (FIG. 1), deterioration of the frequency characteristic can be reduced.
【００６２】次に、図６を参照して、本発明の第４の実
施例によるバイポーラＯＴＡを説明する。この第４の実
施例によるバイポーラＯＴＡは、前述した第１の態様に
よるバイポーラＯＴＡのもう一つの例である。Next, a bipolar OTA according to a fourth embodiment of the present invention will be described with reference to FIG. The bipolar OTA according to the fourth embodiment is another example of the bipolar OTA according to the first aspect described above.
【００６３】図６のバイポーラＯＴＡは、２つの不平衡
トリプルテールセル（Ｑ１、Ｑ４、及びＱ７）及び（Ｑ
２、Ｑ５、及びＱ８）と１つの平衡トリプルテールセル
（Ｑ３、Ｑ６、及びＱ９）から実現されるスーパーｍｕ
ｌｔｉ−ｔａｎｈトリプレットである。具体的な例とし
て、Ｉ00＝Ｉ01＝Ｉ0 として３つのトリプルテールセル
のテール電流を等しくしてＬＳＩ化しやすくした場合の
トランスコンダクタンスの計算値を図７に示す。ここで
は、ｅｘｐ｛（２ＶC1−ＶK1）／（２ＶT ）｝＝３．
３、ｅｘｐ｛（２ＶC0）／ＶT ）＝３．７、ＶK1＝９．
６ＶT である。得られる実用的な入力電圧範囲はおよそ
４５０ｍＶP-P である。このように、最大平坦特性とは
ならなくとも、広い入力電圧範囲にわたってほぼ線形な
トランスコンダクタンス特性が得られ、トリプルテール
セルのテール電流比が等しい場合の方が現実的である。The bipolar OTA of FIG. 6 has two unbalanced triple tail cells (Q1, Q4, and Q7) and (Q
2, Q5, and Q8) and one balanced triple-tail cell (Q3, Q6, and Q9)
It is an lti-tanh triplet. As a specific example, FIG. 7 shows calculated values of transconductance when I 00 = I 01 = I 0 and the tail currents of the three triple tail cells are made equal to facilitate LSI implementation. Here, exp {(2V C1 −V K1 ) / (2V T )} = 3.
3, exp {(2V C0 ) / V T ) = 3.7, V K1 = 9.
6V T. The resulting practical input voltage range is approximately 450 mV PP . As described above, a substantially linear transconductance characteristic is obtained over a wide input voltage range even if the maximum flat characteristic is not obtained, and it is more realistic when the triple tail cells have the same tail current ratio.
【００６４】次に、図８を参照して、本発明の第５の実
施例によるバイポーラＯＴＡを説明する。この第５の実
施例によるバイポーラＯＴＡは、前述した第２の態様に
よるバイポーラＯＴＡの更にもう一つの例である。Next, a bipolar OTA according to a fifth embodiment of the present invention will be described with reference to FIG. The bipolar OTA according to the fifth embodiment is yet another example of the bipolar OTA according to the second aspect described above.
【００６５】前述した図４のバイポーラＯＴＡの場合と
同様に、スーパーｍｕｌｔｉ−ｔａｎｈトリプレットの
場合にも、図８に示すように、トランジスタＱ３、Ｑ
６、及びＱ９の各々に流れるバイパス電流を、互に等し
い２つの分配された電流に２分配して、２つの分配され
た電流をトリプルテ−ルセルの各々の出力電流に加算す
る。これはトランジスタＱ３Ａ及びＱ３Ｂとトランジス
タＱ６Ａ及びＱ６ＢとトランジスタＱ９Ａ及びＱ９Ｂと
で達成される。このようにすることにより、出力が抵抗
負荷ＲL にでき、ＬＳＩ化しやすい回路構成が得られ
る。ただし、制御電圧ＶC0´及びＶC1´は ＶC0´＝ＶC0−ＶT log e ２ (28-c) ＶC1´＝ＶC1−ＶT log e ２ (28-d) と求まり、もとの制御電圧ＶC0及びＶC1よりも常温でお
よそ１８ｍＶ下げれば良い。As in the case of the bipolar OTA of FIG. 4 described above, also in the case of the super multi-tanh triplet, as shown in FIG.
The bypass current flowing through each of 6 and Q9 is divided into two equal divided currents, and the two divided currents are added to the output current of each triple tail cell. This is accomplished with transistors Q3A and Q3B, transistors Q6A and Q6B and transistors Q9A and Q9B. By doing so, the output can be the resistance load R L, and a circuit configuration that is easy to integrate into an LSI can be obtained. However, the control voltages V C0 ′ and V C1 ′ are obtained as V C0 ′ = V C0 −V T log e 2 (28-c) V C1 ′ = V C1 −V T log e 2 (28-d), and The control voltages V C0 and V C1 may be lowered by about 18 mV at room temperature.
【００６６】次に、図９を参照して、本発明の第６の実
施例によるバイポーラＯＴＡを説明する。この第６の実
施例によるバイポーラＯＴＡは、前述した第２の態様に
よるバイポーラＯＴＡの他の例である。Next, a bipolar OTA according to a sixth embodiment of the present invention will be described with reference to FIG. The bipolar OTA according to the sixth embodiment is another example of the bipolar OTA according to the second aspect described above.
【００６７】図９のバイポーラＯＴＡは、電流負荷（Ｉ
00／２＋Ｉ01）が抵抗負荷ＲL の代りに差動出力端子と
して使用されている点を除けば、図８のバイポーラＯＴ
Ａと同様である。即ち、図９に示したように、差動出力
端子を電流負荷（Ｉ00／２＋Ｉ01）としても、得られた
線形な電流を出力でき、電流負荷（負荷電流源）（Ｉ00
／２＋Ｉ01）を介して電流を出力でき、また、周波数特
性の劣化を少なくできる。The bipolar OTA of FIG. 9 has a current load (I
00/2 + I 01 ) is used as a differential output terminal instead of the resistive load R L , and the bipolar OT of FIG.
The same as A. That is, as shown in FIG. 9, even when the differential output terminals are used as a current load (I 00/2 + I 01 ), the obtained linear current can be output, and the current load (load current source) (I 00
/ 2 + I 01 ) can be used to output a current, and deterioration of frequency characteristics can be reduced.
【００６８】本発明の第１の態様による技術は、従来の
ｍｕｌｔｉ−ｔａｎｈ技術よりもより優れた技術とし
て、これと区別するためにも、スーパーｍｕｌｔｉ−ｔ
ａｎｈ技術と呼ぶ。The technique according to the first aspect of the present invention is a technique superior to the conventional multi-tanh technique, and for the sake of distinction from this technique, the super multi-t technique is used.
This is called anh technology.
【００６９】次に、上述の本発明の第３の態様によるバ
イポーラＯＴＡについて説明する。Next, a bipolar OTA according to the above-mentioned third aspect of the present invention will be described.
【００７０】ここで図１０を参照して、一つのトリプル
テールセルを含むバイポーラＯＴＡについて説明する。
素子間の整合性は良いと仮定すると、図１０に示す、テ
ール電流Ｉ0 で駆動されるトリプルテールセルの差動出
力電流ΔＩC は、次式で示される。A bipolar OTA including one triple tail cell will now be described with reference to FIG.
Assuming that the matching between the elements is good, the differential output current ΔI C of the triple tail cell driven by the tail current I 0 shown in FIG. 10 is expressed by the following equation.
【００７１】[0071]
【数２４】 ただし、ＶC1は制御電圧である。(Equation 24) However, V C1 is a control voltage.
【００７２】（２９）式で（Ｋ1 ／２）ｅｘｐ（ＶC1／
ＶT ）＝ｃｏｓｈ｛ＶKj／（２ＶT）｝と置くと、
（６）式と等しい関数形になる。ただし、入力電圧は２
倍、出力電流は１／２になっている。すなわち、トリプ
ルテールセルはｍｕｌｔｉ−ｔａｎｈセルを構成する対
称な２対の差動対に相当し、入力電圧は２倍になり、出
力電流は１／２になっている。当然ではあるが、線形な
入力電圧範囲は２倍以上となっている。[0072] (29) by the formula (K 1/2) exp ( V C1 /
Putting V T ) = cosh {V Kj / (2V T )},
It has the same function form as the equation (6). However, the input voltage is 2
And the output current is halved. That is, the triple tail cell corresponds to two symmetrical differential pairs forming a multi-tanh cell, the input voltage is doubled, and the output current is halved. As a matter of course, the linear input voltage range is more than double.
【００７３】トランスコンダクタンスは、（２９）式を
微分して、The transconductance is obtained by differentiating the equation (29),
【００７４】[0074]
【数２５】 図１１にトリプルテールセルのトランスコンダクタンス
特性をＫ1 ｅｘｐ（ＶC1／ＶT ）をパラメータにして示
す。(Equation 25) FIG. 11 shows the transconductance characteristic of the triple tail cell with K 1 exp (V C1 / V T ) as a parameter.
【００７５】トリプルテールセルのトランスコンダクタ
ンスが最大平坦（ｍａｘｉｍｕｌｌｙ ｆｌａｔ）にな
る条件は、（２９）式を入力電圧Ｖi で３度微分して、The condition that the transconductance of the triple tail cell is maximally flat is that the equation (29) is differentiated three times by the input voltage V i ,
【００７６】[0076]
【数２６】 より(Equation 26) Than
【００７７】[0077]
【数２７】 と求まる。[Equation 27] Is obtained.
【００７８】この時の差動出力電流ΔＩC はThe differential output current ΔI C at this time is
【００７９】[0079]
【数２８】 この時のトランスコンダクタンスは次のようになる。[Equation 28] The transconductance at this time is as follows.
【００８０】[0080]
【数２９】 （３１）式を満たす条件としては、ＶC1＝０とすればＫ
1 ＝４と求まる。(Equation 29) As a condition for satisfying the equation (31), if V C1 = 0, then K
1 = 4 is obtained.
【００８１】また、エミッタ面積比ＫがＫ＝２＋３1/2
のＭｕｌｔｉ−ｔａｎｈ ｄｏｕｂｌｅｔの差動出力電
流は（１１）式で示され、（３２）式を用いると、２Δ
ＩC(2Vi)と表される。すなわち、トリプルテールセルと
Ｍｕｌｔｉ−ｔａｎｈ ｄｏｕｂｌｅｔは相似の伝達特
性を持ち、前者は２倍の入力電圧を扱える。ただし、図
１０に示すトリプルテールセルでは出力を差動化する必
要がある。Further, the emitter area ratio K is K = 2 + 3 1/2
The differential output current of the multi-tanh doublet is expressed by the equation (11), and by using the equation (32), 2Δ
It is expressed as I C (2Vi) . That is, the triple tail cell and the multi-tanh doublet have similar transfer characteristics, and the former can handle a double input voltage. However, in the triple tail cell shown in FIG. 10, it is necessary to differentiate the output.
【００８２】次に、図１２を参照して、本発明の第７の
実施例によるバイポーラＯＴＡを説明する。この第７の
実施例によるバイポーラＯＴＡは、前述した第３の態様
によるバイポーラＯＴＡの一例である。Next, a bipolar OTA according to the seventh embodiment of the present invention will be described with reference to FIG. The bipolar OTA according to the seventh embodiment is an example of the bipolar OTA according to the third aspect described above.
【００８３】前述した図４のバイポーラＯＴＡの場合と
同様に、図１２に示すように、トランジスタＱ３（図１
０）の各々に流れるバイパス電流を、互に等しい２つの
分配された電流に２分配して、２つの分配された電流を
トリプルテ−ルセルの各々の出力電流に加算する。これ
はトランジスタＱ３Ａ及びＱ３Ｂで達成される。このよ
うにすることにより、出力が抵抗負荷ＲL にでき、ＬＳ
Ｉ化しやすい回路構成が得られる。ただし、制御電圧Ｖ
C1´は ＶC1´＝ＶC1−ＶT log e ２ (33-b) と求まり、もとの制御電圧ＶC1よりも常温でおよそ１８
ｍＶ下げれば良い。この場合、トランジスタＱ１及びＱ
２は第１の共通エミッタ面積をもち、トランジスタＱ３
Ａ及びＱ３Ｂは、第１の共通エミッタ面積のＫ1 倍に等
しい第２の共通エミッタ面積をもっている。As in the case of the bipolar OTA shown in FIG. 4 described above, as shown in FIG.
0) and the bypass current flowing in each of 0) are divided into two equal distributed currents, and the two divided currents are added to the output current of each triple tail cell. This is accomplished with transistors Q3A and Q3B. By doing so, the output can be a resistive load R L , and LS
It is possible to obtain a circuit configuration that is easily converted to I. However, control voltage V
C1 ′ is determined as V C1 ′ = V C1 −V T log e 2 (33-b), which is about 18 at room temperature than the original control voltage V C1.
Just lower the mV. In this case, transistors Q1 and Q
2 has a first common emitter area, and transistor Q3
A and Q3B have a second common emitter area equal to K 1 times the first common emitter area.
【００８４】その代りに、第２の共通エミッタ面積が第
１の共通エミッタ面積のＫ1 ／２倍に等しい場合（トラ
ンジスタＱ３のエミッタ面積比をＫ1 ／２にした場合）
は、制御電圧ＶC1´はもとの制御電圧ＶC1のままで良
い。Instead, when the second common emitter area is equal to K 1/2 times the first common emitter area (when the emitter area ratio of the transistor Q3 is K 1/2 )
, The control voltage V C1 ′ may remain the original control voltage V C1 .
【００８５】なお図１２において、トランジスタＱ１及
びＱ２とトランジスタＱ３Ａ及びＱ３Ｂはクワァドリテ
ールセルを構成している。In FIG. 12, the transistors Q1 and Q2 and the transistors Q3A and Q3B form a quadritail cell.
【００８６】次に、図１３を参照して、本発明の第８の
実施例によるバイポーラＯＴＡを説明する。この第８の
実施例によるバイポーラＯＴＡは、前述した第３の態様
によるバイポーラＯＴＡのもう一つの例である。Next, a bipolar OTA according to the eighth embodiment of the present invention will be described with reference to FIG. The bipolar OTA according to the eighth embodiment is another example of the bipolar OTA according to the third aspect described above.
【００８７】図１３のバイポーラＯＴＡは、電流負荷Ｉ
0 ／２が抵抗負荷ＲL の代りに差動出力端子として使用
されている点を除けば、図１２のバイポーラＯＴＡと同
様である。即ち、図１３に示したように、差動出力端子
を電流負荷Ｉ0 ／２としても、得られた線形な電流を出
力でき、電流負荷（負荷電流源）Ｉ0 ／２を介して電流
を出力でき、また、周波数特性の劣化を少なくできる。The bipolar OTA of FIG. 13 has a current load I
Except that 0/2 is used as the differential output terminals in place of the resistive load R L, which is the same as the bipolar OTA of FIG. That is, as shown in FIG. 13, also a differential output terminal as a current load I 0/2, can output a resulting linear current, the current through the current load (load current source) I 0/2 Output can be performed, and deterioration of frequency characteristics can be reduced.
【００８８】また差動入力を不要化するためには、すべ
てのベース電圧にＶi ／２を加算すれば良い。制御電圧
ＶC を導入することでトランジスタＱ３のエミッタサイ
ズ比を任意の値、現実的には１にでき、トリプルテール
セルを３つの単位トランジスタで構成できる。こうして
得られるトリプルテールセルの線形な入力電圧範囲は２
００ｍＶP-P 程度が実現できる。In order to eliminate the need for differential input, it is sufficient to add V i / 2 to all base voltages. By introducing the control voltage V C , the emitter size ratio of the transistor Q3 can be set to an arbitrary value, practically 1, and the triple tail cell can be configured by three unit transistors. The linear input voltage range of the triple tail cell thus obtained is 2
Achieving around 00 mV PP .
【００８９】上述したように、トリプルテールセルの伝
達特性と交叉接続した不平衡差動対（Ｍｕｌｔｉ−ｔａ
ｎｈ ｄｏｕｂｌｅｔ）の伝達特性は相似になる。した
がって、複数個のトリプルテールセルを用いてトランス
コンダクタンスを線形化する方法が可能となる。すなわ
ち、マルチプルトリプルテールセルは線形トランスコン
ダクタンスアンプになり得る。特に、上述したように、
トリプルテールセルは、Ｍｕｌｔｉ−ｔａｎｈ ｄｏｕ
ｂｌｅｔの２倍の入力電圧を扱える。すなわち、ｍｕｌ
ｔｉ−ｔａｎｈ技術で実現する２対の差動対を、そのま
ま１個のトリプルテールセルに置き換えれば良い。As described above, the transfer characteristics of the triple tail cell and the unbalanced differential pair (Multi-ta) cross-connected.
The transfer characteristics of nh doublet are similar. Therefore, a method of linearizing the transconductance using a plurality of triple tail cells is possible. That is, the multiple triple tail cell can be a linear transconductance amplifier. In particular, as mentioned above,
The triple-tail cell is a multi-tanh dou
It can handle twice the input voltage of a blet. That is, mul
The two differential pairs realized by the ti-tanh technology may be replaced with one triple tail cell as it is.
【００９０】次に、図１４を参照して、本発明の第９の
実施例によるバイポーラＯＴＡを説明する。この第９の
実施例によるバイポーラＯＴＡは、前述した第４の態様
によるバイポーラＯＴＡの一例である。Next, a bipolar OTA according to a ninth embodiment of the present invention will be described with reference to FIG. The bipolar OTA according to the ninth embodiment is an example of the bipolar OTA according to the fourth aspect described above.
【００９１】図１４のバイポーラＯＴＡは、２つのトリ
プルテールセルを並列接続して実現される。図１４に示
した２つのトリプルテールセルを並列接続して実現した
バイポーラＯＴＡでは出力を差動化する必要がある。The bipolar OTA of FIG. 14 is realized by connecting two triple tail cells in parallel. In the bipolar OTA realized by connecting the two triple tail cells shown in FIG. 14 in parallel, it is necessary to differentiate the output.
【００９２】次に、図１５を参照して、本発明の第１０
の実施例によるバイポーラＯＴＡを説明する。この第１
０の実施例によるバイポーラＯＴＡは、前述した第５の
態様によるバイポーラＯＴＡの一例である。Next, referring to FIG. 15, the tenth aspect of the present invention will be described.
The bipolar OTA according to the embodiment will be described. This first
The bipolar OTA according to Example No. 0 is an example of the bipolar OTA according to the fifth aspect described above.
【００９３】前述したスーパーｍｕｌｔｉ−ｔａｎｈセ
ルや図１２のバイポーラＯＴＡの場合と同様に、図１５
に示すように、トランジスタＱ３及びＱ６（図１４）の
各々に流れるバイパス電流を、互に等しい２つの分配さ
れた電流に２分配して、２つの分配された電流をトリプ
ルテ−ルセルの各々の出力電流に加算する。これはトラ
ンジスタＱ３Ａ及びＱ３ＢとトランジスタＱ６Ａ及びＱ
６Ｂとで達成される。このようにすることにより、出力
が抵抗負荷ＲL にでき、ＬＳＩ化しやすい回路構成が得
られる。ただし、制御電圧ＶC1´及びＶC2´は ＶC1´＝ＶC1−ＶT log e ２ (33-b) ＶC2´＝ＶC2−ＶT log e ２ (33-c) と求まり、もとの制御電圧ＶC1及びＶC2よりも常温でお
よそ１８ｍＶ下げれば良い。この場合、トランジスタＱ
１、Ｑ２、Ｑ４、及びＱ５は第１の共通エミッタ面積を
もち、トランジスタＱ３Ａ、Ｑ３Ｂ、Ｑ６Ａ、及びＱ６
Ｂは、第１の共通エミッタ面積のＫ1 倍に等しい第２の
共通エミッタ面積をもっている。As in the case of the super multi-tanh cell and the bipolar OTA shown in FIG. 12, as shown in FIG.
, The bypass current flowing through each of the transistors Q3 and Q6 (FIG. 14) is divided into two equally distributed currents, and the two distributed currents are output to each output of the triple tail cell. Add to current. This is transistors Q3A and Q3B and transistors Q6A and Q
Achieved with 6B. By doing so, the output can be the resistance load R L, and a circuit configuration that is easy to integrate into an LSI can be obtained. However, the control voltages V C1 ′ and V C2 ′ are obtained as V C1 ′ = V C1 −V T log e 2 (33-b) V C2 ′ = V C2 −V T log e 2 (33-c), and The control voltages V C1 and V C2 may be lowered by about 18 mV at room temperature. In this case, the transistor Q
1, Q2, Q4, and Q5 have a first common emitter area and are transistors Q3A, Q3B, Q6A, and Q6.
B has a second common emitter area equal to K 1 times the first common emitter area.
【００９４】その代りに、第２の共通エミッタ面積が第
１の共通エミッタ面積のＫ1 ／２倍に等しい場合（トラ
ンジスタＱ３及びＱ６のエミッタ面積比Ｋ1 をＫ1 ／２
にした場合）は、制御電圧ＶC1´及びＶC2´はもとの制
御電圧ＶC1及びＶC2のままで良い。[0094] Alternatively, if the second common emitter area is equal to K 1/2 times the first common emitter area (emitter area ratio K 1 of the transistors Q3 and Q6 K 1/2
Control voltage V C1 ′ and V C2 ′ may remain unchanged from the original control voltage V C1 and V C2 .
【００９５】次に、図１６を参照して、本発明の第１１
の実施例によるバイポーラＯＴＡを説明する。この第１
１の実施例によるバイポーラＯＴＡは、前述した第５の
態様によるバイポーラＯＴＡのもう一つの例である。Next, referring to FIG. 16, the eleventh aspect of the present invention will be described.
The bipolar OTA according to the embodiment will be described. This first
The bipolar OTA according to the first embodiment is another example of the bipolar OTA according to the fifth aspect described above.
【００９６】図１６のバイポーラＯＴＡは、電流負荷Ｉ
0 が抵抗負荷ＲL の代りに差動出力端子として使用され
ている点を除けば、図１５のバイポーラＯＴＡと同様で
ある。即ち、図１６に示したように、差動出力端子を電
流負荷Ｉ0 としても、得られた線形な電流を出力でき、
電流負荷（負荷電流源）Ｉ0 を介して電流を出力でき、
また、周波数特性の劣化を少なくできる。The bipolar OTA shown in FIG. 16 has a current load I
It is similar to the bipolar OTA of FIG. 15 except that 0 is used as a differential output terminal instead of the resistive load R L. That is, as shown in FIG. 16, even if the differential output terminals are used as the current load I 0 , the obtained linear current can be output,
A current can be output via a current load (load current source) I 0 ,
In addition, deterioration of frequency characteristics can be reduced.
【００９７】ここでは、マルチトリプルテールセル技術
と呼ぶよりも、線形な入力電圧が２倍に拡張できること
により、本発明の第１の態様のスーパーｍｕｌｔｉ−ｔ
ａｎｈ技術よりもより優れた技術として、これと区別す
るためにも、ウルトラｍｕｌｔｉ−ｔａｎｈ技術と呼ぶ
ほうがわかりやすい。Here, since the linear input voltage can be doubled rather than the multi-triple tail cell technique, the super multi-t of the first aspect of the present invention can be expanded.
In order to distinguish it from the anh technology, it is easier to call the ultra multi-tanh technology in order to distinguish it from the anh technology.
【００９８】こうして得られるマルチプルトリプルテー
ルセルの差動出力電流ΔＩはThe differential output current ΔI of the multiple triple tail cell thus obtained is
【００９９】[0099]
【数３０】 と表され、（８ａ）式と等価な関数形となる。すなわ
ち、ウルトラｍｕｌｔｉ−ｔａｎｈセルの差動出力電流
ΔＩも、同様に、分母がｃｏｓｈの関数、分子がｓｉｎ
の関数で表される。[Equation 30] And has a functional form equivalent to the equation (8a). That is, also in the differential output current ΔI of the ultra multi-tanh cell, similarly, the denominator is a function of cosh, and the numerator is sin.
It is represented by the function of.
【０１００】ｊ番目のトリプルテールセルの制御電圧Ｖ
Cjとｍｕｌｔｉ−ｔａｎｈセルを構成する対称な２対の
差動対のオフセット電圧ＶKjとの関係は、Ｋj ｅｘｐ
（ＶCj／ＶT ）＝２ｃｏｓｈ｛ＶKj／（２ＶT ）｝よりControl voltage V of the j-th triple tail cell
The relationship between Cj and the offset voltage V Kj of the two symmetrical differential pairs forming the multi-tanh cell is K j exp
From (V Cj / V T ) = 2 cosh {V Kj / (2V T )}
【０１０１】[0101]
【数３１】 あるいは[Equation 31] Or
【０１０２】[0102]
【数３２】 と求まる。(Equation 32) Is obtained.
【０１０３】たとえば、図１４に示す２個のトリプルテ
ールセルから構成されるウルトラｍｕｌｔｉ−ｔａｎｈ
ｄｏｕｂｌｅｔでは、For example, an ultra multi-tanh composed of two triple tail cells shown in FIG.
In doublet,
【０１０４】[0104]
【数３３】 より[Expression 33] Than
【０１０５】[0105]
【数３４】 (Equation 34)
【０１０６】[0106]
【数３５】 (Equation 35)
【０１０７】[0107]
【数３６】 と求まる。[Equation 36] Is obtained.
【０１０８】ウルトラｍｕｌｔｉ−ｔａｎｈ ｄｏｕｂ
ｌｅｔでは、Ultra multi-tanh doub
In let,
【０１０９】[0109]
【数３７】 を満たす値は多く得られるが、トランスコンダクタンス
特性が平坦特性になっても必ずしも最大平坦特性にはな
らない。ウルトラｍｕｌｔｉ−ｔａｎｈ ｄｏｕｂｌｅ
ｔでは、(37) Although many values satisfying the above are obtained, even if the transconductance characteristic becomes flat, it does not necessarily become the maximum flat characteristic. Ultra multi-tanh double
At t,
【０１１０】[0110]
【数３８】 および(38) and
【０１１１】[0111]
【数３９】 を満たす値は、Ｋ1 ＝Ｋ2 ＝１の場合に、ＶC1＝０．９
２５ＶT 、ＶC2＝２．６０ＶT 、Ｉ01／Ｉ02＝１．８２
５となり最大平坦特性となる。[Equation 39] A value that satisfies V C1 = 0.9 when K 1 = K 2 = 1
25V T , V C2 = 2.60V T , I 01 / I 02 = 1.82
The maximum flatness characteristic is 5.
【０１１２】こうして得られるウルトラｍｕｌｔｉ−ｔ
ａｎｈ ｄｏｕｂｌｅｔの線形な入力電圧範囲は谷本等
を参考にすれば、図１７に示したトランスコンダクタン
ス特性から、２２５ｍＶP-P 程度が実現できる。また、
谷本等を参考にすれば、０．８％の等リップル特性を許
せば、図１８に示したトランスコンダクタンス特性か
ら、３５０ｍＶP-P 程度のほぼ線形な入力電圧範囲が実
現できる。さらに、テール電流比を３：２として実現し
やすくすると、図１９に示したトランスコンダクタンス
特性が得られ、０．３％の等リップル特性を持つ３３０
ｍＶP-P 程度のほぼ線形な入力電圧範囲が実現できる。The thus obtained ultra multi-t
Referring to Tanimoto et al., the linear input voltage range of the anh doublet can be about 225 mV PP from the transconductance characteristics shown in FIG. Also,
Referring to Tanimoto et al., If a 0.8% equiripple characteristic is allowed, a substantially linear input voltage range of about 350 mV PP can be realized from the transconductance characteristic shown in FIG. Further, if it is easy to realize the tail current ratio of 3: 2, the transconductance characteristic shown in FIG. 19 is obtained, and 330 having an equiripple characteristic of 0.3% is obtained.
A nearly linear input voltage range of about mV PP can be realized.
【０１１３】もちろん、このウルトラｍｕｌｔｉ−ｔａ
ｎｈ技術では３個以上のトリプルテールセルを用いて、
さらに線形な入力電圧範囲を広げることができる。ただ
し、（６）式を満たす条件を求めることは非常に困難に
あり、したがって、最大平坦特性を実現することは非常
に難しくなる。ただし、ＬＳＩ化を前提とすれば、上述
したように、トランスコンダクタンス特性が最大平坦特
性からズレて多少のリップル特性を持っても、ほぼ線形
な特性が得られれば実用上は問題なく、むしろ、それぞ
れのトリプルテールセルのテール電流の比が小さな整数
値か、あるいは、小さな整数値の比で示される分数値で
ある方がはるかに実用性が高い。Of course, this ultra multi-ta
nh technology uses three or more triple tail cells,
Further, the linear input voltage range can be expanded. However, it is very difficult to find the condition that satisfies the expression (6), and thus it is very difficult to realize the maximum flatness characteristic. However, assuming that the LSI is used, as described above, even if the transconductance characteristic deviates from the maximum flat characteristic and has a slight ripple characteristic, practically no problem occurs if a substantially linear characteristic is obtained. It is much more practical that the ratio of tail currents of each triple tail cell is a small integer value or a fractional value indicated by a ratio of small integer values.
【０１１４】ここではウルトラｍｕｌｔｉ−ｔａｎｈセ
ルの実現例として、図２０に示すウルトラｍｕｌｔｉ−
ｔａｎｈトリプレットのトランスコンダクタンス特性の
計算値を図２１と図２２に示す。図２１では、３つのト
リプルテールセルのテール電流の比が１：（４／３）：
２であり、それぞれの（Ｋj ／２）ｅｘｐ（ＶCj／
ＶT ）の値は（１３−６５1/2 ）／４、（１３＋６５
1/2 ）／４、及び４８．５である。０．２％の等リップ
ル特性に入る入力電圧範囲は３２０ｍＶP-P となってい
る。一方、図２２では、３つのトリプルテールセルのテ
ール電流の比が１：１：（３／２）であり、それぞれの
（Ｋj ／２）ｅｘｐ（ＶCj／ＶT ）の値は（１７−１２
９1/2 ）／４、（１７＋１２９1/2 ）／４、及び５１．
５である。０．６％の等リップル特性に入る入力電圧範
囲は３１０ｍＶP-P となっている。図２１と図２２から
わかるように、トランスコンダクタンス特性は、単峰特
性のトランスコンダクタンス特性と双峰特性のトランス
コンダクタンス特性とを加算することで、ほぼ線形とな
る。Here, as an implementation example of the ultra multi-tanh cell, the ultra multi-tanh cell shown in FIG.
21 and 22 show the calculated values of the transconductance characteristic of the tanh triplet. In FIG. 21, the ratio of the tail currents of the three triple tail cells is 1: (4/3):
2 and each (K j / 2) exp (V Cj /
The value of V T is (13−65 1/2 ) / 4, (13 + 65)
1/2 ) / 4, and 48.5. The input voltage range that enters the 0.2% equiripple characteristic is 320 mV PP . On the other hand, in FIG. 22, the ratio of the tail currents of the three triple tail cells is 1: 1: (3/2), and the value of each (K j / 2) exp (V Cj / V T ) is (17). -12
9 1/2 ) / 4, (17 + 129 1/2 ) / 4, and 51.
5 The input voltage range that enters the equiripple characteristic of 0.6% is 310 mV PP . As can be seen from FIGS. 21 and 22, the transconductance characteristic becomes almost linear by adding the transconductance characteristic of the single-peaked characteristic and the transconductance characteristic of the double-peaked characteristic.
【０１１５】次に、図２３を参照して、本発明の第１３
の実施例によるバイポーラＯＴＡを説明する。この第１
３の実施例によるバイポーラＯＴＡは、前述した第５の
態様によるバイポーラＯＴＡの更にもう一つの例であ
る。Next, referring to FIG. 23, a thirteenth embodiment of the present invention will be described.
The bipolar OTA according to the embodiment will be described. This first
The bipolar OTA according to the third embodiment is yet another example of the bipolar OTA according to the fifth aspect described above.
【０１１６】前述したスーパーｍｕｌｔｉ−ｔａｎｈセ
ルやウルトラｍｕｌｔｉ−ｔａｎｈダブレットの場合と
同様に、ウルトラｍｕｌｔｉ−ｔａｎｈトリプレットの
場合にも、図２３に示すように、トランジスタＱ３、Ｑ
６、及びＱ９の各々に流れるバイパス電流を、互に等し
い２つの分配された電流に２分配して、２つの分配され
た電流をトリプルテ−ルセルの各々の出力電流に加算す
る。これはトランジスタＱ３Ａ及びＱ３Ｂとトランジス
タＱ６Ａ及びＱ６ＢとトランジスタＱ９Ａ及びＱ９Ｂと
で達成される。このようにすることにより、出力が抵抗
負荷ＲL にでき、ＬＳＩ化しやすい回路構成が得られ
る。ただし、制御電圧ＶC1´、ＶC2´、及びＶC3´は ＶC1´＝ＶC1−ＶT log e ２ (33-b) ＶC2´＝ＶC2−ＶT log e ２ (33-c) ＶC3´＝ＶC3−ＶT log e ２ (33-d) と求まり、もとの制御電圧ＶC1、ＶC2、及びＶC3（図２
０）よりも常温でおよそ１８ｍＶ下げれば良い。この場
合、トランジスタＱ１、Ｑ２、Ｑ４、Ｑ５、Ｑ７、及び
Ｑ８は第１の共通エミッタ面積をもち、トランジスタＱ
３Ａ及びＱ３Ｂは、第１の共通エミッタ面積のＫ1 倍に
等しい第２の共通エミッタ面積をもち、トランジスタＱ
６Ａ及びＱ６Ｂは、第１の共通エミッタ面積のＫ2 倍に
等しい第３の共通エミッタ面積をもち、トランジスタＱ
９Ａ及びＱ９Ｂは、第１の共通エミッタ面積のＫ3 倍に
等しい第４の共通エミッタ面積をもっている。As in the case of the super multi-tanh cell and the ultra multi-tanh doublet described above, in the case of the ultra multi-tanh triplet as well, as shown in FIG.
The bypass current flowing through each of 6 and Q9 is divided into two equal divided currents, and the two divided currents are added to the output current of each triple tail cell. This is accomplished with transistors Q3A and Q3B, transistors Q6A and Q6B and transistors Q9A and Q9B. By doing so, the output can be the resistance load R L, and a circuit configuration that is easy to integrate into an LSI can be obtained. However, the control voltages V C1 ′, V C2 ′, and V C3 ′ are V C1 ′ = V C1 −V T log e 2 (33-b) V C2 ′ = V C2 −V T log e 2 (33-c ) V C3 ′ = V C3 −V T log e 2 (33-d), and the original control voltages V C1 , V C2 , and V C3 (FIG. 2) are obtained.
It should be about 18 mV lower than that in 0) at room temperature. In this case, transistors Q1, Q2, Q4, Q5, Q7 and Q8 have a first common emitter area
3A and Q3B have a second common emitter area equal to K 1 times the first common emitter area, and transistor Q
6A and Q6B have a third common emitter area equal to K 2 times the first common emitter area, and transistor Q
9A and Q9B have a fourth common emitter area equal to K 3 times the first common emitter area.
【０１１７】その代り、第２の共通エミッタ面積が第１
の共通エミッタ面積のＫ1 ／２倍に等しく、第３の共通
エミッタ面積が第１の共通エミッタ面積のＫ2 ／２倍に
等しく、第４の共通エミッタ面積が第１の共通エミッタ
面積のＫ3 ／２倍に等しい場合（トランジスタＱ３、Ｑ
６、及びＱ９のエミッタ面積比Ｋ1 、Ｋ2 、及びＫ3を
Ｋ1 ／２、Ｋ2 ／２、及びＫ3 ／２にした場合）は、制
御電圧ＶC1´、ＶC2´、及びＶC3´はもとの制御電圧Ｖ
C1、ＶC2、及びＶC3のままで良い。Instead, the second common emitter area is the first
Common emitter area K 1/2 times the same, the common emitter area of the third equals K 2/2 times the first common emitter area, common emitter area of the 4 K of the first common emitter area of 3/2 times equal (transistors Q3, Q
6, if and Q9 the emitter area ratio K 1, K 2, and K 3 that was K 1/2, K 2/ 2, and K 3/2), the control voltage V C1 ', V C2', and V C3 ′ is the original control voltage V
C1 , V C2 , and V C3 may be left as they are.
【０１１８】次に、図２４を参照して、本発明の第１４
の実施例によるバイポーラＯＴＡを説明する。この第１
４の実施例によるバイポーラＯＴＡは、前述した第５の
態様によるバイポーラＯＴＡの別の例である。Next, referring to FIG. 24, a fourteenth embodiment of the present invention will be described.
The bipolar OTA according to the embodiment will be described. This first
The bipolar OTA according to the fourth embodiment is another example of the bipolar OTA according to the fifth aspect described above.
【０１１９】図２４のバイポーラＯＴＡは、電流負荷
（１／２）・（Ｉ01＋Ｉ02＋Ｉ03）が抵抗負荷ＲL の代
りに差動出力端子として使用されている点を除けば、図
２３のバイポーラＯＴＡと同様である。即ち、図２４に
示したように、差動出力端子を電流負荷（１／２）・
（Ｉ01＋Ｉ02＋Ｉ03）としても、得られた線形な電流を
出力でき、電流負荷（負荷電流源）（１／２）・（Ｉ01
＋Ｉ02＋Ｉ03）を介して電流を出力でき、また、周波数
特性の劣化を少なくできる。The bipolar OTA shown in FIG. 24 is the same as that shown in FIG. 23 except that the current load (1/2) (I 01 + I 02 + I 03 ) is used as a differential output terminal instead of the resistance load R L. This is the same as the bipolar OTA. That is, as shown in FIG. 24, the differential output terminals are connected to the current load (1/2).
Even with (I 01 + I 02 + I 03 ), the obtained linear current can be output, and the current load (load current source) (1/2) · (I 01
Current can be output via + I 02 + I 03 ), and deterioration of frequency characteristics can be reduced.
【０１２０】図２５は本発明の第１５の実施例によるバ
イポーラＯＴＡである。この第１５の実施例によるバイ
ポーラＯＴＡは、上述した第４の態様によるバイポーラ
ＯＴＡの他の例である。FIG. 25 shows a bipolar OTA according to the 15th embodiment of the present invention. The bipolar OTA according to the fifteenth embodiment is another example of the bipolar OTA according to the fourth aspect described above.
【０１２１】図２５のバイポーラＯＴＡは、さらに高次
のウルトラｍｕｌｔｉ−ｔａｎｈセルの実現例として挙
げられたウルトラｍｕｌｔｉ−ｔａｎｈクワァッドであ
る。The bipolar OTA shown in FIG. 25 is an ultra multi-tanh quad which is mentioned as an example of realizing a higher order ultra multi-tanh cell.
【０１２２】図２５のウルトラｍｕｌｔｉ−ｔａｎｈク
ワァッドのトランスコンダクタンス特性の計算値を図２
６に示す。図２６では、４つのトリプルテールセルのテ
ール電流の比が１：１：１：（３／２）であり、それぞ
れの（Ｋj ／２）ｅｘｐ（ＶCj／ＶT ）の値は（１７−
１２９1/2 ）／４、（１７＋１２９1/2 ）／４、４０，
及び３００である。０．３％の等リップル特性に入る入
力電圧範囲は５００ｍＶP-P となっている。図２６から
わかるように、トランスコンダクタンス特性は、単峰特
性のトランスコンダクタンス特性と双峰特性のトランス
コンダクタンス特性とを加算することで、ほぼ線形とな
る。The calculated values of the transconductance characteristics of the ultra multi-tanh quad of FIG. 25 are shown in FIG.
6 is shown. In FIG. 26, the ratio of the tail currents of the four triple tail cells is 1: 1: 1: (3/2), and the value of each (K j / 2) exp (V Cj / V T ) is (17). −
129 1/2 ) / 4, (17 + 129 1/2 ) / 4, 40,
And 300. The input voltage range that enters the equiripple characteristic of 0.3% is 500 mV PP . As can be seen from FIG. 26, the transconductance characteristic becomes almost linear by adding the single-peak characteristic transconductance characteristic and the double-peak characteristic transconductance characteristic.
【０１２３】次に、図２７を参照して、本発明の第１６
の実施例によるバイポーラＯＴＡを説明する。この第１
６の実施例によるバイポーラＯＴＡは、前述した第５の
態様によるバイポーラＯＴＡの更に他の例である。Next, referring to FIG. 27, a sixteenth embodiment of the present invention will be described.
The bipolar OTA according to the embodiment will be described. This first
The bipolar OTA according to the sixth embodiment is yet another example of the bipolar OTA according to the fifth aspect described above.
【０１２４】前述したスーパーｍｕｌｔｉ−ｔａｎｈセ
ルやウルトラｍｕｌｔｉ−ｔａｎｈダブレットやウルト
ラｍｕｌｔｉ−ｔａｎｈトリプレットの場合と同様に、
ウルトラｍｕｌｔｉ−ｔａｎｈクィンの場合にも、図２
７に示すように、トランジスタＱ３、Ｑ６、Ｑ９、及び
Ｑ１２の各々に流れるバイパス電流を、互に等しい２つ
の分配された電流に２分配して、２つの分配された電流
をトリプルテ−ルセルの各々の出力電流に加算する。こ
れはトランジスタＱ３Ａ及びＱ３ＢとトランジスタＱ６
Ａ及びＱ６ＢとトランジスタＱ９Ａ及びＱ９Ｂとトラン
ジスタＱ１２Ａ及びＱ１２Ｂとで達成される。このよう
にすることにより、出力が抵抗負荷ＲLにでき、ＬＳＩ
化しやすい回路構成が得られる。ただし、制御電圧ＶC1
´、ＶC2´、ＶC3´、及びＶC4´は ＶC1´＝ＶC1−ＶT log e ２ (33-b) ＶC2´＝ＶC2−ＶT log e ２ (33-c) ＶC3´＝ＶC3−ＶT log e ２ (33-d) ＶC4´＝ＶC4−ＶT log e ２ (33-e) と求まり、もとの制御電圧ＶC1、ＶC2、ＶC3、及びＶC4
（図２６）よりも常温でおよそ１８ｍＶ下げれば良い。
この場合、トランジスタＱ１、Ｑ２、Ｑ４、Ｑ５、Ｑ
７、Ｑ８、Ｑ１０、及びＱ１１は第１の共通エミッタ面
積をもち、トランジスタＱ３Ａ及びＱ３Ｂは、第１の共
通エミッタ面積のＫ1 倍に等しい第２の共通エミッタ面
積をもち、トランジスタＱ６Ａ及びＱ６Ｂは、第１の共
通エミッタ面積のＫ2 倍に等しい第３の共通エミッタ面
積をもち、トランジスタＱ９Ａ及びＱ９Ｂは、第１の共
通エミッタ面積のＫ3 倍に等しい第４の共通エミッタ面
積をもち、トランジスタＱ１２Ａ及びＱ１２Ｂは、第１
の共通エミッタ面積のＫ4 倍に等しい第５の共通エミッ
タ面積をもっている。As in the case of the above-mentioned super multi-tanh cell, ultra multi-tanh doublet and ultra multi-tanh triplet,
Also in the case of the ultra multi-tanh quin,
As shown in FIG. 7, the bypass current flowing through each of the transistors Q3, Q6, Q9, and Q12 is divided into two equal divided currents, and the two divided currents are divided into triple-tail cells. Add to the output current of. This includes transistors Q3A and Q3B and transistor Q6.
A and Q6B, transistors Q9A and Q9B, and transistors Q12A and Q12B. By doing so, the output can be a resistive load R L , and the LSI
It is possible to obtain a circuit configuration that is easy to realize. However, control voltage V C1
′, V C2 ′, V C3 ′, and V C4 ′ are V C1 ′ = V C1 −V T log e 2 (33-b) V C2 ′ = V C2 −V T log e 2 (33-c) V C3 ′ = V C3 −V T log e 2 (33-d) V C4 ′ = V C4 −V T log e 2 (33-e), and the original control voltages V C1 , V C2 , V C3 , And V C4
It is enough to lower the voltage by about 18 mV at room temperature than that shown in FIG.
In this case, the transistors Q1, Q2, Q4, Q5, Q
7, Q8, Q10, and Q11 have a first common emitter area, transistors Q3A and Q3B have a second common emitter area equal to K 1 times the first common emitter area, and transistors Q6A and Q6B are , A third common emitter area equal to K 2 times the first common emitter area, transistors Q9A and Q9B having a fourth common emitter area equal to K 3 times the first common emitter area, Q12A and Q12B are the first
Has a fifth common emitter area equal to K 4 times the common emitter area.
【０１２５】その代りに、第２の共通エミッタ面積が第
１の共通エミッタ面積のＫ1 ／２倍に等しく、第３の共
通エミッタ面積が第１の共通エミッタ面積のＫ2 ／２倍
に等しく、第４の共通エミッタ面積が第１の共通エミッ
タ面積のＫ3 ／２倍に等しく、第５の共通エミッタ面積
が第１の共通エミッタ面積のＫ4 ／２倍に等しい場合
（トランジスタＱ３、Ｑ６、Ｑ９、及びＱ１２のエミッ
タ面積比Ｋ1 、Ｋ2 、Ｋ3 、及びＫ4 をＫ1 ／２、Ｋ2
／２、Ｋ3 ／２、及びＫ4 ／２にした場合）は、制御電
圧ＶC1´、ＶC2´、ＶC3´、及びＶC4´はもとの制御電
圧ＶC1、ＶC2、ＶC3、及びＶC4のままで良い。[0125] Alternatively, the second common emitter area is equal to K 1/2 times the first common emitter area, common emitter area of the third equals K 2/2 times the first common emitter area , common emitter area of the fourth is equal to K 3/2 times the first common emitter area, if the common emitter area of the fifth equals K 4/2 times the first common emitter area (transistor Q3, Q6 , Q9, and the emitter area ratio K 1 in Q12, K 2, K 3, and K 4 and K 1/2, K 2
/ 2, K 3/2, and if you K 4/2), the control voltage V C1 ', V C2', V C3 ', and V C4' under the control voltages V C1, V C2, V C3 and V C4 may be left as they are.
【０１２６】次に、図２８を参照して、本発明の第１７
の実施例によるバイポーラＯＴＡを説明する。この第１
７の実施例によるバイポーラＯＴＡは、前述した第５の
態様によるバイポーラＯＴＡの別の例である。Next, referring to FIG. 28, the seventeenth aspect of the present invention
The bipolar OTA according to the embodiment will be described. This first
The bipolar OTA according to the seventh embodiment is another example of the bipolar OTA according to the fifth aspect described above.
【０１２７】図２８のバイポーラＯＴＡは、電流負荷
（１／２）・（Ｉ01＋Ｉ02＋Ｉ03＋Ｉ04）が抵抗負荷Ｒ
L の代りに差動出力端子として使用されている点を除け
ば、図２７のバイポーラＯＴＡと同様である。即ち、図
２８に示したように、差動出力端子を電流負荷（１／
２）・（Ｉ01＋Ｉ02＋Ｉ03＋Ｉ04）としても、得られた
線形な電流を出力でき、電流負荷（負荷電流源）（１／
２）・（Ｉ01＋Ｉ02＋Ｉ03＋Ｉ04）を介して電流を出力
でき、また、周波数特性の劣化を少なくできる。In the bipolar OTA of FIG. 28, the current load (1/2). (I 01 + I 02 + I 03 + I 04 ) is the resistance load R.
It is the same as the bipolar OTA in FIG. 27 except that it is used as a differential output terminal instead of L. That is, as shown in FIG. 28, the differential output terminals are connected to the current load (1 /
2) · (I 01 + I 02 + I 03 + I 04 ) can output the obtained linear current, and the current load (load current source) (1 /
2) Current can be output via (I 01 + I 02 + I 03 + I 04 ) and deterioration of frequency characteristics can be reduced.
【０１２８】いずれの場合もトランジスタのエミッタサ
イズを異ならせる必要がなく、最小の単位トランジスタ
のみで構成でき、従来のｍｕｌｔｉ−ｔａｎｈ技術や本
発明の第１の態様のスーパーｍｕｌｔｉ−ｔａｎｈ技術
とは異なり、非常に単純化できる。まさに、ウルトラｍ
ｕｌｔｉ−ｔａｎｈ技術と呼ぶにふさわしい。In any case, it is not necessary to make the emitter sizes of the transistors different, and it is possible to configure with only a minimum unit transistor, which is different from the conventional multi-tanh technology and the super-multi-tanh technology of the first aspect of the present invention. , Can be very simplified. Indeed, ultra m
It is suitable to call the multi-tanh technology.
【０１２９】図１４からわかるように、こうして得られ
るバイポーラＯＴＡは、従来のｍｕｌｔｉ−ｔａｎｈ技
術を用いたバイポーラＯＴＡ、あるいは、本発明の第１
の態様によるバイポーラＯＴＡと同様に、低電圧動作が
可能であり、低次のウルトラｍｕｌｔｉ−ｔａｎｈセル
では電源電圧ＶCC＝１Ｖの超低電圧でも動作する。As can be seen from FIG. 14, the bipolar OTA thus obtained is the bipolar OTA using the conventional multi-tanh technique, or the first OTA of the present invention.
Similar to the bipolar OTA according to the mode (1), a low voltage operation is possible, and a low-order ultra multi-tanh cell also operates at an ultra-low voltage of the power supply voltage V CC = 1V.
【０１３０】[0130]
【発明の効果】以上説明したように、本発明のバイポー
ラＯＴＡは、比較的簡単な回路で、広い直線性の良い入
力電圧範囲を実現でき、１Ｖ程度の低電圧で動作するバ
イポーラＯＴＡを実現できるという効果がある。As described above, the bipolar OTA of the present invention can realize a wide linear input voltage range with a relatively simple circuit and can realize a bipolar OTA operating at a low voltage of about 1V. There is an effect.
【図１】本発明の第１の実施例によるバイポーラＯＴＡ
の回路図である。FIG. 1 is a bipolar OTA according to a first embodiment of the present invention.
It is a circuit diagram of.
【図２】図１に示すバイポーラＯＴＡのトランスコンダ
クタンス特性図（ＶC ／ＶT ＝log e ３）である。FIG. 2 is a transconductance characteristic diagram (V C / V T = log e 3) of the bipolar OTA shown in FIG.
【図３】図１に示すバイポーラＯＴＡのトランスコンダ
クタンス特性図（ＶC ／ＶT ＝log e １０）である。FIG. 3 is a transconductance characteristic diagram (V C / V T = log e 10) of the bipolar OTA shown in FIG.
【図４】本発明の第２の実施例によるバイポーラＯＴＡ
の回路図である。FIG. 4 is a bipolar OTA according to a second embodiment of the present invention.
It is a circuit diagram of.
【図５】本発明の第３の実施例によるバイポーラＯＴＡ
の回路図である。FIG. 5 is a bipolar OTA according to a third embodiment of the present invention.
It is a circuit diagram of.
【図６】本発明の第４の実施例によるバイポーラＯＴＡ
の回路図である。FIG. 6 is a bipolar OTA according to a fourth embodiment of the present invention.
It is a circuit diagram of.
【図７】図６に示すバイポーラＯＴＡのトランスコンダ
クタンス特性図である。7 is a transconductance characteristic diagram of the bipolar OTA shown in FIG.
【図８】本発明の第５の実施例によるバイポーラＯＴＡ
の回路図である。FIG. 8 is a bipolar OTA according to a fifth embodiment of the present invention.
It is a circuit diagram of.
【図９】本発明の第６の実施例によるバイポーラＯＴＡ
の回路図である。FIG. 9 is a bipolar OTA according to a sixth embodiment of the present invention.
It is a circuit diagram of.
【図１０】トリプルテールセルの回路図である。FIG. 10 is a circuit diagram of a triple tail cell.
【図１１】図１０に示すトリプルテールセルのトランス
コンダクタンス特性図である。11 is a transconductance characteristic diagram of the triple tail cell shown in FIG.
【図１２】本発明の第７の実施例によるバイポーラＯＴ
Ａの回路図である。FIG. 12 is a bipolar OT according to a seventh embodiment of the present invention.
It is a circuit diagram of A.
【図１３】本発明の第８の実施例によるバイポーラＯＴ
Ａの回路図である。FIG. 13 is a bipolar OT according to an eighth embodiment of the present invention.
It is a circuit diagram of A.
【図１４】本発明の第９の実施例によるバイポーラＯＴ
Ａの回路図である。FIG. 14 is a bipolar OT according to a ninth embodiment of the present invention.
It is a circuit diagram of A.
【図１５】本発明の第１０の実施例によるバイポーラＯ
ＴＡの回路図である。FIG. 15 is a bipolar O according to a tenth embodiment of the present invention.
It is a circuit diagram of TA.
【図１６】本発明の第１１の実施例によるバイポーラＯ
ＴＡの回路図である。FIG. 16 is a bipolar O according to an eleventh embodiment of the present invention.
It is a circuit diagram of TA.
【図１７】図１４に示すバイポーラＯＴＡのトランスコ
ンダクタンス特性図（最大平坦特性時）である。FIG. 17 is a transconductance characteristic diagram (at the time of maximum flatness characteristic) of the bipolar OTA shown in FIG.
【図１８】図１４に示すバイポーラＯＴＡのトランスコ
ンダクタンス特性図（０．８％等リップル時）である。18 is a transconductance characteristic diagram (at 0.8% equiripple) of the bipolar OTA shown in FIG.
【図１９】図１４に示すバイポーラＯＴＡのトランスコ
ンダクタンス特性図（０．３％等リップル時）である。19 is a transconductance characteristic diagram (at 0.3% equiripple) of the bipolar OTA shown in FIG.
【図２０】本発明の第１２の実施例によるバイポーラＯ
ＴＡの回路図である。FIG. 20 is a bipolar O according to the twelfth embodiment of the present invention.
It is a circuit diagram of TA.
【図２１】図２０に示すバイポーラＯＴＡのトランスコ
ンダクタンス特性図である。FIG. 21 is a transconductance characteristic diagram of the bipolar OTA shown in FIG.
【図２２】図２０に示すバイポーラＯＴＡのトランスコ
ンダクタンス特性図である。22 is a transconductance characteristic diagram of the bipolar OTA shown in FIG.
【図２３】本発明の第１３の実施例によるバイポーラＯ
ＴＡの回路図である。FIG. 23 is a bipolar O according to a thirteenth embodiment of the present invention.
It is a circuit diagram of TA.
【図２４】本発明の第１４の実施例によるバイポーラＯ
ＴＡの回路図である。FIG. 24 is a bipolar O according to a fourteenth embodiment of the present invention.
It is a circuit diagram of TA.
【図２５】本発明の第１５の実施例によるバイポーラＯ
ＴＡの回路図である。FIG. 25 is a bipolar O according to the fifteenth embodiment of the present invention.
It is a circuit diagram of TA.
【図２６】図２５に示すバイポーラＯＴＡのトランスコ
ンダクタンス特性図である。FIG. 26 is a transconductance characteristic diagram of the bipolar OTA shown in FIG. 25.
【図２７】本発明の第１６の実施例によるバイポーラＯ
ＴＡの回路図である。FIG. 27 is a bipolar O according to a sixteenth embodiment of the present invention.
It is a circuit diagram of TA.
【図２８】本発明の第１７の実施例によるバイポーラＯ
ＴＡの回路図である。FIG. 28 is a bipolar O according to the seventeenth embodiment of the present invention.
It is a circuit diagram of TA.
【図２９】従来のバイポーラＯＴＡの回路図である。FIG. 29 is a circuit diagram of a conventional bipolar OTA.
Ｑ１〜Ｑ１２ トランジスタ Q1 to Q12 transistors
Claims (5)
トランジスタからなるトランジスタ対と制御電圧が印加
される第３のトランジスタとが共通のテール電流により
駆動されるトリプルテールセルの複数個から構成され、
前記差動入出力対の入力信号に直流オフセット電圧を印
加する手段を有し、前記複数個のトリプルテールセルの
出力が並列接続されることを特徴とするバイポーラＯＴ
Ａ。1. A plurality of triple tail cells in which a transistor pair including first and second transistors forming a differential input / output pair and a third transistor to which a control voltage is applied are driven by a common tail current. It consists of
A bipolar OT having means for applying a DC offset voltage to an input signal of the differential input / output pair, and outputs of the plurality of triple tail cells are connected in parallel.
A.
前記第３のトランジスタに流れる電流が、互に等しい２
つの分配された電流に２分配されて、２つの分配された
電流が前記複数のトリプルテールセルの各々の差動出力
電流に加算されることを特徴とする請求項１に記載のバ
イポーラＯＴＡ。2. The current flowing through the third transistor of each of the plurality of triple tail cells is equal to each other.
The bipolar OTA of claim 1, wherein the bipolar OTA is divided into two divided currents, and the two divided currents are added to a differential output current of each of the plurality of triple tail cells.
トランジスタからなるトランジスタ対と共通に制御電圧
が印加される第３及び第４のトランジスタとが共通のテ
ール電流により駆動されるクワァドリテールセルから構
成され、前記第１及び前記第３のトランジスタの出力が
互に接続されて第１の共通出力を構成し、、前記第２及
び前記第４のトランジスタの出力が互に接続されて第２
の共通出力を構成し、前記第１及び前記第２の共通出力
が出力対を構成するバイポーラＯＴＡにおいて、前記第
１及び前記第２のトランジスタのエミッタは第１の共通
エミッタ面積を有し、前記第３及び前記第４のトランジ
スタのエミッタは、前記第１の共通エミッタ面積のＫ
（Ｋは正数）倍の第２の共通エミッタ面積を有し、前記
制御電圧ＶC は、ＶT を熱電圧（常温で２６ｍＶ）とす
るとき、実質的にＶT log e （Ｋj ／２）に等しいこと
を特徴とするバイポーラＯＴＡ。3. A transistor pair composed of first and second transistors forming a differential input / output pair and a third and fourth transistor to which a control voltage is applied in common are driven by a common tail current. The output of the first and third transistors is connected to each other to form a first common output, and the outputs of the second and fourth transistors are connected to each other. Second connected
In a bipolar OTA in which the first and second common outputs form an output pair, the emitters of the first and second transistors have a first common emitter area, and The emitters of the third and fourth transistors are K of the first common emitter area.
(K is a positive number) times the second common emitter area, and the control voltage V C is substantially V T log e (K j / when V T is a thermal voltage (26 mV at room temperature). Bipolar OTA characterized by being equal to 2).
トランジスタからなるトランジスタ対と制御電圧が印加
される第３のトランジスタとが共通のテール電流により
駆動されるトリプルテールセルの複数個から構成され、
前記複数個のトリプルテールセルの入力および出力が並
列接続され、前記複数個のトリプルテールセルの第３の
トランジスタに印加される制御電圧が互に異なることを
特徴とするバイポーラＯＴＡ。4. A plurality of triple tail cells in which a transistor pair including first and second transistors forming a differential input / output pair and a third transistor to which a control voltage is applied are driven by a common tail current. It consists of
A bipolar OTA, wherein inputs and outputs of the plurality of triple tail cells are connected in parallel, and control voltages applied to the third transistors of the plurality of triple tail cells are different from each other.
前記第３のトランジスタに流れる電流が、互に等しい２
つの分配された電流に２分配されて、２つの分配された
電流が前記複数のトリプルテールセルの各々の差動出力
電流に加算されることを特徴とする請求項４に記載のバ
イポーラＯＴＡ。5. The currents flowing through the third transistors of each of the plurality of triple tail cells are equal to each other.
The bipolar OTA according to claim 4, wherein the bipolar OTA is divided into two divided currents, and the two divided currents are added to a differential output current of each of the plurality of triple tail cells.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19255396A JPH09312533A (en) | 1995-07-21 | 1996-07-22 | Bipolar ota |
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7-186089 | 1995-07-21 | ||
| JP18608995 | 1995-07-21 | ||
| JP6434496 | 1996-03-21 | ||
| JP8-64344 | 1996-03-21 | ||
| JP19255396A JPH09312533A (en) | 1995-07-21 | 1996-07-22 | Bipolar ota |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09312533A true JPH09312533A (en) | 1997-12-02 |
Family
ID=27298447
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19255396A Pending JPH09312533A (en) | 1995-07-21 | 1996-07-22 | Bipolar ota |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09312533A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1127064A (en) * | 1997-04-15 | 1999-01-29 | Fairchild Semiconductor Corp | Cmos rail-rail input and output amplifier |
-
1996
- 1996-07-22 JP JP19255396A patent/JPH09312533A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1127064A (en) * | 1997-04-15 | 1999-01-29 | Fairchild Semiconductor Corp | Cmos rail-rail input and output amplifier |
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