JPH09304488A - タイミング発生器の校正方法及び校正装置 - Google Patents
タイミング発生器の校正方法及び校正装置Info
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- JPH09304488A JPH09304488A JP8116497A JP11649796A JPH09304488A JP H09304488 A JPH09304488 A JP H09304488A JP 8116497 A JP8116497 A JP 8116497A JP 11649796 A JP11649796 A JP 11649796A JP H09304488 A JPH09304488 A JP H09304488A
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- delay time
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Abstract
(57)【要約】
【課題】 ＣＭＯＳ構造のＩＣによって構成されるタイ
ミング発生器のタイミング設定値を正しく校正する。 【解決手段】 ＣＭＯＳ型ＩＣ内を一定温度に保持する
ための保温回路を具備したタイミング発生器を自走発振
させ、この自走発振周期を測定してタイミング発生器に
設定した遅延時間を測定し、遅延時間を校正する場合
に、自走発振ループ内に遅延時間が異なる固定遅延素子
を順次接続し、保温回路に与えているクロックにより影
響を受ける領域をずらし、領域を移動させることによ
り、タイミング発生器のタイミング設定範囲の全てにわ
たって正しい遅延値を測定可能とした。
ミング発生器のタイミング設定値を正しく校正する。 【解決手段】 ＣＭＯＳ型ＩＣ内を一定温度に保持する
ための保温回路を具備したタイミング発生器を自走発振
させ、この自走発振周期を測定してタイミング発生器に
設定した遅延時間を測定し、遅延時間を校正する場合
に、自走発振ループ内に遅延時間が異なる固定遅延素子
を順次接続し、保温回路に与えているクロックにより影
響を受ける領域をずらし、領域を移動させることによ
り、タイミング発生器のタイミング設定範囲の全てにわ
たって正しい遅延値を測定可能とした。
Description
【０００１】
【発明の属する技術分野】この発明は例えばＩＣ試験装
置等に用いられるタイミング発生器の校正方法及び校正
装置に関する。
置等に用いられるタイミング発生器の校正方法及び校正
装置に関する。
【０００２】
【従来の技術】図４に従来から用いられているタイミン
グ発生器とその校正装置の概略の構成を示す。図中１０
はタイミング発生器を示す。このタイミング発生器１０
は入力端子１１Ａに供給されるクロックＰＣの１周期を
単位として遅延時間を切り替える粗遅延回路１２と、こ
の粗遅延回路１２で粗遅延させたパルスを微少遅延素子
１３Ａの縦続接続数で微少遅延させる微少遅延回路１３
とを縦続接続させて構成される。
グ発生器とその校正装置の概略の構成を示す。図中１０
はタイミング発生器を示す。このタイミング発生器１０
は入力端子１１Ａに供給されるクロックＰＣの１周期を
単位として遅延時間を切り替える粗遅延回路１２と、こ
の粗遅延回路１２で粗遅延させたパルスを微少遅延素子
１３Ａの縦続接続数で微少遅延させる微少遅延回路１３
とを縦続接続させて構成される。
【０００３】粗遅延回路１２は図５Ａに示す基準クロッ
クＰ0 から何個目のパルスを出力するか否かが設定され
る。タイミングメモリ１４に例えば「３」が設定される
と、粗遅延回路１２は基準クロックＰ0 の供給と同時に
クロックＰＣの計数を開始し、例えば３個目のパルスで
ゲートを開き、基準クロックＰ0 の位置からクロックＰ
Ｃの２周期分２τ遅延したパルスＰ1 を出力させる。
クＰ0 から何個目のパルスを出力するか否かが設定され
る。タイミングメモリ１４に例えば「３」が設定される
と、粗遅延回路１２は基準クロックＰ0 の供給と同時に
クロックＰＣの計数を開始し、例えば３個目のパルスで
ゲートを開き、基準クロックＰ0 の位置からクロックＰ
Ｃの２周期分２τ遅延したパルスＰ1 を出力させる。
【０００４】粗遅延回路１２で遅延したパルスは微少遅
延回路１３に与えられる。微少遅延回路１３は微少遅延
素子１３Ａの縦続接続数に対応した遅延時間に設定され
る。つまり、微少遅延回路１３は微少遅延素子１３Ａ
と、切替回路１３Ｂと、オアゲート１３Ｃとから成るユ
ニットが例えば１０段程度縦続接続されて構成される。
切替回路１３Ｂは遅延設定器１３Ｄから制御端子Ｃに供
給する制御信号の論理値に従って入力端子Ｘを出力端子
ＹかＺの何れか一方に接続した状態に切り替えられる。
入力端子Ｘを出力端子Ｚに接続することにより微少遅延
素子１３Ａが粗遅延回路１２と縦続接続され、クロック
ＰＣの１周期τの範囲内を例えば１／２０００の分解能
で遅延時間Δτが設定される。例としてクロックＰＣの
１周期τがτ＝４ｎｓとした場合、２ＰＳの分解能で遅
延時間Δτが設定される。
延回路１３に与えられる。微少遅延回路１３は微少遅延
素子１３Ａの縦続接続数に対応した遅延時間に設定され
る。つまり、微少遅延回路１３は微少遅延素子１３Ａ
と、切替回路１３Ｂと、オアゲート１３Ｃとから成るユ
ニットが例えば１０段程度縦続接続されて構成される。
切替回路１３Ｂは遅延設定器１３Ｄから制御端子Ｃに供
給する制御信号の論理値に従って入力端子Ｘを出力端子
ＹかＺの何れか一方に接続した状態に切り替えられる。
入力端子Ｘを出力端子Ｚに接続することにより微少遅延
素子１３Ａが粗遅延回路１２と縦続接続され、クロック
ＰＣの１周期τの範囲内を例えば１／２０００の分解能
で遅延時間Δτが設定される。例としてクロックＰＣの
１周期τがτ＝４ｎｓとした場合、２ＰＳの分解能で遅
延時間Δτが設定される。
【０００５】このようにして図５Ｄに示すように、基準
クロックＰ0 のタイミングから粗遅延回路１２の遅延時
間２τと微少遅延回路１３の遅延時間Δτを加えたＴ0
＝２τ＋Δτ遅延したタイミングパルスＰ2 を出力端子
１１Ｂに出力させ、このタイミングパルスＰ2 によっ
て、例えば被試験ＩＣの出力波形の取込タイミング或い
は論理比較動作の開始タイミング等が与えられる。
クロックＰ0 のタイミングから粗遅延回路１２の遅延時
間２τと微少遅延回路１３の遅延時間Δτを加えたＴ0
＝２τ＋Δτ遅延したタイミングパルスＰ2 を出力端子
１１Ｂに出力させ、このタイミングパルスＰ2 によっ
て、例えば被試験ＩＣの出力波形の取込タイミング或い
は論理比較動作の開始タイミング等が与えられる。
【０００６】ＩＣの試験ではタイミングパルスＰ2 の外
に多くのタイミングパルスが必要とされる。従って、図
４に示したタイミング発生器１０は必要とされるタイミ
ングパルスの数だけ設けられ、各タイミング発生器から
基準クロックＰ0 のタイミングから所望のタイミングず
つ遅延したパルスを出力させ、そのパルスを用いてＩＣ
試験装置の各部の動作を制御している。
に多くのタイミングパルスが必要とされる。従って、図
４に示したタイミング発生器１０は必要とされるタイミ
ングパルスの数だけ設けられ、各タイミング発生器から
基準クロックＰ0 のタイミングから所望のタイミングず
つ遅延したパルスを出力させ、そのパルスを用いてＩＣ
試験装置の各部の動作を制御している。
【０００７】ＩＣ試験装置では各タイミング発生器１０
から出力させるパルスのタイミングは正確さが要求され
る。粗遅延回路１２の遅延時間τはクロックＰＣの周期
で決定されるため、その遅延時間は精度よく維持でき
る。これに対し微少遅延回路１３の遅延時間は例えばＣ
ＭＯＳ型ＩＣ１００内に形成されるゲート回路等の論理
素子を遅延素子として利用するから、遅延時間が変動し
易い。このため、従来より微少遅延回路１３の遅延時間
を正しく測定し、その測定値を利用して遅延時間の設定
を行うようにしている。
から出力させるパルスのタイミングは正確さが要求され
る。粗遅延回路１２の遅延時間τはクロックＰＣの周期
で決定されるため、その遅延時間は精度よく維持でき
る。これに対し微少遅延回路１３の遅延時間は例えばＣ
ＭＯＳ型ＩＣ１００内に形成されるゲート回路等の論理
素子を遅延素子として利用するから、遅延時間が変動し
易い。このため、従来より微少遅延回路１３の遅延時間
を正しく測定し、その測定値を利用して遅延時間の設定
を行うようにしている。
【０００８】このため、従来よりタイミング発生器１０
ごとに校正装置が設けられ、各タイミング発生器１０の
遅延時間を測定し、常に正しい遅延時間を把握し、測定
して求めた遅延時間を利用して設定できるようにしいて
る。図４において３０は校正装置を示す。校正装置３０
はタイミング発生器１０の出力信号を入力側に帰還させ
る帰還回路１５と、この帰還回路１５を通じて帰還され
るパルスの周期を測定する測定手段１６と、帰還回路１
５を接続状態に制御するためのスイッチ回路１７及びこ
のスイッチ回路１７を開閉制御するモード切替回路１８
と、帰還回路１５が接続された状態でタイミング発生器
１０にスタートパルスを与えるスタートパルス発生器１
９とによって構成される。
ごとに校正装置が設けられ、各タイミング発生器１０の
遅延時間を測定し、常に正しい遅延時間を把握し、測定
して求めた遅延時間を利用して設定できるようにしいて
る。図４において３０は校正装置を示す。校正装置３０
はタイミング発生器１０の出力信号を入力側に帰還させ
る帰還回路１５と、この帰還回路１５を通じて帰還され
るパルスの周期を測定する測定手段１６と、帰還回路１
５を接続状態に制御するためのスイッチ回路１７及びこ
のスイッチ回路１７を開閉制御するモード切替回路１８
と、帰還回路１５が接続された状態でタイミング発生器
１０にスタートパルスを与えるスタートパルス発生器１
９とによって構成される。
【０００９】スイッチ回路１７を開（オン）の状態に制
御することにより、帰還回路１５はタイミング発生器１
０の出力端子１１Ｂに入力端子１１Ａとの間に接続され
ループ回路が構成される。このループ回路にスタートパ
ルス発生器１９からスタートパルスを入力させると、こ
のスタートパルスはタイミング発生器１０（粗遅延回路
１２の遅延時間は０）の遅延時間Δτ後に出力端子１１
Ｂに出力される。この出力端子１１Ｂに出力されたパル
スは帰還回路１５を通じて入力側に帰還され、タイミン
グ発生器１０に再入力され、遅延時間Δτ後に出力端子
１１Ｂに再び出力される。この繰り返しによってタイミ
ング発生器１０は自走発振状態となり連続したパルス列
信号を出力する。このパルス列のパルスの周期はタイミ
ング発生器１０の微少遅延回路１３の遅延時間Δτに対
応する。従って、帰還回路１５を通って帰還されるパル
スの周期τを測定することによりタイミング発生器１０
の遅延時間を測定することができる。測定手段１６はタ
イミング発生器１０に帰還されるパルスの周期を測定
し、結果として微少遅延回路１３の各微少遅延素子１３
Ａの遅延時間をそれぞれ測定し、微少遅延回路１３の遅
延時間が予め設定した遅延時間と不一致の場合は、測定
して求めた遅延時間を遅延設定器１３Ｄに記憶させ、爾
後、この記憶した遅延時間を利用してタイミングの設定
を行い、正しい値のタイミングを設定できるようにして
いる。
御することにより、帰還回路１５はタイミング発生器１
０の出力端子１１Ｂに入力端子１１Ａとの間に接続され
ループ回路が構成される。このループ回路にスタートパ
ルス発生器１９からスタートパルスを入力させると、こ
のスタートパルスはタイミング発生器１０（粗遅延回路
１２の遅延時間は０）の遅延時間Δτ後に出力端子１１
Ｂに出力される。この出力端子１１Ｂに出力されたパル
スは帰還回路１５を通じて入力側に帰還され、タイミン
グ発生器１０に再入力され、遅延時間Δτ後に出力端子
１１Ｂに再び出力される。この繰り返しによってタイミ
ング発生器１０は自走発振状態となり連続したパルス列
信号を出力する。このパルス列のパルスの周期はタイミ
ング発生器１０の微少遅延回路１３の遅延時間Δτに対
応する。従って、帰還回路１５を通って帰還されるパル
スの周期τを測定することによりタイミング発生器１０
の遅延時間を測定することができる。測定手段１６はタ
イミング発生器１０に帰還されるパルスの周期を測定
し、結果として微少遅延回路１３の各微少遅延素子１３
Ａの遅延時間をそれぞれ測定し、微少遅延回路１３の遅
延時間が予め設定した遅延時間と不一致の場合は、測定
して求めた遅延時間を遅延設定器１３Ｄに記憶させ、爾
後、この記憶した遅延時間を利用してタイミングの設定
を行い、正しい値のタイミングを設定できるようにして
いる。
【００１０】ところで、上述したタイミング発生器１０
は一般にＩＣ試験装置を小型化する上でＩＣ化されてい
る。ＩＣの中でも電力消費量が少ないＣＭＯＳ型のＩＣ
で構成される。ＣＭＯＳ型ＩＣは定常時には電力消費量
が少ないが動作に比例して電力消費量が大きくなり、こ
れに伴ってＩＣ内部の温度が上昇する傾向がある。つま
り、ＣＭＯＳ型ＩＣでは動作が静止している状態では電
力消費量が極めて小さく、内部の能動素子が反転動作を
行うごとに電力を消費する。この結果、静止状態から動
作状態に変化すると、半導体チップ内の温度が変動し、
この温度変動によって特に微少遅延回路１３の遅延時間
が大きく変動してしまう欠点がある。
は一般にＩＣ試験装置を小型化する上でＩＣ化されてい
る。ＩＣの中でも電力消費量が少ないＣＭＯＳ型のＩＣ
で構成される。ＣＭＯＳ型ＩＣは定常時には電力消費量
が少ないが動作に比例して電力消費量が大きくなり、こ
れに伴ってＩＣ内部の温度が上昇する傾向がある。つま
り、ＣＭＯＳ型ＩＣでは動作が静止している状態では電
力消費量が極めて小さく、内部の能動素子が反転動作を
行うごとに電力を消費する。この結果、静止状態から動
作状態に変化すると、半導体チップ内の温度が変動し、
この温度変動によって特に微少遅延回路１３の遅延時間
が大きく変動してしまう欠点がある。
【００１１】この欠点を除去するために従来よりＣＭＯ
Ｓ型ＩＣ１００内に常時動作状態に維持され、ＩＣのチ
ップ温度を一定値に維持するための保温回路２０が設け
られている。この保温回路２０にクロックＰＸを与え、
このクロックＰＸの周期でＣＭＯＳ型ＩＣ１００に形成
した素子を動作させ、チップ内の温度を一定値に維持さ
せている。
Ｓ型ＩＣ１００内に常時動作状態に維持され、ＩＣのチ
ップ温度を一定値に維持するための保温回路２０が設け
られている。この保温回路２０にクロックＰＸを与え、
このクロックＰＸの周期でＣＭＯＳ型ＩＣ１００に形成
した素子を動作させ、チップ内の温度を一定値に維持さ
せている。
【００１２】
【発明が解決しようとする課題】保温回路２０を並設し
た構造のタイミング発生器１０の遅延時間を校正する場
合、タイミング発生器１０の自走発振周波数は保温回路
２０に与えているクロックＰＸの周波数に近付くと、タ
イミング発生器１０の自走発振周波数がクロックＰＸの
周波数に引き込まれ、或る領域Ｓ（図６参照）内ではタ
イミング発生器１０の遅延時間Δτを変化させても、そ
の自走発振周波数が変化しない現象が発生する。図６に
示す横軸Ｘはタイミング発生器１０に設定した遅延時間
の設定値Δτ，縦軸Ｙは測定した遅延時間を示す。領域
Ｓでは遅延時間の設定値Δτを変化させても、タイミン
グ発生器１０の自走発振周波数が保温回路２０のクロッ
クＰＸの周波数に引き込まれ、変化していない領域を示
す。領域Ｓでは遅延設定値Δτに対して正確な遅延時間
を知ることができない不都合が生じる。この不都合はＣ
ＭＯＳ型ＩＣに形成したタイミング発生器に限らず自走
発振回路を構成して遅延時間を測定する場合に、自走発
振回路に近接して一定周波数の信号を取り扱う他の回路
が存在する場合に発生する。従ってこの発明ではＣＭＯ
Ｓ型ＩＣに限らず、他の型式の回路構造で構成したタイ
ミング発生器にも適用できるものとする。
た構造のタイミング発生器１０の遅延時間を校正する場
合、タイミング発生器１０の自走発振周波数は保温回路
２０に与えているクロックＰＸの周波数に近付くと、タ
イミング発生器１０の自走発振周波数がクロックＰＸの
周波数に引き込まれ、或る領域Ｓ（図６参照）内ではタ
イミング発生器１０の遅延時間Δτを変化させても、そ
の自走発振周波数が変化しない現象が発生する。図６に
示す横軸Ｘはタイミング発生器１０に設定した遅延時間
の設定値Δτ，縦軸Ｙは測定した遅延時間を示す。領域
Ｓでは遅延時間の設定値Δτを変化させても、タイミン
グ発生器１０の自走発振周波数が保温回路２０のクロッ
クＰＸの周波数に引き込まれ、変化していない領域を示
す。領域Ｓでは遅延設定値Δτに対して正確な遅延時間
を知ることができない不都合が生じる。この不都合はＣ
ＭＯＳ型ＩＣに形成したタイミング発生器に限らず自走
発振回路を構成して遅延時間を測定する場合に、自走発
振回路に近接して一定周波数の信号を取り扱う他の回路
が存在する場合に発生する。従ってこの発明ではＣＭＯ
Ｓ型ＩＣに限らず、他の型式の回路構造で構成したタイ
ミング発生器にも適用できるものとする。
【００１３】尚、図６では領域Ｓを１個所として示して
いるが、クロックＰＸの高調波位置でも同様の現象が発
生する。従って領域Ｓは複数の位置に発生することにな
る。従来は動作速度が比較的遅いＩＣを試験しているの
で、この不都合は特別に致命的な欠陥にならなかった。
しかしながら、高速動作型のＩＣを試験する場合は、こ
の不都合は大きな問題となる。
いるが、クロックＰＸの高調波位置でも同様の現象が発
生する。従って領域Ｓは複数の位置に発生することにな
る。従来は動作速度が比較的遅いＩＣを試験しているの
で、この不都合は特別に致命的な欠陥にならなかった。
しかしながら、高速動作型のＩＣを試験する場合は、こ
の不都合は大きな問題となる。
【００１４】この発明の目的は、近接して一定周波数の
信号を取り扱う回路が配置されたタイミング発生器にお
いて、他の回路を駆動するクロックの周波数に影響され
ることなく、全ての遅延時間設定領域の遅延時間を正確
に測定することができる。タイミング発生器の校正方法
及び校正装置を提供しようとするものである。
信号を取り扱う回路が配置されたタイミング発生器にお
いて、他の回路を駆動するクロックの周波数に影響され
ることなく、全ての遅延時間設定領域の遅延時間を正確
に測定することができる。タイミング発生器の校正方法
及び校正装置を提供しようとするものである。
【００１５】
【課題を解決するための手段】この発明では、タイミン
グ発生器に帰還回路を接続することによって自走発振回
路を構成し、その自走発振周期を測定することによって
タイミング発生器の遅延時間を測定するタイミング発生
器の校正方法において、帰還回路に遅延時間がそれぞれ
異なる遅延時間を持つ固定遅延素子を挿入し、固定遅延
素子の遅延時間を変更するごとに、タイミング発生器が
構成する自走発振回路の自走発振周期を変化させ、この
自走発振周期の変更によって保温回路の駆動周波数によ
り影響を受ける遅延時間領域を他の領域にずらし、今ま
で保温回路の駆動周波数により影響を受けていた領域Ｓ
内の真の遅延時間を測定することができるようにしたタ
イミング発生器の校正方法を提案するものである。
グ発生器に帰還回路を接続することによって自走発振回
路を構成し、その自走発振周期を測定することによって
タイミング発生器の遅延時間を測定するタイミング発生
器の校正方法において、帰還回路に遅延時間がそれぞれ
異なる遅延時間を持つ固定遅延素子を挿入し、固定遅延
素子の遅延時間を変更するごとに、タイミング発生器が
構成する自走発振回路の自走発振周期を変化させ、この
自走発振周期の変更によって保温回路の駆動周波数によ
り影響を受ける遅延時間領域を他の領域にずらし、今ま
で保温回路の駆動周波数により影響を受けていた領域Ｓ
内の真の遅延時間を測定することができるようにしたタ
イミング発生器の校正方法を提案するものである。
【００１６】この発明では、上記した校正方法を採る校
正装置として、タイミング発生器に接続した帰還回路に
遅延時間がそれぞれ異なる固定遅延素子を挿入する選択
手段と、固定遅延素子の遅延時間の測定値を記憶する第
１メモリと、遅延時間が異なる固定遅延素子を接続する
ごとに、タイミング発生器の自走発振周期を測定し、そ
の測定ごとにその測定値から第１メモリに記憶した固定
遅延素子の遅延時間を除去した遅延時間を求める演算手
段と、この演算手段の演算結果を記憶する第２メモリ
と、この第２メモリに記憶した遅延時間の中から多数決
で決められる遅延時間を抽出し、この遅延時間を真の遅
延時間として決定する一致検出手段とによってタイミン
グ発生器の校正装置を構成したものである。
正装置として、タイミング発生器に接続した帰還回路に
遅延時間がそれぞれ異なる固定遅延素子を挿入する選択
手段と、固定遅延素子の遅延時間の測定値を記憶する第
１メモリと、遅延時間が異なる固定遅延素子を接続する
ごとに、タイミング発生器の自走発振周期を測定し、そ
の測定ごとにその測定値から第１メモリに記憶した固定
遅延素子の遅延時間を除去した遅延時間を求める演算手
段と、この演算手段の演算結果を記憶する第２メモリ
と、この第２メモリに記憶した遅延時間の中から多数決
で決められる遅延時間を抽出し、この遅延時間を真の遅
延時間として決定する一致検出手段とによってタイミン
グ発生器の校正装置を構成したものである。
【００１７】この発明によるタイミング発生器の校正方
法及び校正装置によれば、一定周波数の信号を取り扱う
回路が隣接して配置されたタイミング発生器であって
も、タイミング発生器の遅延時間を校正する場合におい
て、他の回路に与えているクロックの周波数によって影
響を受けても、その影響を受ける領域Ｓの遅延時間を正
確に測定することができる。従って、タイミング発生器
の遅延時間の設定範囲の全ての範囲にわたって正確な遅
延時間を求めることができ、これによって高速動作型の
ＩＣを試験する場合でも正確な試験を行うことができる
利点が得られる。
法及び校正装置によれば、一定周波数の信号を取り扱う
回路が隣接して配置されたタイミング発生器であって
も、タイミング発生器の遅延時間を校正する場合におい
て、他の回路に与えているクロックの周波数によって影
響を受けても、その影響を受ける領域Ｓの遅延時間を正
確に測定することができる。従って、タイミング発生器
の遅延時間の設定範囲の全ての範囲にわたって正確な遅
延時間を求めることができ、これによって高速動作型の
ＩＣを試験する場合でも正確な試験を行うことができる
利点が得られる。
【００１８】
【発明の実施の形態】図１にこの発明によるタイミング
発生器の校正方法を利用した校正装置の実施例を示す。
この例ではタイミング発生器１０をＣＭＯＳ型ＩＣ内に
形成した場合を示す。図１において１００は図４の説明
と同様にＣＭＯＳ型ＩＣを示す。このＣＭＯＳ型ＩＣ１
００には図４で説明したタイミング発生器１０と保温回
路２０とが並設され、保温回路２０に常時クロックＰＸ
が与えられて一定の電力を消費する状態に維持され、こ
の電力消費によってＣＭＯＳ型ＩＣ１００を構成する半
導体チップの温度を一定値に維持させるように構成され
る。
発生器の校正方法を利用した校正装置の実施例を示す。
この例ではタイミング発生器１０をＣＭＯＳ型ＩＣ内に
形成した場合を示す。図１において１００は図４の説明
と同様にＣＭＯＳ型ＩＣを示す。このＣＭＯＳ型ＩＣ１
００には図４で説明したタイミング発生器１０と保温回
路２０とが並設され、保温回路２０に常時クロックＰＸ
が与えられて一定の電力を消費する状態に維持され、こ
の電力消費によってＣＭＯＳ型ＩＣ１００を構成する半
導体チップの温度を一定値に維持させるように構成され
る。
【００１９】タイミング発生器１０には帰還回路１５が
接続される。校正モードではこの帰還回路１５がモード
切替回路１８の制御によって入力端子側に接続されるこ
とによって閉ループを構成し、自走発振回路を構成す
る。この自走発振回路に対しスタートパルス発振器１９
からスタートパルスを与え、タイミング発生器１０を自
走発振させ、この自走発振周期を測定手段１６によって
測定することにより、タイミング発生器１０に設定した
遅延時間を測定する。ここまでの説明は図４の説明と同
じである。
接続される。校正モードではこの帰還回路１５がモード
切替回路１８の制御によって入力端子側に接続されるこ
とによって閉ループを構成し、自走発振回路を構成す
る。この自走発振回路に対しスタートパルス発振器１９
からスタートパルスを与え、タイミング発生器１０を自
走発振させ、この自走発振周期を測定手段１６によって
測定することにより、タイミング発生器１０に設定した
遅延時間を測定する。ここまでの説明は図４の説明と同
じである。
【００２０】この発明では校正装置３０を測定手段１６
に加えてタイミング発生器１０と帰還回路１５で構成さ
れる閉ループ内に、互いに遅延時間を異にする固定遅延
素子Ｄ１，Ｄ２，…Ｄｎを選択的に接続する選択手段３
１と、固定遅延素子Ｄ１，Ｄ２，…Ｄｎの遅延データを
記憶する第１メモリ３２と、この第１メモリ３２に記憶
した固定遅延素子の遅延データと、タイミング発生器１
０の遅延時間との差を算出する演算手段３３と、この演
算手段３３で算出した差データを記憶する第２メモリ３
４と、この第２メモリ３４に記憶した差データの中の多
数決を採る一致検出手段３５と、選択手段３１，第１メ
モリ３２，演算手段３３，第２メモリ３４，一致検出手
段３５等を制御するコントローラ３６とによって構成す
るものである。ここで、固定遅延素子Ｄ１，Ｄ２，…Ｄ
ｎの数がｎであるものとすると、第１メモリ３２及び第
２メモリ３４はｎ個のアドレスを持つものとする。
に加えてタイミング発生器１０と帰還回路１５で構成さ
れる閉ループ内に、互いに遅延時間を異にする固定遅延
素子Ｄ１，Ｄ２，…Ｄｎを選択的に接続する選択手段３
１と、固定遅延素子Ｄ１，Ｄ２，…Ｄｎの遅延データを
記憶する第１メモリ３２と、この第１メモリ３２に記憶
した固定遅延素子の遅延データと、タイミング発生器１
０の遅延時間との差を算出する演算手段３３と、この演
算手段３３で算出した差データを記憶する第２メモリ３
４と、この第２メモリ３４に記憶した差データの中の多
数決を採る一致検出手段３５と、選択手段３１，第１メ
モリ３２，演算手段３３，第２メモリ３４，一致検出手
段３５等を制御するコントローラ３６とによって構成す
るものである。ここで、固定遅延素子Ｄ１，Ｄ２，…Ｄ
ｎの数がｎであるものとすると、第１メモリ３２及び第
２メモリ３４はｎ個のアドレスを持つものとする。
【００２１】以下に校正の手順を説明する。始めに固定
遅延素子Ｄ１，Ｄ２，…Ｄｎの遅延時間を測定する。こ
のためにはコントローラ３６はタイミング発生器１０の
遅延時間を０に設定し、この状態で選択手段３１は固定
遅延素子Ｄ１，Ｄ２，…Ｄｎを順次１個ずつ自走発振ル
ープに接続する。測定手段１６は固定遅延素子Ｄ１，Ｄ
２，…Ｄｎが自走発振ループに接続されるごとに、自走
発振ループに発生するパルス列の周期を測定し、その周
期から遅延データＭ１，Ｍ２，…Ｍｎ（図２参照）を得
る。この遅延データＭ１，Ｍ２，…Ｍｎを第１メモリ３
２のｎ個のアドレスに格納する。
遅延素子Ｄ１，Ｄ２，…Ｄｎの遅延時間を測定する。こ
のためにはコントローラ３６はタイミング発生器１０の
遅延時間を０に設定し、この状態で選択手段３１は固定
遅延素子Ｄ１，Ｄ２，…Ｄｎを順次１個ずつ自走発振ル
ープに接続する。測定手段１６は固定遅延素子Ｄ１，Ｄ
２，…Ｄｎが自走発振ループに接続されるごとに、自走
発振ループに発生するパルス列の周期を測定し、その周
期から遅延データＭ１，Ｍ２，…Ｍｎ（図２参照）を得
る。この遅延データＭ１，Ｍ２，…Ｍｎを第１メモリ３
２のｎ個のアドレスに格納する。
【００２２】次に、コントローラ３６はタイミング発生
器１０の遅延時間（微少遅延回路の遅延時間）を設定可
能な最少遅延時間τ1 に設定する。この設定状態で選択
手段３１は再び、固定遅延素子をＤ１，Ｄ２，…Ｄｎの
順に１個ずつ自走発振ループに接続する。測定手段１６
は各固定遅延素子Ｄ１，Ｄ２，…Ｄｎが自走発振ループ
に接続されるごとに、自走発振ループに発生するパルス
列の周期を測定し、遅延データＬ11，Ｌ12，…Ｌ1nを求
める。
器１０の遅延時間（微少遅延回路の遅延時間）を設定可
能な最少遅延時間τ1 に設定する。この設定状態で選択
手段３１は再び、固定遅延素子をＤ１，Ｄ２，…Ｄｎの
順に１個ずつ自走発振ループに接続する。測定手段１６
は各固定遅延素子Ｄ１，Ｄ２，…Ｄｎが自走発振ループ
に接続されるごとに、自走発振ループに発生するパルス
列の周期を測定し、遅延データＬ11，Ｌ12，…Ｌ1nを求
める。
【００２３】測定手段１６が遅延データＬ11，Ｌ12，…
Ｌ1nを出力するごとに演算手段３３はＬ11−Ｍ1 ＝
Ｊ11，Ｌ12−Ｍ2 ＝Ｊ12，Ｌ13−Ｍ3 ＝Ｊ13…Ｌ1n−Ｍ
n ＝Ｊ1nを演算し、その演算結果Ｊ11，Ｊ12，…Ｊ1nを
第２メモリ３４のｎ個のアドレスに格納する。一致検出
手段３５は第２メモリ３４に取り込まれたデータの中の
最も一致数の多いデータを抽出し、このデータをタイミ
ング発生器１０に転送し、最少遅延時間値τ1 ′として
記憶させる。
Ｌ1nを出力するごとに演算手段３３はＬ11−Ｍ1 ＝
Ｊ11，Ｌ12−Ｍ2 ＝Ｊ12，Ｌ13−Ｍ3 ＝Ｊ13…Ｌ1n−Ｍ
n ＝Ｊ1nを演算し、その演算結果Ｊ11，Ｊ12，…Ｊ1nを
第２メモリ３４のｎ個のアドレスに格納する。一致検出
手段３５は第２メモリ３４に取り込まれたデータの中の
最も一致数の多いデータを抽出し、このデータをタイミ
ング発生器１０に転送し、最少遅延時間値τ1 ′として
記憶させる。
【００２４】第２メモリ３４に取り込まれたデータの中
で最も一致数が多いデータがタイミング発生器１０の真
の遅延時間τ1 ′となる理由は次の如くである。図２に
示す直線Ｅ1 ，Ｅ2 ，Ｅ3 …Ｅn は固定遅延素子Ｄ１，
Ｄ２，…Ｄｎを接続した状態でタイミング発生器１０の
微少遅延回路１３（図４参照）の遅延時間を最小値から
最大値まで変化させて自走発振周期を測定し、遅延時間
を求めた測定値Ｌ11〜Ｌ1n，Ｌ21〜Ｌ2n，…をプロット
して求めた値を示す。各直線Ｅ1，Ｅ2 ，Ｅ3 …Ｅn は
固定遅延素子Ｄ１，Ｄ２，…Ｄｎの遅延時間Ｍ1 ，
Ｍ2 ，Ｍ3 …Ｍn を除けば傾斜と、原点位置も一致した
図３に示す直線となる。つまり各直線Ｅ1 〜Ｅn 上の各
測定値Ｌ11，Ｌ12，Ｌ13…Ｌ1nから固定遅延素子Ｄ１，
Ｄ２，…Ｄｎの遅延時間Ｍ1 ，Ｍ2 ，…Ｍn を除去すれ
ば本来は全て一致した値になるはずである。しかるに、
各測定値Ｌ11，Ｌ12，Ｌ13…Ｌ1nの中に保温回路２０に
与え続けているクロックＰＸによって影響を受ける領域
Ｓに含まれ測定値が存在すると、その測定値から固定遅
延素子の遅延時間を除去した値は他のデータの値と異な
る値となる。図２に示した例では、設定値τ1 で測定し
た値Ｌ11は領域Ｓに含まれているから、その演算値Ｌ11
−Ｍ1 ＝Ｊ11は他の演算結果Ｊ12，Ｊ13…Ｊ1nとは異な
る値となり、他の演算結果Ｊ12，Ｊ13…Ｊ1nは全て一致
する。つまり、Ｊ11≠Ｊ12＝Ｊ13＝Ｊ14…＝Ｊ1nとな
る。この一致した数が多いデータが真のタイミング発生
器１０の遅延時間の値を示すことになり、タイミング発
生器１０の真の遅延時間を測定することができることに
なる。
で最も一致数が多いデータがタイミング発生器１０の真
の遅延時間τ1 ′となる理由は次の如くである。図２に
示す直線Ｅ1 ，Ｅ2 ，Ｅ3 …Ｅn は固定遅延素子Ｄ１，
Ｄ２，…Ｄｎを接続した状態でタイミング発生器１０の
微少遅延回路１３（図４参照）の遅延時間を最小値から
最大値まで変化させて自走発振周期を測定し、遅延時間
を求めた測定値Ｌ11〜Ｌ1n，Ｌ21〜Ｌ2n，…をプロット
して求めた値を示す。各直線Ｅ1，Ｅ2 ，Ｅ3 …Ｅn は
固定遅延素子Ｄ１，Ｄ２，…Ｄｎの遅延時間Ｍ1 ，
Ｍ2 ，Ｍ3 …Ｍn を除けば傾斜と、原点位置も一致した
図３に示す直線となる。つまり各直線Ｅ1 〜Ｅn 上の各
測定値Ｌ11，Ｌ12，Ｌ13…Ｌ1nから固定遅延素子Ｄ１，
Ｄ２，…Ｄｎの遅延時間Ｍ1 ，Ｍ2 ，…Ｍn を除去すれ
ば本来は全て一致した値になるはずである。しかるに、
各測定値Ｌ11，Ｌ12，Ｌ13…Ｌ1nの中に保温回路２０に
与え続けているクロックＰＸによって影響を受ける領域
Ｓに含まれ測定値が存在すると、その測定値から固定遅
延素子の遅延時間を除去した値は他のデータの値と異な
る値となる。図２に示した例では、設定値τ1 で測定し
た値Ｌ11は領域Ｓに含まれているから、その演算値Ｌ11
−Ｍ1 ＝Ｊ11は他の演算結果Ｊ12，Ｊ13…Ｊ1nとは異な
る値となり、他の演算結果Ｊ12，Ｊ13…Ｊ1nは全て一致
する。つまり、Ｊ11≠Ｊ12＝Ｊ13＝Ｊ14…＝Ｊ1nとな
る。この一致した数が多いデータが真のタイミング発生
器１０の遅延時間の値を示すことになり、タイミング発
生器１０の真の遅延時間を測定することができることに
なる。
【００２５】このようにして、タイミング発生器１０の
遅延設定値をτ2 ，τ3 ，τ4 …に変更するごとに、固
定遅延素子Ｄ１，Ｄ２，…Ｄｎを切替接続し、その切替
えごとに、自走発振周期から遅延時間測定値Ｌ21，Ｌ22
…Ｌ2n，Ｌ31…Ｌ3n，…を測定し、その測定ごとにＬ21
−Ｍ1 ＝Ｊ21，Ｌ22−Ｍ2 ＝Ｊ22，…Ｌ2n−Ｍn ＝
Ｊ 2n，Ｌ31−Ｍ1 ＝Ｊ31，Ｌ32−Ｍ2 ＝Ｊ32，…Ｌ3n−
Ｍn ＝Ｊ3n…を求め多数決を採ることにより、保温回路
２０に与えるクロックＰＸによる影響を除去した真の遅
延時間（タイミング発生器１０の遅延時間）を求めるこ
とができる。この求めた遅延時間をタイミング発生器１
０に設けたタイミングメモリ１４（図４参照）に記憶さ
せることにより、タイミングパルスＰ２（図５Ｄ参照）
の発生時点を正しい既知の値で設定することができる。
遅延設定値をτ2 ，τ3 ，τ4 …に変更するごとに、固
定遅延素子Ｄ１，Ｄ２，…Ｄｎを切替接続し、その切替
えごとに、自走発振周期から遅延時間測定値Ｌ21，Ｌ22
…Ｌ2n，Ｌ31…Ｌ3n，…を測定し、その測定ごとにＬ21
−Ｍ1 ＝Ｊ21，Ｌ22−Ｍ2 ＝Ｊ22，…Ｌ2n−Ｍn ＝
Ｊ 2n，Ｌ31−Ｍ1 ＝Ｊ31，Ｌ32−Ｍ2 ＝Ｊ32，…Ｌ3n−
Ｍn ＝Ｊ3n…を求め多数決を採ることにより、保温回路
２０に与えるクロックＰＸによる影響を除去した真の遅
延時間（タイミング発生器１０の遅延時間）を求めるこ
とができる。この求めた遅延時間をタイミング発生器１
０に設けたタイミングメモリ１４（図４参照）に記憶さ
せることにより、タイミングパルスＰ２（図５Ｄ参照）
の発生時点を正しい既知の値で設定することができる。
【００２６】なお、上述では固定遅延素子Ｄ１，Ｄ２，
…Ｄｎを設けた例を説明したが、固定遅延素子Ｄ１，Ｄ
２，…Ｄｎの代わりに、図４で説明した粗遅延回路１２
を利用しても上述と同様の校正を行うことができる。ま
た第１メモリ３２，演算手段３３，第２メモリ３４，一
致検出手段３５，コントローラ３６等は上位のコンピュ
ータ内でソフトウエアによって構成することもできる。
…Ｄｎを設けた例を説明したが、固定遅延素子Ｄ１，Ｄ
２，…Ｄｎの代わりに、図４で説明した粗遅延回路１２
を利用しても上述と同様の校正を行うことができる。ま
た第１メモリ３２，演算手段３３，第２メモリ３４，一
致検出手段３５，コントローラ３６等は上位のコンピュ
ータ内でソフトウエアによって構成することもできる。
【００２７】
【発明の効果】以上説明したように、この発明によれば
タイミング発生器１０の遅延時間を保温回路２０に与え
ているクロックＰＸによる影響を受けることなく、正し
く測定することができ、その測定値をタイミング発生器
１０に記憶させるから、校正後はタイミング発生器１０
の設定値は正しく修正され、タイミング発生器１０から
発生させるタイミングパルスの時間位置を正しく知るこ
とができるから、高速動作型のＩＣでも正確な試験を行
うことができる実益が得られる。
タイミング発生器１０の遅延時間を保温回路２０に与え
ているクロックＰＸによる影響を受けることなく、正し
く測定することができ、その測定値をタイミング発生器
１０に記憶させるから、校正後はタイミング発生器１０
の設定値は正しく修正され、タイミング発生器１０から
発生させるタイミングパルスの時間位置を正しく知るこ
とができるから、高速動作型のＩＣでも正確な試験を行
うことができる実益が得られる。
【図１】この発明によるタイミング発生器の校正装置の
実施例を示すブロック図。
実施例を示すブロック図。
【図２】この発明の要部の動作を説明するためのグラ
フ。
フ。
【図３】図２と同様のグラフ。
【図４】従来の技術を説明するためのブロック図。
【図５】図４の動作を説明するための波形図。
【図６】従来のタイミング発生器の不都合を説明するた
めのグラフ。
めのグラフ。
１０ タイミング発生器 １１Ａ 入力端子 １１Ｂ 出力端子 １２ 粗遅延回路 １３ 微少遅延回路 １４ タイミングメモリ １５ 帰還回路 １６ 測定手段 １８ モード切替手段 １９ スタートパルス発生器 ２０ 保温回路 １００ ＣＭＯＳ型ＩＣ
Claims (2)
- 【請求項１】 タイミング発生器の出力と入力間を帰還
回路で接続し、自走発振させてタイミング発生器に設定
した遅延時間を測定し、遅延時間を校正する校正方法に
おいて、自走発振ループ内に遅延時間が異なる固定遅延
素子を選択的に挿入し、この固定遅延素子の接続によっ
て上記タイミング発生器に近接して設けられた回路に与
えられるクロックの影響を受ける遅延領域を移動させ、
上記クロックの影響を受ける遅延領域の移動によって上
記タイミング発生器に設定する遅延設定範囲の全範囲に
わたって正しい遅延時間を測定できるようにしたことを
特徴とするタイミング発生器の校正方法。 - 【請求項２】 Ａ．タイミング発生器に接続した帰還回
路に遅延時間が異なる固定遅延素子を挿入する選択手段
と、 Ｂ．固定遅延素子の遅延時間の測定値を記憶する第１メ
モリと、 Ｃ．遅延時間が異なる固定遅延素子を接続するごとに、
タイミング発生器の自走発振周期を測定し、その測定ご
とにその測定値から上記第１メモリに記憶した固定遅延
素子の遅延時間を除去した遅延時間を求める演算手段
と、 Ｄ．この演算手段の演算結果を記憶する第２メモリと、 Ｅ．この第２メモリに記憶した遅延時間の中から多数決
で決められる遅延時間を抽出し、この遅延時間を真の遅
延時間として決定する一致検出手段と、 によって構成したことを特徴とするタイミング発生器の
校正装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8116497A JPH09304488A (ja) | 1996-05-10 | 1996-05-10 | タイミング発生器の校正方法及び校正装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8116497A JPH09304488A (ja) | 1996-05-10 | 1996-05-10 | タイミング発生器の校正方法及び校正装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09304488A true JPH09304488A (ja) | 1997-11-28 |
Family
ID=14688609
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8116497A Withdrawn JPH09304488A (ja) | 1996-05-10 | 1996-05-10 | タイミング発生器の校正方法及び校正装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09304488A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001124835A (ja) * | 1999-10-29 | 2001-05-11 | Advantest Corp | タイミング発生器 |
| WO2003036314A1 (fr) * | 2001-10-24 | 2003-05-01 | Advantest Corporation | Generateur de synchronisation et procede associe, dispositif de test de semiconducteur |
-
1996
- 1996-05-10 JP JP8116497A patent/JPH09304488A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001124835A (ja) * | 1999-10-29 | 2001-05-11 | Advantest Corp | タイミング発生器 |
| JP4510188B2 (ja) * | 1999-10-29 | 2010-07-21 | 株式会社アドバンテスト | タイミング発生器 |
| WO2003036314A1 (fr) * | 2001-10-24 | 2003-05-01 | Advantest Corporation | Generateur de synchronisation et procede associe, dispositif de test de semiconducteur |
| US6940330B2 (en) | 2001-10-24 | 2005-09-06 | Advantest Corporation | Timing generator, semiconductor test apparatus, and timing generating method |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030805 |